WO2016201909A1 - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路和显示装置 Download PDF

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Abstract

一种移位寄存器单元包含：第一输出模块（10）与第二输出模块（20），用于在上拉控制节点（PU）的控制下，将时钟信号端（CLK）的信号输出至信号输出端（OUT）；输入模块（30），用于在信号输入端（IN）的信号控制下，将第一电源端（VDD）的电压输出至上拉控制节点（PU）；下拉控制模块（40），用于在信号输入端（IN）的信号控制下，将下拉控制节点（PD）的信号下拉至第二电源端（VSS）的电压；下拉模块（50），用于在下拉控制节点（PD）的控制下，将上拉控制节点（PU）与信号输出端（OUT）的信号下拉至第二电源端（VSS）的电压；复位模块（60），用于在复位信号端（RESET）的控制下，将第一电源端（VDD）的信号输出至下拉控制节点（PD）。该移位寄存器单元能够增强信号输出端（OUT）的输出能力，缩短输出波形下降时间。还提供了一种栅极驱动电路和显示装置。

Description

移位寄存器单元、栅极驱动电路和显示装置 技术领域
本公开涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
液晶显示器(Liquid Crystal Display，简称LCD)由于具有低功耗、重量轻、厚度薄、无电磁辐射以及无污染等优点，已广泛地应用于包括手机、平板电脑、电视机、显示器、笔记本电脑、照相机、摄像机、数码相框、导航仪等在内的具有显示功能的产品或部件中。
在现有的液晶显示器中，栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将薄膜场效应晶体管(Thin Film Transistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，并且采用栅线驱动电路给像素阵列的栅极扫描线提供扫描信号，实现像素阵列的逐行扫描。
然而，随着液晶显示器的分辨率越来越高，数据驱动电路的信号写入时间越来越短，采用现有的栅极驱动电路，会使得所述栅极驱动电路输出波形的下降时间较长而导致像素电压写入不足，影响液晶显示器的显示画面以及显示品质。
发明内容
本公开的实施例提供一种移位寄存器单元、栅极驱动电路和显示装置，能够增强信号输出端的输出能力，缩短信号输出端输出波形的下降时间。
在本公开的一个实施例中，提供一种移位寄存器单元，包括：
第一输出模块，分别连接上拉控制节点、时钟信号端以及第二输出模块，用于在所述上拉控制节点的控制下，将所述时钟信号端的信号，输出至所述第二输出模块；
第二输出模块，分别连接信号输出端，所述时钟信号端以及所述第一输出模块，用于在所述第一输出模块的控制下，将所述时钟信号端的 信号输出至所述信号输出端；
输入模块，分别连接所述上拉控制节点、第一电源端、信号输入端，用于在所述信号输入端的信号控制下，将所述第一电源端的电压输出至所述上拉控制节点；
下拉控制模块，分别连接所述信号输入端、下拉控制节点以及第二电源端，用于在所述信号输入端的信号控制下，将所述下拉控制节点的信号下拉至所述第二电源端的电压；
下拉模块，分别连接所述下拉控制节点、所述上拉控制节点、所述信号输出端以及所述第二电源端，用于在所述下拉控制节点的控制下，将所述上拉控制节点与所述信号输出端的信号下拉至第二电源端的电压；
复位模块，分别连接所述第一电源端、复位信号端以及所述下拉控制节点，用于在所述复位信号端的控制下，将所述第一电源端的信号输出至所述下拉控制节点。
在本公开的另一实施例中，提供一种栅极驱动电路，包含至少两级如上述所述的移位寄存器单元；
除第一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端相连接；
除最后一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接；
所述第一极移位寄存器的信号输入端输入帧起始信号；
所述最后一极移位寄存器的复位信号端输入复位信号。
在本公开的再一实施例中，提供一种显示装置，包括如上述所述的栅极驱动电路。
在本公开的又一实施例中，提供一种用于驱动如上述所述的移位寄存器单元的驱动方法，包括：
在第一阶段中，在时钟信号端、复位信号端输入低电平，信号输入端输入高电平；
在所述信号输入端的信号控制下，用所述输入模块将所述第一电压端的电压输出至上拉控制节点，对所述上拉控制节点的电位进行上拉；在所述信号输入端的信号控制下，用所述下拉控制模块将所述下拉控制 节点的信号下拉至所述第二电源端的电压；
在第二阶段中，在所述时钟信号端输入高电平，并在所述信号输入端、所述复位信号端输入低电平；
在所述上拉控制节点的控制下，用所述第一输出模块将所述时钟信号端的信号输出至所述第二输出模块；在所述第一输出模块的控制下，用所述第二输出模块将所述时钟信号端的信号输出至所述信号输出端；
在第三阶段中，在所述时钟信号端、所述信号输入端输入低电平，在所述复位信号端输入高电平；
在所述复位信号端的信号控制下，用复位模块将第一电源端的信号输出至所述下拉控制节点，对所述下拉控制节点进行上拉，在所述下拉控制节点的控制下，用所述下拉模块将所述上拉控制节点的信号以及所述信号输出端的信号下拉至所述第二电源端的电压，实现复位。
由此可见，本公开实施例提供一种移位寄存器单元、栅极驱动电路和显示装置，所述移位寄存器单元包括：第一输出模块，分别连接上拉控制节点、时钟信号端以及第二输出模块，用于在所述上拉控制节点的控制下，将所述时钟信号端的信号，输出至所述第二输出模块；第二输出模块，分别连接所述信号输出端，所述时钟信号端以及所述第一输出模块，用于在所述第一输出模块的控制下，将所述时钟信号端的信号输出至所述信号输出端；输入模块，分别连接上拉控制节点、第一电源端、信号输入端，用于在所述信号输入端的信号控制下，将所述第一电源端的电压输出至所述上拉控制节点；下拉控制模块，分别连接所述信号输入端、下拉控制节点以及第二电源端，用于在所述信号输入端的信号控制下，将所述下拉控制节点的信号下拉至所述第二电源端的电压；下拉模块，分别连接所述下拉控制节点、所述上拉控制节点、所述信号输出端以及所述第二电源端，用于在所述下拉控制节点的控制下，将所述上拉控制节点与所述信号输出端的信号下拉至第二电源端的电压；复位模块，分别连接所述第一电源端、复位信号端、所述下拉控制节点，用于在所述复位信号端的控制下，将所述第一电源端的信号输出至所述下拉控制节点。
这样一来，在充电阶段，下拉控制模块可以在信号输入端的信号控 制下，将所述下拉控制节点的电位进行下拉，以保证所述信号输出端的正常输出；在输出阶段，所述第一输出模块在所述上拉控制节点的控制下，将所述时钟信号输出端的信号输出至所述信号输出端，所述第二输出模块在所述第一输出模块的控制下，将所述时钟信号输出端的信号输出至所述信号输出端，从而能够同时将所述时钟信号输出端的信号输出至所述信号输出端，所述信号输出端的扫描信号输入至对应的栅线上；能够提升所述移位寄存器单元的输出能力，在复位阶段，复位模块可以对下拉控制节点的电位进行上拉，并通过所述下拉模块将所述上拉控制节点的电位以及所述信号输出端的电位进行下拉，提高复位效率。综上所述，通过增加一个输出模块，能够在输出阶段大大增强所述移位寄存器单元的输出能力，以及在复位阶段缩短输出波形的下降时间，进而提升栅极驱动电路的输出特性，防止由于输出特性下降而造成的画面显示异常。
附图说明
图1为本公开实施例提供的一种移位寄存器单元的结构示意图；
图2为本公开实施例提供的一种由图1所示的多个移位寄存器单元级联而构成的栅极驱动电路的结构示意图；
图3为本公开实施例提供的一种基于图1所示的移位寄存器单元的具体结构示意图；
图4为本公开实施例中图3所示的移位寄存器单元的控制信号时序图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、 “后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。在本公开的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图1示出本公开实施例提供一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元可以包括：
第一输出模块10，分别连接上拉控制节点PU、时钟信号端CLK以及第二输出模块20，用于在所述上拉控制节点PU的控制下，将所述时钟信号端CLK的信号，输出至所述第二输出模块20；
第二输出模块20，分别连接信号输出端OUT、所述时钟信号端CLK以及所述第一输出模块10，用于在所述第一输出模块10的控制下，将所述时钟信号端CLK的信号输出至所述信号输出端OUT；
输入模块30，分别连接所述上拉控制节点PU、第一电源端VDD、信号输入端IN，用于在所述信号输入端IN的信号控制下，将所述第一电源端VDD的电压输出至所述上拉控制节点PU；
下拉控制模块40，分别连接所述信号输入端IN、下拉控制节点PD以及第二电源端VSS，用于在所述信号输入端IN的信号控制下，将所述下拉控制节点PD的信号下拉至所述第二电源端VSS的电压；
下拉模块50，分别连接所述下拉控制节点PD、所述上拉控制节点PU、所述信号输出端OUT以及所述第二电源端VSS，用于在所述下拉控制节点PD的控制下，将所述上拉控制节点PU与所述信号输出端OUT的信号下拉至第二电源端VSS的电压；
复位模块60，分别连接所述第一电源端VDD、复位信号端RESET以及所述下拉控制节点PD，用于在所述复位信号端RESET的控制下，将所述第一电源端VDD的信号输出至所述下拉控制节点PD。
该移位寄存器单元通过增加一个输出模块，能够在输出阶段大大增强所述移位寄存器单元的输出能力，以及在复位阶段缩短输出波形的下降时间，进而提升栅极驱动电路的输出特性，防止由于输出特性下降而造成的画面显示异常。
图2示出本公开实施例提供的一种由图1所示的多个移位寄存器单元级联而构成的栅极驱动电路的结构示意图。
示例性地，如图2所示，至少两级如上所述的移位寄存器单元(SR0、SR1…SRn)能够构成一种栅极驱动电路，每一极移位寄存器单元向各行栅线逐行输入扫描信号(G0、G1…Gn)。
其中，第一级移位寄存器单元SR0的信号输入端IN接收起始信号端STV输入的起始信号。
除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的信号输入端IN与其相邻的上一级移位寄存器单元的信号输出端OUT相连接。
除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的复位信号端RESET与其相邻的下一级移位寄存器单元的信号输出端OUT相连接。
最后一级移位寄存器单元SRn的复位信号端RESET可以输入由复位信号端RST输入的复位信号。
上述栅极驱动电路具有前述实施例中的移位寄存器单元相同的有益效果，由于已经对移位寄存器单元的结构和有益效果进行了描述，在此不再赘述。
另外，本公开实施例中是以第一电压端VDD输入高电平，第二电压端VSS输入低电平为例进行的说明。
本公开实施例提供一种移位寄存器单元、栅极驱动电路和显示装置，所述移位寄存器单元包括：第一输出模块10，分别连接上拉控制节点PU、时钟信号端CLK以及第二输出模块，用于在所述上拉控制节点PU的控制下，将所述时钟信号端CLK的信号，输出至所述第二输出模块20；第二输出模块20，分别连接信号输出端OUT、所述时钟信号端CLK以及所述第一输出模块10，用于在所述第一输出模块10的控制下，将所述时钟信号端CLK的信号输出至所述信号输出端OUT；输入模块30，分别连接上拉控制节点PU、第一电源端VDD、信号输入端IN，用于在所述信号输入端IN的信号控制下，将所述第一电源端VDD的电压输出至所述上拉控制节点PU；下拉控制模块40，分别连接所述信号输入端IN、所述下拉控制节点PD以及第二电源端VSS，用于在所述信号输入端IN 的信号控制下，将所述下拉控制节点PD的信号下拉至所述第二电源端VSS的电压；下拉模块50，分别连接所述下拉控制节点PD、所述上拉控制节点PU、所述信号输出端OUT以及所述第二电源端VSS，用于在所述下拉控制节点PD的控制下，将所述上拉控制节点PU与所述信号输出端OUT的信号下拉至第二电源端VSS的电压；复位模块60，分别连接所述第一电源端VDD、复位信号端RESET以及下拉控制节点PD，用于在所述复位信号端RESET的控制下，将所述第一电源端VDD的信号输出至所述下拉控制节点PD。
这样一来，在充电阶段，所述输入模块30在所述信号输入端IN的信号控制下，将所述第一电源端VDD的电压输出至所述上拉控制节点PU，将所述上拉控制节点PU升至高电平，并对所述第一电容C1进行充电，同时，所述下拉控制模块40可以在所述信号输入端IN的信号控制下，对所述下拉控制节点PD进行降噪处理，为所述第一电容C1的正常充电提供条件。在输出阶段，所述第一输出模块10在所述上拉控制节点PU的控制下，将所述时钟信号输出端CLK的信号输出至所述信号输出端OUT，所述第二输出模块20在所述第一输出模块10的控制下，将所述时钟信号输出端CLK的信号输出至所述信号输出端OUT，从而能够同时将所述时钟信号输出端CLK的信号输出至所述信号输出端OUT，所述信号输出端OUT的扫描信号输入至对应的栅线上；能够提升所述移位寄存器单元的输出能力，同时，下拉控制模块40可以在信号输入端IN的信号控制下，将所述下拉控制节点PD的电位进行下拉，以保证所述信号输出端OUT的正常输出。在复位阶段，复位模块60可以对下拉控制节点PD的电位进行上拉，并通过所述下拉模块50将所述上拉控制节点PU的电位以及所述信号输出端OUT的电位进行下拉，提高复位效率。综上所述，通过再增加一个输出模块，能够在输出阶段大大增强所述移位寄存器单元的输出能力，以及在复位阶段缩短输出波形的下降时间，进而提升栅极驱动电路的输出特性，防止由于输出特性下降而造成的画面显示异常。
图3示出本公开实施例提供的一种基于图1所示的移位寄存器单元的具体结构示意图。
以下对如图3所示的移位寄存器单元的具体结构进行详细的举例说明。
如图3所示，所述第一输出模块10可以包含：
第一晶体管M1，其栅极连接上拉控制节点PU，第一极连接所述时钟信号端CLK，第二极连接所述第二输出模块20；
第一电容C1，其一端连接所述上拉控制节点PU，另一端连接所述第二输出模块20。
例如，在输出阶段，所述上拉控制节点PU为高电平，时钟信号端CLK的信号为高电平，可将所述第一晶体管M1导通，以通过所述第一晶体管M1将时钟信号端CLK输入的高电平信号输出至所述第二输出模块20，用于控制所述第二输出模块20输出高电平信号。
如图3所示，所述第二输出模块20可以包含：
第二晶体管M2，其栅极连接所述第一输出模块10，第一极连接所述时钟信号端CLK，第二极连接信号输出端OUT。在本公开实施例中，所述第二晶体管M2的栅极连接所述第一晶体管的第二极。
例如，在输出阶段，在所述第一输出模块10的控制下，可以将所述第二晶体管M2导通，以通过所述第二晶体管M2将时钟信号端CLK输入的高电平信号输出至所述信号输出端OUT，以作为扫描信号(G0、G1…Gn)对于移位寄存器单元(SR0、SR1…SRn)相对应的栅线进行扫描。
在所述第一输出模块10与所述第二输出模块20的共同作用下，使得所述移位寄存器单元的信号输出端的输出能力增强，从而提升整个栅极输出电路的输出特性。
如图3所示，所述输入模块30可以包含：
第三晶体管M3，其栅极连接信号输入端IN，第一极连接第一电源端VDD，第二极连接上拉控制节点PU。
例如，在充电阶段，在信号输入端IN的高电平信号控制下，可以将所述第三晶体管M3导通使得所述上拉控制节点PU升为高电平，并通过所述上拉控制节点PU对所述第一电容C1进行充电，以为移位寄存器单元输出扫描信号做准备。
如图3所示，所述下拉控制模块40包含：
第四晶体管M4，其栅极连接所述信号输入端IN，第一极连接所述下拉控制节点PD，第二极连接所述第二电源端VSS；
例如，在充电阶段，在信号输入端IN的高电平信号控制下，可以将所述第四晶体管M4的栅极打开，不断对所述下拉控制节点PD进行降噪处理，从而可以避免由于下拉控制节点PD的电位升高，误将所述第一输出模块10与所述第二输出模块20导通，使得移位寄存器单元的信号输出端OUT误输出。
如图3所示，所述下拉模块50包含：
第五晶体管M5，其栅极连接所述下拉控制节点PD，第一极连接所述上拉控制节点PU，第二极连接所述第二电源端VSS；
第六晶体管M6，其栅极连接所述下拉控制节点PD，第一极连接所述信号输出端OUT，第二极连接所述第二电源端VSS。
例如，在充电阶段，在所述下拉控制节点PD的低电平信号控制下，所述第四晶体管M4、所述第五晶体管M5与所述第六晶体管M6截止，能够对所述第一电容C1进行持续充电；在输出阶段，在所述下拉控制节点PD的低电平信号控制下，所述第四晶体管M4、第四晶体管M4、第五晶体管M5与第六晶体管M6处于截止状态，保证了所述信号输出端OUT的正常输出。
如图3所示，所述复位模块60可以包含：
第七晶体管M7，其栅极连接所述复位信号端RESET，第一极连接所述第一电源端VDD，第二极连接所述下拉控制节点PD。
例如，在复位阶段，在复位信号端RESET的高电平信号控制下，所述第七晶体管M7导通，使得所述下拉控制节点PD升至高电平，此时，所述第五晶体管M5与第六晶体管M6导通，所述第五晶体管M5与第六晶体管M6将所述上拉控制节点PU与所述信号输出端OUT的信号进行下拉，迅速将所述上拉控制节点PU与所述信号输出端OUT的电压降为低电平，能够缩短输出波形的下降时间，提高复位效率。
需要说明的是，本公开实施例中的所有晶体管均以N型晶体管为例进行的说明。其中晶体管的第一极可以为源极，第二极可以为漏极，或者晶体管的第一极可以为漏极，第二极可以为源极，本公开对此不作限 制。
可替换地，所述复位模块60与所述第二电源端VSS连接，所述复位模块60还可以包含：
第二电容C2，其一端连接所述下拉控制节点PD，另一端连接所述第二电源端VSS。
示例性地，通过设置所述第二电容C2，在充电阶段，由于所述第五晶体管M5与所述第六晶体管M6截止，能够防止自身阈值电压的漂移以及对所述第二电容C2陆续充电而导致第一电容C1充电不足；在复位阶段，在复位信号端RESET的高电平信号控制下，所述第七晶体管M7导通，对所述第二电容C2进行充电，在下一帧信号到来之前，随着时钟信号端CLK的信号的周期性变化，由于所述第二电容C2的存在，所述下拉控制节点PD始终保持高电位，不断对所述上拉控制节点PU和所述信号输出端OUT进行降噪处理，保证信号输出端OUT输出的准确性与稳定性。
图4示出了本公开实施例中图3所示的移位寄存器单元的控制信号时序图。
以下结合移位寄存器单元的时序图，如图4所示，对如图3所示的移位寄存器单元的工作过程进行详细的描述。
在第一阶段T1中，CLK＝0；PU＝1；PD＝0；IN＝1；RESET＝0。需要说明的是，以下实施例中，“0”表示低电平；“1”表示高电平。
所述输入信号端IN信号为高电平，第三晶体管M3导通，将上拉控制节点PU升至高电平，并通过所述上拉控制节点PU对所述第一电容C1充电。
与此同时，所述输入信号端IN信号为高电平，复位信号端RESET的信号为低电平，所述第四晶体管M4的栅极打开，不断对所述下拉控制节点PD进行降噪处理，使所述第二电容C2处于放电状态和所述第五晶体管M5与第六晶体管M6处于截止状态，所述下拉控制节点PD为低电平，有效防止所述第五晶体管M5与第六晶体管M6由于自身阈值电压的漂移对所述第二电容C2陆续充电而导致所述第一电容C1充电不足。
在此阶段，所述上拉控制节点PU升至高电平，此时，所述第一晶体 管M1栅极打开，但是，由于所述时钟信号端CLK的信号为低电平，所述第一晶体管M1并没有导通，所述第二晶体管M2也处于截止状态，所述信号输出端OUT输出低电平。
在第二阶段T2中，CLK＝1；PU＝1；PD＝0；IN＝0；RESET＝0。
所述时钟信号端CLK的信号为高电平，所述信号输入端IN的信号为低电平，所述第晶体管M1处于截止状态。由于所述上拉控制节点PU为高电平，所述第一晶体管M1导通，并且所述第二晶体管M2也导通，所述信号输出端OUT输出高电平。此时，由于所述第一晶体管M1与所述第二晶体管M2同时输出，增强了所述信号输出端的输出能力。
在此阶段，由于所述信号输入端IN的信号为低电平，所述复位信号端RESET的信号为低电平，所述第四晶体管M4、第五晶体管M5与第六晶体管M6均处于截止状态，PD点保持低电位，保证了所述信号输出端OUT的正常输出。
在第三阶段T3中，CLK＝0；PU＝0；PD＝1；IN＝0；RESET＝1。
所述复位信号端RESET的信号为高电平，所述第七晶体管M7导通，并对所述第二电容C2进行充电，使所述下拉控制节点PD升至高电平。此时，所述第五晶体管M5与所述第六晶体管M6导通，同时对所述第一电容C1放电，使所述上拉控制节点PU与所述信号输出端OUT的信号迅速降为低电平，实现复位功能。
在此阶段，当CLK信号从高电平转变为低电平后的短时间内，所述信号输出端OUT的电压虽有下降但还处于高电平，所述第二晶体管M2的栅极和源极还是高电平，漏极为低电平，所述第二晶体管M2还是处于导通状态，只是源漏极转换，迅速将所述信号输出端OUT的电压由高电平下拉为低电平。这样就将输出波形的下降时间缩短，复位功能的效率大大提升。
在下一帧信号到来之前，随着时钟信号端CLK的信号的周期性变化，由于所述第二电容C2的存在，所述下拉控制节点PD始终保持高电位，不断对所述上拉控制节点PU和所述信号输出端OUT进行降噪处理，保证信号输出端OUT输出的准确性与稳定性。
上述T1～T3阶段可以称为移位寄存器单元的工作时间。信号输出端 OUT只有在第二阶段T2才输出高电平，因此第二阶段T2可以为移位寄存器单元的数据输出阶段。T1、T3阶段为移位寄存器单元的非输出阶段，在此阶段内信号输出端OUT输出低电平。
示例性地，按照本公开实施例的一种用于驱动移位寄存器单元的驱动方法，包括下列工作过程：
在第一阶段中，在时钟信号端、复位信号端输入低电平，信号输入端输入高电平；在所述信号输入端的信号控制下，用输入模块将所述第一电压端的电压输出至上拉控制节点，对所述上拉控制节点的电位进行上拉；在所述信号输入端的信号控制下，用下拉控制模块将所述下拉控制节点的信号下拉至所述第二电源端的电压；
在第二阶段中，在所述时钟信号端输入高电平，所述信号输入端、所述复位信号端输入低电平；在所述上拉控制节点的控制下，用第一输出模块将所述时钟信号端的信号输出至所述第二输出模块；在所述第一输出模块的控制下，用第二输出模块将所述时钟信号端的信号输出至所述信号输出端；
在第三阶段中，在所述时钟信号端、所述信号输入端输入低电平，所述复位信号端输入高电平；在所述复位信号端的信号控制下，用复位模块将第一电源端的信号输出至所述下拉控制节点，对所述下拉控制节点进行上拉，在所述下拉控制节点的控制下，用下拉模块将所述上拉控制节点的信号以及所述信号输出端的信号下拉至所述第二电源端的电压，实现复位。
此外，上述晶体管(M1～M7)也可以均为P型晶体管。当移位寄存器单元中的晶体管，以及像素单元中与栅线相连的晶体管均为P型晶体管时。需要对驱动信号的时序，以及电路的输入信号进行相应的调整。
本公开实施例提供一种显示器件，包括如上所述的任意一种栅极驱动电路。具有与本公开前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。
该显示器件具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。
本公开实施例提供一种用于驱动上述任意一种移位寄存器单元的驱 动方法，可以包括：
第一阶段T1，CLK＝0；PU＝1；PD＝0；IN＝1；RESET＝0。
所述输入模块30可以在所述信号输入端IN的信号控制下，将所述第一电压端的电压输出至上拉控制节点PU，对所述上拉控制节点PU的电位进行上拉；所述下拉控制模块40可以在所述信号输入端IN的信号控制下，将所述下拉控制节点PD的信号下拉至所述第二电源端VSS的电压；从而实现对所述上拉控制节点PU持续充电，为所述移位寄存器单元输出扫描信号做准备。
第二阶段T2，CLK＝1；PU＝1；PD＝0；IN＝0；RESET＝0。
在上拉控制节点PU的控制下，所述第一输出模块10可以将所述时钟信号端CLK输入的时钟信号CLK输出至第二输出模块20，所述第二输出模块20可以在所述第一输出模块10的控制下，将所述时钟信号端CLK输入的时钟信号CLK输出至信号输出端OUT，从而使得所述信号输出端OUT向与该移位寄存器单元相连接的栅线输入扫描信号。
在本阶段，通过增加一个输出模块，能够提升所述移位寄存器单元的输出能力。
第三阶段T3，CLK＝0；PU＝0；PD＝1；IN＝0；RESET＝1。
所述复位模块60可以在所述复位信号端RESET的信号控制下，将第一电源端VDD的信号输出至所述下拉控制节点PD，对所述下拉控制节点PD进行上拉，所述下拉模块50在所述下拉控制节点PD的控制下，将所述上拉控制节点PU的信号以及所述信号输出端OUT的信号下拉至所述第二电源端VSS的电压，实现复位。
由于本阶段中，当所述时钟信号端CLK输入的时钟信号从高电平转变为低电平的短时间内，信号输出端OUT的电压虽有所下降，但还处于高电平，所述第二输出模块20中的第二晶体管M2还处于导通状态，这样，迅速将所述信号输出端OUT的电压由高电平下拉至低电平，将输出波形的下降时间缩短，复位功能的效率大大提升。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的 步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所附权利要求的保护范围为准。
本申请要求于2015年6月15日递交的中国专利申请第201510332638.X号的优先权，在此全文引用该中国专利申请公开的内容作为本申请的一部分。

Claims (11)

  1. 一种移位寄存器单元，包含：
    第一输出模块，分别连接上拉控制节点、时钟信号端以及第二输出模块，用于在所述上拉控制节点的控制下，将所述时钟信号端的信号，输出至所述第二输出模块；
    第二输出模块，分别连接信号输出端、所述时钟信号端以及所述第一输出模块，用于在所述第一输出模块的控制下，将所述时钟信号端的信号输出至所述信号输出端；
    输入模块，分别连接所述上拉控制节点、第一电源端、信号输入端，用于在所述信号输入端的信号控制下，将所述第一电源端的电压输出至所述上拉控制节点；
    下拉控制模块，分别连接所述信号输入端、下拉控制节点以及第二电源端，用于在所述信号输入端的信号控制下，将所述下拉控制节点的信号下拉至所述第二电源端的电压；
    下拉模块，分别连接所述下拉控制节点、所述上拉控制节点、所述信号输出端以及所述第二电源端，用于在所述下拉控制节点的控制下，将所述上拉控制节点与所述信号输出端的信号下拉至第二电源端的电压；
    复位模块，分别连接所述第一电源端、复位信号端以及所述下拉控制节点，用于在所述复位信号端的控制下，将所述第一电源端的信号输出至所述下拉控制节点。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述第一输出模块包含：
    第一晶体管，其栅极连接所述上拉控制节点，第一极连接所述时钟信号端，第二极连接所述第二输出模块；
    第一电容，其一端连接所述上拉控制节点，另一端连接所述第二输出模块。
  3. 根据权利要求1所述的移位寄存器单元，其中，所述第二输出模块包含：
    第二晶体管，其栅极连接所述第一输出模块，第一极连接所述时钟 信号端，第二极连接所述信号输出端。
  4. 根据权利要求1所述的移位寄存器单元，其中，所述输入模块包含：
    第三晶体管，其栅极连接所述信号输入端，第一极连接所述第一电源端，第二极连接所述上拉控制节点。
  5. 根据权利要求1所述的移位寄存器单元，其中，所述下拉控制模块包含：
    第四晶体管，其栅极连接所述信号输入端，第一极连接所述下拉控制节点，第二极连接所述第二电源端。
  6. 根据权利要求1所述的移位寄存器单元，其中，所述下拉模块包含：
    第五晶体管，其栅极连接所述下拉控制节点，第一极连接所述上拉控制节点，第二极连接所述第二电源端；
    第六晶体管，其栅极连接所述下拉控制节点，第一极连接所述信号输出端，第二极连接所述第二电源端。
  7. 根据权利要求1所述的移位寄存器单元，其中，所述复位模块包含：
    第七晶体管，其栅极连接所述复位信号端，第一极连接所述第一电源端，第二极连接所述下拉控制节点。
  8. 根据权利要求7所述的移位寄存器单元，其中，所述复位模块与所述第二电源端连接，所述复位模块还包含：
    第二电容，其一端连接所述下拉控制节点，另一端连接所述第二电源端。
  9. 一种栅极驱动电路，其中，包含至少两级如权利要求1-8任一项所述的移位寄存器单元；
    除第一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端相连接；
    除最后一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接；
    所述第一极移位寄存器的信号输入端输入帧起始信号；
    所述最后一极移位寄存器的复位信号端输入复位信号。
  10. 一种显示装置，其中，包括如权利要求9所述的栅极驱动电路。
  11. 一种用于驱动移位寄存器单元的驱动方法，包括：
    在第一阶段中，在时钟信号端、复位信号端输入低电平，信号输入端输入高电平；
    在所述信号输入端的信号控制下，用输入模块将所述第一电压端的电压输出至上拉控制节点，对所述上拉控制节点的电位进行上拉；在所述信号输入端的信号控制下，用下拉控制模块将所述下拉控制节点的信号下拉至所述第二电源端的电压；
    在第二阶段中，在所述时钟信号端输入高电平，所述信号输入端、所述复位信号端输入低电平；
    在所述上拉控制节点的控制下，用第一输出模块将所述时钟信号端的信号输出至所述第二输出模块；在所述第一输出模块的控制下，用第二输出模块将所述时钟信号端的信号输出至所述信号输出端；
    在第三阶段中，在所述时钟信号端、所述信号输入端输入低电平，所述复位信号端输入高电平；
    在所述复位信号端的信号控制下，用复位模块将第一电源端的信号输出至所述下拉控制节点，对所述下拉控制节点进行上拉，在所述下拉控制节点的控制下，用下拉模块将所述上拉控制节点的信号以及所述信号输出端的信号下拉至所述第二电源端的电压，实现复位。
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