WO2016190684A1 - 전자 소자 및 그 제조 방법 - Google Patents

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WO2016190684A1
WO2016190684A1 PCT/KR2016/005588 KR2016005588W WO2016190684A1 WO 2016190684 A1 WO2016190684 A1 WO 2016190684A1 KR 2016005588 W KR2016005588 W KR 2016005588W WO 2016190684 A1 WO2016190684 A1 WO 2016190684A1
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stuffing
graphene layer
graphene
electronic device
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김기범
김기주
김민수
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서울대학교산학협력단
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Definitions

  • the present invention relates to an electronic device and a method for manufacturing the same, and more particularly, to an electronic device containing a graphene and a method for manufacturing the same.
  • Carbon atoms include fullerene, carbon nanotube, graphene, graphite, diamond, and the like.
  • graphene has a two-dimensional structure of a honeycomb structure composed of one layer or a plurality of layers of carbon atoms.
  • Graphene has excellent thermal, mechanical, and chemical stability, and has high mobility of carriers, thereby enabling high-speed electronic devices.
  • the thin thickness and high light transmittance make it applicable to flat panel display devices, transistors, energy storages, and nano-sized electronic devices.
  • Graphene may be manufactured by various methods, but methods for manufacturing graphene having excellent electrical properties and light transmission are required.
  • One of the technical problems to be achieved by the technical idea of the present invention is to provide an electronic device including a transparent electrode having improved electrical properties and light transmittance, and a method of manufacturing the same.
  • a method of manufacturing an electronic device may include forming a graphene layer on a catalyst metal layer, forming a stuffing layer covering at least a portion of the graphene layer, and forming a carrier on the graphene layer. Forming a layer, removing the catalyst metal layer from the lower surface of the graphene layer, and transferring the graphene layer on a substrate.
  • the forming of the stuffing layer may be performed before the forming of the carrier layer, and the carrier layer may be formed on the stacked structure of the graphene layer and the stuffing layer.
  • the method may further include heat treating the laminated structure of the graphene layer and the stuffing layer.
  • the forming of the stuffing layer may be performed after the transferring of the graphene layer.
  • the stuffing layer may be deposited in an island form on the graphene layer.
  • the graphene layer may include a plurality of defect regions, and the stuffing layer may be formed on the defect regions.
  • the stuffing layer is a metal such as tantalum (Ta), titanium (Ti), molybdenum nitride (MoN), tungsten (W), ruthenium (Ru), cobalt (Co), or indium tin (ITO).
  • a metal such as tantalum (Ta), titanium (Ti), molybdenum nitride (MoN), tungsten (W), ruthenium (Ru), cobalt (Co), or indium tin (ITO).
  • a transparent conductive oxide such as In 2 O 3 , SnO 2 , Cd 2 SnO 4 , CdSnO 3 and CdIn 2 O 4 .
  • the stack structure of the graphene layer and the stuffing layer may be formed on the conductive region of the substrate to form a transparent electrode layer.
  • An electronic device may include a transparent electrode layer including a graphene layer and a stuffing layer positioned on at least a portion of the graphene layer.
  • the stuffing layer may be deposited and disposed in an island form on the graphene layer.
  • the graphene layer may include a plurality of defect regions, and the stuffing layer may be located on the defect regions.
  • the stuffing layer is a metal such as tantalum (Ta), titanium (Ti), molybdenum nitride (MoN), tungsten (W), ruthenium (Ru), cobalt (Co), or indium tin (ITO).
  • a metal such as tantalum (Ta), titanium (Ti), molybdenum nitride (MoN), tungsten (W), ruthenium (Ru), cobalt (Co), or indium tin (ITO).
  • a transparent conductive oxide such as In 2 O 3 , SnO 2 , Cd 2 SnO 4 , CdSnO 3 and CdIn 2 O 4 .
  • the transparent electrode layer may have a value of ⁇ DC / ⁇ Op of 35 in Equation 1 below.
  • T transmittance
  • Z 0 377 ⁇ , which is the impedance of free space
  • R s is the sheet resistance
  • ⁇ DC and ⁇ Op are the DC and optical conductivity, respectively.
  • a high quality electronic device manufacturing method By using a method of forming a stuffing layer on the graphene layer and transferring it onto a substrate, a high quality electronic device manufacturing method can be provided.
  • an electronic device having improved electrical characteristics and light transmittance may be provided.
  • 1 to 6 are schematic views according to a process sequence to explain a method of manufacturing an electronic device according to an exemplary embodiment.
  • FIG. 7 to 9B are schematic views of a stacked structure of a graphene layer and a stuffing layer according to an exemplary embodiment.
  • 10 to 12 are graphs for explaining the characteristics of the laminated structure according to the exemplary embodiment.
  • FIG. 13 and 14 are schematic cross-sectional views of an electronic device according to an exemplary embodiment.
  • Embodiments of the present invention may be modified in various other forms or various embodiments may be combined, but the scope of the present invention is not limited to the embodiments described below.
  • the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.
  • 1 to 6 are schematic views according to a process sequence to explain a method of manufacturing an electronic device according to an exemplary embodiment.
  • the graphene layer 132 may be formed on the support substrate 110 on which the catalyst metal layer 120 is formed.
  • the support substrate 110 may be any type of substrate generally used in the manufacturing process of the electronic device.
  • the support substrate 110 may be, for example, a silicon (Si) substrate, a glass substrate, a quartz substrate, or a sapphire substrate.
  • the support substrate 110 may be a substrate including an oxide.
  • the catalytic metal layer 120 may function as a graphitization catalyst for depositing the graphene layer 132.
  • the catalytic metal layer 120 includes, for example, copper (Cu), nickel (Ni), cobalt (Co), palladium (Pd), iron (Fe), platinum (Pt), ruthenium (Ru), iridium (Ir) and It may include at least one of rhodium (Rh).
  • the catalytic metal layer 120 may be deposited using physical vapor deposition (PVD), such as sputtering or electron beam evaporator. Alternatively, for example, when the catalyst metal layer 120 is formed of copper (Cu), it may be formed by a cold rolling process. In some embodiments, the catalytic metal layer 120 may be replaced with a nonmetallic material including a graphite catalyst material.
  • PVD physical vapor deposition
  • Cu copper
  • the catalytic metal layer 120 may be replaced with a nonmetallic material including a graphite catalyst material.
  • the graphene layer 132 may be formed on the catalyst metal layer 120 using various methods.
  • the graphene layer 132 may use, for example, CVD, molecular beam epitaxy, or the like.
  • the graphene layer 132 may be formed by supplying a carbon source in a gas state on the catalyst metal layer 120 and decomposing the carbon source.
  • the carbon source may be any one of carbon monoxide, methane, ethane, ethylene, ethanol, acetylene, propane, propylene, butane, butadiene, pentane, pentene, cyclopentadiene, hexane, cyclohexane, benzene and toluene.
  • the stuffing layer 134 may be formed on the graphene layer 132.
  • the stuffing layer 134 may be formed using atomic layer deposition (ALD). However, the method of forming the stuffing layer 134 is not limited thereto, and CVD, PVD, or the like may be used. When using ALD, one cycle in which precursor, purge gas, reactant gas and purge gas are sequentially injected may be repeated a plurality of times to form stuffing layer 134 of desired thickness and coverage. In this step, a stack structure 130 in which the graphene layer 132 and the stuffing layer 134 are stacked may be formed. In the drawing, the thickness and coverage of the stuffing layer 134 is not limited to that shown.
  • ALD atomic layer deposition
  • the graphene layer 132 may include defect regions, which may be thermodynamically unstable. Therefore, the source material forming the stuffing layer 134 may be preferentially adsorbed on the defect region of the graphene layer 132 to perform nucleation. Thus, an island-shaped stuffing layer 134 grown from the nucleus may be grown along the defect region. This will be described in more detail with reference to FIGS. 7 to 9B below.
  • the defect region of the graphene layer 132 may be selectively cured to improve electrical characteristics, and the structural stability of the graphene layer 132 may be improved and flexibility may be enhanced.
  • the stacked structure 130 may be heat treated.
  • an arrow means a heat treatment process, and the doping effect of the graphene layer 132 due to the material forming the stuffing layer 134 may be increased by the heat treatment. That is, the material constituting the stuffing layer 134 may be activated.
  • the heat treatment step may be omitted.
  • the carrier layer 140 may be formed on the stack structure 130.
  • the carrier layer 140 may be a layer for separating the stacked structure 130 from the catalyst metal layer 120.
  • the carrier layer 140 may be made of, for example, a polymer material such as polymethyl methacrylate (PMMA), and may be formed by spin coating.
  • PMMA polymethyl methacrylate
  • an adhesive layer for bonding the carrier layer 140 and the laminate structure 130 may be used.
  • the support substrate 110 and the catalyst metal layer 120 may be separated from the bottom surface of the stack structure 130.
  • the catalytic metal layer 120 may be selectively removed by, for example, wet etching. However, the method of removing the catalyst metal layer 120 is not limited thereto.
  • the stack structure 130 may be transferred onto the substrate 100 and the carrier layer 140 may be removed.
  • the substrate 100 may include a semiconductor material, such as a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI oxide semiconductor.
  • the substrate 100 may include a bulk wafer or an epitaxial layer.
  • the substrate 100 may include a silicon on insulator (SOI) substrate.
  • components of an electronic device may be formed on the substrate 100.
  • the substrate 100 may be formed with layers except for the upper electrode among the components of the solar cell.
  • a material included in the substrate 100 for example, a material having a low melting point or components of the electronic device pre-formed on the substrate 100 may be subjected to the heat treatment process. Can be prevented from being damaged.
  • the graphene layer 132 is reinforced by the stuffing layer 134, the structural stability can be ensured, so that the wrinkles (wrinkle) in the process of transferring the graphene layer 132 to the substrate 100 can be secured. Occurrence can be minimized.
  • the carrier layer 140 may be selectively removed by, for example, wet etching.
  • the carrier layer 140 is formed on the stack structure 130 of the graphene layer 132 and the stuffing layer 134. Therefore, since the defect regions of the graphene layer 132 are protected by the stuffing layer 134, impurities are removed on the graphene layer 132, in particular, on the defect regions after the carrier layer 140 is removed in this step. It may not remain.
  • the impurities may include a material of the carrier layer 140 or a material of an adhesive layer for adhesion with the carrier layer 140.
  • the carrier layer 140 may be removed through a heat treatment process.
  • a method of transferring the stacked structure 130 of the graphene layer 132 and the stuffing layer 134 onto the substrate 100 has been described.
  • the process sequence of the invention is not limited to this.
  • a stuffing layer 134 may be formed, and then heat treated for the stacked structure 130 as described with reference to FIG. 3. The process can optionally be carried out.
  • FIG. 7 to 9B are schematic views of a stacked structure of a graphene layer and a stuffing layer according to an exemplary embodiment.
  • the stack structure 130 may include a graphene layer 132 and a stuffing layer 134 formed on at least a portion of the graphene layer 132.
  • the graphene layer 132 may include a plurality of crystal grains (G) in two dimensions.
  • the term 'crystal grains' forms a graphene layer 132 and is used as a term referring to a two-dimensional region made of hexagonal carbons arranged in the same direction. Therefore, one grain (G) may be composed of carbons of hexagonal structure arranged in one direction.
  • the shape and arrangement of the crystal grains G itself are not limited to those shown.
  • a grain boundary GB is formed between the plurality of grains G.
  • the grain boundary GB is a kind of two-dimensional defects.
  • the carbons forming the grains G are not bonded in a hexagonal structure, but are bonded in a deformed structure such as a pentagon, a hexagon, and the like.
  • other defects such as point defects, may be present inside the grains G.
  • Such defects may be formed during the manufacture of the graphene layer 132, and the defects may affect the mobility of the carrier to reduce electrical characteristics of the electronic device and reduce electrical and mechanical stability of the graphene layer 132.
  • the stuffing layer 134 is positioned on one surface of the graphene layer 132 and may be formed in an island shape.
  • the stuffing layer 134 may be formed on defect regions such as defects in grain boundaries GB and grains G of the graphene layer 132 to fill or stuff the defect regions.
  • This structure can be formed by controlling the growth conditions of the stuffing layer 134 so that the defect regions are relatively thermodynamically unstable, so that the source material is preferentially bonded to these defect regions to allow the stuffing layer 134 to grow. have.
  • the stuffing layer 134 As the stuffing layer 134 is formed on the defective region, the defective region may be healed to improve electrical and mechanical properties of the stacked structure 130.
  • the stuffing layer 134 is grown spaced apart from each other in a plurality of island shapes, but at least some of the stuffing layers 134 may be connected to each other during growth.
  • the specific shape and size of the stuffing layer 134 is not limited to that shown in the drawings.
  • the islands constituting the stuffing layer 134 may have a single crystal structure, and thus may not include grain boundaries therein.
  • the stuffing layer 134 may be made of a conductive material and may include a metal or a metal oxide.
  • the stuffing layer 134 may include at least one of metals such as tantalum (Ta), titanium (Ti), molybdenum nitride (MoN), tungsten (W), ruthenium (Ru), and cobalt (Co). have.
  • the stuffing layer 134 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), F-doped tin oxide (FTO), antimony tin oxide (ATO), Al-doped ZnO (AZO), or GZO (Ga- doped ZnO), a-IGZO (amorphous (In 2 O 3 : Ga 2 O 3 : ZnO), MgIn 2 O 4 , Zn 2 SnO 4 , ZnSnO 3 , (Ga, In) 2 O 3 , ZnO, TiO 2 , At least one of a transparent conductive oxide (TCO) such as Zn 2 In 2 O 5 , InSn 3 O 12 , In 2 O 3 , SnO 2 , Cd 2 SnO 4 , CdSnO 3, and CdIn 2 O 4 . But it is not limited thereto.
  • TCO transparent conductive oxide
  • the stack structure 130a may include a graphene layer 132 and a stuffing layer 134a formed on at least a portion of the graphene layer 132.
  • the stuffing layer 134a of the present embodiment is not only formed on the defect regions such as the grain boundary GB of the graphene layer 132, but may also be formed on the grain G inside the grain G.
  • the formation of the stuffing layer 134a may be controlled according to deposition conditions such as deposition temperature, time, and the number of times of input of the source material.
  • the stuffing layer 134a may be preferentially formed on the defect regions as in the embodiment of FIG. 7, but may be additionally formed in the island shape on the grains G in the grains G.
  • FIG. 4B shows a cross section taken along cut line X-X ′ of FIG. 4A.
  • the stack structure 130b may include a graphene layer 132 and a stuffing layer 134b formed on the graphene layer 132.
  • the stuffing layer 134b of the present embodiment may be formed on the entire region of the graphene layer 132.
  • the stuffing layer 134b may include first and second regions R1 and R2, where the first region R1 is a region on the defective region and the second region R2 is a crystal grain of the graphene layer 132 ( G) may be a region on.
  • the stuffing layer 134b constituting the second region R2 may include a plurality of crystal grains as shown, and the size thereof is not limited thereto.
  • the enlarged view in FIG. 9A shows the crystal direction in each of the regions R1 and R2.
  • the stuffing layer 134b may have a single crystal structure in the first region R1 and a polycrystalline structure in the second region R2.
  • the stuffing layer 134b is formed on a relatively small size of the defect, so that the stuffing layer 134b may grow in the form of an island of a single crystal, and in the second region R2, it grows on a relatively large grain G. It can grow into a polycrystalline structure having a plurality of crystal grains.
  • each of the islands constituting the first region R1 may be regarded as one grain.
  • the stuffing layer 134b may be described as having a smaller grain size in the first region R1 than a grain size in the second region R2.
  • 10 to 12 are graphs for explaining the characteristics of the laminated structure according to the exemplary embodiment.
  • the transmittance decreased, but at 100 cycles or less, the transmittance was about 70% or more.
  • the graphene layer before the stuffing layer was formed had a transmittance of about 97.7%, and when the stuffing layer was formed in 20 cycles, the graphene layer had a transmittance of about 97.5% and a formation of 50 cycles, and the transmittance did not decrease significantly. Therefore, the specific value may vary depending on specific process conditions when forming the stuffing layer, but by controlling the number of cycles, the stuffing layer may be formed in a range in which the transmittance is relatively reduced.
  • the decrease in the transmittance is small compared with the comparative example deposited on the glass. It can be understood that this is because a stuffing layer is preferentially formed on the defect region of the graphene layer. That is, since the stuffing layer is selectively deposited on the graphene layer, unlike the uniform deposition on the glass, the decrease in the transmittance may be relatively small.
  • T is a transmittance
  • Z 0 has a constant value of 377 ⁇ as an impedance of free space
  • R s is a sheet resistance
  • ⁇ DC and ⁇ Op are DC conductivity and optical conductivity, respectively.
  • FoM which is a value of ⁇ DC / ⁇ Op , is a parameter for evaluating a material including both permeability and sheet resistance in graphene or conductive oxide.
  • the FoM is 35 or more (e.g., Rs ⁇ 100? / ?, T > 90%), the existing ITO can be replaced.
  • the FoM value is 35 or more, and may have a value exceeding a minimum standard that can replace ITO commercially.
  • the FoM values were 82 and 36, respectively.
  • the carrier concentration according to the deposition cycle of the ALD Shows the change.
  • the carrier concentration is before deposition of the stuffing layer on average about 2 ⁇ 10 13 / cm 2 degree yieoteuna, from about 6 ⁇ 10 13 / cm 2, 50 cycles at 20 cycles as to form a stuffing layer of about 8 ⁇ 10 13 / cm 2 Increased.
  • This increase in carrier concentration may be considered to be because the work function of ruthenium (Ru) used as the stuffing layer is larger than the work function of the graphene layer so that the graphene layer is doped with p-type.
  • the doping type of the graphene layer may be adjusted according to the material used as the stuffing layer and its work function.
  • the laminated structure of the graphene layer and the stuffing layer of the present embodiment by forming a stuffing layer compared to the graphene monolayer, the carrier concentration is relatively increased and the sheet resistance is reduced, while the transmittance can be secured have. Therefore, when the laminate structure of the present embodiment is used for the electronic device as a transparent electrode, the electrical characteristics may be improved as compared with the case of using only the graphene layer.
  • FIG. 13 and 14 are schematic cross-sectional views of an electronic device according to an exemplary embodiment.
  • the electronic device 200 includes a substrate 201, a first conductive semiconductor layer 210, an active layer 220, and a second conductive semiconductor layer 230 disposed on the substrate 201. It includes. In addition, the electronic device 200 may include the transparent electrode layer 240 and the first and second electrodes 250 and 260. The electronic device 200 may be a light emitting device in which electrons and holes are recombined in the active layer 220 to emit light.
  • the substrate 201 may be provided as a substrate for growing a semiconductor, and may use an insulating, conductive, or semiconductor material such as sapphire, SiC, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , GaN, or the like.
  • the first and second conductivity-type semiconductor layers 210 and 230 may be made of semiconductors doped with n-type and p-type impurities, respectively, but are not limited thereto. In contrast, the first and second conductivity-type semiconductor layers 210 and 230 may be p-type and n-type semiconductor layers, respectively. will be. In addition, the first and second conductivity-type semiconductor layers 210 and 230 may be formed of nitride semiconductors such as Al x In y Ga 1 ⁇ x ⁇ y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x +). It can be made of a material having a composition of y ⁇ 1).
  • the active layer 220 is disposed between the first conductive semiconductor layer 210 and the second conductive semiconductor layer 230, and emits light having a predetermined energy by recombination of electrons and holes.
  • the active layer 220 may include a material having an energy band gap smaller than the energy band gaps of the first and second conductivity-type semiconductor layers 210 and 230.
  • the active layer 220 may include an InAlGaN-based compound semiconductor having an energy band gap less than that of GaN. Can be.
  • the active layer 220 may use a multiple quantum well (MQW) structure, for example, an InGaN / GaN structure, in which a quantum well layer and a quantum barrier layer are alternately stacked.
  • MQW multiple quantum well
  • the first and second electrodes 250 and 260 are layers for electrical connection with the outside of the first and second conductivity type semiconductor layers 210 and 230. ) May be provided to connect to each other.
  • the transparent electrode layer 240 may be further disposed between the second electrode 260 and the second conductive semiconductor layer 230.
  • the transparent electrode layer 240 may include a graphene layer 242 and a stuffing layer 244, and the stacked structure 130 in the embodiments described above with reference to FIGS. 7 to 9B may be used.
  • the transparent electrode layer 240 may be manufactured by the manufacturing method described above with reference to FIGS. 1 to 6, but is not limited thereto. Therefore, the transparent electrode layer 240 may secure the light transmittance and increase the light emission efficiency to the upper portion, and efficiently transmit the current injected into the second electrode 260 to the second conductive semiconductor layer 230.
  • the transparent electrode layer 240 may be similarly applied to the organic light emitting device.
  • the electronic device 300 may include a lower electrode layer 310, a first conductive semiconductor layer 320, a second conductive semiconductor layer 330, a transparent electrode layer 340, and a reflective layer 350. It may include.
  • the electronic device 300 is a photovoltaic device in which holes and electrons generated by sunlight are drift by electric fields generated between the first and second conductivity type semiconductor layers 320 and 330 and current flows. It may be a battery.
  • the first and second conductivity-type semiconductor layers 320 and 330 may be formed of semiconductors doped with n-type and p-type impurities, respectively, but are not limited thereto. In contrast, the first and second conductivity-type semiconductor layers 320 and 330 may be p-type and n-type semiconductor layers, respectively. will be. In some embodiments, an intrinsic semiconductor layer may be further disposed between the first conductivity type semiconductor layer 320 and the second conductivity type semiconductor layer 330.
  • the lower electrode layer 310 may include, for example, a conductive material such as aluminum (Al) or silver (Ag).
  • the transparent electrode layer 340 may include a graphene layer 342 and a stuffing layer 344, and the stacked structure 130 in the embodiments described above with reference to FIGS. 7 to 9B may be used.
  • the transparent electrode layer 240 may be manufactured by the manufacturing method described above with reference to FIGS. 1 to 6, but is not limited thereto. Accordingly, the transparent electrode layer 340 may secure light transmittance, thereby improving light absorption efficiency to the upper portion.
  • the reflective layer 350 prevents the phenomenon that the light incident from the upper side is not absorbed by the first and second conductivity type semiconductor layers 320 and 330 and is directly reflected to the outside, thereby degrading light absorption efficiency.
  • the reflective layer 350 may be, for example, silicon nitride (SiN) or silicon oxide (SiO 2 ).
  • a thin film solar cell is described as an example, but the transparent electrode layer 340 according to the embodiment of the present invention is not limited thereto, and may be applied to various types of solar cells such as a substrate type solar cell or a dye-sensitized solar cell. will be.
  • the light emitting device and the photoelectric device have been exemplarily described as the electronic devices 200 and 300, but the stacked structure of the graphene layer 132 and the stuffing layer 134 according to the present invention is illustrated.
  • the use of the present invention is not limited thereto, and may be applied to electronic devices for various purposes such as a touch panel and a flexible display.

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Abstract

본 발명은 전자 소자 및 그 제조 방법을 제공한다. 본 발명의 실시예에 따른 전자 소자의 제조 방법은, 촉매 금속층 상에 그래핀층을 형성하는 단계, 그래핀층의 적어도 일부를 덮는 스터핑층을 형성하는 단계, 그래핀층 상에 캐리어층을 형성하는 단계, 그래핀층의 하면으로부터 촉매 금속층을 제거하는 단계, 및 그래핀층을 기판 상에 전사하는 단계를 포함한다.

Description

전자 소자 및 그 제조 방법
본 발명은 전자 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 그래핀을 포함하는 전자 소자 및 그 제조 방법에 관한 것이다.
탄소 원자들로 구성된 물질로는 풀러렌(fullerene), 탄소나노튜브(carbon nanotube), 그래핀(graphene), 흑연(graphite), 다이아몬드(diamond) 등이 있다. 이 중, 그래핀은 탄소 원자 한 층 또는 복수의 층으로 이루어진 벌집 구조의 2차원 구조를 갖는다. 그래핀은 열적, 기계적 및 화학적 안정성이 뛰어나며, 캐리어(carrier)의 이동도(mobility)가 커서 고속 전자 소자를 구현할 수 있다. 또한, 두께가 얇고 투광성이 높아, 평판 표시 소자, 트랜지스터, 에너지 저장체 및 나노 크기의 전자 소자로의 응용성이 크다.
그래핀은 다양한 방법으로 제조할 수 있으나, 전기적 특성 우수하면서도 투광성이 확보된 그래핀을 제조하기 위한 방법들이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 투광성이 향상된 투명 전극을 포함하는 전자 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 전자 소자의 제조 방법은, 촉매 금속층 상에 그래핀층을 형성하는 단계, 상기 그래핀층의 적어도 일부를 덮는 스터핑(stuffing)층을 형성하는 단계, 상기 그래핀층 상에 캐리어층을 형성하는 단계, 상기 그래핀층의 하면으로부터 상기 촉매 금속층을 제거하는 단계, 및 상기 그래핀층을 기판 상에 전사하는 단계를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 스터핑층을 형성하는 단계는, 상기 캐리어층을 형성하는 단계 이전에 수행되어, 상기 캐리어층은 상기 그래핀층 및 상기 스터핑층의 적층 구조물 상에 형성될 수 있다.
본 발명의 일부 실시예에서, 상기 그래핀층 및 상기 스터핑층의 적층 구조물을 열처리하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 스터핑층을 형성하는 단계는, 상기 그래핀층을 전사하는 단계 이후에 수행될 수 있다.
본 발명의 일부 실시예에서, 상기 스터핑층은 상기 그래핀층 상에 아일랜드 형태로 증착될 수 있다.
본 발명의 일부 실시예에서, 상기 그래핀층은 복수의 결함 영역들을 포함하고, 상기 스터핑층은 상기 결함 영역들 상에 형성될 수 있다.
본 발명의 일부 실시예에서, 상기 스터핑층은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴 질화물(MoN), 텅스텐(W), 루테늄(Ru), 코발트(Co) 등의 금속, ITO(indium tin oxide), IZO(indium zinc oxide), FTO(F-doped tin oxide), ATO(antimony tin oxide), AZO(Al-doped ZnO), GZO(Ga-doped ZnO), a-IGZO(amorphous (In2O3:Ga2O3:ZnO), MgIn2O4, Zn2SnO4, ZnSnO3, (Ga,In)2O3, ZnO, TiO2 , Zn2In2O5, InSn3O12, In2O3, SnO2, Cd2SnO4, CdSnO3 및 CdIn2O4 등의 투명 전도성 산화물 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 그래핀층 및 상기 스터핑층의 적층 구조물은 상기 기판의 도전 영역 상에 형성되어 투명 전극층을 이룰 수 있다.
본 발명의 일 실시예에 따른 전자 소자는, 그래핀층 및 상기 그래핀층의 적어도 일부 영역 상에 위치하는 스터핑(stuffing)층을 포함하는 투명 전극층을 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 스터핑층은 상기 그래핀층 상에 아일랜드 형태로 증착되어 배치될 수 있다.
본 발명의 일부 실시예에서, 상기 그래핀층은 복수의 결함 영역들을 포함하고, 상기 스터핑층은 상기 결함 영역들 상에 위치할 수 있다.
본 발명의 일부 실시예에서, 상기 스터핑층은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴 질화물(MoN), 텅스텐(W), 루테늄(Ru), 코발트(Co) 등의 금속, ITO(indium tin oxide), IZO(indium zinc oxide), FTO(F-doped tin oxide), ATO(antimony tin oxide), AZO(Al-doped ZnO), GZO(Ga-doped ZnO), a-IGZO(amorphous (In2O3:Ga2O3:ZnO), MgIn2O4, Zn2SnO4, ZnSnO3, (Ga,In)2O3, ZnO, TiO2 , Zn2In2O5, InSn3O12, In2O3, SnO2, Cd2SnO4, CdSnO3 및 CdIn2O4 등의 투명 전도성 산화물 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 투명 전극층은 다음의 수학식 1에서 σDC/σOp의 값이 35 이상일 수 있다.
[수학식 1]
Figure PCTKR2016005588-appb-I000001
(식에서, T는 투과도, Z0는 자유 공간 임피던스(impedance of free space)인 377 Ω, Rs는 면저항, σDC와 σOp는 각각 DC 전도도 및 광학 전도도(optical conductivity)이다.)
그래핀층 상에 스터핑층을 형성하고 이를 기판 상에 전사하는 방법을 이용함으로써, 고품질의 전자 소자 제조 방법이 제공될 수 있다.
또한, 그래핀층 상에 스터핑층을 형성한 투명 전극층으로 이용함으로써, 전기적 특성 및 투광성이 향상된 전자 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 6은 예시적인 실시예에 따른 전자 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 개략도들이다.
도 7 내지 도 9b는 예시적인 실시예에 따른 그래핀층과 스터핑층의 적층 구조물의 개략적인 도면들이다.
도 10 내지 도 12는 예시적인 실시예에 따른 적층 구조물의 특성을 설명하기 위한 그래프들이다.
도 13 및 도 14는 예시적인 실시예에 따른 전자 소자의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1 내지 도 6은 예시적인 실시예에 따른 전자 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 개략도들이다.
도 1을 참조하면, 촉매 금속층(120)이 형성된 지지 기판(110) 상에 그래핀층(132)을 형성할 수 있다.
지지 기판(110)으로는 전자 소자의 제조 공정에 일반적으로 사용되는 모든 형태의 기판이 사용될 수 있다. 지지 기판(110)은 예를 들어, 실리콘(Si) 기판, 유리(glass) 기판, 석영(quartz) 기판 또는 사파이어(sapphire) 기판 일 수 있다. 또는 지지 기판(110)은 산화물을 포함하는 기판일 수 있다.
촉매 금속층(120)은 그래핀층(132)을 증착하기 위한 그래파이트(graphite)화 촉매로 기능할 수 있다. 촉매 금속층(120)은 예를 들어, 구리(Cu), 니켈(Ni), 코발트(Co), 팔라듐(Pd), 철(Fe), 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
촉매 금속층(120)은 스퍼터링(sputtering) 또는 전자빔 증발기(electron beam evaporator)와 같은 물리 기상 증착법(physical vapor deposition, PVD)을 이용하여 증착할 수 있다. 또는, 예를 들어, 촉매 금속층(120)이 구리(Cu)로 형성되는 경우, 냉간 압연(cold rolling) 공정에 의해 형성될 수도 있다. 일부 실시예들에서, 촉매 금속층(120)은 그래파이트 촉매 물질을 포함하는 비금속 물질로 대체될 수도 있다.
그래핀층(132)은 촉매 금속층(120) 상에 다양한 방법을 이용하여 형성할 수 있다. 그래핀층(132)은 예를 들어, CVD, 분자 빔 에피텍시(molecular beam epitaxy, MBE) 등을 이용할 수 있다. 구체적으로, 촉매 금속층(120) 상에 가스 상태의 탄소 공급원 공급하고, 상기 탄소 공급원을 분해시켜 그래핀층(132)을 형성할 수 있다. 상기 탄소 공급원은 일산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부타디엔, 펜탄, 펜텐, 사이클로펜타디엔, 헥산, 사이클로헥산, 벤젠 및 톨루엔 중 어느 하나일 수 있다.
도 2를 참조하면, 그래핀층(132) 상에 스터핑층(134)을 형성할 수 있다.
스터핑층(134)은 원자층 증착법(Atomic Layer Deposition, ALD)을 이용하여 형성할 수 있다. 다만, 스터핑층(134)의 형성 방법은 이에 한정되지 않으며, CVD, PVD 등을 이용할 수도 있다. ALD를 이용하는 경우, 전구체, 퍼지 가스, 반응 가스 및 퍼지 가스가 순차적으로 주입되는 하나의 사이클이 복수 회 반복되어 원하는 두께 및 커버리지(coverage)의 스터핑층(134)을 형성할 수 있다. 본 단계에 의해, 그래핀층(132)과 스터핑층(134)이 적층된 적층 구조물(130)이 형성될 수 있다. 도면에서, 스터핑층(134)의 두께 및 커버리지 등은 도시된 것에 한정되지 않는다.
그래핀층(132)은 결함 영역들을 포함할 수 있으며, 이러한 결함 영역들은 열역학적으로 불안정할 수 있다. 따라서, 스터핑층(134)을 형성하는 소스 물질은 그래핀층(132)의 상기 결함 영역 상에 우선적으로 흡착되어 핵생성(nucleation)이 이루어질 수 있다. 따라서, 핵으로부터 성장된 아일랜드 형태의 스터핑층(134)이 상기 결함 영역을 따라 성장될 수 있다. 이에 대해서는 하기에 도 7 내지 도 9b를 참조하여 더욱 상세히 설명한다.
스터핑층(134)을 형성함으로써, 그래핀층(132)의 결함 영역이 선택적으로 치유되어 전기적 특성이 향상될 수 있으며, 그래핀층(132)의 구조적 안정성이 향상되고 유연성이 강화될 수 있다.
도 3을 참조하면, 적층 구조물(130)을 열처리할 수 있다.
도 3에서 화살표는 열처리 공정을 의미하며, 열처리에 의해 스터핑층(134)을 이루는 물질에 의한 그래핀층(132)의 도핑 효과가 증대될 수 있다. 즉, 스터핑층(134)을 이루는 물질이 활성화(activation)될 수 있다.
다만, 일부 실시예들에서 본 열처리 단계는 생략될 수도 있다.
도 4를 참조하면, 적층 구조물(130) 상에 캐리어층(140)을 형성할 수 있다.
캐리어층(140)은 적층 구조물(130)을 촉매 금속층(120)으로부터 분리하기 위한 층일 수 있다. 캐리어층(140)은 예를 들어, 폴리메틸메타크릴레이트(PMMA)와 같은 고분자물질로 이루어질 수 있으며, 스핀 코팅에 의해 형성될 수 있다.
일부 실시예들에서, 캐리어층(140)과 적층 구조물(130)을 접착하기 위한 접착층이 이용될 수도 있다.
도 5를 참조하면, 적층 구조물(130)의 하면으로부터 지지 기판(110) 및 촉매 금속층(120)을 분리할 수 있다.
촉매 금속층(120)은 예를 들어, 습식 식각에 의해 선택적으로 제거될 수 있다. 다만, 촉매 금속층(120)의 제거 방법은 이에 한정되지는 않는다.
도 6을 참조하면, 적층 구조물(130)을 기판(100) 상에 전사하고 캐리어층(140)을 제거할 수 있다.
기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 기판(100)은 벌크 웨이퍼(bulk wafer) 또는 에피텍셜(epitaxial)층을 포함할 수 있다. 또한, 기판(100)은 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 또한, 기판(100)에는 도시하지 않은 전자 소자의 구성 요소들이 형성되어 있을 수 있다. 예를 들어, 태양 전지의 경우, 기판(100)에는 태양 전지의 구성 요소 중 상부 전극을 제외한 층들이 형성되어 있을 수 있다.
본 실시예에서는 열처리 공정이 적층 구조물(130)의 전사 이전에 이루어지므로, 기판(100)에 포함된 물질, 예컨대 용융점이 낮은 물질 또는 기판(100)에 미리 형성된 전자 소자의 구성 요소들이 열처리 공정에 의해 손상되는 경우를 방지할 수 있다. 또한, 그래핀층(132)이 스터핑층(134)에 의해 보강된 상태이므로 구조적으로도 안정성을 확보할 수 있어, 기판(100)으로 그래핀층(132)을 전사하는 과정에서의 링클(wrinkle)의 발생을 최소화할 수 있다.
캐리어층(140)은 예를 들어, 습식 식각에 의해 선택적으로 제거될 수 있다. 도 4를 참조하여 상술한 단계에서, 캐리어층(140)은 그래핀층(132)과 스터핑층(134)의 적층 구조물(130) 상에 형성된 상태이다. 따라서, 그래핀층(132)의 결함 영역들이 스터핑층(134)에 의해 보호되어 있으므로, 본 단계에서 캐리어층(140)이 제거된 후 그래핀층(132) 상에, 특히 결함 영역들 상에 불순물이 잔존하지 않을 수 있다. 상기 불순물은 캐리어층(140)의 물질 또는 캐리어층(140)과의 접착을 위한 접착층의 물질을 포함할 수 있다. 또는, 캐리어층(140)은 열처리 공정을 통해 제거할 수도 있다.
이상의 실시예에서는, 스터핑층(134)을 형성한 후, 그래핀층(132)과 스터핑층(134)의 적층 구조물(130)을 기판(100) 상에 전사하는 방법을 예시적으로 설명하였으나, 본 발명의 공정 순서는 이에 한정되지 않는다. 일 실시예에서, 그래핀층(132)이 기판(100) 상에 전사된 후에, 스터핑층(134)이 형성될 수도 있으며, 이후에 도 3을 참조하여 설명한 것과 같은 적층 구조물(130)에 대한 열처리 공정이 선택적으로 수행될 수 있다.
도 7 내지 도 9b는 예시적인 실시예에 따른 그래핀층과 스터핑층의 적층 구조물의 개략적인 도면들이다.
도 7의 평면도를 참조하면, 적층 구조물(130)은 그래핀층(132) 및 그래핀층(132)의 적어도 일부 영역 상에 형성된 스터핑층(134)을 포함할 수 있다.
그래핀층(132)은 2차원의 복수의 결정립들(crystal grains)(G)을 포함할 수 있다. 본 명세서에서, '결정립'은 그래핀층(132)을 이루며, 동일한 방향으로 배열된 육각형 구조의 탄소들로 이루어진 2차원 영역을 지칭하는 용어로 사용된다. 따라서, 하나의 결정립(G)은 일 방향으로 배열된 육각형 구조의 탄소들로 이루어질 수 있다. 다만, 결정립들(G) 자체의 형상 및 배열은 도시된 것에 한정되지 않는다. 복수의 결정립들(G)의 사이에는, 결정립계(grain boundary)(GB)가 형성된다. 결정립계(GB)는 일종의 2차원 결함(defect)으로서, 결정립계(GB)에서는 결정립들(G)을 이루는 탄소들이 육각형 구조로 결합되지 못하고, 오각형, 칠각형 등과 같은 변형된 구조로 결합된다. 또한, 결정립들(G) 내부에는 점 결함 등과 같은 다른 결함들이 더 존재할 수 있다. 이러한 결함들은 그래핀층(132)의 제조 중에 형성될 수 있으며, 결함들은 캐리어의 이동성에 영향을 주어 전자 소자의 전기적 특성을 저하시키고, 그래핀층(132)의 전기적 및 기계적 안정성을 감소시킬 수 있다.
스터핑층(134)은 그래핀층(132)의 일 면 상에 위치하며, 아일랜드 형태로 형성될 수 있다. 특히, 본 실시예에서 스터핑층(134)은 그래핀층(132)의 결정립계(GB) 및 결정립(G) 내의 결함과 같은 결함 영역 상에 형성되어, 결함 영역을 충전 또는 스터핑할 수 있다. 이러한 구조는 상기 결함 영역들이 상대적으로 열역학적으로 불안정한 상태이므로, 스터핑층(134)의 성장 조건을 제어함으로써 이러한 결함 영역들에 우선적으로 소스 물질이 결합되어 스터핑층(134)이 성장되게 함으로써 형성될 수 있다. 스터핑층(134)이 결함 영역 상에 형성됨으로써, 결함 영역을 치유하여, 적층 구조물(130)의 전기적 및 기계적 특성이 향상될 수 있다.
스터핑층(134)은 복수의 아일랜드 형태로 서로 이격되어 성장되지만, 성장 중에 적어도 일부는 서로 연결될 수도 있다. 스터핑층(134)의 구체적인 형상 및 크기는 도면에 도시된 것에 한정되지 않는다. 스터핑층(134)을 이루는 아일랜드들은 각각이 단결정 구조를 가질 수 있으며, 따라서 내부에 결정립계를 포함하지 않을 수 있다.
스터핑층(134)은 도전성 물질로 이루어질 수 있으며, 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 스터핑층(134)은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴 질화물(MoN), 텅스텐(W), 루테늄(Ru), 코발트(Co) 등의 금속 중 적어도 하나를 포함할 수 있다. 또는, 스터핑층(134)은 ITO(indium tin oxide), IZO(indium zinc oxide), FTO(F-doped tin oxide), ATO(antimony tin oxide), AZO(Al-doped ZnO), GZO(Ga-doped ZnO), a-IGZO(amorphous (In2O3:Ga2O3:ZnO), MgIn2O4, Zn2SnO4, ZnSnO3, (Ga,In)2O3, ZnO, TiO2 , Zn2In2O5, InSn3O12, In2O3, SnO2, Cd2SnO4, CdSnO3 및 CdIn2O4 등의 투명 전도성 산화물(transparent conductive oxide, TCO) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 8의 평면도를 참조하면, 적층 구조물(130a)은 그래핀층(132) 및 그래핀층(132)의 적어도 일부 영역 상에 형성된 스터핑층(134a)을 포함할 수 있다.
본 실시예의 스터핑층(134a)은 그래핀층(132)의 결정립계(GB)와 같은 결함 영역들 상에만 형성되지 않고, 결정립(G)의 내부에서 결정립(G) 상에도 형성될 수 있다. 이와 같은 스터핑층(134a)의 형성은 증착 온도, 시간 및 소스 물질의 투입 횟수와 같은 증착 조건에 따라 조절될 수 있다. 스터핑층(134a) 도 7의 실시예에서와 같이 결함 영역들 상에 우선적으로 형성될 수 있으나, 추가적으로 결정립(G)의 내부에서 결정립(G) 상에도 아일랜드 형태로 형성될 수 있다.
도 9a의 평면도 및 도 9b의 단면도를 참조하면, 도 4b는 도 4a의 절단선 X-X'를 따라 절단한 단면을 도시한다. 적층 구조물(130b)은 그래핀층(132) 및 그래핀층(132) 상에 형성된 스터핑층(134b)을 포함할 수 있다.
본 실시예의 스터핑층(134b)은 그래핀층(132)의 전체 영역 상에 형성될 수 있다. 스터핑층(134b)은 제1 및 제2 영역(R1, R2)을 포함할 수 있으며, 제1 영역(R1)은 결함 영역 상의 영역이고 제2 영역(R2)은 그래핀층(132)의 결정립(G) 상의 영역일 수 있다. 제2 영역(R2)을 이루는 스터핑층(134b)은 도시된 것과 같이 복수의 결정립들을 포함할 수 있으며, 그 크기는 도시된 것에 한정되지 않는다.
도 9a 내의 확대도는 각 영역들(R1, R2)에서의 결정 방향을 도시한다. 스터핑층(134b)은 제1 영역(R1)에서는 단결정 구조를 가지고, 제2 영역(R2)에서는 다결정 구조를 가질 수 있다. 제1 영역(R1)에서는 상대적으로 작은 크기의 결함 상에 스터핑층(134b)이 형성되므로 단결정의 아일랜드 형태로 성장할 수 있으며, 제2 영역(R2)에서는 상대적으로 넓은 결정립(G) 상에 성장하므로 복수의 결정립들을 갖는 다결정 구조로 성장할 수 있다. 넓은 의미에서는, 제1 영역(R1)을 이루는 복수의 아일랜드들 각각을 하나의 결정립으로 생각할 수도 있을 것이다. 이 경우, 스터핑층(134b)은 제1 영역(R1)에서의 결정립의 크기가 제2 영역(R2)에서의 결정립의 크기보다 작은 것으로 설명될 수 있다.
도 10 내지 도 12는 예시적인 실시예에 따른 적층 구조물의 특성을 설명하기 위한 그래프들이다.
도 10을 참조하면, 유리(glass)에 대한 비교예와 그래핀층에 ALD에 의해 루테늄(Ru)의 스터핑층을 형성한 실시예에 대하여, ALD의 증착 사이클에 따른 투과도(transmittance)의 변화를 측정하였다.
증착 사이클이 증가함에 따라, 투과도가 감소하지만, 100 사이클 이하에서는 약 70 % 이상의 투과도를 나타내었다. 특히, 스터핑층이 형성되기 전의 그래핀층은 약 97.7 %의 투과도를 가졌으며, 스터핑층이 20 사이클로 형성된 경우 약 97.5 %, 50 사이클로 형성된 경우 약 92.4 %의 투과도를 나타내어, 투과도가 크게 감소하지는 않았다. 따라서, 스터핑층 형성 시의 구체적인 공정 조건에 따라 구체적인 값은 달라질 수 있으나, 사이클 수를 조절함으로써 투과도가 상대적으로 적게 감소하는 범위에서 스터핑층을 형성할 수 있을 것이다.
또한, 유리에 증착한 비교예에 비하여 투과도의 감소가 적은 것을 알 수 있다. 이는 그래핀층의 결함 영역 상에 우선적으로 스터핑층이 형성되기 때문인 것으로 이해할 수 있다. 즉, 스터핑층이 유리 상에서는 균일하게 증착되는 것과 달리 그래핀층 상에서는 선택적으로 증착되므로, 상대적으로 투과도의 감소가 적을 수 있다.
도 11을 참조하면, 그래핀층 상에 스터핑층을 형성하기 전의 비교예와 각 그래핀층에 ALD에 의해 루테늄(Ru)의 스터핑층을 형성한 실시예들에 대하여, ALD의 증착 사이클에 따른 면저항(sheet resistance)(Rs)과 투과도의 변화를 도시한다.
증착 사이클이 증가함에 따라, 면저항이 감소하였으나, 투과도가 함께 감소하는 경향을 나타낸다. 구체적으로, 면저항은 스터핑층을 형성함에 따라 20 사이클에서 약 180 Ω/□, 50 사이클에서 약 120 Ω/□로 점차 감소하였으나, 투과도도 약 97.5 %에서 약 92.4 %로 함께 감소하였다. 이러한 투과도와 면저항의 상관관계로부터 성능 지수(figure of merit, FoM)가 수학식 1과 같이 표현될 수 있다.
Figure PCTKR2016005588-appb-M000001
수학식 1에서, T는 투과도, Z0는 자유 공간 임피던스(impedance of free space)로 377 Ω의 상수 값을 가지며, Rs는 면저항, σDC와 σOp는 각각 DC 전도도 및 광학 전도도(optical conductivity)를 나타낸다. 여기에서, σDC/σOp의 값인 FoM은 그래핀 또는 도전성 산화물에서 투과도와 면저항을 모두 포함하여 물질을 평가하는 파라미터이다.
통상적으로, FoM이 35(예를 들어, Rs < 100 Ω/□, T > 90 %) 이상인 경우, 기존의 ITO를 대체할 수 있는 것으로 알려져 있다. 본 실시예의 경우, FoM 값은 35 이상으로, 상업적으로 ITO를 대체할 수 있는 최소 기준을 넘는 값을 가질 수 있다. 구체적으로, 20 및 50 사이클로 스터핑층을 형성한 그래핀층에서, FoM 값이 각각 82 및 36로 나타났다.
다만, 그래프의 데이터들은 일 실시예에 따른 것이므로, 스터핑층 및 그래핀층의 형성 조건에 따라 구체적인 사이클 수 및 그에 따른 특성 값들을 변화될 수 있을 것이다.
도 12를 참조하면, 그래핀층 상에 스터핑층을 형성하기 전의 비교예와 각 그래핀층에 ALD에 의해 루테늄(Ru)의 스터핑층을 형성한 실시예들에 대하여, ALD의 증착 사이클에 따른 캐리어 농도의 변화를 도시한다.
캐리어 농도는 증착 사이클에 비례하여 증가하였다. 캐리어 농도는 스터핑층의 증착 전에는 평균적으로 약 2×1013/cm2 정도이었으나, 스터핑층을 형성함에 따라 20 사이클에서 약 6×1013/cm2, 50 사이클에서 약 8×1013/cm2으로 증가하였다. 이러한 캐리어 농도의 증가는, 스터핑층으로 사용한 루테늄(Ru)의 일함수(work function)가 그래핀층의 일함수보다 커서 그래핀층이 p-type으로 도핑되기 때문인 것으로 생각할 수 있다. 다만, 그래핀층의 도핑 타입은 스터핑층으로 사용하는 물질 및 그 일함수에 따라 조절될 수 있다.
도 10 내지 도 12와 같이, 본 실시예의 그래핀층 및 스터핑층의 적층 구조물은, 스터핑층을 형성함으로써 그래핀 단일층에 비하여 캐리어 농도가 상대적으로 크게 증가하고 면저항이 감소되면서도, 투과도가 확보될 수 있다. 따라서, 본 실시예의 적층 구조물을 투명 전극으로서 전자 소자에 이용하는 경우, 그래핀층만을 사용하는 경우에 비하여 전기적 특성이 향상될 수 있다.
도 13 및 도 14는 예시적인 실시예에 따른 전자 소자의 개략적인 단면도이다.
도 13을 참조하면, 전자 소자(200)는, 기판(201), 기판(201) 상에 배치된 제1 도전형 반도체층(210), 활성층(220) 및 제2 도전형 반도체층(230)을 포함한다. 또한, 전자 소자(200)는, 투명 전극층(240), 제1 및 제2 전극(250, 260)을 포함할 수 있다. 전자 소자(200)는 활성층(220)에서 전자와 정공이 재결합되어 광을 방출하는 발광 소자일 수 있다.
기판(201)은 반도체 성장용 기판으로 제공될 수 있으며, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다.
제1 및 제2 도전형 반도체층(210, 230)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 제한되는 것은 아니며, 반대로 각각 p형 및 n형 반도체층이 될 수도 있을 것이다. 또한, 제1 및 제2 도전형 반도체층(210, 230)은 질화물 반도체, 예컨대, AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다.
활성층(220)은 제1 도전형 반도체층(210)과 제2 도전형 반도체층(230)의 사이에 배치되며, 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출한다. 활성층(220)은 제1 및 제2 도전형 반도체층(210, 230)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층(210, 230)이 GaN계 화합물 반도체인 경우, 활성층(220)은 GaN의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 InAlGaN계 화합물 반도체를 포함할 수 있다. 또한, 활성층(220)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(Multiple Quantum Wells, MQW) 구조, 예컨대, InGaN/GaN 구조가 사용될 수도 있다.
제1 및 제2 전극(250, 260)은 제1 및 제2 도전형 반도체층(210, 230)의 외부와의 전기 접속을 위한 층으로, 제1 및 제2 도전형 반도체층(210, 230)과 각각 접속하도록 구비될 수 있다.
제2 전극(260)과 제2 도전형 반도체층(230)의 사이에는 투명 전극층(240)이 더 배치될 수 있다. 투명 전극층(240)은 그래핀층(242) 및 스터핑층(244)을 포함할 수 있으며, 도 7 내지 도 9b를 참조하여 상술한 실시예들에서의 적층 구조물(130)이 이용될 수 있다. 또한, 투명 전극층(240)은 도 1 내지 도 6을 참조하여 상술한 제조 방법에 의해 제조될 수 있으나, 이에 한정되지는 않는다. 따라서, 투명 전극층(240)은 투광성을 확보하여 상부로의 광 방출 효율을 높이면서 제2 전극(260)으로 주입되는 전류를 효율적으로 제2 도전형 반도체층(230)에 전달할 수 있다.
본 실시예의 전자 소자(200)는 무기물 반도체를 이용한 발광 소자를 예시적으로 나타내지만, 유기 발광 소자에도 투명 전극층(240)은 유사하게 적용될 수 있을 것이다.
도 14를 참조하면, 전자 소자(300)는, 하부 전극층(310), 제1 도전형 반도체층(320), 제2 도전형 반도체층(330), 투명 전극층(340) 및 반사층(350)을 포함할 수 있다.
전자 소자(300)는 태양광에 의해 생성되는 정공 및 전자가 제1 및 제2 도전형 반도체층(320, 330)의 사이에서 발생되는 전기장에 의해 드리프트(drift)되어 전류가 흐르는 광전 소자인 태양 전지일 수 있다.
제1 및 제2 도전형 반도체층(320, 330)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 제한되는 것은 아니며, 반대로 각각 p형 및 n형 반도체층이 될 수도 있을 것이다. 일부 실시예들에서, 제1 도전형 반도체층(320)과 제2 도전형 반도체층(330)의 사이에 진성 반도체층이 더 배치될 수 있다.
하부 전극층(310)은 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 도전성 물질을 포함할 수 있다.
투명 전극층(340)은 그래핀층(342) 및 스터핑층(344)을 포함할 수 있으며, 도 7 내지 도 9b를 참조하여 상술한 실시예들에서의 적층 구조물(130)이 이용될 수 있다. 또한, 투명 전극층(240)은 도 1 내지 도 6을 참조하여 상술한 제조 방법에 의해 제조될 수 있으나, 이에 한정되지는 않는다. 따라서, 투명 전극층(340)은 투광성을 확보하여 상부로의 광 흡수 효율을 높일 수 있다.
반사층(350)은 상부에서 입사된 태양광이 제1 및 제2 도전형 반도체층(320, 330)에 흡수되지 못하고 바로 외부로 반사됨으로써 광 흡수 효율을 저하시키는 현상을 방지하는 역할을 한다. 반사층(350)은 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 산화물(SiO2)일 수 있다.
본 실시예에서는, 박막형 태양 전지를 예로 설명하지만, 본 발명의 실시예에 따른 투명 전극층(340)은 이에 한정되지 않으며, 기판형 태양 전지 또는 염료 감응형 태양 전지 등 다양한 종류의 태양 전지에도 적용 가능할 것이다.
도 13 및 도 14의 실시예에서, 전자 소자(200, 300)로 발광 소자 및 광전 소자의 경우를 예시적으로 설명하였으나, 본 발명에 따른 그래핀층(132) 및 스터핑층(134)의 적층 구조물의 용도는 이에 한정되지 않으며, 터치 패널, 플렉서블 디스플레이 등 다양한 용도로 전자 소자에 적용될 수 있을 것이다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (13)

  1. 촉매 금속층 상에 그래핀층을 형성하는 단계;
    상기 그래핀층의 적어도 일부를 덮는 스터핑(stuffing)층을 형성하는 단계;
    상기 그래핀층 상에 캐리어층을 형성하는 단계;
    상기 그래핀층의 하면으로부터 상기 촉매 금속층을 제거하는 단계; 및
    상기 그래핀층을 기판 상에 전사하는 단계를 포함하는 전자 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 스터핑층을 형성하는 단계는, 상기 캐리어층을 형성하는 단계 이전에 수행되어, 상기 캐리어층은 상기 그래핀층 및 상기 스터핑층의 적층 구조물 상에 형성되는 전자 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 그래핀층 및 상기 스터핑층의 상기 적층 구조물을 열처리하는 단계를 더 포함하는 전자 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 스터핑층을 형성하는 단계는, 상기 그래핀층을 전사하는 단계 이후에 수행되는 전자 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 스터핑층은 상기 그래핀층 상에 아일랜드 형태로 증착되는 전자 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 그래핀층은 복수의 결함 영역들을 포함하고,
    상기 스터핑층은 상기 결함 영역들 상에 형성되는 전자 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 스터핑층은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴 질화물(MoN), 텅스텐(W), 루테늄(Ru), 코발트(Co) 등의 금속, ITO(indium tin oxide), IZO(indium zinc oxide), FTO(F-doped tin oxide), ATO(antimony tin oxide), AZO(Al-doped ZnO), GZO(Ga-doped ZnO), a-IGZO(amorphous (In2O3:Ga2O3:ZnO), MgIn2O4, Zn2SnO4, ZnSnO3, (Ga,In)2O3, ZnO, TiO2 , Zn2In2O5, InSn3O12, In2O3, SnO2, Cd2SnO4, CdSnO3 및 CdIn2O4 등의 투명 전도성 산화물 중 적어도 하나를 포함하는 전자 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 그래핀층 및 상기 스터핑층의 적층 구조물은 상기 기판의 도전 영역 상에 형성되어 투명 전극층을 이루는 전자 소자의 제조 방법.
  9. 그래핀층 및 상기 그래핀층의 적어도 일부 영역 상에 위치하는 스터핑(stuffing)층을 포함하는 투명 전극층을 포함하는 전자 소자.
  10. 제9 항에 있어서,
    상기 스터핑층은 상기 그래핀층 상에 아일랜드 형태로 증착되어 배치되는 전자 소자.
  11. 제9 항에 있어서,
    상기 그래핀층은 복수의 결함 영역들을 포함하고,
    상기 스터핑층은 상기 결함 영역들 상에 위치하는 전자 소자.
  12. 제9 항에 있어서,
    상기 스터핑층은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴 질화물(MoN), 텅스텐(W), 루테늄(Ru), 코발트(Co) 등의 금속, ITO(indium tin oxide), IZO(indium zinc oxide), FTO(F-doped tin oxide), ATO(antimony tin oxide), AZO(Al-doped ZnO), GZO(Ga-doped ZnO), a-IGZO(amorphous (In2O3:Ga2O3:ZnO), MgIn2O4, Zn2SnO4, ZnSnO3, (Ga,In)2O3, ZnO, TiO2 , Zn2In2O5, InSn3O12, In2O3, SnO2, Cd2SnO4, CdSnO3 및 CdIn2O4 등의 투명 전도성 산화물 중 적어도 하나를 포함하는 전자 소자.
  13. 제9 항에 있어서,
    상기 투명 전극층은 다음의 수학식 1에서 σDC/σOp의 값이 35 이상인 전자 소자.
    [수학식 1]
    Figure PCTKR2016005588-appb-I000002
    (식에서, T는 투과도, Z0는 자유 공간 임피던스(impedance of free space)인 377 Ω, Rs는 면저항, σDC와 σOp는 각각 DC 전도도 및 광학 전도도(optical conductivity)이다.)
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