WO2016182282A1 - 박막트랜지스터 기판 및 이를 포함하는 디스플레이 장치 - Google Patents

박막트랜지스터 기판 및 이를 포함하는 디스플레이 장치 Download PDF

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황지영
이승헌
오동현
김기환
서한민
박찬형
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Definitions

  • the present specification relates to a thin film transistor substrate and a display device including the same.
  • a thin film transistor is a transistor made by sequentially depositing a semiconductor, an insulator, and a metal thin film on a substrate.
  • the TFT can be formed on a large-area substrate, such as a peripheral device such as a liquid crystal display, a laser printer head, and a scanner. It has been developed and applied to various fields such as image sensor.
  • the display device should be able to realize high contrast ratio, high resolution, color display, high-speed response, wide viewing angle, etc.
  • the passive matrix device is not only difficult to improve all of the above characteristics. Although there was a problem of signal cross-talk, by adding a TFT, which is a switch element, to each pixel, overall display performance could be improved.
  • the TFT and the wiring electrode connected to the TFT have a high light reflectivity peculiar to a metal, a glare phenomenon occurs in the display device.
  • the present specification provides a thin film transistor substrate which can be applied to a display device capable of preventing glare of a wiring electrode, and a display device including the same.
  • a plurality of gate lines and a plurality of data lines provided on the substrate to cross each other;
  • a thin film transistor including a gate electrode connected to the gate line, a semiconductor layer insulated from the gate electrode on the gate electrode, a source electrode electrically connected to the data line, and a drain electrode;
  • a light reflection reduction layer provided on a surface of the gate electrode, the source electrode, the drain electrode, the gate line, and the data line facing the substrate and on an opposite side thereof;
  • the light reflection reduction layer is a thin film transistor substrate that the value of the following formula 1 satisfies 0.004 or more and 0.22 or less:
  • Equation 1 k means the extinction coefficient of the light reflection reduction layer, t means the thickness of the light reflection reduction layer, and ⁇ means the wavelength of light.
  • An exemplary embodiment of the present specification provides a display device including the thin film transistor substrate.
  • the thin film transistor substrate according to the exemplary embodiment of the present specification may implement a display of high quality by controlling the light reflectance by the wiring electrode formed on the substrate.
  • the thin film transistor substrate according to the exemplary embodiment of the present specification may be applied to both a display device having a bottom emission structure and a display device having a top emission structure.
  • FIG. 1 illustrates a region of a plan view of a thin film transistor substrate according to an exemplary embodiment of the present specification.
  • FIG. 2 is a cross-sectional view of a thin film transistor substrate according to an exemplary embodiment of the present specification.
  • FIG. 3 is a graph showing n, k values according to the wavelength of the light reflection reduction layer of Example 1.
  • FIG. 4 is a graph showing n and k values according to the wavelength of the MoTi layer of Comparative Example 1.
  • FIG. 6 shows the reflectance of Example 13.
  • the display device is a term referring to a TV, a computer monitor, and the like, and includes a display element for forming an image and a case for supporting the display element.
  • a black matrix has been applied to prevent light reflection, light leakage, and the like.
  • COT or COA color filter on TFT array
  • a structure that does not use the aforementioned black matrix has been developed.
  • By introducing a structure that does not use the black matrix it is possible to obtain effects such as improvement in transmittance, brightness, and backlight efficiency of the display device.
  • the structure not using the black matrix there are more areas where the metal electrodes included in the display device can be exposed, thereby causing problems due to the color and reflective characteristics of the metal electrodes.
  • a technique capable of reducing reflection and color characteristics by the metal electrodes included in the display apparatus described above is required.
  • the present inventors have found that in the display device including the conductive layer such as metal, the visibility of the conductive layer has a major influence on the light reflection and diffraction characteristics of the conductive layer, and has been intended to improve this. .
  • a light reflection reduction layer is introduced on a wiring electrode such as a gate electrode, the source electrode, the drain electrode, the gate line, and the data line, thereby increasing the reflectance of the wiring electrode. It is possible to greatly improve the deterioration in visibility.
  • the light reflection reducing layer has light absorbency, the light reflectance by the wiring electrode can be lowered by reducing the amount of light incident on the wiring electrode itself and the light reflected from the pixel electrode and the common electrode.
  • the substrate One embodiment of the present specification, the substrate;
  • a plurality of gate lines and a plurality of data lines provided on the substrate to cross each other;
  • a thin film transistor including a gate electrode connected to the gate line, a semiconductor layer insulated from the gate electrode on the gate electrode, a source electrode electrically connected to the data line, and a drain electrode;
  • a light reflection reduction layer provided on a surface of the gate electrode, the source electrode, the drain electrode, the gate line, and the data line facing the substrate and on an opposite side thereof;
  • the light reflection reduction layer is a thin film transistor substrate that the value of the following formula 1 satisfies 0.004 or more and 0.22 or less:
  • Equation 1 k means the extinction coefficient of the light reflection reduction layer, t means the thickness of the light reflection reduction layer, and ⁇ means the wavelength of light.
  • An exemplary embodiment of the present specification provides a display device including the thin film transistor substrate.
  • the light reflection reducing layer may lower the light reflectivity through the extinction interference between the primary reflected light and the secondary reflected light.
  • the inventors of the present invention have a light reflectance of the pixel electrode and the common electrode through extinction interference when the light reflection reducing layer having a value of Equation 1 satisfying 0.004 or more and 0.22 or less is provided in contact with the pixel electrode and the common electrode. We have found that we can lower the resolution to achieve a higher resolution for the display.
  • Equation 2 the condition in which the primary reflected light and the secondary reflected light become extinction interference due to a phase difference of 180 degrees is given by Equation 2 below.
  • Equation 2 t means the thickness of the light reflection reduction layer, ⁇ means the wavelength of light, n means the refractive index of the light reflection reduction layer, N is any one such as 1, 3, 5 It means odd.
  • the primary reflectance under the condition of the extinction interference may be obtained as shown in Equation 3 below.
  • Equation 3 n means the refractive index of the light reflection reduction layer, k means the extinction coefficient of the light reflection reduction layer.
  • the secondary reflectance under the condition of the extinction interference may be obtained as in Equation 4 below.
  • R metal means reflectivity of the surface of the pixel electrode or the common electrode
  • R 1 means the primary reflectance in the light reflection reduction layer
  • I o means the intensity of the incident light
  • n Denotes the refractive index of the light reflection reduction layer
  • k denotes the extinction coefficient of the light reflection reduction layer
  • N denotes any odd number such as 1, 3, and 5.
  • the absolute value of the difference between the primary reflectance and the secondary reflectance may be 0.13 or more and 0.42 or less.
  • the ⁇ may be 550 nm. That is, it may be light of 550 nm wavelength.
  • the gate electrode, the source electrode, the drain electrode, the gate line and the data line may be collectively referred to as a wiring electrode.
  • the light reflection reducing layer is provided on the surface of the wiring electrode facing the substrate, when the thin film transistor substrate is applied to a display device having a back light emitting structure, glare according to the wiring electrode The phenomenon can be controlled.
  • the light reflection reducing layer is provided on the opposite side of the surface of the wiring electrode facing the substrate, when the thin film transistor substrate is applied to a display device having a top emission structure, It is possible to control the glare according to the wiring electrode.
  • the thin film transistor substrate has an advantage that it can be applied to both a display device having a bottom light emitting structure and a display device having a top light emitting structure.
  • the thickness of the light reflection reducing layer may be 5 nm or more and 100 nm or less, more preferably 10 nm or more and 100 nm or less. Specifically, according to the exemplary embodiment of the present specification, the thickness of the light reflection reducing layer may be 20 nm or more and 60 nm or less.
  • the thickness of the light reflection reducing layer is less than 10 nm, a problem may occur in that the light reflectivity of the wiring electrode is not sufficiently controlled.
  • the thickness of the light reflection reduction layer is greater than 100 nm, a problem that may be difficult to pattern the light reflection reduction layer may occur.
  • the extinction coefficient k of the light reflection reduction layer may be 0.1 or more and 2 or less in light of 550 nm wavelength. Specifically, according to one embodiment of the present specification, the extinction coefficient k of the light reflection reduction layer may be 0.4 or more and 2 or less in light of 550 nm wavelength.
  • the extinction coefficient is in the above range, it is possible to effectively control the light reflectivity of the wiring electrode, thereby further improving the visibility of the liquid crystal display device.
  • the extinction coefficient may be measured using an Ellipsometer measuring device known in the art.
  • the extinction coefficient k may also be referred to as an absorption coefficient, and may be a measure for defining how strongly the target material absorbs light at a specific wavelength. Accordingly, the incoming light passes through the light reflection reducing layer having a thickness t, and the first absorption occurs according to the degree of k, and the light reflected by the lower electrode layer passes through the light reflection reducing layer having a thickness t, and the second absorption occurs. Afterwards an external reflection occurs. Therefore, the value of the thickness and absorption coefficient of the light reflection reducing layer acts as an important factor affecting the overall reflectance. Therefore, according to an exemplary embodiment of the present specification, a region capable of reducing light reflection within a predetermined range of the absorption coefficient k and the thickness t of the light reflection reduction layer is shown through Equation 1.
  • the refractive index n of the light reflection reducing layer may be 2 or more and 3 or less in light having a wavelength of 550 nm.
  • the primary reflection occurs in the material of the light reflection reduction layer having an index of refraction (n) together with the extinction coefficient (k).
  • the main factors determining the primary reflection are the refractive index (n) and the absorption coefficient (k). Therefore, the refractive index n and the absorption coefficient k are closely related to each other, and the effect can be maximized within the above range.
  • the light reflectivity of the wiring electrode provided with the light reflection reducing layer may be 50% or less, more preferably 40% or less.
  • the light reflection reducing layer may include at least one selected from the group consisting of metal oxides, metal nitrides, and metal oxynitrides.
  • the light reflection reduction layer may include at least one selected from the group consisting of metal oxides, metal nitrides, and metal oxynitrides as a main material.
  • the metal oxide, metal nitride and metal oxynitride are one, two or more metals selected from the group consisting of Cu, Al, Mo, Ti, Ag, Ni, Mn, Au, Cr and Co It may be derived from.
  • the light reflection reducing layer may include a material selected from the group consisting of copper oxide, copper nitride, and copper oxynitride.
  • the light reflection reducing layer may include a material selected from the group consisting of aluminum oxide, aluminum nitride, and aluminum oxynitride.
  • the light reflection reducing layer may include a copper-manganese oxide.
  • the light reflection reducing layer may include copper-manganese oxynitride.
  • the light reflection reducing layer may include copper-nickel oxide.
  • the light reflection reducing layer may include copper-nickel oxynitride.
  • the light reflection reducing layer may include molybdenum-titanium oxide.
  • the light reflection reducing layer may include molybdenum-titanium oxynitride.
  • the light reflection reducing layer may be formed of a single layer, or may be formed of two or more layers.
  • the light reflection reducing layer preferably has a non-chromatic color, but is not particularly limited thereto.
  • the achromatic color means a color that appears when light incident on a surface of an object is not selectively absorbed and is evenly reflected and absorbed for the wavelength of each component.
  • FIG. 1 illustrates a region of a plan view of a thin film transistor substrate according to an exemplary embodiment of the present specification. Specifically, FIG. 1 illustrates a pixel area partitioned by a plurality of gate lines 101a and 101b and a plurality of data lines 201a and 201b provided on a substrate, and a thin film transistor 301 provided in the pixel area.
  • the gate line 101b is connected to the gate electrode 310 in the pixel area
  • the data line 201a is connected to the source electrode 330
  • the drain electrode 340 is common in the pixel area when applied to the display device. It is connected to an electrode (not shown) or a pixel electrode (not shown).
  • the pixel area refers to an area partitioned by a gate line and a data line when the thin film transistor substrate is applied to a display device.
  • FIG. 2 is a cross-sectional view of a thin film transistor substrate according to an exemplary embodiment of the present specification.
  • a thin film transistor 301 including a gate electrode 310, a semiconductor layer 320, a source electrode 330, and a drain electrode 340 is provided on a substrate, and a gate line connected to the gate electrode (not shown).
  • the data line 201 may be partitioned into pixel areas when applied to the display device.
  • the gate electrode 310 and the semiconductor layer 320 may be insulated by the insulating layer 1010.
  • the insulating layer 1010 may be a gate insulating layer.
  • a light reflection reduction layer 801 is provided on upper and lower surfaces of the gate electrode 310, the source electrode 330, the drain electrode 340, the gate line (not shown), and the data line 201.
  • the black filled layers provided on the upper and lower surfaces of the gate electrode 310, the source electrode 330, the drain electrode 340, the gate line (not shown), and the data line 201 are light reflections, respectively. It means the reduction layer 801.
  • the thin film transistor includes a gate electrode branching from the gate line and a semiconductor layer provided on the gate electrode through an insulating layer.
  • the semiconductor layer is connected to a source electrode and a drain electrode through an ohmic contact layer, and the source electrode is connected to the data line.
  • the gate line supplies a scan signal from a gate driver, and the data line supplies a video signal from a data driver.
  • the gate electrode and the gate line may be provided on the substrate, and a gate insulating layer may be provided on the gate electrode and the gate line.
  • the semiconductor layer, the source electrode, the drain electrode and the data line may be provided on the gate insulating layer.
  • the semiconductor layer, the source electrode, the drain electrode and the data line are provided on the substrate, and a gate insulating layer is formed on the semiconductor layer, the source electrode, the drain electrode and the data line. It may be provided. Further, the gate electrode and the gate line may be provided on the gate insulating layer.
  • the gate insulating layer may serve to insulate the gate electrode and the semiconductor layer.
  • the gate insulating layer is silicon nitride (SiNx), silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), BZN oxide (Bismuth-Zinc-Niobium Oxide), titanium oxide, oxide It may include one or more selected from the group consisting of hafnium, zirconium oxide, tantalum oxide and lanthanum oxide.
  • the semiconductor layer may include silicon and / or silicon oxide.
  • the semiconductor layer may include amorphous Si and / or low temperature poly-silicon (LTPS).
  • the semiconductor layer may include zinc oxide (ZnO), tin oxide (SnO), indium oxide (InO), indium tin oxide (ITO), zinc-tin oxide (ZTO), and IGZO.
  • ZnO zinc oxide
  • tin oxide SnO
  • InO indium oxide
  • ITO indium tin oxide
  • ZTO zinc-tin oxide
  • IGZO Indium-Gallium-Zinc Oxide
  • ZAO Zinc-Aluminum Oxide
  • MoS 2 Molybdenum sulfide
  • ISZO Indium-Silicon-Zinc Oxide
  • the gate electrode and the gate line are selected from the group consisting of Cu, W, Mo, Al, Al-Nd, Ag, Au, Ti, TiN, Cr, Ta and Mo-Ti It may include one or more.
  • the gate electrode and the gate line may have a stacked structure of two or more layers.
  • the source electrode and the data line is selected from the group consisting of Cu, W, Mo, Al, Al-Nd, Ag, Au, Ti, TiN, Cr, Ta and Mo-Ti It may include one or more.
  • the source electrode and the data line may have a stacked structure of two or more layers.
  • the drain electrode is one or more selected from the group consisting of Cu, W, Mo, Al, Al-Nd, Ag, Au, Ti, TiN, Cr, Ta and Mo-Ti It may include.
  • the drain electrode may have a stacked structure of two or more layers.
  • An exemplary embodiment of the present specification provides a display device including the thin film transistor substrate.
  • a 30 nm thick MoTi layer was formed on the glass substrate by sputtering using a MoTi (50:50 at%) alloy target, and on top of the MoTi (50:50 at%)
  • the TiTi oxynitride layer having a thickness of 40 nm was formed by a reactive sputtering method using the target.
  • the reflectance of the deposited film was 9.4%.
  • a MoTi layer having a thickness of 30 nm was formed on a glass substrate by sputtering using a MoTi (50:50 at%) alloy target. The reflectance of the deposited film was 52%.
  • a MoTi monolayer was formed on the glass substrate in the same manner as above to obtain the light absorption coefficient (k) value. Then, the refractive index and the light absorption coefficient were measured using an ellipsometer. The n and k values at the wavelength of 380 to 1000 nm are shown in FIG. 4, and the light absorption coefficient at 550 nm is 3.18. Substituting Equation 1 yielded 0.23.
  • a graph comparing the reflectances of Example 1 and Comparative Example 1 is shown in FIG. 5.
  • Example 2 The same procedure as in Example 1 was carried out except that the thickness of the MoTi oxynitride layer was 4 nm. The value of Equation 1 was calculated to be 0.003. Reflectance was 53%.
  • a Cu layer having a thickness of 60 nm was formed as a conductive layer on a glass substrate by a DC power sputtering method using a Cu single target, and a MoTi (50:50 at%) alloy target was used.
  • the total reflectance according to the wavelength was measured using a Solidspec 3700 (UV-Vis spectrophotometer, Shimadzu) and the results are shown in FIG. 6.
  • the value of 1 in the formula of the light reflection reduction layer was 0.059.
  • a Cu layer having a thickness of 60 nm was formed as a first conductive layer on a glass substrate by a DC power sputtering method using a Cu single target, and a MoTi (50:50 at%) alloy target.
  • MoTi layer having a thickness of 20 nm is formed as a second conductive layer by DC sputtering using a target, and MoTi having a thickness of 35 nm by reactive DC sputtering using a same target.
  • a light reflection reduction layer containing a N x O y (0 ⁇ a ⁇ 2, 0 ⁇ x ⁇ 3, 0 ⁇ y ⁇ 2) was formed. The total reflectance according to the wavelength was measured using a Solidspec 3700 (UV-Vis spectrophotometer, Shimadzu) and the results are shown in FIG. 7. The value of 1 in the formula of the light reflection reduction layer was 0.059.

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Abstract

박막트랜지스터 기판 및 이를 포함하는 디스플레이 장치가 개시된다. 박막트랜지스터 기판은 게이트 전극, 소스 전극, 드레인 전극, 게이트 라인 및 테이터 라인의 기판을 향하는 면과 이의 반대 면 상에 구비되는 광반사 저감층을 포함하며, 광반사 저감층은 하기 [식 1]의 값 이 0.004 이상 0.22 이하를 만족한다. [식 1] (k x t )/ λ ( [식 1]에 있어서, k는 광반사 저감층의 소멸계수를 의미하고, t는 광반사 저감층의 두께를 의미하며, λ는 빛의 파장을 의미한다. )

Description

박막트랜지스터 기판 및 이를 포함하는 디스플레이 장치
본 출원은 2015년 5월 8일에 한국 특허청에 제출된 한국특허출원 제10-2015-0064822호의 출원일의 이익을 주장하며, 그 내용 전부는 본 명세서에 포함된다.
본 명세서는 박막트랜지스터 기판 및 이를 포함하는 디스플레이 장치에 관한 것이다.
TFT(thin film transistor)는 기판 위에 반도체, 절연체, 금속 박막 등을 차례로 증착하여 만들어진 트랜지스터로서, 대면적 기판 위에 형성될 수 있는 장점을 이용해 액정디스플레이, 레이저프린터 헤드 등의 주변 소자, 그리고 스캐너 등의 이미지센서 등 다양한 방면에 개발되어 실용화되고 있다.
그 중, 디스플레이 소자는 높은 명암비, 고해상도, 색표시성, 고속 응답성, 광시야각 등을 구현할 수 있어야 하는데, 수동 매트릭스(passive matrix) 형의 소자는 상기와 같은 특성들을 모두 향상시키기가 어려울 뿐만 아니라 신호 잡음(cross-talk)의 문제점이 있었지만, 각 화소에 스위치 소자인 TFT를 부가함으로써, 전체적으로 표시성능을 향상시킬 수 있었다.
다만, TFT 및 이와 연결된 배선 전극은 금속 특유의 높은 광반사도를 가지므로, 디스플레이 소자에서 눈부심 현상이 발생하는 문제점이 있다.
본 명세서는 배선 전극의 눈부심 현상을 방지할 수 있는 디스플레이 장치에 적용될 수 있는 박막트랜지스터 기판 및 이를 포함하는 디스플레이 장치를 제공한다.
본 명세서의 일 실시상태는,
기판;
상기 기판 상에 서로 교차하여 구비되는 복수의 게이트 라인 및 복수의 데이터 라인;
상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 전극 상에 상기 게이트 전극과 절연되어 구비되는 반도체층, 상기 데이터 라인과 전기적으로 연결되는 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인의 상기 기판을 향하는 면과 이의 반대 면 상에 구비되는 광반사 저감층을 포함하며,
상기 광반사 저감층은 하기 식 1의 값이 0.004 이상 0.22 이하를 만족하는 것인 박막트랜지스터 기판:
[식 1]
Figure PCTKR2016004801-appb-I000001
식 1에 있어서, k는 광반사 저감층의 소멸계수를 의미하고, t는 광반사 저감층의 두께를 의미하며, λ는 빛의 파장을 의미한다.
본 명세서의 일 실시상태는, 상기 박막트랜지스터 기판을 포함하는 디스플레이 장치를 제공한다.
본 명세서의 일 실시상태에 따른 박막트랜지스터 기판은 기판 상에 형성된 배선 전극에 의한 광반사율을 제어하여 고화질의 디스플레이 구현이 가능하다.
또한, 본 명세서의 일 실시상태에 따른 박막트랜지스터 기판은 배면 발광(bottom emission) 구조의 디스플레이 장치 및 전면 발광(top emission) 구조의 디스플레이 장치 모두에 적용이 가능하다.
도 1은 본 명세서의 일 실시상태에 따른 박막트랜지스터 기판의 평면도의 일 영역을 도시한 것이다.
도 2는 본 명세서의 일 실시상태에 따른 박막트랜지스터 기판의 단면을 도시한 것이다.
도 3은 실시예 1의 광반사저감층의 파장에 따른 n, k 값을 나타낸 그래프이다.
도 4는 비교예 1의 MoTi층의 파장에 따른 n, k 값을 나타낸 그래프이다.
도 5는 실시예 1 과 비교예 1의 반사율을 비교한 것이다.
도 6은 실시예 13의 반사율을 나타낸 것이다.
도 7은 실시예 14의 반사율을 나타낸 것이다.
도 8 및 9는 실시예 15에서 제조된 구조로 구현한 반사율 및 광학 상수 값을 나타낸 것이다.
본 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본 명세서에서 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 명세서에 대하여 더욱 상세하게 설명한다.
본 명세서에서, 디스플레이 장치란 TV나 컴퓨터용 모니터 등을 통틀어 일컫는 말로서, 화상을 형성하는 디스플레이 소자 및 디스플레이 소자를 지지하는 케이스를 포함한다.
종래의 디스플레이 장치에서는 빛의 반사, 빛샘 현상 등을 방지하기 위하여, 블랙 매트릭스(black matrix)가 적용되어 왔다. 최근에는, 컬러필터를 박막 트랜지스터와 함께 어레이 기판에 형성한 컬러필터 온 박막 트랜지스터(Color Filter on TFT Array, COT 또는 COA)라는 구조를 도입함으로써, 전술한 블랙 매트릭스를 사용하지 않는 구조가 개발되고 있다. 상기 블랙 매트릭스를 사용하지 않는 구조의 도입에 의하여, 디스플레이 장치의 투과율 향상, 휘도 향상, 백라이트 효율성 개선 등의 효과를 얻을 수 있다. 그러나, 상기 블랙 매트릭스를 사용하지 않는 구조의 경우에는 디스플레이 장치 내에 포함되는 금속 전극이 노출될 수 있는 영역이 많아져서, 상기 금속 전극의 색상 및 반사 특성으로 인한 문제점이 발생하게 된다. 특히, 최근에는 디스플레이 장치가 대형화되고, 해상도가 증가하므로, 전술한 디스플레이 장치 내에 포함되는 금속 전극에 의한 반사, 색상 특성을 저감시킬 수 있는 기술이 요구되고 있다.
이에 본 발명자들은, 금속과 같은 도전성층을 포함하는 디스플레이 장치에 있어서, 상기 도전성층의 시인성은 상기 도전성층에 의한 광반사 및 회절 특성이 주요한 영향을 미친다는 사실을 밝혀내었으며, 이를 개선하고자 하였다.
본 명세서의 일 실시상태에 따른 액정 디스플레이 장치는 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인과 같은 배선 전극 상에 광반사 저감층을 도입하여, 배선 전극의 높은 반사도에 따른 시인성 저하를 크게 개선할 수 있다.
나아가, 상기 광반사 저감층을 이용하는 경우, 박막트랜지스터에 대응하는 영역 상에 블랙 매트릭스를 형성하지 않아도 되는 장점도 있다.
구체적으로, 상기 광반사 저감층은 흡광성을 가지기 때문에 배선 전극 자체로 입사되는 빛과 화소 전극 및 공통 전극으로부터 반사되는 빛의 양을 감소시킴으로써 배선 전극에 의한 광반사도를 낮출 수 있다.
본 명세서의 일 실시상태는, 기판;
상기 기판 상에 서로 교차하여 구비되는 복수의 게이트 라인 및 복수의 데이터 라인;
상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 전극 상에 상기 게이트 전극과 절연되어 구비되는 반도체층, 상기 데이터 라인과 전기적으로 연결되는 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인의 상기 기판을 향하는 면과 이의 반대 면 상에 구비되는 광반사 저감층을 포함하며,
상기 광반사 저감층은 하기 식 1의 값이 0.004 이상 0.22 이하를 만족하는 것인 박막트랜지스터 기판:
[식 1]
Figure PCTKR2016004801-appb-I000002
식 1에 있어서, k는 광반사 저감층의 소멸계수를 의미하고, t는 광반사 저감층의 두께를 의미하며, λ는 빛의 파장을 의미한다.
본 명세서의 일 실시상태는, 상기 박막트랜지스터 기판을 포함하는 디스플레이 장치를 제공한다.
상기 광반사 저감층이 구비된 전극에 외부 광이 입사하는 경우, 상기 광반사 저감층의 표면에서 반사되는 1차 반사광이 존재하고, 상기 광반사 저감층을 통과하여 하부의 전극 표면에서 반사되는 2차 반사광이 존재한다.
상기 광반사 저감층은 상기 1차 반사광과 상기 2차 반사광의 소멸 간섭을 통하여 광반사도를 낮출 수 있다.
본 발명자들은 상기 식 1의 값이 0.004 이상 0.22 이하를 만족하는 광반사 저감층을 상기 화소 전극 및 상기 공통 전극에 접하여 구비하는 경우, 소멸 간섭을 통하여 상기 화소 전극 및 상기 공통 전극의 광반사도를 획기적으로 낮추어 디스플레이의 높은 해상도를 구현할 수 있음을 밝혀내었다.
구체적으로, 상기 1차 반사광과 상기 2차 반사광이 180도의 위상 차이가 되어 소멸 간섭이 되는 조건은 하기 식 2와 같다.
[식 2]
Figure PCTKR2016004801-appb-I000003
상기 식 2에 있어서, t는 광반사 저감층의 두께를 의미하고, λ는 빛의 파장을 의미하며, n는 광반사 저감층의 굴절율을 의미한고, N은 1, 3, 5와 같은 임의의 홀수를 의미한다.
상기 소멸 간섭의 되는 조건에서의 1차 반사율은 하기 식 3과 같이 구해질 수 있다.
[식 3]
Figure PCTKR2016004801-appb-I000004
상기 식 3에 있어서, n은 광반사 저감층의 굴절율을 의미하고, k는 광반사 저감층의 소멸계수를 의미한다.
나아가, 상기 소멸 간섭의 되는 조건에서의 2차 반사율은 하기 식 4와 같이 구해질 수 있다.
[식 4]
Figure PCTKR2016004801-appb-I000005
상기 식 4에 있어서, Rmetal은 화소전극 또는 공통 전극 표면의 반사도를 의미하고, R1은 광반사 저감층에서의 1차 반사율을 의미하며, Io은 입사되는 빛의 세기를 의미하고, n은 광반사 저감층의 굴절율을 의미하며, k는 광반사 저감층의 소멸 계수를 의미하고, N은 N은 1, 3, 5와 같은 임의의 홀수를 의미한다.
본 명세서의 일 실시상태에 따르면, 상기 1차 반사율과 상기 2차 반사율의 차이의 절대값은 0.13 이상 0.42 이하일 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 λ는 550 ㎚ 일 수 있다. 즉, 550 ㎚ 파장의 빛일 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인은 배선 전극으로 통칭될 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 기판을 향하는 상기 배선 전극의 면 상에 구비되므로, 배면 발광 구조의 디스플레이 장치에 상기 박막트랜지스터 기판을 적용하는 경우, 상기 배선 전극에 따른 눈부심 현상을 제어할 수 있다.
또한, 본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 상기 배선 전극이 기판을 향하는 면의 반대 면 상에 구비되므로, 전면 발광 구조의 디스플레이 장치에 상기 박막트랜지스터 기판을 적용하는 경우, 상기 배선 전극에 따른 눈부심 현상을 제어할 수 있다.
즉, 본 명세서의 일 실시상태에 따르면, 상기 박막트랜지스터 기판은 배면 발광 구조의 디스플레이 장치 및 전면 발광 구조의 디스플레이 장치 모두에 적용이 가능한 장점이 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층의 두께는 5 nm 이상 100 nm 이하, 더욱 바람직하게는 10 ㎚ 이상 100 ㎚ 이하일 수 있다. 구체적으로, 본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층의 두께는 20 ㎚ 이상 60 ㎚ 이하일 수 있다.
상기 광반사 저감층의 두께가 10 ㎚ 미만인 경우, 상기 배선 전극의 광반사도를 충분히 제어하지 못하는 문제가 발생할 수 있다. 또한, 상기 광반사 저감층의 두께가 100 ㎚ 초과인 경우, 상기 광반사 저감층을 패턴화하기 곤란한 문제가 발생할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층의 소멸계수(k)는 550 ㎚파장의 빛에서 0.1 이상 2 이하일 수 있다. 구체적으로, 본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층의 소멸계수(k)는 550 ㎚파장의 빛에서 0.4 이상 2 이하일 수 있다.
상기 소멸계수가 상기 범위 내인 경우, 상기 배선 전극의 광반사도를 효과적으로 제어할 수 있으며, 이에 따라 상기 액정 디스플레이 장치의 시인성이 더욱 더 개선될 수 있다.
상기 소멸계수는 당업계에 알려진 Ellipsometer 측정장비 등을 이용하여 측정할 수 있다.
상기 소멸계수 k는 흡수계수(Absorption Coefficient)라고도 하며, 특정 파장에서 대상 물질이 빛을 얼마나 강하게 흡수하는지를 정의할 수 있는 척도가 될 수 있다. 이에 따라서 들어온 빛이 두께 t의 광반사 저감층을 지나며, k의 정도에 따라 1차 흡수가 일어나며, 하부의 전극층에 의하여 반사된 빛이 다시 두께 t의 광반사 저감층을 지나며 2차 흡수가 일어난 후 외부 반사가 일어나게 된다. 따라서, 광반사 저감층의 두께 및 흡수 계수의 값은 전체 반사율에 영향을 끼치는 중요한 인자로 작용하게 된다. 그러므로, 본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층의 흡수계수 k와 두께 t의 일정 범위 내에서 광반사를 저감할 수 있는 영역을 식 1을 통하여 나타내었다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층의 굴절율(n)은 550 ㎚ 파장의 빛에서 2 이상 3 이하일 수 있다.
소멸계수(k)와 함께 굴절율(n)을 가지는 광반사 저감층의 재료에서 1차 반사가 일어나게 되는데 이때 1차 반사를 결정하는 주요 인자는 굴절율(n)과 흡수계수(k)이다. 따라서, 굴절율(n)과 흡수계수(k)는 서로 밀접한 관련을 가지고 있으며 상기 범위 내에서 그 효과가 극대화 될 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층이 구비된 배선 전극의 광반사도는 50% 이하, 더욱 바람직하게는 40 % 이하일 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 금속 산화물, 금속 질화물 및 금속 산질화물로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 구체적으로, 본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 금속 산화물, 금속 질화물 및 금속 산질화물로 이루어진 군에서 선택되는 1종 이상을 주재료로 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 금속 산화물, 금속 질화물 및 금속 산질화물은 Cu, Al, Mo, Ti, Ag, Ni, Mn, Au, Cr 및 Co로 이루어진 군에서 선택되는 1 또는 2 이상의 금속으로부터 유래된 것일 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 구리 산화물, 구리 질화물 및 구리 산질화물로 이루어진 군에서 선택되는 물질을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 알루미늄 산화물, 알루미늄 질화물 및 알루미늄 산질화물로 이루어진 군에서 선택되는 물질을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 구리-망간 산화물을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 구리-망간 산질화물을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 구리-니켈 산화물을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 구리-니켈 산질화물을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 몰리브데늄-티타늄 산화물을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 몰리브데늄-티타늄 산질화물을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 광반사 저감층은 단일층으로 이루어질 수도 있고, 2층 이상의 복수층으로 이루어질 수도 있다. 상기 광반사 저감층은 무채색(無彩色) 계열의 색상을 띠는 것이 바람직하나 특별이 이에 한정되지는 않는다. 이 때, 무채색 계열의 색상이라 함은 물체의 표면에 입사(入射)하는 빛이 선택 흡수되지 않고, 각 성분의 파장(波長)에 대해 골고루 반사 흡수될 때에 나타나는 색을 의미한다.
도 1은 본 명세서의 일 실시상태에 따른 박막트랜지스터 기판의 평면도의 일 영역을 도시한 것이다. 구체적으로, 도 1은 기판 상에 구비된 복수의 게이트 라인(101a, 101b)과 복수의 데이터라인(201a, 201b)에 의하여 구획되는 화소 영역 및 화소 영역 내에 구비된 박막트랜지스터(301)을 나타낸 것이다. 또한, 화소 영역 내에 게이트 라인(101b)은 게이트 전극(310)과 연결되고, 데이터 라인(201a)는 소스 전극(330)과 연결되고, 드레인 전극(340)은 디스플레이 장치에 적용시 화소 영역 내의 공통전극(미도시) 또는 화소 전극(미도시)과 연결된다.
상기 화소 영역은 상기 박막트랜지스터 기판이 디스플레이 장치에 적용되는 경우, 게이트 라인과 데이터 라인에 의하여 구획되는 영역을 의미한다.
도 2는 본 명세서의 일 실시상태에 따른 박막트랜지스터 기판의 단면을 도시한 것이다. 구체적으로, 기판상에 게이트 전극(310), 반도체층(320), 소스 전극(330) 및 드레인 전극(340)으로 이루어진 박막 트랜지스터(301)가 구비되고, 게이트 전극과 연결된 게이트 라인(미도시)과 데이터 라인(201)에 의하여 디스플레이 장치에 적용시 화소 영역으로 구획될 수 있다. 또한, 게이트 전극(310)과 반도체층(320)은 절연층(1010)으로 절연될 수 있다. 상기 절연층(1010)은 게이트 절연층일 수 있다. 또한, 상기 게이트 전극(310), 소스 전극(330), 드레인 전극(340), 게이트 라인(미도시) 및 데이터 라인(201)의 상면 및 하면 상에 광반사 저감층(801)이 구비되어 있다. 도 2에서 게이트 전극(310), 소스 전극(330), 드레인 전극(340), 게이트 라인(미도시) 및 데이터 라인(201)의 상면 및 하면 상에 구비된 검은색으로 채워진 층은 각각 광반사 저감층(801)을 의미한다.
본 명세서의 일 실시상태에 따르면, 상기 박막트랜지스터는 상기 게이트 라인으로부터 분기하는 게이트 전극 및 상기 게이트 전극 상에 절연층을 개재하여 구비되는 반도체층을 구비한다. 나아가, 상기 반도체층은 오믹 컨택층을 개재하여 소스 전극 및 드레인 전극과 연결되고, 상기 소스 전극은 상기 데이터 라인과 연결된다.
상기 게이트 라인은 게이트 드라이버로부터의 스캔 신호를 공급하고, 상기 데이터 라인은 데이터 드라이버로부터의 비디오 신호를 공급한다.
본 명세서의 일 실시상태에 따르면, 상기 기판 상에 상기 게이트 전극 및 게이트 라인이 구비되고, 상기 게이트 전극 및 게이트 라인 상에 게이트 절연층이 구비될 수 있다. 나아가, 상기 반도체층, 소스 전극, 드레인 전극 및 데이터 라인은 상기 게이트 절연층 상에 구비될 수 있다.
또한, 본 명세서의 일 실시상태에 따르면, 상기 기판 상에 상기 반도체층, 소스 전극, 드레인 전극 및 데이터 라인이 구비되고, 상기 상기 반도체층, 소스 전극, 드레인 전극 및 데이터 라인 상에 게이트 절연층이 구비될 수 있다. 나아가, 상기 게이트 절연층 상에 상기 게이트 전극 및 게이트 라인이 구비될 수 있다.
구체적으로, 상기 게이트 절연층은 상기 게이트 전극과 상기 반도체층을 절연하는 역할을 할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 게이트 절연층은 질화규소(SiNx), 산화규소(SiO2), 산화알루미늄(Al2O3), BZN 산화물(Bismuth-Zinc-Niobium Oxide), 산화티타늄, 산화하프늄, 산화지르코늄, 산화탄탈륨 및 산화란탈륨으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 반도체층은 실리콘 및/또는 실리콘 산화물을 포함할 수 있다. 구체적으로, 상기 반도체층은 비결정질 실리콘(amorphous Si) 및/또는 LTPS(Low temperature poly-silicon)를 포함할 수 있다.
또한, 본 명세서의 일 실시상태에 따르면, 상기 반도체층은 ZnO(Zinc Oxide), SnO(Tin Oxide), InO(Indium Oxide), ITO(Indium-Tin Oxide), ZTO(Zinc-Tin Oxide), IGZO(Indium-Gallium-Zinc Oxide), ZAO(Zinc-Aluminum Oxide) MoS2 (Molybdenum sulfide) 및 ISZO(Indium-Silicon-Zinc Oxide)으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 게이트 전극 및 상기 게이트 라인은 Cu, W, Mo, Al, Al-Nd, Ag, Au, Ti, TiN, Cr, Ta 및 Mo-Ti로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 또한, 상기 게이트 전극 및 상기 게이트 라인은 2층 이상의 적층 구조일 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 소스 전극 및 상기 데이터 라인은 Cu, W, Mo, Al, Al-Nd, Ag, Au, Ti, TiN, Cr, Ta 및 Mo-Ti로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 또한, 상기 소스 전극 및 상기 데이터 라인은 2층 이상의 적층 구조일 수 있다.
본 명세서의 일 실시상태에 따르면, 상기 드레인 전극은 Cu, W, Mo, Al, Al-Nd, Ag, Au, Ti, TiN, Cr, Ta 및 Mo-Ti로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 또한, 상기 드레인 전극은 2층 이상의 적층 구조일 수 있다.
본 명세서의 일 실시상태는, 상기 박막트랜지스터 기판을 포함하는 디스플레이 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 보다 상세히 설명한다. 다만, 이하의 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것은 아니다.
실시예 1
유리 (Glass) 기재 상에 MoTi (50:50 at%) 합금 타겟 (target)을 이용하여 스퍼터링 (sputtering) 방법에 의하여 두께 30 nm인 MoTi층을 형성하고, 그 상부에 MoTi (50:50 at%) 타겟을 이용하여 반응성 스퍼터링 (Reactive sputtering) 방법으로 두께 40 nm 인 MoTi 산질화물층을 형성하였다. 증착된 막의 반사율은 9.4 % 이었다.
광 흡수 계수 (k) 값을 얻기 위하여 유리 (Glass) 기재 상에 MoTi 산질화물 단일 층을 상기와 동일한 방법으로 형성하였다. 그 후 ellipsometer를 이용하여 굴절률 및 광 흡수 계수를 측정하였다. 380 ~ 1000 nm 파장에서의 n, k값은 도 3과 같으며, 550 nm 에서의 광 흡수 계수 값은 0.43 이다. 식 1에 대입하게 되면 0.031로 계산되었다.
실시예 2 내지 12
실시예 2 내지 12의 경우 MacLeod program을 통하여 광학 시뮬레이션을 진행하였다. 실시예 1의 광학 상수 값을 프로그램 상에 대입하여 MoTi 산질화물층이 각각의 두께를 가질 경우 반사율 값을 얻었으며, 그 값을 하기 표 1에 나타내었다.
MoTi 산질화물층 두께(nm) 식 1의 값 반사율(%)
실시예 2 5.5 0.0043 52
실시예 3 10 0.0078 46
실시예 4 15 0.0117 39
실시예 5 20 0.0156 31
실시예 6 25 0.0195 23
실시예 7 30 0.0235 18
실시예 8 35 0.0274 14
실시예 9 60 0.0469 17
실시예 10 70 0.0547 23
실시예 11 80 0.0625 27
실시예 12 100 0.078 31
비교예 1
유리 (Glass) 기재 상에 MoTi (50:50 at%) 합금 타겟 (target)을 이용하여 스퍼터링 (sputtering) 방법에 의하여 두께 30 nm인 MoTi층을 형성하였다. 증착된 막의 반사율은 52 % 이었다. 광 흡수 계수 (k) 값을 얻기 위하여 유리 (Glass) 기재 상에 MoTi 단일 층을 상기와 동일한 방법으로 형성하였다. 그 후 ellipsometer를 이용하여 굴절률 및 광 흡수 계수를 측정하였다. 380 ~ 1000 nm 파장에서의 n, k값은 도 4와 같으며, 550 nm 에서의 광 흡수 계수 값은 3.18 이다. 식 1에 대입하게 되면 0.23으로 계산되었다. 실시예 1과 비교예 1의 반사율을 비교한 그래프를 도 5에 나타내었다.
비교예 2
MoTi 산질화물층의 두께를 4 nm로 한 것을 제외하고는 실시예 1과 동일하게 실시하였다. 식 1의 값은 0.003으로 계산되었다. 반사율은 53 %이었다.
실시예 13
유리(Glass) 기재 상에 Cu 단일 타겟(target)을 이용하여 직류 전원 스퍼터링(DC sputtering) 방법에 의하여 도전성층으로 두께 60nm인 Cu층을 형성하고, MoTi(50:50 at%) 합금 타겟(target)을 이용하여 반응성 직류 전원 스퍼터링(Reactive DC sputtering) 방법으로 두께 35nm인 MoTiaNxOy(0 < a ≤ 2, 0 < x ≤ 3, 0 < y ≤ 2)를 포함하는 광반사 저감층을 형성하였다. 파장에 따른 전반사율을 Solidspec 3700(UV-Vis spectrophotometer, Shimadzu社)를 사용하여 측정하여 그 결과를 도 6에 나타내었다. 광반사 저감층의 식의 1의 값은 0.059이었다.
실시예 14
유리(Glass) 기재 상에 Cu 단일 타겟(target)을 이용하여 직류 전원 스퍼터링(DC sputtering) 방법에 의하여 제1 도전성층으로 두께 60nm인 Cu층을 형성하고, MoTi(50:50 at%) 합금 타겟(target)을 이용하여 직류 전원 스퍼터링(DC sputtering) 방법에 의하여 제2 도전성층으로 두께 20nm인 MoTi층을 형성하며, 동일한 타겟을 이용하여 반응성 직류 전원 스퍼터링(Reactive DC sputtering) 방법으로 두께 35nm인 MoTiaNxOy(0 < a ≤ 2, 0 < x ≤ 3, 0 < y ≤ 2)를 포함하는 광반사 저감층을 형성하였다. 파장에 따른 전반사율을 Solidspec 3700(UV-Vis spectrophotometer, Shimadzu社)를 사용하여 측정하여 그 결과를 도 7에 나타내었다. 광반사 저감층의 식의 1의 값은 0.059이었다.
실시예 15
MoTi층 대신 Al을 증착한 Al층을 사용하고, MoTi 산질화물 대신 알루미늄 산질화물(k=1.24)을 사용하여 두께 87nm로 형성한 것을 제외하고는 실시예 1과 동일하게 실시하였다. 이 때의 식 1의 값은 0.2 이고, 반사율은 ~ 28 % 이었다. 도 8 및 9는 본 구조로 구현한 반사율 및 광학 상수 값을 나타낸다.
상기 실시예들 및 비교예들의 실험결과를 통하여, 본원 청구범위에 기재된 구조에서 우수한 광반사 저감층의 효과를 나타낼 수 있음을 확인할 수 있었다.
[부호의 설명]
101a, 101b: 게이트 라인
201, 201a, 201b: 데이터 라인
301: 박막트랜지스터
310: 게이트 전극
320: 반도체층
330: 소스 전극
340: 드레인 전극
401: 기판
801: 광반사 저감층
1010: 절연층

Claims (8)

  1. 기판;
    상기 기판 상에 서로 교차하여 구비되는 복수의 게이트 라인 및 복수의 데이터 라인;
    상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 전극 상에 상기 게이트 전극과 절연되어 구비되는 반도체층, 상기 데이터 라인과 전기적으로 연결되는 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인의 상기 기판을 향하는 면과 이의 반대 면 상에 구비되는 광반사 저감층을 포함하며,
    상기 광반사 저감층은 하기 식 1의 값이 0.004 이상 0.22 이하를 만족하는 것인 박막트랜지스터 기판:
    [식 1]
    Figure PCTKR2016004801-appb-I000006
    식 1에 있어서, k는 광반사 저감층의 소멸계수를 의미하고, t는 광반사 저감층의 두께를 의미하며, λ는 빛의 파장을 의미한다.
  2. 청구항 1에 있어서,
    상기 광반사 저감층의 두께는 10 ㎚ 이상 100 ㎚ 이하인 것인 박막트랜지스터 기판.
  3. 청구항 1에 있어서,
    상기 광반사 저감층의 소멸계수(k)는 550 ㎚ 파장의 빛에서 0.1 이상 2 이하인 것인 박막트랜지스터 기판.
  4. 청구항 1에 있어서,
    상기 광반사 저감층의 굴절율(n)은 550 ㎚ 파장의 빛에서 2 이상 3 이하인 것인 박막트랜지스터 기판.
  5. 청구항 1에 있어서,
    상기 광반사 저감층이 구비된 전극의 광반사도는 50 % 이하인 것인 박막트랜지스터 기판.
  6. 청구항 1에 있어서,
    상기 광반사 저감층은 금속 산화물, 금속 질화물 및 금속 산질화물로 이루어진 군에서 선택되는 1종 이상을 포함하는 것인 박막트랜지스터 기판.
  7. 청구항 6에 있어서,
    상기 금속 산화물, 금속 질화물 및 금속 산질화물은 Cu, Al, Mo, Ti, Ag, Ni, Mn, Au, Cr 및 Co로 이루어진 군에서 선택되는 1 또는 2 이상의 금속으로부터 유래된 것인 박막트랜지스터 기판.
  8. 청구항 1 내지 7 중 한 항에 따른 박막트랜지스터 기판을 포함하는 디스플레이 장치.
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