WO2016167076A1 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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WO2016167076A1
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solid
pixel
state imaging
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PCT/JP2016/058677
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English (en)
French (fr)
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功 高柳
田中　俊介
慎一郎 松尾
俊介 大倉
周祐 岩田
藤野　毅
汐崎　充
武志 熊木
久保田　貴也
白畑　正芳
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ブリルニクスインク
学校法人立命館
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    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects

Definitions

  • the present invention relates to a solid-state imaging device, a driving method for the solid-state imaging device, and an electronic apparatus.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensor solid-state imaging device
  • CMOS image sensors are widely applied as a part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Yes.
  • the CMOS image sensor has an FD amplifier having a photodiode (photoelectric conversion element) and a floating diffusion layer (FD: Floating Diffusion) for each pixel, and the readout selects one row in the pixel array.
  • FD floating diffusion layer
  • a column parallel output type in which these are simultaneously read in the column direction is the mainstream.
  • Each pixel of the CMOS image sensor basically includes, for example, one photodiode, a transfer transistor as a transfer gate, a reset transistor as a reset gate, a source follower transistor as a source follower gate (amplification gate), and The configuration includes four elements of a selection transistor as a selection gate as active elements.
  • Each pixel may be provided with an overflow gate (overflow transistor) for discharging overflow charges overflowing from the photodiode during the photodiode accumulation period.
  • the transfer transistor is held in a non-conductive state during the charge accumulation period of the photodiode, and is held in a conductive state by applying a drive signal to the gate during the transfer period for transferring the accumulated charge of the photodiode to the floating diffusion FD.
  • the charge photoelectrically converted by the photodiode is transferred to the floating diffusion FD.
  • the reset transistor resets the potential of the floating diffusion FD to the potential of the power supply line when a reset signal is given to its gate.
  • a gate of a source follower transistor is connected to the floating diffusion FD.
  • the source follower transistor is connected to the vertical signal line via the selection transistor, and constitutes a constant current source and a source follower of the load circuit outside the pixel portion.
  • a control signal (address signal or select signal) is supplied to the gate of the selection transistor, and the selection transistor is turned on.
  • the source follower transistor amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the vertical signal line.
  • the voltage output from each pixel through the vertical signal line is output to a column parallel processing unit as a pixel signal readout circuit.
  • the image data is converted from an analog signal to a digital signal, for example, and transferred to a subsequent signal processing unit, where a predetermined image signal processing is performed to obtain a desired image.
  • solid-state imaging device image sensor
  • an owner of various electronic devices or a user permitted to use the electronic device can easily reproduce the captured image data and view the image. it can.
  • current solid-state imaging devices can be easily reproduced even when the captured image data is data that is personally confidential, so unauthorized use, tampering, and falsification of images can be easily performed. There is a disadvantage that it will be broken. Although it is possible to ensure uniform confidentiality by encryption using a unique key, it is difficult to secure tamper resistance (difficulty of analysis) of the unique key at present.
  • the present invention provides a solid-state imaging device, a solid-state imaging device driving method, and an electronic apparatus that can ensure tamper resistance of a unique key and, in turn, can prevent image tampering and tampering. is there.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixels including photodiodes are arranged in a matrix, a reading unit that reads a pixel signal from the pixel unit, and variation information of the pixel And a key generation unit that generates a unique key using at least one of the variation information of the reading unit.
  • a driving method of a solid-state imaging device including a pixel unit in which a plurality of pixels including photodiodes are arranged in a matrix, and a reading unit that reads a pixel signal from the pixel unit.
  • An electronic apparatus includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes a plurality of pixels including photodiodes.
  • Key generation that generates a unique key using at least one of pixel units arranged in a matrix, a reading unit that reads pixel signals from the pixel units, and variation information of the pixels and variation information of the reading unit Part.
  • the tamper resistance of the unique key can be ensured, and as a result, the image can be prevented from being tampered with or tampered with.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the present embodiment.
  • FIG. 3 is a diagram for explaining a configuration example of a column output readout system of the pixel unit of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 4 is a block diagram showing an overall outline of the encryption processing system according to the present embodiment.
  • FIG. 5 is a diagram schematically showing processing of the encryption processing system in FIG.
  • FIG. 6 is a diagram for explaining the reason why the leak current is used as pixel variation information.
  • FIG. 7 is a diagram illustrating an example of the information amount per pixel.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the present embodiment.
  • FIG. 8 is a diagram for explaining the output and the information amount in the case of nine elements.
  • FIG. 9 is a diagram for explaining biased output and information amount in the case of 16 elements.
  • FIG. 10 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the photodiode leakage current is employed as the pixel leakage current.
  • FIG. 11 is a diagram for explaining that information on invalid pixel areas other than effective pixels in the pixel portion is adopted as pixel variation information.
  • FIG. 12 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the leakage current of the floating diffusion is employed as the pixel leakage current.
  • FIG. 10 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the leakage current of the floating diffusion is employed as the pixel leakage current.
  • FIG. 13 is a diagram showing operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the threshold variation information of the source follower transistor is adopted as the pixel variation information.
  • FIG. 14 is a diagram for explaining that a pixel region for acquiring pixel variation information can be arbitrarily designated.
  • FIG. 15 is a diagram for explaining that the order of row readout in which pixel signals are read out from the pixel portion can be randomly changed.
  • FIG. 16 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key creation mode when ADC variation information is employed as the variation information of the readout circuit.
  • FIG. 17 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key creation mode when the variation information of the amplifier is adopted as the variation information of the readout circuit.
  • FIG. 18 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key generation mode when S / H circuit variation information is adopted as variation information of the readout circuit.
  • FIG. 19 is a diagram for explaining a method of generating a key by excluding data in the vicinity of the determination threshold in consideration of variation in dispersion due to environmental variation.
  • FIG. 20 is a block diagram schematically showing a solid-state imaging device having a column memory.
  • FIG. 21 is a diagram for explaining the output information of the SRAM at the time of power-on.
  • FIG. 22 is a diagram illustrating a configuration example of a fuzzy extractor applicable to the key generation unit according to the present embodiment.
  • FIG. 23 is a diagram for explaining a modification of the encryption processing system of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 24 is a diagram for explaining another modification of the encryption processing system of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 25 is a diagram illustrating an example of a configuration of an electronic apparatus to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • DESCRIPTION OF SYMBOLS 10 Solid-state imaging device, 20 ... Pixel part, 30 ... Vertical scanning circuit, 40 ... Reading circuit, 50 ... Horizontal scanning circuit, 60 ... Timing control circuit, 70 ... Signal processing circuit, 80 ... Encryption processing system, 81 ... Information acquisition unit, 82 ... Key generation unit, 83 ... Image data generation unit, 84 ... Identification data generation unit, 85 ... ⁇ Integral part 86 ... Memory 90 ... Reading part 100 ... Electronic device 110 ... CMOS image sensor (IMGSNS) 120 ... Optical system 130 ... Signal processing circuit (PRC).
  • IGSNS CMOS image sensor
  • PRC Signal processing circuit
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device 10 is configured by, for example, a CMOS image sensor.
  • the solid-state imaging device 10 includes a pixel unit 20 as an imaging unit, a vertical scanning circuit (row scanning circuit) 30, a readout circuit (column readout circuit) 40, and a horizontal scanning circuit (column scanning circuit) 50.
  • the timing control circuit 60 and the signal processing circuit 70 are included as main components.
  • the vertical scanning circuit 30, the readout circuit 40, and the timing control circuit 60 constitute a pixel signal readout unit 90.
  • the solid-state imaging device 10 is configured to be operable in a normal operation mode MDU and a key creation mode MDK.
  • a plurality of pixels including photodiodes (photoelectric conversion elements) and in-pixel amplifiers are arranged in a two-dimensional matrix (matrix) of n rows ⁇ m columns.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the present embodiment.
  • the pixel PXL includes, for example, a photodiode (PD) that is a photoelectric conversion element.
  • the photodiode PD includes one transfer transistor TRG-Tr, one reset transistor RST-Tr, one source follower transistor SF-Tr, and one select transistor SEL-Tr.
  • the photodiode PD generates and accumulates signal charges (electrons here) in an amount corresponding to the amount of incident light.
  • signal charges electron here
  • each transistor is an n-type transistor
  • the signal charge may be a hole or each transistor may be a p-type transistor.
  • This embodiment is also effective when a plurality of photodiodes share each transistor or when a three-transistor (3Tr) pixel that does not have a selection transistor is employed.
  • the transfer transistor TRG-Tr is connected between the photodiode PD and a floating diffusion FD (floating diffusion layer) and is controlled through a control line TRG.
  • the transfer transistor TRG-Tr is selected during the period when the control line TRG is at a high level (H), and transfers the electrons photoelectrically converted by the photodiode PD to the floating diffusion FD.
  • the reset transistor RST-Tr is connected between the power supply line VRst and the floating diffusion FD, and is controlled through the control line RST.
  • the reset transistor RST-Tr may be connected between the power supply line VDD and the floating diffusion FD, and may be configured to be controlled through the control line RST.
  • the reset transistor RST-Tr is selected during the period when the control line RST is at the H level, and becomes conductive, and resets the floating diffusion FD to the potential of the power supply line VRst (or VDD).
  • the source follower transistor SF-Tr and the selection transistor SEL-Tr are connected in series between the power supply line VDD and the vertical signal line LSGN.
  • a floating diffusion FD is connected to the gate of the source follower transistor SF-Tr, and the selection transistor SEL-Tr is controlled through a control line SEL.
  • the selection transistor SEL-Tr is selected when the control line SEL is H and becomes conductive.
  • the source follower transistor SF-Tr outputs the column output analog signal VSL corresponding to the potential of the floating diffusion FD to the vertical signal line LSGN.
  • the gates of the transfer transistor TRG-Tr, the reset transistor RST-Tr, and the selection transistor SEL-Tr are connected in units of rows. Is called.
  • the pixel unit 20 includes n control lines SEL, RST, and TRG, and m vertical signal lines LSGN.
  • each control line SEL, RST, TRG is represented as one row scanning control line.
  • the vertical scanning circuit 30 drives the pixels through the row scanning control lines in the shutter row and the readout row in accordance with the control of the timing control circuit 60. In addition, the vertical scanning circuit 30 outputs a row selection signal of a row address of a read row that reads out the signal and a shutter row that resets the charge accumulated in the photodiode PD in accordance with the address signal.
  • the readout circuit 40 includes a plurality of column signal processing circuits (not shown) arranged corresponding to the respective column outputs of the pixel unit 20, and may be configured to allow column parallel processing by the plurality of column signal processing circuits. Good.
  • the readout circuit 40 can be configured to include a correlated double sampling (CDS) circuit, an ADC (analog / digital converter; AD converter), an amplifier (AMP), a sample hold (S / H) circuit, and the like. It is.
  • CDS correlated double sampling
  • ADC analog / digital converter
  • AMP amplifier
  • S / H sample hold
  • the readout circuit 40 may include an ADC 41 that converts each column output analog signal VSL of the pixel unit 20 into a digital signal, as shown in FIG. 3A, for example.
  • an amplifier (AMP) 42 that amplifies each column output analog signal VSL of the pixel unit 20 may be arranged in the readout circuit 40.
  • the read circuit 40 may include a sample hold (S / H) circuit 43 that samples and holds each column output analog signal VSL of the pixel unit 20.
  • the readout circuit 40 may include an SRAM as a column memory that stores a signal obtained by performing a predetermined process on the pixel signal output from each column of the pixel unit 20.
  • the horizontal scanning circuit 50 scans a signal processed by a plurality of column signal processing circuits such as ADC of the reading circuit 40, transfers it in the horizontal direction, and outputs it to the signal processing circuit 70.
  • the timing control circuit 60 generates timing signals necessary for signal processing of the pixel unit 20, the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the like.
  • the signal processing circuit 70 generates two-dimensional image data by predetermined signal processing on the read signal read by the read circuit 40 and subjected to predetermined processing.
  • variation information unique to the solid-state imaging device 10 pixel and readout circuit variation.
  • a unique key is generated from the information
  • identification data is generated by combining the unique key and the acquired data obtained from the solid-state imaging device 10, and the identification data is integrated with the image data and output to recognize the information related to the unique key If not, identification data cannot be created correctly.
  • the solid-state imaging device 10 of the present embodiment can ensure tamper resistance (difficulty of analysis) of the unique key, and thus can prevent image tampering and fake fabrication.
  • the characteristic configuration and function of the solid-state imaging device 10 according to the present embodiment will be described focusing on so-called encryption processing that generates a unique key and integrates identification data including the unique key and image data.
  • FIG. 4 is a block diagram showing an overall outline of the encryption processing system according to the present embodiment.
  • FIG. 5 is a diagram schematically showing processing of the encryption processing system in FIG.
  • the encryption processing system 80 in FIG. 4 includes an information acquisition unit 81, a key generation unit 82, an image data generation unit 83, an identification data generation unit 84, an integration unit 85, and a memory 86 as main components.
  • the information acquisition unit 81 and the key generation unit 82 are configured as separate functional blocks. However, the information acquisition unit 81 and the key generation unit 82 may be configured as one functional block. .
  • the information acquisition unit 81 acquires at least one of the variation information PFLC of the pixel PXL and the variation information CFLC of the constituent circuits of the readout circuit 40, and supplies the acquired variation information to the key generation unit 82.
  • FIG. 6 is a diagram for explaining the reason why the leak current is adopted as pixel variation information.
  • FIG. 6A shows the intensity distribution of the pixel leakage current
  • FIG. 6B shows an example of the white spot location distribution.
  • the solid-state imaging device 10 makes an effort to reduce this white scratch as much as possible before shipping.
  • the white scratch that cannot be suppressed is complemented with white scratch pixels from the surrounding pixel data in the subsequent image processing and output as an image. Yes. Where this white scratch appears in the pixel array is not known unless it is made, and it is reproducible. Therefore, it can be regarded as individual-specific information.
  • the unique key KY is generated using the leak current and the position information as the variation information PFLC of the pixel PXL. For example, as shown in FIG. 6, it is possible to generate a unique key KY using the occurrence location (occurrence position) and the number of white scratches as unique information. In the present embodiment, this information is used as a unique key to perform encryption processing by applying a PUF (Physically Unclonable Function) technique used in the security field.
  • PUF Physical Unclonable Function
  • FIG. 7 is a diagram illustrating an example of the information amount per pixel.
  • the information amount H per pixel is given by the following equation.
  • the requirements for key generation are given as follows for the probability of white scratches per pixel.
  • FIG. 8 is a diagram for explaining the output and the information amount in the case of nine elements.
  • FIG. 9 is a diagram for explaining biased output and information amount in the case of 16 elements.
  • the information acquisition unit 81 that acquires pixel variation information PFLC acquires pixel leak information in association with the threshold value VTH.
  • the leakage current Ileak is larger than the threshold value VTH1, it can be determined that there is a white defect.
  • the information acquisition unit 81 may set a plurality of threshold values (VH1 and VTH2 in the example of FIG. 6), and can distinguish information in relation to the plurality of threshold values VTH1 and VTH2. . It is also possible to change the threshold value VTH according to the environment such as temperature.
  • the information acquisition unit 81 can employ pixel position information indicating a leak current of a certain level or more as the pixel variation information PFLC.
  • the information acquisition unit 81 can employ a set of upper pixels in order of leakage current as the pixel variation information PFLC.
  • the information acquisition unit 81 can employ the column direction and row direction addresses of the set as the pixel variation information PFLC.
  • the information acquisition unit 81 can employ the leak current of the photodiode PD as the leak current Ileak of the pixel.
  • FIG. 10 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the leakage current of the photodiode PD is adopted as the leakage current Ileak of the pixel.
  • 10A shows an operation waveform in the normal operation mode MDU
  • FIG. 10B shows an operation waveform in the key creation mode MDK
  • FIG. 10C shows a key pattern image obtained by binarizing variation information.
  • FIG. 10D shows the relationship among the output signal, the number of pixels, and the threshold value VTH.
  • the solid-state imaging device 10 is configured to be operable in the normal operation mode MDU and the key creation mode MDK.
  • the pixel PXL is reset with the shutter closed, and exposure is performed while the shutter is open.
  • the signal is read out with the shutter closed.
  • the pixel is reset with the shutter closed, and the pixel signal is read after a predetermined time.
  • the leak current generated in the photodiode PD is output as a unique key pattern.
  • this unique key pattern has a maximum value due to heavy metal contamination or the like, and thus has high reproducibility.
  • the information acquisition unit 81 can employ information on photodiodes in the invalid pixel region other than the effective pixels of the pixel unit 20 as the pixel variation information PFLC.
  • FIG. 11 is a diagram for explaining that information on invalid pixel areas other than the effective pixels of the pixel unit 20 is adopted as the pixel variation information PFLC.
  • the pixel unit 20 includes an effective pixel region 21 and an invalid pixel region (OB; Optical Black region or the like) 22 around the effective pixel region 21 as shown in FIG. Further, the invalid pixel region (OB; Optical Black region) 22 is shielded from light by the light shielding film 23 as shown in FIG.
  • OB Optical Black region
  • a buried photo diode As the photodiode (PD), a buried photo diode (BPD) is widely used. Since surface levels due to defects such as dangling bonds exist on the surface of the substrate on which the photodiode (PD) is formed, a large amount of charge (dark current) is generated due to thermal energy, and a correct signal cannot be read out.
  • the charge accumulation portion of the photodiode (PD) is embedded in the substrate, thereby reducing the mixing of dark current into the signal.
  • a first conductivity type p + layer 201 and a second conductivity type n + layer 202 are formed from the surface side.
  • the leakage current of the photodiode PD varies, and this variation can be taken into consideration and added to the key creation information.
  • the number of defects (defects) such as white flaws as a key
  • a certain number of white scratches are designated as keys by specifying coordinates in the chip.
  • white scratches are set in advance with more scratches as a key than the minimum required number of white scratches.
  • a scratch that falls within a specific output range is used as a key.
  • the information acquisition unit 81 can employ the leakage current of the floating diffusion FD as the leakage current Ileak of the pixel.
  • FIG. 12 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the leakage current of the floating diffusion FD is employed as the leakage current Ileak of the pixel.
  • 12A is a circuit diagram of the readout system of the pixel PXL
  • FIG. 12B is an operation waveform in the normal operation mode MDU
  • FIG. 12C is an operation waveform in the key creation mode MDK
  • FIG. D) shows a key pattern image obtained by binarizing variation information
  • FIG. 12E shows the relationship among the output signal, the number of pixels, and the threshold value VTH.
  • a diode-connected NMOS transistor NT1 and a dummy selection transistor NT2 are connected between the vertical signal line LSGN and the power supply.
  • control lines RST and TRG are set to H level (ON) to reset the floating diffusion FD and the photodiode PD.
  • the floating diffusion FD is first reset by the control line RST, and then the electrons accumulated in the photodiode PD are read by the control line TRG.
  • the control lines RST and TRG are set to H level (on) to reset the floating diffusion FD and the photodiode PD.
  • the transistor NT2 is turned on by a signal SEL_DMY, and a fixed voltage is output from the dummy pixel to the vertical signal line LSGN.
  • the leak current accumulated in the floating diffusion FD can be read by reading the selected row. Since the floating diffusion FD has a large leakage current with respect to the storage capacity, a large signal voltage of several tens to 1000 ms can be obtained in a short time. In this case, a shutter is not necessary.
  • the information acquisition unit 81 can employ the variation information of the threshold value Vth of the source follower transistor SF as the variation information of the pixels.
  • FIG. 13 is a diagram showing operation waveforms and the like of main parts in the normal operation mode and the key generation mode when the variation information of the threshold value Vth of the source follower transistor SF is adopted as the variation information of the pixels.
  • 13A is a circuit diagram of the readout system of the pixel PXL
  • FIG. 13B is an operation waveform in the normal operation mode MDU
  • FIG. 13C is an operation waveform in the key creation mode MDK
  • FIG. D) shows a key pattern image obtained by binarizing variation information
  • FIG. 13E shows a relationship among an output signal, the number of pixels, and a threshold value VTH.
  • the CDS circuit 44 is connected to the vertical signal line LSGN as a subsequent circuit through one terminal of the switch SW0.
  • the other terminal of the switch SW0 is connected to the supply line of the reference voltage Vref.
  • the difference signal DSrs between the reset voltage Vrst and the signal voltage Vsig is used as an output signal of the pixel, so that the source follower transistor SF included in each pixel PXL is operated. Threshold variations are eliminated.
  • the CDS circuit 44 which is the subsequent circuit, is at the reference voltage level (Vref) at time t1
  • the CDS circuit 44 which is the subsequent circuit, is the pixel reset voltage at time t2. Capture levels. By reading the difference between these signals, the variation in the reset voltage Vrst of each pixel PXL can be extracted. In this example, this variation distribution is used as a key. Since the variation is about 100 mV, it may be amplified by an amplifier or the like.
  • the information acquisition unit 81 can arbitrarily designate a pixel area from which the pixel variation information PFLC is acquired.
  • the information acquisition unit 81 can also dynamically change the designated area.
  • FIG. 14 is a diagram for explaining that a pixel region for obtaining pixel variation information PFLC can be arbitrarily designated.
  • a sampling area SMA such as white scratches can be arbitrarily designated.
  • white scratches, dark current, vertical A region SMA to be sampled such as a streak is designated.
  • the sampling area SMA is dynamically switched from the SMA 2
  • the vertical scanning circuit 30, the readout circuit 40, and the timing control circuit 60 configuring the readout unit 90 can randomly change the order of row readout for reading out pixel signals from the pixel unit 20. It is.
  • FIG. 15 is a diagram for explaining that the order of row readout in which pixel signals are read out from the pixel portion can be randomly changed. As shown in FIG. 15, by changing the sampling order to a special reading order ORD2 for key generation different from the normal reading order ORD1, it becomes possible to make the keys difficult to understand.
  • the information acquisition unit 81 can employ ADC variation information as the variation information CFLC of the constituent circuits of the readout circuit 40.
  • FIG. 16 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key creation mode when ADC variation information is adopted as the variation information CFLC of the reading circuit 40.
  • 16A is a circuit diagram of the readout system of the pixel PXL
  • FIG. 16B is an operation waveform in the normal operation mode MDU
  • FIG. 16C is an operation waveform in the key creation mode MDK
  • FIG. D shows a key pattern image obtained by averaging and binarizing variation information
  • FIG. 16E shows the relationship among the output signal, the number of columns (number of pixels), and the threshold value VTH.
  • a comparator (comparator) 411 and an inverter 412 that constitute the ADC 41 are cascade-connected to the vertical signal line LSGN.
  • the switch SW1 is connected between the input and output of the comparator 411, the switch SW2 is connected between the non-inverting input terminal (+) and the inverting input terminal ( ⁇ ) of the comparator 411, and the switch is connected between the input and output of the inverter 412.
  • SW3 is connected.
  • the pulse width of the voltage signal PIXOUT is converted using the ramp wave Vramp and digitized by the counter at the subsequent stage.
  • the offset voltage of the comparator 411 is removed by the auto-zero operation ADAZ (switch SW1 is turned on) to reduce the column variation.
  • the delay in the comparator 411 is canceled by digitally converting the reset level and signal level of the comparator 411 and extracting the difference.
  • the pixel PXL outputs only the reset level, and AD conversion is performed to remove fixed variation of pixels and luminance information.
  • the AZ operation is changed to a reset operation (SW2 on, SW1 off), the offset voltage of the comparator 411 is output, and the reset level of the comparator 411 is not AD converted, thereby outputting the comparator 411 delay.
  • averaging in the column direction can reduce noise and increase the reproducibility of keys.
  • the information acquisition unit 81 can employ the variation information of the amplifier (AMP) as the variation information CFLC of the constituent circuits of the readout circuit 40.
  • FIG. 17 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key creation mode when the amplifier variation information is adopted as the variation information CFLC of the reading circuit 40.
  • 17A is a circuit diagram of the readout system of the pixel PXL
  • FIG. 17B is an operation waveform in the normal operation mode MDU
  • FIG. 17C is an operation waveform in the key creation mode MDK
  • FIG. D shows the key pattern image obtained by averaging and binarizing the variation information
  • FIG. 17E shows the relationship among the output signal, the number of pixels (number of columns), and the threshold value VTH.
  • the column amplifier 421 of the amplifier 42 and the S / H circuit 43 are cascade-connected to the vertical signal line LSGN.
  • a switch SW11 is connected between the input and output of the column amplifier 421, and a switch SW12 is connected between the non-inverting input terminal (+) and the inverting input terminal ( ⁇ ) of the column amplifier 421.
  • the S / H circuit 43 includes S / H capacitors C21 and C22, switches S1, T1, S2, T2, and T1X, and an amplifier 431.
  • the offset voltage of the column amplifier 421 is removed by auto-zero operation (SW11 on) to reduce column variations.
  • the reset level and signal level of the column amplifier 421 are digitally converted, and the difference is extracted to cancel injection noise and the like.
  • the pixel PXL outputs only the reset level, and the column amplifier 421 performs CDS to remove the fixed variation and luminance information of the pixel.
  • the AZ operation is changed to a reset operation (SW12 on, SW11 off), the offset voltage of the column amplifier 421 is output, the switch T1 is turned off, and the switch T1X is turned on to use the offset of the column amplifier 421. .
  • averaging in the column direction can reduce noise and increase the reproducibility of keys.
  • the information acquisition unit 81 can employ the variation information of the S / H circuit as the variation information CFLC of the constituent circuits of the readout circuit 40.
  • FIG. 18 is a diagram illustrating operation waveforms and the like of main parts in the normal operation mode and the key creation mode when S / H circuit variation information is employed as the variation information CFLC of the reading circuit 40.
  • 18A is a circuit diagram of the readout system of the pixel PXL
  • FIG. 18B is an operation waveform in the normal operation mode MDU
  • FIG. 18C is an operation waveform in the key creation mode MDK
  • FIG. D) shows a key pattern image obtained by averaging and binarizing variation information
  • FIG. 18E shows the relationship among the output signal, the number of columns (number of pixels), and the threshold value VTH.
  • the same components in FIG. 18 as those in FIG. 17 are denoted by the same reference numerals.
  • the column amplifier 421 of the amplifier 42 and the S / H circuit 43 are cascade-connected to the vertical signal line LSGN.
  • a switch SW11 is connected between the input and output of the column amplifier 421.
  • the S / H circuit 43 includes S / H capacitors C21 and C22, switches S1, T1, S2, and T2, SW21 and SW22, and an amplifier 431.
  • the capacitor by the signal SHRST is reset. Thereafter, the reset voltage and the signal voltage input from the pixel or the pre-stage amplifier are captured by the switches S1 and S2, respectively, and output to the post-stage by the switches T1 and T2, and the difference is detected.
  • the capacitors C21 and C22 which are S / H capacitors, are reset by the switches T1 and T2 and the switches SW21 and SW22 (ON by SHRST).
  • AMPAZ a high level and fixing the output of the amplifier 421 to the reference voltage Vref
  • off-leakage currents from the switches S1 and S2 are accumulated in the capacitors C21 and C22.
  • the capacitor C21 is reset by the switch T1 and the switch SW21 (ON by SHRST).
  • the capacitor C22 outputs the stored off-leakage voltage without being reset by the switch T2. From these differences, the off-leak of the switch S2 is output.
  • the threshold value VTH is set to the maximum value portion in the key data distribution pattern having the maximum value, and the determination process (0/1 determination) is performed. )It is carried out.
  • this determination method a desired determination accuracy can be ensured.
  • the determination accuracy can be further improved by employing the method shown in FIG.
  • FIG. 19 is a diagram for explaining a method for generating a key by excluding data in the vicinity of the determination threshold value VTH in consideration of variation in dispersion due to environmental variation.
  • FIG. 19A shows an example of data distribution when CSD processing is performed (with CDS)
  • FIG. 19B shows an example of data distribution when CSD processing is not performed (without CDS).
  • FIG. 19C shows an example in which data near the determination threshold value VTH is excluded.
  • the maximum value portion of the key data distribution pattern may be subject to bit inversion in the 0/1 determination process due to the influence of environmental fluctuations such as temperature. Therefore, in this example, as shown in FIG. 19C, in order to prevent bit inversion with respect to environmental fluctuations, data near the determination threshold value VTH is excluded in consideration of fluctuations in dispersion due to environmental fluctuations. Generate a key.
  • the information acquisition unit 81 acquires variation information for generating a key by excluding data in the region FLA in which the determination result tends to fluctuate due to environmental fluctuations near the determination threshold VTH.
  • the information acquisition unit 81 can employ the output (variation) information of the SRAM of the column memory as the variation information CFLC of the constituent circuits of the read circuit 40.
  • FIG. 20 is a block diagram schematically showing a solid-state imaging device having a column memory.
  • FIG. 21 is a diagram for explaining the output information of the SRAM at the time of power-on.
  • CMOS image sensor that is a solid-state imaging device 10A has a column memory 45 constituted by SRAM as a readout circuit 40.
  • the SRAM of the column memory 45 holds data by ADC, for example, and transmits it to the data path 46. .
  • the SRAM is configured by cross-coupling input / outputs of an inverter INV11 including a PMOS transistor PT11 and an NMOS transistor NT11 and an inverter INV12 including a PMOS transistor PT12 and an NMOS transistor NT12.
  • the threshold value VTP11 of the PMOS transistor PT11 is set lower than the threshold value VTP12 of the PMOS transistor PT12. In this configuration, when the power is turned on, the PMOS transistor PT11 is turned on earlier than the PMOS transistor PT12.
  • the initial value of the SRAM at power-on is determined by the balance of the threshold values between the transistors.
  • the initial value of the SRAM can be adopted as variation information CFLC of the constituent circuits of the read circuit 40 for generating a key.
  • the key generation unit 82 (FIG. 4) generates a unique key using at least one of the pixel variation information acquired and supplied by the information acquisition unit 81 and the variation information of the readout circuit 40.
  • the key generation unit 82 supplies the generated unique key KY to the identification data generation unit 84.
  • the key generation unit 82 generates the unique key KY during a period (for example, a blanking period) other than when the effective pixel of the pixel unit 20 is read.
  • the key generation unit 82 generates a key by a fuzzy extractor in order to enhance the reproducibility of the key.
  • the fuzzy extractor is an arithmetic unit intended to output the same output with respect to an input that is stabilized to some extent.
  • FIG. 22 is a diagram illustrating a configuration example of a fuzzy extractor applicable to the key generation unit according to the present embodiment. 22 includes an initial key generation unit 821 shown in FIG. 22A and a key regeneration unit 822 shown in FIG.
  • the initial key generation unit 821 includes a ring oscillator (RNG) 8211, an encryption unit (ENC) 8212, an exclusive OR circuit (XOR) 8213, and a hash (Hash) unit 8214. It is configured to include.
  • RNG ring oscillator
  • ENC encryption unit
  • XOR exclusive OR circuit
  • Hash hash unit 8214. It is configured to include.
  • the initial key generation unit 821 pixel variation information related to, for example, white defect output acquired by the information acquisition unit 81 is input as input data W to the XOR 8213 and the hash unit 8214.
  • an initial key KYI is generated based on the input data W.
  • the initial key KYI is supplied to the identification data generation unit 84.
  • the initial key KYI is written in the memory 86 as key data at the time of shipment, for example.
  • the oscillation output signal R from the ring oscillator 8211 is encrypted by the encryption unit 8212, and the encrypted data C is supplied to the XOR 8213.
  • the exclusive OR of the input data W and the encrypted data C is taken, thereby generating helper data SHD (WxorC).
  • the helper data SHD (WxorC) does not need to be concealed and is stored in the memory 86.
  • the helper data SHD stored in the memory 86 is used as base data for key regeneration in the key regeneration unit 822.
  • the key regeneration unit 822 includes an exclusive OR circuit (XOR) 8221, a decryption unit (DEC) 8222, an encryption unit (ENC) 8223, and an exclusive OR circuit (XOR). 8224 and a hash portion 8225 are included.
  • the decryption unit (DEC) 8222 and the encryption unit (ENC) 8223 function as an error correction unit.
  • input data W ′ including pixel variation information related to, for example, white defect output acquired by the information acquisition unit 81, and helper data SHD (WxorC) stored in the memory 86 are XOR 8221. Is input. Helper data SHD (WxorC) is also input to XOR 8224. In the XOR 8221, the exclusive OR of the input data W ′ and the helper data WxorC is taken and supplied to the decoding unit 8222 as data C ′. In the decryption unit 8222, decryption processing is performed on the data C ′ to generate decrypted data / R, and the decrypted data / R is supplied to the encryption unit 8223.
  • the key generation unit 82 generates the unique key based on the variation information of the pixel or the readout circuit 40 .
  • the unique key generated based on the different variation information is calculated to obtain the final unique key. It can also be configured to obtain a key. For example, the following configuration is also possible.
  • the key generation unit 82 includes, for example, a first function that generates a first unique key using variation information of the ADC 41, the amplifier (AMP) 42, or the S / H circuit 43 of the reading circuit 40, and the reading circuit 40.
  • a second function for generating a second unique key using the output of the SRAM of the column memory 45, a first unique key generated by the first function, and a second unique key generated by the second function It is also possible to configure so as to generate a final unique key by calculating.
  • This configuration can be similarly applied to pixel variation information.
  • the image data generation unit 83 generates, for example, two-dimensional image data IMG as shown in FIG. 5 by predetermined signal processing on a read signal read through the read circuit 40 and subjected to predetermined processing in the normal read mode.
  • the image data generation unit 83 supplies the generated image data IMG to the integration unit 85.
  • the image data generation unit 83 supplies the acquisition data AQD acquired from the solid-state imaging device 10 to the identification data generation unit 84.
  • the acquisition data AQD is at least one of data related to at least pixels, date, temperature, and GPS (Global Positioning System).
  • the identification data generation unit 84 generates identification data DSCD by combining the unique key KY generated by the key generation unit 82 and the acquired data AQD acquired by the solid-state imaging device 10.
  • the identification data generation unit 84 supplies the generated identification data DSCD to the integration unit 85.
  • the integration unit 85 integrates the identification data DSCD generated by the identification data generation unit 84 and the image data IMG based on the read data by the image data generation unit 83 to obtain the final output of the sensor chip. Output.
  • the integration unit 85 integrates the integrated data in the order of the header HD, the identification data DSCD, and the image data IMG.
  • the unique key KY is generated from the unique variation information (pixel and readout circuit variation information) of the solid-state imaging device 10 and obtained from the unique key KY and the solid-state imaging device 10. Since the identification data DSCD is generated by combining the acquired data AQD, and the identification data DSCD is integrated with the image data IMG and output, the correct identification data cannot be created if the information about the unique key is not recognized. When an image is modified, it can be known that the image has been modified, and it is difficult to make an image.
  • the integration unit 85 may be configured to include a function of masking image portions hierarchically using key information to be integrated. Further, the integration unit 85 may include a function of adding a digital watermark to an image using key information to be integrated.
  • the operation of the encryption processing system 80 in the key creation mode is roughly performed as follows.
  • an operation in the case where the leak current of the photodiode PD is employed as the leak current Ileak of the pixel described with reference to FIG. 10 will be described.
  • the pixel is reset with the shutter closed, and the pixel signal is read after a predetermined time. In this case, since no exposure is performed, only the leak current generated in the photodiode PD is output as a unique key pattern.
  • This unique information is acquired as variation information PFLC by the information acquisition unit 81 and supplied to the key generation unit 82.
  • the unique key KY is generated using the pixel variation information acquired and supplied by the information acquisition unit 81.
  • the generated unique key KY is supplied to the identification data generation unit 84.
  • the unique key KY is generated in a period other than when the effective pixel of the pixel unit 20 is read.
  • identification data DSCD is generated by combining the unique key KY generated by the key generation unit 82 and the acquired data AQD acquired by the solid-state imaging device 10.
  • the generated identification data DSCD is supplied to the integration unit 85.
  • the identification data DSCD generated by the identification data generation unit 84 and the image data IMG based on the read data by the image data generation unit 83 are integrated and output as the final output of the sensor chip.
  • the signal processing circuit 70 generates two-dimensional image data by predetermined signal processing on the read signal read by the read circuit 40 and subjected to predetermined processing.
  • the inherent variation information (pixel, readout circuit) of the solid-state imaging device 10 is prevented.
  • Unique key KY is generated from the identification information DSCD by combining the unique key KY and the acquired data AQD obtained from the solid-state imaging device 10, and the identification data DSCD is integrated with the image data IMG and output.
  • the identification data cannot be created correctly.
  • the solid-state imaging device 10 of the present embodiment can ensure tamper resistance (difficulty of analysis) of the unique key, and thus can prevent image tampering and fake fabrication.
  • each component of the solid-state imaging device 10 is mounted in the same package.
  • the signal processing for generating key and identification data is completed inside the package with the SiP (Silicon Package) with the solid-state imaging device (CIS) 10 and ISP (Image Signal Processor) sealed in the same package.
  • SiP Silicon Package
  • CIS solid-state imaging device
  • ISP Image Signal Processor
  • SoC System on Chip
  • SoC System on Chip
  • signal processing for generating keys and identification data is completed inside the chip, and identification is performed without outputting unique key data outside the chip.
  • a configuration capable of generating data can be employed.
  • the solid-state imaging device 10 of the present embodiment can be configured to have a drive timing for accumulating a leak current or the like for a long time, separately from the normal read drive timing. Further, the full scale voltage of the analog amplifier, digital amplifier, or ADC may be reduced and the leakage voltage accumulated voltage may be emphasized and output. Further, the random noise component may be reduced by averaging or adding data of a plurality of rows or a plurality of frames.
  • FIG. 23 is a diagram for explaining a modification of the encryption processing system of the solid-state imaging device according to the embodiment of the present invention.
  • the public key PBKY can be used to browse the image data such as a photograph, but cannot be edited.
  • Ability can be granted.
  • a secret key PRKY and a public key PBKY are created from the unique key KY generated in the encryption processing system of the solid-state imaging device (CMOS image sensor) 10B of the present embodiment.
  • the secret key PRKY is stored in a memory or the like whose access is restricted so that no one knows it.
  • the public key PBKY is stored in a public key server or the like so that anyone can download it.
  • the secret key PBKY and the public key PBKY have the following relationship. Although the private key PBKY and the public key PBKY are related to each other, no matter how much the public key PBKY is examined, it is not known how the private key PRKY is. A document or the like encrypted with the private key PRKY cannot be restored unless it is a paired public key PBKY. Conversely, it can be encrypted with the public key PBKY, but it cannot be restored without the private key PRKY.
  • image-related data including a photograph protected with the private key PRKY can be viewed but cannot be edited.
  • the photographing camera can prove and has the evidence ability.
  • it can be opened and viewed with the public key PBKY and becomes editable data, but it cannot be restored. In this case, it can be said that there is no evidence capacity.
  • FIG. 24 is a diagram for explaining another modification of the encryption processing system of the solid-state imaging device according to the embodiment of the present invention.
  • identification images DSIM are inserted at regular intervals into a normal image MVPC of a moving image.
  • the CDS process is performed on the normal image MVPC, and the CDS process is not performed on the watermark identification image DSIM.
  • the operation is performed in the normal operation mode MDU of any one of FIGS. 16, 17, and 18, and the reset level is not subtracted. Identification is proved to be individual-specific variation from the difference between the previous and next images.
  • the solid-state imaging device 10 described above can be applied as an imaging device to an electronic apparatus such as a digital camera, a video camera, a portable terminal, a monitoring camera, or a medical endoscope camera.
  • FIG. 25 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic device 100 includes a CMOS image sensor (IMGSNS) 110 to which the solid-state imaging device 10 according to the present embodiment can be applied.
  • the electronic device 100 further includes an optical system (lens or the like) 120 that guides incident light (forms a subject image) to the pixel region of the CMOS image sensor 110.
  • the electronic device 100 includes a signal processing circuit (PRC) 130 that processes an output signal of the CMOS image sensor 110.
  • PRC signal processing circuit
  • the signal processing circuit 130 performs predetermined signal processing on the output signal of the CMOS image sensor 110.
  • the image signal processed by the signal processing circuit 130 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • CMOS image sensor 110 As described above, by mounting the above-described solid-state imaging device 10 as the CMOS image sensor 110, it is possible to provide a high-performance, small, and low-cost camera system.
  • Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.

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Abstract

固体撮像装置１０は、フォトダイオードを含む複数の画素が行列状に配列された画素部２０と、画素部２０から画素信号の読み出しを行う読み出し部と、画素のばらつき情報および読み出し部のばらつき情報の少なくともいずれかを用いて固有鍵を生成する鍵生成部８２と、を含む。この構成により、固有鍵の耐タンパ性を確保することが可能で、ひいては画像の改ざん、ねつ造を防止することが可能となる。

Description

固体撮像装置、固体撮像装置の駆動方法、および電子機器
　本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
　光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
　ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
　ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）方向へと読み出すような列並列出力型が主流である。
　ＣＭＯＳイメージセンサの各画素は、基本的に、たとえば１個のフォトダイオードに対して、転送ゲートとしての転送トランジスタ、リセットゲートとしてのリセットトランジスタ、ソースフォロワゲート（増幅ゲート）としてのソースフォロワトランジスタ、および選択ゲートとしての選択トランジスタの４素子を能動素子として含んで構成される。
　また、各画素には、フォトダイオードの蓄積期間にフォトダイオードから溢れるオーバーフロー電荷を排出するためのオーバーフローゲート（オーバーフロートランジスタ）が設けられてもよい。
　転送トランジスタは、フォトダイオードの電荷蓄積期間には非導通状態に保持され、フォトダイオードの蓄積電荷をフローディングディフュージョンＦＤに転送する転送期間に、ゲートに駆動信号が印加されて導通状態に保持され、フォトダイオードで光電変換された電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタは、そのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインの電位にリセットする。
　フローティングディフュージョンＦＤには、ソースフォロワトランジスタのゲートが接続されている。ソースフォロワトランジスタは、選択トランジスタを介して垂直信号線に接続され、画素部外の負荷回路の定電流源とソースフォロアを構成している。
　そして、制御信号（アドレス信号またはセレクト信号)が選択トランジスタのゲートに与えられ、選択トランジスタがオンする。
　選択トランジスタがオンすると、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線に出力する。垂直信号線を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部に出力される。
　列並列処理において画像データはたとえばアナログ信号からデジタル信号に変換されて、後段の信号処理部に転送され、ここで所定の画像信号処理を受けて所望の画像が得られる。
　ところで、上述した固体撮像装置（イメージセンサ）においては、基本的に、各種電子機器の保有者や使用が許可された使用者が、撮像した画像データを簡単に再生してその画像を見ることができる。
　しかし、現状の固体撮像装置は、撮像した画像データが個人の秘密にかかわるデータである場合であっても、簡単に再生することができることから、画像の無断使用や改ざん、ねつ造等が容易に行われてしまうという不利益がある。
　固有鍵を使用した暗号化により一様の秘密性を確保することが可能であるが、現状では固有鍵の耐タンパ性（解析の困難さ）を確保することは困難である。
　本発明は、固有鍵の耐タンパ性を確保することが可能で、ひいては画像の改ざん、ねつ造を防止することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
　本発明の第１の観点の固体撮像装置は、フォトダイオードを含む複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかを用いて固有鍵を生成する鍵生成部とを有する。
　本発明の第２の観点は、フォトダイオードを含む複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を含む固体撮像装置の駆動方法であって、前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかの情報を取得する情報取得ステップと、前記情報取得ステップで取得したばらつき情報を用いて固有鍵を生成する鍵生成ステップとを有する。
　本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、フォトダイオードを含む複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかを用いて固有鍵を生成する鍵生成部と、を含む。
　本発明によれば、固有鍵の耐タンパ性を確保することができ、ひいては画像の改ざん、ねつ造を防止することができる。
図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、本実施形態に係る画素の一例を示す回路図である。 図３は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 図４は、本実施形態に係る暗号化処理系の全体的な概要を示すブロック図である。 図５は、図４の暗号化処理系の処理を模式的に示す図である。 図６は、画素のばらつき情報としてリーク電流を採用した理由について説明するための図である。 図７は、１画素当たりの情報量についての一例を示す図である。 図８は、９つの要素の場合の出力と情報量について説明するための図である。 図９は、１６の要素の場合の偏った出力と情報量について説明するための図である。 図１０は、画素のリーク電流としてフォトダイオードのリーク電流を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。 図１１は、画素のばらつき情報として、画素部の有効画素以外の無効画素領域の情報を採用することを説明するための図である。 図１２は、画素のリーク電流としてフローティングディフュージョンのリーク電流を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。 図１３は、画素のばらつき情報としてソースフォロワトランジスタのしきい値のばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。 図１４は、画素のばらつき情報を取得する画素領域を任意に指定可能であることを説明するための図である。 図１５は、画素部から画素信号の読み出しを行う行読み出しの順をランダムに変更可能であることを説明するための図である。 図１６は、読み出し回路のばらつき情報として、ＡＤＣのばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。 図１７は、読み出し回路のばらつき情報として、アンプのばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。 図１８は、読み出し回路のばらつき情報として、Ｓ／Ｈ回路ばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。 図１９は、環境変動による分散の変動を考慮して、判定しきい値付近のデータを除外して鍵を生成する方法を説明するための図である。 図２０は、カラムメモリを有する固体撮像装置を模式的に示すブロック図である。 図２１は、パワーオン時のＳＲＡＭの出力情報について説明するための図である。 図２２は、本実施形態に係る鍵生成部に適用可能なファジー抽出器の構成例を示す図である。 図２３は、本発明の実施形態に係る固体撮像装置の暗号化処理系の変形例を説明するための図である。 図２４は、本発明の実施形態に係る固体撮像装置の暗号化処理系の他の変形例を説明するための図である。 図２５は、本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
　１０・・・固体撮像装置、２０・・・画素部、３０・・・垂直走査回路、４０・・・読み出し回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・信号処理回路、８０・・・暗号化処理系、８１・・・情報取得部、８２・・・鍵生成部、８３・・・画像データ生成部、８４・・・識別データ生成部、８５・・・一体化部、８６・・・メモリ、９０・・・読み出し部、１００・・・電子機器、１１０・・・ＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）、１２０・・・光学系、１３０・・・信号処理回路（ＰＲＣ）。
　以下、本発明の実施形態を図面に関連付けて説明する。
　図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。
　本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
　この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、タイミング制御回路６０、および信号処理回路７０を主構成要素として有している。
　これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、およびタイミング制御回路６０により画素信号の読み出し部９０が構成される。
　本実施形態において、固体撮像装置１０は、通常動作モードＭＤＵと鍵作成モードＭＤＫで動作可能に構成されている。
　画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がｎ行×ｍ列の２次元の行列状（マトリクス状）に配列されている。
　図２は、本実施形態に係る画素の一例を示す回路図である。
　この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）を有する。
　そして、このフォトダイオードＰＤに対して、転送トランジスタＴＲＧ－Ｔｒ、リセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワトランジスタＳＦ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒをそれぞれ一つずつ有する。
　フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
　以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
　また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
　転送トランジスタＴＲＧ－Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤ（Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ；浮遊拡散層）の間に接続され、制御線ＴＲＧを通じて制御される。
　転送トランジスタＴＲＧ－Ｔｒは、制御線ＴＲＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタＲＳＴ－Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御線ＲＳＴを通じて制御される。
　なお、リセットトランジスタＲＳＴ－Ｔｒは、電源線ＶＤＤとフローティングディフュージョンＦＤの間に接続され、制御線ＲＳＴを通じて制御されるように構成してもよい。
　リセットトランジスタＲＳＴ－Ｔｒは、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（またはＶＤＤ）の電位にリセットする。
　ソースフォロワトランジスタＳＦ－Ｔｒと選択トランジスタＳＥＬ－Ｔｒは、電源線ＶＤＤと垂直信号線ＬＳＧＮの間に直列に接続されている。
　ソースフォロワトランジスタＳＦ－ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ－Ｔｒは制御線ＳＥＬを通じて制御される。
　選択トランジスタＳＥＬ－Ｔｒは、制御線ＳＥＬがＨの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ－ＴｒはフローティングディフュージョンＦＤの電位に応じた列出力アナログ信号ＶＳＬを垂直信号線ＬＳＧＮに出力する。
　これらの動作は、たとえば転送トランジスタＴＲＧ－Ｔｒ、リセットトランジスタＲＳＴ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
　画素部２０には、画素ＰＸＬがｎ行×ｍ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧはそれぞれｎ本、垂直信号線ＬＳＧＮはｍ本ある。
　図１においては、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧを１本の行走査制御線として表している。
　垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
　また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
　読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
　読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。
　このように、読み出し回路４０は、たとえば図３（Ａ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
　あるいは、読み出し回路４０は、たとえば図３（Ｂ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
　また、読み出し回路４０は、たとえば図３（Ｃ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。
　また、読み出し回路４０は、画素部２０の各列から出力される画素信号に対して所定の処理が施された信号を記憶するカラムメモリとしてのＳＲＡＭが配置されてもよい。
　水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、信号処理回路７０に出力する。
　タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
　信号処理回路７０は、読み出し回路４０により読み出され所定の処理が施された読み出し信号に対する所定の信号処理により２次元画像データを生成する。
　ただし、本実施形態における信号処理回路７０においては、画像の無断使用や改ざん、ねつ造等が行われてしまうことを防止するために、固体撮像装置１０の固有のばらつき情報（画素、読み出し回路のばらつき情報）から固有鍵を生成し、固有鍵と固体撮像装置１０から得られる取得データを組み合わせて識別データを生成し、この識別データを画像データに一体化して出力し、固有鍵に関する情報を認識していない場合には識別データを正しく作成できないように構成されている。
　これにより、本実施形態の固体撮像装置１０は、固有鍵の耐タンパ性（解析の困難さ）を確保することが可能で、ひいては画像の改ざん、ねつ造を防止することが可能となっている。
　以下、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行う、いわゆる暗号化処理を中心に説明する。
　図４は、本実施形態に係る暗号化処理系の全体的な概要を示すブロック図である。
　図５は、図４の暗号化処理系の処理を模式的に示す図である。
　図４の暗号化処理系８０は、情報取得部８１、鍵生成部８２、画像データ生成部８３、識別データ生成部８４、一体化部８５、およびメモリ８６を主構成要素として有している。
　なお、図４の例では情報取得部８１と鍵生成部８２が別の機能ブロックとして構成されているが、情報取得部８１と鍵生成部８２を一つの機能ブロックとして構成することも可能である。
　情報取得部８１は、画素ＰＸＬのばらつき情報ＰＦＬＣおよび読み出し回路４０の構成回路のばらつき情報ＣＦＬＣの少なくともいずれかを取得し、取得したばらつき情報を鍵生成部８２に供給する。
　ここで、画素ＰＸＬのばらつき情報ＰＦＬＣおよび読み出し回路４０の構成回路のばらつき情報ＣＦＬＣについての概略を説明し、後で具体例を挙げて詳述する。
（画素ＰＸＬのばらつき情報ＰＦＬＣについて）
　まず、画素ＰＸＬのばらつき情報ＰＦＬＣについて説明する。
　本実施形態においては、画素ＰＸＬのばらつき情報ＰＦＬＣとして、基本的に、リーク電流と位置情報を用いる。
　ここで、リーク電流を採用した理由について述べる。
　図６は、画素のばらつき情報としてリーク電流を採用した理由について説明するための図である。図６（Ａ）は画素リーク電流の強度分布を示し、図６（Ｂ）は白キズの場所分布の一例を示している。
　固体撮像装置１０のセンサ画素には、図６に示すように、１００％抑制することのできないリーク電流が存在する。これの特に極端なもの(暗視野露光でも一瞬で白とびする)を白キズ、または白点という。以下では白キズという。
　固体撮像装置１０は、出荷前に極力この白キズを減らす努力がはらわれるが、また抑えきれない白キズは後段の画像処理で回りの画素デ－タから白キズ画素を補完し画像出力している。
　この白キズは画素アレイのどこに出現するかは作製してみなければわからず、しかも再現性がある。そのため個体固有の情報と見なせる。
　そこで、本実施形態では、画素ＰＸＬのばらつき情報ＰＦＬＣとして、リーク電流と位置情報を用い固有鍵ＫＹを生成する。たとえば図６に示すように、白キズの発生場所（発生位置）と個数を固有情報として固有鍵ＫＹを生成することが可能である。
　本実施形態においては、この情報を固有鍵として、セキュリティ分野で用いられるＰＵＦ(Physically Unclonable Function;物理複製困難関数)技術を応用して暗号化処理を行う。
　図７は、１画素当たりの情報量についての一例を示す図である。
　１画素あたりの情報量Ｈは次式で与えられる。
　Ｈ = -P0・log2(P0) -P1・log2(P1)
　ここで、P0 : 白キズの出る確率、P1 : 白キズが出ない確率1 - P0
　たとえば、１００万画素(1E6)の場合、白キズ１００ｐｐｍは１００個に相当し、情報量として次のようになる。
　1.47E-3×1E6 = 1.47E3 bit= 1,470bit
　ちなみに、鍵生成に必要な要件(セキュリティ側から)は１画素あたりの白キズ発生確率は次のように与えられる。
　100～3,000ppm = 0.01%～0.3%
　次に、出力と情報量について図８および図９に関連付けて考察する。
　図８は、９つの要素の場合の出力と情報量について説明するための図である。
　図９は、１６の要素の場合の偏った出力と情報量について説明するための図である。
　９つ（３×３）の要素の場合、図８（Ａ）に示すように、各要素に1/2の確率で１または０が出る場合、この出力はそのまま鍵として用いることができ、９bit分の鍵情報として有効である。
　もしノイズにより、エラー訂正に５bit必要であるとすると、図８（Ｂ）に示すように、有効な鍵情報は４bit分となり、鍵としては４bit分の情報として出力する。
　次に、１６（４×４）の要素で、偏った出力の場合について説明する。
　１６（４×４）の要素の場合、図９に示すように、各要素に１の出る確率が1/16で、１要素のどこかに必ず１が出るサンプル群の場合、これは全部で１６通りしかなく、４bitの情報しかない。
　１００万画素中に１００ppm存在する白キズの情報もこれと同じ考え方で、各画素が１/０均等な出現確率なら１００万bitであるが、１，４００bit程度の情報量となる。
　これだけの情報量であれば、鍵としては有効活用可能である。
　画素のばらつき情報ＰＦＬＣを取得する情報取得部８１は、図６（Ａ）に示すように、画素のリーク情報を、しきい値ＶＴＨに関連付けて取得する。
　図６の例の場合、リーク電流Ｉleakがしきい値ＶＴＨ１より大きいときに、白キズであると判別できる。
　また、情報取得部８１は、しきい値が複数設定されてもよく（図６の例ではＶＨ１、ＶＴＨ２）、複数のしきい値ＶＴＨ１、ＶＴＨ２との関連で情報を区別することも可能である。
　なお、しきい値ＶＴＨを温度等の環境に応じて変化させることも可能である。
　また、情報取得部８１は、画素のばらつき情報ＰＦＬＣとして、一定以上のリーク電流を示す画素の位置情報を採用することができる。
　また、情報取得部８１は、画素のばらつき情報ＰＦＬＣとして、リーク電流順の上位の画素の集合を採用することができる。
　また、情報取得部８１は、画素のばらつき情報ＰＦＬＣとして、集合の列方向および行方向アドレスを採用することができる。
（フォトダイオードのリーク電流）
　情報取得部８１は、画素のリーク電流ＩleakとしてフォトダイオードＰＤのリーク電流を採用することができる。
　図１０は、画素のリーク電流ＩleakとしてフォトダイオードＰＤのリーク電流を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。
　図１０（Ａ）が通常動作モードＭＤＵ時の動作波形を、図１０（Ｂ）が鍵作成モードＭＤＫの動作波形を、図１０（Ｃ）がばらつき情報を二値化した鍵パターンイメージを示し、図１０（Ｄ）が出力信号と画素数としきい値ＶＴＨとの関係を示している。
　なお、前述したように、本実施形態において、固体撮像装置１０は、通常動作モードＭＤＵと鍵作成モードＭＤＫで動作可能に構成されている。
　通常動作モードＭＤＵにおいては、図１０（Ａ）に示すように、シャッターを閉じた状態で画素ＰＸＬをリセットし、シャッター開放中に露光する。
　また、シャッターを閉じた状態で信号を読み出す。
　鍵作成モードＭＤＫにおいては、図１０（Ｂ）に示すように、シャッターを閉じた状態で画素をリセットし、一定時間後に画素信号を読み出す。
　この場合、露光されないため、フォトダイオードＰＤに生じるリーク電流のみが固有の鍵パターンとして出力される。
　この固有の鍵パターンは、図１０（Ｄ）に示すように、重金属汚染等により極大値をもつため、再現性が高い。
　また、情報取得部８１は、画素のばらつき情報ＰＦＬＣとして、画素部２０の有効画素以外の無効画素領域のフォトダイオードの情報を採用することができる。
　図１１は、画素のばらつき情報ＰＦＬＣとして、画素部２０の有効画素以外の無効画素領域の情報を採用することを説明するための図である。
　通常、画素部２０は、図１１（Ａ）に示すように、有効画素領域２１と有効画素領域２１の周辺の無効画素領域（ＯＢ；Optical Black領域等）２２を含んで構成されている。
　また、無効画素領域（ＯＢ；Optical Black領域）２２は、図１１（Ｂ）に示すように、遮光膜２３により遮光されている。
　本実施形態においては、ＯＢ画素領域２２の画素等、有効画素以外の画素領域の白キズや暗電流の情報を採用して鍵とすることで、鍵の検出を困難にすることが可能である（鍵検出には専用の読み出しタイミングを必要とする）。
　また、フォトダイオード（ＰＤ）としては、埋め込みフォトダイオード（Ｂｕｒｉｅｄ　Ｐｈｏｔｏ　Ｄｉｏｄｅ；ＢＰＤ）が広く用いられている。
　フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。埋め込みフォトダイオード（ＢＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減する。
　埋め込みフォトダイオードＢＰＤは、有効画素領域２１においては、表面側から第１導電型のｐ＋層２０１、第２導電型のｎ＋層２０２が形成されている。
　本実施形態においては、ＯＢ領域２２において、図１１（Ｂ）に示すように、フォトダイオードＰＤ表面のｐ＋層のｐシールドを除去し、暗電流・白キズ（＝鍵、Key）が発生しやすくすることも可能である。
　また、本実施形態では、フォトダイオードＰＤのリーク電流が変動し、この変動を考慮して鍵作成の情報に付加することも可能である。
　鍵とする白キズ等のディフェクト（ｄｅｆｅｃｔ、欠陥）の個数について考察すると、たとえば白キズの場合、後発白キズ（後から増える白キズ）や消滅する白キズがある。
　後発キズ対策としては、一定数の白キズをチップ内の座標指定で鍵として指定する。
　消滅白キズ対策としては、白キズは必要な最低の白キズ個数よりあらかじめ多くのキズを鍵として設定する。
　後発傷対策としては、特定の出力レンジに収まる傷を鍵として使用する。
（フローティングディフュージョンＦＤのリーク電流）
　情報取得部８１は、画素のリーク電流ＩleakとしてフローティングディフュージョンＦＤのリーク電流を採用することができる。
　図１２は、画素のリーク電流ＩleakとしてフローティングディフュージョンＦＤのリーク電流を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。
　図１２（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１２（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１２（Ｃ）が鍵作成モードＭＤＫの動作波形を、図１２（Ｄ）がばらつき情報を二値化した鍵パターンイメージを示し、図１２（Ｅ）が出力信号と画素数としきい値ＶＴＨとの関係を示している。
　図１２（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮと電源との間にダイオード接続されたＮＭＯＳトランジスタＮＴ１およびダミーの選択トランジスタＮＴ２が接続されている。
　通常動作モードＭＤＵにおいては、図１２（Ｂ）に示すように、シャッタースキャン時には、制御線ＲＳＴとＴＲＧをＨレベル（オン）にして、フローティングディフュージョンＦＤおよびフォトダイオードＰＤをリセットする。
　読み出しスキャン時には、最初に制御線ＲＳＴによりフローティングディフュージョンＦＤをリセットし、次に制御線ＴＲＧによりフォトダイオードＰＤに蓄積された電子を読み出す。
　鍵作成モードＭＤＫにおいては、図１２（Ｃ）に示すように、シャッタースキャン時には、制御線ＲＳＴとＴＲＧをＨレベル（オン）にして、フローティングディフュージョンＦＤおよびフォトダイオードＰＤをリセットする。
　読み出しスキャン時には、最初に信号SEL_DMYによりトランジスタＮＴ２をオンさせてダミー画素から垂直信号線ＬＳＧＮに固定電圧を出力する。
　次に、選択行を読み出すことで、フローティングディフュージョンＦＤに蓄積されたリーク電流を読み出すことができる。
　フローティングディフュージョンＦＤは蓄積容量に対してリーク電流が大きいため、数１０～１０００ｍｓと短時間で大きな信号電圧を得ることができる。
　この場合、シャッターは不要である。
（ソースフォロワトランジスタＳＦのしきい値）
　情報取得部８１は、画素のばらつき情報としてソースフォロワトランジスタＳＦのしきい値Ｖｔｈのばらつき情報を採用することができる。
　図１３は、画素のばらつき情報としてソースフォロワトランジスタＳＦのしきい値Ｖｔｈのばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。
　図１３（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１３（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１３（Ｃ）が鍵作成モードＭＤＫの動作波形を、図１３（Ｄ）がばらつき情報を二値化した鍵パターンイメージを示し、図１３（Ｅ）が出力信号と画素数としきい値ＶＴＨとの関係を示している。
　図１３（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮに後段回路としてＣＤＳ回路４４がスイッチＳＷ０の一端子を介して接続されている。スイッチＳＷ０の他端子は基準電圧Ｖｒｅｆの供給ラインに接続されている。
　通常動作モードＭＤＵにおいては、図１３（Ｂ）に示すように、リセット電圧Ｖｒｓｔと信号電圧Ｖｓｉｇとの差分信号ＤＳｒｓを画素の出力信号として用いることで、各画素ＰＸＬが備えるソースフォロワトランジスタＳＦのしきい値のばらつきを除去している。
　鍵作成モードＭＤＫにおいては、図１３（Ｃ）に示すように、時刻ｔ１に後段回路であるＣＤＳ回路４４は基準電圧レベル（Ｖｒｅｆ)、時刻ｔ２に後段回路であるＣＤＳ回路４４は画素のリセット電圧レベルを取り込む。
　これらの信号の差分を読み出すことで、各画素ＰＸＬのリセット電圧Ｖｒｓｔのばらつきを取り出すことができる。
　本例では、このばらつき分布を鍵として用いる。
　上記ばらつきは１００ｍＶ程度なので、アンプ等で増幅しても良い。
　また、本実施形態では、たとえば、情報取得部８１は、画素のばらつき情報ＰＦＬＣを取得する画素領域を任意に指定可能である。また、情報取得部８１は、指定する領域を、ダイナミックに変化させることも可能である。
　図１４は、画素のばらつき情報ＰＦＬＣを取得する画素領域を任意に指定可能であることを説明するための図である。
　本実施形態では、図１４に示すように、白キズ等のサンプリング領域ＳＭＡを任意に指定可能である。
　全ての画素ＰＸＬから、たとえば白キズで鍵を生成する場合、鍵の攻撃者（Ａｔａｃｋｅｒ）から判りやすくなるため、図１４に示すように、外部から判らないように、白キズ・暗電流・縦筋等のサンプリングする領域ＳＭＡを指定する。
　また、サンプリングする領域ＳＭＡをダイナミックに変化させることにより（図１４の例ではサンプリング領域ＳＭＡからＳＭＡ２にダイナミックに切り替え）さらに鍵が分かりにくくすることが可能となる。
　また、本実施形態では、たとえば、読み出し部９０を構成する垂直走査回路３０、読み出し回路４０、およびタイミング制御回路６０は、画素部２０から画素信号の読み出しを行う行読み出しの順をランダムに変更可能である。
　図１５は、画素部から画素信号の読み出しを行う行読み出しの順をランダムに変更可能であることを説明するための図である。
　図１５に示すように、サンプリングする順番を通常の読み出し順ＯＲＤ１とは異なる鍵生成用の特殊な読み出し順ＯＲＤ２に変えることにより、鍵を分かりにくくすることが可能となる。
（読み出し回路４０の構成回路のばらつき情報ＣＦＬＣについて）
　以上、画素ＰＸＬのばらつき情報ＰＦＬＣについて説明した。
　次に、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣについて説明する。
（ＡＤＣのばらつき情報）
　情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、ＡＤＣのばらつき情報を採用することができる。
　図１６は、読み出し回路４０のばらつき情報ＣＦＬＣとして、ＡＤＣのばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。
　図１６（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１６（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１６（Ｃ）が鍵作成モードＭＤＫの動作波形を、図１６（Ｄ）がばらつき情報を平均化し二値化した鍵パターンイメージを示し、図１６（Ｅ）が出力信号と列数（画素数）としきい値ＶＴＨとの関係を示している。
　図１６（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮにＡＤＣ４１を構成する比較器（コンパレータ）４１１およびインバータ４１２が縦続接続されている。
　また、比較器４１１の入出力間にスイッチＳＷ１が接続され、比較器４１１の非反転入力端子（＋）と反転入力端子（－）間にスイッチＳＷ２が接続され、インバータ４１２の入出力間にスイッチＳＷ３が接続されている。
　通常動作モードＭＤＵにおいては、図１６（Ｂ）に示すように、電圧信号ＰＩＸＯＵＴをランプ波Ｖｒａｍｐを用いてパルス幅変換し、後段のカウンタでデジタル化する。
　比較器４１１のオフセット電圧をオートゼロ動作ＡＤＡＺ（スイッチＳＷ１オン）によって除去し、列バラツキを低減する。
　比較器４１１のリセットレベルと信号レベルをデジタル変換し、差分を取り出すことで、比較器４１１での遅延をキャンセルする。
　鍵作成モードＭＤＫにおいては、図１６（Ｃ）に示すように、画素ＰＸＬはリセットレベルのみを出力し、ＡＤ変換することで、画素の固定ばらつきや輝度情報は除去する。
　ＡＺ動作をリセット動作（ＳＷ２オン、ＳＷ１オフ）に変更し、比較器４１１のオフセット電圧を出力し、比較器４１１のリセットレベルをＡＤ変換しないことで、比較器４１１遅延を出力する。
　本例のように、列方向に平均化することで、ノイズを低減し、鍵の再現性を高めることが可能となる。
（アンプのばらつき情報）
　情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、アンプ（ＡＭＰ、増幅器）のばらつき情報を採用することができる。
　図１７は、読み出し回路４０のばらつき情報ＣＦＬＣとして、アンプのばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。
　図１７（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１７（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１７（Ｃ）が鍵作成モードＭＤＫの動作波形を、図１７（Ｄ）がばらつき情報を平均化し二値化した鍵パターンイメージを示し、図１７（Ｅ）が出力信号と画素数（列数）としきい値ＶＴＨとの関係を示している。
　図１７（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮにアンプ４２の列アンプ４２１およびＳ／Ｈ回路４３が縦続接続されている。
　また、列アンプ４２１の入出力間にスイッチＳＷ１１が接続され、列アンプ４２１の非反転入力端子（＋）と反転入力端子（－）間にスイッチＳＷ１２が接続されている。
　Ｓ／Ｈ回路４３は、Ｓ／Ｈ容量Ｃ２１，Ｃ２２、スイッチＳ１，Ｔ１，Ｓ２，Ｔ２，Ｔ１Ｘ、およびアンプ４３１を含んで構成されている。
　通常動作モードＭＤＵにおいては、図１７（Ｂ）に示すように、列アンプ４２１のオフセット電圧をオートゼロ動作（ＳＷ１１オン）によって除去し、列ばらつきを低減する。
　列アンプ４２１のリセットレベルと信号レベルをデジタル変換し、差分を取り出すことで、インジェクションノイズ等をキャンセルする。
　鍵作成モードＭＤＫにおいては、図１７（Ｃ）に示すように、画素ＰＸＬはリセットレベルのみを出力し、列アンプ４２１でＣＤＳすることで、画素の固定ばらつきや輝度情報は除去する。
　ＡＺ動作をリセット動作（ＳＷ１２オン、ＳＷ１１オフ）に変更し、列アンプ４２１のオフセット電圧を出力し、スイッチＴ１をオフし、スイッチＴ１Ｘをオンして用いることで、列アンプ４２１のオフセットを出力する。
　本例のように、列方向に平均化することで、ノイズを低減し、鍵の再現性を高めることが可能となる。
（サンプルホールド（Ｓ／Ｈ）回路のばらつき情報）
　情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、Ｓ／Ｈ回路のばらつき情報を採用することができる。
　図１８は、読み出し回路４０のばらつき情報ＣＦＬＣとして、Ｓ／Ｈ回路ばらつき情報を採用した場合の通常動作モードと鍵作成モードにおける要部の動作波形等を示す図である。
　図１８（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１８（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１８（Ｃ）が鍵作成モードＭＤＫの動作波形を、図１８（Ｄ）がばらつき情報を平均化し二値化した鍵パターンイメージを示し、図１８（Ｅ）が出力信号と列数（画素数）としきい値ＶＴＨとの関係を示している。
　理解を容易にするために、図１８において図１７と同一構成部分は同一符号をもって表す。
　図１８（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮにアンプ４２の列アンプ４２１およびＳ／Ｈ回路４３が縦続接続されている。
　また、列アンプ４２１の入出力間にスイッチＳＷ１１が接続されている。
　Ｓ／Ｈ回路４３は、Ｓ／Ｈ容量Ｃ２１，Ｃ２２、スイッチＳ１，Ｔ１，Ｓ２，Ｔ２、ＳＷ２１，ＳＷ２２、およびアンプ４３１を含んで構成されている。
　通常動作モードＭＤＵにおいては、図１８（Ｂ）に示すように、寄生容量を介した前画素データの残像を防ぐために、信号ＳＨＲＳＴによるキャパシタをリセットする。
　その後、画素または前段アンプから入力されるリセット電圧と信号電圧をそれぞれスイッチＳ１とＳ２で取り込み、スイッチＴ１とＴ２で後段に出力し、差分を検出する。
　鍵作成モードＭＤＫにおいては、図１８（Ｃ）に示すように、Ｓ/Ｈ容量であるキャパシタＣ２１, Ｃ２２をスイッチＴ１,Ｔ２、およびスイッチＳＷ２１，ＳＷ２２（ＳＨＲＳＴによりオン）によりリセットする。
　ＡＭＰＡＺは、ハイレベルにセットすることにより、アンプ４２１の出力を基準電圧Ｖｒｅｆに固定することで、スイッチＳ１およびＳ２からのオフリーク電流がキャパシタＣ２１およびＣ２２に蓄積される。
　読み出し時には、スイッチＴ１およびスイッチＳＷ２１（ＳＨＲＳＴによりオン）によりキャパシタＣ２１をリセットする。一方、キャパシタＣ２２はリセットせずに蓄積されたオフリーク電圧をスイッチＴ２により出力する。
　これらの差分から、スイッチＳ２のオフリークを出力する。
　なお、上述した図１２、図１３、図１６、図１７、および図１８の例では、極大値をもつ鍵データ分布パターンにおける極大値部分にしきい値ＶＴＨを設定して判定処理（０／１判定）を行っている。
　この判定方法においては所望の判定精度を確保することが可能であるが、図１９に示すような方法を採用することにより、さらに判定精度を向上させることが可能となる。
　図１９は、環境変動による分散の変動を考慮して、判定しきい値ＶＴＨ付近のデータを除外して鍵を生成する方法を説明するための図である。
　図１９（Ａ）はＣＳＤ処理を行った場合（ＣＤＳありの場合）のデータ分布の一例を示し、図１９（Ｂ）はＣＳＤ処理を行わない場合（ＣＤＳなしの場合）のデータ分布の一例を示し、図１９（Ｃ）は判定しきい値ＶＴＨ付近のデータを除外する一例を示している。
　鍵データ分布パターンの極大値部分は、温度等の環境変動の影響を受けて、０／１の判定処理においてビット反転が起こるおそれがある。
　そこで、本例では、図１９（Ｃ）に示すように、環境変動に対するビット反転を防止するために、環境変動による分散の変動を考慮して、判定しきい値ＶＴＨ付近のデータを除外して鍵を生成する。
　換言すれば、情報取得部８１は、判定しきい値ＶＴＨ付近の環境変動により判定結果が変動する傾向にある領域ＦＬＡのデータを除外して、鍵を生成するためのばらつき情報を取得する。
（カラムメモリのＳＲＡＭの出力（ばらつき）情報）
　情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、カラムメモリのＳＲＡＭの出力（ばらつき）情報を採用することができる。
　図２０は、カラムメモリを有する固体撮像装置を模式的に示すブロック図である。
　図２１は、パワーオン時のＳＲＡＭの出力情報について説明するための図である。
　通常、固体撮像装置１０ＡであるＣＭＯＳイメージセンサは、読み出し回路４０としてＳＲＡＭにより構成されるカラムメモリ４５を有する
　カラムメモリ４５のＳＲＡＭには、たとえばＡＤＣによるデータが保持され、データパス４６に送信される。
　ＳＲＡＭは、図２１に示すように、ＰＭＯＳトランジスタＰＴ１１とＮＭＯＳトランジスタＮＴ１１からなるインバータＩＮＶ１１、およびＰＭＯＳトランジスタＰＴ１２とＮＭＯＳトランジスタＮＴ１２からなるインバータＩＮＶ１２の入出力同士を交差結合して構成される。
　そして、図２１に示すＳＲＡＭは、ＰＭＯＳトランジスタＰＴ１１のしきい値ＶＴＰ１１がＰＭＯＳトランジスタＰＴ１２のしきい値ＶＴＰ１２より低く設定されている。
　この構成において、パワーオン時には、ＰＭＯＳトランジスタＰＴ１１の方が、ＰＭＯＳトランジスタＰＴ１２より早くオンする。
　このように、パワーオン時のＳＲＡＭの初期値は、トランジスタ間のしきい値のバランスによって決定される。
　このＳＲＡＭの初期値が、鍵を生成するための、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして採用可能である。
（鍵生成部８２の構成）
　鍵生成部８２（図４）は、情報取得部８１により取得され供給される画素のばらつき情報および読み出し回路４０のばらつき情報の少なくともいずれかを用いて固有鍵を生成する。鍵生成部８２は、生成した固有鍵ＫＹを識別データ生成部８４に供給する。
　鍵生成部８２は、たとえば画素部２０の有効画素の読み出し時以外の期間（たとえばブランキング期間）に固有鍵ＫＹの生成を行う。
　鍵生成部８２は、鍵の再現性を強くするためにファジー抽出器（Fuzzy Extractor）により鍵の生成を行う。
　ファジー抽出器は、ある程度安定した入力に対して同じ出力を出すことを目的とする演算器である。
　図２２は、本実施形態に係る鍵生成部に適用可能なファジー抽出器の構成例を示す図である。
　図２２のファジー抽出器８２０は、図２２（Ａ）に示す初期鍵生成部８２１および図２２（Ｂ）に示す鍵再生成部８２２を有する。
　初期鍵生成部８２１は、図２２（Ａ）に示すように、リングオシレータ（ＲＮＧ）８２１１、暗号化部（ＥＮＣ）８２１２、排他的論理和回路（ＸＯＲ）８２１３、およびハッシュ（Ｈａｓｈ）部８２１４を含んで構成されている。
　初期鍵生成部８２１においては、情報取得部８１により取得されたたとえば白キズ出力に関連する画素のばらつき情報が入力データＷとしてＸＯＲ８２１３およびハッシュ部８２１４に入力される。
　ハッシュ部８２１４において、入力データＷに基づいて初期鍵ＫＹＩが生成される。この初期鍵ＫＹＩは識別データ生成部８４に供給される。この初期鍵ＫＹＩは、たとえば出荷時の鍵データとしてメモリ８６に書き込まれる。たとえば初期鍵データをチップ出荷時に、たとえばソフトウェアによって切断することができる電子フューズ（ｅｆｕｓｅ）などのメモリに書き込み、鍵データの再現性を保証するように構成することも可能である。
　また、初期鍵生成部８２１においては、リングオシレータ８２１１による発振出力信号Ｒが暗号化部８２１２により暗号化され、その暗号化データＣがＸＯＲ８２１３に供給される。
　ＸＯＲ８２１３においては、入力データＷと暗号化データＣとの排他的論理和がとられ、これにより、ヘルパーデータＳＨＤ（ＷｘｏｒＣ）が生成される。
　このヘルパーデータＳＨＤ（ＷｘｏｒＣ）は、鍵データとは違って秘匿の必要はなく、メモリ８６に格納される。メモリ８６に格納されたヘルパーデータＳＨＤは、鍵再生成部８２２における鍵再生成のベースデータとして用いられる。
　鍵再生成部８２２は、図２２（Ｂ）に示すように、排他的論理和回路（ＸＯＲ）８２２１、復号部（ＤＥＣ）８２２２、暗号化部（ＥＮＣ）８２２３、排他的論理和回路（ＸＯＲ）８２２４、およびハッシュ（Ｈａｓｈ）部８２２５を含んで構成されている。
　なお、復号部（ＤＥＣ）８２２２および暗号化部（ＥＮＣ）８２２３は誤り訂正部として機能する。
　鍵再生成部８２２においては、情報取得部８１により取得されたたとえば白キズ出力に関連する画素のばらつき情報を含む入力データＷ’、並びに、メモリ８６に格納されたヘルパーデータＳＨＤ（ＷｘｏｒＣ）がＸＯＲ８２２１に入力される。ヘルパーデータＳＨＤ（ＷｘｏｒＣ）はＸＯＲ８２２４にも入力される。
　ＸＯＲ８２２１においては、入力データＷ’とヘルパーデータＷｘｏｒＣとの排他的論理和がとられ、データＣ’として復号部８２２２に供給される。
　復号部８２２２においては、データＣ’に対する復号処理が行われて、復号データ／Ｒが生成され、復号データ／Ｒは暗号化部８２２３に供給される。
　暗号化部８２１２により復号データ／Ｒが暗号化され、その暗号化データ／Ｃ｛＝（ＷｘｏｒＣ）ｘｏｒＷ’｝がＸＯＲ８２２４に供給される。
　ＸＯＲ８２２４においては、暗号化データ／ＣとヘルパーデータＷｘｏｒＣの排他的論理和がとられ、その結果がデータ／Ｗ｛＝（ＷｘｏｒＣ）ｘｏｒ／Ｃ｝としてハッシュ部８２２５に入力される。
　そして、ハッシュ部８２２５において、入力データ／Ｗ｛＝（ＷｘｏｒＣ）ｘｏｒ／Ｃ｝に基づいて再生成鍵ＫＹが生成される。この再生成鍵ＫＹは識別データ生成部８４に供給される。
　もし、入力データＷ’のノイズが少なく、データＣ’が訂正可能である場合には、／Ｃ＝Ｃとなり、／Ｗ＝Ｗとなり鍵が再生成される。
　なお、上記の鍵生成部８２は、画素または読み出し回路４０のばらつき情報に基づいて固有鍵を生成する例について説明したが、異なるばらつき情報により生成した固有鍵同士の演算を行って最終的な固有鍵を得るように構成することも可能である。
　たとえば、次のように構成することも可能である。
　すなわち、鍵生成部８２は、たとえば、読み出し回路４０のＡＤＣ４１、アンプ（ＡＭＰ）４２、またはＳ／Ｈ回路４３のばらつき情報を用いて第１固有鍵を生成する第１機能と、読み出し回路４０のカラムメモリ４５のＳＲＡＭの出力を用いて第２固有鍵を生成する第２機能と、を含み、第１機能により生成された第１固有鍵と、第２機能により生成された第２固有鍵とを演算することにより最終的な固有鍵を生成するように構成することも可能である。
　この構成は、画素のばらつき情報に関しても同様に適用可能である。
　画像データ生成部８３は、通常読み出しモードで読み出し回路４０を通して読み出され所定の処理が施された読み出し信号に対する所定の信号処理により、たとえば図５に示すような２次元画像データＩＭＧを生成する。
　画像データ生成部８３は、生成した画像データＩＭＧを一体化部８５に供給する。
　画像データ生成部８３は、固体撮像装置１０から取得した取得データＡＱＤを識別データ生成部８４に供給する。
　ここで、取得データＡＱＤは、少なくとも画素、日付、温度、ＧＰＳ（Global Positioning System）に関するデータのうちの少なくともいずれかのデータである。
　識別データ生成部８４は、鍵生成部８２で生成された固有鍵ＫＹと、本固体撮像装置１０で取得した取得データＡＱＤを組み合わせて識別データＤＳＣＤを生成する。
　識別データ生成部８４は、生成した識別データＤＳＣＤを一体化部８５に供給する。
　一体化部８５は、図５に示すように、識別データ生成部８４で生成された識別データＤＳＣＤと画像データ生成部８３による読み出しデータに基づく画像データＩＭＧを一体化して、センサチップの最終出力として出力する。
　一体化部８５は、たとえば図５に示すように、一体化データが、ヘッダＨＤ、識別データＤＳＣＤ、画像データＩＭＧの順となるように一体化する。
　上述したように、暗号化処理系８０においては、固体撮像装置１０の固有のばらつき情報（画素、読み出し回路のばらつき情報）から固有鍵ＫＹを生成し、固有鍵ＫＹと固体撮像装置１０から得られる取得データＡＱＤを組み合わせて識別データＤＳＣＤを生成し、この識別データＤＳＣＤを画像データＩＭＧに一体化して出力することから、固有鍵に関する情報を認識していない場合には、正しい識別データを作成できず、画像が改変等された場合に、改変された等がわかり、ねつ造することが困難となっている。
　なお、一体化部８５は、一体化する鍵情報を用いて階層的に画像部分にマスクをする機能を含むように構成してもよい。
　また、一体化部８５は、一体化する鍵情報を用いて画像に電子透かしを入れる機能を含むように構成してもよい。
　上記構成を有する固体撮像装置１０において、暗号化処理系８０の鍵作成モード時の動作は概略次のように行われる。ここでは、一例として、図１０に関連付けて説明した、画素のリーク電流ＩleakとしてフォトダイオードＰＤのリーク電流を採用した場合の動作を説明する。
　鍵作成モードＭＤＫにおいては、図１０（Ｂ）に示すように、シャッターを閉じた状態で画素をリセットし、一定時間後に画素信号を読み出す。
　この場合、露光されないため、フォトダイオードＰＤに生じるリーク電流のみが固有の鍵パターンとして出力される。
　この固有の情報がばらつき情報ＰＦＬＣとして情報取得部８１で取得され、鍵生成部８２に供給される。
　鍵生成部８２においては、情報取得部８１により取得され供給される画素のばらつき情報を用いて固有鍵ＫＹが生成される。鍵生成部８２では、生成した固有鍵ＫＹが識別データ生成部８４に供給される。
　鍵生成部８２においては、たとえば画素部２０の有効画素の読み出し時以外の期間に固有鍵ＫＹの生成が行われる。
　識別データ生成部８４においては、鍵生成部８２で生成された固有鍵ＫＹと、固体撮像装置１０で取得した取得データＡＱＤを組み合わせて識別データＤＳＣＤが生成される。
　識別データ生成部８４においては、生成した識別データＤＳＣＤが一体化部８５に供給される。
　一体化部８５では、識別データ生成部８４で生成された識別データＤＳＣＤと画像データ生成部８３による読み出しデータに基づく画像データＩＭＧが一体化されて、センサチップの最終出力として出力される。
　以上説明したように、本実施形態においては、信号処理回路７０は、読み出し回路４０により読み出され所定の処理が施された読み出し信号に対する所定の信号処理により２次元画像データを生成する。
　ただし、本実施形態においては、暗号化処理系８０が、画像の無断使用や改ざん、ねつ造等が行われてしまうことを防止するために、固体撮像装置１０の固有のばらつき情報（画素、読み出し回路のばらつき情報）から固有鍵ＫＹを生成し、固有鍵ＫＹと固体撮像装置１０から得られる取得データＡＱＤを組み合わせて識別データＤＳＣＤを生成し、この識別データＤＳＣＤを画像データＩＭＧに一体化して出力し、固有鍵ＫＹに関する情報を認識していない場合には識別データを正しく作成できないように構成されている。
　これにより、本実施形態の固体撮像装置１０は、固有鍵の耐タンパ性（解析の困難さ）を確保することが可能で、ひいては画像の改ざん、ねつ造を防止することが可能となっている。
　なお、本実施形態において、固体撮像装置１０の各構成要素が同一パッケージ内に搭載されている構成を採用可能である。
　固体撮像装置（ＣＩＳ）１０とＩＳＰ(Image Signal Processor)を同一パッケージに封止したＳｉＰ (Silicon in Package)にて、鍵および識別データを生成する信号処理をパッケージ内部にて完結し、パッケージ外部に固有鍵データを出力することなく、識別データを生成可能な構成を採用可能である。
　また、イメージセンサと信号処理回路とを備えたＳｏＣ (System on Chip)において、鍵および識別データを生成する信号処理をチップ内部にて完結し、チップ外部に固有鍵データを出力することなく、識別データを生成可能な構成を採用可能である。
　また、本実施形態の固体撮像装置１０は、前述したように、通常の読出し駆動タイミングとは別に、リーク電流などを長時間蓄積するための駆動タイミングを備えるように構成可能である。また、アナログアンプ、デジタルアンプ、または、ＡＤＣのフルスケール電圧を縮小し、リーク電圧の蓄積電圧を強調して出力しても良い。また、複数行あるいは複数フレームのデータを平均化、または加算することで、ランダムノイズ成分を低減しても良い。
　以下に、本発明の変形例について説明する。
（変形例１）
　図２３は、本発明の実施形態に係る固体撮像装置の暗号化処理系の変形例を説明するための図である。
　上記した暗号化処理系８０に対して、図２３に示すように、公開鍵ＰＢＫＹを用いることにより、たとえば写真等の画像データの閲覧は可能であるが、編集することは不可として、鍵による証拠能力を付与することが可能となる。
　本実施形態の固体撮像装置（ＣＭＯＳイメージセンサ）１０Ｂの暗号化処理系において生成された固有鍵ＫＹから秘密鍵ＰＲＫＹおよび公開鍵ＰＢＫＹを作成する。
　秘密鍵ＰＲＫＹは、誰にも知られないように、アクセスが制限されたメモリ等に保管される。
　公開鍵ＰＢＫＹは、公開鍵サーバなどに登録して誰でもダウンロードできるように保管される。
　秘密鍵ＰＢＫＹと公開鍵ＰＢＫＹは、次のような関係にある。
　秘密鍵ＰＢＫＹと公開鍵ＰＢＫＹは、互いに関係はあるが、公開鍵ＰＢＫＹをいくら調べても秘密鍵ＰＲＫＹがどうなっているかわからない。
　そして、秘密鍵ＰＲＫＹで暗号化した文書等はペアの公開鍵ＰＢＫＹでないと元に戻せない。
　逆に、公開鍵ＰＢＫＹで暗号化することもできるが、秘密鍵ＰＲＫＹでないと元にもどせない。
　図２３の構成に関連付けると、秘密鍵ＰＲＫＹで保護された写真等を含む画像関連データは、閲覧可能であるが編集は不可能である。たとえばこの場合、撮影カメラが証明でき証拠能力があるといえる。
　また、公開鍵ＰＢＫＹで開錠して閲覧できて編集可能データとなるが、元に戻せない。この場合、証拠能力はないといえる。
（変形例２）
　図２４は、本発明の実施形態に係る固体撮像装置の暗号化処理系の他の変形例を説明するための図である。
　この変形例では、図２４に示すように、動画に透かしのような識別画像ＤＳＩＭを挟み込む方法が提示されている。
　この例では、動画の通常の画像ＭＶＰＣに一定間隔ごとに識別画像ＤＳＩＭが挿入される。通常の画像ＭＶＰＣに対してはＣＤＳ処理が行われ、透かし役目の識別画像ＤＳＩＭに対してはＣＤＳ処理は行われない。
　この例においては、図１６、図１７、図１８のいずれかの通常動作モードＭＤＵで動作させ、リセットレベルは減算しない。
　識別は前後の画像との差分より個体固有のばらつきであることを証明する。
　この変形例によれば、鍵生成のような処理負荷が発生しない。
　以上説明した固体撮像装置１０は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
　図２５は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
　本電子機器１００は、図２５に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）１１０を有する。
　さらに、電子機器１００は、このＣＭＯＳイメージセンサ１１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）１２０を有する。
　電子機器１００は、ＣＭＯＳイメージセンサ１１０の出力信号を処理する信号処理回路(ＰＲＣ)１３０を有する。
　信号処理回路１３０は、ＣＭＯＳイメージセンサ１１０の出力信号に対して所定の信号処理を施す。
　信号処理回路１３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
　上述したように、ＣＭＯＳイメージセンサ１１０として、前述した固体撮像装置１０を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
　そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

Claims (40)

  1. 　フォトダイオードを含む複数の画素が行列状に配列された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかを用いて固有鍵を生成する鍵生成部と
    　を有する固体撮像装置。
  2. 　前記鍵生成部は、
    　　前記画素のばらつき情報を用いて前記固有鍵を生成し、
    　　前記画素のばらつき情報としてリーク電流と位置情報を用いる
    　請求項１記載の固体撮像装置。
  3. 　前記鍵生成部は、
    　　一定以上のリーク電流を示す画素の位置情報を用いて前記固有鍵を生成する
    　請求項２記載の固体撮像装置。
  4. 　前記鍵生成部は、
    　　リーク電流順の上位の画素の集合を情報として前記固有鍵を生成する
    　請求項３記載の固体撮像装置。
  5. 　前記鍵生成部は、
    　　前記集合の列方向および行方向アドレスを用いて前記固有鍵を生成する
    　請求項４記載の固体撮像装置。
  6. 　前記鍵生成部は、
    　　前記画素のリーク電流として前記フォトダイオードのリーク電流を用いる
    　請求項２記載の固体撮像装置。
  7. 　前記鍵生成部は、
    　　前記画素部の有効画素以外の無効画素領域の情報を用いて前記固有鍵を生成する
    　請求項６記載の固体撮像装置。
  8. 　前記無効画素領域において、フォトダイオード表面の第１導電型シールドが除去されている
    　請求項７記載の固体撮像装置。
  9. 　前記フォトダイオードのリーク電流が変動する
    　請求項６記載の固体撮像装置。
  10. 　前記画素は、
    　　前記フォトダイオードに蓄積された電荷が転送されるフローティングディフュージョンを含み、
    　前記鍵生成部は、
    　　前記画素のリーク電流として前記フローティングディフュージョンのリーク電流を用いる
    　請求項２記載の固体撮像装置。
  11. 　前記画素は、
    　　前記フォトダイオードに蓄積された電荷が転送されるフローティングディフュージョンの電位に応じた画素信号を出力するソースフォロワトランジスタを含み、
    　前記鍵生成部は、
    　　前記画素のばらつき情報として前記ソースフォロワトランジスタのしきい値のばらつきを用いる
    　請求項２記載の固体撮像装置。
  12. 　前記画素のばらつき情報を取得する情報取得部を有し、
    　前記情報取得部は、
    　　前記画素のリーク情報を、しきい値に関連付けて取得する
    　請求項１記載の固体撮像装置。
  13. 　前記情報取得部は、
    　　判定しきい値付近の環境変動により判定結果が変動する傾向にある領域のデータを除外して、鍵を生成するためのばらつき情報を取得する
    　請求項１２記載の固体撮像装置。
  14. 　前記情報取得部は、
    　　前記しきい値が複数設定され、複数のしきい値との関連で情報を区別する
    　請求項１２記載の固体撮像装置。
  15. 　前記しきい値を環境に応じて変化させる
    　請求項１２記載の固体撮像装置。
  16. 　前記情報取得部は、
    　　前記画素のばらつき情報を取得する画素領域を任意に指定可能である
    　請求項１２記載の固体撮像装置。
  17. 　前記情報取得部は、
    　　指定する前記画素領域を、ダイナミックに変化させることが可能である
    　請求項１６記載の固体撮像装置。
  18. 　前記読み出し部は、
    　　前記画素部から画素信号の読み出しを行う行読み出しの順をランダムに変更可能である
    　請求項１記載の固体撮像装置。
  19. 　前記読み出し部は、
    　　前記画素部の各列から出力される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）を有し、
    　前記鍵生成部は、
    　　前記読み出し部の前記ＡＤＣのばらつき情報を用いて前記固有鍵を生成する、
    　請求項１記載の固体撮像装置。
  20. 　前記読み出し部は、
    　　前記画素部の各列から出力される画素信号を増幅するアンプ（増幅器）を有し、
    　前記鍵生成部は、
    　　前記読み出し部の前記アンプのばらつき情報を用いて前記固有鍵を生成する
    　請求項１記載の固体撮像装置。
  21. 　前記読み出し部は、
    　　前記画素部の各列から出力される画素信号をサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路を有し、
    　前記鍵生成部は、
    　　前記読み出し部の前記Ｓ／Ｈ回路のばらつき情報を用いて前記固有鍵を生成する
    　請求項１記載の固体撮像装置。
  22. 　前記読み出し部のばらつき情報をしきい値に関連付けて取得する情報取得部を有する
    　請求項１９記載の固体撮像装置。
  23. 　前記情報取得部は、
    　　判定しきい値付近の環境変動により判定結果が変動する傾向にある領域のデータを除外して、鍵を生成するためのばらつき情報を取得する
    　請求項２２記載の固体撮像装置。
  24. 　前記読み出し部は、
    　　前記画素部の各列から出力される画素信号に対して所定の処理が施された信号を記憶するカラムメモリとしてのＳＲＡＭを有し、
    　前記鍵生成部は、
    　　前記読み出し部の前記カラムメモリのＳＲＡＭの出力を用いて前記固有鍵を生成する
    　請求項１記載の固体撮像装置。
  25. 　前記鍵生成部は、
    　　前記読み出し部のアナログデジタル変換器（ＡＤＣ）、アンプ、またはサンプルホールド（Ｓ／Ｈ）回路のばらつき情報を用いて前記固有鍵を生成する第１機能と、
    　　前記読み出し部のカラムメモリのＳＲＡＭの出力を用いて前記固有鍵を生成する第２機能と、を含み、
    　　前記第１機能により生成された前記固有鍵と、前記第２機能により生成された前記固有鍵とを演算することにより、固有鍵を生成する
    　請求項１記載の固体撮像装置。
  26. 　前記鍵生成部は、
    　　ファジー抽出器（Fuzzy Extractor）により鍵の生成を行う
    　請求項１記載の固体撮像装置。
  27. 　前記鍵生成部は、
    　　初期に鍵を生成して得られたヘルパーデータと前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかを用いて固有鍵を生成する
    　請求項２６記載の固体撮像装置。
  28. 　前記鍵生成部で生成された前記固有鍵と、当該固体撮像装置で取得した取得データとを組み合わせて識別データを生成する識別データ生成部を含む
    　請求項１記載の固体撮像装置。
  29. 　前記取得データは、少なくとも画素、日付、温度、ＧＰＳに関するデータのうちの少なくともいずれかのデータである
    　請求項２８記載の固体撮像装置。
  30. 　前記識別データ生成部で生成された前記識別データと前記読み出し部による読み出しデータに基づく画像データを一体化して出力する一体化部を含む
    　請求項２８記載の固体撮像装置。
  31. 　前記識別データ生成部は、
    　　前記固有鍵に関する情報を認識していない場合は、正しい識別データの作成が不可である
    　請求項３０記載の固体撮像装置。
  32. 　前記鍵生成部により生成された前記固有鍵に応じた秘密鍵および公開鍵が作成され、
    　前記秘密鍵で暗号化された画像データは、
    　　閲覧可能であるが編集は不可能であり、
    　　前記公開鍵で開錠して閲覧できて編集可能データとなるが、元に戻せない
    　請求項３１記載の固体撮像装置。
  33. 　前記一体化部は、
    　　一体化する鍵情報を用いて階層的に画像部分にマスクをする機能を含む
    　請求項３０記載の固体撮像装置。
  34. 　前記一体化部は、
    　　一体化する鍵情報を用いて画像に電子透かしを入れる機能を含む
    　請求項３０記載の固体撮像装置。
  35. 　前記固体撮像装置の各構成要素が同一パッケージ内に搭載されている
    　請求項１記載の固体撮像装置。
  36. 　チップ出荷時の鍵データがメモリに書き込まれている
    　請求項１記載の固体撮像装置。
  37. 　前記鍵生成部は、
    　　前記画素部の有効画素の読み出し時以外の期間に前記固有鍵の生成を行う
    　請求項１記載の固体撮像装置。
  38. 　フォトダイオードを含む複数の画素が行列状に配列された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　を含む固体撮像装置の駆動方法であって、
    　前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかの情報を取得する情報取得ステップと、
    　前記情報取得ステップで取得したばらつき情報を用いて固有鍵を生成する鍵生成ステップと
    　を有する固体撮像装置の駆動方法。
  39. 　前記鍵生成ステップでは、
    　　前記画素部の有効画素の読み出し時以外の期間に前記固有鍵の生成を行う
    　請求項３８記載の固体撮像装置の駆動方法。
  40. 　固体撮像装置と、
    　前記固体撮像装置に被写体像を結像する光学系と、を有し、
    　前記固体撮像装置は、
    　　フォトダイオードを含む複数の画素が行列状に配列された画素部と、
    　　前記画素部から画素信号の読み出しを行う読み出し部と、
    　　前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかを用いて固有鍵を生成する鍵生成部と、を含む
    　電子機器。
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