WO2019188411A1 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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WO2019188411A1
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pixel
data
storage unit
unit
signal
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PCT/JP2019/010834
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俊介 大倉
慎一郎 松尾
白畑　正芳
藤野　毅
汐崎　充
久保田　貴也
Original Assignee
ブリルニクスジャパン株式会社
学校法人立命館
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H—ELECTRICITY
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device, a driving method for the solid-state imaging device, and an electronic apparatus.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensor solid-state imaging device
  • CMOS image sensors are widely applied as a part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Yes.
  • CMOS image sensors used for optical imaging in various fields is large, and it is expected that demand will continue to increase due to an increase in on-board cameras and other on-board applications.
  • IoT Internet of Things
  • Data obtained by IoT is collected by a computer on the cloud side via the Internet, and the analyzed result can be transmitted again to the IoT side as information.
  • IoT Internet of Things
  • an in-vehicle sensor for realizing fully automatic driving or the like can be regarded as IoT, and falsification of acquired data may cause serious damage such as an accident.
  • the IoT sensor As described above, it is important to increase the security of the IoT sensor, which is the entrance of information in the IoT era.
  • a means for confirming that an unauthorized sensor is not connected and that data acquired by the sensor has not been tampered with is necessary.
  • the signal after the digitized microcomputer chip is protected, but the signal immediately after coming out of the sensor chip is not necessarily protected. The reason is that a low cost is required for a single sensor as a component, and security technology that becomes an extra circuit is not widespread.
  • PUF Physical Unclonable Function
  • LSI security technology a technology that extracts variations in a semiconductor as physical features and obtains device-specific outputs.
  • a PUF is a circuit that extracts a minute performance shift caused by variations in threshold values of transistors generated at the time of manufacture and outputs it as a unique ID. It is possible to prevent falsification of information by authenticating a device using a unique ID generated by this PUF or adding a message authentication code (MAC) for ensuring authenticity to acquired data.
  • MAC message authentication code
  • CMOS image sensor PUF (CIS) is provided with a security function by extracting pixel variations of the CIS without using an extra circuit and adding it to the individual image-specific information.
  • CIS-PUF has been proposed.
  • Non-Patent Document 1 proposes a CMOS image sensor PUF (CIS-PUF) that generates a unique ID of a PUF from pixel variation information in a CMOS image sensor as a countermeasure for preventing sensor device authentication and image data tampering. Has been.
  • CIS-PUF CMOS image sensor PUF
  • the CIS-PUF is obtained by extracting at least one of pixel variation of the CMOS image sensor and variation information of the reading unit and applying it to the PUF.
  • CDS correlated double sampling
  • the CIS-PUF takes a picture by operating the CDS circuit. It has a normal imaging mode (normal operation mode) and a security mode (PUF mode or response creation mode MDR) for imaging without operating the CDS circuit.
  • Non-Patent Document 1 in the PUF mode, the potential obtained from the clip circuit existing for each column is used as a reference potential, and the difference from the reset potential of each pixel is extracted to extract the variation for each pixel.
  • a digital value of a plurality of bits related to difference data corresponding to variations in pixel transistors is output, which is 1/0 based on the magnitude relationship of the threshold voltages of adjacent transistors. Get a response. If there is a large difference in the value of the pixel transistors to be compared, the threshold voltage does not invert even if the environmental conditions such as noise, temperature, and voltage fluctuate, so it can be determined that the bit is stable. .
  • the PUF response generation using the pixel variation of the CIS-PUF is the output value (LSB value) of the two source follower transistors SF-Tr adjacent in the vertical direction (up and down) that is the pixel signal readout direction.
  • LLB value the output value of the two source follower transistors SF-Tr adjacent in the vertical direction (up and down) that is the pixel signal readout direction.
  • the upper and lower output values are compared, the upper output value is larger than the lower output value (up> down), “1”, and the upper output value is smaller than the lower output value (up ⁇ lower). ) “0”.
  • the present invention it is possible to realize signal processing for removing random noise and FPN with a small number of storage units, and thus to prevent an increase in device cost due to a processing circuit. It is in providing a drive method and an electronic device.
  • a solid-state imaging device generates a normal image, a pixel unit in which a plurality of pixels having a photoelectric conversion function are arranged in a matrix, a reading unit that reads pixel signals from the pixel unit, and a normal image
  • a signal processing circuit including a response data generation unit that generates response data in association with at least one of the pixel variation information and the readout unit variation information in a security mode different from the normal operation mode, In the security mode, the readout unit takes a difference between a clip signal as a reference level in the readout direction and a pixel reset signal that is a reset level of each pixel from a plurality of pixels in the readout direction of the pixel signal.
  • the difference data is sequentially acquired, and the signal processing circuit includes an arithmetic unit, at least two first storage units, and And the first difference data of each pixel acquired by the reading unit in at least one of the first storage unit and the second storage unit in the security mode.
  • the calculation result of the calculation unit is selectively stored, and the calculation unit performs an averaging process between the first difference data of two pixels of the plurality of pixels in the readout direction of a pixel signal.
  • the average processing result is stored in at least one of the first storage unit and the second storage unit.
  • a method for driving a solid-state imaging device including a pixel unit in which a plurality of pixels having a photoelectric conversion function are arranged in a matrix, and a reading unit that reads a pixel signal from the pixel unit.
  • a clip signal as a reference level in the readout direction and a pixel reset signal that is a reset level of each pixel from a plurality of pixels in the readout direction of the pixel signal
  • a read step for sequentially obtaining first difference data that takes a difference between the response data and response data for generating response data in association with at least one of the pixel variation information and the readout unit variation information in the security mode.
  • a signal processing step including a data generation step, and in the signal processing step, In the security mode, the first difference data of each pixel acquired by the reading step is selectively stored in at least one of the first storage unit and the second storage unit, and a calculation step is performed.
  • An electronic apparatus includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes a plurality of pixels having a photoelectric conversion function. Are arranged in a matrix, a readout unit that reads out a pixel signal from the pixel unit, and a variation mode of the pixel and a variation of the readout unit in a security mode different from a normal operation mode that generates a normal image And a signal processing circuit including a response data generation unit that generates response data in association with at least one of the information, and in the security mode, the reading unit is configured to output the pixel signal from a plurality of pixels in the pixel signal reading direction.
  • the signal processing circuit includes an arithmetic unit, at least two first storage units and a second storage unit, and in the security mode, the first storage unit and The first difference data of each pixel acquired by the readout unit is selectively stored in at least one of the second storage units, the calculation result of the calculation unit is selectively stored, and the calculation A unit performs an averaging process between the first difference data of two pixels of the plurality of pixels in the readout direction of a pixel signal, and the averaging process result is the first storage unit and the second storage unit
  • the first difference data of each pixel acquired by the readout unit is selectively stored in at least one of the second storage units
  • the calculation result of the calculation unit is selectively stored
  • the calculation A unit performs an averaging process between the first difference data of two pixels of the plurality of pixels in the readout direction of a pixel signal
  • the averaging process result is the first storage unit and the second storage unit
  • the present invention it is possible to realize signal processing for removing random noise and FPN with a small amount of memory (memory), and it is possible to prevent an increase in apparatus cost due to the processing circuit.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a diagram for explaining an overview of a challenge and response authentication (Challenge & Response (CR authentication)) system.
  • FIG. 3A and FIG. 3B are diagrams for explaining device authentication in the present embodiment.
  • FIG. 4A and FIG. 4B are diagrams for explaining data integrity authentication in the present embodiment.
  • FIG. 5A and FIG. 5B are first diagrams for explaining the data encryption processing in the present embodiment.
  • FIG. 6A to FIG. 6C are second diagrams for explaining the data encryption processing in the present embodiment.
  • FIG. 7 is a circuit diagram illustrating an example of a pixel according to the present embodiment.
  • FIGS. 11A to 11E are diagrams showing operation waveforms and the like of main parts in the normal operation mode and the response generation mode when the threshold variation information of the source follower transistor is adopted as the pixel variation information. It is.
  • FIG. 11A to 11E are diagrams showing operation waveforms and the like of main parts in the normal operation mode and the response generation mode when the threshold variation information of the source follower transistor is adopted as the pixel variation information. It is.
  • FIG. 12 shows a pixel readout and a column readout arranged for each column according to the present embodiment, including an information acquisition unit suitable for acquiring variation information forming the main part of the CMOS image sensor PUF (CIS-PUF). It is a figure which shows the outline
  • FIG. 13 is a diagram illustrating how a PUF response is generated using pixel variation of the CIS-PUF in FIG.
  • FIG. 14 is a diagram illustrating a first configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process of the present embodiment.
  • FIGS. 15A to 15H are timing charts for explaining the averaging process and determination process of the circuit of FIG. FIG.
  • FIG. 16 is a diagram illustrating a second configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process of the present embodiment.
  • FIGS. 17A to 17D are timing charts for explaining the averaging process and the determination process of the circuit of FIG.
  • FIG. 18 is a diagram illustrating a third configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process according to the present embodiment.
  • 19A to 19D are timing charts for explaining the averaging process and the determination process of the circuit of FIG.
  • FIG. 20 is a diagram illustrating a fourth configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process of the present embodiment.
  • FIGS. 17A to 17D are timing charts for explaining the averaging process and the determination process of the circuit of FIG.
  • FIG. 18 is a diagram illustrating a third configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and
  • 21A to 21K are diagrams showing an example of the port configuration of the dual port memory of FIG. 20 and operation waveforms at each port.
  • 22A to 22C are timing charts for explaining the averaging process and determination process of the circuit of FIG.
  • FIG. 23 is a diagram illustrating a fifth configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process according to the present embodiment.
  • 24A to 24I are diagrams showing an example of the port configuration of the 2-port memory of FIG. 23 and operation waveforms at each port.
  • FIGS. 25A to 25C are timing charts for explaining the averaging process and the determination process of the circuit of FIG. FIG.
  • FIG. 26 is a diagram illustrating a sixth configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process according to the present embodiment.
  • FIGS. 27A to 27G are diagrams showing examples of the port configuration of the FIFO of FIG. 26 and operation waveforms at each port.
  • 28A to 28C are timing charts for explaining the averaging process and the determination process of the circuit of FIG.
  • FIG. 29 is a diagram showing reproducibility and uniqueness as PUF performance obtained by the response generation method shown in FIGS. 12 and 13.
  • FIG. 30 is a diagram showing FPR and FNR obtained from uniqueness and reproducibility.
  • FIG. 31 is a diagram illustrating an example of a Lehmer code.
  • FIG. 32 is a diagram showing a correspondence table between binary codes and Gray codes.
  • FIG. 33 is a diagram for explaining a processing procedure when the Lehmer-Gray method (LG method) is applied to the CIS-PUF.
  • FIG. 34 is a diagram showing the appearance ratio of responses when the Lehmer-Gray method is applied to CIS-PUF.
  • 36 (A) and 36 (B) are diagrams showing a table summarizing the average and standard deviation of HD of reproducibility and uniqueness.
  • FIG. 37 is a diagram showing FNR and FPR obtained from reproducibility and uniqueness.
  • FIG. 38 is a table showing threshold values at which FNR and FPR are 0.001 ppm or less.
  • FIG. 39 is a table showing the lengths of responses generated from N outputs in a table.
  • FIG. 40 is a diagram showing a table in which the number of individuals that can be discriminated is calculated from the information amount I of the 128-bit ID and the obtained threshold value.
  • FIG. 42 is a diagram illustrating an example of a configuration of an electronic apparatus to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • Memory 90 ... Reading unit 10 ... CR authentication system 200 ... CIS-PUF chip 300 ... Microcomputer (microcomputer) 310 ... Control I / F 400 ... Electronic equipment, 410 ... CMOS image sensor (IMGSNS), 420 ... optical system, 430 ... signal processing circuit (PRC).
  • microcomputer microcomputer
  • IGSNS CMOS image sensor
  • PRC signal processing circuit
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device 10 is configured by, for example, a CMOS image sensor.
  • the solid-state imaging device 10 includes a pixel unit 20 as an imaging unit, a vertical scanning circuit (row scanning circuit) 30, a reading circuit (column reading circuit) 40, and a horizontal scanning circuit (column scanning). Circuit) 50, timing control circuit 60, and signal processing circuit 70 as main components.
  • the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the timing control circuit 60 constitute a pixel signal readout unit 90.
  • the solid-state imaging device 10 is a CMOS image sensor PUF (CIS-PUF) that generates a unique ID of a PUF from pixel variations in a CMOS image sensor as a countermeasure for preventing device authentication and image data tampering. Is formed.
  • the solid-state imaging device 10 is unique in association with at least one of pixel variation information and readout unit variation information when generating a PUF response (hereinafter also referred to as a PUF response) in the CIS-PUF. It is configured to be able to generate response data including a key.
  • the CIS-PUF according to the present embodiment extracts at least one of the pixel variation of the CMOS image sensor and the variation information of the reading unit and applies it to the PUF. Originally, most of the pixel variation is removed by the CDS circuit, but the CIS-PUF according to the present embodiment operates in the normal imaging mode (normal operation mode) in which the CDS circuit is operated and the CDS circuit is not operated. It has a security mode for shooting (PUF mode or response creation mode MDR).
  • the solid-state imaging device 10 generates, as an example, pixel information that is a PUF response and first variation information corresponding to pixel transistor variation information when generating variation information of the readout unit 90.
  • a digital value (LSB value) of a plurality of bits related to the difference data is output, and 1/0 response data is obtained from the magnitude relationship of the threshold voltages of adjacent transistors.
  • the magnitude relationship with the threshold voltage VTH is not reversed even if environmental conditions such as noise, temperature, and voltage fluctuate. It can be determined that the bit is stable.
  • the reading unit 90 has a plurality of pixels (this embodiment) in the pixel signal reading direction (vertical direction, wiring direction of the vertical signal line).
  • the first difference data SDF1 obtained by taking the difference between the clip signal as the reference level (reference potential) in the readout direction and the pixel reset signal that is the reset level of each pixel in order from one pixel unit as an example. get.
  • the signal processing circuit 70 basically includes an arithmetic unit and at least two first and second memories as storage units, and reads out to at least one of the two memories in the security mode.
  • the first difference data SDF1 of each pixel acquired by the unit 90 is selectively stored, and the calculation result of the calculation unit is selectively stored.
  • the arithmetic unit performs an averaging process between the first difference data of the two pixels of the plurality of pixels in the pixel signal readout direction, and the averaging process result data is stored in at least one of the first memory and the second memory.
  • the arithmetic unit obtains the second difference data SDF2 obtained by taking a difference between the two pixels for the data subjected to the averaging process, and obtains the obtained second difference data SDF2 in the first memory and the second memory.
  • the signal processing circuit 70 performs binarization by determining the magnitude between two adjacent pixels based on the acquired second difference data SDF2.
  • the signal processing circuit 70 includes the response data generation unit 80 (800), and response data in a security mode different from the normal operation mode MDU that generates a normal image.
  • the information security signal processing including the generation processing is configured to be possible.
  • the signal processing circuit 70 of the present embodiment has a video interface (I / F) 710 capable of performing communication related to authentication processing and the like with a microcomputer (hereinafter referred to as a microcomputer) as a control device.
  • the signal processing circuit 70 performs the information security signal processing so that the image data frame rate can be prevented from decreasing due to the processing time of the signal processing for information security, and the increase in apparatus cost by the processing circuit can be prevented.
  • the image signal processing is performed as signal processing during a blanking period or signal processing for each row (line).
  • the information security signal processing performed by the signal processing circuit 70 is at least one of response data generation processing, device authentication, data integrity authentication, and data encryption.
  • the information security signal processing includes authentication processing in which the pixel address is a challenge and the response data generated in a predetermined procedure is a response.
  • the signal processing circuit 70 can increase the number of challenges and responses (Challenge & Response (CR authentication)) while ensuring authentication accuracy without requiring troublesome work.
  • a multi-bit conversion unit 720 having a function of multi-biting variation information that is a PUF response read for generating response data is configured.
  • the multi-bit conversion unit 720 of the signal processing circuit 70 extracts the variation information as one block as multi-bit processing, encodes it with a Lehmer code, and gray-codes the information obtained by the Lehmer encoding.
  • the LG (Lehmer-Gray) method which is performed by converting into a code (Gray code), is employed. The multi-bit processing by the LG method will be described in detail later.
  • the authentication accuracy to be ensured when performing authentication is a probability FPR (recognizing a fake as genuine as an index of authentication accuracy based on uniqueness and reproducibility data of information security signal processing. False Positive Rate) and a probability FNR (False Negative Rate) for recognizing a genuine object as a fake can be obtained and evaluated (determined or selected) based on the probability FPR and the probability FNR.
  • FPR probability Positive Rate
  • FNR False Negative Rate
  • the CIS-PUF is a PUF in which the pixel address is a challenge and 1/0 data generated by a predetermined procedure is a response.
  • challenge and response authentication Challenge & Response (CR authentication)
  • CR authentication Challenge & Response
  • device authentication, data integrity authentication, and data encryption processing which are one of the features of the present embodiment, will be described.
  • FIG. 2 is a diagram for explaining an overview of a challenge and response authentication (Challenge & Response (CR authentication)) system.
  • the CR authentication system 100 in FIG. 2 includes a CIS-PUF chip 200 on which the solid-state imaging device 10 according to the present embodiment is mounted, and a microcomputer (hereinafter referred to as a microcomputer) 300.
  • the CIS-PUF chip 200 has a video interface (Video I / F) 210 as the video interface 710 in FIG. 1, and the microcomputer 300 has a control interface (Control I / F) 310.
  • the CR authentication system 100 using the CIS-PUF has a pre-registration mode and an authentication mode, and information on the CIS-PUF chip 200 needs to be registered on the microcomputer 300 side before performing authentication.
  • the pre-registration mode IDs of all the pixels are generated from the PUF mode side and stored in a safe area of the microcomputer 300.
  • the authentication microcomputer 300 in the authentication mode, the authentication microcomputer 300 first transmits a PUF mode command to the CIS-PUF chip 200 (step ST1). In response to this, the CIS-PUF chip 200 performs shooting in the PUF mode and obtains a PUF mode image. Next, the microcomputer 300 uses a random number generator (RNG) 301 to determine which pixel is used to generate an ID using a random number, and transmits the address designation to the CIS-PUF chip 200 as challenge information (step ST2). . The CIS-PUF chip 200 cuts out a PUF mode image in accordance with the received address designation and generates 1/0 data.
  • RNG random number generator
  • the CIS-PUF chip 200 transmits this ID to the microcomputer 300 as a response to the challenge (step ST3).
  • the microcomputer 300 cuts out the ID of the designated address from the 1/0 data registered in advance and compares it with the ID received from the CIS-PUF chip 200. If the IDs match, authentication is successful (step ST4).
  • FIG. 3A and FIG. 3B are diagrams for explaining device authentication in the present embodiment.
  • the signal processing circuit 70 which is a part of the CIS-PUF chip 200 receives the challenge of the pixel address XY from the microcomputer 300 as the control device during pixel reading, and registers in the CIS-PUF chip 200. Write the received address.
  • the pixel is accessed according to the Y address received during the vertical blanking period PVB.
  • the pixel signal is processed during the vertical blanking period PVB to obtain a device ID with improved reproducibility and uniqueness.
  • the device ID acquired during the vertical blanking period PVB or the next pixel readout period is transmitted to the microcomputer 300 as a response to the challenge.
  • the microcomputer 300 checks the device ID for authentication. For example, in the case of streaming video data, the authentication is performed in any period of one frame, one second, one minute, one hour, or one day.
  • FIG. 4A and FIG. 4B are diagrams for explaining data integrity authentication in the present embodiment.
  • the signal processing circuit 70 that is a part of the CIS-PUF chip 200 sets a pixel address for acquiring a device ID.
  • the device ID is obtained from the variation information of the pixel addressed during the vertical blanking period PVB.
  • a row (line) pixel signal is read, and a data tag having a device ID as a unique key and a line pixel signal as a message is generated by a message authentication code (MAC) function.
  • MAC message authentication code
  • the pixel address, the line pixel signal, and The data tag is transferred to the microcomputer 300 which is a control device that performs integrity authentication.
  • the microcomputer 300 on the receiver side executes the MAC process using the same key generated together with the pixel address and the pixel data for consistency verification.
  • the pixel address can be arbitrarily changed at any time.
  • FIG. 5A and FIG. 5B are first diagrams for explaining the data encryption processing in the present embodiment.
  • FIG. 6A to FIG. 6C are second diagrams for explaining the data encryption processing in the present embodiment.
  • the signal processing circuit 70 which is a part of the CIS-PUF chip 200 sets a pixel address for acquiring a device ID.
  • the device ID is obtained from the variation information of the pixel addressed during the vertical blanking period PVB.
  • the pixel signal of the first row (Line 1) is read from the pixel unit 20, and the pixel signal is stored in an internal line memory. While the pixel signal of the second row (Line 2) is being read from the pixel unit 20, the pixel signal of the first row (Line 1) is encrypted with a key that is a device ID.
  • the encrypted pixel signal and pixel address of the first row (Line 1) are subjected to decryption processing as a controller side ISP (Image Signal Processor).
  • ISP Image Signal Processor
  • the microcomputer 300 decrypts the encrypted pixel value of the first row (Line 1) with the same key.
  • CMOS image sensor CIS
  • line-by-line encryption realizes negligible circuit costs.
  • information security signal processing such as device authentication, data integrity authentication, and data encryption is performed as signal processing for a blanking period of image signal processing or signal processing for each row (line).
  • information security signal processing such as device authentication, data integrity authentication, and data encryption is performed as signal processing for a blanking period of image signal processing or signal processing for each row (line).
  • pixel unit 20 (Basic configuration of pixel and pixel unit 20)
  • pixel unit 20 a plurality of pixels including photodiodes (photoelectric conversion elements) and in-pixel amplifiers are arranged in a two-dimensional matrix (matrix) of n rows ⁇ m columns.
  • FIG. 7 is a circuit diagram showing an example of a pixel according to the present embodiment.
  • the pixel PXL includes, for example, a photodiode (PD) that is a photoelectric conversion element.
  • the photodiode PD includes one transfer transistor TG-Tr, one reset transistor RST-Tr, one source follower transistor SF-Tr, and one select transistor SEL-Tr.
  • the photodiode PD generates and accumulates signal charges (electrons here) in an amount corresponding to the amount of incident light.
  • signal charges electrospray charges
  • each transistor is an n-type transistor
  • the signal charge may be a hole or each transistor may be a p-type transistor.
  • the reset transistor RST-Tr, the source follower transistor SF-Tr, and the selection transistor SEL-Tr are shared among a plurality of photodiodes. Is also effective, and also effective when a three-transistor (3Tr) pixel having no selection transistor is employed.
  • the transfer transistor TG-Tr is connected between the photodiode PD and a floating diffusion FD (floating diffusion layer) and is controlled through a control signal TG.
  • the transfer transistor TG-Tr is selected during the period when the control signal TG is at the high level (H) and becomes conductive, and transfers the electrons photoelectrically converted by the photodiode PD to the floating diffusion FD.
  • the reset transistor RST-Tr is connected between the power supply line VRst and the floating diffusion FD, and is controlled through a control signal RST. Note that the reset transistor RST-Tr may be connected between the power supply line VDD and the floating diffusion FD, and may be configured to be controlled through the control signal RST. The reset transistor RST-Tr is selected when the control signal RST is at the H level and becomes conductive, and resets the floating diffusion FD to the potential of the power supply line VRst (or VDD).
  • the source follower transistor SF-Tr and the selection transistor SEL-Tr are connected in series between the power supply line VDD and the vertical signal line LSGN.
  • a floating diffusion FD is connected to the gate of the source follower transistor SF-Tr, and the selection transistor SEL-Tr is controlled through a control signal SEL.
  • the selection transistor SEL-Tr is selected when the control signal SEL is H and becomes conductive.
  • the source follower transistor SF-Tr outputs the column output analog signal VSL corresponding to the potential of the floating diffusion FD to the vertical signal line LSGN.
  • the gates of the transfer transistor TG-Tr, the reset transistor RST-Tr, and the selection transistor SEL-Tr are connected in units of rows. Is called.
  • the pixel unit 20 Since the pixel unit 20 has n rows ⁇ m columns of pixels PXL, there are n control lines for the control signals SEL, RST, and TG, respectively, and m vertical signal lines LSGN.
  • the control lines for the control signals SEL, RST, and TG are represented as one row scanning control line.
  • the vertical scanning circuit 30 drives the pixels through the row scanning control lines in the shutter row and the readout row in accordance with the control of the timing control circuit 60. In addition, the vertical scanning circuit 30 outputs a row selection signal of a row address of a read row that reads out the signal and a shutter row that resets the charge accumulated in the photodiode PD in accordance with the address signal.
  • the readout circuit 40 includes a plurality of column signal processing circuits (not shown) arranged corresponding to the respective column outputs of the pixel unit 20, and is configured to allow column parallel processing by the plurality of column signal processing circuits. May be.
  • the readout circuit 40 can include a CDS circuit, an ADC (analog / digital converter; AD converter), an amplifier (AMP), a sample hold (S / H) circuit, and the like.
  • the readout circuit 40 may be configured to include an ADC 41 that converts each column output analog signal VSL of the pixel unit 20 into a digital signal, as shown in FIG. 8A, for example.
  • an amplifier (AMP) 42 that amplifies each column output analog signal VSL of the pixel unit 20 may be arranged in the readout circuit 40.
  • the read circuit 40 may include a sample hold (S / H) circuit 43 that samples and holds each column output analog signal VSL of the pixel unit 20.
  • the readout circuit 40 may include an SRAM as a column memory that stores a signal obtained by performing a predetermined process on the pixel signal output from each column of the pixel unit 20.
  • the horizontal scanning circuit 50 scans a signal processed by a plurality of column signal processing circuits such as ADC of the reading circuit 40, transfers it in the horizontal direction, and outputs it to the signal processing circuit 70.
  • the timing control circuit 60 generates timing signals necessary for signal processing of the pixel unit 20, the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the like.
  • the signal processing circuit 70 In the normal reading mode MDU, the signal processing circuit 70 generates two-dimensional image data by predetermined signal processing on the read signal read by the reading circuit 40 and subjected to predetermined processing.
  • CMOS image sensor As described above, in a solid-state imaging device (CMOS image sensor), electrons generated by photoelectric conversion with a slight amount of light are converted into voltage with a minute capacitance, and further output using a source follower transistor SF-Tr with a minute area. is doing. For this reason, it is necessary to remove minute noise such as noise generated when resetting the capacitance and element variations of transistors, and the difference between the reset level (VRST) and the luminance level (signal level: VSIG) for each pixel is output. ing.
  • VRST reset level
  • luminance level signal level: VSIG
  • CMOS image sensor by outputting the difference between the reset level and the luminance level for each pixel, the reset noise and the threshold variation can be removed, and a signal of several electrons can be detected.
  • the operation of detecting this difference is called CDS (correlated double sampling) as described above, and is a widely used technique. CDS readout is sequentially performed on all pixels arranged in an array, Normal two-
  • the operation for generating the normal two-dimensional image data is configured to be operable in the normal operation mode MDU.
  • variation information unique to the solid-state imaging device 10 pixel and readout circuit variation.
  • a unique key is generated from the information
  • identification data is generated by combining the unique key and the acquired data obtained from the solid-state imaging device 10, and the identification data is integrated into image data and output as response data RPD. If the information is not recognized, the identification data cannot be created correctly.
  • the operation relating to the generation of the unique key is configured to be operable in the response creation mode MDR (PUF mode, security mode).
  • a pixel variation pattern (variation information) unique to each chip that does not depend on peripheral luminance is output as a unique ID.
  • a clip circuit for limiting the pixel output voltage amplitude and reading the clip signal is arranged at the end of the pixel array, and in the response creation mode MDR, the pixel signal read direction (vertical direction, vertical signal line)
  • the difference between the clip signal as the reference level (reference potential) in the readout direction and the pixel reset signal that is the reset level of each pixel is obtained from a plurality of pixels (in this embodiment, in units of four pixels as an example).
  • the first difference data SDF1 is sequentially acquired.
  • the response creation mode MDR of this embodiment only the variation pattern for each pixel is output. Since the luminance level is not output, a pattern image that does not depend on the exposure conditions of the image sensor can be output.
  • the output of each pixel includes FPN and thermal noise that varies randomly from frame to frame, but since the FPN in the response creation mode MDR is more than 10 times larger than the thermal noise, a stable fixed variation pattern is displayed as a response. Data RPD can be output.
  • response data including a unique key is generated in association with at least one of pixel variation information and readout unit variation information.
  • FIG. 9 is a block diagram showing an overall outline of response data creation that is an encryption processing system according to the present embodiment.
  • FIG. 10 is a diagram schematically showing response data creation processing that is the encryption processing system of FIG. 9.
  • the response data creation unit 80 that is the encryption processing system of FIG. 9 includes an information acquisition unit 81, a key generation unit 82, an image data generation unit 83, an identification data generation unit 84, an integration unit 85, and a memory 86 as main components.
  • an information acquisition unit 81 and the key generation unit 82 are configured as separate functional blocks. However, the information acquisition unit 81 and the key generation unit 82 may be configured as one functional block. .
  • the information acquisition unit 81 acquires at least one of the variation information PFLC of the pixel PXL and the variation information CFLC of the constituent circuits of the readout circuit 40, and supplies the acquired variation information to the key generation unit 82.
  • the information acquisition unit 81 can employ the variation information of the threshold value VTH of the source follower transistor SF as the variation information of the pixels.
  • FIGS. 11A to 11E show operation waveforms and the like of main parts in the normal operation mode and the response creation mode when the variation information of the threshold value VTH of the source follower transistor SF is adopted as the variation information of the pixels.
  • FIG. 11A is a circuit diagram of the readout system of the pixel PXL
  • FIG. 11B is an operation waveform in the normal operation mode MDU
  • FIG. 11C is an operation waveform in the response creation mode MDR
  • FIG. D) shows a key pattern image obtained by binarizing variation information
  • FIG. 11E shows a relationship among an output signal, the number of pixels, and a threshold value VTH.
  • the CDS circuit 44 is connected to the vertical signal line LSGN through one terminal of the switch SW0.
  • the other terminal of the switch SW0 is connected to the supply line of the reference voltage Vref.
  • the difference in threshold value of the source follower transistor SF provided in each pixel PXL is removed by using the differential signal as an output signal of the pixel.
  • the subsequent circuit captures the reference voltage level (Vref) at time t1, and the subsequent circuit captures the pixel reset voltage level at time t2.
  • Vref reference voltage level
  • the subsequent circuit captures the pixel reset voltage level at time t2.
  • the key generation unit 82 (FIGS. 9 and 10) generates a unique key using at least one of pixel variation information acquired and supplied by the information acquisition unit 81 and variation information of the readout circuit 40.
  • the key generation unit 82 supplies the generated unique key KY to the identification data generation unit 84.
  • the key generation unit 82 generates the unique key KY during a period (for example, a blanking period) other than when the effective pixel of the pixel unit 20 is read.
  • the image data generation unit 83 in FIGS. 9 and 10 performs, for example, a two-dimensional image as shown in FIG. 10 by predetermined signal processing on a read signal read through the read circuit 40 in the normal read mode and subjected to predetermined processing. Data IMG is generated. The image data generation unit 83 supplies the generated image data IMG to the integration unit 85.
  • the image data generation unit 83 supplies the acquisition data AQD acquired from the solid-state imaging device 10 to the identification data generation unit 84.
  • the acquisition data AQD is at least one of data related to at least pixels, date, temperature, and GPS (Global Positioning System).
  • the identification data generation unit 84 generates identification data DSCD by combining the unique key KY generated by the key generation unit 82 and the acquired data AQD acquired by the solid-state imaging device 10.
  • the identification data generation unit 84 supplies the generated identification data DSCD to the integration unit 85.
  • the integration unit 85 integrates the identification data DSCD generated by the identification data generation unit 84 and the image data IMG based on the read data by the image data generation unit 83, so that the final response of the sensor chip is obtained. Output as data RPD.
  • the integration unit 85 integrates the integrated data so that the header HD, the identification data DSCD, and the image data IMG are in this order.
  • the solid-state imaging device 10 uses a CMOS image sensor PUF (generally generating a unique ID of the PUF from pixel variations in the CMOS image sensor as a countermeasure for preventing sensor authentication and image data tampering.
  • CMOS image sensor PUF generally generating a unique ID of the PUF from pixel variations in the CMOS image sensor as a countermeasure for preventing sensor authentication and image data tampering.
  • CIS-PUF generally generating a unique ID of the PUF from pixel variations in the CMOS image sensor
  • a PUF response (hereinafter also referred to as a PUF response), response data including a unique key in association with pixel variation information (and at least one of the variation information of the readout unit)
  • a PUF response (hereinafter also referred to as a PUF response)
  • response data including a unique key in association with pixel variation information (and at least one of the variation information of the readout unit)
  • a so-called encryption process for generating response data by generating a unique key and integrating identification data including the unique key and image data is performed.
  • a response data creation process capable of realizing signal processing for removing random noise and FPN with a small amount of memory, a function for multi-biting variation information, which is a PUF response read for response data generation, The explanation will focus on the evaluation of certification.
  • FIG. 12 shows a pixel readout and a column readout arranged for each column according to the present embodiment, including an information acquisition unit suitable for acquiring variation information forming the main part of the CMOS image sensor PUF (CIS-PUF). It is a figure which shows the outline
  • the pixel unit 20A and the column (column) readout circuit 40 constituting a part of the readout unit 90 of FIG. 12 are arranged vertically (up and down in the figure) in order to improve the reproducibility of the variation signal and improve the uniqueness of the variation pattern.
  • the binarization can be performed by determining the magnitude (subtraction or the like) between the two pixels.
  • the pixel unit 20A in FIG. 12 includes one floating diffusion FD, a source follower transistor SF-Tr as one source follower element, a reset transistor RST-Tr as one reset element, and a selection transistor SEL as one selection element. It has a pixel sharing structure in which ⁇ Tr is shared by a plurality of (two in this example) photodiodes PD1 and PD2 which are photoelectric conversion elements and transfer transistors TG-Tr1 and TG-Tr2 as transfer elements.
  • the pixel PXLA of the CMOS image sensor in FIG. 12 is driven by photodiodes PD1 and PD2, transfer transistors TG-Tr1 and TG-Tr2 driven by control signals TG1 and TG2 that are transfer clocks, and a control signal RST that is a reset clock.
  • the reset transistor RST-Tr, the source follower (SF) transistor SF-Tr, and the selection transistor SEL-Tr driven by a control signal SEL that is a selection clock.
  • the two photodiodes PD1 and PD2 share the reset transistor RST-Tr, the source follower (SF) transistor SF-Tr, and the selection transistor SEL-Tr.
  • the power supply line VDD of the power supply voltage Vdd, the source follower (SF) transistor SF-Tr, and the current source Id are connected in series to form a source follower circuit.
  • the voltage of the floating diffusion FD is input to the ADC 41 via the AMP 42 of the readout circuit 40 and converted into a digital value.
  • the clip circuit 44 is disposed at the pixel array end, and the clip gate CG and the diode-connected transistor M0 that are driven by the control signal CLIP that is a clip clock are disposed at the pixel array end to limit the pixel output voltage amplitude. Used to operate stably.
  • the CIS-PUF uses a characteristic variation for each pixel of the CMOS image sensor to generate a unique PUF response (pixel variation information) for each device.
  • characteristic variations include fixed pattern noise (FPN) generated at a fixed position and random noise generated randomly regardless of the position of a pixel or the like.
  • FPN fixed pattern noise
  • the CMOS image sensor is a CDS (Correlated Double Sampling) that takes the difference between the reset potential (VRST) and the signal potential (VSIG) for each pixel in order to eliminate these characteristic variations. It is carried out.
  • the CIS-PUF has a response creation mode (PUF mode) MDR which is a signal read mode in which the CDS is not operated in order to obtain variation information for the purpose of generating a PUF response.
  • PUF mode response creation mode
  • an output in which pixel variation is dominant can be obtained.
  • a solid-state imaging device (CMOS image sensor) 10A as a CIS-PUF in FIG. 12 has an array structure with 1,920 ⁇ 1,080 (full HD) pixels.
  • This solid-state imaging device (CMOS image sensor) 10A shares the source follower transistor SF-Tr with two adjacent pixels in the vertical direction (up and down in the figure), and the number of source follower transistors SF-Tr is 1,920 ⁇ 540. is there.
  • the potential obtained from the clip circuit 44 existing for each column is used as a reference potential, and the variation from pixel to pixel is extracted by taking the difference from the reset potential of each pixel.
  • the clip circuit 44 arranged for each column is first selected. At this time, the gate voltage of the diode-connected transistor M0 is VDD, and a voltage shifted from the power supply voltage by the offset voltage is held in the ADC 41 via the amplifier 42. Next, the target pixel is selected, and the charge stored in the photodiode PD is discharged by simultaneously turning on the reset transistor RST-Tr and the transfer transistor TG-Tr.
  • the potential of the floating diffusion FD which is a minute capacity, becomes VDD, and similarly, a voltage that is lowered from the power supply voltage by the offset voltage is held in the ADC 41.
  • the ADC 41 takes the difference between these voltages and obtains the first difference data SDF1, so that the offset variation between the source follower transistor SF-Tr of the pixel and the transistor CG of the clip circuit 44 is fixed pattern noise with high reproducibility.
  • the unique ID is generated using the first difference data SDF1 which is 12-bit digital data.
  • FIG. 13 is a diagram illustrating how a PUF response is generated using pixel variation of the CIS-PUF in FIG.
  • PUF response generation using pixel variation of CIS-PUF compares the second difference data SDF2 related to the output value (LSB value) of two source follower transistors SF-Tr adjacent in the vertical direction (up and down). , 1/0 data is generated.
  • the upper and lower output values are compared, and the upper output value is larger than the lower output value (up> down) “1”, and the upper output value is smaller than the lower output value. (Top ⁇ Bottom) Set to “0”.
  • the source follower transistor SF-Tr is shared by the upper and lower two pixels. For this reason, first, by taking the average of the outputs adjacent to each other vertically, one output value is obtained for one source follower transistor SF-Tr, and a map of outputs of 540 ⁇ 1,920 is obtained. Furthermore, 1/0 data of 270 ⁇ 1,920 is generated by comparing the sizes of the outputs adjacent to each other.
  • the CIS-PUF is a PUF having a pixel address as a challenge and 1/0 data generated by the above procedure as a response.
  • the pixel unit 20A and the column (column) readout circuit 40 in FIG. 12 improve the reproducibility of the variation signal and improve the uniqueness of the variation pattern between two vertical (upper and lower) pixels.
  • binarization can be performed by determining the size (subtraction or the like).
  • the ADC 41 in FIG. 12 takes the difference between these voltages and obtains the first difference data SDF1, so that the offset variation between the source follower transistor SF-Tr of the pixel and the transistor CG of the clip circuit 44 is reproducible.
  • This is high fixed pattern noise, and the signal processing circuit 70 uses this to generate a unique ID.
  • the first differential data SDF1 that is the output data of the ADC 41 is supplied to, for example, the response data creation unit 800 (80) of the signal processing circuit 70, and the following processing is performed.
  • the response data creation unit 800 performs an averaging process between two vertical pixels of the key generation data KYGD in order to improve the reproducibility of the variation signal, and two vertical pixels in order to improve the uniqueness of the variation pattern. Judgment processing is performed in which binarization is performed by determining the magnitude (subtraction or the like) between the two. It is also possible to perform a data compression process for compressing data after the determination process.
  • the above signal processing can be realized with a small circuit scale by sequentially processing, for example, every four rows without retaining the data of all pixel arrays.
  • the signal processing circuit 70 of the present embodiment signal processing for removing random noise and FPN can be realized with a small memory (storage unit), and an increase in apparatus cost due to the processing circuit is prevented. Therefore, the averaging process and the determination process are basically realized by one arithmetic unit and at least two first memories and second memories as storage units.
  • the signal processing circuit 70 selectively stores the first difference data SDF1 of each pixel acquired by the reading unit 90 in at least one of the two memories, and selects the calculation result of the calculation unit Remember me.
  • the arithmetic unit performs an averaging process between the first difference data of the two pixels of the plurality of pixels in the pixel signal readout direction, and the averaging process result data is stored in at least one of the first memory and the second memory.
  • the arithmetic unit obtains the second difference data SDF2 obtained by taking a difference between the two pixels for the data subjected to the averaging process, and obtains the obtained second difference data SDF2 in the first memory and the second memory.
  • the signal processing circuit 70 performs binarization by determining the magnitude between two adjacent pixels based on the acquired second difference data SDF2.
  • a response data creation unit of the signal processing circuit 70 that executes the averaging process and the determination process is represented by reference numeral 800.
  • the plurality of pixels in the pixel signal readout direction includes the first pixel PXLj, the second pixel PXLj + 1, the third pixel PXLj + 2, and the first pixel across four rows in the same column. This is a 4-pixel unit of 4 pixels PXLj + 3.
  • FIG. 14 is a diagram illustrating a first configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process of the present embodiment.
  • the response data creation unit 800 shown in FIG. 14 includes an arithmetic unit (arithmetic unit, AU) 810 and a first line memory 811 to a sixth line memory 816.
  • the first line memory 811 to the sixth line memory 816 are constituted by, for example, SRAM.
  • the response data creation unit 800 in FIG. 14 stores the first difference data SDF1 for four pixels using the six line memories 811 to 816, and then the computation unit 810 performs computations necessary for averaging processing and determination processing ( Addition and subtraction).
  • 14 stores the first difference data SDF1 relating to four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12) and then the minimum six lines necessary for storing the operation data. It is configured to include memory.
  • the first line memory (SRAM 1) 811 and fifth line memory (SRAM) 5) 815 is in a master-slave relationship
  • the second line memory (SRAM) 2) 812 to fourth line memory (SRAM) 4) Sequential writing (storage) to 814 is performed.
  • FIGS. 15A to 15H are timing charts for explaining the averaging process and determination process of the circuit of FIG. 15A shows the horizontal synchronization signal HD
  • FIG. 15B shows the 12-bit first difference data SDF1 by the ADC 41 of FIG. 12 inputted in synchronization with the horizontal synchronization signal HD.
  • the storage state of data 811 is shown in FIG. 2)
  • FIG. 15E shows the third line memory (SRAM).
  • FIG. 15F shows the storage state of the data 813, the fourth line memory (SRAM).
  • FIG. 15G shows the fifth line memory (SRAM 5)
  • the data storage state of 815 is shown in FIG.
  • FIG. 15 is the sixth line memory (SRAM). 6) The storage state of 816 data is shown. Note that OS in FIG. 15 indicates an offset value. In practice, this offset value OS is taken into account, but in the following description, it is assumed that there is no offset value OS.
  • the response data creation unit 800 of the signal processing circuit 70 stores, for example, the first difference data Dj of the first pixel PXLj in the first line memory (SRAM) in the response creation mode MDR that is the security mode. 1) Store in 811. Next, the first difference data Dj + 1 of the second pixel PXLj + 1 is stored in the second line memory (SRAM 2) The first line memory (SRAM) 1) The first difference data Dj of the first pixel PXLj stored in 811 is stored in the fifth line memory (SRAM). 5) Store in 815. The first difference data Dj + 2 of the third pixel PXLj + 2 is stored in the third line memory (SRAM 3) Store in 813. Next, the first difference data Dj + 3 of the fourth pixel PXLj + 3 is stored in the fourth line memory (SRAM 4) Store in 814.
  • SRAM first line memory
  • the calculation unit 810 includes a fifth line memory (SRAM 5)
  • SRAM 5 The first difference data Dj of the first pixel PXLj stored in 815 and the second line memory (SRAM) 2)
  • a first averaging process is performed between the first difference data Dj + 1 of the second pixel PXLj + 1 stored in 812.
  • first averaging process result data ⁇ (Dj + Dj + 1) / 2) ⁇ is obtained.
  • the calculation unit 810 includes a third line memory (SRAM 3) The first difference data Dj + 2 of the third pixel PXLj + 2 stored in 813 and the fourth line memory (SRAM) 4) A second averaging process is performed between the first difference data Dj + 3 of the fourth pixel PXLj + 3 stored in 814. As a result, second averaging process result data ⁇ (Dj + 2 + Dj + 3) / 2) ⁇ is obtained.
  • the calculation unit 810 calculates a difference between the first averaging process result data ⁇ (Dj + Dj + 1) / 2) ⁇ and the second averaging process result data ⁇ (Dj + 2 + Dj + 3) / 2) ⁇ .
  • the calculation unit 810 uses the acquired second difference data Qj to the sixth line memory (SRAM 6) Store in 816.
  • the signal processing circuit 70 performs binarization by determining the magnitude between two adjacent pixels based on the acquired second difference data Qj.
  • the first difference data SDF1 related to four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12) is stored, and then the minimum necessary for storing operation data Therefore, it is possible to realize signal processing that removes random noise and FPN with a memory unit, thereby preventing an increase in device cost due to the processing circuit. It becomes possible to do.
  • FIG. 16 is a diagram illustrating a second configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process of the present embodiment.
  • the response data creation unit 800A shown in FIG. 16 includes a calculation unit (calculator) 810A, two first line memories 811A, and a second line memory 812A.
  • the first line memory 811A and the second line memory 812A are configured by, for example, a 13-bit SRAM.
  • the response data creation unit 800A in FIG. 16 uses the two line memories 811A and 812A to store the first difference data SDF1 related to four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12), while the calculation unit 810A Calculations necessary for the averaging process and the determination process (addition / subtraction, etc.) are performed, and the calculation results are selectively stored in the two line memories 811A and 812A as appropriate.
  • the response data creation unit 800A in FIG. 16 stores the first difference data SDF1 related to four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12), and the computation unit 810A performs computations necessary for averaging processing and determination processing.
  • the minimum two line memories that selectively store the calculation results in the two line memories 811A and 812A are included.
  • the first line memory (SRAM 1) 811A and second line memory (SRAM) 2) Selective and sequential writing (storage) to 812A is performed.
  • FIGS. 17A to 17D are timing charts for explaining the averaging process and the determination process of the circuit of FIG. 17A shows the horizontal synchronization signal HD
  • FIG. 17B shows the 12-bit first difference data SDF1 by the ADC 41 of FIG. 12 inputted in synchronization with the horizontal synchronization signal HD.
  • FIG. 17D shows the second line memory (SRAM). 2) The storage state of 812A data is shown.
  • the response data creation unit 800A of the signal processing circuit 70 stores, for example, the first difference data Dj of the first pixel PXLj in the first line memory (SRAM) in the response creation mode MDR that is the security mode. 1) Store in 811A.
  • the calculation unit 810A includes a first line memory (SRAM 1) The first difference data Dj of the first pixel PXLj stored in 811A and the first difference data Dj + 1 of the second pixel PXLj + 1 are added, and the addition data (Dj + Dj + 1)
  • the second line memory (SRAM 2) Store in 812A.
  • the calculation unit 810A receives the second line memory (SRAM 2) The third pixel from the addition data (Dj + Dj + 1) of the first difference data Dj of the first pixel PXLj and the first difference data Dj + 1 of the second pixel PXLj + 1 stored in 812A The addition / subtraction data (Dj + Dj + 1 ⁇ Dj + 2) obtained by subtracting the first difference data Dj + 2 of PXLj + 2 is stored in the first line memory (SRAM). 1) Store in 811A.
  • the calculation unit 810A stores the acquired second difference data Qj in the second line memory (SRAM 2) Store in 812A.
  • the signal processing circuit 70 performs binarization by determining the magnitude between two adjacent pixels based on the acquired second difference data Qj.
  • the minimum necessary for storing the calculation data while storing the first difference data SDF1 regarding the four pixels for example, the pixels PXLj to PXLj + 3 in FIG. 12. Since it is configured to include two line memories, it is possible to realize signal processing for removing random noise and FPN with less memory (storage unit) than in the first configuration. It is possible to prevent an increase in device cost.
  • FIG. 18 is a diagram illustrating a third configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process according to the present embodiment.
  • the response data creation unit 800B of FIG. 18 includes a calculation unit (calculator) 810B, two first line memories 811B, and a second line memory 812B.
  • the first line memory 811B and the second line memory 812B are configured by, for example, a 12-bit SRAM.
  • the response data creation unit 800B in FIG. 18 uses the two line memories 811B and 812B to store the calculation data for the first difference data SDF1 related to four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12).
  • the unit 810B performs calculations (addition and subtraction, etc.) necessary for the averaging process and the determination process, and selectively stores the calculation results in the two line memories 811B and 812B as appropriate.
  • the response data creation unit 800B in FIG. 18 stores the calculation data for the first difference data SDF1 regarding four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12), and the calculation unit 810B performs the averaging process and the determination process.
  • It includes a minimum two line memories that perform necessary calculations (addition and subtraction, etc.) and selectively store the calculation results in the two line memories 811B and 812B as appropriate.
  • the first line memory (SRAM 1) 811B and second line memory (SRAM) 2) Selective and sequential writing (storage) to 812B is performed.
  • FIG. 19A to 19D are timing charts for explaining the averaging process and the determination process of the circuit of FIG. 19A shows the horizontal synchronization signal HD
  • FIG. 19B shows the 12-bit first difference data SDF1 input by the ADC 41 of FIG. 12 inputted in synchronization with the horizontal synchronization signal HD.
  • FIG. 19D shows the second line memory (SRAM). 2) The storage state of 812B data is shown.
  • the response data creation unit 800B of the signal processing circuit 70 performs first division data (Dj / 2) obtained by dividing the first difference data Dj of the first pixel PXLj by 2, for example, in the response creation mode MDR that is the security mode.
  • the first line memory (SRAM 1) Store in 811B.
  • the calculation unit 810B includes a first line memory (SRAM 1) Second division data (Dj + 1 /) obtained by dividing the first division data (Dj / 2) stored in 811B and the first difference data Dj + 1 of the second pixel PXLj + 1 by 2.
  • the calculation unit 810B includes a second line memory (SRAM 2) A third value obtained by dividing the first difference data Dj + 2 of the third pixel PXLj + 2 by 2 from the first averaging processing result data ⁇ (Dj + Dj + 1) / 2 ⁇ stored in 812B.
  • the addition / subtraction data ⁇ (Dj + Dj + 1 ⁇ Dj + 2) / 2 ⁇ obtained by subtracting the division data (Dj + 2/2) is stored in the first line memory (SRAM 1) Store in 811B.
  • the calculation unit 810B includes a first line memory (SRAM 1) The difference between the addition / subtraction data ⁇ (Dj + Dj + 1 ⁇ Dj + 2) / 2 ⁇ stored in 811B and the first difference data Dj + 3 of the fourth pixel PXLj + 3 divided by 2
  • the obtained second difference data SDF2 (Qj ( ⁇ (Dj + Dj + 1) / 2) ⁇ - ⁇ (Dj + 2 + Dj + 3) / 2) ⁇ ) is acquired.
  • the calculation unit 810B stores the acquired second difference data Qj in the second line memory (SRAM 2) Store in 812B.
  • the signal processing circuit 70 performs binarization by determining the magnitude between two adjacent pixels based on the acquired second difference data Qj.
  • the arithmetic processing for the first difference data SDF1 regarding the four pixels is stored, and the averaging process and the determination process are performed.
  • Random noise can be achieved with less memory (storage unit) than the second configuration because it is configured to include the minimum two line memories required to store intermediate calculation data and final calculation data. It is possible to realize signal processing that removes FPN and FPN, thereby preventing an increase in apparatus cost due to the processing circuit.
  • FIG. 20 is a diagram illustrating a fourth configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process of the present embodiment.
  • the response data creation unit 800C in FIG. 20 is different from the response data creation unit 800B in the third configuration example in FIG. 18 as follows.
  • the first memory (storage unit) and the second memory (storage unit) are shared, and the access system to the shared memory (storage unit) is the first access system.
  • a and the second access system B2 system, and these two access systems are configured to include a dual port memory 820 in which addresses for data input and data output are individually controlled.
  • FIGS. 21A to 21K are diagrams showing an example of the port configuration of the dual port memory of FIG. 20 and operation waveforms at each port.
  • FIG. 21A shows the port configuration of the dual port memory 820
  • FIG. 21B is synchronized with the clock signal CLK (A, B)
  • FIG. 21 C is synchronized with the clock signal CLK (A, B).
  • the 12-bit 1st difference data SDF1 by ADC41 of FIG. 12 input is shown.
  • FIG. 21D shows the first write enable signal WE of the first access system A.
  • FIG. 21E shows the address signal ADDR of the first access system A.
  • FIG. FIG. 21F shows the input data DATA of the first access system A.
  • FIG. 21G shows output data Q of the first access system A. A is shown respectively.
  • FIG. 21A shows the port configuration of the dual port memory 820
  • FIG. 21B is synchronized with the clock signal CLK (A, B)
  • FIG. 21 C is synchronized with the clock signal
  • FIG. 21H shows the second write enable signal WE of the second access system B.
  • FIG. 21I shows the address signal ADDR of the second access system B.
  • FIG. 21J shows the input data DATA of the second access system B.
  • FIG. 21 (K) shows the output data Q of the second access system B. B is shown respectively.
  • the dual port memory 820 shown in FIG. 21A has the first write enable signal WE in the first access system A.
  • the dual port memory 820 shown in FIG. 21A has the first write enable signal WE in the second access system B.
  • the response data creation unit 800C of FIG. 20 uses the single dual-port memory 820 to store the calculation data for the first difference data SDF1 for four pixels (for example, the pixels PXLj to PXLj + 3 of FIG. 12), In 810C, calculations (addition and subtraction, etc.) necessary for the averaging process and the determination process are performed, and the calculation results are selectively stored in the shared memory area of one dual port memory 820 as appropriate.
  • the response data creation unit 800C in FIG. 20 stores the calculation data for the first difference data SDF1 regarding four pixels (for example, the pixels PXLj to PXLj + 3 in FIG. 12), and the calculation unit 810C performs the averaging process and the determination process.
  • a minimum necessary dual port memory 820 that performs necessary calculations (addition and subtraction, etc.) and selectively stores the calculation results in one dual port memory 820 as appropriate is configured.
  • FIG. 22A to 22C are timing charts for explaining the averaging process and determination process of the circuit of FIG.
  • FIG. 22A shows the horizontal synchronization signal HD
  • FIG. 22B shows the 12-bit first difference data SDF1 by the ADC 41 of FIG. 12 inputted in synchronization with the horizontal synchronization signal HD.
  • DPSRAM dual port memory
  • the response data creation unit 800C of the signal processing circuit 70 performs first division data (Dj / 2) obtained by dividing the first difference data Dj of the first pixel PXLj by 2, for example, in the response creation mode MDR that is the security mode.
  • the first write enable signal WE A is stored in the dual port memory (DPSRA) 820 as a shared storage unit by the first access system A having a high level.
  • the calculation unit 810C receives the second write enable signal WE.
  • the second division data (Dj + 1/2) obtained by dividing the data Dj + 1 by 2 is added, and this addition data ⁇ (Dj / 2) + (Dj + 1/2) ⁇ is added to the first pixel PXLj.
  • First access system A as first averaging processing result data ⁇ (Dj + Dj + 1) / 2 ⁇ between the first difference data Dj of the first pixel and the first difference data Dj + 1 of the second pixel PXLj + 1 To the dual port memory (DPSRAM) 820.
  • the calculation unit 810C receives the second write enable signal WE. From the first averaging process result data ⁇ (Dj + Dj + 1) / 2 ⁇ stored in the dual port memory (DPSRAM) 820 read out by the second access system B where B is low level, the third pixel PXLj + The first write is the addition / subtraction data ⁇ (Dj + Dj + 1 ⁇ Dj + 2) / 2 ⁇ obtained by subtracting the third divided data (Dj + 2/2) obtained by dividing the first difference data Dj + 2 of 2 by 2 Enable signal WE The A is stored in the dual port memory (DPSRAM) 820 by the first access system A having a high level.
  • the calculation unit 810C receives the second write enable signal WE.
  • the calculation unit 810C uses the acquired second difference data Qj as the first write enable signal WE.
  • the A is stored in the dual port memory (DPSRAM) 820 by the first access system A having a high level.
  • the signal processing circuit 70 performs binarization by determining the magnitude between two adjacent pixels based on the acquired second difference data Qj.
  • the arithmetic processing for the first difference data SDF1 relating to four pixels is stored, and the averaging process and the determination process are performed. Since it is configured to include a minimum of one dual-port memory necessary for storing intermediate calculation data and final calculation data, the memory (storage unit) is smaller than the first to third configurations. Thus, it is possible to realize signal processing that removes random noise and FPN, and thus it is possible to prevent an increase in apparatus cost due to the processing circuit.
  • the processing method for performing division from the beginning adopted in the third configuration example has been described.
  • the processing for performing division from the middle of the processing employed in the second configuration example It is also possible to adopt a method.
  • FIG. 23 is a diagram illustrating a fifth configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process according to the present embodiment.
  • 24A to 24I are diagrams showing an example of the port configuration of the 2-port memory of FIG. 23 and operation waveforms at each port.
  • FIGS. 25A to 25C are timing charts for explaining the averaging process and the determination process of the circuit of FIG.
  • the response data creation unit 800D in FIG. 23 is different from the response data creation unit 800C in the fourth configuration example in FIG. 20 as follows.
  • the response data creation unit 800D in FIG. 23 employs a 2-port memory (TPSRAM) 830 instead of the dual-port memory.
  • TPSRAM 2-port memory
  • the read enable signal RE is employed instead of the second write enable signal
  • the first access system A has no data output port
  • the second access system B has data. There is no input port.
  • the same processing as in the above-described fourth configuration example is performed, and thus detailed description thereof is omitted.
  • the arithmetic processing for the first difference data SDF1 regarding the four pixels is stored, and the averaging process and the determination process are performed. Since it is configured to include a minimum of one 2-port memory necessary for storing intermediate calculation data and final calculation data, the memory (storage unit) is smaller than the first to third configurations. Thus, it is possible to realize signal processing that removes random noise and FPN, and thus it is possible to prevent an increase in apparatus cost due to the processing circuit.
  • FIG. 26 is a diagram illustrating a sixth configuration example of the response data creation unit of the signal processing circuit that executes the averaging process and the determination process according to the present embodiment.
  • FIGS. 27A to 27G are diagrams showing examples of the port configuration of the FIFO of FIG. 26 and operation waveforms at each port.
  • 28A to 28C are timing charts for explaining the averaging process and the determination process of the circuit of FIG.
  • the response data creation unit 800E of FIG. 26 is different from the response data creation unit 800D of the fifth configuration example of FIG. 23 as follows.
  • a FIFO 840 is employed instead of the 2-port memory.
  • the FIFO 840 controls writing of data (DATA) and reading of data by the write enable signal WE and the read enable signal RE by monitoring a FULL signal and an empty (EMPTY) signal.
  • DATA data
  • WE write enable signal
  • RE read enable signal RE
  • EPTY empty
  • the arithmetic processing for the first difference data SDF1 regarding the four pixels is stored, and the averaging process and the determination process are performed. Since it is configured to include a minimum of one FIFO necessary for storing intermediate calculation data and final calculation data, the memory (storage unit) is smaller than the first to third configurations. It is possible to realize signal processing for removing random noise and FPN, and it is possible to prevent an increase in apparatus cost due to the processing circuit.
  • the processing method for performing division from the beginning adopted in the third configuration example has been described.
  • the processing for performing division from the middle of the processing employed in the second configuration example is described. It is also possible to adopt a method.
  • FIG. 29 is a diagram showing reproducibility and uniqueness as PUF performance obtained by the response generation method shown in FIGS. 12 and 13.
  • Uniqueness is an index indicating how different the IDs of two chips are compared.
  • the uniqueness is that 3,840 blocks of 128-bit IDs are created from images obtained by averaging 100 images on each chip, and the average value is obtained by calculating HD (stance by humming) between the IDs generated by two different chips. Can be obtained.
  • the ID length is L
  • the average of the unique HD distribution is L / 2
  • the standard deviation is ⁇ L / 2.
  • Reproducibility is an index that indicates how stable an ID generated by a chip is, and it makes 3,840 blocks of 128-bit ID from an image obtained by averaging 100 images on each chip. Is obtained by calculating the HD of the reference ID and the ID created from each of the 100 images and obtaining the average value.
  • the ID is required to be output stably. Therefore, it is ideal that the reproducible HD is distributed in the vicinity of 0.
  • FIG. 29 shows the distribution of uniqueness and reproducibility when the five prepared chips are evaluated with an ID length of 128 bits.
  • the authentication is performed by verifying whether the ID registered in advance on the microcomputer 300 side matches the ID generated by the PUF.
  • the PUF does not output the same ID every time, and some bit inversion occurs. Therefore, it is necessary to allow a certain amount of error during authentication.
  • FPR Rate
  • FNR False Negative Rate
  • FIG. 30 is a diagram showing FPR and FNR obtained from uniqueness and reproducibility.
  • the horizontal axis represents the threshold value
  • the vertical axis represents the FPR and FNR values at that time.
  • the authentication accuracy to be secured when performing authentication was determined with reference to the authentication accuracy of biometric authentication.
  • the biometric authentication system currently in operation has an authentication accuracy of 0.1 ppm or less.
  • the target of biometric authentication is humans, and the total number is about 7.5 billion.
  • the target of CR authentication using CIS-PUF is a sensor, and the total number is estimated to be about 1 trillion. Therefore, considering the difference in the number of objects, both FPR and FNR were set to 0.001 ppm or less. From FIG. 30, it can be seen that the error rate can be reduced to 0.001 ppm or less when the number of bits allowing error is set between 9-29 bits.
  • CR authentication using CIS-PUF the same CR pair cannot be reused to prevent replay attacks.
  • the CIS-PUF has a narrow CR space like other memory type PUFs, the number of times that CR authentication can be performed is small. For example, if a 128-bit response is consumed in one authentication, there is a risk that the ID will be exhausted in 3,840 authentications. Depending on how you use it, for example, if you authenticate 4 times a day, your ID may be used up within 3 years. For this reason, it is necessary to increase the number of CIS-PUF CR pairs, and proposals have been made to further expand the CR pair space by utilizing the same variation in characteristics of CMOS image sensors as PUFs.
  • LG method Lehmer-Gray method
  • LG method Lehmer-Gray method
  • the LG method is a response generation method that combines a Lehmer code and a Gray code.
  • n the order of the Lehmer code is n!
  • FIG. 31 is a diagram illustrating an example of a Lehmer code.
  • FIG. 32 is a diagram showing a correspondence table between binary codes and Gray codes.
  • the Gray code is an expression method of numbers by “0” and “1” which is different from the normal binary expression.
  • the Gray code has the property that the number of adjacent Hamming distances is always 1. By using this, it can be expected to reduce bit errors due to noise.
  • FIG. 33 is a diagram for explaining a processing procedure when the Lehmer-Gray method (LG method) is applied to the CIS-PUF.
  • N vertical output permutations are encoded and a response is generated.
  • L 3, 2, 1).
  • G (10, 11, 1).
  • FIG. 34 is a diagram showing the appearance ratio of responses when the Lehmer-Gray method is applied to CIS-PUF.
  • 4! 24 types of responses are plotted on the horizontal axis, and the number of appearances of each response is plotted on the vertical axis.
  • FIGS. 36A and 36B are diagrams showing a table summarizing the average and standard deviation of HD of reproducibility and uniqueness.
  • FIG. 37 is a diagram showing FNR and FPR obtained from reproducibility and uniqueness.
  • FIG. 38 is a table showing threshold values at which FNR and FPR are 0.001 ppm or less.
  • Multi-bit authentication performance evaluation Next, the results of evaluating the multi-bit authentication performance will be described. Here, evaluations other than the authentication accuracy are summarized as materials for determining whether the CRR authentication using the CIS-PUF has reached a practical performance due to the multi-bit response.
  • FIG. 39 is a table showing the lengths LR of responses generated from N outputs in a table.
  • the information amount I possessed by the 128-bit ID is obtained by the following equation using the response length LR and the information amount H.
  • FIG. 40 is a diagram showing a table in which the number of individuals that can be discriminated is calculated from the information amount I of the 128-bit ID and the obtained threshold value.
  • T1 is a threshold value set to minimize the FNR within a range satisfying the standard
  • T2 is a threshold value set to minimize the FPR.
  • the total number of sensors to be identified is estimated to be about 1 trillion (10 to the 12th power). It can be said that it has.
  • the purpose of multi-bit response is to increase the number of CR pairs.
  • N 2 to 64
  • the number of CR authentication is 3,840 times.
  • the reading unit 90 performs the pixel signal reading direction (vertical direction, vertical signal line).
  • the difference between the clip signal as the reference level (reference potential) in the readout direction and the pixel reset signal that is the reset level of each pixel is taken from a plurality of pixels in the wiring direction (in this embodiment, in units of four pixels as an example).
  • the first difference data SDF1 is acquired sequentially.
  • the signal processing circuit 70 basically includes an arithmetic unit and at least two memory units as a first memory and a second memory.
  • At least one of the two memories includes: The first difference data SDF1 of each pixel acquired by the reading unit 90 is selectively stored, and the calculation result of the calculation unit is selectively stored.
  • response data generation processing at least device authentication, data integrity authentication, and data encryption, is performed in a predetermined procedure with a pixel address as a challenge.
  • Information security signal processing including authentication processing using the response data as a response is executed as signal processing during the blanking period of image signal processing or signal processing for each row.
  • the signal processing circuit 70 includes the multi-bit conversion unit 720 having a function of converting the variation information, which is the PUF response read for generating response data, into multi-bits. Then, the multi-bit conversion unit 720 of the signal processing circuit 70 takes out the plurality of outputs as one block as multi-bit processing, encodes it with a Lehmer code, and encodes the information with the Lehmer code.
  • the LG (Lehmer-Gray) method is employed, in which the code is converted into a Gray code.
  • the authentication accuracy that should be ensured when performing authentication is the FPR (False Positive Rate) probability of recognizing a fake as genuine and the real as fake as an index of authentication accuracy based on the uniqueness and reproducibility of information security signal processing.
  • the probability FNR Fealse Negative Rate
  • the present embodiment it is possible to prevent a decrease in the image data frame rate due to the processing time of signal processing for information security, it is possible to prevent an increase in apparatus cost due to the processing circuit, and it is complicated. It is possible to increase the number of CR authentications while ensuring the accuracy of authentication without requiring time and effort, and it is possible to generate unique response data with high confidentiality, thus preventing tampering and falsification of images. It becomes possible.
  • the key generation unit 82 generates the unique key based on the variation information of the pixel or the readout circuit 40 .
  • the unique key generated based on the different variation information is calculated to obtain the final unique key. It can also be configured to obtain a key. For example, the following configuration is also possible.
  • the key generation unit 82 includes, for example, a first function that generates a first unique key using variation information of the ADC 41, the amplifier (AMP) 42, or the S / H circuit 43 of the reading circuit 40, and the reading circuit 40.
  • a second function for generating a second unique key using the output of the SRAM of the column memory 45, a first unique key generated by the first function, and a second unique key generated by the second function It is also possible to configure so as to generate a final unique key by calculating.
  • This configuration can be similarly applied to pixel variation information.
  • the integration unit 85 may be configured to include a function of masking image portions hierarchically using key information to be integrated. Further, the integration unit 85 may include a function of adding a digital watermark to an image using key information to be integrated.
  • each component of the solid-state imaging device 10 is mounted in the same package.
  • Signal processing for generating key and identification data is completed inside the package with the SiP (Silicon Package) with the solid-state imaging device (CIS) 10 and ISP (Image (Signal Processor) sealed in the same package.
  • SiP Silicon Package
  • CIS solid-state imaging device
  • ISP Image (Signal Processor) sealed in the same package.
  • a configuration capable of generating identification data without outputting unique key data can be employed.
  • SoC System on Chip
  • SoC System on Chip
  • signal processing for generating keys and identification data is completed inside the chip, and identification is performed without outputting unique key data outside the chip.
  • a configuration capable of generating data can be employed.
  • the solid-state imaging device 10 of the present embodiment can be configured to have a drive timing for accumulating a leak current or the like for a long time, separately from the normal read drive timing. Further, the full scale voltage of the analog amplifier, digital amplifier, or ADC may be reduced and the leakage voltage accumulated voltage may be emphasized and output. Further, the random noise component may be reduced by averaging or adding data of a plurality of rows or a plurality of frames.
  • the information acquisition unit 81 can employ ADC variation information as the variation information CFLC of the constituent circuits of the read circuit 40. Further, the information acquisition unit 81 can employ the variation information of the amplifier (AMP) as the variation information CFLC of the constituent circuits of the readout circuit 40. In addition, the information acquisition unit 81 can employ the variation information of the S / H circuit as the variation information CFLC of the constituent circuits of the readout circuit 40. Further, the information acquisition unit 81 can employ the output (variation) information of the SRAM of the column memory as the variation information CFLC of the constituent circuits of the read circuit 40.
  • ADC variation information as the variation information CFLC of the constituent circuits of the read circuit 40.
  • the information acquisition unit 81 can employ the variation information of the amplifier (AMP) as the variation information CFLC of the constituent circuits of the readout circuit 40.
  • the information acquisition unit 81 can employ the variation information of the S / H circuit as the variation information CFLC of the constituent circuits of the readout circuit 40.
  • the solid-state imaging devices 10 and 10A described above can be applied as an imaging device to electronic devices such as a digital camera, a video camera, a portable terminal, a monitoring camera, and a medical endoscope camera.
  • FIG. 42 is a diagram illustrating an example of a configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic apparatus 400 includes a CMOS image sensor (IMGSNS) 410 to which the solid-state imaging devices 10 and 10A according to the present embodiment can be applied. Furthermore, the electronic apparatus 400 includes an optical system (lens or the like) 420 that guides incident light (forms a subject image) to the pixel region of the CMOS image sensor 410. The electronic device 400 includes a signal processing circuit (PRC) 430 that processes an output signal of the CMOS image sensor 410.
  • PRC signal processing circuit
  • the signal processing circuit 430 performs predetermined signal processing on the output signal of the CMOS image sensor 410.
  • the image signal processed by the signal processing circuit 430 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • CMOS image sensor 410 As described above, by mounting the above-described solid-state imaging devices 10 and 10A as the CMOS image sensor 410, it is possible to provide a camera system with high performance, small size, and low cost. Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.

Abstract

読み出し部９０は、セキュリティモード時には、複数画素から読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、信号処理回路は７０、セキュリティモード時において、第１の記憶部および第２の記憶部の少なくともいずれかには、読み出し部により取得された各画素の第１の差分データを選択的に記憶し、演算部の演算結果を選択的に記憶し、演算部は、複数画素の２画素の第１の差分データ間で平均化処理を行い、平均化処理結果を第１の記憶部および第２の記憶部の少なくともいずれかに記憶する。これにより、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。

Description

固体撮像装置、固体撮像装置の駆動方法、および電子機器
　本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
　光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxｉde Semiconductor）イメージセンサが実用に供されている。
　ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
　このように、様々な分野の光撮像に利用されるＣＭＯSイメージセンサの市場規模は大きく、今後も車載カメラをはじめとする搭載アプリケーションの増加により需要が伸びることが予想される。
　そして、近年、身の回りのあらゆるモノをインターネットに接続するＩｏＴ(Internet of Things)が大きく注目を集めている。ＩｏＴによって得られたデータが、インターネットを通じてクラウド側の計算機に収集され、解析された結果を再びＩｏＴ側に情報として伝えることが可能になっている。
　たとえば，完全自動運転などを実現する場合の車載センサもＩｏＴとみなすことができ、取得データの改ざんは事故など重大な被害を生じるおそれがある。
　このように、ＩｏＴ時代の情報の入り口であるＩｏＴセンサのセキュリティを高めることが重要になってくる。ＩｏＴセンサのセキュリティを高める要件としては、まずは不正なセンサが接続されていないこと、次の段階として、センサで取得されたデータが改ざんされていないことを確認する手段が必要となる。
　従来の暗号技術ではデジタル化されたマイコンチップ以降の信号は守られているが、センサチップから出てくる直後の信号が必ずしも守られていない。その理由は、部品としてのセンサ単体には低コストが求められ、余分な回路となるセキュリティ技術が普及していないためである。
　一方、ＬＳＩのセキュリティ技術としてＰＵＦ (Physically Unclonable Function；物理複製困難関数)と呼ばれる技術が近年注目を集めている。ＰＵＦは半導体におけるばらつきを物理特徴量として抽出し、デバイス固有の出力を得る技術である。
　また、半導体デバイスにおいてＰＵＦとは、製造時に発生するトランジスタのしきい値のばらつきなどにより起こる微小な性能のずれを抽出し、固有のＩＤとして出力する回路である。
　このＰＵＦで発生させた固有ＩＤを用いてデバイスを認証したり，取得データに真正性を確保するためのメッセージ認証符号（ＭＡＣ）を付与したりすることで情報の改ざんを防止できる。
　以上のような状況において、ＣＭＯＳイメージセンサ(ＣＩＳ)に余分な回路を追加せず、ＣＩＳの画素ばらつきを取り出し、それを個体固有の情報として利用することでセキュリティ機能をもたせられるＣＭＯＳイメージセンサＰＵＦ(ＣＩＳ-ＰＵＦ)が提案されている。
　たとえば、非特許文献１には、センサのデバイス認証と画像データの改ざんを防止する対策として、ＣＭＯＳイメージセンサにおける画素ばらつき情報からＰＵＦの固有ＩＤを生成するＣＭＯＳイメージセンサＰＵＦ(ＣＩＳ-ＰＵＦ)が提案されている。
　ＣＩＳ－ＰＵＦは、ＣＭＯＳイメージセンサの画素ばらつきおよび読み出し部のばらつき情報のうちの少なくともいずれか一方を抽出しＰＵＦに応用したものである。
　本来、画素ばらつきの多くは、画素毎のリセットレベルと輝度レベルの差分をとる相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路によって除去されるが、ＣＩＳ-ＰＵＦはＣＤＳ回路を動作させて撮影する通常の撮像モード（通常動作モード）と、ＣＤＳ回路を動作させずに撮影するセキュリティモード（ＰＵＦモードあるいはレスポンス作成モードＭＤＲ）を有している。
　ＰＵＦモード（セキュリティモード）では、リセットレベルのみをノイズを低減して取り出すことで、周辺輝度に依存しない、チップ毎に固有な画素ばらつきパターンをレスポンス（固有ＩＤ）として出力する。
　非特許文献１において、ＰＵＦモードでは、列毎に存在するクリップ回路から得られる電位を基準電位とし、各画素のリセット電位と差分を取ることで、画素毎のばらつきを抽出している。
　このようなＣＩＳ-ＰＵＦではＰＵＦレスポンスを生成する際に、画素トランジスタのばらつきに相当する差分データに関する複数ビットのデジタル値を出力し、隣接するトランジスタのしきい値電圧の大小関係より１／０のレスポンスを得る。
　大小比較する画素トランジスタの値の差が大きい場合は、ノイズや温度・電圧などの環境条件が変動しても、しきい値電圧の大小関係は反転しないため、安定なビットであることが判断できる。
　より具体的には、ＣＩＳ－ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成は、画素信号の読み出し方向である垂直方向（上下）に隣接した２つのソースフォロワトランジスタＳＦ－Ｔｒの出力値(ＬＳＢ値)を大小比較し、１／０データを生成する。
　たとえば、上下の出力値を大小比較し、上側の出力値が下側の出力値より大きい場合（上＞下）「１」、上側の出力値が下側の出力値より小さい場合（上＜下）「０」とする。
International Image Sensor Workshop, 2017, pp. 66-69
　上述したように、ＣＩＳ－ＰＵＦで信頼性の高いレスポンス（デバイスの固有ＩＤ）を導出するには、ランダムノイズとＦＰＮを除去する信号処理が必要であり、一例として、４行画素データが処理に利用される。
　この場合、システム全体のコストを最小限に抑えるため、コントローラ側（システム）側で処理を行うべきではない。処理がＣＩＳの内部で行われる場合、多くのメモリが必要であり、回路のオーバヘッドは別の懸案事項であり、ひいてはチップコストが高くなることから、ＣＩＳ内部の領域処理トポロジ(topology)が強く求められることになる。
　理想的には、インタフェース（Ｉ/Ｆ）データソーティングのために、ＣＩＳに通常装備されている１または２ラインメモリ、あるいは数ラインメモリでピクセルデータを処理することが好ましい。
　本発明は、少ない記憶部で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
　本発明の第１の観点の固体撮像装置は、光電変換機能を有する複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、前記読み出し部は、前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、前記信号処理回路は、演算部と、少なくとも２つの第１の記憶部および第２の記憶部と、を含み、前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかに、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、前記演算部は、画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する。
　本発明の第２の観点は、光電変換機能を有する複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を含む固体撮像装置の駆動方法であって、通常画像を生成する通常動作モードとは異なるセキュリティモード時に、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得する読み出しステップと、前記セキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成ステップを含む信号処理ステップと、を有し、前記信号処理ステップにおいては、前記セキュリティモード時において、第１の記憶部および第２の記憶部の少なくともいずれかに、前記読み出しステップにより取得された各画素の前記第１の差分データを選択的に記憶し、演ステップの演算結果を選択的に記憶するステップを含み、前記演算ステップにおいては、画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する。
　本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換機能を有する複数の画素が行列状に配列された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、前記読み出し部は、前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、前記信号処理回路は、演算部と、少なくとも２つの第１の記憶部および第２の記憶部と、を含み、前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかに、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、前記演算部は、画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する。
　本発明によれば、少ない記憶部（メモリ）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、チャレンジおよびレスポンス認証（Challenge & Response(CR認証)）システムの概要について説明するための図である。 図３（Ａ）および図３（Ｂ）は、本実施形態におけるデバイス認証について説明するための図である。 図４（Ａ）および図４（Ｂ）は、本実施形態におけるデータ整合性認証について説明するための図である。 図５（Ａ）および図５（Ｂ）は、本実施形態におけるデータ暗号化処理について説明するための第１図である。 図６（Ａ）～図６（Ｃ）は、本実施形態におけるデータ暗号化処理について説明するための第２図である。 図７は、本実施形態に係る画素の一例を示す回路図である。 図８（Ａ）～図８（Ｃ）は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 図９は、本実施形態に係る暗号化処理系であるレスポンス生成部の全体的な概要を示すブロック図である。 図１０は、図９の暗号化処理系であるレスポンスデータ作成の処理を模式的に示す図である。 図１１（Ａ）～図１１（Ｅ）は、画素のばらつき情報としてソースフォロワトランジスタのしきい値のばらつき情報を採用した場合の通常動作モードとレスポンス作成モードにおける要部の動作波形等を示す図である。 図１２は、ＣＭＯＳイメージセンサＰＵＦ(CIS-PUF)の要部を形成するばらつき情報を取得するのに好適な情報取得部を含む、本実施形態に係る画素部および列毎に配置された列読出し回路の概要を示す図である。 図１３は、図１２のＣＩＳ－ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成の様子を示す図である。 図１４は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第１の構成例を示す図である。 図１５（Ａ）～図１５（Ｈ）は、図１４の回路の平均化処理および判定処理を説明するためのタイミングチャートである。 図１６は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第２の構成例を示す図である。 図１７（Ａ）～図１７（Ｄ）は、図１６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。 図１８は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第３の構成例を示す図である。 図１９（Ａ）～図１９（Ｄ）は、図１８の回路の平均化処理および判定処理を説明するためのタイミングチャートである。 図２０は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第４の構成例を示す図である。 図２１（Ａ）～図２１（Ｋ）は、図２０のデュアルポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。 図２２（Ａ）～図２２（Ｃ）は、図２０の回路の平均化処理および判定処理を説明するためのタイミングチャートである。 図２３は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第５の構成例を示す図である。 図２４（Ａ）～図２４（Ｉ）は、図２３の２ポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。 図２５（Ａ）～図２５（Ｃ）は、図２３の回路の平均化処理および判定処理を説明するためのタイミングチャートである。 図２６は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第６の構成例を示す図である。 図２７（Ａ）～図２７（Ｇ）は、図２６のＦＩＦＯのポート構成および各ポートにおける動作波形の一例を示す図である。 図２８（Ａ）～図２８（Ｃ）は、図２６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。 図２９は、図１２および図１３に示すようなレスポンス生成方式によって得られたＰＵＦ性能としての再現性とユニーク性を示す図である。 図３０は、ユニーク性と再現性からもとめたＦＰＲとＦＮＲを示す図である。 図３１は、Lehmer符号の例を示す図である。 図３２は、２進コードとGrayコードの対応表を示す図である。 図３３は、ＣＩＳ－ＰＵＦにLehmer-Gray法（ＬＧ法）を適用した場合の処理手順について説明するための図である。 図３４は、ＣＩＳ－ＰＵＦにLehmer-Gray法を適用した場合のレスポンスの出現割合を示す図である。 図３５は、用意した５つのチップについて、N=2,4,8,16,32,64としたとき，それぞれのユニーク性と再現性の分布を示す図である。 図３６（Ａ）および図３６（Ｂ）は、再現性とユニーク性のＨＤの平均と標準偏差をまとめた表を示す図である。 図３７は、再現性とユニーク性から求めたＦＮＲとＦＰＲを示す図である。 図３８は、ＦＮＲとＦＰＲが0.001ppm以下になるしきい値を表として示す図である。 図３９は、Ｎ個の出力から生成されるレスポンスの長さを表にまとめて示す図である。 図４０は、128ビットのＩＤがもつ情報量Ｉと、求めたしきい値から識別可能な個体数を計算し、まとめた表を示す図である。 図４１は、１回の認証で128ビットのレスポンスを消費するとき、N=2～64の場合についてＣＲ認証可能な回数を試算し表にまとめて示す図である。 図４２は、本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
　１０，１０Ａ・・・固体撮像装置、２０，２０Ａ・・・画素部、３０・・・垂直走査回路、４０・・・読み出し回路、４４・・・クリップ回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・信号処理回路、７１０・・・ビデオＩ／Ｆ、７２０・・・多ビット化部、８０，８００・・・レスポンスデータ作成部（暗号化処理系）、８１０，８１０Ａ～８１０Ｅ・・・演算部、８１１，８１１Ａ，８１１Ｂ，８１２，８１２Ａ，８１２Ｂ，８１３～８１６・・・ラインメモリ、８２０・・・デュアルポートメモリ、８３０・・・２ポートメモリ、８４０・・・ＦＩＦＯ、８１・・・情報取得部、８２，８２Ａ・・・鍵生成部、８３・・・画像データ生成部、８４・・・識別データ生成部、８５・・・一体化部、８６・・・メモリ、９０・・・読み出し部、１０・・・ＣＲ認証システム、２００・・・ＣＩＳ－ＰＵＦチップ、３００・・・マイクロコンピュータ（マイコン）、３１０・・・コントロールＩ／Ｆ、４００・・・電子機器、４１０・・・ＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）、４２０・・・光学系、４３０・・・信号処理回路（ＰＲＣ）。
　以下、本発明の実施形態を図面に関連付けて説明する。
　図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。
　本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
　この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（列（カラム）読み出し回路）４０、水平走査回路（列走査回路）５０、タイミング制御回路６０、および信号処理回路７０を主構成要素として有している。
　これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部９０が構成される。
　本実施形態に係る固体撮像装置１０は、センサのデバイス認証と画像データの改ざんを防止する対策として、ＣＭＯＳイメージセンサにおける画素ばらつきからＰＵＦの固有ＩＤを生成するＣＭＯＳイメージセンサＰＵＦ(ＣＩＳ-ＰＵＦ)として形成されている。
　固体撮像装置１０は、ＣＩＳ-ＰＵＦではＰＵＦのレスポンス（以下、ＰＵＦレスポンスという場合もある）を生成する際に、画素のばらつき情報および読み出し部のばらつき情報のうちの少なくともいずれか一方に関連付けて固有鍵を含むレスポンスデータを生成することが可能に構成される。
　本実施形態に係るＣＩＳ－ＰＵＦは、ＣＭＯＳイメージセンサの画素ばらつきおよび読み出し部のばらつき情報のうちの少なくともいずれか一方を抽出しＰＵＦに応用したものである。
　本来、画素ばらつきの多くはＣＤＳ回路によって除去されるが、本実施形態に係るＣＩＳ-ＰＵＦはＣＤＳ回路を動作させて撮影する通常の撮像モード（通常動作モード）と、ＣＤＳ回路を動作させずに撮影するセキュリティモード（ＰＵＦモードあるいはレスポンス作成モードＭＤＲ）を有している。
　本実施形態に係る固体撮像装置１０は、後で詳述するように、ＰＵＦレスポンスである画素や読み出し部９０のばらつき情報を生成する際に、一例として、画素トランジスタのばらつき情報に相当する第１の差分データに関する複数ビットのデジタル値（ＬＳＢ値）を出力し、隣接するトランジスタのしきい値電圧の大小関係より１／０のレスポンスデータを取得する。
　固体撮像装置１０は、大小比較する画素トランジスタのデジタル値の差が大きい場合は、ノイズや温度・電圧などの環境条件が変動しても、しきい値電圧ＶＴＨとの大小関係は反転しないため、安定なビットであることが判断できる。
　本実施形態の固体撮像装置１０においては、後で詳述するように、セキュリティモード時に、読み出し部９０が、画素信号の読み出し方向（垂直方向、垂直信号線の配線方向）の複数画素（本実施形態では、一例として４画素単位）から、読み出し方向の基準レベル（基準電位）としてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データＳＤＦ１を順次に取得する。
　信号処理回路７０は、基本的に、演算部と、少なくとも２つの記憶部としての第１のメモリおよび第２のメモリと、を含み、セキュリティモード時において、２つのメモリの少なくともいずれかに、読み出し部９０により取得された各画素の第１の差分データＳＤＦ１を選択的に記憶し、演算部の演算結果を選択的に記憶する。
　演算部は、画素信号の読み出し方向の複数画素の２画素の第１の差分データ間で平均化処理を行い、この平均化処理結果データを第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
　演算部は、平均化処理を受けたデータについて、２画素間で差分をとった第２の差分データＳＤＦ２を取得し、取得した第２の差分データＳＤＦ２を第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
　信号処理回路７０は、取得した第２の差分データＳＤＦ２により、隣接の２画素間で大小判定して２値化を行う。
　そして、本実施形態に係る固体撮像装置１０において、信号処理回路７０は、レスポンスデータ生成部８０（８００）を含んで構成され、通常画像を生成する通常動作モードＭＤＵとは異なるセキュリティモードでレスポンスデータの生成処理を含む情報セキュリティ信号処理が可能に構成される。
　本実施形態の信号処理回路７０は、制御装置であるマイクロコンピュータ（以下、マイコンという）と認証処理等にかかわる通信を行うことが可能なビデオインタフェース（Ｉ／Ｆ）７１０を有している。
　信号処理回路７０は、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能となるように、情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行（ライン）ごとの信号処理として実行する。
　本実施形態において、信号処理回路７０が実施する情報セキュリティ信号処理は、少なくとも、レスポンスデータの生成処理、デバイス認証、データ整合性認証、およびデータ暗号化のいずれかである。
　そして、情報セキュリティ信号処理は、画素アドレスをチャレンジ(Challenge)とし、所定の手順で生成したレスポンスデータをレスポンス(Response)とする認証処理を含む。
　また、本実施形態の信号処理回路７０は、煩雑な手間を要することなく、認証精度を確保しながらチャレンジおよびレスポンス認証（Challenge & Response(CR認証)回数を増大させることが可能となるように、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能を有する多ビット化部７２０を含んで構成される。
　信号処理回路７０の多ビット化部７２０は、多ビット化処理として、ばらつき情報を複数の出力を１ブロックとして取り出して、レーマー(Lehmer)符号により符号化し、レーマー(Lehmer)符号化した情報をグレイコード(Gray code)に変換して行うＬＧ（Lehmer-Gray）法を採用している。
　このＬＧ法による多ビット化処理については後で詳述する。
　なお、認証を行う際に確保すべき認証精度は、後で詳述するように、情報セキュリティ信号処理のユニーク性と再現性のデータより認証精度の指標として、偽物を本物と認識する確率ＦＰＲ(False Posｉtｉve Rate)と本物を偽物と認識する確率ＦＮＲ(False Negatｉve Rate)を求め、確率ＦＰＲと確率ＦＮＲにより評価（決定、選定）可能である。
　また、ＣＩＳ-ＰＵＦは画素のアドレスをチャレンジ(Challenge)とし、所定の手順で生成した１／０データをレスポンス(Response)とするＰＵＦである。
　ここで、デバイス個体固有のばらつきをセキュリティに利用するＰＵＦの応用としてのチャレンジおよびレスポンス認証（Challenge & Response(CR認証)）の概要について説明する。
　その後、本実施形態の特徴の一つであるデバイス認証、データ整合性認証、およびデータ暗号化の各処理について説明する。
（レスポンス認証システムの概要）
　図２は、チャレンジおよびレスポンス認証（Challenge & Response(CR認証)）システムの概要について説明するための図である。
　図２のＣＲ認証システム１００は、本実施形態に係る固体撮像装置１０を搭載したＣＩＳ－ＰＵＦチップ２００、およびマイクロコンピュータ（以下、マイコン）３００を含んで構成されている。
　ＣＩＳ－ＰＵＦチップ２００は、図１のビデオインタフェース７１０としてのビデオインタフェース(Vｉdeo I/F)２１０を有し、マイコン３００はコントロールインタフェース(Control I/F)３１０を有する。
　ＣＩＳ－ＰＵＦを用いたＣＲ認証システム１００には、事前登録モードと認証モードがあり、認証を行う前にＣＩＳ－ＰＵＦチップ２００の情報をマイコン３００側に登録する必要がある。
　事前登録モードでは、ＰＵＦモード側から全画素のＩＤを生成し、これをマイコン３００の安全な領域に保管する。
　このＣＩＳ-ＰＵＦを用いたＣＲ認証システム１００において、認証モードでは、初めに認証側のマイコン３００がＣＩＳ－ＰＵＦチップ２００に対してＰＵＦモードコマンドを送信する（ステップＳＴ１）。
　これを受けてＣＩＳ－ＰＵＦチップ２００はＰＵＦモードで撮影を行いＰＵＦモード画像を得る。
　次に、マイコン３００は乱数発生器（ＲＮＧ）３０１によりどの画素を使用してＩＤを生成するかを乱数で決定し、そのアドレス指定をチャレンジ情報としてＣＩＳ－ＰＵＦチップ２００に送信する（ステップＳＴ２）。
　ＣＩＳ－ＰＵＦチップ２００は受け取ったアドレス指定に従ってＰＵＦモード画像を切り出し、１／０データを生成する。ＣＩＳ－ＰＵＦチップ２００は、このＩＤをチャレンジに対するレスポンスとしてマイコン３００に送信する（ステップＳＴ３）。
　マイコン３００は事前に登録しておいた１／０データから指定したアドレスのＩＤを切り出し、ＣＩＳ－ＰＵＦチップ２００から受け取ったＩＤと比較する。ＩＤが一致すれば認証成功となる（ステップＳＴ４）。
　このＣＲ認証システム１００の通信処理等を踏まえて、ＣＩＳ－ＰＵＦチップ２００の一部である信号処理回路７０およびマイコン３００における本実施形態の特徴の一つであるデバイス認証、データ整合性認証、およびデータ暗号化の各処理について説明する。
（デバイス認証）
　図３（Ａ）および図３（Ｂ）は、本実施形態におけるデバイス認証について説明するための図である。
　デバイス認証において、ＣＩＳ－ＰＵＦチップ２００の一部である信号処理回路７０は、画素読み出し中に制御装置としてのマイコン３００からの画素のアドレスＸＹのチャレンジを受信し、ＣＩＳ－ＰＵＦチップ２００内部のレジスタに受信したアドレスを書き込む。
　次に、セキュリティモード（ＰＵＦモード）において、垂直ブランキング期間ＰＶＢ中に受信したＹアドレスに従って画素にアクセスする。
　垂直ブランキング期間ＰＶＢ中に画素信号を処理して再現性およびユニーク性が改善されたデバイスＩＤを取得する。
　そして、垂直ブランキング期間ＰＶＢ中または次の画素読み出し期間中に取得したデバイスＩＤをチャレンジに対するレスポンスとしてマイコン３００に送信する。
　マイコン３００は、認証のためにデバイスＩＤをチェックする。
　認証は、たとえばストリーミングビデオデータの場合、１フレーム、１秒、１分、１時間、または１日のいずれかの期間で実行される。
（データ整合性認証）
　図４（Ａ）および図４（Ｂ）は、本実施形態におけるデータ整合性認証について説明するための図である。
　データ整合性認証において、ＣＩＳ－ＰＵＦチップ２００の一部である信号処理回路７０は、デバイスＩＤを取得するための画素アドレスを設定する。
　垂直ブランキング期間ＰＶＢ中にアドレス指定された画素のばらつき情報からデバイスＩＤを取得する。
　そして、行（ライン）画素信号を読み込み、メッセージ認証符号（ＭＡＣ）機能により、デバイスＩＤを固有鍵、ライン画素信号をメッセージとするデータタグを生成する。
　次に、ビデオＩ／Ｆ２１０またはコントロールＩ／Ｆ３１０を介した水平ブランキング期間ＰＨＢ中またはビデオＩ／Ｆ２１０またはコントロールＩ／Ｆ３１０を介した垂直ブランキング期間ＰＶＢ中に、画素アドレス、ライン画素信号、およびデータタグを、整合性認証を行う制御装置であるマイコン３００側に転送する。
　受信機側のマイコン３００は、画素アドレスとともに生成されたのと同じキーと、整合性検証のための画素データとを用いてＭＡＣ処理を実行する。
　なお、画素アドレスはいつでも任意に変更することができる。
（データ暗号化）
　図５（Ａ）および図５（Ｂ）は、本実施形態におけるデータ暗号化処理について説明するための第１図である。
　図６（Ａ）～図６（Ｃ）は、本実施形態におけるデータ暗号化処理について説明するための第２図である。
　データ暗号化処理において、ＣＩＳ－ＰＵＦチップ２００の一部である信号処理回路７０は、デバイスＩＤを取得するための画素アドレスを設定する。
　垂直ブランキング期間ＰＶＢ中にアドレス指定された画素のばらつき情報からデバイスＩＤを取得する。
　画素部２０から第１行（Ｌｉｎｅ１）の画素信号を読み出し、画素信号を内部のラインメモリに保存する。
　画素部２０から第２行（Ｌｉｎｅ２）の画素信号を読み出し中に、第１行（Ｌｉｎｅ１）の画素信号をデバイスＩＤである鍵で暗号化する。
　画素部２０から第３行（Ｌｉｎｅ３）の画素信号を読み出し中に、暗号化された第１行（Ｌｉｎｅ１）の画素信号および画素アドレスを、暗号解読処理を制御装置側ＩＳＰ(Image Sｉgnal Processor)としてのマイコン３００に転送する。
　マイコン３００では、暗号化された第１行（Ｌｉｎｅ１）の画素値を同じ鍵で解読する。
　なお、暗号化はライン画素の一部のみに適用でき、画素部の画素アレイ全体に対して行う必要なない。
　バックグラウンド暗号化処理にはより多くの時間がかかるが、１行の読み取り期間中に行う必要はない。
　通常、ＣＭＯＳイメージセンサ（ＣＩＳ）は数行のメモリを装備しており、このラインメモリの再利用によって、ラインバイライン暗号化は無視できるほどの小さな回路コストをも実現する。
　以上のように、本実施形態において、デバイス認証、データ整合性認証、およびデータ暗号化等の情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行（ライン）ごとの信号処理として実行することから、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能となる。
　以上、認証システムの処理について説明した。
　以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の構成および機能等について説明する。
　その後、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行ってレスポンスデータを作成する、いわゆる暗号化処理であり、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することを可能とするレスポンスデータ作成処理、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能、認証の評価等を中心に説明する。
（画素並びに画素部２０の基本的な構成）
　画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がｎ行×ｍ列の２次元の行列状（マトリクス状）に配列されている。
　図７は、本実施形態に係る画素の一例を示す回路図である。
　この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）を有する。
　そして、このフォトダイオードＰＤに対して、転送トランジスタＴＧ－Ｔｒ、リセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワトランジスタＳＦ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒをそれぞれ一つずつ有する。
　フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
　以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
　また、本実施形態は、後で例示するように、複数のフォトダイオード間で、リセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワトランジスタＳＦ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒの各トランジスタを共有している場合にも有効であり、また、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
　転送トランジスタＴＧ－Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤ（Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ；浮遊拡散層）の間に接続され、制御信号ＴＧを通じて制御される。
　転送トランジスタＴＧ－Ｔｒは、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタＲＳＴ－Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御信号ＲＳＴを通じて制御される。
　なお、リセットトランジスタＲＳＴ－Ｔｒは、電源線ＶＤＤとフローティングディフュージョンＦＤの間に接続され、制御信号ＲＳＴを通じて制御されるように構成してもよい。
　リセットトランジスタＲＳＴ－Ｔｒは、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（またはＶＤＤ）の電位にリセットする。
　ソースフォロワトランジスタＳＦ－Ｔｒと選択トランジスタＳＥＬ－Ｔｒは、電源線ＶＤＤと垂直信号線ＬＳＧＮの間に直列に接続されている。
　ソースフォロワトランジスタＳＦ－ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ－Ｔｒは制御信号ＳＥＬを通じて制御される。
　選択トランジスタＳＥＬ－Ｔｒは、制御信号ＳＥＬがＨの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ－ＴｒはフローティングディフュージョンＦＤの電位に応じた列出力アナログ信号ＶＳＬを垂直信号線ＬＳＧＮに出力する。
　これらの動作は、たとえば転送トランジスタＴＧ－Ｔｒ、リセットトランジスタＲＳＴ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
　画素部２０には、画素ＰＸＬがｎ行×ｍ列配置されているので、各制御信号ＳＥＬ、ＲＳＴ、ＴＧ用の制御線はそれぞれｎ本、垂直信号線ＬＳＧＮはｍ本ある。
　図１においては、各制御信号ＳＥＬ、ＲＳＴ、ＴＧ用の制御線を１本の行走査制御線として表している。
　垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
　また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
　読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列（カラム）信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
　読み出し回路４０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。
　このように、読み出し回路４０は、たとえば図８（Ａ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
　あるいは、読み出し回路４０は、たとえば図８（Ｂ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
　また、読み出し回路４０は、たとえば図８（Ｃ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。
　また、読み出し回路４０は、画素部２０の各列から出力される画素信号に対して所定の処理が施された信号を記憶するカラムメモリとしてのＳＲＡＭが配置されてもよい。
　水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、信号処理回路７０に出力する。
　タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
　信号処理回路７０は、通常読み出しモードＭＤＵのときには、読み出し回路４０により読み出され所定の処理が施された読み出し信号に対する所定の信号処理により２次元画像データを生成する。
　上述したように、固体撮像装置（ＣＭＯＳイメージセンサ）では、わずかな光で光電変換により発生した電子を、微小容量で電圧に変換し、さらに微小面積のソースフォロワトランジスタＳＦ－Ｔｒを用いて、出力している。そのため、容量をリセットする際に発生するノイズやトランジスタの素子ばらつきなどの微小なノイズを除去する必要があり、画素毎のリセットレベル（ＶＲＳＴ）と輝度レベル（信号レベル：ＶＳＩＧ）の差分を出力している。
　このように、ＣＭＯＳイメージセンサでは、画素毎のリセットレベルと輝度レベルの差分を出力することで、リセットノイズと閾値ばらつきを除去し、数電子の信号を検出することができる。この差分を検出する動作は、前述したようにＣＤＳ（相関二重サンプリング）と呼ばれ、広く用いられている技術であり、アレイ状に配置された全て画素に対して、ＣＤＳ読出しを順次行い、１フレーム分の通常の２次元画像データを出力する。
　本実施形態の固体撮像装置１０では、この通常の２次元画像データを生成するための動作は、通常動作モードＭＤＵで動作可能に構成されている。
　ただし、本実施形態における信号処理回路７０においては、画像の無断使用や改ざん、ねつ造等が行われてしまうことを防止するために、固体撮像装置１０の固有のばらつき情報（画素、読み出し回路のばらつき情報）から固有鍵を生成し、固有鍵と固体撮像装置１０から得られる取得データを組み合わせて識別データを生成し、この識別データを画像データに一体化してレスポンスデータＲＰＤとして出力し、固有鍵に関する情報を認識していない場合には識別データを正しく作成できないように構成されている。
　本実施形態の固体撮像装置１０では、この固有鍵の生成に関する動作は、レスポンス作成モードＭＤＲ（ＰＵＦモード、セキュリティモード）で動作可能に構成されている。
　本実施形態のレスポンス作成モードＭＤＲにおいては、周辺輝度に依存しない、チップ毎に固有な画素ばらつきパターン（ばらつき情報）を固有ＩＤとして出力する。
　本実施形態では、画素アレイ端に画素出力電圧振幅を制限し、クリップ信号を読み出すためのクリップ回路が配置されており、レスポンス作成モードＭＤＲにおいては、画素信号の読み出し方向（垂直方向、垂直信号線の配線方向）の複数画素（本実施形態では、一例として４画素単位）から、読み出し方向の基準レベル（基準電位）としてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データＳＤＦ１を順次に取得する。
　このように、本実施形態のレスポンス作成モードＭＤＲにおいては、画素毎のばらつきパターンのみを出力する。輝度レベルを出力しないため、イメージセンサの露光条件に依存しないパターン画像を出力することができる。また、各画素の出力には、ＦＰＮとフレーム毎にランダムに変動する熱雑音が含まれるが、レスポンス作成モードＭＤＲにおけるＦＰＮは熱雑音に対して１０倍以上大きいため、安定した固定ばらつきパターンをレスポンスデータＲＰＤとして出力することができる。
　本実施形態のレスポンス作成モードＭＤＲにおいては、固有鍵の生成に際し、画素のばらつき情報および読み出し部のばらつき情報の少なくともいずれかに関連付けて固有鍵を含むレスポンスデータを生成する。
　以上、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の基本的な構成および機能等について説明した。
　以下、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行ってレスポンスデータを作成する、いわゆる暗号化処理であり、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することを可能とするレスポンスデータ作成処理、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能、認証の評価を中心に説明する。
　図９は、本実施形態に係る暗号化処理系であるレスポンスデータ作成の全体的な概要を示すブロック図である。
　図１０は、図９の暗号化処理系であるレスポンスデータ作成の処理を模式的に示す図である。
　図９の暗号化処理系であるレスポンスデータ作成部８０は、情報取得部８１、鍵生成部８２、画像データ生成部８３、識別データ生成部８４、一体化部８５、およびメモリ８６を主構成要素として有している。
　なお、図９の例では情報取得部８１と鍵生成部８２が別の機能ブロックとして構成されているが、情報取得部８１と鍵生成部８２を一つの機能ブロックとして構成することも可能である。
　情報取得部８１は、画素ＰＸＬのばらつき情報ＰＦＬＣおよび読み出し回路４０の構成回路のばらつき情報ＣＦＬＣの少なくともいずれかを取得し、取得したばらつき情報を鍵生成部８２に供給する。
　ここで、一例として画素ＰＸＬのばらつき情報ＰＦＬＣについての概略を説明する。
（ソースフォロワトランジスタＳＦのしきい値）
　情報取得部８１は、画素のばらつき情報としてソースフォロワトランジスタＳＦのしきい値ＶＴＨのばらつき情報を採用することができる。
　図１１（Ａ）～図１１（Ｅ）は、画素のばらつき情報としてソースフォロワトランジスタＳＦのしきい値ＶＴＨのばらつき情報を採用した場合の通常動作モードとレスポンス作成モードにおける要部の動作波形等を示す図である。
　図１１（Ａ）が画素ＰＸＬの読み出し系の回路図を、図１１（Ｂ）が通常動作モードＭＤＵ時の動作波形を、図１１（Ｃ）がレスポンス作成モードＭＤＲの動作波形を、図１１（Ｄ）がばらつき情報を二値化した鍵パターンイメージを示し、図１１（Ｅ）が出力信号と画素数としきい値ＶＴＨとの関係を示している。
　図１１（Ａ）の画素ＰＸＬの読み出し系においては、垂直信号線ＬＳＧＮにＣＤＳ回路４４がスイッチＳＷ０の一端子を介して接続されている。スイッチＳＷ０の他端子は基準電圧Ｖｒｅｆの供給ラインに接続されている。
　通常動作モードＭＤＵにおいては、図１１（Ｂ）に示すように、差分信号を画素の出力信号として用いることで、各画素ＰＸＬが備えるソースフォロワトランジスタＳＦのしきい値のばらつきを除去している。
　レスポンス作成モードＭＤＲにおいては、図１１（Ｃ）に示すように、時刻ｔ１に後段回路は基準電圧レベル（Ｖｒｅｆ)、時刻ｔ２に後段回路は画素のリセット電圧レベルを取り込む。
　これらの信号の差分を読み出すことで、各画素ＰＸＬのリセット電圧のばらつきを取り出すことができる。
　本例では、このばらつき分布を鍵として用いる。
　上記ばらつきは１００ｍＶ程度なので、アンプ等で増幅しても良い。
　鍵生成部８２（図９、図１０）は、情報取得部８１により取得され供給される画素のばらつき情報および読み出し回路４０のばらつき情報の少なくともいずれかを用いて固有鍵を生成する。
　鍵生成部８２は、生成した固有鍵ＫＹを識別データ生成部８４に供給する。
　鍵生成部８２は、たとえば画素部２０の有効画素の読み出し時以外の期間（たとえばブランキング期間）に固有鍵ＫＹの生成を行う。
　図９および図１０の画像データ生成部８３は、通常読み出しモードで読み出し回路４０を通して読み出され所定の処理が施された読み出し信号に対する所定の信号処理により、たとえば図１０に示すような２次元画像データＩＭＧを生成する。
　画像データ生成部８３は、生成した画像データＩＭＧを一体化部８５に供給する。
　画像データ生成部８３は、固体撮像装置１０から取得した取得データＡＱＤを識別データ生成部８４に供給する。
　ここで、取得データＡＱＤは、少なくとも画素、日付、温度、ＧＰＳ（Global Positioning System）に関するデータのうちの少なくともいずれかのデータである。
　識別データ生成部８４は、鍵生成部８２で生成された固有鍵ＫＹと、本固体撮像装置１０で取得した取得データＡＱＤを組み合わせて識別データＤＳＣＤを生成する。
　識別データ生成部８４は、生成した識別データＤＳＣＤを一体化部８５に供給する。
　一体化部８５は、図１０に示すように、識別データ生成部８４で生成された識別データＤＳＣＤと画像データ生成部８３による読み出しデータに基づく画像データＩＭＧを一体化して、センサチップの最終のレスポンスデータＲＰＤとして出力する。
　一体化部８５は、たとえば図１０に示すように、一体化データが、ヘッダＨＤ、識別データＤＳＣＤ、画像データＩＭＧの順となるように一体化する。
　前述したように、本実施形態に係る固体撮像装置１０は、センサのデバイス認証と画像データの改ざんを防止する対策として、ＣＭＯＳイメージセンサにおける画素ばらつきからＰＵＦの固有ＩＤを生成するＣＭＯＳイメージセンサＰＵＦ(ＣＩＳ-ＰＵＦ)として形成されている。
　次に、ＰＵＦのレスポンス（以下、ＰＵＦレスポンスという場合もある）を生成する際に、画素のばらつき情報（および読み出し部のばらつき情報のうちの少なくともいずれか一方）に関連付けて固有鍵を含むレスポンスデータを生成することが可能なＣＩＳ－ＰＵＦの好適な構成例について説明する。
　その後、本実施形態の固体撮像装置１０の特徴的な構成、機能について、固有鍵の生成、並びに固有鍵を含む識別データと画像データの一体化を行ってレスポンスデータを作成する、いわゆる暗号化処理であり、少ないメモリで、ランダムノイズとＦＰＮを除去する信号処理を実現することを可能とするレスポンスデータ作成処理、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能、認証の評価等を中心に説明する。
　図１２は、ＣＭＯＳイメージセンサＰＵＦ(ＣＩＳ-ＰＵＦ)の要部を形成するばらつき情報を取得するのに好適な情報取得部を含む、本実施形態に係る画素部および列毎に配置された列読出し回路の概要を示す図である。
　図１２の読み出し部９０の一部を構成する画素部２０Ａおよび列（カラム）読出し回路４０は、ばらつき信号の再現性を高め、ばらつきパターンのユニーク性を改善するために、垂直（図では上下）の２画素間で大小判定（引き算等）して２値化を行うことが可能となるように構成されている。
　図１２の画素部２０Ａは、一つのフローティングディフュージョンＦＤ、一つのソースフォロワ素子としてのソースフォロワトランジスタＳＦ－Ｔｒ、一つのリセット素子としてのリセットトランジスタＲＳＴ－Ｔｒ、および一つの選択素子としての選択トランジスタＳＥＬ－Ｔｒを、複数（本例では２）の光電変換素子であるフォトダイオードＰＤ１、ＰＤ２および転送素子としての転送トランジスタＴＧ－Ｔｒ１，ＴＧ－Ｔｒ２で共有する画素共有構造を有する。
　すなわち、図１２のＣＭＯＳイメージセンサの画素ＰＸＬＡは、フォトダイオードＰＤ１およびＰＤ２、転送クロックである制御信号ＴＧ１およびＴＧ２で駆動する転送トランジスタＴＧ－Ｔｒ１，ＴＧ－Ｔｒ２、リセットクロックである制御信号ＲＳＴで駆動するリセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワ（ＳＦ）トランジスタＳＦ－Ｔｒ、選択クロックである制御信号ＳＥＬで駆動する選択トランジスタＳＥＬ－Ｔｒにより構成されている。
　ここで、２個のフォトダイオードＰＤ１，ＰＤ２がリセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワ（ＳＦ）トランジスタＳＦ－Ｔｒ、選択トランジスタＳＥＬ－Ｔｒを共有している。
　これは、近年の微細な画素に対して広く用いられる方式であり、各トランジスタをＰＤ間で共有することにより、ＰＤの面積を所定の画素サイズに対して大きくとり、光電変換可能な領域を広げることで、入射光に対する検出感度を高めている。
　選択トランジスタＳＥＬ－Ｔｒがオンした画素では、電源電圧Ｖｄｄの電源線ＶＤＤ、ソースフォロワ（ＳＦ）トランジスタＳＦ－Ｔｒ、電流源Ｉｄが直列となり、ソースフォロワ回路を構成する。
　このソースフォロワ回路により、フローティングディフュージョンＦＤの電圧が読み出し回路４０のＡＭＰ４２を介してＡＤＣ４１に入力されて、デジタル値に変換される。
　また、クリップ回路４４が画素アレイ端に配置され、クリップクロックである制御信号ＣＬＩＰによって駆動するクリップゲートＣＧおよびダイオード接続トランジスタＭ０は、画素アレイ端に配置され、画素出力電圧振幅を制限することで、安定的に動作させるために用いられる。
（図１２のＣＩＳ－ＰＵＦの概要）
　ここで、図１２のＣＩＳ－ＰＵＦの概要について説明する。
　ＣＩＳ－ＰＵＦは、ＣＭＯＳイメージセンサの画素毎の特性ばらつきを利用してデバイスごとに固有のＰＵＦレスポンス（画素のばらつき情報）を生成する。前述したように、特性ばらつきには固定した位置に生じる固定パターンノイズ(FPN：Fixed Pattern Noise)や画素等の位置に関係なくランダムに生じるランダムノイズがある。
　ＣＭＯＳイメージセンサは、通常動作モードＭＤＵにおいては、これら特性ばらつきを除去するために、画素毎にリセット電位（ＶＲＳＴ）と信号電位（ＶＳＩＧ）の差分を取るＣＤＳ（相関二重サンプリング：Correlated Double Sampling)を行っている。
　一方でＣＩＳ－ＰＵＦは、ＰＵＦレスポンスを生成する目的でばらつき情報を得るために、ＣＤＳを動作させない信号読み出しモードであるレスポンス作成モード（ＰＵＦモード）ＭＤＲを持つ。このＰＵＦモードにより画素ばらつきが支配的となる出力を得ることができる。
　図１２のＣＩＳ－ＰＵＦとしての固体撮像装置（ＣＭＯＳイメージセンサ）１０Ａは、画素数1,920×1,080(フルHD)のアレイ構造を有している。
　この固体撮像装置（ＣＭＯＳイメージセンサ）１０Ａは、垂直方向（図では上下）に隣接した２画素でソースフォロワトランジスタＳＦ－Ｔｒを共有しており、ソースフォロワトランジスタＳＦ－Ｔｒの数は1,920×540である。
　ＰＵＦモードでは、列毎に存在するクリップ回路４４から得られる電位を基準電位とし、各画素のリセット電位と差分を取ることで、画素毎のばらつきを抽出している。
　ＰＵＦモードでは、最初に列ごとに配置されているクリップ回路４４を選択する。このとき、ダイオード接続されたトランジスタＭ０のゲート電圧はＶＤＤであり、アンプ４２を介して電源電圧からオフセット電圧分シフトした電圧がＡＤＣ４１に保持される。次に、対象の画素を選択し、リセットトランジスタＲＳＴ－Ｔｒと転送トランジスタＴＧ－Ｔｒを同時にオンすることでフォトダイオードＰＤに蓄積された電荷を排出する。このとき、微小容量であるフローティングディフュージョンＦＤの電位はＶＤＤとなり、同様に電源電圧からオフセット電圧分降下した電圧がＡＤＣ４１に保持される。
　ＡＤＣ４１ではこれらの電圧の差分を取り、第１の差分データＳＤＦ１を取得することで、画素のソースフォロワトランジスタＳＦ－Ｔｒとクリップ回路４４のトランジスタＣＧのオフセットばらつきは、再現性の高い固定パターンノイズであり、たとえば１２ビットのデジタルデータである第１の差分データＳＤＦ１を利用して固有ＩＤを生成する。
（図１２のＣＩＳ－ＰＵＦにおけるＰＵＦレスポンスの生成）
　次に、図１２のＣＩＳ－ＰＵＦにおけるＰＵＦレスポンスの生成の概要について説明する。
　図１３は、図１２のＣＩＳ－ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成の様子を示す図である。
　ＣＩＳ－ＰＵＦの画素ばらつきを利用したＰＵＦレスポンス生成は、垂直方向（上下）に隣接した２つのソースフォロワトランジスタＳＦ－Ｔｒの出力値(ＬＳＢ値)に関連する第２の差分データＳＤＦ２を大小比較し、１／０データを生成する。
　図１３の例では、上下の出力値を大小比較し、上側の出力値が下側の出力値より大きい場合（上＞下）「１」、上側の出力値が下側の出力値より小さい場合（上＜下）「０」とする。
　この例では、上述したように、ソースフォロワトランジスタＳＦ－Ｔｒが上下２画素で共有されている。そのため、まず上下に隣接した出力の平均を取ることで１つのソースフォロワトランジスタＳＦ－Ｔｒにつき１つの出力値をとり、540×1,920の出力のマップを得る。
　さらに上下に隣接した出力を大小比較し270×1,920の１/０データを生成する。
　このように、ＣＩＳ－ＰＵＦは画素のアドレスをチャレンジとし、上記手順で生成した１／０データをレスポンスとするＰＵＦである。
　上述したように、図１２の画素部２０Ａおよび列（カラム）読出し回路４０は、ばらつき信号の再現性を高め、ばらつきパターンのユニーク性を改善するために、垂直（図では上下）の２画素間で大小判定（引き算等）して２値化を行うことが可能となるように構成されている。
　そして、図１２のＡＤＣ４１ではこれらの電圧の差分を取り、第１の差分データＳＤＦ１を取得することで、画素のソースフォロワトランジスタＳＦ－Ｔｒとクリップ回路４４のトランジスタＣＧのオフセットばらつきは、再現性の高い固定パターンノイズであり、信号処理回路７０はこれを利用して固有ＩＤを生成する。
　このＡＤＣ４１の出力データある第１の差分データＳＤＦ１は、たとえば信号処理回路７０のレスポンスデータ作成部８００（８０）に供給され、以下の処理が行われる。
　レスポンスデータ作成部８００においては、ばらつき信号の再現性を高めるために、鍵生成用データＫＹＧＤの垂直２画素間で平均化処理を行い、ばらつきパターンのユニーク性を改善するために、垂直の２画素間で大小判定（引き算等）して２値化を行う判定処理を行う。
　なお、判定処理の後に、データを圧縮するデータ圧縮処理を行うように構成することも可能である。
　以上の信号処理は、全画素アレイのデータを保持することなく、たとえば４行毎に順次処理することで、小さな回路規模で実現することができる。
　本実施形態の信号処理回路７０のレスポンスデータ作成部８００では、少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で処理回路による装置コストの増加を防止することが可能となるように、上記平均化処理、判定処理を、基本的に、１つの演算部と、少なくとも２つの記憶部としての第１のメモリおよび第２のメモリとにより実現している。
　信号処理回路７０は、セキュリティモード時において、２つのメモリの少なくともいずれかに、読み出し部９０により取得された各画素の第１の差分データＳＤＦ１を選択的に記憶し、演算部の演算結果を選択的に記憶する。
　演算部は、画素信号の読み出し方向の複数画素の２画素の第１の差分データ間で平均化処理を行い、この平均化処理結果データを第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
　演算部は、平均化処理を受けたデータについて、２画素間で差分をとった第２の差分データＳＤＦ２を取得し、取得した第２の差分データＳＤＦ２を第１のメモリおよび第２のメモリの少なくともいずれかに記憶する。
　信号処理回路７０は、取得した第２の差分データＳＤＦ２により、隣接の２画素間で大小判定して２値化を行う。
　以下に、平均化処理および判定処理を実行する信号処理回路７０のレスポンスデータ作成部の具体的な構成について説明する。以下では、第１から第６の６つの構成例について、図面に関連付けて説明する。
　なお、ここでは平均化処理および判定処理を実行する信号処理回路７０のレスポンスデータ作成部を符号８００を持って表す。
　また、ここでは、図１２の回路において、画素信号の読み出し方向の複数画素は、同列の４行にわたる第１の画素ＰＸＬj、第２の画素ＰＸＬj+1、第３の画素ＰＸＬj+2、および第４の画素ＰＸＬj+3の４画素単位である。
（平均化処理および判定処理を実行する信号処理回路の第１の構成例）
　図１４は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第１の構成例を示す図である。
　図１４のレスポンスデータ作成部８００は、演算部（演算器，ＡＵ）８１０、および第１のラインメモリ８１１～第６のラインメモリ８１６を含んで構成されている。
　第１のラインメモリ８１１～第６のラインメモリ８１６は、たとえばＳＲＡＭにより構成されている。
　図１４のレスポンスデータ作成部８００は、６つのラインメモリ８１１～８１６を用いて４画素に関する第１の差分データＳＤＦ１を記憶してから、演算部８１０で平均化処理および判定処理に必要な演算（加減算等）を行う。
　図１４のレスポンスデータ作成部８００は、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶してから演算データを記憶するのに必要最低限の６つのラインメモリを含んで構成されている。
　この例では、第１のラインメモリ（ＳＲＡＭ　１）８１１と第５のラインメモリ（ＳＲＡＭ　５）８１５はマスタとスレーブの関係にあり、第２のラインメモリ（ＳＲＡＭ　２）８１２～第４のラインメモリ（ＳＲＡＭ　４）８１４へのシーケンシャルな書き込み（記憶）が行われる。
　図１５（Ａ）～図１５（Ｈ）は、図１４の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
　図１５（Ａ）は水平同期信号ＨＤを、図１５（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図１５（Ｃ）は第１のラインメモリ（ＳＲＡＭ　１）８１１のデータの記憶状態を、図１５（Ｄ）は第２のラインメモリ（ＳＲＡＭ　２）８１２のデータの記憶状態を、図１５（Ｅ）は第３のラインメモリ（ＳＲＡＭ　３）８１３のデータの記憶状態を、図１５（Ｆ）は第４のラインメモリ（ＳＲＡＭ　４）８１４のデータの記憶状態を、図１５（Ｇ）は第５のラインメモリ（ＳＲＡＭ　５）８１５のデータの記憶状態を、図１５（Ｈ）は第６のラインメモリ（ＳＲＡＭ　６）８１６のデータの記憶状態を、それぞれ示している。
　なお、図１５中のＯＳはオフセット値を示している。実際にはこのオフセット値ＯＳが勘案されるが、以下ではオフセット値ＯＳはないものとして説明する。
　信号処理回路７０のレスポンスデータ作成部８００は、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを第１のラインメモリ（ＳＲＡＭ　１）８１１に記憶する。
　次に、第２の画素ＰＸＬj+1の第１の差分データＤj+1を第２のラインメモリ（ＳＲＡＭ　２）８１２に記憶するとともに、第１のラインメモリ（ＳＲＡＭ　１）８１１に記憶した第１の画素ＰＸＬjの第１の差分データＤjを第５のラインメモリ（ＳＲＡＭ　５）８１５に記憶する。
　第３の画素ＰＸＬj+2の第１の差分データＤj+2を第３のラインメモリ（ＳＲＡＭ　３）８１３に記憶する。
　次いで、第４の画素ＰＸＬj+3の第１の差分データＤj+3を第４のラインメモリ（ＳＲＡＭ　４）８１４に記憶する。
　そして、演算部８１０が、第５のラインメモリ（ＳＲＡＭ　５）８１５に記憶されている第１の画素ＰＸＬjの第１の差分データＤjと第２のラインメモリ（ＳＲＡＭ　２）８１２に記憶されている第２の画素ＰＸＬj+1の第１の差分データＤj+1間の第１の平均化処理を行う。これにより、第１の平均化処理結果データ｛（Ｄj＋Ｄj+1)/２）｝が得られる。
　同様に、演算部８１０が、第３のラインメモリ（ＳＲＡＭ　３）８１３に記憶されている第３の画素ＰＸＬj+2の第１の差分データＤj+2と第４のラインメモリ（ＳＲＡＭ　４）８１４に記憶されている第４の画素ＰＸＬj+3の第１の差分データＤj+3間の第２の平均化処理を行う。これにより、第２の平均化処理結果データ｛（Ｄj+2＋Ｄj+3)/２）｝が得られる。
　次に、演算部８１０が第１の平均化処理結果データ｛（Ｄj＋Ｄj+1)/２）｝と第２の平均化処理結果データ｛（Ｄj+2＋Ｄj+3)/２）｝間の差分をとった第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
　演算部８１０は、取得した第２の差分データＱjを第６のラインメモリ（ＳＲＡＭ　６）８１６に記憶する。
　そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
　以上のように、第１の構成例によれば、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶してから演算データを記憶するのに必要最低限の６つのラインメモリを含んで構成されていることから、少ないメモリ（記憶部で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
（平均化処理および判定処理を実行する信号処理回路の第２の構成例）
　図１６は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第２の構成例を示す図である。
　図１６のレスポンスデータ作成部８００Aは、演算部（演算器）８１０Ａ、および２つの第１のラインメモリ８１１Ａおよび第２のラインメモリ８１２Ａを含んで構成されている。
　第１のラインメモリ８１１Ａおよび第２のラインメモリ８１２Ａは、たとえば１３ビットＳＲＡＭにより構成されている。
　図１６のレスポンスデータ作成部８００Ａは、２つのラインメモリ８１１Ａ、８１２Ａを用いて４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶しつつ、演算部８１０Ａで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ａ、８１２Ａに選択的に記憶する。
　図１６のレスポンスデータ作成部８００Ａは、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶しつつ、演算部８１０Ａで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ａ、８１２Ａに選択的に記憶する必要最低限の２つのラインメモリを含んで構成されている。
　この例では、第１のラインメモリ（ＳＲＡＭ　１）８１１Ａと第２のラインメモリ（ＳＲＡＭ　２）８１２Ａへの選択的かつシーケンシャルな書き込み（記憶）が行われる。
　図１７（Ａ）～図１７（Ｄ）は、図１６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
　図１７（Ａ）は水平同期信号ＨＤを、図１７（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図１７（Ｃ）は第１のラインメモリ（ＳＲＡＭ　１）８１１Ａのデータの記憶状態を、図１７（Ｄ）は第２のラインメモリ（ＳＲＡＭ　２）８１２Ａのデータの記憶状態を、それぞれ示している。
　信号処理回路７０のレスポンスデータ作成部８００Ａは、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを第１のラインメモリ（ＳＲＡＭ　１）８１１Ａに記憶する。
　次に、演算部８１０Ａが、第１のラインメモリ（ＳＲＡＭ　１）８１１Ａに記憶されている第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1を加算して、その加算データ（Ｄj＋Ｄj+1）を第２のラインメモリ（ＳＲＡＭ　２）８１２Ａに記憶する。
　次いで、演算部８１０Ａが、第２のラインメモリ（ＳＲＡＭ　２）８１２Ａに記憶されている第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1の加算データ（Ｄj＋Ｄj+1）から第３の画素ＰＸＬj+2の第１の差分データＤj+2を減算した加減算データ（Ｄj＋Ｄj+1－Ｄj+2）を第１のラインメモリ（ＳＲＡＭ　１）８１１Ａに記憶する。
　次に、演算部８１０Ａが、第１のラインメモリ（ＳＲＡＭ　１）８１１Ａに記憶されている加減算データ（Ｄj＋Ｄj+1－Ｄj+2）と第４の画素ＰＸＬj+3の第１の差分データＤj+3間の差分をとり、２で除した第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
　演算部８１０Ａは、取得した第２の差分データＱjを第２のラインメモリ（ＳＲＡＭ　２）８１２Ａに記憶する。
　そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
　以上のように、第２の構成例によれば、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１を記憶しつつ演算データを記憶するのに必要最低限の２つのラインメモリを含んで構成されていることから、第１の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
（平均化処理および判定処理を実行する信号処理回路の第３の構成例）
　図１８は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第３の構成例を示す図である。
　図１８のレスポンスデータ作成部８００Ｂは、演算部（演算器）８１０Ｂ、および２つの第１のラインメモリ８１１Ｂおよび第２のラインメモリ８１２Ｂを含んで構成されている。
　第１のラインメモリ８１１Ｂおよび第２のラインメモリ８１２Ｂは、たとえば１２ビットＳＲＡＭにより構成されている。
　図１８のレスポンスデータ作成部８００Ｂは、２つのラインメモリ８１１Ｂ、８１２Ｂを用いて４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｂで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ｂ、８１２Ｂに選択的に記憶する。
　図１８のレスポンスデータ作成部８００Ｂは、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｂで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜２つのラインメモリ８１１Ｂ、８１２Ｂに選択的に記憶する必要最低限の２つのラインメモリを含んで構成されている。
　この例では、第１のラインメモリ（ＳＲＡＭ　１）８１１Ｂと第２のラインメモリ（ＳＲＡＭ　２）８１２Ｂへの選択的かつシーケンシャルな書き込み（記憶）が行われる。
　図１９（Ａ）～図１９（Ｄ）は、図１８の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
　図１９（Ａ）は水平同期信号ＨＤを、図１９（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図１９（Ｃ）は第１のラインメモリ（ＳＲＡＭ　１）８１１Ｂのデータの記憶状態を、図１９（Ｄ）は第２のラインメモリ（ＳＲＡＭ　２）８１２Ｂのデータの記憶状態を、それぞれ示している。
　信号処理回路７０のレスポンスデータ作成部８００Ｂは、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを２で除した第１の除算データ（Ｄj／２）を第１のラインメモリ（ＳＲＡＭ　１）８１１Ｂに記憶する。
　次に、演算部８１０Ｂが、第１のラインメモリ（ＳＲＡＭ　１）８１１Ｂに記憶されている第１の除算データ（Ｄj／２）と第２の画素ＰＸＬj+1の第１の差分データＤj+1を２で除した第２の除算データ（Ｄj+1／２）を加算し、この加算データ｛（Ｄj／２）＋（Ｄj+1／２）｝を、第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1間の第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝として第２のラインメモリ（ＳＲＡＭ　２）８１２Ｂに記憶する。
　演算部８１０Ｂが、第２のラインメモリ（ＳＲＡＭ　２）８１２Ｂに記憶されている第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝から第３の画素ＰＸＬj+2の第１の差分データＤj+2を２で除した第３の除算データ（Ｄj+2／２）を減算した加減算データ｛（Ｄj＋Ｄj+1－Ｄj+2）／２｝を第１のラインメモリ（ＳＲＡＭ　１）８１１Ｂに記憶する。
　次に、演算部８１０Ｂが、第１のラインメモリ（ＳＲＡＭ　１）８１１Ｂに記憶されている加減算データ｛（Ｄj＋Ｄj+1－Ｄj+2）／２｝と第４の画素ＰＸＬj+3の第１の差分データＤj+3を２で除したデータ間の差分をとった第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
　演算部８１０Ｂは、取得した第２の差分データＱjを第２のラインメモリ（ＳＲＡＭ　２）８１２Ｂに記憶する。
　そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
　以上のように、第３の構成例によれば、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の２つのラインメモリを含んで構成されていることから、第２の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
（平均化処理および判定処理を実行する信号処理回路の第４の構成例）
　図２０は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第４の構成例を示す図である。
　図２０のレスポンスデータ作成部８００Ｃが図１８の第３の構成例のレスポンスデータ作成部８００Ｂと異なる点は以下のとおりである。
　図２０のレスポンスデータ作成部８００Ｃにおいては、第１のメモリ（記憶部）および第２のメモリ（記憶部）が共有化され、共有化メモリ（記憶部）へのアクセス系統が第１のアクセス系統Ａと第２のアクセス系統Ｂ２系統あり、これら２系統のアクセス系統はデータの入力とデータの出力のためのアドレスが個別に制御されるデュアルポートメモリ８２０を含んで構成されている。
　図２１（A）～図２１（Ｋ）は、図２０のデュアルポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。
　図２１（Ａ）がデュアルポートメモリ８２０のポート構成を示し、図２１（Ｂ）はクロック信号ＣＬＫ（Ａ，Ｂ）を、図２１（Ｃ）はクロック信号ＣＬＫ（Ａ，Ｂ）に同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示している。
　図２１（Ｄ）は第１のアクセス系統Ａの第１のライトイネーブル信号ＷＥ　Ａを、図２１（Ｅ）は第１のアクセス系統Ａのアドレス信号ＡＤＤＲ　Ａを、図２１（Ｆ）は第１のアクセス系統Ａの入力データＤＡＴＡ　Ａを、図２１（Ｇ）は第１のアクセス系統Ａの出力データＱ　Ａを、それぞれ示している。
　図２１（Ｈ）は第２のアクセス系統Ｂの第２のライトイネーブル信号ＷＥ　Ｂを、図２１（Ｉ）は第２のアクセス系統Ｂのアドレス信号ＡＤＤＲ　Ｂを、図２１（Ｊ）は第２のアクセス系統Ｂの入力データＤＡＴＡ　Ｂを、図２１（Ｋ）は第２のアクセス系統Ｂの出力データＱ　Ｂを、それぞれ示している。
　図２１（Ａ）に示すデュアルポートメモリ８２０は、第１のアクセス系統Ａにおいて、第１のライトイネーブル信号ＷＥ　Ａの入力ポートＰ１Ａ、アドレス信号ＡＤＤＲ　Ａの入力ポートＰ２Ａ、入力データＤＡＴＡ　Ａの入力ポートＰ３Ａ、データＱ　Ａの出力ポートＰ４Ａ、およびクロックＣＬＫ　Ａの入力ポートＰ５Ａを有している。
　図２１（Ａ）に示すデュアルポートメモリ８２０は、第２のアクセス系統Ｂにおいて、第１のライトイネーブル信号ＷＥ　Ｂの入力ポートＰ１Ｂ、アドレス信号ＡＤＤＲ　Ｂの入力ポートＰ２Ｂ、入力データＤＡＴＡ　Ｂの入力ポートＰ３Ｂ、データＱ　Ｂの出力ポートＰ４Ｂ、およびクロックＣＬＫ　Ｂの入力ポートＰ５Ｂを有している。
　図２０のレスポンスデータ作成部８００Ｃは、１つのデュアルポートメモリ８２０を用いて４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｃで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜１つのデュアルポートメモリ８２０の共有メモリ領域に選択的に記憶する。
　図２０のレスポンスデータ作成部８００Ｃは、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、演算部８１０Ｃで平均化処理および判定処理に必要な演算（加減算等）を行い、演算結果を適宜１つのデュアルポートメモリ８２０に選択的に記憶する必要最低限の１つのデュアルポートメモリ８２０を含んで構成されている。
　図２２（Ａ）～図２２（Ｃ）は、図２０の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
　図２２（Ａ）は水平同期信号ＨＤを、図２２（Ｂ）は水平同期信号ＨＤに同期して入力される図１２のＡＤＣ４１による１２ビットの第１の差分データＳＤＦ１を示し、図２２（Ｃ）はデュアルポートメモリ（ＤＰＳＲＡＭ）８２０の記憶状態を、それぞれ示している。
　信号処理回路７０のレスポンスデータ作成部８００Ｃは、セキュリティモードであるレスポンス作成モードＭＤＲ時に、たとえば第１の画素ＰＸＬjの第１の差分データＤjを２で除した第１の除算データ（Ｄj／２）を第１のライトイネーブル信号ＷＥ　Ａがハイレベルの第１のアクセス系統Ａにより共有化記憶部としてのデュアルポートメモリ（ＤＰＳＲＡ）８２０に記憶する。
　次に、演算部８１０Ｃが、第２のライトイネーブル信号ＷＥ　Ｂがローレベルの第２のアクセス系統Ｂにより読み出した、デュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶されている第１の除算データ（Ｄj／２）と第２の画素ＰＸＬj+1の第１の差分データＤj+1を２で除した第２の除算データ（Ｄj+1／２）を加算し、この加算データ｛（Ｄj／２）＋（Ｄj+1／２）｝を、第１の画素ＰＸＬjの第１の差分データＤjと第２の画素ＰＸＬj+1の第１の差分データＤj+1間の第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝として第１のアクセス系統Ａによりデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶する。
　同様に、演算部８１０Ｃが、第２のライトイネーブル信号ＷＥ　Ｂがローレベルの第２のアクセス系統Ｂにより読み出したデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶されている第１の平均化処理結果データ｛（Ｄj＋Ｄj+1）／２｝から第３の画素ＰＸＬj+2の第１の差分データＤj+2を２で除した第３の除算データ（Ｄj+2／２）を減算した加減算データ｛（Ｄj＋Ｄj+1－Ｄj+2）／２｝を第１のライトイネーブル信号ＷＥ　Ａがハイレベルの第１のアクセス系統Ａによりデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶する。
　次に、演算部８１０Ｃが、第２のライトイネーブル信号ＷＥ　Ｂがローレベルの第２のアクセス系統Ｂにより読み出した、デュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶されている前記加減算データ｛（Ｄj＋Ｄj+1－Ｄj+2）／２｝から第４の画素ＰＸＬj+3の第１の差分データＤj+3を２で除した第４の除算データ（Ｄj+3／２）を減算して、第２の差分データＳＤＦ２（Ｑj＝（｛（Ｄj＋Ｄj+1)/２）｝―｛（Ｄj+2＋Ｄj+3)/２）｝）を取得する。
　演算部８１０Ｃは、取得した第２の差分データＱjを第１のライトイネーブル信号ＷＥ　Ａがハイレベルの第１のアクセス系統Ａによりデュアルポートメモリ（ＤＰＳＲＡＭ）８２０に記憶する。
　そして、信号処理回路７０では、取得した第２の差分データＱjにより、隣接の２画素間で大小判定して２値化を行う
　以上のように、第４の構成例によれば、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の１つのデュアルポートメモリを含んで構成されていることから、第１～第３の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
　なお、この第４の構成例には、第３の構成例で採用した当初から除算を行う処理方法を採用して説明したが、第２の構成例で採用した処理の途中から除算を行う処理方法を採用することも可能である。
（平均化処理および判定処理を実行する信号処理回路の第５の構成例）
　図２３は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第５の構成例を示す図である。
　図２４（A）～図２４（Ｉ）は、図２３の２ポートメモリのポート構成および各ポートにおける動作波形の一例を示す図である。
　図２５（Ａ）～図２５（Ｃ）は、図２３の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
　図２３のレスポンスデータ作成部８００Ｄが図２０の第４の構成例のレスポンスデータ作成部８００Ｃと異なる点は以下のとおりである。
　図２３のレスポンスデータ作成部８００Ｄにおいては、デュアルポートメモリの代わりに、２ポートメモリ（ＴＰＳＲＡＭ）８３０を採用したことにある。
　２ポートメモリ８３０では、第２のライトイネーブル信号の代わりに、リードイネーブル信号ＲＥが採用されており、第１のアクセス系統Ａ側にはデータ出力ポートがなく、第２のアクセス系統Ｂにはデータ入力ポートがない。
　基本的には、第５の構成例においても、上述した第４の構成例と同様の処理が行われることから、その詳細な説明は省略する。
　以上のように、第５の構成例によれば、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の１つの２ポートメモリを含んで構成されていることから、第１～第３の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
　なお、この第５の構成例においても、第３の構成例で採用した当初から除算を行う処理方法を採用して説明したが、第２の構成例で採用した処理の途中から除算を行う処理方法を採用することも可能である。
（平均化処理および判定処理を実行する信号処理回路の第６の構成例）
　図２６は、本実施形態の平均化処理および判定処理を実行する信号処理回路のレスポンスデータ作成部の第６の構成例を示す図である。
　図２７（A）～図２７（Ｇ）は、図２６のＦＩＦＯのポート構成および各ポートにおける動作波形の一例を示す図である。
　図２８（Ａ）～図２８（Ｃ）は、図２６の回路の平均化処理および判定処理を説明するためのタイミングチャートである。
　図２６のレスポンスデータ作成部８００Ｅが図２３の第５の構成例のレスポンスデータ作成部８００Ｄと異なる点は以下のとおりである。
　図２６のレスポンスデータ作成部８００Ｅにおいては、２ポートメモリの代わりに、ＦＩＦＯ８４０を採用したことにある。
　ＦＩＦＯ８４０では、フル（FULL）信号と空（EMPTY）信号をモニタすることにより、ライトイネーブル信号ＷＥとリードイネーブル信号ＲＥによるデータ（DATA）の書き込みとデータの読み出しを制御する。
　基本的には、第６の構成例においても、上述した第４の構成例と同様の処理が行われることから、その詳細な説明は省略する。
　以上のように、第６の構成例によれば、４画素（たとえば図１２の画素ＰＸＬj～ＰＸＬj+3）に関する第１の差分データＳＤＦ１に対する演算データを記憶しつつ、平均化処理および判定処理の途中の演算データ、並びに最終的な演算データを記憶するのに必要最低限の１つのＦＩＦＯを含んで構成されていることから、第１～第３の構成よりも少ないメモリ（記憶部）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
　なお、この第６の構成例においても、第３の構成例で採用した当初から除算を行う処理方法を採用して説明したが、第２の構成例で採用した処理の途中から除算を行う処理方法を採用することも可能である。
（ユニーク性と再現性の評価）
　次に、ユニーク性と再現性の評価結果について述べる。
　図２９は、図１２および図１３に示すようなレスポンス生成方式によって得られたＰＵＦ性能としての再現性とユニーク性を示す図である。
　ＣＩＳ－ＰＵＦの性能評価としてユニーク性と再現性の評価を行った。
　ユニーク性は、２つのチップのＩＤを比較したときどれだけ異なっているかを示す指標である。ユニーク性は各チップで１００枚分の画像を平均化した画像から128ビット長のＩＤを3,840ブロック作り、異なる２つのチップで生成したＩＤ間のＨＤ（ハミングでスタンス）を算出し平均値を求めることで得られる。
　ＩＤ長をＬとしたとき、ユニーク性のＨＤの分布の平均はＬ／２、標準偏差は√L/2が理想値である。
　再現性は，あるチップが生成するＩＤがどの程度の安定性をもつのかを示す指標であり、各チップで１００枚分の画像を平均化した画像から128ビット長のＩＤを3,840ブロック作り、これを基準として、基準ＩＤと１００枚それぞれの画像から作ったＩＤとのＨＤを算出し平均値を求めることで得られる。
　ＰＵＦの出力を認証に使う場合、ＩＤが安定して出力されることが求められる。そのため再現性のＨＤは０付近に多く分布していることが理想である。
　図２９は、用意した５つのチップについて、ＩＤ長を128ビットとして評価を行ったときのユニーク性と再現性の分布を示している。
　ユニーク性のＨＤは平均値μ=63.9，標準偏差σ=5.66であり、ほぼ理想値(μ=64，σ=5.66)となっている。再現性のＨＤは平均値μ=1.49，標準偏差σ=1.21であり、ＣＩＳ－ＰＵＦで生成したＩＤが高い再現性を持つことを示している。
（ＦＰＲとＦＮＲによる認証評価）
　次に、ＦＰＲとＦＮＲによる認証評価した結果について述べる。
　前述したように、ＰＵＦを用いたＣＲ認証では、あらかじめマイコン３００側に登録しておいたＩＤとＰＵＦが生成したＩＤが一致しているかを検証することで認証を行う。
　しかし、上述の再現性の評価結果からわかるように、ＰＵＦは完全に同じＩＤを毎回出力するわけではなく、いくらかのビット反転が起こる。そのため、認証の際はある程度の誤りを許容する必要がある。
　ここでは、ＣＩＳ－ＰＵＦを利用したＣＲ認証はどの程度の認証精度を実現できるのか、また何ビットまでの誤りを許容するよう設定すれば良いのかを評価するため、ユニーク性と再現性からFalse Positive Rate（FPR）とFalse Negative Rate（FNR）という２つの指標を導出し評価を行った。
　ＦＰＲは偽物を本物と認識する確率を表し、ＦＮＲは本物を偽物と認識する確率を表す。認証に用いるID長をＬ、ユニーク性のＨＤがＭビットとなる確率をＰｕ (M)、再現性のＨＤがＭビットとなる確率をＰｓ (M)とすると、誤り許容ビット(しきい値)をＴと設定したときのＦＮＲとＦＰＲは式(1), 式(2)で導出できる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　図３０は、ユニーク性と再現性からもとめたＦＰＲとＦＮＲを示す図である。
　図３０において、横軸はしきい値、縦軸はそのときのＦＰＲ，ＦＮＲの値を表している。
　認証を行う際に確保すべき認証精度は、生体認証の認証精度を参考に決定した．現在運用されている生体認証システムでは認証精度が0.1ppm以下とされている。生体認証が対象とするのは人間であり、その総数は７５億程度である。これに対して、ＣＩＳ－ＰＵＦを用いたＣＲ認証が対象とするものはセンサであり、その総数は多く見積もって１兆程度と考えられる。
　よって対象物の数の違いを考慮し、ＦＰＲとＦＮＲが共に0.001ppm以下を基準とした。図３０より、誤りを許容するビット数を9-29bitの間に設定すると誤り率を0.001ppm以下にできることがわかる。
（ＣＩＳ－ＰＵＦのレスポンス多ビット化）
　次に、ＣＩＳ－ＰＵＦのレスポンスの多ビット化について詳述する。
　ＣＩＳ－ＰＵＦを利用したＣＲ認証では、リプレイ攻撃を防ぐために同じＣＲペアを使いまわすことはできない。
　また、ＣＩＳ－ＰＵＦは他のメモリ型ＰＵＦと同様にＣＲ空間が狭いため、ＣＲ認証可能な回数が少ない。たとえば１回の認証で128ビットのレスポンスを消費すると、3,840回の認証でＩＤが枯渇してしまうおそれがある。使い方にもよるが、たとえば１日４回の認証を行うと３年以内にＩＤを使い切ってしまうおそれがある。
　そのため、ＣＩＳ－ＰＵＦのＣＲペアを増やす必要があり、同様なＣＭＯＳイメージセンサの特性ばらつきをＰＵＦとして利用し、さらにＣＲペア空間を広げる提案がされている。しかしこの方法では、出力ペアを組み替えるための計算が必要であり、また離れた位置の画素を比較する場合、列ごとに固有な成分や、製造時に広域的に発生するばらつきの影響を受けてしまうという問題がある。
　そこで、本実施形態においては、これらの影響を除去しつつＣＲペアを増やすために、多ビット化を実現するLehmer-Gray法（ＬＧ法）を採用している。
（Lehmer-Gray法 (LG法)）
　以下に、多ビット化の方法として、ＣＲペアを増やすＬＧ法について詳述する。
　ＬＧ法は、Lehmer符号とGrayコードを組み合わせたレスポンス生成手法である。
　Lehmer符号は、ｎ個の数値があるとき、その並び順がｎ！通り存在する点に着目した符号である。たとえば、Ａ，Ｂ，Ｃの３つの値があるとき，この並びは次の６（=3!）通りあり、この並び順を符号として扱う。
(A, B, C) (A, C, B) (B, A, C)
(B, C, A) (C, A, B) (C, B, A)
　Lehmer符号の簡単な符号化の手法として、ある数値について注目したとき、その数値より大きい(または小さい)数値が右(または左)にいくつあるかを数えることで符号化を行う手法がある。
　図３１は、Lehmer符号の例を示す図である。
　図３２は、２進コードとGrayコードの対応表を示す図である。
　たとえば、図３１のように，(1 5 2 7)という４つの数値を符号化すると、(3 1 1)となる。
　またGrayコードとは、通常の2進表現とは異なる”０”と”１”による数の表現法である。Grayコードは、隣り合う数のハミングディスタンスが必ず１になるという性質を持つ。これを用いることにより、ノイズによるビットエラーの低減を期待できる。
（ＣＩＳ－ＰＵＦにおけるＬＧ法）
　ここでは、ＣＩＳ－ＰＵＦにLehmer-Gray法（ＬＧ法）を適用した場合の処理手順について説明する。
　図３３は、ＣＩＳ－ＰＵＦにLehmer-Gray法（ＬＧ法）を適用した場合の処理手順について説明するための図である。
　Lehmer-Gray法ではＮ個の縦に連なった出力の置換を符号化し，レスポンスを生成する。
　たとえばN=4の場合、４つの出力を１ブロックとして取り出し符号化を行う。取り出した出力が上からＬＳＢ=(1649,1753, 1757, 2060)だった場合、Lehmer符号でこの４つの出力の置換を表すと、Ｌ=(3,2,1)となる。
　そして、Lehmer符号で表した数列の中身をGrayコードで表現すると、Ｇ=(10,11,1)となる。
　この例では、４つの出力から５ビットのレスポンスが生成されるので、画像全体では1,296,000ビットのレスポンスを得られる。従来手法の総レスポンスは518,400ビットであったことから、ＣＲペアが増加したことが確認できる。
　また、Lehmer-Gray法では、N個の出力の比較から、Ｎ!通りのレスポンスを得る。N=4の場合について、各レスポンスが同じ割合で生成されているかを確認できる。
　図３４は、ＣＩＳ－ＰＵＦにLehmer-Gray法を適用した場合のレスポンスの出現割合を示す図である。
　図３４において、横軸に4!=24種のレスポンスを、縦軸に各レスポンスの出現回数をプロットしたものである。
　２４種のレスポンスが完全に同じ割合で出現するとき、各レスポンスの出現回数の期待値は10,800であり、図３４中に線ＬＶで示してある。図３４より、N=4において各レスポンスが同程度の割合で出現していることが確認できる。
（ユニーク性と再現性評価 (LG法)）
　次に、Lehmer-Gray法を用いて、N個の出力の大小比較からレスポンスを生成したときの再現性とユニーク性を前述と同様の方法で評価した結果について述べる。
　図３５は、用意した５つのチップについて、N=2,4,8,16,32,64としたとき，それぞれのユニーク性と再現性の分布を示す図である。
　また、図３６（Ａ）および（Ｂ）は、再現性とユニーク性のＨＤの平均と標準偏差をまとめた表を示す図である。
　図３５より、Ｎが大きくなるとビット反転の影響が拡大するために再現性が悪くなることが確認できる。
　また、Ｎが大きくなるとユニーク性の値がやや小さくなっているが、これはLehmer-Gray法において使用しないコードが存在するためである。
　具体的には、N=4のとき、４つの出力から5ビットのレスポンスが得られるが、このうち3ビット目と4ビット目は(00,01,11)のいずれかであり、10は使用しない。そのため、使用しないコードを考慮したときのN=4のユニーク性の理想値はμ=61.44となる。
（ＦＮＲとＦＰＲによる評価 (LG法)）
　ＦＮＲとＦＰＲによる評価した結果について述べる。
　図３７は、再現性とユニーク性から求めたＦＮＲとＦＰＲを示す図である。
　また、図３８は、ＦＮＲとＦＰＲが0.001ppm以下になるしきい値を表として示す図である。
　図３８より、N=32までで基準の認証精度を確保でき、N=64では基準を満たすしきい値が存在しないことがわかる。Nを大きくする程ＣＲペアが増加するため、N=32でしきい値を20～26ビットに設定すると最も性能が良くなることがわかる。
（多ビット化の認証性能評価）
　次に、多ビット化の認証性能を評価した結果について述べる。
　ここでは、レスポンスの多ビット化により、ＣＩＳ－ＰＵＦを用いたＣＲR認証が実用可能な性能に至ったかの判断材料として、認証精度以外の評価についてまとめてある。
（識別可能なデバイス数）
　想定しているＣＩＳ－ＰＵＦのＣＲ認証では、１つのＩＤがもつ情報量をＩ，しきい値をＴとして、以下の式で識別可能な個体数が求められる。
Figure JPOXMLDOC01-appb-M000003
　Lehmer-Gray法の特性上、使用されないコードがあるため、128ビットのＩＤがもつ情報量は128ビットより少なくなる。各レスポンスが同じ割合で生成されるとき、N個の出力から生成されるレスポンスの情報量Ｈは、以下の式で求められる。
Figure JPOXMLDOC01-appb-M000004
　また、図３９は、Ｎ個の出力から生成されるレスポンスの長さＬＲを表にまとめて示す図である。
　128ビットのＩＤがもつ情報量Ｉは、レスポンスの長さＬＲと情報量Ｈを用いて次式で求められる。
Figure JPOXMLDOC01-appb-M000005
　図４０は、128ビットのＩＤがもつ情報量Ｉと、求めたしきい値から識別可能な個体数を計算し、まとめた表を示す図である。
　図４０中のＴ1は、基準を満たす範囲で、ＦＮＲが最も小さくなるように設定したしきい値であり、Ｔ２はＦＰＲが最も小さくなるように設定したしきい値である。
　既に述べたように、識別対象となるセンサの総数は多く見積もっても１兆個(10の12乗)程度と考えられるので、基準を満たすしきい値を設定すれば、十分な識別可能個体数をもつといえる。
（ＣＲペアの増加量）
　これまで述べてきたように、レスポンスの多ビット化の目的はＣＲペアの増加である。１回の認証で128ビットのレスポンスを消費するとき、N=2～64の場合についてＣＲ認証可能な回数を試算し図４１の表にまとめた。
　従来手法に相当するN=2では、ＣＲ認証可能回数は3,840回である。それに対し、N=32ではＣＲ認証可能な回数が30,720回に増加する。よって多ビット化を行うことにより、ＣＲ認証可能な回数を8倍まで増やせることがわかる。
　上記したように、ＣＩＳ－ＰＵＦを利用したＣＲ認証システムの検討と，レスポンスの多ビット化について評価を行った。
　これまでＣＩＳ－ＰＵＦはユニ－ク性，再現性ともに優れた特性を持つこと示されてきたが、本実施形態では、さらに認証性能の指標としてＦＮＲとＦＰＲを利用し、誤り率0.001ppm以下の認証精度を確保した運用を想定したときのトータルのＣＲ認証可能な回数を試算した。
　その結果、１日４回の認証を行うと３年以内にＣＲペアを使い切ってしまうおそれがあることがわかったが、Lehmer-Gray法を用いたレスポンスの多ビット化を適用することによにより、Ｎ=32のとき、既存システムと同程度の認証精度を確保しながら、ＣＲ認証回数を８倍にできる。
　これにより、本実施形態に係る固体撮像装置は、長期間利用されるＩｏＴデバイスへの搭載が可能になる。
　以上説明したように、本実施形態によれば、固体撮像装置１０においては、後で詳述するように、セキュリティモード時に、読み出し部９０が、画素信号の読み出し方向（垂直方向、垂直信号線の配線方向）の複数画素（本実施形態では、一例として４画素単位）から、読み出し方向の基準レベル（基準電位）としてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データＳＤＦ１を順次に取得する。
　信号処理回路７０は、基本的に、演算部と、少なくとも２つの記憶部としての第１のメモリおよび第２のメモリと、を含み、セキュリティモード時において、２つのメモリの少なくともいずれかには、読み出し部９０により取得された各画素の第１の差分データＳＤＦ１を選択的に記憶し、演算部の演算結果を選択的に記憶する。
　これにより、少ない記憶部（メモリ）で、ランダムノイズとＦＰＮを除去する信号処理を実現することが可能で、ひいては、処理回路による装置コストの増加を防止することが可能となる。
　また、本実施形態によれば、レスポンスデータの生成処理、少なくとも、デバイス認証、データ整合性認証、およびデータ暗号化のいずれかであって、画素アドレスをチャレンジ(Challenge)とし、所定の手順で生成したレスポンスデータをレスポンス(Response)とする認証処理を含む情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行（ライン）ごとの信号処理として実行する。
　これにより、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能となる。
　また、本実施形態によれば、信号処理回路７０は、レスポンスデータ生成のために読み出したＰＵＦレスポンスであるばらつき情報を多ビット化する機能を有する多ビット化部７２０を含んで構成されている。
　そして、信号処理回路７０の多ビット化部７２０は、多ビット化処理として、ばらつき情報を複数の出力を１ブロックとして取り出して、レーマー(Lehmer)符号により符号化し、レーマー(Lehmer)符号化した情報をグレイコード(Gray code)に変換して行うＬＧ（Lehmer-Gray）法を採用している。
　認証を行う際に確保すべき認証精度は、情報セキュリティ信号処理のユニーク性と再現性のデータより認証精度の指標として、偽物を本物と認識する確率ＦＰＲ(False Positive Rate)と本物を偽物と認識する確率ＦＮＲ(False Negative Rate)を求め、確率ＦＰＲと確率ＦＮＲにより評価（決定、選定）可能である。
　これにより、煩雑な手間を要することなく、認証精度を確保しながらＣＲ認証回数を増大させることが可能となる。
　このように、本実施形態によれば、情報セキュリティのための信号処理の処理時間による画像データフレームレートの低下を防止でき、処理回路による装置コストの増加を防止することが可能で、また煩雑な手間を要することなく、認証精度を確保しながらＣＲ認証回数を増大させることが可能となり、秘匿性の高い固有のレスポンスデータを生成することが可能で、ひいては画像の改ざん、ねつ造を確実に防止することが可能となる。
　なお、上記の鍵生成部８２は、画素または読み出し回路４０のばらつき情報に基づいて固有鍵を生成する例について説明したが、異なるばらつき情報により生成した固有鍵同士の演算を行って最終的な固有鍵を得るように構成することも可能である。
　たとえば、次のように構成することも可能である。
　すなわち、鍵生成部８２は、たとえば、読み出し回路４０のＡＤＣ４１、アンプ（ＡＭＰ）４２、またはＳ／Ｈ回路４３のばらつき情報を用いて第１固有鍵を生成する第１機能と、読み出し回路４０のカラムメモリ４５のＳＲＡＭの出力を用いて第２固有鍵を生成する第２機能と、を含み、第１機能により生成された第１固有鍵と、第２機能により生成された第２固有鍵とを演算することにより最終的な固有鍵を生成するように構成することも可能である。
　この構成は、画素のばらつき情報に関しても同様に適用可能である。
　なお、一体化部８５は、一体化する鍵情報を用いて階層的に画像部分にマスクをする機能を含むように構成してもよい。
　また、一体化部８５は、一体化する鍵情報を用いて画像に電子透かしを入れる機能を含むように構成してもよい。
　なお、本実施形態において、固体撮像装置１０の各構成要素が同一パッケージ内に搭載されている構成を採用可能である。
　固体撮像装置（ＣＩＳ）１０とＩＳＰ(Image Signal Processor)を同一パッケージに封止したＳｉＰ (Sｉlｉcon ｉn Package)にて、鍵および識別データを生成する信号処理をパッケージ内部にて完結し、パッケージ外部に固有鍵データを出力することなく、識別データを生成可能な構成を採用可能である。
　また、イメージセンサと信号処理回路とを備えたＳｏＣ (System on Chip)において、鍵および識別データを生成する信号処理をチップ内部にて完結し、チップ外部に固有鍵データを出力することなく、識別データを生成可能な構成を採用可能である。
　また、本実施形態の固体撮像装置１０は、前述したように、通常の読出し駆動タイミングとは別に、リーク電流などを長時間蓄積するための駆動タイミングを備えるように構成可能である。また、アナログアンプ、デジタルアンプ、または、ＡＤＣのフルスケール電圧を縮小し、リーク電圧の蓄積電圧を強調して出力しても良い。また、複数行あるいは複数フレームのデータを平均化、または加算することで、ランダムノイズ成分を低減しても良い。
　また、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣについて、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、ＡＤＣのばらつき情報を採用することができる。
　また、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、アンプ（ＡＭＰ、増幅器）のばらつき情報を採用することができる。
　また、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、Ｓ／Ｈ回路のばらつき情報を採用することができる。
　また、情報取得部８１は、読み出し回路４０の構成回路のばらつき情報ＣＦＬＣとして、カラムメモリのＳＲＡＭの出力（ばらつき）情報を採用することができる。
　以上説明した固体撮像装置１０，１０Ａは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
　図４２は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
　本電子機器４００は、図４２に示すように、本実施形態に係る固体撮像装置１０，１０Ａが適用可能なＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）４１０を有する。
　さらに、電子機器４００は、このＣＭＯＳイメージセンサ４１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）４２０を有する。
　電子機器４００は、ＣＭＯＳイメージセンサ４１０の出力信号を処理する信号処理回路(ＰＲＣ)４３０を有する。
　信号処理回路４３０は、ＣＭＯＳイメージセンサ４１０の出力信号に対して所定の信号処理を施す。
　信号処理回路４３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
　上述したように、ＣＭＯＳイメージセンサ４１０として、前述した固体撮像装置１０，１０Ａを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
　そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

Claims (18)

  1. 　光電変換機能を有する複数の画素が行列状に配列された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、
    　前記読み出し部は、
    　　前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分データを順次に取得し、
    　前記信号処理回路は、
    　　演算部と、
    　　少なくとも２つの第１の記憶部および第２の記憶部と、を含み、
    　　前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかには、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、
    　　前記演算部は、
    　　　画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果データを前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
    　固体撮像装置。
  2. 　前記信号処理回路の前記演算部は、
    　　前記平均化処理を受けたデータについて、２画素間で差分をとった第２の差分データを取得し、取得した前記第２の差分データを前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
    　請求項１記載の固体撮像装置。
  3. 　前記信号処理回路は、
    　　取得した前記第２の差分データにより、隣接の２画素間で大小判定して２値化を行う
    　請求項２記載の固体撮像装置。
  4. 　画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
    　前記信号処理回路は、
    　　第１の記憶部、第２の記憶部、第３の記憶部、第４の記憶部、第５の記憶部、および第６の記憶部を含み、
    　　前記セキュリティモード時に、
    　　　前記第１の画素の第１の差分データを前記第１の記憶部に記憶し、
    　　　前記第２の画素の第１の差分データを前記第２の記憶部に記憶するとともに、前記第１の記憶部に記憶した前記第１の画素の第１の差分データを前記第５の記憶部に記憶し、
    　　　前記第３の画素の第１の差分データを前記第３の記憶部に記憶し、
    　　　前記第４の画素の第１の差分データを前記第４の記憶部に記憶し、
    　　　前記演算部が、
    　　　　前記第５の記憶部に記憶されている前記第１の画素の第１の差分データと前記第２の記憶部に記憶されている前記第２の画素の第１の差分データ間の第１の平均化処理を行うとともに、前記第３の記憶部に記憶されている前記第３の画素の第１の差分データと前記第４の記憶部に記憶されている前記第４の画素の第１の差分データ間の第２の平均化処理を行い、
    　　　　前記第１の平均化処理結果データと前記第２の平均化処理結果データ間の差分をとった第２の差分データを取得し、取得した前記第２の差分データを前記第６の記憶部に記憶する
    　請求項２記載の固体撮像装置。
  5. 　画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
    　前記信号処理回路は、
    　　第１の記憶部および第２の記憶部を含み、
    　　前記セキュリティモード時に、
    　　　前記第１の画素の第１の差分データを前記第１の記憶部に記憶し、
    　　　前記演算部が、前記第１の記憶部に記憶されている前記第１の画素の第１の差分データと前記第２の画素の第１の差分データを加算して前記第２の記憶部に記憶し、
    　　　前記演算部が、前記第２の記憶部に記憶されている前記第１の画素の第１の差分データと前記第２の画素の第１の差分データの加算データから前記第３の画素の第１の差分データを減算した加減算データを前記第１の記憶部に記憶し、
    　　　前記演算部が、
    　　　　前記第１の記憶部に記憶されている加減算データから前記読み出し部から供給される前記第４の画素の第１の差分データを減算し、２で除した第１の除算データを取得し、取得した前記第１の除算データを前記第２の記憶部に記憶する
    　請求項２記載の固体撮像装置。
  6. 　画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
    　前記信号処理回路は、
    　　第１の記憶部および第２の記憶部を含み、
    　　前記セキュリティモード時に、
    　　　前記演算部が、前記第１の画素の第１の差分データを２で除した第１の除算データを前記第１の記憶部に記憶し、
    　　　前記演算部が、前記第１の記憶部に記憶されている前記第１の除算データと前記第２の画素の第１の差分データを２で除した第２の除算データを加算して、前記第１の画素の第１の差分データと前記第２の画素の第１の差分データ間の第１の平均化処理結果データとして前記第２の記憶部に記憶し、
    　　　前記演算部が、前記第２の記憶部に記憶されている前記第１の平均化処理結果データから前記第３の画素の第１の差分データを２で除した第３の除算データを減算した加減算データを前記第１の記憶部に記憶し、
    　　　前記演算部が、
    　　　　前記第１の記憶部に記憶されている前記加減算データから前記第４の画素の第１の差分データを２で除した第４の除算データを減算した第２の差分データを取得し、取得した前記第２の差分データを前記第２の記憶部に記憶する
    　請求項２記載の固体撮像装置。
  7. 　画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
    　前記信号処理回路は、
    　　前記第１の記憶部および前記第２の記憶部が共有化され、共有化記憶部へのアクセス系統が第１のアクセス系統と第２のアクセス系統の２系統あり、当該２系統のアクセス系統はデータの入力とデータの出力のためのアドレスが個別に制御される複数ポートメモリを含み、
    　　前記セキュリティモード時に、
    　　　前記演算部が、前記第１の画素の第１の差分データを２で除した第１の除算データを前記第１のアクセス系統により前記共有化記憶部に記憶し、
    　　　前記演算部が、前記第２のアクセス系統により読み出した前記共有化記憶部に記憶した前記第１の除算データと前記第２の画素の第１の差分データを２で除した第２の除算データを加算して、前記第１の画素の第１の差分データと前記第２の画素の第１の差分データ間の第１の平均化処理結果データとして前記第１のアクセス系統により前記共有化記憶部に記憶し、
    　　　前記演算部が、前記第２のアクセス系統により読み出した前記共有化記憶部に記憶されている前記第１の平均化処理結果データから前記第３の画素の第１の差分データを２で除した第３の除算データを減算した加減算データを前記第１のアクセス系統により前記共有化記憶部に記憶し、
    　　　前記演算部が、
    　　　　前記第２のアクセス系統により読み出した前記共有化記憶部に記憶されている前記加減算データから前記第４の画素の第１の差分データを２で除した第４の除算データを減算した第２の差分データを取得し、取得した前記第２の差分データを前記第１のアクセス系統により前記共有化記憶部に記憶する
    　請求項２記載の固体撮像装置。
  8. 　画素信号の前記読み出し方向の前記複数画素は、同列の４行にわたる第１の画素、第２の画素、第３の画素、および第４の画素の４画素単位であり、
    　前記信号処理回路は、
    　　前記第１の記憶部および前記第２の記憶部が共有化され、共有化記憶部へのデータの書き込みおよび読み出しがライトイネーブル信号とリードイネーブル信号によって制御されるメモリを含み、
    　　前記セキュリティモード時に、
    　　　前記演算部が、前記第１の画素の第１の差分データを２で除した第１の除算データを前記ライトイネーブル信号により前記共有化記憶部に記憶し、
    　　　前記演算部が、前記リードイネーブル信号により読み出した前記共有化記憶部に記憶した前記第１の除算データと前記第２の画素の第１の差分データを２で除した第２の除算データを加算して、前記第１の画素の第１の差分データと前記第２の画素の第１の差分データ間の第１の平均化処理結果データとして前記ライトイネーブル信号により前記共有化記憶部に記憶し、
    　　　前記演算部が、前記リードイネーブル信号により読み出した前記共有化記憶部に記憶されている前記第１の平均化処理結果データから前記第３の画素の第１の差分データを２で除した第３の除算データを減算した加減算データを前記ライトイネーブル信号により前記共有化記憶部に記憶し、
    　　　前記演算部が、
    　　　　前記リードイネーブル信号により読み出した前記共有化記憶部に記憶されている前記加減算データから前記第４の画素の第１の差分データを２で除した第４の除算データを減算した第２の差分データを取得し、取得した前記第２の差分データを前記ライトイネーブル信号により前記共有化記憶部に記憶する
    　請求項２記載の固体撮像装置。
  9. 　前記画素は、
    　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    　　前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含む
    　請求項１記載の固体撮像装置。
  10. 　前記画素部は、
    　　一つの前記フローティングディフュージョン、一つの前記ソースフォロワ素子、および一つのリセット素子を複数の前記光電変換素子および前記転送素子で共有する画素共有構造を有する
    　請求項９記載の固体撮像装置。
  11. 　画素アレイ端に画素出力電圧振幅を制限するクリップ回路が配置されている
    　請求項１０記載の固体撮像装置。
  12. 　前記信号処理回路は、
    　　通常画像を生成する通常動作モードとは異なるセキュリティモードでレスポンスデータの生成処理を含む情報セキュリティ信号処理が可能で、
    　　前記情報セキュリティ信号処理を、画像信号処理のブランキング期間の信号処理または行ごとの信号処理として実行する
    　請求項１記載の固体撮像装置。
  13. 　前記情報セキュリティ信号処理は、
    　　少なくとも、デバイス認証、データ整合性認証、およびデータ暗号化のいずれかである
    　請求項１２記載の固体撮像装置。
  14. 　前記情報セキュリティ信号処理は、
    　　画素アドレスをチャレンジ(Challenge)とし、所定の手順で生成したレスポンスデータをレスポンス(Response)とする認証処理を含み、
    　前記ばらつき情報を含む前記第１の差分データは、複数ビットのデジタル値として取得され、
    　前記信号処理回路は、
    　　前記レスポンスデータ生成のために読み出したばらつき情報を多ビット化する機能を有する
    　請求項１２記載の固体撮像装置。
  15. 　前記信号処理回路は、
    　　多ビット化処理を、前記ばらつき情報を複数の出力を１ブロックとして取り出して、レーマー(Lehmer)符号により符号化し、レーマー(Lehmer)符号化した情報をグレイコードに変換して行う
    　請求項１４記載の固体撮像装置。
  16. 　認証を行う際に確保すべき認証精度は、
    　　前記情報セキュリティ信号処理のユニーク性と再現性のデータより認証精度の指標として、偽物を本物と認識する確率ＦＰＲと本物を偽物と認識する確率ＦＮＲを求め、確率ＦＰＲと確率ＦＮＲにより評価可能である
    　請求項１３記載の固体撮像装置。
  17. 　光電変換機能を有する複数の画素が行列状に配列された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　を含む固体撮像装置の駆動方法であって、
    　通常画像を生成する通常動作モードとは異なるセキュリティモード時に、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分信号を順次に取得する読み出しステップと、
    　前記セキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成ステップを含む信号処理ステップと、を有し、
    　前記信号処理ステップにおいては、
    　　前記セキュリティモード時において、第１の記憶部および第２の記憶部の少なくともいずれかに、前記読み出しステップにより取得された各画素の前記第１の差分信号を選択的に記憶し、演ステップの演算結果を選択的に記憶するステップを含み、
    　　前記演算ステップにおいては、
    　　　画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分信号間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
    　固体撮像装置の駆動方法。
  18. 　固体撮像装置と、
    　前記固体撮像装置に被写体像を結像する光学系と、を有し、
    　前記固体撮像装置は、
    　　光電変換機能を有する複数の画素が行列状に配列された画素部と、
    　　前記画素部から画素信号の読み出しを行う読み出し部と、
    　　通常画像を生成する通常動作モードとは異なるセキュリティモードで前記画素のばらつき情報および前記読み出し部のばらつき情報の少なくともいずれかに関連付けてレスポンスデータを生成するレスポスデータ生成部を含む信号処理回路と、を有し、
    　　前記読み出し部は、
    　　　前記セキュリティモード時には、画素信号の読み出し方向の複数画素から、当該読み出し方向の基準レベルとしてのクリップ信号と各画素のリセットレベルである画素リセット信号との差をとった第１の差分信号を順次に取得し、
    　　前記信号処理回路は、
    　　　演算部と、
    　　　少なくとも２つの第１の記憶部および第２の記憶部と、を含み、
    　　　前記セキュリティモード時において、前記第１の記憶部および前記第２の記憶部の少なくともいずれかに、前記読み出し部により取得された各画素の前記第１の差分データを選択的に記憶し、前記演算部の演算結果を選択的に記憶し、
    　　　前記演算部は、
    　　　　画素信号の前記読み出し方向の前記複数画素の２画素の前記第１の差分データ間で平均化処理を行い、当該平均化処理結果を前記第１の記憶部および前記第２の記憶部の少なくともいずれかに記憶する
    　電子機器。
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