WO2016147316A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2016147316A1
WO2016147316A1 PCT/JP2015/057897 JP2015057897W WO2016147316A1 WO 2016147316 A1 WO2016147316 A1 WO 2016147316A1 JP 2015057897 W JP2015057897 W JP 2015057897W WO 2016147316 A1 WO2016147316 A1 WO 2016147316A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
gate electrode
film
metal
silicide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/057897
Other languages
English (en)
French (fr)
Inventor
直 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017505923A priority Critical patent/JP6220479B2/ja
Priority to CN201580052591.XA priority patent/CN107155369B/zh
Priority to PCT/JP2015/057897 priority patent/WO2016147316A1/ja
Priority to US15/509,148 priority patent/US20170278856A1/en
Priority to TW104144081A priority patent/TW201705302A/zh
Publication of WO2016147316A1 publication Critical patent/WO2016147316A1/ja
Anticipated expiration legal-status Critical
Priority to US16/515,352 priority patent/US11563020B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H10D30/0213—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation providing different silicide thicknesses on gate electrodes and on source regions or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/0131—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional conductive layer comprising a silicide layer formed by the silicidation reaction between the layer of silicon with a metal layer which is not formed by metal implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and can be suitably applied to, for example, a semiconductor device having a nonvolatile memory and a manufacturing method thereof.
  • MONOS Metal Oxide Nitride Oxide Semiconductor
  • transistors including a metal gate electrode and a high dielectric constant film (high-k film) are used in the logic part.
  • This transistor is formed by forming a source region and a drain region using a dummy gate electrode made of a polycrystalline silicon film formed on a substrate and then replacing the dummy gate electrode with a metal gate electrode. The process is known.
  • the gate last process after forming silicide layers on the source region and drain region of various MISFETs, the element is covered with an interlayer insulating film, and then the upper surface of the interlayer insulating film is polished to expose the upper surface of the gate electrode. For this reason, when a silicide layer is formed on a gate electrode that constitutes a memory cell and is formed of a semiconductor film, it is necessary to form the silicide layer again after the polishing step.
  • Patent Document 1 Japanese Patent Laid-Open No. 2014-154790
  • a silicide layer on the source / drain region of the MISFET is formed, and subsequently a gate last process. Describes forming a silicide layer on the gate electrode of the memory cell after forming the metal gate electrode of the MISFET. Further, a full silicide gate electrode is known as a technique replacing the metal gate electrode.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2007-335834
  • the n-type FET has an aluminum layer on the gate insulating film.
  • a gate electrode made of nickel silicide having a higher nickel content than a silicon content is provided.
  • the p-type FET is provided with a gate electrode made of nickel silicide having a nickel content higher than the silicon content on the gate insulating film.
  • silicide layers are provided on the surfaces of the source / drain regions of the n-type FET and the p-type FET.
  • a gate electrode of a MISFET of a logic part is formed using a gate last process. That is, after the first silicide layer is formed on the source / drain regions of the MISFET of the memory cell and the logic part, and the metal gate electrode of the MISFET of the logic part is formed, the second silicide layer is formed on the gate electrode of the MISFET of the memory cell.
  • the first silicide layer and the second silicide layer have the same composition.
  • the problem of the present application is to ensure the reliability of the semiconductor device. Another object is to improve the performance of the semiconductor device.
  • the MISFET has a gate electrode formed on the semiconductor substrate via a gate insulating film, and a source region and a drain region formed in the semiconductor substrate so as to sandwich the gate electrode.
  • a first silicide layer is formed on the surface of the source region and the drain region, and a second silicide layer is formed on the surface of the gate electrode.
  • the first silicide layer and the second silicide layer are composed of a first metal and silicon, and include a second metal different from the first metal. The concentration of the second metal in the second silicide layer is lower than the concentration of the second metal in the first silicide layer.
  • the reliability performance of the semiconductor device can be ensured.
  • the performance of the semiconductor device can be improved.
  • FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2;
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3;
  • FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4;
  • 6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5;
  • FIG. FIG. 7 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 6;
  • FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2;
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3;
  • FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4;
  • 6 is a fragmentary cross-sectional
  • FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7;
  • FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8;
  • FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9;
  • FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12;
  • FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13;
  • FIG. 13 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13;
  • FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14;
  • FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15;
  • FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16;
  • FIG. 18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;
  • FIG. 19 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 18;
  • FIG. 20 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 19;
  • ⁇ ” and + ⁇ represent the relative concentrations of impurities of n-type or p-type conductivity.
  • impurity concentration increases in order.
  • the semiconductor device (semiconductor integrated circuit device) of the present embodiment is a semiconductor device including a nonvolatile memory (nonvolatile memory element, flash memory), for example, a microcomputer.
  • the microcomputer includes a CPU (Central Processing Unit), a RAM (Random Access Memory), an EEPROM (Electrically Erasable Programmable Read Only Memory), a flash memory, an I / O (Input / Output) circuit, and the like.
  • the CPU is configured with a low voltage (for example, 5 V or less) drive and a low threshold low voltage MISFET (MISFET: Metal ⁇ ⁇ Insulator Semiconductor Field Effect Transistor) because there is a demand for high speed operation and low power consumption.
  • MISFET Metal ⁇ ⁇ Insulator Semiconductor Field Effect Transistor
  • the EEPROM or flash memory has a plurality of nonvolatile memory cells arranged in a matrix and a control circuit that performs writing, erasing, reading, and the like on the nonvolatile memory cells.
  • a high voltage MISFET that operates at a high voltage (for example, 10 V or more) is included in the control circuit in order to apply a high voltage to the nonvolatile memory cell.
  • the nonvolatile memory will be described based on a memory cell based on an n-channel MISFET, but may be a p-channel MISFET.
  • the CPU and the control circuit are composed of an n-channel MISFET and a p-channel MISFET.
  • the n-channel MISFET will be described as an example.
  • FIG. 1 is a cross-sectional view of a main part of the semiconductor device of the present embodiment.
  • a memory cell region 1A is shown on the left side, a peripheral circuit region 1B in the center, and a peripheral circuit region 1C on the right side.
  • a memory cell MC of a nonvolatile memory is formed in the memory cell region 1A, a low breakdown voltage MISFET (Q1) is formed in the peripheral circuit region 1B, and a high breakdown voltage MISFET (Q2) is formed in the peripheral circuit region 1C.
  • symbol part is unclear, a parenthesis is attached
  • the semiconductor device is formed on the main surface of the semiconductor substrate SB.
  • the semiconductor substrate SB is a semiconductor wafer made of p-type single crystal silicon having a specific resistance of about 1 to 10 ⁇ cm, for example.
  • the channel direction of the p-channel type MISFET (the direction connecting the source region and the drain region) is set to ⁇ 110> on the (100) plane of the single crystal silicon substrate. ⁇ 100>.
  • the channel direction (direction connecting the source region and the drain region) of the n-channel type MISFET is also set to ⁇ 110> or ⁇ 100>.
  • the semiconductor device has an active region and an element isolation region ST formed on the main surface of the semiconductor substrate SB.
  • the element isolation region ST is for isolating elements (memory cells) formed in the active region, and an element isolation film made of a silicon oxide film or the like is formed in the element isolation region ST.
  • the active region is surrounded by the element isolation region ST, and is defined, that is, partitioned by the element isolation region ST.
  • a plurality of active regions exist in the memory cell region 1A, and the plurality of active regions are electrically isolated by the element isolation region ST.
  • a p-type well PW1 having a p-type conductivity in which a plurality of memory cells MC are arranged is formed in the memory cell region 1A.
  • the memory cell MC is a split gate type memory cell. That is, as shown in FIG. 1, the memory cell MC is formed in the p-type well PW1, and has a control gate electrode CG and a memory gate electrode MG.
  • the memory cell MC includes an n type extension region (n ⁇ type semiconductor region, low concentration region, impurity diffusion region) EX, an n type diffusion region (n + type semiconductor region, high concentration region, impurity diffusion region) DF, And a control gate electrode CG and a memory gate electrode MG.
  • the n-type extension region EX and the n-type diffusion region DF have an n-type conductivity type that is a conductivity type opposite to the p-type conductivity type.
  • the memory cell MC has a silicide layer (gate silicide layer) S2 formed on the upper surface of the control gate electrode CG and the upper surface of the memory gate electrode MG, and a silicide layer (on the upper surface of the diffusion region DF ( SD silicide layer) S1.
  • the memory cell MC includes a gate insulating film GIt formed between the control gate electrode CG and the semiconductor substrate SB (or p-type well PW1), the memory gate electrode MG, and the semiconductor substrate SB (or p-type well). PW1) and a gate insulating film GIm formed between the memory gate electrode MG and the control gate electrode CG.
  • the control gate electrode CG and the memory gate electrode MG extend along the main surface of the semiconductor substrate SB and are arranged side by side with the gate insulating film GIm interposed between the side surfaces facing each other, that is, the side walls. ing.
  • the extending direction of the control gate electrode CG and the memory gate electrode MG is a direction perpendicular to the paper surface of FIG.
  • the control gate electrodes CG are commonly and integrally configured.
  • the memory gate electrode MG is commonly and integrally configured in a plurality (for example, several tens to several hundreds) of memory cells MC. That is, it is important to reduce the resistance of the control gate electrode CG and the memory gate electrode MG for high-speed operation of the nonvolatile memory.
  • the control gate electrode CG and the memory gate electrode MG are adjacent to each other with a gate insulating film GIm interposed therebetween, and the memory gate electrode MG is formed on the side surface of the control gate electrode CG, that is, on the side wall.
  • a sidewall spacer is formed through the film GIm.
  • the gate insulating film GIm extends over both the region between the memory gate electrode MG and the semiconductor substrate SB and the region between the memory gate electrode MG and the control gate electrode CG.
  • the gate insulating film GIt is made of an insulating film IF1.
  • the insulating film IF1 is made of a silicon oxide film, a silicon nitride film or a silicon oxynitride film, or a high dielectric constant film having a higher relative dielectric constant than a silicon nitride film, a so-called High-k film.
  • a high-k film or a high dielectric constant film means a film having a dielectric constant (relative dielectric constant) higher than that of a silicon nitride film.
  • a metal oxide film such as a hafnium oxide film, a zirconium oxide film, an aluminum oxide film, a tantalum oxide film, or a lanthanum oxide film can be used.
  • the gate insulating film GIm is made of an insulating film ON.
  • the insulating film ON is formed of a stacked film including a silicon oxide film OX1, a silicon nitride film NT formed on the silicon oxide film OX1, and a silicon oxide film OX2 on the silicon nitride film NT.
  • the gate insulating film GIm between the memory gate electrode MG and the control gate electrode CG functions as an insulating film for insulating, that is, electrically separating, the memory gate electrode MG and the control gate electrode CG. Therefore, the insulating film between the memory gate electrode MG and the control gate electrode CG can be a separate or different insulating film from the insulating film between the memory gate electrode MG and the semiconductor substrate SB.
  • the silicon nitride film NT is an insulating film for accumulating charges and functions as a charge accumulating portion. That is, the silicon nitride film NT is a trapping insulating film formed in the insulating film ON. For this reason, the insulating film ON can be regarded as an insulating film having a charge storage portion therein.
  • the silicon oxide film OX1 and the silicon oxide film OX2 positioned above and below the silicon nitride film NT can function as a charge blocking layer that confines charges. That is, the structure in which the silicon nitride film NT is sandwiched between the silicon oxide film OX1 and the silicon oxide film OX2 prevents leakage of charges accumulated in the silicon nitride film NT.
  • the control gate electrode CG is made of a silicon film PS1.
  • the silicon film PS1 is made of silicon, for example, an n-type polysilicon film which is a polycrystalline silicon film into which an n-type impurity is introduced.
  • the control gate electrode CG is made of a patterned silicon film PS1.
  • a silicide layer S2 is formed on the upper surface of the silicon film PS1 constituting the control gate electrode CG. Similarly to the control gate electrode CG, the silicide layer S2 also extends in a direction perpendicular to the paper surface of FIG.
  • the memory gate electrode MG is made of a silicon film PS2.
  • the silicon film PS2 is made of silicon, for example, a p-type polysilicon film that is a polycrystalline silicon film into which p-type impurities are introduced.
  • the memory gate electrode MG is formed in a side wall spacer shape on the one side wall of the control gate electrode CG adjacent to the memory gate electrode MG via the gate insulating film GIm.
  • a silicide layer S2 is formed on the upper surface of the silicon film PS2 constituting the memory gate electrode MG. Similarly to the memory gate electrode MG, the silicide layer S2 also extends in a direction perpendicular to the paper surface of FIG.
  • control gate electrode CG and the silicide layer S2 are shown separately, but the silicide layer S2 may also be referred to as a control gate electrode. The same applies to the memory gate electrode MG and the silicide layer S2.
  • the silicide layer S2 formed on the upper surfaces of the control gate electrode CG and the memory gate electrode MG is an alloy layer of nickel (Ni) and silicon (Si) containing platinum (Pt) as an additive.
  • the platinum content (content rate) is preferably less than 5% (including 0%).
  • the extension region EX and the diffusion region DF are semiconductor regions that function as a source region or a drain region.
  • Each of the extension region EX and the diffusion region DF includes a semiconductor region into which an n-type impurity is introduced, and both constitute an LDD (Lightly doped drain) structure.
  • the diffusion region DF is higher in concentration than the extension region EX and has a deep junction depth with the well region PW1.
  • the pair of extension regions EX and diffusion regions DF are arranged at both ends of the control gate electrode CG and the memory gate electrode MG so as to sandwich the control gate electrode CG and the memory gate electrode MG.
  • the extension region EX is arranged between one diffusion region DF and the control gate electrode CG and between the other diffusion region DF and the memory gate electrode MG.
  • a silicide layer S1 is formed on the diffusion region DF, that is, on the upper surface (surface) of the diffusion region DF.
  • the silicide layer S1 formed on the upper surface of the diffusion region DF is an alloy layer of nickel (Ni) and silicon (Si) containing platinum (Pt) as an additive.
  • the content (content ratio) of platinum (Pt) is 5% or more (more preferably 5% or more and 10% or less).
  • the extension region EX, the diffusion region DF, and the silicide layer S1 may be expressed as a source region or a drain region.
  • the silicide layers S1 and S2 may be a cobalt silicide layer containing an additive instead of a nickel silicide layer containing an additive, and the additive may be aluminum (Al) or carbon (C).
  • Side wall spacers SW made of an insulating film such as a silicon oxide film, a silicon nitride film, or a laminated film thereof are formed on the side walls of the control gate electrode CG and the memory gate electrode MG.
  • the semiconductor device has an active region and an element isolation region ST formed on the main surface of the semiconductor substrate SB.
  • the structure and function of the element isolation region ST are as described above.
  • the active region is defined, that is, partitioned by the element isolation region ST, and is electrically isolated from other active regions in the peripheral circuit region 1B by the element isolation region ST.
  • the active region has a p-type conductivity type.
  • a p-type well PW2 is formed.
  • the p-type well PW1 in the memory region 1A is surrounded by an n-type well (not shown) and is electrically isolated from the p-type well PW2. That is, a potential different from that of the p-type well PW2 can be applied to the p-type well PW1.
  • the low-breakdown-voltage MISFET (Q1) formed in the peripheral circuit region 1B is formed in the p-type well PW2, and becomes an n-type that serves as a gate electrode G1 and a source region or a drain region. And an extension region (n ⁇ type semiconductor region, low concentration region, impurity diffusion region) EX and an n type diffusion region (n + type semiconductor region, high concentration region, impurity diffusion region) DF. Further, the low breakdown voltage MISFET (Q1) has a silicide layer (SD silicide layer) S1 formed on the upper surface of the diffusion region DF.
  • SD silicide layer silicide layer
  • the silicide layer (SD silicide layer) S1 has the same composition as the silicide layer S1 formed in the source region and drain region of the memory cell MC. However, the silicide layer S2 is not provided on the upper surface of the gate electrode G1. Further, the low breakdown voltage MISFET (Q1) has a gate insulating film GIL formed between the gate electrode G1 and the semiconductor substrate SB (or p-type well PW2).
  • the gate insulating film GIL has a laminated structure of an insulating film IF4 and an insulating film HK formed on the insulating film IF4.
  • the insulating film IF4 is, for example, a silicon oxide film
  • the insulating film HK is an insulating material film having a higher dielectric constant (relative dielectric constant) than both silicon oxide and silicon nitride, a so-called high-k film (high dielectric constant film). It is.
  • a metal oxide film such as a hafnium oxide (HfO) film, a zirconium oxide (ZrO) film, an aluminum oxide (AlO) film, a tantalum oxide (TaO) film, or a lanthanum oxide (LaO) film is used.
  • hafnium oxide (HfO) is a film containing hafnium (Hf) and oxygen (O), and the composition ratio is not particularly limited.
  • hafnium oxide (ZrO) film, an aluminum oxide (AlO) film, a tantalum oxide (TaO) film, or a lanthanum oxide (LaO) film is used as the insulating film HK.
  • hafnium oxide (HfO) is a film containing hafnium (Hf) and oxygen (O)
  • the composition ratio is not particularly limited.
  • a gate electrode G1 is formed via a metal film TN.
  • the metal film TN is a film for adjusting the threshold voltage of the low breakdown voltage MISFET (Q1).
  • the metal film TN for example, a titanium nitride (TiN) film, a tantalum nitride (TaN) film, a tungsten nitride (WN) film, a titanium carbide (TiC) film, a tantalum carbide (TaC) film, a tungsten carbide (WC) film,
  • a tantalum nitride nitride (TaCN) film, a titanium (Ti) film, a tantalum (Ta) film, a titanium aluminum (TiAl) film, an aluminum (Al) film, or the like can be used.
  • the gate electrode G1 is made of a metal film.
  • the metal film refers to a conductive film showing metal conduction, and includes not only a single metal film (pure metal film) or an alloy film but also a metal compound film showing metal conduction.
  • a titanium aluminum (TiAl) film can be selected as the metal film TN
  • an aluminum (Al) film can be selected as the gate electrode G1 on the metal film TN.
  • the extension region EX and the diffusion region DF are semiconductor regions that function as a source region or a drain region.
  • Each of the extension region EX and the diffusion region DF includes a semiconductor region into which an n-type impurity is introduced, and both form an LDD structure.
  • the diffusion region DF is higher in concentration than the extension region EX and has a deep junction depth with the well region PW2.
  • the pair of extension regions EX and diffusion regions DF are disposed at both ends of the gate electrode G1 so as to sandwich the gate electrode G1.
  • an extension region EX is disposed between one diffusion region DF and the gate electrode G1 and between the other diffusion region DF and the gate electrode G1.
  • the aforementioned silicide layer S1 is formed on the diffusion region DF, that is, on the upper surface (surface) of the diffusion region DF. Further, a sidewall spacer SW made of an insulating film such as a silicon oxide film, a silicon nitride film, or a laminated film thereof is formed on the side wall of the gate electrode G1.
  • the extension region EX, the diffusion region DF, and the silicide layer S1 may be expressed as a source region or a drain region.
  • the semiconductor device has an active region and an element isolation region ST formed on the main surface of the semiconductor substrate SB.
  • the structure and function of the element isolation region ST are as described above.
  • the active region is defined, that is, partitioned by the element isolation region ST, and is electrically isolated from the other active regions in the peripheral circuit region 1C by the element isolation region ST.
  • the active region has a p-type conductivity type.
  • a p-type well PW3 is formed. As described above, since the p-type well PW1 is surrounded by an n-type well (not shown), it is also electrically isolated from the p-type well PW3. That is, a potential different from that of the p-type well PW3 can be applied to the p-type well PW1.
  • the high-breakdown-voltage MISFET (Q2) formed in the peripheral circuit region 1C is formed in the p-type well PW3, and becomes an n-type that serves as a gate electrode G2 and a source region or a drain region. And an extension region (n ⁇ type semiconductor region, low concentration region, impurity diffusion region) EX and an n type diffusion region (n + type semiconductor region, high concentration region, impurity diffusion region) DF. Further, the high voltage MISFET (Q2) has a silicide layer (SD silicide layer) S1 formed on the upper surface of the diffusion region DF, and a silicide layer (gate silicide layer) S2 is formed on the upper surface of the gate electrode G2. Have. The silicide layers S1 and S2 are the same as the silicide layers S1 and S2 described above.
  • the high voltage MISFET (Q2) has a gate insulating film GIH formed between the gate electrode G2 and the semiconductor substrate SB (or p-type well PW3).
  • the gate length of the gate electrode G2 of the high breakdown voltage MISFET (Q2) is larger (longer) than the gate length of the gate electrode G1 of the low breakdown voltage MISFET (Q1), so that the breakdown voltage between the source region and the drain region is increased. Can be improved.
  • the gate length refers to the length of the gate electrode in the direction connecting the source region and the drain region. That is, it is the length of the gate electrode in the horizontal direction of the paper surface of FIG.
  • the gate insulating film GIH is made of an insulating film IF1.
  • the insulating film IF1 is made of a silicon oxide film, a silicon nitride film, or a silicon oxynitride film, and is preferably thicker than the gate insulating film GIt.
  • the insulating film IF1 is preferably thicker in terms of oxide film than the gate insulating film GIL of the low breakdown voltage MISFET (Q1), and preferably at least thicker than the insulating film IF4.
  • a gate electrode G2 is disposed on the gate insulating film GIH, and the gate electrode G2 is made of the silicon film PS1 described above. Further, the above-described silicide layer S2 is formed on the upper surface of the gate electrode G2.
  • the source region and drain region of the high withstand voltage MISFET (Q2) are the same as the low withstand voltage MISFET (Q1), and have an LDD structure composed of the extension region EX and the diffusion region DF.
  • the impurity concentration of the extension region EX of the high breakdown voltage MISFET (Q2) is set to be lower than the impurity concentration of the extension region EX of the low breakdown voltage MISFET (Q1).
  • the silicide layer S1 formed on the upper surface of the diffusion region DF of the high breakdown voltage MISFET (Q2) is the same as the silicide layer S1 formed on the upper surface of the diffusion region DF of the low breakdown voltage MISFET (Q1) and the memory cell MC.
  • the silicide layer S2 formed on the upper surface of the high breakdown voltage MISFET (Q2) gate electrode G2 is the same as the silicide layer S2 formed on the upper surface of the control gate electrode CG and the memory gate electrode MG of the memory cell MC.
  • the channel direction (that is, the direction from the source region to the drain region) of the high breakdown voltage MISFET (Q2) is the ⁇ 110> or ⁇ 100> direction, so that it is formed on the upper surface of the diffusion region DF. Whisker defects in which the silicide layer S1 extends in the channel direction are likely to occur, but the whisker defects can be prevented by including platinum (Pt) in the silicide layer S1.
  • a sidewall spacer SW made of an insulating film such as a silicon oxide film, a silicon nitride film, or a laminated film thereof is formed on the sidewall of the gate electrode G2.
  • the extension region EX, the diffusion region DF, and the silicide layer S1 may be expressed as a source region or a drain region.
  • a laminated film of the film IF7 and the interlayer insulating film IL1 is formed.
  • the upper surface of the laminated film of the insulating film IF7 and the interlayer insulating film IL1 has a height substantially equal to the upper surfaces of the control gate electrode CG, the memory gate electrode MG, and the gate electrodes G1 and G2.
  • the insulating film IF7 is made of, for example, a silicon nitride film
  • the interlayer insulating film IL1 is made of, for example, a silicon oxide film.
  • an interlayer insulating film IL2 made of, for example, a silicon oxide film is formed on the interlayer insulating film IL1.
  • an insulating film IF9 made of a silicon oxide film is interposed between the interlayer insulating film IL1 and the interlayer insulating film IL2.
  • a contact hole exposing a part of silicide layer S1 on the surface of diffusion region DF is formed in insulating film IF7, interlayer insulating film IL1, and interlayer insulating film IL2, for example.
  • the conductive contact plug CP is formed in the contact hole.
  • the contact plug CP includes a main conductor made of tungsten (W) or the like and a barrier conductor film (for example, a titanium film, a titanium nitride film, or a laminated film thereof).
  • the barrier conductor film includes the main conductor and a silicide layer. It is interposed between S1.
  • the contact hole also penetrates the insulating film IF9.
  • the first wiring layer M1 is disposed on each contact plug CP, and the wiring layer M1 is connected to the silicide layer S1 via the contact plug CP. That is, the wiring layer M1 is electrically connected to the diffusion region DF.
  • the wiring layer M1 is made of, for example, a conductor film whose main conductor is aluminum (Al) or copper (Cu).
  • the concentration (content) of the additive contained in the silicide layer S1 formed on the upper surface of the diffusion region DF is formed on the upper surfaces of the control gate electrode CG, the memory gate electrode MG, and the gate electrode G2. It is important to make the concentration higher than the concentration (content) of the additive contained in the silicide layer S2.
  • concentration of the additive contained in the silicide layer S1 By increasing the concentration of the additive contained in the silicide layer S1, abnormal growth of the silicide layer S1 formed on the upper surface of the diffusion region DF can be prevented, and between the source region or drain region and the well regions PW1, PW2, and PW3. Leakage current can be reduced. That is, it is effective for reducing the power consumption of the semiconductor device.
  • the sheet resistance of the silicide layer S2 increases, thereby increasing the resistance of the gate electrode including the silicide layer S2 and performing high-speed operation. Hinder. In the silicide layer having a high concentration of the additive, the crystal grains become finer, so that the probability of grain boundary scattering of current (electrons) flowing through the silicide layer increases. Furthermore, the probability of electron scattering increases due to the inclusion of the additive. These factors are thought to increase the sheet resistance of the silicide layer.
  • the crystal grain size of the silicide layer S2 is made larger than the crystal grain size of the silicide layer S1. Can also be larger.
  • the sheet resistance of the silicide layer S2 can be reduced. That is, the resistance of the gate electrode of the MISFET is reduced, which is effective for high-speed operation of the MISFET.
  • the sheet resistance of the silicide layer S2 can be reduced by reducing the concentration of the additive in the silicide layer S2 below the concentration of the additive in the silicide layer S1.
  • the control gate electrode CG or the memory gate electrode MG of the memory cell MC is also used as a common wiring for the plurality of memory cells MC, the length in the gate width direction is formed in the peripheral circuit region 1B. Longer than the low breakdown voltage MISFET (Q1). Therefore, reducing the resistance of the silicide layer S2 on the upper surface of the control gate electrode CG or the memory gate electrode MG is effective for high-speed operation of the nonvolatile memory.
  • the concentration of the additive contained in the silicide layers S1 and S2 is, for example, the concentration per unit area of the surface of the silicide layers S1 and S2.
  • the relative comparison of the content rate of the 2nd metal (for example, Pt) which is an additive contained in the silicide layers S1 and S2 containing the 1st metal (for example, Ni) and silicon is, for example, energy dispersive X-ray It can be carried out by spectroscopy (EDX: Energy Dispersive X-ray Spectroscopy).
  • elemental analysis and composition analysis of the silicide layers S1 and S2 can be performed by detecting characteristic X-rays generated by irradiating the surfaces (upper surfaces) of the silicide layers S1 and S2 with an electron beam and performing spectral analysis with energy.
  • control gate electrode CG and the memory gate electrode MG constituting the memory cell MC are composed of a polysilicon film and a silicide layer S2 formed on the surface (upper surface) of the polysilicon film.
  • the electrode CG and the memory gate electrode MG are separated by a gate insulating film GIm.
  • FIGS. 2 to 20 are cross-sectional views of the semiconductor device according to the present embodiment during the manufacturing process.
  • the cross-sectional views of FIGS. 2 to 20 correspond to the cross-sectional view of FIG.
  • the memory cell region 1A is shown on the left side, the peripheral circuit region 1B in the center, and the peripheral circuit region 1C on the right side.
  • a memory cell MC of a nonvolatile memory is formed in the memory cell region 1A, and a low breakdown voltage MISFET (Q1) and a high breakdown voltage MISFET (Q2) are formed in the peripheral circuit regions 1B and 1C, respectively.
  • Q1 low breakdown voltage MISFET
  • Q2 high breakdown voltage MISFET
  • a semiconductor substrate (semiconductor wafer) SB made of p-type single crystal silicon (Si) or the like is prepared. Then, a plurality of element isolation regions ST that define active regions are formed on the main surface of the semiconductor substrate SB.
  • the element isolation region ST is made of an insulator such as silicon oxide and can be formed by, for example, the STI method or the LOCOS method. Here, the formation of the element isolation region by the STI method will be described.
  • the silicon nitride film and the silicon oxide film are etched using a photolithography technique and a dry etching method to selectively cover the active region.
  • a silicon nitride film and a silicon oxide film thus formed are formed.
  • a groove is formed on the upper surface of the semiconductor substrate SB exposed from the patterned silicon nitride film and silicon oxide film. A plurality of the grooves are formed.
  • an insulating film made of, for example, silicon oxide is embedded in these trenches, and then each insulating film on the silicon nitride film is removed by a polishing process or the like, thereby forming a plurality of element isolation regions ST.
  • the element isolation region ST is formed so as to surround the active region, and is formed between the memory cell region 1A, the peripheral circuit region 1B, and the peripheral circuit region 1C. As a result, the structure shown in FIG. 2 is obtained.
  • p-type wells PW1, PW2, and PW3 are formed on the main surface of the semiconductor substrate SB in the memory cell region 1A, the peripheral circuit region 1B, and the peripheral circuit region 1C.
  • the p-type wells PW1, PW2, and PW3 can be formed by ion-implanting p-type impurities such as boron (B) into the semiconductor substrate SB.
  • the p-type wells PW1, PW2, and PW3 formed in the respective formation regions of the memory cell MC, the high breakdown voltage MISFET (Q2), or the low breakdown voltage MISFET (Q1) can be formed by the same ion implantation process.
  • each region can be formed by a different ion implantation process.
  • the concentration of the p-type well PW3 in the peripheral circuit region 1C is preferably higher than the concentration of the p-type well PW2 in the peripheral circuit region 1B.
  • an insulating film IF1 for a gate insulating film is formed on the main surface of the semiconductor substrate SB. That is, the insulating film IF1 is formed on the upper surface (front surface) of the semiconductor substrate SB in the memory cell region 1A and the peripheral circuit regions 1B and 1C.
  • a silicon oxide film can be used as the insulating film IF1.
  • the respective insulating films IF1 in the memory cell region 1A and the peripheral circuit regions 1B and 1C may be formed in different steps, so that the film thicknesses are different from each other.
  • the insulating film IF1 in the peripheral circuit region 1C is made thicker than the insulating film IF1 in the memory cell region 1A.
  • a silicon film PS1 made of a polycrystalline silicon film is formed on the semiconductor substrate SB using, for example, a CVD (Chemical Vapor Deposition) method so as to cover the upper surface of the insulating film IF1.
  • the silicon film PS1 can be formed as a low-resistance semiconductor film (doped polysilicon film) by introducing impurities at the time of film formation or by implanting impurities after film formation.
  • phosphorus (P) can be suitably used as the n-type impurity introduced into the silicon film PS1, for example, phosphorus (P) can be suitably used.
  • an insulating film IF2 is formed on the silicon film PS1 by using, for example, a CVD method.
  • the insulating film IF2 is a cap insulating film made of, for example, silicon nitride (SiN).
  • the film thickness of the insulating film IF2 can be about 20 to 50 nm, for example.
  • the laminated film including the insulating film IF2, the silicon film PS1, and the insulating film IF1 in the memory cell region 1A is patterned by a photolithography technique and an etching technique.
  • a stacked body of the gate insulating film GIt made of the insulating film IF1, the control gate electrode CG made of the silicon film PS1, and the cap insulating film made of the insulating film IF2 is formed.
  • the control gate electrode CG is a pattern extending in the gate width direction in plan view.
  • the gate width direction is the depth direction of the paper surface of FIG.
  • the laminated film composed of the insulating film IF2, the silicon film PS1, and the insulating film IF1 is processed between the peripheral circuit regions 1B and 1C using the photolithography technique and the etching technique. That is, between the peripheral circuit regions 1B and 1C, the stacked body including the insulating film IF2, the silicon film PS1, and the insulating film IF1 is separated from each other and includes the insulating film IF2, the silicon film PS1, and the insulating film IF1 in the memory cell region 1A. Separated from the laminate. However, the insulating films IF1 are not necessarily separated from each other.
  • the insulating film IF2 in the peripheral circuit region 1B is selectively removed by using a photolithography technique and a wet etching method different from the patterning of the laminated film described above. As a result, the upper surface of the silicon film PS1 in the peripheral circuit region 1B is exposed. At this time, the insulating film IF2 in the memory cell region 1A and the peripheral circuit region 1C is left without being removed. That is, the wet etching step is performed using a resist film (not shown) having a pattern that covers the memory cell region 1A and the peripheral circuit region 1C and exposes the peripheral circuit region 1B as a mask. Remove the resist film.
  • the insulating film ON for the gate insulating film GIm is formed on the main surface of the semiconductor substrate SB.
  • the insulating film ON covers the upper surface of the semiconductor substrate SB in the memory cell region 1A and the side walls and the upper surface of the stacked body including the gate insulating film GIt, the control gate electrode CG, and the insulating film IF2. Further, the sidewall and upper surface of the multilayer body including the insulating film IF1 and the silicon film PS1 in the peripheral circuit region 1B are covered, and the sidewall and upper surface of the multilayer body including the insulating film IF1, the silicon film PS1, and the insulating film IF2 in the peripheral circuit region 1C are covered. Covering.
  • the insulating film ON is an insulating film having a charge storage portion inside.
  • the insulating film ON includes a silicon oxide film OX1 formed over the semiconductor substrate SB, a silicon nitride film NT formed over the silicon oxide film OX1, and a silicon oxide formed over the silicon nitride film NT. It consists of a laminated film with film OX2.
  • the silicon oxide films OX1 and OX2 can be formed by, for example, an oxidation process (thermal oxidation process), a CVD method, or a combination thereof.
  • an oxidation process thermal oxidation process
  • CVD method chemical vapor deposition method
  • ISSG In-Situ Steam Generation
  • the silicon nitride film NT can be formed by, for example, a CVD method.
  • a silicon nitride film NT is formed as an insulating film (charge storage layer) that constitutes a memory cell and has a trap level.
  • the film used as the charge storage layer is preferably a silicon nitride film in terms of reliability, but is not limited to a silicon nitride film, such as an aluminum oxide film (alumina), a hafnium oxide film, or a tantalum oxide film.
  • a high dielectric constant film (high dielectric constant insulating film) having a dielectric constant higher than that of the silicon nitride film can also be used as the charge storage layer or the charge storage portion.
  • the thickness of the silicon oxide film OX1 can be, for example, about 2 to 10 nm
  • the thickness of the silicon nitride film NT can be, for example, about 5 to 15 nm
  • the thickness of the silicon oxide film OX2 can be, for example, 2 to 10 nm. Can be about.
  • a polycrystalline silicon film PS2 is formed on the main surface of the semiconductor substrate SB using, for example, a CVD method so as to cover the surface of the insulating film ON.
  • the silicon film PS2 is formed on the side wall of the control gate electrode CG via the insulating film ON.
  • the film thickness of the silicon film PS2 is 40 nm, for example.
  • the silicon film PS2 may be formed as an amorphous silicon film and then changed to the silicon film PS2 made of a polycrystalline silicon film by a subsequent heat treatment.
  • the silicon film PS2 is a film into which, for example, a p-type impurity (for example, boron (B)) is introduced at a relatively high concentration.
  • the silicon film PS2 is a film for forming the memory gate electrode MG.
  • the film thickness refers to the thickness of the film in a direction perpendicular to the main surface of the semiconductor substrate SB.
  • the insulating film ON having a three-layered structure of the silicon oxide film OX1, the silicon nitride film NT, and the silicon nitride film NT, but the cross-sectional view used in the following description makes the figure easy to understand. Therefore, illustration of the laminated structure of the insulating film ON is omitted. That is, the insulating film ON has a laminated structure, but in the drawings used in the following description, the insulating film ON is shown as one film GIm.
  • the upper surface of the insulating film ON is selectively exposed by etching back (anisotropic dry etching) the silicon film PS2 by anisotropic etching technology.
  • the silicon film PS2 is anisotropically etched (etch back), so that the insulating film ON is formed on the sidewalls of the stacked body including the gate insulating film GIt, the control gate electrode CG, and the insulating film IF2. Accordingly, the silicon film PS2 is left in a sidewall shape.
  • the memory gate electrode MG made of the silicon film PS2 remaining in a sidewall shape via the insulating film ON is formed on one of the sidewalls of the stacked body. Further, the upper surface of the insulating film ON in the peripheral circuit regions 1B and 1C is exposed by the etch back.
  • a portion of the insulating film ON that is exposed without being covered with the memory gate electrode MG is removed by etching (for example, wet etching).
  • etching for example, wet etching
  • the insulating film ON immediately below the memory gate electrode MG remains without being removed.
  • the insulating film ON positioned between the stacked body including the gate insulating film GIt, the control gate electrode CG, and the insulating film IF2 and the memory gate electrode MG remains without being removed.
  • the insulating film ON in other regions is removed, the upper surface of the semiconductor substrate SB and the upper surface of the insulating film IF2 in the memory cell region 1A are exposed, and the upper surface of the silicon film PS1 in the peripheral circuit region 1B and the peripheral circuit region 1C.
  • the upper surface of the insulating film IF2 is exposed. Further, the side wall of the control gate electrode CG that is not adjacent to the memory gate electrode MG is exposed.
  • an insulating film IF3 is formed on the main surface of the semiconductor substrate SB by using, for example, a CVD method.
  • the insulating film IF3 is made of, for example, a silicon nitride film.
  • the silicon film PS1 in the peripheral circuit region 1B and the silicon film PS1 and the insulating film IF2 in the peripheral circuit region 1C are covered with the insulating film IF3.
  • a stacked body including the gate insulating film GIt, the control gate electrode CG, and the insulating film IF2 in the memory cell region 1A, the gate insulating film GIm and the memory gate electrode MG adjacent to the side wall of the stacked body, and the memory cell region 1A
  • the main surface of the semiconductor substrate SB is covered with an insulating film IF3.
  • the insulating film IF3 may be a stacked film of a silicon oxide film and a silicon nitride film over the silicon oxide film.
  • a resist film PR1 that exposes the peripheral circuit region 1C and covers the insulating film IF3 in the memory cell region 1A and the peripheral circuit region 1C is formed.
  • the insulating film IF3 in contact with each of the upper surface and the side wall of the silicon film PS1 is exposed from the resist film PR1.
  • the insulating film IF3 exposed from the resist film PR1 is removed by a wet etching method, and then the resist film PR1 is removed. As a result, the silicon film PS1 in the peripheral circuit region 1B is exposed.
  • the silicon film PS1 and the insulating film IF1 in the peripheral circuit region 1B are removed by, eg, wet etching to expose the main surface of the semiconductor substrate SB.
  • the stacked body including the gate insulating film GIt, the control gate electrode CG, and the insulating film IF2 in the memory cell region 1A, and the gate insulating film GIm and the memory gate electrode MG adjacent to the sidewall of the stacked body are separated from the insulating film IF3. Since it is covered with, it is not removed. Further, the insulating film IF2, the silicon film PS1, and the insulating film IF1 in the peripheral circuit region 1C are also not removed because they are covered with the insulating film IF3.
  • the insulating films IF4, HK, the metal film TN, the silicon film PS3, and the insulating film IF5 are sequentially formed on the main surface of the semiconductor substrate SB.
  • the insulating film IF4 is made of, for example, a silicon oxide film and is formed using an oxidation method such as a thermal oxidation method, the insulating film IF4 is formed only on the main surface of the semiconductor substrate SB in the peripheral circuit region 1B.
  • the stacked body including the gate insulating film GIt, the control gate electrode CG, and the insulating film IF2 in the memory cell region 1A, and the gate insulating film GIm and the memory gate electrode MG adjacent to the side wall of the stacked body are separated from the insulating film IF3. , HK, metal film TN, silicon film PS3 and insulating film IF5.
  • the laminated body including the insulating film IF1, the silicon film PS1, and the insulating film IF2 in the peripheral circuit region 1C is also covered with the insulating films IF3, HK, the metal film TN, the silicon film PS3, and the insulating film IF5.
  • the insulating film HK is an insulating film for a gate insulating film.
  • the insulating film IF4 and the insulating film HK are films constituting a gate insulating film of a MISFET (Q1) to be formed later in the peripheral circuit region 1B.
  • the insulating film HK is an insulating material film having a higher dielectric constant (relative dielectric constant) than both silicon oxide and silicon nitride, a so-called high-k film (high dielectric constant film).
  • a metal oxide film such as a hafnium oxide film, a zirconium oxide film, an aluminum oxide film, a tantalum oxide film, or a lanthanum oxide film can be used, and these metal oxide films are formed of nitrogen (N ) And silicon (Si) or both.
  • the insulating film HK can be formed by, for example, an ALD (Atomic layer deposition) method.
  • the film thickness of the insulating film HK is, for example, 1.5 nm.
  • the insulating film HK is used as the gate insulating film, the physical film thickness of the gate insulating film can be increased as compared with the case where a silicon oxide film is used. Can be obtained.
  • the metal film TN is made of, for example, a titanium nitride film, and can be formed by, for example, a sputtering method.
  • the silicon film PS3 is made of a polysilicon film and can be formed by, for example, a CVD method.
  • the film thickness of the silicon film PS3 is, for example, 40 nm.
  • the silicon film PS3 is formed as an amorphous silicon film, and the silicon film PS3 made of an amorphous silicon film can be changed to a silicon film PS3 made of a polycrystalline silicon film by subsequent heat treatment.
  • the silicon film PS3 is a film for forming a dummy gate electrode DG described later.
  • the insulating film IF5 is a cap insulating film made of, for example, silicon nitride, and can be formed by, for example, a CVD method.
  • the insulating film IF4, HK, the metal film TN, the silicon film PS3, and the insulating film IF5 are selectively left in the peripheral circuit region 1B, and from the memory cell region 1A and the peripheral circuit region 1C,
  • the insulating films IF3, HK, the metal film TN, the silicon film PS3, and the insulating film IF5 are removed by, for example, a wet etching method.
  • a wet etching method the upper surface of the laminated structure including the insulating films IF4 and HK, the metal film TN, the silicon film PS3, and the insulating film IF5 in the peripheral circuit region 1B is selectively covered with an insulating film such as a silicon oxide film. Then, the wet etching is performed using the insulating film as a mask.
  • the insulating film IF5, the silicon film PS3, the metal film TN, the insulating films HK and IF4 in the peripheral circuit region 1B, and the insulating film IF2, the silicon film PS1 and the insulating film in the peripheral circuit region 1C are further formed.
  • the film IF1 is patterned using a photolithography technique and an etching technique.
  • the dummy gate electrode DG made of the silicon film PS3, the metal film TN, the gate insulating film GIL made of the insulating film HK and IF4, which form the MISFET (Q1) are formed in the peripheral circuit region 1B.
  • the gate electrode G2 and the gate insulating film GIH constituting the MISFET (Q2) are formed in the peripheral circuit region 1C.
  • the insulating film IF5 in the peripheral circuit region 1B and the insulating film IF2 in the peripheral circuit region 1C are patterned using a photolithography technique and an etching method. Thereafter, in the peripheral circuit region 1B, etching is performed using the patterned insulating film IF5 as a hard mask, thereby patterning the silicon film PS3, the metal film TN, the insulating film HK, and IF4 and IF1, whereby the dummy gate electrode DG, A metal film TN and a gate insulating film GIL made of the insulating films HK and IF4 are formed.
  • the silicon film PS1 and the insulating film IF1 are patterned by performing etching using the patterned insulating film IF2 as a hard mask, thereby forming the gate electrode G2 and the gate insulating film GIH.
  • a plurality of extension regions (n ⁇ type semiconductor regions, impurity diffusion regions) EX are formed using an ion implantation method or the like. That is, n-type impurities such as arsenic (As) or phosphorus (P) are introduced into the surface of the semiconductor substrate SB in the active region, but the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, and the gate Impurities are not introduced below the electrode G2. That is, the extension region EX is formed in the active region on both sides of the control gate electrode CG and the memory gate electrode MG, on both sides of the dummy gate electrode DG, and on both sides of the gate electrode G2.
  • n-type impurities such as arsenic (As) or phosphorus (P) are introduced into the surface of the semiconductor substrate SB in the active region, but the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, and the gate Impurities are not introduced below the electrode G2. That is,
  • an offset spacer that covers the side walls of the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, and the gate electrode G2, for example, a silicon nitride film, a silicon oxide film, or a laminated film thereof May be formed.
  • the extension regions EX of the memory cell region 1A and the peripheral circuit regions 1B and 1C can be formed by the same ion implantation step, but can also be formed by different ion implantation steps.
  • a p-type impurity is formed on the main surface of the semiconductor substrate SB in the peripheral circuit region 1B using the insulating film IF5 and the dummy gate electrode DG as a mask.
  • the halo region may be formed by implanting (for example, boron (B)). The halo region is located closer to the center of the dummy gate electrode DG than the extension region EX.
  • a halo region may be formed at a location close to the channel region of the high voltage MISFET (Q2).
  • sidewalls SW made of insulating films are formed to cover the sidewalls on both sides of the structure including the control gate electrode CG and the memory gate electrode MG in the memory cell region 1A.
  • sidewalls SW are formed in the peripheral circuit region 1B to cover the sidewalls on both sides of the stacked body made up of the gate insulating film GIL, the metal film TN, the dummy gate electrode DG, and the insulating film IF5.
  • the sidewall SW that covers the sidewalls on both sides of the stacked body including the gate insulating film GIH, the gate electrode G2, and the insulating film IF2 is formed.
  • the sidewall SW is formed by sequentially forming, for example, a silicon oxide film and a silicon nitride film on the semiconductor substrate SB using a CVD method or the like, and then partially removing the silicon oxide film and the silicon nitride film by anisotropic etching.
  • the upper surface of the semiconductor substrate SB and the upper surfaces of the insulating films IF2 and IF5 are exposed.
  • the sidewall SW can be selectively formed on the sidewalls of the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, and the gate electrode G2.
  • the sidewall SW may be formed of a laminated film, but the interface between the films constituting the laminated film is not shown in the drawing.
  • the sidewall SW may be formed of a single layer film such as a silicon oxide film or a silicon nitride film, for example.
  • a diffusion region (n + type semiconductor region, impurity diffusion region) DF is formed in the memory cell region 1A and the peripheral circuit regions 1B and 1C using an ion implantation method or the like. That is, n-type impurities such as arsenic (As) or phosphorus (P) are introduced into the surface of the semiconductor substrate SB in the active region, but the control gate electrode CG, memory gate electrode MG, dummy gate electrode DG, gate Impurities are not introduced below the electrode G2 and the sidewall SW.
  • n-type impurities such as arsenic (As) or phosphorus (P) are introduced into the surface of the semiconductor substrate SB in the active region, but the control gate electrode CG, memory gate electrode MG, dummy gate electrode DG, gate Impurities are not introduced below the electrode G2 and the sidewall SW.
  • the diffusion region DF is formed in the active region on both sides of the control gate electrode CG and the memory gate electrode MG, on both sides of the dummy gate electrode DG, and on both sides of the gate electrode G2, but is formed outside the sidewall SW. .
  • the diffusion region DF has a higher impurity concentration and a deep junction depth than the extension region EX.
  • a source region and a drain region having an LDD structure including the extension region EX and the diffusion region DF having an impurity concentration higher than that of the extension region EX are formed.
  • the extension region EX and the diffusion region DF formed on the upper surface of the semiconductor substrate SB so as to sandwich the control gate electrode CG and the memory gate electrode MG constitute a source region and a drain region of the memory cell MC.
  • the extension region EX and the diffusion region DF formed on the upper surface of the semiconductor substrate SB so as to sandwich the dummy gate electrode DG constitute the source region and the drain region of the low breakdown voltage MISFET (Q1).
  • the extension region EX and the diffusion region DF formed on the upper surface of the semiconductor substrate SB so as to sandwich the gate electrode G2 constitute a source region and a drain region of the high breakdown voltage MISFET (Q2).
  • the diffusion regions DF of the memory cell region 1A and the peripheral circuit regions 1B and 1C can be formed by the same ion implantation step, but can also be formed by different ion implantation steps.
  • activation annealing which is a heat treatment for activating impurities introduced into the source and drain semiconductor regions (extension region EX and diffusion region DF), is performed.
  • a silicide layer is formed by performing a so-called salicide (Self-Aligned Silicide) process, which will be described with reference to FIGS. 12 and 13.
  • the silicide layer can be formed as follows.
  • a metal film MF1 for forming a silicide layer is formed (deposited) on the main surface of the semiconductor substrate SB including the upper surface of the diffusion region DF and the upper surface of the memory gate electrode MG.
  • the film thickness of the metal film MF1 is, for example, 20 to 25 nm.
  • the metal film MF1 can be formed by, for example, a sputtering method using an alloy target in which platinum (Pt) is added to nickel (Ni).
  • the content (concentration) of platinum (Pt) that is an additive of the alloy target is 5% or more (more preferably 5% or more and 10% or less).
  • the additive may be aluminum (Al) or carbon (C), but the content (concentration) in that case is also 5% or more (more preferably 5% or more and 10% or less).
  • platinum has higher heat resistance than aluminum or carbon, it can be suitably used for the alloy film.
  • the metal film MF1 formed by sputtering using the alloy target is a nickel (Ni) film containing platinum (Pt), and the content of platinum (Pt) is 5% or more.
  • Ni nickel as the main material
  • platinum (Pt) as an additive is referred to as a second metal.
  • the first heat treatment is performed on the semiconductor substrate SB to cause the surface layer portions of the diffusion region DF and the memory gate electrode MG to react with the metal film MF1.
  • This first heat treatment is a heat treatment for causing the metal film MF1 to react with the diffusion region DF and the silicon of the memory gate electrode.
  • the upper portion of each of the diffusion region DF and the memory gate electrode MG is formed.
  • a silicide layer in which NiSi microcrystals and Ni 2 Si are dominant is formed. At this stage, the silicide layer has a relatively high resistance different from the silicide layer S1 shown in FIG.
  • the silicide layer and the crystal of the silicide layer S1 described later do not contain Pt like NiSi and Ni 2 Si. It is expressed in shape.
  • the metal film MF1 that has not reacted with silicon is removed by wet etching or the like, and then the semiconductor substrate SB is subjected to a second heat treatment.
  • This second heat treatment is performed to promote the crystal growth of the relatively high resistance silicide layer and form the silicide layer S1 in which the relatively low resistance NiSi is dominant.
  • the temperature of the second heat treatment is higher than the temperature of the first heat treatment.
  • a silicide layer S1 made of NiSi is formed.
  • a heat treatment apparatus for heating the semiconductor substrate SB with a carbon heater is used.
  • a relatively high resistance silicide layer is formed by heating at 260 ° C. for 30 to 60 seconds.
  • the unreacted metal film MF1 is removed by wet etching or the like as described above, and then the second heat treatment is performed at 600 ° C. for 10 to 30 seconds to form the silicide layer S1 having a reduced resistance.
  • Grow by performing the heat treatment twice in this way, it is possible to prevent the silicide layer S1 from growing abnormally and extending in the semiconductor substrate SB.
  • the second heat treatment is performed at, for example, 450 ° C. or more and 600 ° C. or less. In this embodiment mode, the second heat treatment is performed at 600 ° C. as described above. Note that the second heat treatment may be performed using a laser, a microwave, or a flash lamp.
  • the silicide layer S1 formed by the heat treatment has a relatively large tensile stress.
  • the tensile stress is applied to the channels of the memory cell MC, the low breakdown voltage MISFET (Q1), and the high breakdown voltage MISFET (Q2), whereby the mobility of electrons or holes is improved, and the memory cell MC, the low breakdown voltage MISFET ( Q1) and high voltage MISFET (Q2) can be operated at high speed.
  • the silicide layer S1 is not formed on the electrode DG. Since the upper portion of the sidewall-like memory gate electrode MG is exposed, a silicide layer S1 is formed in the exposed portion. However, the silicide layer S1 is completely removed by a polishing process using a CMP (Chemical Mechanical Polishing) method performed in a later process.
  • CMP Chemical Mechanical Polishing
  • an insulating film (liner) is formed on the main surface of the semiconductor substrate SB so as to cover the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, the gate electrode G2, and the sidewall SW.
  • Insulating film) IF7 and interlayer insulating film IL1 are formed in this order.
  • the insulating film IF7 is made of, for example, a silicon nitride film, and can be formed by, for example, a CVD method.
  • the insulating film IF7 can be used as an etching stopper film when a contact hole is formed in a later process.
  • the interlayer insulating film IL1 is made of a single film of a silicon oxide film, for example, and can be formed using, for example, a CVD method.
  • the interlayer insulating film IL1 is formed with a film thickness larger than the film thickness of the control gate electrode CG.
  • the upper surface of the interlayer insulating film IL1 is polished using a CMP method or the like.
  • the upper surfaces of the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, and the gate electrode G2 are exposed. That is, in this polishing step, the interlayer insulating film IL1 and the insulating film IF7 are polished until the upper surfaces of the control gate electrode CG, the memory gate electrode MG, the dummy gate electrode DG, and the gate electrode G2 are exposed.
  • the insulating films IF2 and IF5 are removed, and part of the upper portions of the sidewall SW and the gate insulating film GIm are also removed.
  • the silicide layer S1 on the memory gate electrode MG is removed together with a part of the upper portion of the memory gate electrode MG by this process.
  • the gate insulating film GIm and the sidewall SW etc. located between the control gate electrode CG and the memory gate electrode MG are also polished together, the height of the gate insulating film GIm and the sidewall SW is determined by the control gate electrode It becomes substantially equal to the height of CG or memory gate electrode MG.
  • the insulating film IF8 is processed by using the photolithography technique and the etching method.
  • the insulating film IF8 covers the memory cell region 1A and the peripheral circuit region 1C and exposes the dummy gate electrode DG in the peripheral circuit region 1B. That is, the insulating film IF8 covers the upper surfaces of the control gate electrode CG, the memory gate electrode MG, and the reduction and electrode G2, and exposes the upper surface of the dummy gate electrode DG.
  • the insulating film IF8 is made of, for example, a silicon oxide film.
  • the dummy gate electrode DG is removed by a wet etching method.
  • the dummy gate electrode DG is removed by performing wet etching with, for example, an alkaline aqueous solution using the insulating film IF8 as a mask for protecting the control gate electrode CG, the memory gate electrode MG, and the gate electrode G2.
  • an alkaline aqueous solution for example, ammonia perwater (NH 4 OH + H 2 O 2 + H 2 O) is used.
  • a groove (a recess or a recess) is formed on the metal film TN.
  • the trench on the metal film TN in the peripheral circuit region 1B is a region where the dummy gate electrode DG is removed, and the side walls on both sides of the trench are constituted by the sidewall SW.
  • the groove is completely embedded on the semiconductor substrate SB, that is, on the interlayer insulating film IL1 including the inner surface (bottom surface and side wall) of the groove.
  • a metal film is formed as the conductive film.
  • the metal film may have a structure in which, for example, two or more metal films are stacked. However, in the drawing, the illustration of the boundary between the two or more metal films is omitted, and a metal film is used as one film. Show.
  • the inside of the groove is completely filled.
  • the metal film is also formed on the interlayer insulating film IL1.
  • the metal film include a titanium nitride (TiN) film, a tantalum nitride (TaN) film, a tungsten nitride (WN) film, a titanium carbide (TiC) film, a tantalum carbide (TaC) film, a tungsten carbide (WC) film, A tantalum nitride nitride (TaCN) film, a titanium (Ti) film, a tantalum (Ta) film, a titanium aluminum (TiAl) film, an aluminum (Al) film, or the like can be used.
  • the metal film means the electrically conductive film which shows metal conduction, and shall contain not only a single metal film (pure metal film) or an alloy film but the metal compound film which shows metal conduction.
  • the metal film can be formed using, for example, a sputtering method.
  • the metal film can be formed of, for example, a laminated film of a titanium nitride (TiN) film and an aluminum (Al) film on the titanium nitride film. At this time, it is preferable to make the aluminum film thicker than the titanium nitride film. Since the aluminum film has low resistance, the resistance of the gate electrode G1 to be formed later can be reduced.
  • TiN titanium nitride
  • Al aluminum
  • the gate electrode G1 of the low breakdown voltage MISFET (Q1) in the peripheral circuit region 1B is formed.
  • the gate electrode G1 is entirely composed of a metal film, and there is no problem of depletion of the gate electrode as in the case of using a polysilicon film, for example.
  • illustration is omitted, for the gate electrode of the p-type low breakdown voltage MISFET in the peripheral circuit region 1B, a metal different from the gate electrode G1 of the low breakdown voltage MISFET (Q1) is obtained by repeating the same process as described above. It is also possible to embed a film.
  • the insulating film IF8 is removed, for example, by a wet etching method or the like, and the control gate electrode CG, the memory gate electrode MG, and the gate electrode are exposed as shown in FIG.
  • a silicide layer is formed on each electrode made of a polysilicon film by performing a salicide process.
  • the silicide layer can be formed as follows.
  • a pattern of the insulating film IF9 covering the peripheral circuit region 1B is formed using, for example, a CVD method, a photolithography technique, and an etching method.
  • the insulating film IF9 is an insulating film that exposes the upper surfaces of the control gate electrode CG and the memory gate electrode MG in the memory cell region 1A and the gate electrode G2 in the peripheral circuit region 1C and covers the gate electrode G1 in the peripheral circuit region 1B. It consists of a silicon film.
  • a metal film MF2 for forming a silicide layer is formed (deposited) on the main surface of the semiconductor substrate SB including the upper surfaces of the control gate electrode CG, the memory gate electrode MG, and the gate electrode G2.
  • the film thickness of the metal film MF2 is, for example, 20 to 25 nm.
  • the metal film MF2 can be formed by, for example, a sputtering method using an alloy target in which platinum (Pt) is added to nickel (Ni).
  • the content (concentration) of platinum (Pt) that is an additive of the alloy target is less than 5%.
  • the additive may be aluminum (Al) or carbon (C), but the content (concentration) in that case is also less than 5%.
  • platinum has higher heat resistance than aluminum or carbon, it can be suitably used for the alloy film.
  • the metal film MF2 formed by sputtering using the above alloy target is a nickel (Ni) film containing platinum (Pt), and the content of platinum (Pt) is less than 5%.
  • the main material, nickel is called the first metal
  • the additive, platinum (Pt) is called the second metal.
  • the semiconductor substrate SB is subjected to a third heat treatment (referred to as a third heat treatment to distinguish from the first and second heat treatments described above), whereby the control gate electrode CG, the memory gate electrode MG, and Each surface layer portion of the gate electrode G2 is reacted with the metal film MF2.
  • This third heat treatment is a heat treatment for reacting the metal film MF2 with the control gate electrode CG, the memory gate electrode MG, and the silicon of the gate electrode G2, and this third heat treatment causes the control gate electrode CG, the memory gate to be reacted.
  • a silicide layer in which NiSi microcrystals and Ni 2 Si are dominant is formed on each of the electrode MG and the gate electrode G2. At this stage, unlike the silicide layer S2 shown in FIG.
  • the silicide layer has a relatively high resistance. Further, since the content of platinum (Pt) as an additive is very small as described above, platinum silicide is not formed, and the relatively high resistance silicide layer and the crystal of the silicide layer S2 described later are NiSi, Ni. It is expressed in a form that does not contain Pt, such as 2 Si.
  • the metal film MF2 that has not reacted with silicon is removed by wet etching or the like, and then the fourth heat treatment is performed on the semiconductor substrate SB. This fourth heat treatment is performed in order to promote the crystal growth of a relatively high resistance silicide layer and form a silicide layer S2 in which NiSi whose resistance has been sufficiently reduced is dominant.
  • the temperature of the fourth heat treatment is higher than the temperature of the third heat treatment.
  • a silicide layer S2 made of NiSi is formed.
  • the silicide layer S2 is selectively formed on the upper surfaces of the control gate electrode CG, the memory gate electrode MG, and the gate electrode G2.
  • a heat treatment apparatus that heats the semiconductor substrate with a carbon heater is used. That is, in the fourth heat treatment, for example, by heating at 260 ° C. for 10 to 30 seconds, the silicide layer S2 containing NiSi microcrystals and Ni 2 Si is formed. After that, after removing the unreacted metal film MF2 by wet etching or the like as described above, the NiSi crystal in the silicide layer S2 is grown by heating at 400 ° C. for 30 to 60 seconds in the fourth heat treatment.
  • the silicide layer S2 thus formed is made of, for example, nickel silicide (NiSi) containing platinum, but may not necessarily contain platinum (Pt).
  • platinum (Pt) When platinum (Pt) is included, the third heat treatment can be performed at a low temperature, and a short circuit between the silicide layer S2 formed on the surface (upper surface) of the control gate electrode CG and the memory gate electrode MG. Can be prevented.
  • the upper surface of the control gate electrode CG, the upper surface of the memory gate electrode MG, and the end of the gate insulating film GIm are substantially equal in height, A silicide layer S2 is provided on the upper surface of the memory gate electrode MG.
  • the silicide layer S2 on the upper surface of the control gate electrode CG and the silicide layer S2 on the upper surface of the memory gate electrode MG have a structure that is easily short-circuited, but the silicide layer S2 contains platinum (Pt).
  • the temperature of the third heat treatment described above must be about 400 ° C., but the third time at such a high temperature. When this heat treatment is performed, there arises a problem that the control gate electrode CG and the memory gate electrode MG are short-circuited by the silicide layer.
  • the fourth heat treatment is performed at 400 ° C. or lower, for example.
  • the silicide layer S2 formed on the surface (upper surface) of the control gate electrode CG, the memory gate electrode MG, and the gate electrode G2 by making the fourth heat treatment lower than the second heat treatment described above For example, since a film having a lower tensile stress than the silicide layer S1 formed on the surface of the diffusion region DF can be formed, the silicide layer S2 has a feature that it is difficult to disconnect and the sheet resistance is small.
  • an interlayer insulating film and a plurality of contact plugs are formed.
  • an interlayer insulating film IL2 that covers the upper surface of the semiconductor substrate SB including the memory cell region 1A and the peripheral circuit regions 1B and 1C is formed using, for example, a CVD method.
  • the interlayer insulating film IL2 is made of, for example, a silicon oxide film, and covers the upper surfaces of the control gate electrode CG, the memory gate electrode MG, the gate electrodes G1 and G2, and the interlayer insulating film IL1.
  • the insulating film IF9 provided when the silicide layer S2 is formed remains. If necessary, the insulating film IF9 may be removed before the formation of the interlayer insulating film IL2.
  • the interlayer insulating films IL2, IL1, and the insulating films IF9 and IF7 are dry-etched using a resist film (not shown) formed on the interlayer insulating film IL2 by using a photolithography technique as an etching mask.
  • a plurality of contact holes (openings, through holes) penetrating through the interlayer insulating film IL2 and a plurality of contact holes penetrating through the interlayer insulating films IL1, IL2 and the insulating film IF7 are formed.
  • the contact hole in the peripheral circuit region 1B passes through the insulating film IF9.
  • each contact hole part of the main surface of the semiconductor substrate SB, for example, part of the silicide layer S1 on the surface of the diffusion region DF, part of the silicide layer S2 on the surface of the control gate electrode CG, memory gate electrode A part of the silicide layer S2 on the surface of the MG or a part of the gate electrodes G1 and G2 is exposed.
  • the contact hole on each gate electrode is formed in a region not shown in FIG.
  • a conductive contact plug CP made of tungsten (W) or the like is formed as a connecting conductor in each contact hole.
  • a barrier conductor film for example, a titanium film, a titanium nitride film, or a laminated film thereof
  • a main conductor film made of a tungsten film or the like is formed on the barrier conductor film so as to completely fill each contact hole, and then the unnecessary main conductor film and barrier conductor film outside the contact hole are formed by CMP.
  • the contact plug CP can be formed by removing by an etch-back method or the like.
  • FIG. 20 shows the barrier conductor film and the main conductor film (tungsten film) constituting the contact plug CP in an integrated manner.
  • the contact plug CP embedded in the contact hole is formed so as to be connected to the upper part of each of the diffusion region DF, the control gate electrode CG, the memory gate electrode MG, the gate electrode G1, or the gate electrode G2. That is, the contact plug CP is connected to the upper surfaces of the diffusion regions DF of the memory cell MC, the low breakdown voltage MISFET (Q1), and the high breakdown voltage MISFET (Q2) via the silicide layer S1. In addition, a contact plug CP is connected to the upper surfaces of the control gate electrode CG, the memory gate electrode MG, and the gate electrode G2 via a silicide layer S2.
  • a first wiring layer M1 including a first-layer wiring is formed on the interlayer insulating film IL2 in which the contact plug CP is embedded.
  • the plurality of first layer wirings are connected to the upper surface of each contact plug CP shown in FIG.
  • a second wiring layer, a third wiring layer, and the like are sequentially formed on the first wiring layer to form a laminated wiring layer, and then the semiconductor wafer is separated into individual pieces by a dicing process to obtain a plurality of semiconductor chips.
  • the semiconductor device of the present embodiment is manufactured.
  • a diffusion region DF constituting a source region and a drain region is formed so as to sandwich the gate electrode G2, and then the gate electrode G2 is covered with an insulating film IF2.
  • a silicide layer S1 is formed on the surface of the diffusion region DF.
  • the insulating film IF2 on the gate electrode G2 is removed, and a silicide layer S2 is formed on the exposed surface (upper surface) of the gate electrode G2.
  • the silicide layers S1 and S2 are formed of a first metal (for example, nickel) and silicon, but contain a second metal (for example, platinum) as an additive.
  • the additive concentration of the silicide layer 2 can be made lower than the additive concentration of the silicide layer S1. That is, the leakage current of the source region or the drain region of the MISFET (Q2) can be reduced, and the sheet resistance of the silicide layer S2 on the gate electrode G2 can be reduced.
  • the fourth heat treatment temperature for forming the silicide layer S2 is set lower than the second heat treatment temperature for forming the silicide layer S1, so that the tensile stress inherent in the silicide layer S2 is obtained. Therefore, it is possible to prevent disconnection of the gate electrode G2 and reduce resistance.
  • the semiconductor device further includes a MISFET (Q1) having a metal gate electrode G1, and the MISFET (Q2) forms a diffusion region DF constituting a source region and a drain region at both ends of the dummy gate electrode DG.
  • a silicide layer S1 is formed on the surface of the diffusion region DF with the dummy gate electrode DG covered with the insulating film IF5. Further, after removing the insulating film IF5 over the dummy gate electrode DG, the dummy gate electrode DG is removed to form the metal gate electrode G1.
  • the step of forming the silicide layer S1 of the MISFET (Q2) is performed in the same step as the step of forming the silicide layer S1 of the MISFET (Q1).
  • the step of removing the insulating film IF2 on the gate electrode G2 of the MISFET (Q2) is performed in the same step as the step of removing the insulating film IF5 on the dummy gate electrode DG. That is, the silicide layers S1 and S2 of the MISFET (Q2) are formed in different processes by utilizing (also serving as) the formation process of the MISFET (Q1) having the metal gate electrode G1.
  • a diffusion region DF that constitutes a source region and a drain region is formed so as to sandwich the control gate electrode CG and the memory gate MG, and then the control gate electrode CG
  • a silicide layer S1 is formed on the surfaces of the memory gate electrode MG and the diffusion layer DF in a state in which is covered with the insulating film IF2.
  • the insulating film IF2 on the control gate electrode CG and the silicide layer S1 on the memory gate electrode MG are removed, and a silicide layer S2 is formed on the exposed surfaces (upper surfaces) of the control gate electrode CG and the memory gate electrode MG.
  • the silicide layers S1 and S2 are formed of a first metal (for example, nickel) and silicon, but contain a second metal (for example, platinum) as an additive.
  • the additive concentration of the silicide layer S2 can be made lower than the additive concentration of the silicide layer S1. That is, the leakage current in the source region or drain region of the nonvolatile memory cell can be reduced, and the sheet resistance of the silicide layer S2 on the control gate electrode CG and the memory gate electrode MG can be reduced. High-speed operation of a semiconductor device having MC can be realized.
  • the fourth heat treatment temperature for forming the silicide layer S2 is set lower than the second heat treatment temperature for forming the silicide layer S1, so that the tensile stress inherent in the silicide layer S2 is obtained. Therefore, it is possible to prevent disconnection of the control gate electrode CG and the memory gate electrode MG and to reduce the resistance.
  • the third heat treatment temperature can be lowered as compared with the case where a nickel film not containing platinum is used, and the control gate.
  • a short circuit between the silicide layer S2 on the electrode CG and the silicide layer S2 on the memory gate electrode MG can be prevented.
  • the metal film MF3 is formed by sputtering or CVD using a nickel (Ni) target that does not contain platinum (Pt)
  • platinum (Pt) is introduced into the metal film MF3 by ion implantation.
  • the silicide layer S1 can be formed by performing the first and second heat treatments on the metal film MF3 into which platinum (Pt) is introduced.
  • the content (concentration) of platinum (Pt) contained in the silicide layer S1 is 5% or more (more preferably 5% or more and 10% or less).
  • the silicide layer S2 after the metal film MF4 is formed by the sputtering method or the CVD method using a nickel (Ni) target not containing platinum (Pt), the ion implantation method is used. Platinum (Pt) may be introduced into the metal film MF4.
  • the silicide layer S2 can be formed by performing the third and fourth heat treatments on the metal film MF4 introduced with platinum (Pt). Of course, the content (concentration) of platinum (Pt) contained in the silicide layer S2 is less than 5%.
  • both the silicide layer S1 and the silicide layer S2 need not be formed by the method of the first modification.
  • one may be formed by the method of Modification 1 and the other may be formed by the method of Embodiment 1.
  • the silicide layer S1 is formed by performing the first heat treatment and the second heat treatment. Then, after the first heat treatment and the second heat treatment, it is introduced into the silicide layer S1 containing platinum (Pt) by ion implantation. That is, a silicide layer (referred to as a subsilicide layer) not containing platinum (Pt) is formed by the first heat treatment and the second heat treatment, and platinum (Pt) is ion-implanted into the subsilicide layer. A silicide layer S1 containing Pt) is formed. Of course, the content (concentration) of platinum (Pt) contained in the silicide layer S1 is 5% or more (more preferably 5% or more and 10% or less).
  • the silicide layer S2 is introduced into the silicide layer S2 containing platinum (Pt) by ion implantation. That is, a silicide containing platinum (Pt) is formed by forming a subsilicide layer not containing platinum (Pt) by the third and fourth heat treatments and ion-implanting platinum (Pt) into the subsilicide layer. Layer S2 is formed.
  • the content (concentration) of platinum (Pt) contained in the silicide layer S2 is less than 5%.
  • the abnormal growth of the silicide layer can be suppressed against the thermal load after the formation of the silicide layer S1, and the leakage current in the source region and the drain region can be reduced.
  • both the silicide layer S1 and the silicide layer S2 need not be formed by the method of the second modification.
  • one may be formed by the method of Modification 2 and the other may be formed by the method of Embodiment 1 or Modification 1.
  • the nonvolatile memory cell has been described by taking a split gate type MONOS structure memory cell having a control gate electrode and a memory gate electrode sandwiched between a source region and a drain region as an example. It may be a memory cell having a MONOS structure of the type.
  • the memory cell in that case is formed on the silicon oxide film OX1 and the silicon oxide film OX1 formed between the source region and the drain region formed in the semiconductor substrate, the gate electrode, and the semiconductor substrate and the gate electrode.
  • the silicide layer S1 is formed on the surface of the source region and the drain region
  • the silicide layer S2 is formed on the gate electrode
  • an additive for example, platinum contained in the silicide layer S2 is contained.
  • the amount (concentration) is lower than the content (concentration) of the additive (for example, platinum) contained in the silicide layer S1.
  • nickel (Ni) is exemplified as the first metal, but titanium (Ti) or cobalt may be used instead.
  • platinum (Pt) is exemplified as the second metal, tantalum (Ta), palladium (Pd), aluminum (Al), manganese (Mn), or tungsten (W) can be used instead. .
  • a semiconductor device having a first MISFET in a first region of a semiconductor substrate The first MISFET is A first gate insulating film provided on the semiconductor substrate in the first region; A first gate electrode provided on the first gate insulating film; A first impurity region that forms part of the first source region and part of the first drain region provided in the semiconductor substrate so as to sandwich the first gate electrode in the first region; A first silicide layer formed on the first impurity region and including a first metal and silicon; A second silicide layer formed on the first gate electrode and including the first metal and silicon; Have In the first silicide layer, a second metal different from the first metal is added, The semiconductor device, wherein a concentration of the second metal in the second silicide layer is lower than a concentration of the second metal in the first silicide layer.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　ＭＩＳＦＥＴは、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、ゲート電極を挟むように、半導体基板内に形成されたソース領域およびドレイン領域を有する。そして、ソース領域およびドレイン領域の表面には、第１シリサイド層が形成され、ゲート電極の表面には第２シリサイド層が形成されている。第１シリサイド層および第２シリサイド層は、第１金属とシリコンとで構成されており、第１金属とは異なる第２金属を含む。そして、第２シリサイド層中の第２金属の濃度は、第１シリサイド層中の第２金属の濃度よりも低い。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置およびその製造方法に好適に適用できるものである。
　電気的に書込・消去が可能な不揮発性メモリのメモリセルを有する半導体装置として、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいは酸化膜で挟まれた電荷トラップ性絶縁膜を有するメモリセルが広く使用されている。後者は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型と呼ばれ、単一ゲート型セルとスプリットゲート型セルがあり、マイコンの不揮発性メモリとして用いられている。
　マイコンの低消費電力化、高集積化に伴い、ロジック部には、メタルゲート電極および高誘電率膜（ｈｉｇｈ－ｋ膜）を含むトランジスタが用いられる。このトランジスタの形成方法には、基板上に形成した多結晶シリコン膜からなるダミーゲート電極を用いてソース領域およびドレイン領域を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する、いわゆるゲートラストプロセスが知られている。
　ゲートラストプロセスでは、各種のＭＩＳＦＥＴのソース領域上およびドレイン領域上にシリサイド層を形成した後に素子を層間絶縁膜により覆い、その後層間絶縁膜の上面を研磨してゲート電極の上面を露出させる。このため、メモリセルを構成するゲート電極であって、半導体膜からなるゲート電極の上にシリサイド層を形成する場合には、当該研磨工程の後にシリサイド層を再度形成する必要がある。
　特許文献１（特開２０１４－１５４７９０号公報）には、メモリセルと、ロジック部のＭＩＳＦＥＴとを混載する場合において、ＭＩＳＦＥＴのソース・ドレイン領域上のシリサイド層を形成し、続いて、ゲートラストプロセスによりＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのゲート電極上にシリサイド層を形成することが記載されている。また、メタルゲート電極に代わる技術として、フルシリサイドゲート電極が知られている。
　特許文献２（特開２００７－３３５８３４号公報）には、フルシリサイドゲートを有するｎ型ＦＥＴおよびｐ型ＦＥＴで適正な閾値電圧を設定するために、ｎ型ＦＥＴは、ゲート絶縁膜上にアルミニウム層を介してシリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極を設ける。そして、ｐ型ＦＥＴは、ゲート絶縁膜上にシリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極を設けることが記載されている。さらに、ｎ型ＦＥＴおよびｐ型ＦＥＴのソース・ドレイン領域の表面にはシリサイド層が設けられている。
特開２０１４－１５４７９０号公報 特開２００７－３３５８３４号公報
　本願発明者が検討中の不揮発性メモリを有する半導体装置では、ゲートラストプロセスを用いてロジック部のＭＩＳＦＥＴのゲート電極を形成している。つまり、メモリセルおよびロジック部のＭＩＳＦＥＴのソース・ドレイン領域上に第１シリサイド層を形成し、ロジック部のＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのＭＩＳＦＥＴのゲート電極上に第２シリサイド層を形成しているが、第１シリサイド層と第２シリサイド層とは同様の組成としている。
　本願の課題は、半導体装置の信頼性を確保することにある。また、半導体装置の性能を向上させることにある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、ＭＩＳＦＥＴは、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、ゲート電極を挟むように、半導体基板内に形成されたソース領域およびドレイン領域を有する。ソース領域およびドレイン領域の表面には、第１シリサイド層が形成され、ゲート電極の表面には第２シリサイド層が形成されている。第１シリサイド層および第２シリサイド層は、第１金属とシリコンとで構成されており、第１金属とは異なる第２金属を含む。そして、第２シリサイド層中の第２金属の濃度は、第１シリサイド層中の第２金属の濃度よりも低い。
　一実施の形態によれば、半導体装置の信頼性能を確保することができる。また、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、符号「－」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ－」、「ｎ＋」の順に不純物濃度が高くなる。
　本実施の形態の半導体装置（半導体集積回路装置）は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ）を備えた半導体装置、例えばマイコンである。マイコンには、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリおよびＩ／Ｏ（Input/Output）回路などが含まれている。ＣＰＵは、高速動作および低消費電力などの要求があるため、低電圧（例えば、５Ｖ以下）駆動および低閾値の低耐圧ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）で構成されている。ＥＥＰＲＯＭまたはフラッシュメモリは、行列状に配置された複数の不揮発性メモリセルと、不揮発性メモリセルに対して、書込み、消去、読出しなどを実施する制御回路を有している。特に、書込み、消去動作においては、不揮発性メモリセルに高電圧を印加するため、制御回路には、高電圧（例えば、１０Ｖ以上）で動作する高耐圧ＭＩＳＦＥＴが含まれている。
　不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルをもとに説明を行うが、ｐチャネル型ＭＩＳＦＥＴとしてもよい。ＣＰＵおよび制御回路は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴで構成されるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを例に説明を行う。
　＜半導体装置の構造＞
　図１は、本実施の形態の半導体装置の要部断面図である。図１では、左側にメモリセル領域１Ａ、中央に周辺回路領域１Ｂ、右側に周辺回路領域１Ｃを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルＭＣが、周辺回路領域１Ｂには低耐圧ＭＩＳＦＥＴ（Ｑ１）が、そして、周辺回路領域１Ｃには高耐圧ＭＩＳＦＥＴ（Ｑ２）が形成されている。このように、符号部分が不明瞭な場合には、符号に括弧を付す。
　図１に示すように、半導体装置は、半導体基板ＳＢの主面に形成されている。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウエハである。本実施の形態では、ｐチャネル型ＭＩＳＦＥＴの高速化の為に、単結晶シリコン基板の（１００）面において、ｐチャネル型ＭＩＳＦＥＴのチャネル方向（ソース領域とドレイン領域を結ぶ方向）を＜１１０＞または＜１００＞としている。また、ｎチャネル型ＭＩＳＦＥＴのチャネル方向（ソース領域とドレイン領域を結ぶ方向）も＜１１０＞または＜１００＞としている。
　まず、メモリセル領域１Ａに形成されたｎチャネル型のメモリセルＭＣの構成について説明する。
　メモリセル領域１Ａにおいて、半導体装置は、半導体基板ＳＢの主面に形成された活性領域と素子分離領域ＳＴとを有している。素子分離領域ＳＴは、活性領域に形成された素子（メモリセル）を分離するためのものであり、素子分離領域ＳＴには、酸化シリコン膜等からなる素子分離膜が形成されている。活性領域は、素子分離領域ＳＴで囲まれており、素子分離領域ＳＴにより規定、すなわち区画されている。図示しないが、メモリセル領域１Ａには複数の活性領域が存在し、複数の活性領域間は素子分離領域ＳＴにより電気的に分離されている。メモリセル領域１Ａには、複数のメモリセルＭＣが配置されたｐ型の導電型を有するｐ型ウェルＰＷ１が形成されている。
　メモリセルＭＣは、スプリットゲート型のメモリセルである。すなわち、図１に示すように、メモリセルＭＣは、ｐ型ウェルＰＷ１内に形成されており、制御ゲート電極ＣＧと、メモリゲート電極ＭＧを有している。メモリセルＭＣは、ｎ型のエクステンション領域（ｎ－型半導体領域、低濃度領域、不純物拡散領域）ＥＸと、ｎ型の拡散領域（ｎ＋型半導体領域、高濃度領域、不純物拡散領域）ＤＦと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型のエクステンション領域ＥＸと、ｎ型の拡散領域ＤＦとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
　また、メモリセルＭＣは、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面に形成されたシリサイド層（ゲートシリサイド層）Ｓ２を有しており、拡散領域ＤＦの上面に形成されたシリサイド層（ＳＤシリサイド層）Ｓ１を有している。
　さらに、メモリセルＭＣは、制御ゲート電極ＣＧと半導体基板ＳＢ（または、ｐ型ウェルＰＷ１）との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板ＳＢ（または、ｐ型ウェルＰＷ１）との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
　制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。図１の紙面に垂直な方向に配置された複数（例えば、数十個～数百個）のメモリセルＭＣにおいて、制御ゲート電極ＣＧは、共通で一体的に構成されている。また、メモリゲート電極ＭＧも、制御ゲート電極ＣＧと同様に、複数（例えば、数十個～数百個）のメモリセルＭＣにおいて、共通で一体的に構成されている。つまり、不揮発性メモリの高速動作の為には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化が肝要である。
　制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、両者間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板ＳＢの間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両方の領域にわたって延在している。
　ゲート絶縁膜ＧＩｔは、絶縁膜ＩＦ１からなる。絶縁膜ＩＦ１は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、いわゆるＨｉｇｈ－ｋ膜からなる。なお、本実施の形態において、Ｈｉｇｈ－ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜ＩＦ１としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
　ゲート絶縁膜ＧＩｍは、絶縁膜ＯＮからなる。絶縁膜ＯＮは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２と、を含む積層膜からなる。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。したがって、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の絶縁膜を、メモリゲート電極ＭＧと半導体基板ＳＢの間の絶縁膜と別体または異なる絶縁膜とすることもできる。
　絶縁膜ＯＮのうち、窒化シリコン膜ＮＴは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜ＮＴは、絶縁膜ＯＮ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＯＮは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
　窒化シリコン膜ＮＴの上下に位置する酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２は、電荷を閉じ込める電荷ブロック層として機能することができる。つまり、窒化シリコン膜ＮＴを酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２で挟んだ構造とすることで、窒化シリコン膜ＮＴに蓄積された電荷のリークを防止している。
　制御ゲート電極ＣＧは、シリコン膜ＰＳ１からなる。シリコン膜ＰＳ１は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ１からなる。制御ゲート電極ＣＧを構成するシリコン膜ＰＳ１の上面には、シリサイド層Ｓ２が形成されている。シリサイド層Ｓ２も、制御ゲート電極ＣＧと同様に、図１の紙面と垂直な方向に延在している。
　メモリゲート電極ＭＧは、シリコン膜ＰＳ２からなる。シリコン膜ＰＳ２は、シリコンからなり、例えばｐ型の不純物を導入した多結晶シリコン膜であるｐ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの一方の側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２の上面には、シリサイド層Ｓ２が形成されている。シリサイド層Ｓ２も、メモリゲート電極ＭＧと同様に、図１の紙面と垂直な方向に延在している。
　図１では、制御ゲート電極ＣＧとシリサイド層Ｓ２とを別々に表しているが、シリサイド層Ｓ２を含めて制御ゲート電極と呼ぶ場合もある。メモリゲート電極ＭＧとシリサイド層Ｓ２も同様である。
　制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に形成されたシリサイド層Ｓ２は、添加物として白金（Ｐｔ）を含む、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との合金層である。白金の含有量（含有率）は、好適には５％未満（０％を含む）とする。詳しくは後述するが、シリサイド層Ｓ２中における白金の含有量を低減することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのシート抵抗の増加を防止することができる。
　エクステンション領域ＥＸおよび拡散領域ＤＦは、ソース領域またはドレイン領域として機能する半導体領域である。エクステンション領域ＥＸおよび拡散領域ＤＦの各々は、ｎ型の不純物が導入された半導体領域からなり、両者でＬＤＤ（Lightly doped drain）構造を構成している。拡散領域ＤＦは、エクステンション領域ＥＸよりも、高濃度であり、ウェル領域ＰＷ１との接合深さも深い。一対のエクステンション領域ＥＸおよび拡散領域ＤＦは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両端に配置されている。ただし、一方の拡散領域ＤＦと制御ゲート電極ＣＧとの間および他方の拡散領域ＤＦとメモリゲート電極ＭＧとの間には、エクステンション領域ＥＸが配置されている。
　拡散領域ＤＦ上、すなわち拡散領域ＤＦの上面（表面）には、シリサイド層Ｓ１が形成されている。拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１は、添加物として白金（Ｐｔ）を含む、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との合金層である。白金（Ｐｔ）の含有量（含有率）は、５％以上（より好適には５％以上かつ１０％以下）とする。添加物である白金（Ｐｔ）を５％以上含有することで、シリサイド層Ｓ１の異常成長を抑制してソース領域またはドレイン領域のリーク電流を低減できる。また、白金（Ｐｔ）の含有量を１０％以下とすることで、後述する製造方法において、白金（Ｐｔ）の含有したニッケル（Ｎｉ）膜の未反応部分の除去が容易となる。なお、エクステンション領域ＥＸ、拡散領域ＤＦおよびシリサイド層Ｓ１を含めて、ソース領域またはドレイン領域と表現する場合もある。
　シリサイド層Ｓ１およびＳ２は、添加物を含むニッケルシリサイド層に代えて、添加物を含むコバルトシリサイド層でも良く、添加物は、アルミニウム（Ａｌ）または炭素（Ｃ）でもよい。
　制御ゲート電極ＣＧの側壁上、および、メモリゲート電極ＭＧの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
　次に、周辺回路領域１Ｂに形成されたｎチャネル型の低耐圧ＭＩＳＦＥＴ（Ｑ１）の構成について説明する。
　周辺回路領域１Ｂにおいて、半導体装置は、半導体基板ＳＢの主面に形成された活性領域と素子分離領域ＳＴとを有している。素子分離領域ＳＴの構造および機能は、前述のとおりである。活性領域は、素子分離領域ＳＴにより規定、すなわち区画され、素子分離領域ＳＴにより周辺回路領域１Ｂ内の他の活性領域と電気的に分離されており、活性領域には、ｐ型の導電型を有するｐ型ウェルＰＷ２が形成されている。メモリ領域１Ａのｐ型ウェルＰＷ１は図示しないｎ型ウェルで囲まれていて、ｐ型ウェルＰＷ２とは電気的に分離されている。つまり、ｐ型ウェルＰＷ１には、ｐ型ウェルＰＷ２と異なる電位を印加できる。
　図１に示すように、周辺回路領域１Ｂに形成された低耐圧ＭＩＳＦＥＴ（Ｑ１）は、ｐ型ウェルＰＷ２内に形成されており、ゲート電極Ｇ１と、ソース領域またはドレイン領域となる、ｎ型のエクステンション領域（ｎ－型半導体領域、低濃度領域、不純物拡散領域）ＥＸおよびｎ型の拡散領域（ｎ＋型半導体領域、高濃度領域、不純物拡散領域）ＤＦと、を有している。さらに、低耐圧ＭＩＳＦＥＴ（Ｑ１）は、拡散領域ＤＦの上面に形成されたシリサイド層（ＳＤシリサイド層）Ｓ１を有している。シリサイド層（ＳＤシリサイド層）Ｓ１は、メモリセルＭＣのソース領域およびドレイン領域に形成されたシリサイド層Ｓ１と同様の組成を有する。しかし、ゲート電極Ｇ１の上面には、シリサイド層Ｓ２を有していない。さらに、低耐圧ＭＩＳＦＥＴ（Ｑ１）は、ゲート電極Ｇ１と半導体基板ＳＢ（または、ｐ型ウェルＰＷ２）との間に形成されたゲート絶縁膜ＧＩＬを有する。
　ゲート絶縁膜ＧＩＬは、絶縁膜ＩＦ４と、絶縁膜ＩＦ４上に形成された絶縁膜ＨＫとの積層構造からなる。絶縁膜ＩＦ４は、例えば酸化シリコン膜であり、絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ－ｋ膜（高誘電率膜）である。絶縁膜ＨＫとしては、酸化ハフニウム（ＨｆＯ）膜、酸化ジルコニウム（ＺｒＯ）膜、酸化アルミニウム（ＡｌＯ）膜、酸化タンタル（ＴａＯ）膜または酸化ランタン（ＬａＯ）膜などの金属酸化物膜を用いることができる。例えば、酸化ハフニウム（ＨｆＯ）は、ハフニウム（Ｈｆ）と酸素（Ｏ）を含む膜であり、その組成比は特に限定されない。酸化ジルコニウム（ＺｒＯ）膜、酸化アルミニウム（ＡｌＯ）膜、酸化タンタル（ＴａＯ）膜または酸化ランタン（ＬａＯ）膜も同様である。
　ゲート絶縁膜ＧＩＬ上には、金属膜ＴＮを介してゲート電極Ｇ１が形成されている。金属膜ＴＮは、低耐圧ＭＩＳＦＥＴ（Ｑ１）の閾値電圧を調整するための膜である。金属膜ＴＮとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。
　ゲート電極Ｇ１は、金属膜からなる。金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。好適な一例として、金属膜ＴＮとしてチタンアルミニウム（ＴｉＡｌ）膜、金属膜ＴＮ上のゲート電極Ｇ１として、アルミニウム（Ａｌ）膜を選択できる。
　エクステンション領域ＥＸおよび拡散領域ＤＦは、ソース領域またはドレイン領域として機能する半導体領域である。エクステンション領域ＥＸおよび拡散領域ＤＦの各々は、ｎ型の不純物が導入された半導体領域からなり、両者でＬＤＤ構造を構成している。拡散領域ＤＦは、エクステンション領域ＥＸよりも、高濃度であり、ウェル領域ＰＷ２との接合深さも深い。一対のエクステンション領域ＥＸおよび拡散領域ＤＦは、ゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の両端に配置されている。ただし、一方の拡散領域ＤＦとゲート電極Ｇ１との間および他方の拡散領域ＤＦとゲート電極Ｇ１との間には、エクステンション領域ＥＸが配置されている。
　拡散領域ＤＦ上、すなわち拡散領域ＤＦの上面（表面）には、前述のシリサイド層Ｓ１が形成されている。また、ゲート電極Ｇ１の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。なお、エクステンション領域ＥＸ、拡散領域ＤＦおよびシリサイド層Ｓ１を含めて、ソース領域またはドレイン領域と表現する場合もある。
　次に、周辺回路領域１Ｃに形成されたｎチャネル型の高耐圧ＭＩＳＦＥＴ（Ｑ２）の構成について説明する。
　周辺回路領域１Ｃにおいて、半導体装置は、半導体基板ＳＢの主面に形成された活性領域と素子分離領域ＳＴとを有している。素子分離領域ＳＴの構造および機能は、前述のとおりである。活性領域は、素子分離領域ＳＴにより規定、すなわち区画され、素子分離領域ＳＴにより周辺回路領域１Ｃ内の他の活性領域と電気的に分離されており、活性領域には、ｐ型の導電型を有するｐ型ウェルＰＷ３が形成されている。前述のとおり、ｐ型ウェルＰＷ１は図示しないｎ型ウェルで囲まれているので、ｐ型ウェルＰＷ３とも電気的に分離されている。つまり、ｐ型ウェルＰＷ１には、ｐ型ウェルＰＷ３と異なる電位を印加できる。
　図１に示すように、周辺回路領域１Ｃに形成された高耐圧ＭＩＳＦＥＴ（Ｑ２）は、ｐ型ウェルＰＷ３内に形成されており、ゲート電極Ｇ２と、ソース領域またはドレイン領域となる、ｎ型のエクステンション領域（ｎ－型半導体領域、低濃度領域、不純物拡散領域）ＥＸおよびｎ型の拡散領域（ｎ＋型半導体領域、高濃度領域、不純物拡散領域）ＤＦと、を有している。さらに、高耐圧ＭＩＳＦＥＴ（Ｑ２）は、拡散領域ＤＦの上面に形成されたシリサイド層（ＳＤシリサイド層）Ｓ１を有しており、ゲート電極Ｇ２の上面には、シリサイド層（ゲートシリサイド層）Ｓ２を有している。シリサイド層Ｓ１およびＳ２は、前述のシリサイド層Ｓ１およびＳ２と同様である。
　さらに、高耐圧ＭＩＳＦＥＴ（Ｑ２）は、ゲート電極Ｇ２と半導体基板ＳＢ（または、ｐ型ウェルＰＷ３）との間に形成されたゲート絶縁膜ＧＩＨを有する。
　好適には、高耐圧ＭＩＳＦＥＴ（Ｑ２）のゲート電極Ｇ２のゲート長は、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１のゲート長よりも大きく（長く）することで、ソース領域とドレイン領域間の耐圧を向上できる。なお、ゲート長とは、ソース領域とドレイン領域とを結ぶ方向のゲート電極の長さを言う。つまり、図１の紙面の横方向におけるゲート電極の長さである。
　ゲート絶縁膜ＧＩＨは、絶縁膜ＩＦ１からなる。絶縁膜ＩＦ１は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜からなり、好適には、ゲート絶縁膜ＧＩｔよりも厚膜とするのがよい。また、絶縁膜ＩＦ１は、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート絶縁膜ＧＩＬよりも酸化膜換算の膜厚が厚くすることが好ましく、少なくとも絶縁膜ＩＦ４よりも膜厚を厚くすることが好ましい。
　ゲート絶縁膜ＧＩＨ上には、ゲート電極Ｇ２が配置されており、ゲート電極Ｇ２は、前述のシリコン膜ＰＳ１からなる。また、ゲート電極Ｇ２の上面には、前述のシリサイド層Ｓ２が形成されている。
　高耐圧ＭＩＳＦＥＴ（Ｑ２）のソース領域およびドレイン領域は、低耐圧ＭＩＳＦＥＴ（Ｑ１）と同様であり、エクステンション領域ＥＸおよび拡散領域ＤＦで構成されたＬＤＤ構造となっている。ただし、好適には、高耐圧ＭＩＳＦＥＴ（Ｑ２）のエクステンション領域ＥＸの不純物濃度は、低耐圧ＭＩＳＦＥＴ（Ｑ１）のエクステンション領域ＥＸの不純物濃度よりも低濃度にするとよい。
　高耐圧ＭＩＳＦＥＴ（Ｑ２）の拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１は、低耐圧ＭＩＳＦＥＴ（Ｑ１）およびメモリセルＭＣの拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１と同様である。また、高耐圧ＭＩＳＦＥＴ（Ｑ２）ゲート電極Ｇ２の上面に形成されたシリサイド層Ｓ２は、メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に形成されたシリサイド層Ｓ２と同様である。
　また、本実施の形態では、高耐圧ＭＩＳＦＥＴ（Ｑ２）のチャネル方向（つまり、ソース領域からドレイン領域に向かう方向）を＜１１０＞または＜１００＞方向としているため、拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１がチャネル方向に伸展するウィスカー欠陥が発生しやすいが、シリサイド層Ｓ１に白金（Ｐｔ）が含まれていることで、このウィスカー欠陥を防止することができる。
　また、ゲート電極Ｇ２の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。なお、エクステンション領域ＥＸ、拡散領域ＤＦおよびシリサイド層Ｓ１を含めて、ソース領域またはドレイン領域と表現する場合もある。
　次に、メモリセル領域１Ａに形成されたメモリセルＭＣ上、周辺回路領域１Ｂに形成された低耐圧ＭＩＳＦＥＴ（Ｑ１）上、および、周辺回路領域１Ｃに形成された高耐圧ＭＩＳＦＥＴ（Ｑ２）上の構成を具体的に説明する。
　半導体基板ＳＢ上には、メモリセルＭＣの制御ゲート電極ＣＧとメモリゲート電極ＭＧ、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１および高耐圧ＭＩＳＦＥＴ（Ｑ２）のゲート電極Ｇ２の間を埋めるように、絶縁膜ＩＦ７および層間絶縁膜ＩＬ１の積層膜が形成されている。半導体基板ＳＢの主面を基準として、絶縁膜ＩＦ７および層間絶縁膜ＩＬ１の積層膜の上面は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２の上面とほぼ等しい高さとなっている。絶縁膜ＩＦ７は、例えば窒化シリコン膜からなり、層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。
　層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。周辺回路領域１Ｂにおいては、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２の間に、酸化シリコン膜からなる絶縁膜ＩＦ９が介在している。
　メモリセル領域１Ａ、ならびに周辺回路領域１Ｂおよび１Ｃにおいて、絶縁膜ＩＦ７、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２には、例えば拡散領域ＤＦの表面上のシリサイド層Ｓ１の一部を露出するコンタクトホールが形成されており、コンタクトホール内には導電性のコンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、タングステン（Ｗ）などからなる主導体とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とで構成されており、バリア導体膜は、主導体とシリサイド層Ｓ１との間に介在している。また、周辺回路領域１Ｂにおいて、コンタクトホールは、絶縁膜ＩＦ９をも貫通している。
　各コンタクトプラグＣＰ上には、第１層目の配線層Ｍ１が配置されており、配線層Ｍ１は、コンタクトプラグＣＰを介してシリサイド層Ｓ１に接続されている。つまり、配線層Ｍ１は、拡散領域ＤＦと電気的に接続されている。配線層Ｍ１は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主導体とする導体膜で構成されている。
　＜本実施の形態の半導体装置の特徴と効果について＞
　本実施の形態においては、拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１に含まれる添加物の濃度（含有量）を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の上面に形成されたシリサイド層Ｓ２に含まれる添加物の濃度（含有量）よりも高くすることが肝要である。シリサイド層Ｓ１に含まれる添加物の濃度を高くすることで、拡散領域ＤＦの上面に形成されるシリサイド層Ｓ１の異常成長を防止でき、ソース領域またはドレイン領域とウェル領域ＰＷ１、ＰＷ２およびＰＷ３間のリーク電流を低減できる。つまり、半導体装置の低消費電力化に有効である。
　仮に、シリサイド層Ｓ２にシリサイド層Ｓ１と等しい濃度の添加物が含有された場合、シリサイド層Ｓ２のシート抵抗が上昇することで、シリサイド層Ｓ２を含めたゲート電極の抵抗が上昇し、高速動作の妨げとなる。添加物の濃度が高いシリサイド層は、結晶粒が微細化となるため、シリサイド層を流れる電流（電子）の粒界散乱の確率が高くなる。さらに、添加物が含有されていることにより電子の散乱の確率が高くなる。これらの要因で、シリサイド層のシート抵抗が上昇すると考えられる。つまり、本実施の形態では、シリサイド層Ｓ２に含まれる添加物濃度が、シリサイド層Ｓ１に含まれる添加物濃度よりも低いので、シリサイド層Ｓ２の結晶粒径を、シリサイド層Ｓ１の結晶粒径よりも大きくできる。これにより、シリサイド層Ｓ２のシート抵抗を低減できるという特徴がある。つまり、ＭＩＳＦＥＴのゲート電極の低抵抗化により、ＭＩＳＦＥＴの高速動作に有効である。
　本実施の形態によれば、シリサイド層Ｓ２の添加物の濃度をシリサイド層Ｓ１の添加物の濃度よりも低減させたことで、シリサイド層Ｓ２のシート抵抗を低減することができる。特に、メモリセルＭＣの制御ゲート電極ＣＧまたはメモリゲート電極ＭＧは、複数のメモリセルＭＣに対して共通の配線としても用いられているため、そのゲート幅方向の長さが周辺回路領域１Ｂに形成される低耐圧ＭＩＳＦＥＴ（Ｑ１）よりも長くなる。このため、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの上面のシリサイド層Ｓ２の抵抗を低減できることは、不揮発性メモリの高速動作に有効である。
　ここで、シリサイド層Ｓ１およびＳ２に含有される添加物の濃度とは、例えば、シリサイド層Ｓ１およびＳ２の表面の単位面積当たりの濃度である。そして、第１金属（例えば、Ｎｉ）とシリコンを含むシリサイド層Ｓ１およびＳ２に含有される添加物である第２金属（例えば、Ｐｔ）の含有率の相対比較は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Energy Dispersive X-ray Spectroscopy）で実施できる。例えば、シリサイド層Ｓ１およびＳ２の表面（上面）に電子線を照射することで発生する特性Ｘ線を検出し、エネルギーで分光することによってシリサイド層Ｓ１およびＳ２の元素分析、組成分析が実施できる。
　本実施の形態では、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ポリシリコン膜とポリシリコン膜の表面（上面）に形成されたシリサイド層Ｓ２で構成されており、制御ゲート電極ＣＧとメモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍで分離されている。このような構造としたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが短絡することなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧの配線抵抗を低減することが出来ている。例えば、特許文献２のフルシリサイドゲートの技術を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに適用すると、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのシリサイド化工程で、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間が短絡してしまうという問題がある。つまり、特許文献２のフルシリサイドゲートの技術は、本実施の形態のスプリットゲート型の不揮発性メモリへの適用は困難である。
　＜半導体装置の製造方法について＞
　本実施の形態の半導体装置の製造方法を、図２～図２０を参照して説明する。
　図２～図２０は、本実施の形態の半導体装置の製造工程中の断面図である。図２～図２０の断面図は、図１の断面図に対応している。各図の左側にメモリセル領域１Ａを、中央に周辺回路領域１Ｂ、右側に周辺回路領域１Ｃを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルＭＣが、周辺回路領域１Ｂおよび１Ｃには低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）が、それぞれ形成される様子を示す。
　半導体装置を製造工程においては、まず、図２に示すように、ｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＳＴを形成する。
　素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成することについて説明する。
　すなわち、半導体基板ＳＢ上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、選択的に活性領域を覆うパターニングされた窒化シリコン膜および酸化シリコン膜を形成する。さらに、パターニングされた窒化シリコン膜および酸化シリコン膜から露出した半導体基板ＳＢの上面に溝を形成する。当該溝は複数形成される。
　続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、窒化シリコン膜上の各絶縁膜を除去することで、複数の素子分離領域ＳＴを形成する。素子分離領域ＳＴは、活性領域を囲むように形成され、メモリセル領域１Ａ、周辺回路領域１Ｂおよび周辺回路領域１Ｃの夫々の間に形成されている。これにより図２に示す構造を得る。
　次に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび周辺回路領域１Ｃの半導体基板ＳＢの主面にｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３を形成する。ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することによって形成することができる。なお、メモリセルＭＣ、高耐圧ＭＩＳＦＥＴ（Ｑ２）または低耐圧ＭＩＳＦＥＴ（Ｑ１）などのそれぞれの形成領域において形成するｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、それぞれの領域において、異なるイオン注入工程で形成することも可能である。例えば、周辺回路領域１Ｃのｐ型ウェルＰＷ３の濃度は、周辺回路領域１Ｂのｐ型ウェルＰＷ２の濃度よりも高濃度にするのが好適である。
　次に、図２に示すように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ１を形成する。すなわち、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃの半導体基板ＳＢの上面（表面）上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１としては、例えば酸化シリコン膜を用いることができる。メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃのそれぞれの絶縁膜ＩＦ１は、別々の工程で形成することで、互いに異なる膜厚で形成してもよい。好適には、周辺回路領域１Ｃの絶縁膜ＩＦ１をメモリセル領域１Ａの絶縁膜ＩＦ１よりも厚くする。
　その後、絶縁膜ＩＦ１の上面を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
　その後、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ２の膜厚は、例えば２０～５０ｎｍ程度とすることができる。
　次に、図３に示すように、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩｔ、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなるキャップ絶縁膜の積層体が形成される。制御ゲート電極ＣＧは、平面視において、ゲート幅方向に延在するパターンである。ゲート幅方向とは、図３の紙面の奥行き方向である。
　前述のパターニング工程において、周辺回路領域１Ｂおよび１Ｃ間においても、絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を、フォトリソグラフィ技術およびエッチング技術を用いて加工する。つまり、周辺回路領域１Ｂおよび１Ｃ間において、絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層体は、互いに分離され、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層体とも分離される。ただし、絶縁膜ＩＦ１は、必ずしも互いに分離されなくてもよい。
　次に、図３に示すように、前述の積層膜のパターニングとは異なる、フォトリソグラフィ技術およびウェットエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ２を選択的に除去する。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面が露出する。このとき、メモリセル領域１Ａおよび周辺回路領域１Ｃの絶縁膜ＩＦ２は除去せずに残しておく。つまり、上記ウェットエッチング工程は、メモリセル領域１Ａおよび周辺回路領域１Ｃを覆い、周辺回路領域１Ｂを露出するパターンを有する、図示しないレジスト膜をマスクとして用いて実施し、上記ウェットエッチング工程後に、図示しないレジスト膜を除去する。
　その後、図４に示すように、半導体基板ＳＢの主面上に、前述のゲート絶縁膜ＧＩｍ用の絶縁膜ＯＮを形成する。絶縁膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体の側壁および上面とを覆っている。さらに、周辺回路領域１Ｂの絶縁膜ＩＦ１およびシリコン膜ＰＳ１を含む積層体の側壁および上面を覆い、周辺回路領域１Ｃの絶縁膜ＩＦ１、シリコン膜ＰＳ１および絶縁膜ＩＦ２を含む積層体の側壁および上面を覆っている。
　絶縁膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、絶縁膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
　酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。特に、酸化シリコン膜ＯＸ２の形成には、ＩＳＳＧ（In-Situ Steam Generation）酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
　本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。
　酸化シリコン膜ＯＸ１の厚みは、例えば２～１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５～１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２～１０ｎｍ程度とすることができる。
　続いて、絶縁膜ＯＮの表面を覆うように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて絶縁膜ＯＮの上面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、絶縁膜ＯＮを介してシリコン膜ＰＳ２が形成される。
　シリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ２は、メモリゲート電極ＭＧを形成するための膜である。
　ここでいう膜厚とは、半導体基板ＳＢの主面に対して垂直な方向における当該膜の厚さをいう。
　なお、図４では酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび窒化シリコン膜ＮＴの３層の積層構造からなる絶縁膜ＯＮを示しているが、以下の説明で用いる断面図では、図を分かりやすくするため、絶縁膜ＯＮの積層構造の図示を省略する。すなわち、絶縁膜ＯＮは積層構造を有するが、以下の説明で用いる図では、絶縁膜ＯＮを１つの膜ＧＩｍとして図示す。
　次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（異方性ドライエッチング）することで、選択的に、絶縁膜ＯＮの上面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体の両方の側壁上に、絶縁膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。
　これにより、メモリセル領域１Ａにおいて、上記積層体の側壁のうち、一方の側壁に、絶縁膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。また、上記エッチバックにより、周辺回路領域１Ｂおよび１Ｃの絶縁膜ＯＮの上面が露出する。
　続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁に隣接するシリコン膜ＰＳ２を露出するレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極ＭＧは、レジスト膜で覆われているため、エッチングされずに残存する。
　続いて、絶縁膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下の絶縁膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２を含む積層体と、メモリゲート電極ＭＧとの間に位置する絶縁膜ＯＮは、除去されずに残る。他の領域の絶縁膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面および絶縁膜ＩＦ２の上面が露出し、さらに、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面および周辺回路領域１Ｃの絶縁膜ＩＦ２の上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁が露出する。
　このようにして、図５に示すように、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有する絶縁膜ＯＮからなるゲート絶縁膜ＧＩｍおよびゲート絶縁膜ＧＩｍ上のメモリゲート電極ＭＧが形成される。
　次に、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１ならびに周辺回路領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＩＦ２は、絶縁膜ＩＦ３により覆われる。また、メモリセル領域１Ａのゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧと、メモリセル領域１Ａの半導体基板ＳＢの主面とは、絶縁膜ＩＦ３により覆われる。なお、絶縁膜ＩＦ３を、酸化シリコン膜と、酸化シリコン膜上の窒化シリコン膜の積層膜としてもよい。
　続いて、図６に示すように、フォトリソグラフィ技術を用いて、周辺回路領域１Ｃを露出し、メモリセル領域１Ａおよび周辺回路領域１Ｃの絶縁膜ＩＦ３を覆うレジスト膜ＰＲ１を形成する。なお、周辺回路領域１Ｂにおいて、シリコン膜ＰＳ１の上面および側壁のそれぞれに接する絶縁膜ＩＦ３はレジスト膜ＰＲ１から露出している。
　次に、レジスト膜ＰＲ１から露出する絶縁膜ＩＦ３をウェットエッチング法により除去し、その後、レジスト膜ＰＲ１を除去する。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１が露出する。
　その後、図７に示すように、絶縁膜ＩＦ３をマスクとして、周辺回路領域１Ｂのシリコン膜ＰＳ１および絶縁膜ＩＦ１を、例えばウェットエッチング法により除去し、半導体基板ＳＢの主面を露出する。このとき、メモリセル領域１Ａのゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３により覆われているため除去されない。また、周辺回路領域１Ｃの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１も絶縁膜ＩＦ３により覆われているため除去されない。
　次に、図８に示すように、半導体基板ＳＢの主面上に、絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を順に形成する。ただし、絶縁膜ＩＦ４は、例えば酸化シリコン膜からなり、熱酸化法などの酸化法を用いて形成するため、周辺回路領域１Ｂの半導体基板ＳＢの主面上にのみ形成される。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５により覆われる。周辺回路領域１Ｃの絶縁膜ＩＦ１、シリコン膜ＰＳ１および絶縁膜ＩＦ２からなる積層体も絶縁膜ＩＦ３、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５により覆われる。
　絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜である。具体的には、絶縁膜ＩＦ４および絶縁膜ＨＫは、後に周辺回路領域１Ｂに形成するＭＩＳＦＥＴ（Ｑ１）のゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ－ｋ膜（高誘電率膜）である。
　絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
　金属膜ＴＮは、例えば窒化チタン膜からなり、例えばスパッタリング法により形成することができる。シリコン膜ＰＳ３はポリシリコン膜からなり、例えばＣＶＤ法により形成することができる。シリコン膜ＰＳ３の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ３を、多結晶シリコン膜からなるシリコン膜ＰＳ３に変えることもできる。シリコン膜ＰＳ３は、後述のダミーゲート電極ＤＧを形成するための膜である。絶縁膜ＩＦ５は、例えば窒化シリコンからなるキャップ絶縁膜であり、例えばＣＶＤ法により形成することができる。
　次に、図９に示すように、選択的に周辺回路領域１Ｂに、絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を残し、メモリセル領域１Ａおよび周辺回路領域１Ｃから、絶縁膜ＩＦ３、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を、例えば、ウェットエッチング法により除去する。このウェットエッチング法の際に、周辺回路領域１Ｂの絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５からなる積層構造の上面を酸化シリコン膜等の絶縁膜で選択的に覆っておき、この絶縁膜をマスクとして用いて上記ウェットエッチングを実施する。
　次に、図１０に示すように、周辺回路領域１Ｂの絶縁膜ＩＦ５、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４を、さらに、周辺回路領域１Ｃの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、周辺回路領域１ＢにＭＩＳＦＥＴ（Ｑ１）を構成する、シリコン膜ＰＳ３からなるダミーゲート電極ＤＧ、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４からなるゲート絶縁膜ＧＩＬ、を形成する。同時に、周辺回路領域１Ｃでは、ＭＩＳＦＥＴ（Ｑ２）を構成するゲート電極Ｇ２およびゲート絶縁膜ＧＩＨを形成する。
　ここでは、メモリセル領域１Ａをレジスト膜により覆った状態で、まず周辺回路領域１Ｂの絶縁膜ＩＦ５および周辺回路領域１Ｃの絶縁膜ＩＦ２をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。その後、周辺回路領域１Ｂにおいて、パターニングされた絶縁膜ＩＦ５をハードマスクとしてエッチングを行うことで、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫならびにＩＦ４およびＩＦ１をパターニングすることで、ダミーゲート電極ＤＧ、金属膜ＴＮ、および、絶縁膜ＨＫおよびＩＦ４からなるゲート絶縁膜ＧＩＬを形成する。また、周辺回路領域１Ｃにおいて、パターニングされた絶縁膜ＩＦ２をハードマスクとしてエッチングを行うことで、シリコン膜ＰＳ１および絶縁膜ＩＦ１をパターニングすることで、ゲート電極Ｇ２およびゲート絶縁膜ＧＩＨを形成する。
　次に、図１１に示すように、複数のエクステンション領域（ｎ－型半導体領域、不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、活性領域において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢの表面に導入するが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２の下部には不純物は導入されない。つまり、エクステンション領域ＥＸは、活性領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側、ダミーゲート電極ＤＧの両側およびゲート電極Ｇ２の両側に形成される。エクステンション領域ＥＸの形成前に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２の側壁をそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
　メモリセル領域１Ａと周辺回路領域１Ｂおよび１Ｃのそれぞれのエクステンション領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。なお、図示は省略しているが、エクステンション領域ＥＸの形成工程の前または後に、例えば周辺回路領域１Ｂの半導体基板ＳＢの主面に、絶縁膜ＩＦ５、ダミーゲート電極ＤＧをマスクとしてｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで、ハロー領域を形成してもよい。ハロー領域は、エクステンション領域ＥＸよりもダミーゲート電極ＤＧの中心側に位置する。つまり、周辺回路領域１Ｂに形成される低耐圧ＭＩＳＦＥＴ（Ｑ１）のチャネル領域に近い箇所に形成される。ハロー領域を形成することにより、当該ＭＩＳＦＥＴの短チャネル特性を改善させることが可能である。同様にして、高耐圧ＭＩＳＦＥＴ（Ｑ２）のチャネル領域に近い箇所にハロー領域を形成してもよい。
　続いて、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記構造体の両側の側壁を覆う絶縁膜からなるサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｂにおいて、ゲート絶縁膜ＧＩＬ、金属膜ＴＮ、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ５からなる積層体の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｃにおいて、ゲート絶縁膜ＧＩＨ、ゲート電極Ｇ２および絶縁膜ＩＦ２からなる積層体の両側の側壁を覆うサイドウォールＳＷを形成する。
　サイドウォールＳＷは、ＣＶＤ法などを用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ２、ＩＦ５の上面を露出させる。こうして、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２の側壁上に選択的にサイドウォールＳＷを形成することができる。サイドウォールＳＷは、積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。サイドウォールＳＷは、例えば、酸化シリコン膜または窒化シリコン膜等の単層膜で形成してもよい。
　続いて、拡散領域（ｎ＋型半導体領域、不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａ、周辺回路領域１Ｂおよび１Ｃに形成する。すなわち、活性領域において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢの表面に導入するが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ゲート電極Ｇ２およびサイドウォールＳＷの下部には不純物は導入されない。つまり、拡散領域ＤＦは、活性領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側、ダミーゲート電極ＤＧの両側およびゲート電極Ｇ２の両側に形成されるが、サイドウォールＳＷの外側に形成される。拡散領域ＤＦは、エクステンション領域ＥＸよりも不純物濃度が高く、かつ接合深さが深い。
　これにより、エクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高い拡散領域ＤＦとからなるＬＤＤ構造を有するソース領域およびドレイン領域が形成される。
　メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、メモリセルＭＣのソース領域およびドレイン領域を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧを挟むように半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、低耐圧ＭＩＳＦＥＴ（Ｑ１）のソース領域およびドレイン領域を構成する。周辺回路領域１Ｃにおいて、ゲート電極Ｇ２を挟むように半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、高耐圧ＭＩＳＦＥＴ（Ｑ２）のソース領域およびドレイン領域を構成する。メモリセル領域１Ａと周辺回路領域１Ｂおよび１Ｃのそれぞれの拡散領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
　続いて、ソースおよびドレイン用の半導体領域（エクステンション領域ＥＸおよび拡散領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
　次に、図１２および図１３を用いて説明する、いわゆるサリサイド（Salicide：Self-Aligned Silicide）プロセスを行うことによって、シリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
　すなわち、図１２に示すように、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、半導体基板ＳＢ上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、拡散領域ＤＦの上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面上に、シリサイド層形成用の金属膜ＭＦ１を形成（堆積）する。金属膜ＭＦ１の膜厚は、例えば２０～２５ｎｍである。
　金属膜ＭＦ１は、例えば、ニッケル（Ｎｉ）に白金（Ｐｔ）を添加した合金ターゲットを用いたスパッタリング法を用いて形成することができる。合金ターゲットの添加物である白金（Ｐｔ）の含有量（濃度）は、５％以上（より好適には５％以上かつ１０％以下）とする。添加物は、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよいが、その場合の含有量（濃度）も５％以上（より好適には５％以上かつ１０％以下）とする。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。上記合金ターゲットを用いてスパッタリング法で形成した金属膜ＭＦ１は、白金（Ｐｔ）が含有されたニッケル（Ｎｉ）膜であり、白金（Ｐｔ）の含有量は、５％以上となっている。ここで、主材料であるニッケルを第１金属、添加物である白金（Ｐｔ）を第２金属と呼ぶ。
　次に、半導体基板ＳＢに対して１度目の熱処理を施すことによって、拡散領域ＤＦおよびメモリゲート電極ＭＧの各表層部分を、金属膜ＭＦ１と反応させる。この１度目の熱処理は、金属膜ＭＦ１と拡散領域ＤＦおよびメモリゲート電極のシリコンとを反応させるための熱処理であり、この１度目の熱処理により、拡散領域ＤＦおよびメモリゲート電極ＭＧのそれぞれの上部に、ＮｉＳｉ微結晶とＮｉ２Ｓｉが支配的なシリサイド層が形成される。この段階では、図１に示すシリサイド層Ｓ１とは異なる比較的高抵抗のシリサイド層である。また、添加物である白金（Ｐｔ）の含有量が微量であるため、白金シリサイドは形成されず、シリサイド層および後述するシリサイド層Ｓ１の結晶は、ＮｉＳｉ、Ｎｉ２ＳｉのようにＰｔを含まない形で表わされる。次に、上記１度目の熱処理の後、シリコンと未反応であった金属膜ＭＦ１を、ウェットエッチングなどにより除去した後、半導体基板ＳＢに対して２度目の熱処理を施す。この２度目の熱処理は、比較的高抵抗のシリサイド層の結晶成長を促進して、比較的低抵抗のＮｉＳｉが支配的なシリサイド層Ｓ１を形成するために実施する。２度目の熱処理の温度は、１度目の熱処理の温度よりも高い。こうして、ＮｉＳｉからなるシリサイド層Ｓ１が形成される。
　上記２度の熱処理は、例えば、カーボンヒータにより半導体基板ＳＢを加熱する熱処理装置を用いる。１度目の熱処理は、例えば２６０℃で３０～６０秒加熱を行うことで、比較的高抵抗のシリサイド層を形成する。その後、上記のように未反応の金属膜ＭＦ１をウェットエッチングなどにより除去した後、さらに２度目の熱処理を、６００℃で１０～３０秒加熱を行うことで、低抵抗化されたシリサイド層Ｓ１を成長させる。ここで、このように２度に分けて熱処理を行うことで、シリサイド層Ｓ１が異常成長して半導体基板ＳＢ内において延伸することを防ぐことができる。また、シリサイド層Ｓ１の形成において、白金（Ｐｔ）を含有するニッケル（Ｎｉ）金属を用いることで、シリサイド層Ｓ１の異常成長を抑制でき、拡散領域ＤＦ（言い換えると、ソース領域またはドレイン領域）のリーク電流を低減できる。
　ここでは、２度目の熱処理は、例えば４５０℃以上かつ６００℃以下で行う。本実施の形態では、上記のように、２度目の熱処理を６００℃で行っている。なお、２度目の熱処理は、レーザー、マイクロ波またはフラッシュランプを用いて行ってもよい。
　このように２度目の熱処理は非常に高い温度で行われるため、熱処理により形成されたシリサイド層Ｓ１は、比較的大きい引張応力を有している。この引張応力が、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）のチャネルに印加されることにより、電子または正孔の移動度が向上し、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）の高速動作が可能となる。
　なお、制御ゲート電極ＣＧおよびゲート電極Ｇ２の上面は絶縁膜ＩＦ２により覆われており、ダミーゲート電極ＤＧの上面は絶縁膜ＩＦ５で覆われているため、制御ゲート電極ＣＧ、ゲート電極Ｇ２およびダミーゲート電極ＤＧの上部にシリサイド層Ｓ１は形成されない。サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、このシリサイド層Ｓ１は、後の工程において行うＣＭＰ（Chemical Mechanical Polishing）法による研磨工程により、完全に除去される。
　次に、図１４に示すように、半導体基板ＳＢの主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ゲート電極Ｇ２およびサイドウォールＳＷを覆うように、絶縁膜（ライナー絶縁膜）ＩＦ７および層間絶縁膜ＩＬ１を順に形成する。絶縁膜ＩＦ７は例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。絶縁膜ＩＦ７は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
　次に、図１５に示すように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２のそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２のそれぞれの上面が露出するまで、層間絶縁膜ＩＬ１および絶縁膜ＩＦ７を研磨する。これにより、絶縁膜ＩＦ２、ＩＦ５は除去され、サイドウォールＳＷおよびゲート絶縁膜ＧＩｍのそれぞれの上部も一部除去される。また、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は、この工程により、メモリゲート電極ＭＧの上部の一部とともに除去される。このとき、制御ゲート電極ＣＧとメモリゲート電極ＭＧの間に位置するゲート絶縁膜ＧＩｍおよびサイドウォールＳＷ等も一緒に研磨されるため、ゲート絶縁膜ＧＩｍおよびサイドウォールＳＷの高さは、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの高さとほぼ等しくなる。
　次に、図１６に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ８を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ８を加工する。これにより、絶縁膜ＩＦ８は、メモリセル領域１Ａおよび周辺回路領域１Ｃを覆い、かつ、周辺回路領域１Ｂのダミーゲート電極ＤＧを露出した状態となる。つまり、絶縁膜ＩＦ８は制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび減と電極Ｇ２の上面を覆っており、ダミーゲート電極ＤＧの上面を露出している。絶縁膜ＩＦ８は、例えば酸化シリコン膜からなる。
　その後、ダミーゲート電極ＤＧをウェットエッチング法により除去する。ここでは、絶縁膜ＩＦ８を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２を保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極ＤＧを除去する。このアルカリ水溶液としては、例えばアンモニア過水（ＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏ）を用いる。ダミーゲート電極ＤＧが除去されたことにより、金属膜ＴＮの上に溝（凹部、窪み部）が形成される。周辺回路領域１Ｂの金属膜ＴＮ上の溝は、ダミーゲート電極ＤＧが除去された領域であり、当該溝の両側の側壁はサイドウォールＳＷにより構成されている。
　次に、図１６に示すように、半導体基板ＳＢ上、つまり、上記の溝の内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、上記の溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜を形成する。なお、当該金属膜は、例えば２つ以上の金属膜を積層した構造を有することが考えられるが、図では当該２つ以上の金属膜の境界の図示を省略し、１つの膜として金属膜を示す。
　当該金属膜の形成工程において、上記の溝の内側は完全に埋まった状態になる。また、当該金属膜は、層間絶縁膜ＩＬ１上にも形成される。当該金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
　ここでは、例えば当該金属膜は、例えば、窒化チタン（ＴｉＮ）膜と、当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により形成することができる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極Ｇ１の低抵抗化を図ることができる。
　その後、上記の溝のそれぞれの外部の不要な上記金属膜をＣＭＰ法などによって研磨して除去することにより、溝内に上記金属膜を埋め込む。これにより、周辺回路領域１Ｂの低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１が形成される。上記のように、ゲート電極Ｇ１は、全体が金属膜で構成されており、例えば、ポリシリコン膜を用いた場合のようなゲート電極の空乏化という問題はない。なお、図示は省略するが、周辺回路領域１Ｂのｐ型の低耐圧ＭＩＳＦＥＴのゲート電極については、上記と同様の工程を繰り返すことで、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１とは別の金属膜を埋め込んで形成することも可能である。
　次に、絶縁膜ＩＦ８を、例えばウェットエッチング法等で除去して、図１７に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極を露出させる。
　次に、図１８および図１９を用いて説明するように、サリサイドプロセスを行うことによって、ポリシリコン膜からなる各電極上にシリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
　すなわち、図１８に示すように、周辺回路領域１Ｂを覆う絶縁膜ＩＦ９のパターンを、例えばＣＶＤ法、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ９はメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面ならびに周辺回路領域１Ｃのゲート電極Ｇ２を露出し、周辺回路領域１Ｂのゲート電極Ｇ１を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
　続いて、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上およびゲート電極Ｇ２上の余分な酸化シリコン膜などを除去し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の表面を露出させる。続いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれの上面上を含む半導体基板ＳＢの主面上に、シリサイド層形成用の金属膜ＭＦ２を形成（堆積）する。金属膜ＭＦ２の膜厚は、例えば２０～２５ｎｍである。
　金属膜ＭＦ２は、例えば、ニッケル（Ｎｉ）に白金（Ｐｔ）を添加した合金ターゲットを用いたスパッタリング法を用いて形成することができる。合金ターゲットの添加物である白金（Ｐｔ）の含有量（濃度）は、５％未満とする。添加物は、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよいが、その場合の含有量（濃度）も５％未満とする。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。上記合金ターゲットを用いてスパッタリング法で形成した金属膜ＭＦ２は、白金（Ｐｔ）が含有されたニッケル（Ｎｉ）膜であり、白金（Ｐｔ）の含有量は、５％未満となっている。ここでも、主材料であるニッケルを第１金属、添加物である白金（Ｐｔ）を第２金属と呼ぶ。
　次に、半導体基板ＳＢに対して３度目の熱処理（前述の１度目および２度目の熱処理と区別するために３度目の熱処理と呼ぶ）を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の各表層部分を、金属膜ＭＦ２と反応させる。この３度目の熱処理は、金属膜ＭＦ２と制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のシリコンとを反応させるための熱処理であり、この３度目の熱処理により、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれの上部に、ＮｉＳｉ微結晶とＮｉ２Ｓｉが支配的なシリサイド層が形成される。この段階では、図１に示すシリサイド層Ｓ２とは異なり、比較的高抵抗のシリサイド層である。また、前述のように添加物である白金（Ｐｔ）の含有量が微量であるため、白金シリサイドは形成されず、比較的高抵抗のシリサイド層および後述するシリサイド層Ｓ２の結晶は、ＮｉＳｉ、Ｎｉ２ＳｉのようにＰｔを含まない形で表わされる。次に、上記３度目の熱処理の後、シリコンと未反応であった金属膜ＭＦ２を、ウェットエッチングなどにより除去した後、半導体基板ＳＢに対して４度目の熱処理を施す。この４度目の熱処理は、比較的高抵抗のシリサイド層の結晶成長を促進して、十分に抵抗低減したＮｉＳｉが支配的なシリサイド層Ｓ２を形成するために実施する。４度目の熱処理の温度は、３度目の熱処理の温度よりも高い。こうして、ＮｉＳｉからなるシリサイド層Ｓ２が形成される。
　このようにして、図１９に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の上面にシリサイド層Ｓ２が選択的に形成される。
　上記３度目および４度目の熱処理では、例えば、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。つまり、４度目の熱処理では、例えば２６０℃で１０～３０秒加熱を行うことで、ＮｉＳｉの微結晶およびＮｉ２Ｓｉを含むシリサイド層Ｓ２形成する。その後、上記のように未反応の金属膜ＭＦ２をウェットエッチングなどにより除去した後、さらに４度目の熱処理において、４００℃で３０～６０秒加熱を行うことで、シリサイド層Ｓ２内のＮｉＳｉ結晶を成長させる。
　これにより形成されたシリサイド層Ｓ２は、例えば白金を含有するニッケルシリサイド（ＮｉＳｉ）からなるが、必ずしも白金（Ｐｔ）を含まなくてもよい。白金（Ｐｔ）を含む場合には、３度目の熱処理の温度を低温で実施することが可能であり、制御ゲート電極ＣＧとメモリゲート電極ＭＧの表面（上面）に形成されたシリサイド層Ｓ２の短絡を防止することができる。本実施の形態のスプリットゲート型のメモリセルＭＣでは、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面およびゲート絶縁膜ＧＩｍの端部がほぼ等しい高さにあり、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面にシリサイド層Ｓ２が設けられている。つまり、制御ゲート電極ＣＧの上面のシリサイド層Ｓ２とメモリゲート電極ＭＧの上面のシリサイド層Ｓ２とが、短絡しやすい構造となっているが、シリサイド層Ｓ２に白金（Ｐｔ）が含有されていることで、前述の短絡を防止できるという効果がある。仮に、白金（Ｐｔ）を含まないニッケル（Ｎｉ）膜を用いてシリサイド層を形成した場合、前述の３度目の熱処理の温度は、４００℃程度としなければならないが、このような高温で３度目の熱処理を実施した場合には、制御ゲート電極ＣＧとメモリゲート電極ＭＧとがシリサイド層で短絡してしまうという問題が発生する。
　ここでは、上記４度目の熱処理は例えば４００℃以下で行う。本実施の形態では、上記のように、４度目の熱処理を前述の２度目の熱処理よりも低温で実施することが肝要である。その場合、４度目の熱処理を前述の２度目の熱処理よりも長い時間実施することが肝要であり、それによってシリサイド層Ｓ２の十分な低抵抗化を達成できる。このように、４度目の熱処理を前述の２度目の熱処理よりも低温とすることで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の表面（上面）に形成されたシリサイド層Ｓ２は、例えば、拡散領域ＤＦの表面に形成されたシリサイド層Ｓ１よりも引張応力の低い膜とすることが出来るため、シリサイド層Ｓ２は断線し難く、シート抵抗も小さいという特徴を有する。
　次に、図２０に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、メモリセル領域１Ａ、周辺回路領域１Ｂおよび１Ｃを含む半導体基板ＳＢの上面を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２ならびに層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。周辺回路領域１Ｂには、シリサイド層Ｓ２を形成する際に設けた絶縁膜ＩＦ９が残っている。必要なら、絶縁膜ＩＦ９は、層間絶縁膜ＩＬ２の形成前に除去しても良い。
　続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ２、ＩＬ１、絶縁膜ＩＦ９およびＩＦ７をドライエッチングする。これにより、層間絶縁膜ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＩＦ７を貫通するコンタクトホールとを、それぞれ複数形成する。なお、周辺回路領域１Ｂのコンタクトホールは、絶縁膜ＩＦ９を貫通している。
　各コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えば拡散領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ２の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ２の一部、またはゲート電極Ｇ１およびＧ２の一部などが露出している。なお、各ゲート電極上のコンタクトホールは、図２０に示していない領域に形成されている。
　続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図２０では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
　コンタクトホールに埋め込まれたコンタクトプラグＣＰは、拡散領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１またはゲート電極Ｇ２のそれぞれの上部に接続されるように形成される。つまり、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）のそれぞれの拡散領域ＤＦの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれの上面には、シリサイド層Ｓ２を介してコンタクトプラグＣＰが接続されている。
　この後は、図１に示すように、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ２上に第１層目の配線を含む第１配線層Ｍ１を形成する。複数の第１層目の配線は、図１に示す各コンタクトプラグＣＰの上面に接続される。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
　＜本実施の形態の半導体装置の製造方法の特徴と効果について＞
　例えば、ＭＩＳＦＥＴ（Ｑ２）を有する半導体装置の製造方法において、ゲート電極Ｇ２を挟むようにソース領域およびドレイン領域を構成する拡散領域ＤＦを形成し、次に、ゲート電極Ｇ２を絶縁膜ＩＦ２で覆った状態で拡散領域ＤＦの表面にシリサイド層Ｓ１を形成する。後に、ゲート電極Ｇ２上の絶縁膜ＩＦ２を除去して、露出されたゲート電極Ｇ２の表面（上面）にシリサイド層Ｓ２を形成する。シリサイド層Ｓ１およびＳ２は、第１金属（例えば、ニッケル）とシリコンとで形成されるが、添加物として、第２金属（例えば、白金）を含有している。
　上記製造方法によれば、シリサイド層Ｓ１とシリサイド層Ｓ２とを別工程で形成するので、シリサイド層２の添加物濃度をシリサイド層Ｓ１の添加物濃度よりも低くすることができる。つまり、ＭＩＳＦＥＴ（Ｑ２）のソース領域またはドレイン領域のリーク電流を低減でき、かつ、ゲート電極Ｇ２上のシリサイド層Ｓ２のシート抵抗を低減することができる。
　上記シリサイド層Ｓ１およびＳ２の形成において、シリサイド層Ｓ２形成用の４度目の熱処理温度を、シリサイド層Ｓ１形成用の２度目の熱処理温度よりも低温とすることで、シリサイド層Ｓ２に内在する引張応力を低減することができ、ゲート電極Ｇ２の断線防止および低抵抗化を実現出来る。
　また、上記半導体装置は、更に、メタルゲート電極Ｇ１を有するＭＩＳＦＥＴ（Ｑ１）を有し、ＭＩＳＦＥＴ（Ｑ２）は、ダミーゲート電極ＤＧの両端に、ソース領域およびドレイン領域を構成する拡散領域ＤＦを形成し、次に、ダミーゲート電極ＤＧを絶縁膜ＩＦ５で覆った状態で拡散領域ＤＦの表面にシリサイド層Ｓ１を形成する。さらに、ダミーゲート電極ＤＧ上の絶縁膜ＩＦ５を除去した後に、ダミーゲート電極ＤＧを除去し、メタルゲート電極Ｇ１を形成する。上記ＭＩＳＦＥＴ（Ｑ２）のシリサイド層Ｓ１形成工程は、ＭＩＳＦＥＴ（Ｑ１）のシリサイド層Ｓ１形成工程と等しい工程で実施している。さらに、ＭＩＳＦＥＴ（Ｑ２）のゲート電極Ｇ２上の絶縁膜ＩＦ２を除去する工程は、ダミーゲート電極ＤＧ上の絶縁膜ＩＦ５を除去する工程と等しい工程で実施している。つまり、メタルゲート電極Ｇ１を有するＭＩＳＦＥＴ（Ｑ１）の形成工程を利用（兼用）して、ＭＩＳＦＥＴ（Ｑ２）のシリサイド層Ｓ１およびＳ２を異なる工程で形成している。
　例えば、不揮発性メモリセルＭＣを有する半導体装置の製造方法において、制御ゲート電極ＣＧおよびメモリゲートＭＧを挟むようにソース領域およびドレイン領域を構成する拡散領域ＤＦを形成し、次に、制御ゲート電極ＣＧを絶縁膜ＩＦ２で覆った状態でメモリゲート電極ＭＧおよび拡散層ＤＦの表面にシリサイド層Ｓ１を形成する。後に、制御ゲート電極ＣＧ上の絶縁膜ＩＦ２およびメモリゲート電極ＭＧ上のシリサイド層Ｓ１を除去して、露出された制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面（上面）にシリサイド層Ｓ２を形成する。シリサイド層Ｓ１およびＳ２は、第１金属（例えば、ニッケル）とシリコンとで形成されるが、添加物として、第２金属（例えば、白金）を含有している。
　上記製造方法によれば、シリサイド層Ｓ１とシリサイド層Ｓ２とを別工程で形成するので、シリサイド層Ｓ２の添加物濃度をシリサイド層Ｓ１の添加物濃度よりも低くすることができる。つまり、不揮発性メモリセルのソース領域またはドレイン領域のリーク電流を低減でき、かつ、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上のシリサイド層Ｓ２のシート抵抗を低減することができ、不揮発性メモリセルＭＣを有する半導体装置の高速動作を実現出来る。
　上記シリサイド層Ｓ１およびＳ２の形成において、シリサイド層Ｓ２形成用の４度目の熱処理温度を、シリサイド層Ｓ１形成用の２度目の熱処理温度よりも低温とすることで、シリサイド層Ｓ２に内在する引張応力を低減することができ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの断線防止および低抵抗化を実現出来る。
　また、上記シリサイド層Ｓ２の形成において、白金を含有するニッケル膜を用いたことで、白金を含有しないニッケル膜を用いた場合に比べ、３度目の熱処理温度を低温にすることが出来、制御ゲート電極ＣＧ上のシリサイド層Ｓ２とメモリゲート電極ＭＧ上のシリサイド層Ｓ２の短絡（ショート）を防止することが出来る。
　次に、本実施の形態の変形例について説明する。
　＜変形例１＞
　上記実施の形態では、図１３を用いて説明した通り、ニッケル（Ｎｉ）に白金（Ｐｔ）を添加した合金ターゲットを用いたスパッタリング法により金属膜ＭＦ１を形成した後、半導体基板ＳＢに対して上記1度目および上記２度目の熱処理を施すことによりシリサイド層Ｓ１を形成した。
　変形例１では、白金（Ｐｔ）を含まないニッケル（Ｎｉ）ターゲットを用いたスパッタ法またはＣＶＤ法で金属膜ＭＦ３を形成した後、イオン注入法を用いて白金（Ｐｔ）を金属膜ＭＦ３中に導入する。そして、白金（Ｐｔ）が導入された金属膜ＭＦ３に対して上記1度目および上記２度目の熱処理を施すことでシリサイド層Ｓ１を形成することができる。もちろん、シリサイド層Ｓ１に含まれる白金（Ｐｔ）の含有量（濃度）が５％以上（より好適には５％以上かつ１０％以下）とする。
　さらに、シリサイド層Ｓ２の形成においても、上記と同様に、白金（Ｐｔ）を含まないニッケル（Ｎｉ）ターゲットを用いたスパッタ法またはＣＶＤ法で金属膜ＭＦ４を形成した後、イオン注入法を用いて白金（Ｐｔ）を金属膜ＭＦ４中に導入してもよい。そして、白金（Ｐｔ）が導入された金属膜ＭＦ４に対して上記３度目および上記４度目の熱処理を施すことでシリサイド層Ｓ２を形成することができる。もちろん、シリサイド層Ｓ２に含まれる白金（Ｐｔ）の含有量（濃度）が５％未満とする。
　なお、シリサイド層Ｓ１及びシリサイド層Ｓ２の両方とも変形例１の方法で形成しなくても良い。例えば一方は変形例１の方法で形成し、他方は実施の形態１の方法で形成しても良い。
　＜変形例２＞
　変形例１に対する変形例２について説明する。
　変形例１では、イオン注入法を用いて白金（Ｐｔ）を金属膜ＭＦ３中に導入した後、上記1度目および上記２度目の熱処理を施すことでシリサイド層Ｓ１を形成したが、変形例２では、上記１度目および上記２度目の熱処理の後に、イオン注入法を用いて白金（Ｐｔ）を含有するシリサイド層Ｓ１中に導入する。つまり、上記１度目および上記２度目の熱処理により、白金（Ｐｔ）を含まないシリサイド層（サブシリサイド層と呼ぶ）を形成し、サブシリサイド層に白金（Ｐｔ）をイオン注入することで、白金（Ｐｔ）を含有するシリサイド層Ｓ１を形成する。もちろん、シリサイド層Ｓ１に含まれる白金（Ｐｔ）の含有量（濃度）が５％以上（より好適には５％以上かつ１０％以下）とする。
　さらに、シリサイド層Ｓ２の形成においても、上記と同様に、上記３度目および上記４度目の熱処理の後に、イオン注入法を用いて白金（Ｐｔ）を含有するシリサイド層Ｓ２中に導入する。つまり、上記３度目および上記４度目の熱処理により、白金（Ｐｔ）を含まないサブシリサイド層を形成し、サブシリサイド層に白金（Ｐｔ）をイオン注入することで、白金（Ｐｔ）を含有するシリサイド層Ｓ２を形成する。もちろん、シリサイド層Ｓ２に含まれる白金（Ｐｔ）の含有量（濃度）が５％未満とする。
　変形例２によれば、シリサイド層Ｓ１の形成後の熱負荷に対して、シリサイド層の異常成長を抑制することが出来、ソース領域およびドレイン領域のリーク電流を低減できる。
　なお、シリサイド層Ｓ１及びシリサイド層Ｓ２の両方とも変形例２の方法で形成しなくても良い。例えば一方は変形例２の方法で形成し、他方は実施の形態１または変形例１の方法で形成しても良い。
　上記実施の形態および変形例において、不揮発性メモリセルは、ソース領域とドレイン領域に挟まれた制御ゲート電極とメモリゲート電極を有するスプリットゲート型ＭＯＮＯＳ構造のメモリセルを例に説明したが、シングルゲート型のＭＯＮＯＳ構造のメモリセルであっても良い。その場合のメモリセルは、半導体基板内に形成されたソース領域およびドレイン領域と、ゲート電極と、半導体基板とゲート電極間に形成された、酸化シリコン膜ＯＸ１、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴ、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２、を含む積層膜とを有している。さらに、ソース領域およびドレイン領域の表面には、上記のシリサイド層Ｓ１が形成され、ゲート電極上には、上記シリサイド層Ｓ２が形成され、シリサイド層Ｓ２に含まれる添加物（例えば、白金）の含有量（濃度）は、シリサイド層Ｓ１に含まれる添加物（例えば、白金）の含有量（濃度）よりも低い。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　例えば、本実施の形態では、第１金属としてニッケル（Ｎｉ）を例示したが、これに替えてチタン（Ｔｉ）またはコバルトを用いることも可能である。また、第２金属としてプラチナ（Ｐｔ）を例示したが、これに替えてタンタル（Ｔａ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）またはタングステン（Ｗ）を用いることも可能である。
　その他、上記実施の形態に記載された内容の一部を以下に記載する。
　［付記１］
　半導体基板の第１領域に第１ＭＩＳＦＥＴを有する半導体装置であって、
　前記第１ＭＩＳＦＥＴは、
　前記第１領域において、前記半導体基板上に設けられた第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
　前記第１領域において、前記第１ゲート電極を挟むように前記半導体基板中に設けられた、第１ソース領域の一部および第１ドレイン領域の一部を構成する第１不純物領域と、
　前記第１不純物領域上に形成され、且つ、第１金属とシリコンを含む第１シリサイド層と、
　前記第１ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第２シリサイド層と、
　を有し、
　前記第１シリサイド層中には、前記第１金属と異なる第２金属が添加されており、
　前記第２シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
１Ａ　　メモリセル領域
１Ｂ、１Ｃ　　周辺回路領域
ＣＧ　　制御ゲート電極
ＣＰ　　コンタクトプラグ
ＤＦ　　拡散領域
ＤＧ　　ダミーゲート電極
ＥＸ　　エクステンション領域
Ｇ１、Ｇ２　　ゲート電極
ＧＩｍ、ＧＩｔ、ＧＩＨ、ＧＩＬ　　ゲート絶縁膜
ＨＫ　　絶縁膜
ＩＦ１～ＩＦ９　　絶縁膜
ＩＬ１、ＩＬ２　　層間絶縁膜
Ｍ１　　配線層
ＭＣ　　メモリセル
ＭＦ１、ＭＦ２、ＭＦ３、ＭＦ４　　金属膜
ＭＧ　　メモリゲート電極
ＯＮ　　絶縁膜
ＰＳ１、ＰＳ２、ＰＳ３　　シリコン層
ＰＷ１、ＰＷ２、ＰＷ３　　ｐ型ウェル
Ｑ１、Ｑ２　　ＭＩＳＦＥＴ
ＳＢ　　半導体基板
Ｓ１、Ｓ２　　シリサイド層
ＳＴ　　素子分離領域
ＳＷ　　サイドウォール
ＴＮ　　金属膜

Claims (20)

  1. 　半導体基板の第１領域に第１ＭＩＳＦＥＴを有する半導体装置であって、
    　前記第１ＭＩＳＦＥＴは、
    　前記第１領域において、前記半導体基板上に設けられた第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
    　前記第１領域において、前記第１ゲート電極を挟むように前記半導体基板中に設けられた、第１ソース領域の一部および第１ドレイン領域の一部を構成する第１不純物領域と、
    　前記第１不純物領域上に形成され、且つ、第１金属とシリコンを含む第１シリサイド層と、
    　前記第１ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第２シリサイド層と、
    　を有し、
    　前記第１シリサイド層および前記第２シリサイド層には、前記第１金属と異なる第２金属が添加されており、
    　前記第２シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
  2. 　請求項１に記載の半導体装置において、更に
    　前記半導体基板の前記第１領域とは異なる第２領域に第２ＭＩＳＦＥＴを備え、
    　前記第２ＭＩＳＦＥＴは、
    　前記第２領域において、前記半導体基板上に設けられた第２ゲート絶縁膜と、
    　前記第２絶縁膜上に設けられ、且つ、金属膜からなる第２ゲート電極と、
    　前記第２領域において、前記第２ゲート電極を挟むように前記半導体基板中に設けられた、第２ソース領域の一部および第２ドレイン領域の一部を構成する第２不純物領域と、
    　前記第２不純物領域上に形成され、且つ、前記第１金属とシリコンを含む第３シリサイド層と、
    　を有し、
    　前記第３シリサイド層中には、前記第２金属が添加されており、
    　前記第２シリサイド層中の前記第２金属の濃度は、前記第３シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第２ゲート絶縁膜は、ＨｆおよびＯを含む、半導体装置。
  4. 　請求項２に記載の半導体装置において、更に、
    　前記半導体基板の前記第１領域および前記第２領域とは異なる第３領域に複数の不揮発性メモリセルを備え、
    　前記複数の不揮発性メモリセルは、それぞれ、
    　前記第３領域において、前記半導体基板上に設けられた第３ゲート絶縁膜と、
    　前記第３絶縁膜上に設けられた第３ゲート電極と、
    　前記第３領域において、前記半導体基板上に設けられ、且つ、電荷蓄積膜を有する第４ゲート絶縁膜と、
    　前記第４ゲート絶縁膜上に設けられた第４ゲート電極と、
    　前記第３領域において、前記第３ゲート電極および前記第４ゲート電極を挟むように前記半導体基板中に設けられた、第３ソース領域の一部および第３ドレイン領域の一部を構成する第３不純物領域と、
    　前記第３不純物領域上に形成され、且つ、前記第１金属とシリコンを含む第４シリサイド層と、
    　前記第３ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第５シリサイド層と、
    　前記第４ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第６シリサイド層と、
    　を有し、
    　前記第４シリサイド層、前記第５シリサイド層および前記第６シリサイド層の中には、前記第２金属が添加されており、
    　前記第５シリサイド層中および前記第６シリサイド層中の前記第２金属の濃度は、前記第４シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記第１金属はニッケルであり、前記第２金属はプラチナである、半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、
    　前記第１ＭＩＳＦＥＴの前記第１ソース領域および前記第１ドレイン領域を結ぶ方向は、<１１０>または<１００>である、半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記第１シリサイド層の結晶粒径は、前記第２シリサイド層の結晶粒径よりも小さい、半導体装置。
  8. 　半導体基板の第１領域に第１ＭＩＳＦＥＴを備え、
    　（ａ）前記第１領域において、前記半導体基板上に、第１ゲート絶縁膜を形成する工程、
    　（ｂ）前記第１ゲート絶縁膜の上に、シリコンを含む第１ゲート電極を形成する工程、
    　（ｃ）前記第１領域において、前記第１ゲート電極を挟むように、前記半導体基板中に第１ソースの一部および第１ドレイン領域の一部を構成する第１不純物領域を形成する工程、
    　（ｄ）前記第１不純物領域上に、第１シリサイド層を形成する工程、
    　（ｅ）前記半導体基板上に、前記第１ゲート電極と前記第１シリサイド層を覆うように、第１絶縁膜を形成する工程、
    　（ｆ）前記第１絶縁膜を研磨して、前記第１ゲート電極を露出させる工程、
    　（ｇ）前記第１ゲート電極上に、第２シリサイド層を形成する工程、
    　を有し、
    　前記第１および第２シリサイド層は、それぞれ第１金属とシリコンを含み、かつ、前記第１金属と異なる第２金属からなる添加物を含み、
    　前記第２シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
  9. 　請求項８に記載の半導体装置の製造方法において、
    　前記（ｄ）工程は、
    　（ｄ１）前記第１不純物領域上に、前記第２金属が添加された前記第１金属からなる第１膜を形成する工程、
    　（ｄ２）前記第１膜が形成された前記半導体基板に、第１熱処理を施す工程、
    　（ｄ３）前記（ｄ２）工程後、前記半導体基板に、前記第１熱処理よりも高温の第２熱処理を施す工程、
    　を有し、
    　前記（ｇ）工程は、
    　（ｇ１）前記第１ゲート電極上に、前記第２金属が添加された前記第１金属からなる第２膜を形成する工程、
    　（ｇ２）前記第２膜が形成された前記半導体基板に、第３熱処理を施す工程、
    　（ｇ３）前記（ｇ２）工程後、前記半導体基板に、前記第３熱処理よりも高温の第４熱処理を施す工程、
    　を有し、
    　前記第４熱処理は、前記第２熱処理よりも低温である、半導体装置の製造方法。
  10. 　請求項８に記載の半導体装置の製造方法において、
    　前記（ｄ）工程は、
    　（ｄ４）前記第１不純物領域上に、前記第１金属からなる第３膜を形成する工程、
    　（ｄ５）前記第３膜中に前記第２金属をイオン注入する工程、
    　（ｄ６）前記（ｄ５）工程後、前記半導体基板に第５熱処理を施す工程、
    　（ｄ７）前記（ｄ６）工程後、前記半導体基板に前記第５熱処理よりも高温の第６熱処理を施す工程、
    　を有し、
    　前記（ｇ）工程は、
    　（ｇ４）前記第１ゲート電極上に、前記第１金属からなる第４膜を形成する工程、
    　（ｇ５）前記第４膜中に前記第２金属をイオン注入する工程、
    　（ｇ６）前記（ｇ５）工程後、前記半導体基板に第７熱処理を施す工程、
    　（ｇ７）前記（ｇ６）工程後、前記半導体基板に前記第７熱処理よりも高温の第８熱処理を施す工程、
    　を有し、
    　前記第８熱処理は、前記第６熱処理よりも低温である、半導体装置の製造方法。
  11. 　請求項８に記載の半導体装置の製造方法において、
    　前記（ｄ）工程は、
    　（ｄ８）前記第１不純物領域上に、前記第１金属からなる第５膜を形成する工程、
    　（ｄ９）前記第５膜が形成された前記半導体基板に、第９熱処理を施し、前記第５膜と前記半導体基板との界面に第１サブシリサイド層を形成する工程、
    　（ｄ１０）前記第１サブシリサイド層に、前記第９熱処理よりも高温の第１０熱処理を施し、第２サブシリサイド層を形成する工程、
    　（ｄ１１）前記第２サブシリサイド層中に前記第２金属をイオン注入する工程、
    　を有し、
    前記（ｇ）工程は、
    　（ｇ８）前記第１ゲート電極上に、前記第１金属からなる第６膜を形成する工程、
    　（ｇ９）前記第６膜が形成された前記半導体基板に、第１１熱処理を施し、前記第６膜と前記第１ゲート電極との界面に第３サブシリサイド層を形成する工程、
    　（ｇ１０）前記第３サブシリサイド層に、前記第１１熱処理よりも高温の第１２熱処理を施し、第４サブシリサイド層を形成する工程、
    　（ｇ１１）前記第４サブシリサイド層中に前記第２金属をイオン注入する工程、
    　を有し、
    　前記第１２熱処理は、前記第１０熱処理よりも低温である、半導体装置の製造方法。
  12. 　請求項９に記載の半導体装置の製造方法において、
    　前記第２熱処理は、４００度以上の温度で行い、
    　前記第４熱処理は、４００度より低い温度で行い、
    　前記第４熱処理を行う時間は、前記第２熱処理を行う時間よりも長い、半導体装置の製造方法。
  13. 　請求項８に記載の半導体装置の製造方法において、
    　前記半導体装置は、前記半導体基板の前記第１領域とは異なる第２領域に形成された第２ＭＩＳＦＥＴを備え、更に、
    　（ｈ）前記（ｂ)工程前に、前記第２領域において、前記半導体基板上に第２ゲート絶縁膜を形成する工程、
    　（ｉ）前記（ｂ）工程で、前記第２領域において、前記第２ゲート絶縁膜の上に、ダミーゲート電極を形成する工程、
    　（ｊ）前記第２領域において、前記ダミーゲート電極を挟むように、前記半導体基板中に第２ソース領域の一部および第２ドレイン領域の一部を構成する第２不純物領域を形成する工程、
    　（ｋ）前記（ｄ）工程で、前記第２領域において、前記第２不純物領域上に、第３シリサイド層を形成する工程、
    　（ｌ）前記（ｅ）工程で、前記第２領域において、前記半導体基板上に、前記ダミーゲート電極と前記第３シリサイド層を覆うように、前記第１絶縁膜を形成する工程、
    　（ｍ）前記（ｆ）工程で、前記第２領域において、前記第１絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる工程、
    　（ｎ）前記（ｆ）工程と前記（ｇ）工程との間の工程で、前記第２領域において、前記ダミーゲート電極を取り除く工程、
    　（ｏ）前記（ｎ）工程後、前記第２領域において、前記ダミーゲート電極を取り除いた領域に、金属膜を埋め込む工程、
    　（ｐ）前記（ｏ）工程後、前記第２領域において、前記金属膜を研磨して、前記第１絶縁膜を露出させる工程を有し、
    　前記第３シリサイド層は、前記第１金属とシリコンを含み、かつ、前記第２金属からなる添加物を含み、
    　前記第２シリサイド層中の前記第２金属の濃度は、前記第３シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
  14. 　半導体基板の第１領域に形成された複数の不揮発性メモリセルを備える半導体装置の製造方法であって、
    　（ａ）前記第１領域において、前記半導体基板上に、第１ゲート絶縁膜を形成する工程、
    　（ｂ）前記第１ゲート絶縁膜の上に、第１ゲート電極を形成する工程、
    　（ｃ）前記第１領域において、前記半導体基板上に、電荷蓄積膜を有する第２ゲート絶縁膜を形成する工程、
    　（ｄ）前記第２ゲート絶縁膜の上に、第２ゲート電極を形成する工程、
    　（ｅ）前記第１領域において、前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板中に第１ソース領域の一部および第１ドレイン領域の一部を構成する第１不純物領域を形成する工程、
    　（ｆ）前記第１不純物領域上に第１シリサイド層を形成する工程、
    　（ｇ）前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記第１シリサイド層を覆うように、第１絶縁膜を形成する工程、
    　（ｈ）前記第１絶縁膜を研磨して、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
    　（ｉ）前記第１ゲート電極および前記第２ゲート電極上に、それぞれ、第２シリサイド層および第３シリサイド層を形成する工程、
    　を有し、
    　前記第１シリサイド層、前記第２シリサイド層および第３シリサイド層は、それぞれ第１金属およびシリコンを含み、
    　前記第１シリサイド層中、前記第２シリサイド層中および第３シリサイド層中には、前記第１金属とは異なる第２金属が添加されており、
    　前記第２シリサイド層中の前記第２金属の濃度および前記第３シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
  15. 　請求項１４に記載の半導体装置の製造方法において、
    　前記（ｆ）工程は、
    　（ｆ１）前記前記第１不純物領域上に、前記第２金属が添加された前記第１金属からなる第１膜を形成する工程、
    　（ｆ２）前記第１膜が形成された前記半導体基板に、第１熱処理を施す工程、
    　（ｆ３）前記（ｆ２）工程後、前記半導体基板に前記第１熱処理よりも高温の第２熱処理を施す工程、
    　を有し、
    　前記（ｉ）工程は、
    　（ｉ１）前記第１ゲート電極および前記第２ゲート電極上に、前記第２金属が添加された前記第１金属からなる第２膜を形成する工程、
    　（ｉ２）前記第２膜が形成された前記半導体基板に、第３熱処理を施す工程、
    　（ｉ３）前記（ｉ２）工程後、前記半導体基板に前記第３熱処理よりも高温の第４熱処理を施す工程、
    　を有し、
    　前記第４熱処理は、前記第２熱処理よりも低温であることを特徴とする、半導体装置の製造方法。
  16. 　請求項１４に記載の半導体装置の製造方法において、
    　前記（ｆ）工程は、
    　（ｆ４）前記前記第１不純物領域上に、前記第１金属からなる第３膜を形成する工程、
    　（ｆ５）前記第３膜中に前記第２金属をイオン注入する工程、
    　（ｆ６）前記（ｆ５）工程後、前記半導体基板に第５熱処理を施す工程、
    　（ｆ７）前記（ｆ６）工程後、前記半導体基板に前記第５熱処理よりも高温の第６熱処理を施す工程、
    　を有し、
    　前記（ｉ）工程は、
    　（ｉ４）前記第１ゲート電極および前記第２ゲート電極上に、前記第１金属からなる第４膜を形成する工程、
    　（ｉ５）前記第４膜中に前記第２金属をイオン注入する工程、
    　（ｉ６）前記（ｉ５）工程後、前記半導体基板に第７熱処理を施す工程、
    　（ｉ７）前記（ｉ６）工程後、前記半導体基板に前記第７熱処理よりも高温の第８熱処理を施す工程、
    　を有し、
    　前記第８熱処理は、前記第６熱処理よりも低温である、半導体装置の製造方法。
  17. 　請求項１４に記載の半導体装置の製造方法において、
    　前記（ｆ）工程は、
    　（ｆ８）前記第１不純物領域上に、前記第１金属からなる第５膜を形成する工程、
    　（ｆ９）前記第５膜が形成された前記半導体基板に、第９熱処理を施し、前記第５膜と前記半導体基板との界面に第１サブシリサイド層を形成する工程、
    　（ｆ１０）前記第１サブシリサイド層に、前記第９熱処理よりも高温の第１０熱処理を施し、第２サブシリサイド層を形成する工程、
    　（ｆ１１）前記第２サブシリサイド層中に前記第２金属をイオン注入する工程、
    　を有し、
    前記（ｉ）工程は、
    　（ｉ８）前記第１ゲート電極上に、前記第１金属からなる第６膜を形成する工程、
    　（ｉ９）前記第６膜が形成された前記半導体基板に、第１１熱処理を施し、前記第６膜と前記第１ゲート電極との界面に第３サブシリサイド層を形成する工程、
    　（ｉ１０）前記第３サブシリサイド層に、前記第１１熱処理よりも高温の第１２熱処理を施し、第４サブシリサイド層を形成する工程、
    　（ｉ１１）前記第４サブシリサイド層中に前記第２金属をイオン注入する工程、
    　を有し、
    　前記第１２熱処理は、前記第１０熱処理よりも低温である、半導体装置の製造方法。
  18. 　請求項１５に記載の半導体装置の製造方法において、
    　前記第２熱処理は、４００度以上かつ６００度以下の温度で行い、
    　前記第４熱処理は、４００度より低い温度で行い、
    　前記第４熱処理を行う時間は、前記第２熱処理を行う時間よりも長い、半導体装置の製造方法。
  19. 　請求項１４に記載の半導体装置の製造方法において、
    　前記半導体装置は、前記半導体基板の前記第１領域とは異なる第２領域に形成された第２ＭＩＳＦＥＴを備え、更に、
    　（ｊ）前記（ｂ)工程前に、前記第２領域において、前記半導体基板上に第２ゲート絶縁膜を形成する工程、
    　（ｋ）前記（ｂ）工程で、前記第２領域において、前記第２ゲート絶縁膜の上に、ダミーゲート電極を形成する工程、
    　（ｌ）前記第２領域において、前記ダミーゲート電極を挟むように、前記半導体基板中に第２ソース領域の一部および第２ドレイン領域の一部を構成する第２不純物領域を形成する工程、
    　（ｍ）前記（ｆ）工程で、前記第２領域において、前記第２不純物領域上に、第３シリサイド層を形成する工程、
    　（ｎ）前記（ｇ）工程で、前記第２領域において、前記半導体基板上に、前記ダミーゲート電極と前記第３シリサイド層を覆うように、前記第１絶縁膜を形成する工程、
    　（ｏ）前記（ｈ）工程で、前記第２領域において、前記第１絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる工程、
    　（ｎ）前記（ｈ）工程と前記（ｉ）工程との間の工程で、前記第２領域において、前記ダミーゲート電極を取り除く工程、
    　（ｏ）前記（ｎ）工程後、前記第２領域において、前記ダミーゲート電極を取り除いた領域に、金属膜を埋め込む工程、
    　（ｐ）前記（ｏ）工程後、前記第２領域において、前記金属膜を研磨して、前記第１絶縁膜を露出させる工程を有し、
    　前記第３シリサイド層は、前記第１金属とシリコンを含み、かつ、前記第２金属からなる添加物を含み、
    　前記第２シリサイド層中の前記第２金属の濃度は、前記第３シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
  20. 　請求項８に記載の半導体装置の製造方法において、
    　前記第１金属は、ニッケルであり、
    　前記第２金属は、プラチナである、半導体装置の製造方法。
PCT/JP2015/057897 2015-03-17 2015-03-17 半導体装置およびその製造方法 Ceased WO2016147316A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2017505923A JP6220479B2 (ja) 2015-03-17 2015-03-17 半導体装置およびその製造方法
CN201580052591.XA CN107155369B (zh) 2015-03-17 2015-03-17 半导体器件及其制造方法
PCT/JP2015/057897 WO2016147316A1 (ja) 2015-03-17 2015-03-17 半導体装置およびその製造方法
US15/509,148 US20170278856A1 (en) 2015-03-17 2015-03-17 Semiconductor device and method for manufacturing the same
TW104144081A TW201705302A (zh) 2015-03-17 2015-12-28 半導體裝置及其製造方法
US16/515,352 US11563020B2 (en) 2015-03-17 2019-07-18 Semiconductor method for manufacturing a device including silicides of different composition concentrations on the gate electrode and diffusion regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/057897 WO2016147316A1 (ja) 2015-03-17 2015-03-17 半導体装置およびその製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US15/509,148 A-371-Of-International US20170278856A1 (en) 2015-03-17 2015-03-17 Semiconductor device and method for manufacturing the same
US16/515,352 Division US11563020B2 (en) 2015-03-17 2019-07-18 Semiconductor method for manufacturing a device including silicides of different composition concentrations on the gate electrode and diffusion regions

Publications (1)

Publication Number Publication Date
WO2016147316A1 true WO2016147316A1 (ja) 2016-09-22

Family

ID=56919842

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/057897 Ceased WO2016147316A1 (ja) 2015-03-17 2015-03-17 半導体装置およびその製造方法

Country Status (5)

Country Link
US (2) US20170278856A1 (ja)
JP (1) JP6220479B2 (ja)
CN (1) CN107155369B (ja)
TW (1) TW201705302A (ja)
WO (1) WO2016147316A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231561A (zh) * 2016-12-22 2018-06-29 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
US10600793B2 (en) 2016-10-31 2020-03-24 Marvell World Trade Ltd. Fabricating memory devices with optimized gate oxide thickness
JP2020528212A (ja) * 2017-07-19 2020-09-17 サイプレス セミコンダクター コーポレーション 薄いゲートポリを有する高電圧トランジスタの形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10062705B1 (en) * 2017-04-13 2018-08-28 United Microelectronics Corp. Method of manufacturing a flash memory
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US12046650B2 (en) * 2020-04-16 2024-07-23 Samsung Electronics Co., Ltd. Semiconductor devices
US11637046B2 (en) 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
JP2011040641A (ja) * 2009-08-14 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014093422A (ja) * 2012-11-02 2014-05-19 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335834A (ja) 2006-05-15 2007-12-27 Toshiba Corp 半導体装置およびその製造方法
US7598147B2 (en) * 2007-09-24 2009-10-06 International Business Machines Corporation Method of forming CMOS with Si:C source/drain by laser melting and recrystallization
JP4635070B2 (ja) * 2008-03-28 2011-02-16 株式会社東芝 半導体装置
US20100075481A1 (en) * 2008-07-08 2010-03-25 Xiao (Charles) Yang Method and structure of monolithically integrated ic-mems oscillator using ic foundry-compatible processes
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
EP2694876A1 (de) * 2011-04-04 2014-02-12 CeramTec GmbH Led-lampe mit einer led als leuchtmittel und mit einem lampenschirm aus glas oder kunststoff
US20120292708A1 (en) * 2011-05-20 2012-11-22 Broadcom Corporation Combined Substrate High-K Metal Gate Device and Oxide-Polysilicon Gate Device, and Process of Fabricating Same
JP5847537B2 (ja) 2011-10-28 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8466058B2 (en) * 2011-11-14 2013-06-18 Intermolecular, Inc. Process to remove Ni and Pt residues for NiPtSi applications using chlorine gas
US9059096B2 (en) * 2012-01-23 2015-06-16 International Business Machines Corporation Method to form silicide contact in trenches
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6022377B2 (ja) 2013-02-28 2016-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
JP2011040641A (ja) * 2009-08-14 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014093422A (ja) * 2012-11-02 2014-05-19 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600793B2 (en) 2016-10-31 2020-03-24 Marvell World Trade Ltd. Fabricating memory devices with optimized gate oxide thickness
TWI704675B (zh) * 2016-10-31 2020-09-11 新加坡商馬維爾亞洲私人有限公司 製造具有優化的柵極氧化物厚度的記憶體器件
CN108231561A (zh) * 2016-12-22 2018-06-29 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
JP2018107176A (ja) * 2016-12-22 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
TWI730136B (zh) * 2016-12-22 2021-06-11 日商瑞薩電子股份有限公司 半導體裝置之製造方法
US11183510B2 (en) 2016-12-22 2021-11-23 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
CN108231561B (zh) * 2016-12-22 2023-05-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
JP2020528212A (ja) * 2017-07-19 2020-09-17 サイプレス セミコンダクター コーポレーション 薄いゲートポリを有する高電圧トランジスタの形成方法
JP7160849B2 (ja) 2017-07-19 2022-10-25 インフィニオン テクノロジーズ エルエルシー 薄いゲートポリを有する高電圧トランジスタの形成方法
US11690227B2 (en) 2017-07-19 2023-06-27 Cypress Semiconductor Corporation Method of forming high-voltage transistor with thin gate poly

Also Published As

Publication number Publication date
TW201705302A (zh) 2017-02-01
US11563020B2 (en) 2023-01-24
CN107155369A (zh) 2017-09-12
US20190341395A1 (en) 2019-11-07
CN107155369B (zh) 2020-12-01
JPWO2016147316A1 (ja) 2017-06-15
JP6220479B2 (ja) 2017-10-25
US20170278856A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
JP6220479B2 (ja) 半導体装置およびその製造方法
US10483114B2 (en) Method of manufacturing semiconductor device having a nonvolatile memory and a MISFET
US9799667B2 (en) Method of manufacturing a semiconductor device
US9831259B2 (en) Semiconductor device
JP6393104B2 (ja) 半導体装置およびその製造方法
CN105390450B (zh) 半导体器件的制造方法和半导体器件
US10121895B2 (en) Method for producing semiconductor device and semiconductor device
CN106531619B (zh) 半导体装置的制造方法
TW201013902A (en) Semiconductor device and a method of manufacturing the same
US10186518B2 (en) Method of manufacturing semiconductor device
US20130207203A1 (en) Semiconductor device and manufacturing method thereof
JP2017139375A (ja) 半導体装置の製造方法
US9831092B2 (en) Semiconductor device and method for manufacturing the same
JP6435030B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15885412

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017505923

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15509148

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15885412

Country of ref document: EP

Kind code of ref document: A1