WO2016140075A1 - 受信装置およびそれを含む送受信システム - Google Patents

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賢 三浦
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    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission

Definitions

  • the present invention relates to a receiving device and a transmission / reception system including the receiving device.
  • a signal input unit of the reception device inputs each differential signal sent from the transmission device. Then, the differential signal is sampled at a timing indicated by the clock to generate logical value data corresponding to the voltage between signals (corresponding to the differential voltage).
  • each differential signal is attenuated or reflected, thereby reducing the margin of differential signal sampling in the signal input unit of the receiving apparatus.
  • the margin for differential signal sampling can be increased by adjusting the offset at the time of differential signal sampling in the signal input section of the receiving device.
  • the offset is, for example, a threshold deviation when performing binary determination (digital value determination) on whether the inter-signal voltage of the input differential signal is a logical value 1 or a logical value 0.
  • the offset is caused by the characteristic variation of each device constituting the circuit, but can be adjusted by devising the circuit of the signal input unit.
  • a pair of signal lines constituting a differential signal line are short-circuited to each other at an input end of a receiving device, and an offset is set based on data obtained by differential signal sampling. It detects and adjusts an offset based on the detection result.
  • the present invention has been made to solve the above-described problems, and is applied to a transmission / reception system capable of high-speed transmission, and has a structure for enabling offset adjustment without increasing circuit area and power consumption. It is an object of the present invention to provide a receiving device provided, and a transmission / reception system including the receiving device.
  • the receiving apparatus is connected to the transmitting apparatus via a pair of signal lines constituting a differential signal line.
  • the receiving apparatus includes a signal input unit, a request output unit, and an adjustment unit.
  • the signal input unit inputs differential signals sent from the transmission device to each of the pair of signal lines, and generates data by sampling the differential signals at a timing indicated by the clock. Specifically, in the signal input unit, logical value data corresponding to the inter-signal voltage of the differential signal sampled at the timing indicated by the clock is generated. Further, the signal input unit can adjust the offset at the time of differential signal sampling, and therefore, the signal input unit can change the threshold value offset for obtaining the logical value data in accordance with the input adjustment value data. Includes adjustment circuitry.
  • the request output unit sends a request signal for requesting the transmitter to send a differential signal (adjustment signal) for adjusting the offset, a pair of signal lines constituting the differential signal line, or a pair of these signal lines
  • the signal is sent to the transmitting device via another signal line different from the above.
  • the offset adjustment signals are a pair of adjustment signals (hereinafter, referred to as “differential signals of differential 0 V”) in which the signal-to-signal voltage is fixed to 0V.
  • the adjustment unit When the signal input unit inputs the differential signal of 0 V differential sent from the transmission device via the pair of signal lines based on the request signal sent from the request output unit to the transmission device, The offset is adjusted based on the data output from the signal input unit. Specifically, the adjustment unit outputs the logic output from the signal input unit during a predetermined time from the input of the differential signal (a pair of adjustment signals) of differential 0V output from the transmission device in response to the request signal. Value data is input at a timing indicated by the clock, and adjustment value data determined based on offset information extracted from the input logical value data is output to the offset adjustment circuit of the signal input unit.
  • the adjustment unit receives data of a logical value 1 and a logical value by differential signal sampling when each of the differential 0V differential signals transmitted from the transmitting apparatus is input to the signal input unit. It is preferable to adjust the offset so that zero data is output from the signal input unit at the same frequency. Specifically, the adjustment unit outputs the adjustment value data as the logical value data output from the signal input unit so that the logical value 1 and the logical value 0 are output from the signal input unit at a frequency equal to each other during a predetermined time. decide.
  • the differential signal sampled by the signal input unit is a pair of signals fixed at a differential of 0 V (inter-signal voltage is 0 V), and random noise is superimposed on each of them. Therefore, when the offset is the ideal value 0, the output frequencies of the logical value 0 and the logical value 1 are equal to each other as the logical value data output from the signal input unit.
  • the transmission / reception system includes a reception device (reception device according to this embodiment) having the above-described structure and a transmission device.
  • the transmission device includes a request input unit and a signal output unit.
  • the request output unit inputs a request signal sent from the receiving device.
  • the signal output unit transmits a differential signal of 0 V differential to the receiving device via the pair of signal lines.
  • the signal line for transmitting the request signal from the reception device to the transmission device is connected to the first reference potential terminal via the resistor on the transmission device side, while on the reception device side A signal line connected to the second reference potential terminal via a switch is preferable.
  • the request signal can be transmitted by controlling the open / close state of the switch in the receiving device.
  • a signal line for transmitting a request signal from the receiving apparatus to the transmitting apparatus a remainder line generated when a gap between the differential signal lines for transmitting the differential signal from the transmitting apparatus to the receiving apparatus may be applied.
  • a receiving apparatus which is applied to a transmission / reception system capable of high-speed transmission and has a structure for enabling offset adjustment without increasing a circuit area and power consumption.
  • FIG. 1 is a diagram showing a configuration of a transmission / reception system 1 according to the present embodiment.
  • the transmission / reception system 1 includes a transmission device 10 and a reception device 20 connected to each other via a differential signal line 30 and a signal line (request signal line) 40 configured by a pair of signal lines, and is transmitted from the transmission device 10.
  • the received differential signal is received by the receiving device 20.
  • the transmission device 10 includes a signal output unit 11, a request input unit 12, and a resistor 13.
  • the request input unit 12 inputs a request signal transmitted from the receiving device 20 via the signal line 40.
  • the resistor 13 is provided between the input terminal (that is, the signal line 40) of the request input unit 12 and the first reference potential terminal 13a.
  • a power supply potential Vdd is applied to the first reference potential terminal 13a.
  • the signal output unit 11 sends the differential signal to the receiving device 20 via the differential signal line 30.
  • the signal output unit 11 sends a differential signal of differential 0V to the receiving device 20 based on the request signal input by the request input unit 12.
  • the receiving device 20 includes a signal input unit 21, a request output unit 22, a switch 23, and an adjustment unit 24.
  • the signal input unit 21 inputs a differential signal transmitted from the signal output unit 11 of the transmission apparatus 10 via the differential signal line 30 and digitally samples the differential signal at a timing indicated by the clock clock. Data (binary data of logical value 1 or logical value 0) is generated. The offset at the time of differential signal sampling in the signal input unit 21 can be adjusted.
  • the signal input unit 21 amplifies the differential signal reached via the differential signal line 30, and samples the differential signals Vsp and Vsn amplified by the amplifier 211 according to the clock clock, thereby obtaining the data Vsop and Vson. And a sampler 212 to be generated. Either the amplifier 211 or the sampler 212 may be adjustable in offset.
  • Vsop and Vson are digital data having complementary values. When one is a logical value 1, the other is a logical value 0.
  • the clock clock may be sent separately from the data from the transmission device 10, or when the signal sent from the transmission device 10 is a signal in which clock information is embedded in the data, The clock restored in the receiving device 20 based on the above may be used.
  • the request output unit 22 sends a request signal to the transmission device 10 via the signal line 40.
  • This request signal is a signal that requests the transmission apparatus 10 to transmit a differential signal for adjusting an offset at the time of differential signal sampling in the signal input unit 21.
  • the switch 23 is provided between the signal line 40 and the second reference potential end 23a. The ground potential Vss is applied to the second reference potential terminal 23a.
  • the request output unit 22 can send a request signal to the transmission device 10 based on the open / closed state of the switch 23.
  • the switch 23 is constituted by, for example, a MOS transistor. In this case, the open / close state of the switch 23 is set according to the magnitude of the gate voltage.
  • Such a configuration including the signal line 40, the resistor 13, and the switch 23 is equivalent to a configuration that realizes a hot plug detection function. That is, when the cable / connector is disconnected between the transmission device 10 and the reception device 20 or when the reception device 20 is powered down, the potential of the signal line 40 becomes the first reference potential (power supply potential Vdd). Become. When a cable / connector is connected between the transmission device 10 and the reception device 20 and the reception device 20 is operable, the potential of the signal line 40 becomes the second reference potential (ground potential Vss). By detecting the potential level of the signal line 40, the transmission device 10 can grasp whether or not the reception device 20 can receive a signal. The transmission device 10 can transmit a signal to the reception device 20 after confirming that the reception device 20 is in a receivable state.
  • the adjustment unit 24 is a differential 0V differential signal (the signal voltage is reduced to 0V) sent from the signal output unit 11 of the transmission device 10 based on the request signal sent from the request output unit 22 to the transmission device 10.
  • the signal input unit 21 inputs a pair of fixed adjustment signals
  • the offset at the time of differential signal sampling in the signal input unit 21 is adjusted based on the data output from the signal input unit 21. . That is, the adjustment unit 24 converts the data output from the signal input unit 21 during a predetermined time from the input time of each differential 0V differential signal output from the transmission device 10 in response to the request signal to the clock clock.
  • the adjustment value data determined based on the offset information extracted from the input data is output to the offset adjustment circuit 80 of the signal input unit 21.
  • the adjustment unit 24 adjusts the offset so that the data of the logical value 1 and the logical value 0 are output at the same frequency by the differential signal sampling in the signal input unit 21.
  • the signal-to-signal voltage of the differential signal sampled by the signal input unit 21 is 0 V (differential 0 V), but random noise is superimposed on each differential signal. Therefore, if the offset is the ideal value 0, the frequencies at which the data Vsop and Vson become the logical value 0 and the logical value 1 are equal to each other.
  • the adjustment unit 24 includes a counter 241 for extracting offset information from output data (logical value data) from the signal input unit 21 and adjustment data for adjusting an offset in the signal input unit 21 based on the offset information.
  • a control circuit 242 for determining is included.
  • the counter 241 also receives the clock clock together with the data output from the signal input unit 21, and counts events whose output data is a logical value 1 or events whose output data is a logical value 0 over a certain period of time. .
  • the counter 241 increases the count value by 1 when the output data has a logical value of 1 over a certain period, and decrements the count value by 1 when the output data has a logical value of 0. The difference between the number of events having a value of 1 and the number of events having a logical value of 0 is obtained.
  • the control circuit 242 also receives the clock clock together with the count result (offset information) by the counter 241, and based on the count result, each data of logical value 1 and logical value 0 is obtained by differential signal sampling in the signal input unit 21.
  • the digital value cntl (adjustment value data) is determined so as to be output at an equal frequency.
  • the control circuit 242 outputs the digital value cntl to the signal input unit 21.
  • the signal input unit 21 adjusts the offset according to the digital value cntl.
  • the differential signal line 30 transmits each differential signal sent from the signal output unit 11 of the transmission device 10 to the signal input unit 21 of the reception device 20.
  • a resistor 33 is provided between a pair of signal lines constituting the differential signal line 30.
  • capacitors 31 and 32 are inserted into a pair of signal lines constituting the differential signal line 30, respectively.
  • the transmission device 10 outputs a constant voltage value to each of a pair of signal lines constituting the differential signal line 30, so that the differential signal reaching the signal input unit 21 of the reception device 20 is output.
  • the voltage between signals can be set to 0V.
  • the capacitors 31 and 32 are unnecessary.
  • the transmission device 10 outputs the same voltage value to each of the pair of signal lines constituting the differential signal line 30, thereby reaching the signal input unit 21 of the reception device 20.
  • the signal-to-signal voltage can be set to 0V.
  • the signal line 40 transmits a request signal from the request output unit 22 of the reception device 20 to the request input unit 12 of the transmission device 10. Since the request signal transmitted by the signal line 40 does not have to be high speed, a low-speed and inexpensive line can be used as the signal line 40. In addition, when a signal having a large signal interference such as a flat cable and a bad cable quality is used between the transmission device 10 and the reception device 20, a remainder line generated when a gap between the differential signal lines 30 is provided as a signal. It can also be used as line 40.
  • FIG. 2 is a diagram illustrating a circuit example of the sampler 212 capable of offset adjustment.
  • the sampler 212 includes NMOS transistors 50 to 59, resistors 60 and 61, current sources 62 to 65, NAND circuits 66 and 67, and a D / A converter (DAC) 70.
  • the offset adjustment circuit 80 for changing the offset is composed of NMOS transistors 56, 57, 59, resistors 60, 61, and current sources 62-65.
  • the sampler 212 has a first input terminal P 11 for inputting a signal Vsp output from the amplifier 211, a second input terminal P 12 for inputting a signal Vsn which is outputted from the amplifier 211, a first output for outputting data Vsop Terminal P 21 , second output terminal P 22 for outputting data Vson, clock input terminal P 3 for inputting a clock, digital value input terminal P 4 for inputting a digital value cntl output from the control circuit 242, first internal node N 1 , second internal node N 2 , third internal node N 3 , fourth internal node N 4 , fifth internal node N 5 , sixth internal node N 6 , seventh internal node N 7 , eighth internal node N 8 has.
  • the drain of the NMOS transistor 50 is supplied with the power supply potential Vdd, the source of the NMOS transistor 50 is connected to the eighth internal node N 8, the gate of the NMOS transistor 50 is connected to a seventh internal node N 7.
  • the drain of the NMOS transistor 51 is supplied with the power supply potential Vdd, the source of the NMOS transistor 51 is connected to a seventh internal node N 7, the gate of the NMOS transistor 51 is connected to the eighth internal node N 8.
  • the drain of the NMOS transistor 52 is connected to the eighth internal node N 8
  • the source of the NMOS transistor 52 is connected to the first internal node N 1
  • the gate of the NMOS transistor 52 is connected to a seventh internal node N 7.
  • the drain of the NMOS transistor 53 is connected to a seventh internal node N 7
  • the source of the NMOS transistor 53 is connected to the second internal node N 2
  • the gate of the NMOS transistor 53 is connected to the eighth internal node N 8.
  • the drain of the NMOS transistor 54 is connected to the first internal node N 1, the source of the NMOS transistor 54 is connected to the third internal node N 3, the gate of the NMOS transistor 54 is connected to the first input terminal P 11.
  • the drain of the NMOS transistor 55 is connected to the second internal node N 2, the source of the NMOS transistor 55 is connected to the third internal node N 3, the gate of the NMOS transistor 55 is connected to a second input terminal P 12.
  • the drain of the NMOS transistor 56 is connected to the first internal node N 1, the source of the NMOS transistor 56 is connected to the fourth internal node N 4, the gate of the NMOS transistor 56 is connected to the fifth internal node N 5.
  • the drain of the NMOS transistor 57 is connected to the second internal node N 2, the source of the NMOS transistor 57 is connected to the fourth internal node N 4, the gate of the NMOS transistor 57 is connected to the sixth internal node N 6.
  • the drain of the NMOS transistor 58 is connected to the third internal node N 3, the source of the NMOS transistor 58 is supplied with the ground potential Vss, and the gate of the NMOS transistor 58 is connected to the clock input terminal P 3.
  • the drain of the NMOS transistor 59 is connected to the fourth internal node N 4, the source of the NMOS transistor 59 is supplied with the ground potential Vss, and the gate of the NMOS transistor 59 is connected to the clock input terminal P 3.
  • Resistor 60 is provided between the power supply potential terminal and the fifth internal node N 5.
  • Resistor 61 is provided between the power supply potential terminal and the sixth internal node N 6.
  • Current source 62 and 63 are provided in parallel between the fifth internal node N 5 and the ground potential terminal.
  • Current source 64 and 65 are provided in parallel between the sixth internal node N 6 and the ground potential terminal.
  • the current sources 63 and 64 pass a constant current.
  • Current source 62 and 65 is connected to a digital value input terminal P 4 via the D / A converter 70, supplying a quantity of current corresponding to the digital value cntl inputted to a digital value input P 4.
  • One input terminal of the NAND circuit 66 is connected to the seventh internal node N 7 , the other input terminal of the NAND circuit 66 is connected to the first output terminal P 21, and the output terminal of the NAND circuit 66 is connected to the second output terminal P 7. 22 is connected.
  • One input terminal of the NAND circuit 67 is connected to the eighth internal node N 8, the other input terminal of the NAND circuit 67 is connected to the second output terminal P 22, the output terminal of the NAND circuit 67 first output terminal P 21 is connected.
  • the offset adjustment circuit 80 thus constructed sampler 212, by passing a current source 62, 65 a current corresponding to the digital value cntl inputted to a digital value input P 4, the fifth internal node N 5 the potential Vop respective potentials Von and sixth internal node N 6 becomes in accordance with the digital value cntl.
  • Potential Von of the fifth internal node N 5 is supplied to the gate of the NMOS transistor 56.
  • Potential Vop of the sixth internal node N 6 is supplied to the gate of the NMOS transistor 57.
  • the differential signal Vsp is input to the input terminal P 11, P 12, data from the Vsn is sampled, the output terminal P 21, P 22 Vsop , Vson is output.
  • the potential difference between Vsp and Vsn is biased by the potential difference between Vop and Von.
  • the amount of this bias is proportional to the offset. Therefore, the offset can be adjusted by adjusting the potential difference between Vop and Von by the digital value cntl.
  • the request output unit 22 transmits the request signal by opening the switch 23 and setting the potential of the signal line 40 to the first reference potential (power supply potential Vdd). Send to device 10.
  • the request input unit 12 of the transmission device 10 detects that the potential of the signal line 40 has become the first reference potential (power supply potential Vdd) and grasps that the request signal has been sent from the reception device 20. .
  • the signal output unit 11 of the transmission device 10 sends each differential signal of differential 0V (adjustment signal whose signal voltage is fixed to 0V) to the reception device 20.
  • the signal input unit 21 of the receiving device 20 that has received each differential signal of differential 0 V generates data Vsop and Vson by sampling the differential signal at the timing indicated by the clock clock. At this time, the signal-to-signal voltage of the differential signal sampled by the signal input unit 21 is 0 V (differential 0 V), but random noise is superimposed. Therefore, if the offset is the ideal value 0, the frequencies at which the data Vsop and Vson become the logical value 0 and the logical value 1 are equal to each other. Therefore, the adjustment unit 24 sets the digital value cntl to be given to the signal input unit 21 so that the data of the logical value 1 and the logical value 0 output from the signal input unit 21 are output at the same frequency. The offset in the signal input unit 21 is optimally adjusted.
  • the adjustment unit 24 stores the digital value cntl at the time of the optimum adjustment, and gives the stored digital value cntl to the signal input unit 21 thereafter. Further, the request output unit 22 notifies the transmitter 10 that the offset adjustment is completed by closing the switch 23 and setting the potential of the signal line 40 to the second reference potential (ground potential Vss). Upon receiving this notification, the signal output unit 11 of the transmission device 10 transmits normal data to the reception device 20 as a differential signal thereafter.
  • the signal input of the reception device 20 from the signal output unit 11 of the transmission device 10 is performed.
  • Each differential signal of 0 V differential is sent to the unit 21, and the offset of the signal input unit 21 that receives the differential signal of 0 V differential is adjusted by the adjusting unit 24.
  • the overall offset of the signal input unit 21 including the amplifier 211 and the sampler 212 is adjusted.
  • the adjustment unit 24 can be configured with a digital circuit, so that the circuit area and power consumption can be reduced as compared with the configuration of the invention disclosed in Patent Document 1.
  • the invention disclosed in Patent Document 1 requires a switch for short-circuiting a pair of signal lines constituting the differential signal line at the input end of the receiving device, whereas the receiving device 20 of the present embodiment. Since such a switch is unnecessary, high-speed differential transmission is possible by offset adjustment without increasing the load capacity at the input end.
  • the signal line 40 for transmitting a request signal from the request output unit 22 of the reception device 20 to the request input unit 12 of the transmission device 10 is shared with the signal line for hot plug detection. It is not necessary to add a new signal line with the receiving apparatus 20, and it is not necessary to add a circuit for transmitting / receiving a request signal, or the scale may be small.

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Abstract

　高速伝送可能な送受信システムに適用され、回路面積および消費電力を増加させることなくオフセット調整を可能にするための構造を備えた受信装置等に関する。当該受信装置は、オフセット調整回路を含む信号入力部と、調整部を備える。少なくとも一対の信号線で構成された差動信号線を介して互いに接続された送信装置から受信装置へ、信号間電圧が０Ｖに固定された一対の調整用信号が出力されると、一対の調整用信号を入力した信号入力部が信号間電圧に対応した論理値データを出力する。調整部は、一定期間の間に入力された論理値データに基づいて、論理値データを得るための閾値のオフセットを調整するための調整値データを決定する。

Description

受信装置およびそれを含む送受信システム
　本発明は、受信装置および該受信装置を含む送受信システムに関するものである。
　差動信号線を構成する一対の信号線を介して互いに接続された送信装置および受信装置を備える送受信システムにおいて、受信装置の信号入力部は、送信装置から送出された差動信号それぞれを入力し、クロックが指示するタイミングで該差動信号をサンプリングすることにより信号間電圧（差動電圧に相当）に対応する論理値データを生成する。このような送受信システムにより高速差動伝送をする際に、差動信号それぞれが減衰したり反射したりすることにより、受信装置の信号入力部における差動信号サンプリングのマージンが小さくなる。
　受信装置の信号入力部における差動信号サンプリングの際のオフセットを調整することにより、差動信号サンプリングのマージンを大きくすることができる。オフセットは、例えば、入力された差動信号の信号間電圧を論理値１および論理値０の何れであるかを２値判定（デジタル値判定）する際の閾値のずれである。オフセットは、回路を構成する各デバイスの特性ばらつきによって生じるが、信号入力部の回路の工夫により調整され得る。
　特許文献１に開示された発明は、受信装置の入力端において差動信号線を構成する一対の信号線を互いに短絡させた状態にして、差動信号サンプリングで得られたデータに基づいてオフセットを検出し、その検出結果に基づいてオフセットを調整する。
特許第５３４９８４２号公報
　発明者らは、高速差動伝送に適用可能な従来の受信装置について検討した結果、以下のような課題を発見した。すなわち、特許文献１に開示された発明では、受信装置の入力端において差動信号線を短絡させるためにスイッチが必要であることから、その入力端の負荷容量が大きくなり、高速差動伝送に悪影響が生じる。また、オフセットを検出する回路等が必要になることから、受信装置の回路面積および消費電力が大きい。さらに、受信装置の入力端においてスイッチを閉じて差動信号線を短絡させた状態のときに、送信装置から信号が送出されていると、その信号が受信装置にとってノイズとなる場合がある。
　本発明は、上述のような課題を解決するためになされたものであり、高速伝送可能な送受信システムに適用され、回路面積および消費電力を増加させることなくオフセット調整を可能にするための構造を備えた受信装置、および該受信装置を含む送受信システムを提供することを目的としている。
　本実施形態に係る受信装置は、差動信号線を構成する一対の信号線を介して送信装置と接続されている。当該受信装置は、信号入力部と、要求出力部と、調整部を備える。
　信号入力部は、送信装置から一対の信号線それぞれに送出された差動信号を入力し、クロックが指示するタイミングで差動信号をサンプリングすることでデータを生成する。具体的には、信号入力部において、クロックが指示するタイミングでサンプリングされた差動信号の信号間電圧に対応した論理値データが生成される。また、信号入力部は、その差動信号サンプリングの際のオフセットが調整可能であり、そのため、信号入力部は、入力された調整値データに従って論理値データを得るための閾値のオフセットを変動させるオフセット調整回路を含む。
　要求出力部は、オフセットを調整するための差動信号（調整用信号）の送出を送信装置に対して要求する要求信号を、差動信号線を構成する一対の信号線またはこれら一対の信号線とは異なる別の信号線を介して送信装置へ送出する。具体的にオフセット調整用の信号は、信号間電圧が０Ｖに固定された一対の調整用信号（以下、本明細書において、「差動０Ｖの差動信号」と記す）である。
　調整部は、要求出力部から送信装置へ送出された要求信号に基づいて送信装置から一対の信号線を介して送られてきた差動０Ｖの差動信号を信号入力部が入力したときに、信号入力部から出力されるデータに基づいてオフセットを調整する。具体的に調整部は、要求信号に応答して送信装置から出力された差動０Ｖの差動信号（一対の調整用信号）の入力時から一定時間の間に信号入力部から出力された論理値データを、クロックが指示するタイミングで入力し、入力された論理値データから抽出されるオフセット情報に基づいて決定された調整値データを、信号入力部の前記オフセット調整回路へ出力する。
　本実施形態に係る受信装置において、調整部は、送信装置から送出される差動０Ｖの差動信号それぞれを信号入力部が入力したときに、差動信号サンプリングにより論理値１のデータおよび論理値０のデータが互いに等しい頻度で信号入力部から出力されるようにオフセットを調整するのが好適である。具体的に、調整部は、信号入力部から出力される論理値データとして、一定時間の間に論理値１および論理値０が互いに等しい頻度で信号入力部から出力されるように調整値データを決定する。信号入力部がサンプリングする差動信号は、差動０Ｖ（信号間電圧が０Ｖ）に固定された一対の信号であるが、それぞれランダムなノイズが重畳されている。したがって、オフセットが理想値０であれば、信号入力部から出力される論理値データとして、論理値０および論理値１それぞれの出力頻度は互いに等しくなるためである。
　本実施形態に係る送受信システムは、上述のような構造を備えた受信装置（本実施形態に係る受信装置）と、送信装置を備える。送信装置は、要求入力部と、信号出力部を含む。特に、要求出力部は、受信装置から送出された要求信号を入力する。信号出力部は、要求入力部が入力した要求信号に応答して、一対の信号線を介して差動０Ｖの差動信号を受信装置へそれぞれ送出する。
　本実施形態に係る送受信システムにおいて、受信装置から送信装置へ要求信号を伝送する信号線としては、送信装置の側で抵抗器を介して第１基準電位端に接続される一方、受信装置の側でスイッチを介して第２基準電位端に接続された信号線が好ましい。この場合、受信装置においてスイッチの開閉状態を制御することにより、要求信号の送信が可能になる。また、受信装置から送信装置へ要求信号を伝送する信号線としては、送信装置から受信装置へ差動信号を伝送する差動信号線の間隔を空ける際に生じる余り線が適用されてもよい。
　本実施形態によれば、高速伝送可能な送受信システムに適用され、回路面積および消費電力を増加させることなくオフセット調整を可能にするための構造を備えた受信装置が得られる。
は、本実施形態に係る送受信システム１の構成を示す図である。 は、オフセット調整可能なサンプラ２１２の回路例を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　図１は、本実施形態に係る送受信システム１の構成を示す図である。送受信システム１は、一対の信号線で構成された差動信号線３０および信号線（要求信号線）４０を介して互いに接続された送信装置１０および受信装置２０を備え、送信装置１０から送出された差動信号を受信装置２０により受信する。
　送信装置１０は、信号出力部１１、要求入力部１２および抵抗器１３を備える。要求入力部１２は、受信装置２０から信号線４０を介して送られてきた要求信号を入力する。抵抗器１３は、要求入力部１２の入力端（すなわち、信号線４０）と第１基準電位端１３ａとの間に設けられている。第１基準電位端１３ａには電源電位Ｖddが与えられる。信号出力部１１は、差動信号線３０を介して差動信号を受信装置２０へ送出する。また、信号出力部１１は、要求入力部１２が入力した要求信号に基づいて差動０Ｖの差動信号を受信装置２０へ送出する。
　受信装置２０は、信号入力部２１、要求出力部２２、スイッチ２３および調整部２４を備える。信号入力部２１は、送信装置１０の信号出力部１１から差動信号線３０を介して送られてきた差動信号を入力し、クロックclockが指示するタイミングで差動信号をサンプリングすることでデジタルデータ（論理値１または論理値０の２値データ）を生成する。また、信号入力部２１における差動信号サンプリングの際のオフセットは調整可能である。
　信号入力部２１は、差動信号線３０を経て到達した差動信号を増幅するアンプ２１１と、アンプ２１１により増幅された差動信号Ｖsp，Ｖsnをクロックclockに従ってサンプリングすることでデータＶsop，Ｖsonを生成するサンプラ２１２とを含む。アンプ２１１およびサンプラ２１２の何れかがオフセット調整可能であってもよい。
　Ｖsop，Ｖsonは互いに相補的な値をとるデジタルデータであり、一方が論理値１であるとき他方は論理値０である。クロックclockは、送信装置１０からデータとは別に送られて来たものであってもよいし、送信装置１０から送られて来た信号がデータにクロック情報を埋め込んだ信号である場合に該信号に基づいて受信装置２０において復元したクロックであってもよい。
　要求出力部２２は、信号線４０を介して要求信号を送信装置１０へ送る。この要求信号は、信号入力部２１における差動信号サンプリングの際のオフセットを調整する為の差動信号の送出を送信装置１０に対して要求する信号である。スイッチ２３は、信号線４０と第２基準電位端２３ａとの間に設けられている。第２基準電位端２３ａには接地電位Ｖssが与えられる。
　スイッチ２３が閉じているときには信号線４０の電位は第２基準電位（接地電位Ｖss）となる。スイッチ２３が開いているときには信号線４０の電位は第１基準電位（電源電位Ｖdd）となる。すなわち、要求出力部２２は、スイッチ２３の開閉状態に基づいて要求信号を送信装置１０へ送ることができる。スイッチ２３は例えばＭＯＳトランジスタにより構成され、その場合、ゲート電圧の大きさによってスイッチ２３の開閉状態が設定される。
　このような信号線４０、抵抗器１３およびスイッチ２３を含む構成は、ホットプラグ検出（Hot Plug Detect）機能を実現する構成と同等である。すなわち、送信装置１０と受信装置２０との間でケーブル／コネクタが外れているときや、受信装置２０がパワーダウンしているときには、信号線４０の電位が第１基準電位（電源電位Ｖdd）となる。送信装置１０と受信装置２０との間でケーブル／コネクタが接続されていて、受信装置２０が動作可能であるときには、信号線４０の電位が第２基準電位（接地電位Ｖss）となる。送信装置１０は、信号線４０の電位レベルを検知することで、受信装置２０が信号を受信し得る状態であるか否かを把握することができる。送信装置１０は、受信装置２０が受信可能状態であることを確認した上で受信装置２０へ信号を送信することができる。
　調整部２４は、要求出力部２２から送信装置１０へ送出された要求信号に基づいて送信装置１０の信号出力部１１から送られて来た差動０Ｖの差動信号（信号間電圧が０Ｖに固定された一対の調整用信号）それぞれを信号入力部２１が入力したときに、信号入力部２１から出力されるデータに基づいて、信号入力部２１における差動信号サンプリングの際のオフセットを調整する。すなわち、調整部２４は、要求信号に応答して送信装置１０から出力された差動０Ｖの差動信号それぞれの入力時から一定時間の間に信号入力部２１から出力されたデータを、クロックclockが指示するタイミングで入力し、入力されたデータから抽出されるオフセット情報に基づいて決定された調整値データを、信号入力部２１のオフセット調整回路８０へ出力する。好適には、調整部２４は、信号入力部２１における差動信号サンプリングにより論理値１および論理値０の各データが互いに等しい頻度で出力されるようにオフセットを調整する。なお、信号入力部２１がサンプリングする差動信号の信号間電圧は０Ｖ（差動０Ｖ）であるが、該差動信号それぞれにはランダムなノイズが重畳されている。したがって、オフセットが理想値０であれば、データＶsop，Ｖsonが論理値０および論理値１それぞれになる頻度は互いに等しい。
　調整部２４は、信号入力部２１からの出力データ（論理値データ）からオフセット情報を抽出するためのカウンタ２４１と、該オフセット情報に基づいて信号入力部２１におけるオフセットを調整するための調整データを決定するための制御回路２４２を含む。カウンタ２４１は、信号入力部２１から出力されるデータとともにクロックclockをも入力し、一定期間に亘って、その出力データが論理値１である事象または出力データが論理値０である事象を計数する。或いは、カウンタ２４１は、一定期間に亘って、出力データが論理値１である場合に計数値を１増し、出力データが論理値０である場合に計数値を１減ずることで、出力データが論理値１である事象の数と論理値０である事象の数との差を求める。
　制御回路２４２は、カウンタ２４１による計数結果（オフセット情報）とともにクロックclockをも入力し、該計数結果に基づいて、信号入力部２１における差動信号サンプリングにより論理値１および論理値０の各データが互いに等しい頻度で出力されるようにデジタル値cntl（調整値データ）を決定する。制御回路２４２は、デジタル値cntlを信号入力部２１へ出力する。信号入力部２１は、このデジタル値cntlに応じてオフセットを調整する。
　差動信号線３０は、送信装置１０の信号出力部１１から送出された差動信号それぞれを、受信装置２０の信号入力部２１へ伝送する。差動信号線３０を構成する一対の信号線の間には抵抗器３３が設けられている。
　送信装置１０と受信装置２０との間がＡＣ結合される場合には、差動信号線３０を構成する一対の信号線それぞれにコンデンサ３１，３２が挿入される。ＡＣ結合の場合には、送信装置１０は、差動信号線３０を構成する一対の信号線それぞれに一定電圧値を出力することで、受信装置２０の信号入力部２１へ到達する差動信号の信号間電圧を０Ｖにすることができる。
　送信装置１０と受信装置２０との間がＤＣ結合される場合には、コンデンサ３１，３２は不要である。ＤＣ結合の場合には、送信装置１０は、差動信号線３０を構成する一対の信号線それぞれに互いに同じ電圧値を出力することで、受信装置２０の信号入力部２１へ到達する差動信号の信号間電圧を０Ｖにすることができる。
　信号線４０は、受信装置２０の要求出力部２２から送信装置１０の要求入力部１２へ要求信号を伝送する。この信号線４０が伝送する要求信号は高速でなくてよいので、信号線４０として低速で安価な線を用いることができる。また、送信装置１０と受信装置２０との間でフラットケーブルのような信号間干渉が大きくケーブル品質が悪いものを使用する場合は、差動信号線３０の間隔を空ける際に生じる余り線を信号線４０として用いることもできる。
　図２は、オフセット調整可能なサンプラ２１２の回路例を示す図である。サンプラ２１２は、ＮＭＯＳトランジスタ５０～５９、抵抗器６０，６１、電流源６２～６５およびＮＡＮＤ回路６６，６７、Ｄ／Ａコンバータ（ＤＡＣ）７０を備える。オフセットを変動させるためのオフセット調整回路８０は、ＮＭＯＳトランジスタ５６、５７、５９、抵抗器６０、６１、電流源６２～６５により構成されている。また、サンプラ２１２は、アンプ２１１から出力される信号Ｖspを入力する第１入力端Ｐ１１、アンプ２１１から出力される信号Ｖsnを入力する第２入力端Ｐ１２、データＶsopを出力する第１出力端Ｐ２１、データＶsonを出力する第２出力端Ｐ２２、クロックを入力するクロック入力端Ｐ３、制御回路２４２から出力されるデジタル値cntlを入力するデジタル値入力端Ｐ４、第１内部ノードＮ１、第２内部ノードＮ２、第３内部ノードＮ３、第４内部ノードＮ４、第５内部ノードＮ５、第６内部ノードＮ６、第７内部ノードＮ７、第８内部ノードＮ８ を有する。
　ＮＭＯＳトランジスタ５０のドレインは電源電位Ｖddが与えられ、ＮＭＯＳトランジスタ５０のソースは第８内部ノードＮ８に接続され、ＮＭＯＳトランジスタ５０のゲートは第７内部ノードＮ７に接続されている。ＮＭＯＳトランジスタ５１のドレインは電源電位Ｖddが与えられ、ＮＭＯＳトランジスタ５１のソースは第７内部ノードＮ７に接続され、ＮＭＯＳトランジスタ５１のゲートは第８内部ノードＮ８に接続されている。
　ＮＭＯＳトランジスタ５２のドレインは第８内部ノードＮ８に接続され、ＮＭＯＳトランジスタ５２のソースは第１内部ノードＮ１に接続され、ＮＭＯＳトランジスタ５２のゲートは第７内部ノードＮ７に接続されている。ＮＭＯＳトランジスタ５３のドレインは第７内部ノードＮ７に接続され、ＮＭＯＳトランジスタ５３のソースは第２内部ノードＮ２に接続され、ＮＭＯＳトランジスタ５３のゲートは第８内部ノードＮ８に接続されている。
　ＮＭＯＳトランジスタ５４のドレインは第１内部ノードＮ１に接続され、ＮＭＯＳトランジスタ５４のソースは第３内部ノードＮ３に接続され、ＮＭＯＳトランジスタ５４のゲートは第１入力端Ｐ１１に接続されている。ＮＭＯＳトランジスタ５５のドレインは第２内部ノードＮ２に接続され、ＮＭＯＳトランジスタ５５のソースは第３内部ノードＮ３に接続され、ＮＭＯＳトランジスタ５５のゲートは第２入力端Ｐ１２に接続されている。
　ＮＭＯＳトランジスタ５６のドレインは第１内部ノードＮ１に接続され、ＮＭＯＳトランジスタ５６のソースは第４内部ノードＮ４に接続され、ＮＭＯＳトランジスタ５６のゲートは第５内部ノードＮ５に接続されている。ＮＭＯＳトランジスタ５７のドレインは第２内部ノードＮ２に接続され、ＮＭＯＳトランジスタ５７のソースは第４内部ノードＮ４に接続され、ＮＭＯＳトランジスタ５７のゲートは第６内部ノードＮ６に接続されている。
　ＮＭＯＳトランジスタ５８のドレインは第３内部ノードＮ３に接続され、ＮＭＯＳトランジスタ５８のソースは接地電位Ｖssが与えられ、ＮＭＯＳトランジスタ５８のゲートはクロック入力端Ｐ３に接続されている。ＮＭＯＳトランジスタ５９のドレインは第４内部ノードＮ４に接続され、ＮＭＯＳトランジスタ５９のソースは接地電位Ｖssが与えられ、ＮＭＯＳトランジスタ５９のゲートはクロック入力端Ｐ３に接続されている。
　抵抗器６０は、電源電位端と第５内部ノードＮ５との間に設けられている。抵抗器６１は、電源電位端と第６内部ノードＮ６との間に設けられている。電流源６２，６３は、第５内部ノードＮ５と接地電位端との間に並列的に設けられている。電流源６４，６５は、第６内部ノードＮ６と接地電位端との間に並列的に設けられている。電流源６３，６４は、一定電流を流す。電流源６２，６５は、Ｄ／Ａコンバータ７０を介してデジタル値入力端Ｐ４に接続されており、デジタル値入力端Ｐ４に入力されるデジタル値cntlに応じた量の電流を流す。
　ＮＡＮＤ回路６６の一方の入力端子は第７内部ノードＮ７に接続され、ＮＡＮＤ回路６６の他方の入力端子は第１出力端Ｐ２１に接続され、ＮＡＮＤ回路６６の出力端子は第２出力端Ｐ２２に接続されている。ＮＡＮＤ回路６７の一方の入力端子は第８内部ノードＮ８に接続され、ＮＡＮＤ回路６７の他方の入力端子は第２出力端Ｐ２２に接続され、ＮＡＮＤ回路６７の出力端子は第１出力端Ｐ２１に接続されている。
　このように構成されるサンプラ２１２のオフセット調整回路８０では、デジタル値入力端Ｐ４に入力されるデジタル値cntlに応じた電流を電流源６２，６５が流すことにより、第５内部ノードＮ５の電位Ｖonおよび第６内部ノードＮ６の電位Ｖopそれぞれもデジタル値cntlに応じたものとなる。第５内部ノードＮ５の電位ＶonがＮＭＯＳトランジスタ５６のゲートに与えられる。第６内部ノードＮ６の電位ＶopがＮＭＯＳトランジスタ５７のゲートに与えられる。
　クロック入力端Ｐ３に入力されるクロックclockの立上りエッジのタイミングで、入力端Ｐ１１，Ｐ１２に入力される差動信号Ｖsp，Ｖsnがサンプリングされて、出力端Ｐ２１，Ｐ２２からデータＶsop，Ｖsonが出力される。このサンプリングの際に、Ｖop，Ｖonの電位差によって、Ｖsp，Ｖsnの電位差に偏りが生じる。この偏りの量はオフセットと比例する。したがって、デジタル値cntlによってＶop，Ｖonの電位差を調整することで、オフセットを調整することができる。
　本実施形態の送受信システム１の動作例は以下のとおりである。受信装置２０がパワーオンまたはウェイクアップされると、要求出力部２２は、スイッチ２３を開状態として、信号線４０の電位を第１基準電位（電源電位Ｖdd）とすることで、要求信号を送信装置１０へ送る。送信装置１０の要求入力部１２は、信号線４０の電位が第１基準電位（電源電位Ｖdd）となったことを検知して、受信装置２０から要求信号が送られて来たことを把握する。そして、送信装置１０の信号出力部１１は、差動０Ｖの差動信号（信号間電圧が０Ｖに固定された調整用信号）それぞれを受信装置２０へ送出する。
　差動０Ｖの差動信号それぞれを受信した受信装置２０の信号入力部２１は、クロックclockが指示するタイミングで差動信号をサンプリングすることでデータＶsop，Ｖsonを生成する。このとき、信号入力部２１がサンプリングする差動信号の信号間電圧は０Ｖ（差動０Ｖ）であるが、ランダムなノイズが重畳されたものとなっている。したがって、オフセットが理想値０であれば、データＶsop，Ｖsonが論理値０および論理値１それぞれになる頻度は互いに等しい。そこで、調整部２４は、信号入力部２１から出力される論理値１および論理値０の各データが互いに等しい頻度で出力されるように、信号入力部２１に与えるデジタル値cntlを設定することで、信号入力部２１におけるオフセットを最適に調整する。
　オフセット調整が終了すると、調整部２４は、最適調整時のデジタル値cntlを記憶し、その記憶したデジタル値cntlを以降も信号入力部２１に与える。また、要求出力部２２は、スイッチ２３を閉状態として、信号線４０の電位を第２基準電位（接地電位Ｖss）とすることで、オフセット調整が終了した旨を送信装置１０へ通知する。この通知を受けた送信装置１０の信号出力部１１は、これ以降、通常データを差動信号として受信装置２０へ送出する。
　このように、本実施形態では、受信装置２０の要求出力部２２から送信装置１０の要求入力部１２へ要求信号が送られた後、送信装置１０の信号出力部１１から受信装置２０の信号入力部２１へ差動０Ｖの差動信号それぞれが送られ、これら差動０Ｖの差動信号を入力した信号入力部２１のオフセットが調整部２４により調整される。このとき、アンプ２１１およびサンプラ２１２を含む信号入力部２１の全体のオフセットが調整される。
　本実施形態の受信装置２０は、調整部２４をデジタル回路で構成することができるので、特許文献１に開示された発明の構成と比べて回路面積および消費電力を低減することができる。また、特許文献１に開示された発明では受信装置の入力端において差動信号線を構成する一対の信号線を短絡させるためのスイッチが必要であるのに対して、本実施形態の受信装置２０は、このようなスイッチが不要であることから、入力端の負荷容量の増加を招くことなく、オフセット調整により高速差動伝送が可能である。
　また、本実施形態では、受信装置２０の要求出力部２２から送信装置１０の要求入力部１２へ要求信号を伝送する信号線４０をホットプラグ検出用の信号線と共用するので、送信装置１０と受信装置２０との間で新たな信号線を追加する必要はなく、また、要求信号を送受信するための回路の追加は必要ないか又は僅かな規模で済む。
　１…送受信システム、１０…送信装置、１１…信号出力部、１２…要求入力部、１３…抵抗器、２０…受信装置、２１…信号入力部、２２…要求出力部、２３…スイッチ、２４…調整部、３０…差動信号線、３１，３２…コンデンサ、３３…抵抗器、４０…信号線、７０…Ｄ／Ａコンバータ（ＤＡＣ）、８０…オフセット調整回路、２１１…アンプ、２１２…サンプラ、２４１…カウンタ、２４２…制御回路。

Claims (5)

  1. 　差動信号線を構成する一対の信号線を介して送信装置から送出された差動信号それぞれを入力し、クロックが指示するタイミングでサンプリングされた前記差動信号の信号間電圧に対応した論理値データを出力するとともに、入力された調整値データに従って前記論理値データを得るための閾値のオフセットを変動させるオフセット調整回路を含む信号入力部と、
    　前記オフセットを調整するため、前記信号間電圧が０Ｖに固定された一対の調整用信号それぞれの、前記一対の信号線への送出を要求する要求信号を、前記送信装置へ送出する要求出力部と、
    　前記要求信号に応答して前記送信装置から出力された前記一対の調整用信号の入力時から一定時間の間に前記信号入力部から出力された前記論理値データを、前記クロックが指示するタイミングで入力し、入力された前記論理値データから抽出されるオフセット情報に基づいて決定された前記調整値データを、前記信号入力部の前記オフセット調整回路へ出力する調整部と、
    　を備えた受信装置。
  2. 　前記調整部は、前記論理値データとして、前記一定時間の間に論理値１および論理値０が互いに等しい頻度で前記信号入力部から出力されるように前記調整値データを決定する請求項１に記載の受信装置。
  3. 　請求項１または２に記載の受信装置と、
    　前記受信装置から送出された前記要求信号を入力する要求入力部と、前記要求入力部が入力した前記要求信号に応答して前記信号間電圧が０Ｖに固定された前記一対の調整用信号を前記一対の信号線それぞれに送出する信号出力部と、を含む送信装置と、
    　を備えた送受信システム。
  4. 　前記受信装置から前記送信装置へ前記要求信号を伝送する信号線として、前記送信装置の側で抵抗器を介して第１基準電位端に接続される一方、前記受信装置の側でスイッチを介して第２基準電位端に接続された信号線を更に備え、
    　前記要求出力部は、前記スイッチの開閉状態を制御することにより前記要求信号を前記送信装置へ送信する、請求項３に記載の送受信システム。
  5. 　前記受信装置から前記送信装置へ前記要求信号を伝送する信号線として、前記送信装置から前記受信装置へ前記差動信号それぞれを伝送する差動信号線の間隔を空ける際に生じる余り線が利用される、請求項３または４に記載の送受信システム。
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