WO2016136852A1 - 信号発生回路、電圧変換装置及び信号発生方法 - Google Patents

信号発生回路、電圧変換装置及び信号発生方法 Download PDF

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    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter

Definitions

  • a voltage command value is calculated based on a voltage target value, and a value corresponding to the calculated voltage command value is set in a PWM signal generator, thereby setting the set value.
  • a PWM signal having a duty corresponding to is generated.
  • the minimum unit (that is, the minimum increment) of a value that can be set in the PWM signal generation unit (hereinafter referred to as a settable value)
  • the duty of the PWM signal is smoothed with respect to a change in the target value. Therefore, the output voltage changes stepwise.
  • the target value to be set in the PWM signal generator is calculated as the operation amount by PWM control
  • the minimum unit of the settable value is larger than the minimum unit of the target value
  • the voltage The duty of the PWM signal cannot be smoothly changed with respect to the change of the target value and the load fluctuation, and an error occurs in the output voltage.
  • Patent Document 1 when calculating the on / off time of the PWM signal for each PWM control cycle, the on / off time is calculated by rounding down the remainder of the division with the voltage command value as the dividend. And a PWM inverter that outputs a PWM pulse based on the calculation result is disclosed.
  • the remainder generated by the above calculation corresponds to a voltage command value that is truncated without being reflected in the on / off time.
  • the remainder that is not reflected in the on / off time in the previous computation is newly added to the next computation by adding the rounded down remainder to the voltage command value in the computation after the next cycle. / It is reflected in the off time, and it is repeated that the remainder at that time is further reflected in the next calculation. For this reason, the average value of the on / off time set for the PWM signal generation unit can be brought close to the target on / off time to be originally set. That is, the minimum unit of values set in the generation unit can be made smaller than the actual minimum unit on average.
  • Patent Document 1 since an operation including division is performed for each PWM control period to determine the on / off time of the PWM signal, a large processing load is generated for each period. For this reason, an inexpensive microcomputer with low processing capability may not be able to complete the above arithmetic processing within one cycle of PWM control.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to actually set a minimum unit of a value set in a generation unit that generates a signal having a period and an on-time according to a set value. It is an object of the present invention to provide a signal generation circuit, a voltage conversion device, and a signal generation method that can be substantially smaller than the minimum unit.
  • a signal generation circuit includes a generation unit that generates a signal having a cycle and an on time according to a set value, and a cycle and an on time that can be set in the generation unit according to a target duty
  • a signal generation circuit for generating a PWM signal for an external voltage conversion circuit and converting the voltage by PWM control of the voltage conversion circuit.
  • the control unit causes the generation unit to generate a signal having an ON time close to a product of a predetermined cycle and the target duty every N cycles (N is a natural number of 2 or more) of the signal.
  • a first determining unit that determines a settable value of the on-time to be set, and an on-time of a signal generated according to the settable value of the on-time determined by the first determining unit is obtained by dividing the target duty by the target duty Is
  • a first calculation unit that calculates a total sum of N cycles, a specifying unit that specifies a settable value of a cycle for generating a signal having a period close to the total calculated by the first calculation unit, and the specifying unit
  • a second calculation unit that calculates the quotient and the remainder by dividing the settable value of the identified period by N, and N periods for the N period set in the generation unit based on the quotient and the remainder calculated by the second calculation unit
  • a second determination unit that determines a settable value of the period.
  • the second determination unit specifies the quotient as a reference value of a settable value of the period, and divides the remainder into minimum units of the settable value of the period.
  • a settable value for N cycles is determined by adding each to a part of the reference value for N cycles.
  • a signal generation circuit includes a storage unit that stores a predetermined duty, a period corresponding to N cycles, and a settable value for each on time, and the first and second determination units include: A settable value for each of N cycles corresponding to the predetermined duty and on-time is determined from the stored information of the storage unit.
  • control unit reads from the storage unit the settable values for the period and the on-time for N cycles determined by the second determination unit, and sets the values in the generation unit. It is made to do so.
  • a voltage conversion device includes the above-described signal generation circuit, a voltage conversion circuit that converts voltage by switching according to the duty of a signal generated by the signal generation circuit, and the voltage conversion circuit
  • a voltage conversion device including a detection unit that detects a voltage, wherein the control unit included in the signal generation device includes a third calculation unit that calculates the target duty based on the voltage detected by the detection unit. It is characterized by.
  • a signal generation method includes a generation unit that generates a signal having a cycle and an on time according to a set value, and a cycle and an on time that can be set in the generation unit according to a target duty.
  • the generation is performed so as to generate a signal having an ON time close to a product of a predetermined cycle and the target duty every N cycles (N is a natural number of 2 or more) of the signal.
  • the settable value of the on-time to be set in the unit is determined, and the on-time of the signal generated according to the determined settable value of the on-time is divided by the target duty for N cycles
  • the sum is calculated, the settable value of the cycle for generating a signal having a cycle close to the calculated sum is specified, the quotient and the remainder are calculated by dividing the specified settable value by N, and the calculated quotient and the remainder are calculated. Based on this, a settable value of a period corresponding to N periods set in the generation unit is determined.
  • the control unit determines a settable value for each of the period and on-time that can be set in the generation unit according to the target duty, and sets the settable value in the generation unit.
  • the settable value here is a value that is an integral multiple of the minimum unit of values that can be set in the generation unit.
  • the control unit causes the generation unit to generate a signal having an on time close to an on time corresponding to a product of a predetermined cycle and a target duty every N cycles of the signal generated by the generation unit. Is set, and the settable value of the determined on-time is set in the generation unit.
  • control unit N times the period obtained by dividing the on time of the signal generated by the generation unit by the target duty according to the determined settable value of the on time, and N times A settable value of a period for generating a signal having a period close to is specified, and a settable value of a period for N periods is determined based on a quotient and a remainder obtained by dividing the specified settable value by N , One is set in the generator for each period of the signal.
  • the average duty over the N cycles of the signal generated by the generation unit is determined to be close to the target duty. Therefore, the average value of all the settable values of the period for N cycles is finely adjusted with respect to the minimum unit (that is, the minimum increment) of the settable value of the period.
  • the quotient of the above division result is specified as a reference value for the entire settable value of the period of N cycles, and the remainder of the above division result is used as the minimum unit of the settable value of the period (that is, The minimum unit value obtained by the division is added to a part of the reference value for N periods, and a settable value for the period for N periods is determined.
  • the value obtained by dividing the remainder into the minimum units is appropriately distributed to the settable values of the period of N cycles, and a part of the settable values of the period of N cycles is cycled to the reference value.
  • the settable value is determined as a value obtained by adding the minimum unit value, and other settable values excluding a part of the settable value are determined as the reference value.
  • a value corresponding to N periods of a settable value for each of the predetermined period and on-time and the target duty are stored in the storage unit in association with each other.
  • the control unit determines, from the stored information in the storage unit, N cycles of settable values for the cycle and on-time set in the generation unit according to the target duty.
  • control unit sequentially reads the settable values for the period and the on-time from the storage unit every N periods and sets the values in the generation unit. Thereby, the contents of the storage unit are sequentially set in the generation unit over N cycles.
  • the voltage conversion circuit converts the voltage by switching according to the duty of the signal generated by the signal generation circuit, and the control unit of the signal generation circuit based on the converted voltage outputs the target.
  • the duty is calculated.
  • the average duty for the N cycles of the signal generated by the generation unit is close to the target duty. Therefore, the average value for the entire settable value of the period corresponding to the N periods is finely adjusted more than the minimum unit (that is, the minimum increment) of the settable value of the period. Accordingly, it is possible to make the minimum unit of the value set in the generating unit that generates a signal having a period and on-time corresponding to the set value substantially smaller than the actual minimum unit.
  • surface which shows the list of the setting value of each period and ON time for N period determined according to the target duty. It is a flowchart which shows the process sequence of CPU which performs a PWM interruption process in the signal generation circuit which concerns on Embodiment 1 of this invention. It is a flowchart which shows the process sequence of CPU which performs a periodic interruption process with the signal generation circuit which concerns on Embodiment 2 of this invention. It is a flowchart which shows the process sequence of CPU which performs a PWM interruption process with the signal generation circuit which concerns on Embodiment 2 of this invention.
  • FIG. 1 is a block diagram illustrating a configuration example of the voltage conversion device according to the first embodiment of the present invention
  • FIG. 2 illustrates a partial configuration example of the signal generation circuit according to the first embodiment of the present invention.
  • reference numeral 1 denotes a signal generation circuit.
  • the signal generation circuit 1 generates a PWM signal whose period and on-time change and supplies the PWM signal to the voltage conversion circuit 2.
  • the voltage conversion circuit 2 converts the voltage of the external battery 3 and supplies it to the external load 4. Although the voltage conversion circuit 2 steps down the voltage of the battery 3 here, the voltage conversion circuit 2 may step up or step up or step down the voltage of the battery 3.
  • the signal generation circuit 1 is a microcomputer having a CPU (Central Processing Unit) 11.
  • the CPU 11 includes a ROM (Read Only Memory) 12 that stores information such as a program, a RAM (Random Access Memory) 13 that stores temporarily generated information, and an A / D converter (A / D converter) that converts an analog voltage into a digital value.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • a / D converter A / D converter
  • an interrupt controller 15 for processing a plurality of interrupt requests, and a generation unit 16 for generating a PWM signal are connected to each other by bus.
  • the control unit 10 is obtained by removing the generation unit 16, but the generation unit 16 may be included in the control unit 10.
  • the interrupt controller 15 is configured to be able to accept a plurality of interrupt requests. When any interrupt request is accepted, the interrupt controller 15 gives a signal (so-called INT signal) for requesting an interrupt to the CPU 11. When an acknowledge signal (so-called INTA signal) is given, an interrupt vector corresponding to each interrupt request is sent to the bus. When the interrupt vector sent to the bus is read by the CPU 11, the CPU 11 executes an interrupt process corresponding to each interrupt request.
  • the voltage conversion circuit 2 includes an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor: hereinafter referred to simply as FET) 21 whose drain is connected to the positive terminal of the battery 3, the source of the FET 21, and the negative terminal of the battery 3.
  • the FET 22 has a drain and a source connected to each other, and a drive circuit 26 that supplies a drive signal to the gates of the FET 21 and the FET 22 based on the PWM signal supplied from the generator 16.
  • a load 4 is connected between the drain and source of the FET 22 via a series circuit of an inductor 23 and a resistor 24.
  • a capacitor 25 is connected to the load 4 in parallel. The voltage at the connection point between the resistor 24 and the capacitor 25 is supplied to the A / D converter 14.
  • a current detector 27 is connected to both ends of the resistor 24, and a detection voltage of the current detector 27 is applied to the A / D converter 14.
  • the ROM 12 includes a setting value storage table (corresponding to a storage unit) 121 that stores a plurality of setting values determined in advance in association with a target duty to be described later.
  • the set value storage table 121 is not used.
  • the RAM 13 includes setting value storage areas 131a and 131b that are duplicated in order to store and read a plurality of setting values at different timings.
  • the set values stored in the set value storage area 131a (or 131b) are sequentially set in the generating unit 16 in an interrupt process to be described later that is performed by the interrupt controller 15.
  • the generation unit 16 includes register buffers 161 and 162 in which set values for a period and an on-time described later are set, a period register 163 and a duty register 164 in which contents of the register buffers 161 and 162 are periodically loaded, A PWM signal generation unit 165 that generates a PWM signal having a period and an on-time according to the contents of the period register 163 and the duty register 164, respectively.
  • the PWM signal generation unit 165 gives a load signal for loading the contents of the register buffers 161 and 162 to the period register 163 and the duty register 164, respectively.
  • the PWM signal generation unit 165 generates a PWM signal having a cycle that is an integral multiple of the cycle of the internal clock and an on-time based on an internal clock (not shown) and the contents of the cycle register 163 and the duty register 164.
  • the PWM signal generated by the PWM signal generation unit 165 is supplied to the drive circuit 26 and also to the interrupt controller 15 as one of interrupt requests.
  • the CPU 11 of the signal generation circuit 1 controls the voltage supplied to the load 4 by, for example, a current mode control method that executes voltage loop control and current loop control in parallel.
  • the CPU 11 performs the target current in the subsequent current loop control based on the deviation obtained by subtracting the digital value obtained by converting the output voltage supplied to the load 4 by the A / D converter 14 from the target voltage value. Calculate the operation amount to be a value.
  • the voltage output from the voltage conversion circuit 2 is the control amount.
  • the CPU 11 In the current loop control, the CPU 11 generates, based on the deviation obtained by subtracting the digital value obtained by converting the detection voltage of the current detector 27 by the A / D converter 14 from the target current value from the previous voltage loop control. The operation amount for is calculated. The CPU 11 further determines a settable value for each of the period and the on-time that can be set in the generating unit 16 according to the calculated operation amount (hereinafter referred to as a target duty).
  • the settable value here refers to a value that is an integral multiple of the minimum unit (minimum increment) that is reflected in the change in the output PWM signal when set in the generator 16.
  • the settable value determined to be set in the generating unit 16 is referred to as a set value.
  • the generator 16 generates a PWM signal having a cycle and a duty corresponding to the set value by setting the set value for each of the determined cycle and on-time. In this current loop control, the current output from the voltage conversion circuit 2 is the control amount.
  • the control cycle of the voltage loop control and the current loop control is N times the PWM cycle (N is a natural number of 2 or more). It can be said that it is sufficient to go with a period of. Therefore, in the first embodiment, for each N cycles of the PWM cycle, the set value for each of the N periods and the on-time for the generator 16 is determined and stored in the set value storage area 131a or 131b. Set values for the period and the on-time are set in the generation unit 16 by the interrupt processing generated at the PWM period.
  • N 4 for simplicity, but the present invention is not limited to this, and N may be 2, 3 or 5 or more.
  • the set values for N cycles do not necessarily need to be set in the generating unit 16 for each cycle, and are set only when at least one of the set values for each cycle and on-time changes between a certain cycle and the next cycle. It may be.
  • FIG. 3 is a timing chart for explaining the operation of the generation unit 16.
  • the five timing charts shown in FIG. 3 all have the same time axis as the horizontal axis, and the vertical axis shows the signal level of the PWM signal and the interrupt processing executed according to the PWM signal from the top of the figure.
  • the execution state, the contents of the register buffer 161 or 162 of the generation unit 16, the on / off state of the load signal for loading the contents of the register buffers 161 and 162 into the period register 163 and the duty register 164, and the period register 163 or the duty The contents of register 164 are shown.
  • the period and the fourth period, and the period from time t14 to t21 is the fourth period in the previous N period.
  • the timing when the PWM signal rises coincides with the start time of each cycle.
  • the falling edge when the signal level in each cycle of the PWM signal changes from H to L is accepted as an interrupt request to the interrupt controller 15 and the interrupt process is executed once.
  • the interrupt processing is executed when the on-time T14, T21, T22, T23, and T24 in each cycle has elapsed from time t14, t21, t22, t23, and t24, respectively.
  • the set value for each period and on-time for the next PWM period is read from the set value storage area 131 a or 131 b included in the RAM 13 and set in the register buffers 161 and 162.
  • the on-time set value is set in the register buffer 162 only once in N cycles.
  • the setting value storage area 131a (or 131b) is stored in the setting value storage area 131a (or 131b) for the N periods during which reading from the setting value storage area 131b (or 131a) is being performed. This is performed during N cycles preceding the cycle in which reading from 131a (or 131b) is started.
  • the set values read from the set value storage area 131a (or 131b) in the fourth period, the first period, the second period, and the third period that are continuous from the time t14 are the fourth consecutive before the time t14. It is calculated during the period, the first period, the second period, and the third period, and is stored in the set value storage area 131a (or 131b).
  • the setting values are read from the setting value storage area 131b (or 131a) during the fourth period, the first period, the second period, and the third period that precede the time t14.
  • the set values for the first period, the second period, the third period, and the fourth period stored in the set value storage area 131a are the fourth consecutive values after each set value is stored.
  • the data are sequentially read out by the interrupt processing in the period, the first period, the second period, and the third period, and set in the register buffers 161 and 162.
  • the contents of the register buffers 161 and 162 correspond to the first period, the second period, the third period, and the third period. It is rewritten to the set value for 4 cycles.
  • the PWM signal generation unit 165 applies to the period register 163 and the duty register 164, respectively.
  • a load signal for loading the contents of the register buffers 161 and 162 is provided.
  • the contents of the period register 163 and the duty register 164 correspond to the first period, the second period, the third period, and the It is held at the set value for 4 cycles.
  • FIG. 4 is an explanatory diagram for explaining an operation in which an average duty of a PWM signal is determined by a set value for N cycles.
  • the horizontal axis represents time
  • the vertical axis represents the signal level of the PWM signal.
  • FIG. 4 shows how the PWM signals in the first, second, third, and fourth periods of the PWM period change on / off for two consecutive N periods.
  • the PWM signal in each PWM cycle is on in the first half and off in the second half.
  • N 4 for simplicity
  • the standard period (hereinafter referred to as the reference period) of the PWM signal generated by the generation unit 16 is 10 ⁇ s
  • the minimum unit of the settable value for each of the period and the on time that can be set in the generation unit 16 (Ie, the smallest increment) is 1, and this minimum unit of 1 corresponds to 1 ⁇ s of the period and the on-time of the PWM signal.
  • the period and on-time of the PWM signal generated by the generation unit 16 can be set in increments of 1 ⁇ s.
  • the minimum unit of the target duty calculated by the CPU 11 by the PID calculation is 0.1%.
  • the target duty is 52.0% as a result of the PID calculation in the previous N cycles at the timing shown in FIG.
  • the duty of the PWM signal is 50.0% (or 60.0%). It becomes.
  • the set values of the PWM signal cycle and on-time are set to 9 (or 11) and 5, respectively, the duty of the PWM signal is 55.6% (or 45.5%).
  • the duty of the PWM signal changes approximately in units of 10%, and the period is set.
  • the duty of the PWM signal changes in units of about 5%, and a deviation from the target duty of 52.0% cannot be ignored.
  • a set value of the on time that can obtain an on time close to the target on time corresponding to the target duty is determined.
  • it is preferable to determine a set value of the on-time at which the on-time closest to the target on-time is obtained.
  • a settable value of a cycle that can obtain a cycle close to a cycle obtained by multiplying a cycle determined by the on time obtained by the set value of the on time and the target duty by N is allocated to N set values as evenly as possible.
  • the set value of the period for the next N periods is determined.
  • it is preferable to determine a set value of a cycle at which a cycle closest to the above N times cycle is obtained.
  • the target on-time corresponding to the target duty (52.0%) is 5.20 ⁇ , and thus the set value of the on-time is determined to be 5.
  • a cycle in which a cycle closest to a cycle (38.46 ⁇ s) that is four times the cycle obtained by dividing the on-time (5 ⁇ s) obtained by the set value of the on-time by the target duty (0.520) is obtained.
  • Is set to four set values, and the set value of the period is determined to be 10, 9, 10, 9, for example.
  • the period of the PWM signal in each of the first period, the second period, the third period, and the fourth period in the next N periods is 10 ⁇ s, 9 ⁇ s, 10 ⁇ s, and 9 ⁇ s
  • the on-time is uniformly 5 ⁇ s. That is, the added value of the period over the first period, the second period, the third period, and the fourth period is 38 ⁇ s, the added value of the on-time is 20 ⁇ s, and the average of duty for N periods based on these added values The value becomes 52.63%, indicating that the deviation from the target duty of 52.0% falls within 0.63%.
  • the set value of the above-described cycle may be determined as 10, 10, 9, 9, or may be determined as 9, 10, 9, 10, for example.
  • the combination of the set values 10 and 9 may be arbitrarily determined according to the purpose of suppressing voltage fluctuation.
  • FIG. 5 is a flowchart showing a processing procedure of the CPU 11 that executes the periodic interrupt processing in the signal generation circuit 1 according to the first embodiment of the present invention
  • FIG. 6 shows a processing procedure of the CPU 11 according to the setting value determination subroutine. It is a flowchart which shows.
  • the RAM 13 stores the cycle number J in FIG. 5, information indicating which of the set value storage areas 131a and 131b is for storage (or read-out), and the cycle counter L in FIG.
  • the initial value of the cycle number J is N.
  • the set values for the period and the on-time corresponding to the N periods determined in the process of FIG. 6 are sequentially stored in consecutive addresses in the set value storage area 131a or 131b.
  • the periodic interrupt that triggers the periodic interrupt process shown in FIG. 5 occurs at the start of each period included in the N period. For example, the period interrupt may be generated at the rising edge of the PWM signal generated by the generation unit 16.
  • the CPU 11 determines whether or not the periodic number J is N (here, 4) (S10). (S10: YES), J is set to 1 (S11), and the setting value storage areas 131a and 131b are switched between storing and reading (S12). For example, if the set value storage area 131b (or 131a) is for storage before the process of step S12, the set value storage area 131a (or 131b) is switched for storage in the process of step S12, and the set value storage is performed. The area 131b (or 131a) is switched for reading.
  • the set value storage area 131a (or 131b) switched for storage in step S12 is an area for storing set values for each of N periods and on-times determined in the set value determination subroutine.
  • the setting value storage area 131b (or 131a) switched for reading is an area from which setting values are read out in a PWM interrupt process described later.
  • the CPU 11 takes in an output voltage value obtained by converting the output voltage supplied to the load 4 by the A / D converter 14 (S13), and performs voltage loop control based on the taken-in voltage value and the voltage target value.
  • the calculation is executed (S14), and the target value of the current is calculated as the operation amount.
  • the CPU 11 takes in the output current value obtained by converting the detection voltage of the current detector 27 by the A / D converter 14 (S15), and calculates the current loop control based on the taken-in current value and the current target value. Is executed (S16), and a target duty is calculated as an operation amount (corresponding to a third calculation unit). In order to omit the current loop control, steps S15 and S16 may not be executed. When steps S15 and S16 are not executed, the value calculated in step S14 is the target duty.
  • the CPU 11 calls and executes a subroutine related to setting value determination (S17), and then returns to the interrupted routine.
  • the CPU 11 increments J by 1 (S18), and then returns to the interrupted routine. That is, every time the periodic interruption occurs N times, the processing from step S11 to S17 is executed once, and the set values for the period and the on-time for N periods are determined.
  • the CPU 11 multiplies the reference period of the PWM signal generated by the generation unit 16 and the target duty calculated in step S14.
  • the setting value of the on time for generating the PWM signal having the on time closest to the on time corresponding to is generated in the generating unit 16 (S20: corresponding to the first determining unit).
  • the target duty is 52.0%
  • the target on-time is 5.20 ⁇ s with respect to the reference period of 10 ⁇ s, and the on-time of 5 ⁇ s, which is the actual on-time closest thereto.
  • the on-time setting value for causing the generator 16 to generate the PWM signal having the following is determined to be 5.
  • the CPU 11 stores the determined on-time set value in the set value storage area 131a or 131b (S21). Which of the set value storage areas 131a and 131b is for storage is specified by the switching process in step S12 shown in FIG.
  • the CPU 11 multiplies the period corresponding to the result of dividing the on-time of the PWM signal generated according to the determined on-time setting value by the target duty by N and calculates the total for N periods (S22). : Equivalent to the first calculation unit), and a settable value of a cycle for generating a PWM signal having a cycle closest to the calculated total of N cycles is specified (S23: corresponding to the specification unit).
  • S23 corresponding to the specification unit.
  • the ON time of the generated PWM signal is 5 ⁇ s and the target duty is 52.0%
  • the CPU 11 calculates the quotient Q and the remainder R by dividing the specified settable value by N (S24: corresponding to the second calculation unit).
  • the settable value 38 is divided by 4
  • the quotient Q is calculated as 9
  • the remainder R is calculated as 2.
  • the CPU 11 temporarily stores all the set values for the N cycles as Q in the set value storage area 131a or 131b (S25).
  • Q corresponds to a reference value of a period settable value.
  • Which of the set value storage areas 131a and 131b is for storage is specified by the switching process in step S12 shown in FIG.
  • the CPU 11 initializes the cycle counter L to 1 (S26).
  • the CPU 11 determines whether or not the remainder R calculated in step S24 (R as a calculation result in step S29 when step S29 described later is executed) is 0 (S27). If so (S27: YES), the process returns to the called routine.
  • R is 0 means that the process of dividing the remainder R of the division result into the minimum unit of the period settable value and adding it to a part of the reference value is completed, or that the remainder R to be divided into the minimum unit is Means zero from the beginning
  • the CPU 11 sets the set value of the cycle of the Lth cycle as an added value of the quotient Q and the minimum unit of the settable value of the cycle (S28), and has already been set value storage area
  • the period setting value (Q) stored in 131a or 131b is overwritten.
  • the process in step S28 is a process of incrementing the set value of the period stored in the set value storage area 131a or 131b by 1. It can be replaced.
  • the CPU 11 newly sets a value obtained by subtracting the minimum unit of the period settable value from R as R (S29), increments the period counter L by 1 (S30), and moves the process to step S27.
  • R the minimum unit of the period settable value
  • S30 increments the period counter L by 1
  • FIG. 7 is a flowchart showing a part of another processing procedure of the CPU 11 according to the setting value determination subroutine. The process shown in FIG. 7 is executed as a process subsequent to step S25 shown in FIG.
  • step S25 shown in FIG. 6 the CPU 11 stores the set value (Q) for the N cycles in the set value storage area 131a or 131b (S25), and then the remainder R calculated in step S24 is 0. Whether or not (S31: YES), the process returns to the called routine.
  • step S31 the CPU 11 determines whether or not R is 1 (S32).
  • R is 1 (S32: YES)
  • the set value of the cycle of the first cycle Is overwritten as an addition value of the quotient Q and the minimum unit of the period settable value (S33), and the process returns to the called routine.
  • step S33 the set value of the period of the second period, the third period, or the fourth period may be overwritten.
  • the CPU 11 determines whether or not R is 2 (S34), and when R is 2 (S34: YES), the set value of the cycle of the first cycle Is overwritten as the addition value of the quotient Q and the minimum unit of the settable value of the period (S35), and the set value of the period of the third period is added to the minimum unit of the settable value of the period Q
  • the value is overwritten (S36), and the process returns to the called routine.
  • steps S35 and S36 for example, the setting values of the second and fourth periods may be overwritten, or the setting values of the first and fourth periods may be overwritten.
  • FIG. 8 is a chart showing a list of set values for the period and on-time for N periods determined according to the target duty.
  • the target duty (%) is represented by a numerical value of one or two decimal places.
  • a combination of the set values may be arbitrarily determined.
  • the set value of the period for N cycles is determined as 9, 8, 9, 8, and the set value of the on time is set to 3. It is determined. In this case, the average value of the duty over N cycles is 35.29%.
  • the set value of the cycle for N cycles is determined as 12, 11, 12, and 11, and the set value of the on time is determined as 4. Is done. In this case, the average value of the duty over N cycles is 34.78%.
  • the set value of the cycle for N cycles is determined as 9, 9, 9, 9, and the set value of the on time is determined as 4. Is done. In this case, the average value of the duty over N cycles is 44.44%.
  • the set value of the cycle for N cycles is determined as 11, 11, 11, and 11 and the set value of the on time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 45.45%.
  • the target duty is within the range of 45.98% to 47.05%
  • the set value of the period for N cycles is determined as 11, 11, 11, and 10 and the set value of the on time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 46.51%.
  • the set value of the period for N cycles is determined as 11, 10, 11, 10, and the set value of the on time is determined as 5. Is done. In this case, the average value of duty over N cycles is 47.62%.
  • the set value of the period for N cycles is determined as 11, 10, 10, and 10 and the set value of the on-time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 48.78%.
  • the set value of the period for N cycles is determined as 10, 10, 10, and 10 and the set value of the on-time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 50.00%.
  • the set value of the cycle for N cycles is determined as 10, 10, 10, 9, and the set value of the on time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 51.28%.
  • the set value of the cycle for N cycles is determined as 10, 9, 10, 9, and the set value of the on-time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 52.63%.
  • the set value of the cycle for N cycles is determined as 10, 9, 9, 9, and the set value of the on-time is determined as 5. Is done. In this case, the average value of the duty over N cycles is 54.05%.
  • the set value of the cycle for N cycles is determined to be 9, 9, 9, 9, and the set value of the on time is determined to be 5. Is done. In this case, the average value of the duty over N cycles is 55.56%.
  • the set value of the cycle for N cycles is determined as 11, 11, 11, and 11 and the set value of the on time is determined as 6. Is done. In this case, the average value of the duty over N cycles is 54.55%.
  • FIG. 9 is a flowchart showing a processing procedure of the CPU 11 that executes the PWM interrupt processing in the signal generation circuit 1 according to the first embodiment of the present invention.
  • the cycle number J in FIG. 9 is a number that is updated by the cycle interrupt process shown in FIG. 5 and is stored in the RAM 13.
  • the PWM interrupt that triggers the PWM interrupt processing shown in FIG. 9 occurs at the falling edge of the PWM signal generated by the generator 16 shown in FIG.
  • the CPU 11 specifies the setting value storage area for reading out of the setting value storage areas 131a and 131b (S40). Thereafter, the CPU 11 determines whether or not the cycle number J is 1 (S41), and if it is 1 (S41: YES), the CPU 11 sets the set value of the on time in the specified set value storage area 131a (or 131b). A read address is calculated (S42). The read address here corresponds to the storage address of the set value of the on time in step S21 of the set value determination subroutine shown in FIG.
  • the CPU 11 reads the set value of the on-time from the specified set value storage area 131a (or 131b) (S43), and sets the read set value in the register buffer 162 of the generation unit 16 (S44).
  • the CPU 11 sets the read address of the cycle set value in the specified set value storage area 131a (or 131b) as the cycle number J. (S45).
  • the read address here corresponds to the storage address of the cycle set value in steps S25 and S28 of the set value determination subroutine shown in FIG.
  • the CPU 11 reads one set value of the period corresponding to the Jth cycle from the specified set value storage area 131a (or 131b) (S46), and sets the read set value in the register buffer 161 of the generation unit 16. (S47), the process returns to the interrupted routine.
  • the CPU 11 multiplies the period obtained by dividing the on-time of the PWM signal generated by the generating unit 16 by the target duty according to the determined set value of the on-time by N, and the period multiplied by N
  • a settable value of a cycle for generating a PWM signal having a cycle closest to the value is specified, and a set value of a cycle for N cycles is determined based on a quotient Q and a remainder R obtained by dividing the specified settable value by N. It is determined and set in the generator 16 one by one for each period of the PWM signal.
  • the CPU 11 determines and sets the average duty over the N cycles of the PWM signal generated by the generator 16 so as to be close to the target duty for the set value of the N cycles set in the generator 16. Therefore, the average value for the entire set value of the period of N cycles is finely adjusted with respect to the minimum unit (that is, the minimum increment) of the set value of the period. Therefore, it is possible to make the minimum unit of the value set in the generating unit 16 that generates a signal having a cycle and on-time corresponding to the set value substantially smaller than the actual minimum unit.
  • the quotient Q of the above-described division result is specified as a reference value for the entire set value of the period for N cycles, and the remainder R of the above-described division result is set to the settable value of the period. It divides
  • segmented minimum unit is added to a part of reference value for N period, respectively, and the setting value of the period for N period is determined. Therefore, the value ( 1) obtained by dividing the remainder R into the minimum unit is appropriately distributed to the set value of the cycle for N cycles, and a part of the set value of the cycle for N cycles is used as the reference. It is possible to determine the value obtained by adding the value of the minimum unit of the period settable value to the value, and to determine the set value of the other period excluding a part of the set value as the reference value.
  • the set values for the determined N cycles and the on-time are once stored in the set value storage area 131a or 131b included in the RAM 13, and then sequentially read out in the PWM cycle.
  • the set values for the period and the on-time for N cycles are determined from the contents stored in advance in the set value storage table 121 included in the ROM 12, and are sequentially read out in the PWM cycle. It is a form.
  • the configurations of the voltage conversion device and the signal generation circuit 1 in the second embodiment are the same as those shown in FIGS. 1 and 2 in the first embodiment. However, in the second embodiment, the set value storage areas 131a and 131b included in the RAM 13 are not used.
  • the setting value storage table 121 included in the ROM 12 a plurality of sets of setting values for each of the N periods and the on-time respectively associated with the target duty ranges shown in FIG. Has been.
  • the set value storage table 121 may be included in another memory outside the control unit 10. From the set values for each of the N periods and on-times stored in the set value storage table 121 in a plurality of sets, the setting for each set of N periods and on-times is performed in the interrupt processing for each N period. The value is determined.
  • the timing chart showing the operation of the generating unit 16 in the second embodiment is the same as that shown in FIG. 3 in the first embodiment.
  • the operation in which the average duty of the PWM signal is determined by the set values of the period and the on-time for N cycles in the signal generation circuit 1 according to the second embodiment is the same as in the explanatory diagram shown in FIG. 4 in the first embodiment.
  • symbol is attached
  • the set values for the period and on-time determined for N periods determined from the contents stored in the set value storage table 121 are the fourth period, the first period, the second period, and the like, which are continuous after each set value is determined.
  • the data is sequentially read out by the interrupt processing in the third period and set in the register buffers 161 and 162.
  • FIG. 10 is a flowchart showing a processing procedure of the CPU 11 that executes periodic interrupt processing in the signal generation circuit 1 according to the second embodiment of the present invention
  • FIG. 11 shows signal generation according to the second embodiment of the present invention
  • 3 is a flowchart showing a processing procedure of a CPU 11 that executes PWM interrupt processing in a circuit 1; The trigger for the occurrence of these interrupt processes is the same as in the first embodiment.
  • steps S50 to S58 shown in FIG. 10 the processes except for steps S52 and S57 are the same as the processes from steps S10 to S18 shown in FIG. The part is omitted.
  • step S60 to S67 shown in FIG. 11 is similar to the process from step S40 to S47 shown in FIG. 9 in the first embodiment, a part of the description is simplified.
  • the CPU 11 determines whether or not the periodic number J is N (here, 4) (S50). (S50: YES), J is set to 1 (S51), and the row to be read in the set value storage table 121 is fixed to the row determined in the previous periodic interrupt process (see step S57 described later) (S52). Thereafter, the CPU 11 calculates a target duty (corresponding to the third calculation unit) by executing a calculation related to the voltage loop control based on the output voltage and the current loop control based on the output current (S53 to S56).
  • a target duty corresponding to the third calculation unit
  • the CPU 11 collates the contents of the set value storage table 121, that is, each range of the target duty stored in the table with the target duty calculated by the above-described calculation, and determines a row to be read ( S57: Corresponding to the first and second determination units), and the process returns to the called routine.
  • the set values for the period and the on-time corresponding to the N periods stored in the set value storage table 121 corresponding to the range including the target duty become the determined set values.
  • the CPU 11 specifies a row to be read in the set value storage table 121 (S60). Thereafter, the CPU 11 determines whether or not the cycle number J is 1 (S61), and when it is 1 (S61: YES), the CPU 11 calculates a read address of the set value of the on-time in the specified set value storage table 121. Then, the set value of the on-time is read from the address calculated for the set value storage table 121 (S63), and the read set value is set in the register buffer 161 (S64).
  • step S64 When the process of step S64 is completed, or when the cycle number J is not 1 (S61: NO), the CPU 11 calculates a read address of the set value of the cycle in the specified row according to the cycle number J (S65). Then, the set value for the Jth cycle is read from the calculated address (S66), the read set value is set in the register buffer 162 (S67), and the process returns to the interrupted routine.
  • the value for N cycles of the set values for the predetermined period and the on-time are associated with the target duty and stored in the set value storage table 121. Yes.
  • the CPU 11 determines from the stored information in the set value storage table 121 the N cycles of the set values for the cycle and on-time set in the generator 16 according to the target duty. Therefore, it is possible to easily determine the set values for the period and the on-time for N periods to be determined according to the target duty when the CPU 11 executes the control.
  • the CPU 11 sequentially reads the set values for the period and the on-time from the set value storage table 121 every N periods of the PWM control and sets them in the generation unit 16. Accordingly, the contents of the set value storage table 121 can be sequentially set in the generation unit 16 over N cycles.
  • the voltage conversion circuit 2 converts the voltage by switching according to the duty of the PWM signal generated by the signal generation circuit 1, and the PWM control based on the converted voltage
  • the CPU 11 of the signal generation circuit 1 calculates the target duty described above. Therefore, the signal generating circuit 1 capable of making the minimum unit of the value set in the generating unit 16 that periodically generates the PWM signal substantially smaller than the actual minimum unit is applied to the voltage converter and output. It becomes possible to improve the accuracy of the voltage.

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Abstract

設定された値に応じた周期及びオン時間を有する信号を発生する発生部に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供する。ＣＰＵ１１は、発生部１６が発生するＰＷＭ信号のＮ周期毎に、基準周期及び目標のデューティの積に相当するオン時間に最も近いオン時間を有するＰＷＭ信号を発生部１６に発生させるオン時間の設定値を決定して発生部１６に設定する。更に、ＣＰＵ１１は、決定したオン時間の設定値に応じて発生部１６が発生するＰＷＭ信号のオン時間を目標のデューティで除算して得た周期をＮ倍し、Ｎ倍した周期に最も近い周期を有するＰＷＭ信号を発生させる周期の設定可能値を特定し、特定した設定可能値をＮで除算して得た商Ｑ及び剰余Ｒに基づいてＮ周期分の周期の設定値を決定して、ＰＷＭ信号の周期毎に発生部１６に設定する。

Description

信号発生回路、電圧変換装置及び信号発生方法
　本発明は、設定された値に応じた周期及びオン時間を有する信号を発生する発生部と、目標のデューティに応じて発生部に設定可能な周期及びオン時間夫々の設定可能値を設定する制御部とを備える信号発生回路、電圧変換装置及び信号発生方法に関する。
　従来、スイッチング素子をＰＷＭ（Pulse Width Modulation ）信号で駆動することによって電圧を変換する電圧変換装置が広く利用されている。このＰＷＭ制御方式の電圧変換装置では、例えば電圧の目標値に基づいて電圧指令値を算出し、算出した電圧指令値に応じた値をＰＷＭ信号の発生部に設定することによって、設定された値に応じたデューティを有するＰＷＭ信号を発生する。このように、スイッチング素子を駆動するＰＷＭ信号のデューティを電圧の目標値に応じて変化させることにより、電圧の目標値に応じた出力電圧が得られる。
　ここで、ＰＷＭ信号の発生部に設定可能な値（以下、設定可能値という）の最小単位（即ち最小の増分）が比較的大きい場合は、目標値の変化に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧が階段状に変化することとなる。また例えば、ＰＷＭ制御による操作量としてＰＷＭ信号の発生部に設定すべき目標の値が算出される場合、目標の値の最小単位よりも設定可能値の最小単位の方が大きいときは、電圧の目標値の変化及び負荷変動に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧に誤差が生じる。
　これに対し、特許文献１には、ＰＷＭ信号のオン／オフ時間をＰＷＭ制御の周期毎に演算する際に、電圧指令値を被除数とする除算の剰余を切り捨てて演算することによってオン／オフ時間を算出し、算出結果に基づいてＰＷＭパルスを出力するＰＷＭインバータが開示されている。上記の演算で生じた剰余は、オン／オフ時間に反映されずに切り捨てられた電圧指令値に相当する。
　このＰＷＭインバータでは、切り捨てた剰余を次の周期以降の演算における電圧指令値に順次加算することにより、前回の演算でオン／オフ時間に反映されなかった剰余が次回の演算の際に新たなオン／オフ時間に反映され、その際の剰余が更に次の演算に反映されることが繰り返される。このため、ＰＷＭ信号の発生部に対して設定されるオン／オフ時間の平均値を、本来設定されるべき目標のオン／オフ時間に近づけることができる。つまり、発生部に設定される値の最小単位を、平均的には実際の最小単位よりも小さくすることができる。
特開平３－９８４７０号公報
　しかしながら、特許文献１に開示された技術では、ＰＷＭ制御の周期毎に除算を含む演算を実行してＰＷＭ信号のオン／オフ時間を決定するため、周期毎に多大な処理負荷が発生する。このため、処理能力が低い安価なマイクロコンピュータでは、上記の演算処理をＰＷＭ制御の１周期内で完了させることができない虞があった。
　本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、設定された値に応じた周期及びオン時間を有する信号を発生する発生部に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供することにある。
　本発明の一態様に係る信号発生回路は、設定された値に応じた周期及びオン時間を有する信号を発生する発生部と、目標のデューティに応じて前記発生部に設定可能な周期及びオン時間夫々の設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路において、前記制御部は、前記信号のＮ周期（Ｎは２以上の自然数）毎に、所定の周期及び前記目標のデューティの積に近いオン時間を有する信号を発生させるように、前記発生部に設定するオン時間の設定可能値を決定する第１決定部と、該第１決定部が決定したオン時間の設定可能値に応じて発生する信号のオン時間を前記目標のデューティで除して得られる周期のＮ周期分の総和を算出する第１算出部と、該第１算出部が算出した総和に近い周期を有する信号を発生させる周期の設定可能値を特定する特定部と、該特定部が特定した周期の設定可能値をＮで除して商及び剰余を算出する第２算出部と、該第２算出部が算出した商及び剰余に基づいて、前記発生部に設定するＮ周期分の周期の設定可能値を決定する第２決定部とを有することを特徴とする。
　本発明の一態様に係る信号発生回路は、前記第２決定部は、前記商を前記周期の設定可能値の基準値に特定し、前記剰余を前記周期の設定可能値の最小単位に分割してＮ周期分の基準値の一部に夫々加算することによりＮ周期分の設定可能値を決定するようにしてあることを特徴とする。
　本発明の一態様に係る信号発生回路は、所定のデューティとＮ周期分の周期及びオン時間夫々の設定可能値とを対応付けて記憶する記憶部を備え、前記第１及び第２決定部は、前記所定のデューティに対応するＮ周期分の周期及びオン時間夫々の設定可能値を前記記憶部の記憶情報から決定するようにしてあることを特徴とする。
　本発明の一態様に係る信号発生回路は、前記制御部は、前記第２決定部が決定したＮ周期分の周期及びオン時間夫々の設定可能値を前記記憶部から読み出して前記発生部に設定するようにしてあることを特徴とする。
　本発明の一態様に係る電圧変換装置は、上述の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、前記信号発生装置が備える制御部は、前記検出部が検出した電圧に基づいて前記目標のデューティを算出する第３算出部を有することを特徴とする。
　本発明の一態様に係る信号発生方法は、設定された値に応じた周期及びオン時間を有する信号を発生する発生部と、目標のデューティに応じて前記発生部に設定可能な周期及びオン時間夫々の設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路で前記信号を発生させる方法において、前記信号のＮ周期（Ｎは２以上の自然数）毎に、所定の周期及び前記目標のデューティの積に近いオン時間を有する信号を発生させるように、前記発生部に設定するオン時間の設定可能値を決定し、決定したオン時間の設定可能値に応じて発生する信号のオン時間を前記目標のデューティで除して得られる周期のＮ周期分の総和を算出し、算出した総和に近い周期を有する信号を発生させる周期の設定可能値を特定し、特定した設定可能値をＮで除して商及び剰余を算出し、算出した商及び剰余に基づいて、前記発生部に設定するＮ周期分の周期の設定可能値を決定することを特徴とする。
　本態様にあっては、制御部は、目標のデューティに応じて発生部に設定可能な周期及びオン時間夫々の設定可能値を決定して発生部に設定する。ここでの設定可能値は、発生部に設定可能な値の最小単位の整数倍の値である。具体的には、制御部は、発生部が発生する信号のＮ周期毎に、所定の周期及び目標のデューティの積に相当するオン時間に近いオン時間を有する信号を発生部に発生させるオン時間の設定可能値を決定し、決定したオン時間の設定可能値を発生部に設定する。これと並行して、制御部は、決定したオン時間の設定可能値に応じて発生部が発生する信号のオン時間を目標のデューティで除して得た周期をＮ倍し、Ｎ倍した周期に近い周期を有する信号を発生させる周期の設定可能値を特定し、特定した設定可能値をＮで除算して得た商及び剰余に基づいてＮ周期分の周期の設定可能値を決定して、上記信号の周期毎に１つずつ発生部に設定する。
　これにより、制御部が決定して発生部に設定するＮ周期分の周期の設定可能値について、発生部が発生する信号のＮ周期にわたる平均的なデューティが目標のデューティに近くなるように決定されるため、Ｎ周期分の周期の設定可能値全体についての平均的な値が、周期の設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
　本態様にあっては、上述の除算結果の商を、Ｎ周期分の周期の設定可能値全体についての基準値に特定し、上述の除算結果の剰余を周期の設定可能値の最小単位（即ち最小の増分）に分割し、分割した最小単位の値をＮ周期分の基準値の一部に夫々加算してＮ周期分の周期の設定可能値を決定する。
　これにより、上記剰余を最小単位に分割した値が、Ｎ周期分の周期の設定可能値に適当に配分されることとなり、Ｎ周期分の周期の設定可能値の一部が上記基準値に周期の設定可能値の最小単位の値を加えた値と決定され、上記設定可能値の一部を除く他の設定可能値が上記基準値と決定される。
　本態様にあっては、予め決定された周期及びオン時間夫々の設定可能値のＮ周期分の値と目標のデューティとが対応付けられて記憶部に記憶されている。制御部は、目標のデューティに応じて、発生部に設定する周期及びオン時間夫々の設定可能値のＮ周期分を記憶部の記憶情報から決定する。
　これにより、目標のデューティに応じて決定すべきＮ周期分の周期及びオン時間夫々の設定可能値が、制御部による制御の実行時に容易に決定される。
　本態様にあっては、制御部は、記憶部から周期及びオン時間夫々の設定可能値をＮ周期毎に順次読み出して発生部に設定する。
　これにより、記憶部の内容が、Ｎ周期にわたって順次発生部に設定される。
　本態様にあっては、上述の信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧変換回路が電圧を変換し、変換された電圧に基づいて、信号発生回路の制御部が上述の目標のデューティを算出する。
　これにより、信号を周期的に発生する発生部に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
　上記によれば、制御部が決定して発生部に設定するＮ周期分の周期の設定可能値について、発生部が発生する信号のＮ周期分の平均的なデューティが目標のデューティに近くなるように決定されるため、Ｎ周期分の周期の設定可能値全体についての平均的な値が、周期の設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
　従って、設定された値に応じた周期及びオン時間を有する信号を発生する発生部に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図である。 本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。 発生部の動作を説明するためのタイミング図である。 Ｎ周期分の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するための説明図である。 本発明の実施の形態１に係る信号発生回路で周期割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 設定値決定のサブルーチンに係るＣＰＵの他の処理手順の一部を示すフローチャートである。 目標のデューティに応じて決定されたＮ周期分の周期及びオン時間夫々の設定値の一覧を示す図表である。 本発明の実施の形態１に係る信号発生回路でＰＷＭ割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で周期割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路でＰＷＭ割込処理を実行するＣＰＵの処理手順を示すフローチャートである。
　以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
　図１は、本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図であり、図２は、本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。図中１は信号発生回路であり、信号発生回路１は、周期及びオン時間が変化するＰＷＭ信号を発生して電圧変換回路２に与える。電圧変換回路２は、外部のバッテリ３の電圧を変換して外部の負荷４に供給する。ここでは電圧変換回路２がバッテリ３の電圧を降圧するが、バッテリ３の電圧を昇圧又は昇降圧するものであってもよい。
　信号発生回路１は、ＣＰＵ（Central Processing Unit ）１１を有するマイクロコンピュータである。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ（Read Only Memory ）１２、一時的に発生した情報を記憶するＲＡＭ（Random Access Memory ）１３、アナログの電圧をデジタル値に変換するＡ／Ｄ変換器（検出部に相当）１４、複数の割込要求を処理する割込コントローラ１５、及びＰＷＭ信号を発生する発生部１６と互いにバス接続されている。信号発生回路１のうち、発生部１６を除いたものが制御部１０であるが、発生部１６が制御部１０に含まれていてもよい。
　割込コントローラ１５は、複数の割込要求を受け付け可能に構成されており、何れかの割込要求を受け付けた場合、ＣＰＵ１１に対してインタラプトを要求する信号（所謂ＩＮＴ信号）を与え、ＣＰＵ１１からアクノレッジ信号（所謂ＩＮＴＡ信号）が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。バスに送出された割込ベクタがＣＰＵ１１に読み込まれた場合、ＣＰＵ１１が各割込要求に対応する割込処理を実行するようになっている。
　電圧変換回路２は、ドレインがバッテリ３の正極端子に接続されたＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にＦＥＴという）２１と、該ＦＥＴ２１のソース及びバッテリ３の負極端子夫々にドレイン及びソースが接続されたＦＥＴ２２と、発生部１６から与えられたＰＷＭ信号に基づいてＦＥＴ２１及びＦＥＴ２２夫々のゲートに駆動信号を与える駆動回路２６とを備える。
　ＦＥＴ２２のドレイン及びソース間には、インダクタ２３及び抵抗器２４の直列回路を介して負荷４が接続されている。負荷４には、コンデンサ２５が並列に接続されている。抵抗器２４及びコンデンサ２５の接続点の電圧が、Ａ／Ｄ変換器１４に与えられる。抵抗器２４の両端には電流検出器２７が接続されており、電流検出器２７の検出電圧がＡ／Ｄ変換器１４に与えられる。
　図２に移って、ＲＯＭ１２は、後述する目標のデューティに対応付けて予め決定された複数の設定値を記憶する設定値記憶テーブル（記憶部に相当）１２１を含む。但し、本実施の形態１では、設定値記憶テーブル１２１を用いない。
　ＲＡＭ１３は、複数の設定値の記憶及び読み出しを各別のタイミングで行うために二重化された設定値記憶領域１３１ａ及び１３１ｂを含む。設定値記憶領域１３１ａ（又は１３１ｂ）に記憶された設定値は、割込コントローラ１５が調停する後述の割込処理にて、順次発生部１６に設定されるようになっている。
　発生部１６は、後述する周期及びオン時間夫々の設定値が設定されるレジスタバッファ１６１及び１６２と、レジスタバッファ１６１及び１６２夫々の内容が周期的にロードされる周期レジスタ１６３及びデューティレジスタ１６４と、周期レジスタ１６３及びデューティレジスタ１６４夫々の内容に応じた周期及びオン時間を有するＰＷＭ信号を生成するＰＷＭ信号生成部１６５とを有する。ＰＷＭ信号生成部１６５は、周期レジスタ１６３及びデューティレジスタ１６４夫々に対してレジスタバッファ１６１及び１６２の内容をロードするためのロード信号を与える。
　ＰＷＭ信号生成部１６５は、不図示の内部クロックと、周期レジスタ１６３及びデューティレジスタ１６４夫々の内容とに基づいて、内部クロックの周期の整数倍の周期及びオン時間を有するＰＷＭ信号を生成する。ＰＷＭ信号生成部１６５が生成したＰＷＭ信号は、駆動回路２６に与えられると共に、割込要求の１つとして割込コントローラ１５に与えられる。
　上述の構成において、信号発生回路１のＣＰＵ１１は、例えば電圧ループ制御及び電流ループ制御を並列的に実行する電流モード制御方式によって負荷４に供給する電圧を制御する。電圧ループ制御では、ＣＰＵ１１は負荷４に供給された出力電圧をＡ／Ｄ変換器１４で変換したデジタル値を、目標の電圧値から減算した偏差に基づいて、後段の電流ループ制御で目標の電流値となる操作量を演算する。この電圧ループ制御では、電圧変換回路２が出力する電圧が制御量である。
　電流ループ制御では、ＣＰＵ１１は電流検出器２７の検出電圧をＡ／Ｄ変換器１４で変換したデジタル値を、前段の電圧ループ制御からの目標の電流値から減算した偏差に基づいて、発生部１６に対する操作量を演算する。ＣＰＵ１１は更に、演算した操作量（以下、目標のデューティという）に応じて発生部１６に設定可能な周期及びオン時間夫々の設定可能値を決定する。ここでいう設定可能値とは、発生部１６に設定されたときに出力のＰＷＭ信号の変化に反映される最小単位（最小の増分）の整数倍の値をいう。以下、簡単のため、発生部１６に設定すべく決定された設定可能値を設定値という。発生部１６は、決定された周期及びオン時間夫々の設定値が設定されることにより、設定値に応じた周期及びデューティを有するＰＷＭ信号を発生する。この電流ループ制御では、電圧変換回路２が出力する電流が制御量である。
　ここで、電圧変換装置の出力電圧及び出力電流が時間的に比較的穏やかに変動する場合、上記の電圧ループ制御及び電流ループ制御の制御周期をＰＷＭ周期のＮ倍（Ｎは２以上の自然数）の周期で行っても十分であると言える。そこで本実施の形態１では、ＰＷＭ周期のＮ周期毎に発生部１６に対するＮ周期分の周期及びオン時間夫々の設定値をまとめて決定して設定値記憶領域１３１ａ又は１３１ｂに記憶しておき、ＰＷＭ周期で発生する割込処理にて周期及びオン時間夫々の設定値を発生部１６に設定する。
　以下では、簡単のためにＮ＝４とするが、これに限定されるものではなく、Ｎは２、３又は５以上であってもよい。また、Ｎ周期分の設定値は必ずしも周期毎に発生部１６に設定する必要はなく、ある周期と次の周期とで周期及びオン時間夫々の設定値の少なくとも一方が変わるときにのみ設定するようにしてもよい。
　次に、ＰＷＭ信号生成部１６５が周期レジスタ１６３及びデューティレジスタ１６４夫々の内容に応じた周期及びオン時間を有するＰＷＭ信号を生成する仕組みについて説明する。
　図３は、発生部１６の動作を説明するためのタイミング図である。図３に示す５つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上から、ＰＷＭ信号の信号レベル、ＰＷＭ信号に応じて実行される割込処理の実行状態、発生部１６のレジスタバッファ１６１又は１６２の内容、レジスタバッファ１６１及び１６２夫々の内容を周期レジスタ１６３及びデューティレジスタ１６４にロードするためのロード信号のオン／オフ状態、並びに周期レジスタ１６３又はデューティレジスタ１６４の内容を示してある。
　ＰＷＭ信号は、時刻ｔ２１からｔ２２まで、時刻ｔ２２からｔ２３まで、時刻ｔ２３からｔ２４まで、及び時刻ｔ２４からｔ３１までの夫々が、Ｎ周期（Ｎ＝４）における第１周期、第２周期、第３周期、及び第４周期であり、時刻ｔ１４からｔ２１までが、１つ前のＮ周期における第４周期である。ＰＷＭ信号が立ち上がるタイミングは、各周期の開始時点と一致している。ＰＷＭ信号の各周期における信号レベルがＨからＬに変化する時の立ち下がりが、割込コントローラ１５に対する割込要求として受け付けられて割込処理が１回実行される。
　具体的には、時刻ｔ１４、ｔ２１、ｔ２２、ｔ２３及びｔ２４夫々から、各周期におけるオン時間Ｔ１４、Ｔ２１、Ｔ２２、Ｔ２３及びＴ２４が経過した時に割込処理が実行される。各割込処理では、次のＰＷＭ周期のための周期及びオン時間夫々の設定値が、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ又は１３１ｂから読み出されてレジスタバッファ１６１及び１６２に設定される。但し、後述するようにＮ周期の間でオン時間の設定値が１つ決定される場合は、Ｎ周期に１回だけオン時間の設定値がレジスタバッファ１６２に設定される。
　設定値記憶領域１３１ａ（又は１３１ｂ）への周期及びオン時間夫々の設定値の記憶は、設定値記憶領域１３１ｂ（又は１３１ａ）からの読み出しが行われているＮ周期の間、且つ設定値記憶領域１３１ａ（又は１３１ｂ）からの読み出しが開始される周期に先行するＮ周期の間に行われる。例えば、時刻ｔ１４から連続する第４周期、第１周期、第２周期及び第３周期にて設定値記憶領域１３１ａ（又は１３１ｂ）から読み出される設定値は、時刻ｔ１４に先行して連続する第４周期、第１周期、第２周期及び第３周期の間に算出されて設定値記憶領域１３１ａ（又は１３１ｂ）に記憶される。この場合、時刻ｔ１４に先行して連続する第４周期、第１周期、第２周期及び第３周期の間における設定値の読み出しは、設定値記憶領域１３１ｂ（又は１３１ａ）から行われる。
　設定値記憶領域１３１ａ（又は１３１ｂ）に記憶された第１周期分、第２周期分、第３周期分及び第４周期分夫々の設定値は、各設定値が記憶された後に連続する第４周期、第１周期、第２周期及び第３周期における割込処理により順次読み出されて、レジスタバッファ１６１，１６２に設定される。これにより、第４周期、第１周期、第２周期及び第３周期夫々における割込処理では、レジスタバッファ１６１，１６２の内容が、第１周期分、第２周期分、第３周期分及び第４周期分の設定値に書き替えられる。
　一方、ＰＷＭ信号の信号レベルがＬからＨに変化する時の立ち上がり、即ち時刻ｔ１４、ｔ２１、ｔ２２、ｔ２３、ｔ２４及びｔ３１では、ＰＷＭ信号生成部１６５から周期レジスタ１６３及びデューティレジスタ１６４夫々に対してレジスタバッファ１６１及び１６２の内容をロードするためのロード信号が与えられる。これにより、第１周期、第２周期、第３周期及び第４周期夫々の間、周期レジスタ１６３とデューティレジスタ１６４との内容は、第１周期分、第２周期分、第３周期分及び第４周期分の設定値に保持される。これらの設定値により、第１周期、第２周期、第３周期及び第４周期夫々におけるＰＷＭ信号の周期とオン時間とが定まる。
　次に、目標のデューティに応じた周期及びオン時間の設定値を発生部１６に設定する具体例について説明する。
　図４は、Ｎ周期分の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するための説明図である。図の横軸は時間を表し、縦軸はＰＷＭ信号の信号レベルを表す。図４では、２つの連続するＮ周期について、ＰＷＭ周期の第１周期、第２周期、第３周期及び第４周期におけるＰＷＭ信号がオン／オフに変化する様子を示してある。各ＰＷＭ周期におけるＰＷＭ信号は、前半がオンであり、後半がオフである。ここでも簡単のためにＮ＝４とする
　本実施の形態１では、発生部１６が発生するＰＷＭ信号の標準的な周期（以下、基準周期という）が１０μｓであり、発生部１６に設定可能な周期及びオン時間夫々の設定値の最小単位（即ち最小の増分）が１であって、この最小単位の１がＰＷＭ信号の周期及びオン時間夫々の１μｓに対応する。換言すれば、発生部１６が発生するＰＷＭ信号の周期及びオン時間は、１μｓ刻みで設定が可能である。その一方で、ＣＰＵ１１がＰＩＤ演算によって算出した目標のデューティの最小単位は０．１％であるものとする。
　図４に示すタイミングにおいて、先のＮ周期におけるＰＩＤ演算の結果、目標のデューティが５２．０％である場合を想定する。この目標のデューティに対して、例えばＰＷＭ信号の周期及びオン時間夫々の設定値を１０及び５（又は６）に設定したときは、ＰＷＭ信号のデューティが５０．０％（又は６０．０％）となる。また例えば、ＰＷＭ信号の周期及びオン時間夫々の設定値を９（又は１１）及び５に設定したときは、ＰＷＭ信号のデューティが５５．６％（又は４５．５％）となる。このように、基準周期と周期の半分程度のオン時間とを有するＰＷＭ信号について、オン時間の設定値を１ずつ変更した場合は、ＰＷＭ信号のデューティが概ね１０％単位で変化し、周期の設定値を１ずつ変更した場合は、ＰＷＭ信号のデューティが概ね５％単位で変化することとなり、目標のデューティである５２．０％からのずれが無視できない。
　そこで本実施の形態１では、ＰＷＭ信号の周期が基準周期であることを想定して、目標のデューティに対応する目標のオン時間に近いオン時間が得られるオン時間の設定値を決定する。ここでは、目標のオン時間に最も近いオン時間が得られるオン時間の設定値を決定することが好ましい。そして、このオン時間の設定値によって得られるオン時間と目標のデューティとで定まる周期をＮ倍した周期に近い周期が得られる周期の設定可能値を、Ｎ個の設定値にできるだけ均等に割り振って次のＮ周期分の周期の設定値を決定する。ここでも、上記のＮ倍した周期に最も近い周期が得られる周期の設定値を決定することが好ましい。具体的には、基準周期を１０μｓとした場合、目標のデューティ（５２．０％）に対応する目標のオン時間が５．２０μとなるから、オン時間の設定値が５と決定される。そして、このオン時間の設定値によって得られるオン時間（５μｓ）を目標のデューティ（０．５２０）で除算して得られる周期の４倍の周期（３８．４６μｓ）に最も近い周期が得られる周期の設定可能値（３８）を、４個の設定値に割り振って、周期の設定値を例えば１０，９，１０，９と決定する。
　これにより、次のＮ周期のうち第１周期、第２周期、第３周期及び第４周期夫々におけるＰＷＭ信号の周期が１０μｓ、９μｓ、１０μｓ及び９μｓとなり、オン時間が一律に５μｓとなる。これは即ち、第１周期、第２周期、第３周期及び第４周期にわたる周期の加算値が３８μｓとなり、オン時間の加算値が２０μｓとなり、これらの加算値に基づくＮ周期分のデューティの平均値が５２．６３％になって、目標のデューティである５２．０％からのずれが０．６３％に収まることを示す。
　上述の周期の設定値を、例えば１０，１０，９，９と決定してもよいし、９，１０，９，１０と決定してもよい。つまり、Ｎ周期分の周期の設定値の中で、設定値１０及び９の組み合わせを電圧変動を抑える等の目的に応じて任意に決定すればよい。このようにしてＮ周期分の周期の設定値を決定することにより、発生部１６に対する各周期分の周期の設定値の加算値を１刻みで決定することが可能となり、これらの周期の設定値のＮ周期にわたる平均値を１／Ｎ刻み（ここでは０．２５刻み）で決定することが可能となる。
　以下では、上述したＮ周期分の周期及びオン時間夫々の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
　図５は、本発明の実施の形態１に係る信号発生回路１で周期割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図６は、設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。
　図５における周期番号Ｊと、設定値記憶領域１３１ａ及び１３１ｂの何れが記憶用（又は読出用）であるかを示す情報と、図６における周期カウンタＬとが、ＲＡＭ１３に記憶される。周期番号Ｊの初期値はＮである。図６の処理で決定されたＮ周期分の周期及びオン時間夫々の設定値は、設定値記憶領域１３１ａ又は１３１ｂ内の連続したアドレスに順次記憶される。図５に示す周期割込処理の契機となる周期割込は、Ｎ周期に含まれる各周期の開始時点で発生する。例えば、発生部１６が発生するＰＷＭ信号の立ち上がりで周期割込が発生するようにすればよい。
　周期割込が発生してＣＰＵ１１の制御が図５の処理に移った場合、ＣＰＵ１１は、周期番号ＪがＮ（ここでは４）であるか否かを判定し（Ｓ１０）、Ｎである場合（Ｓ１０：ＹＥＳ）、Ｊを１とし（Ｓ１１）、設定値記憶領域１３１ａ及び１３１ｂについて、記憶用と読出用とを切り替える（Ｓ１２）。例えば、ステップＳ１２の処理前に設定値記憶領域１３１ｂ（又は１３１ａ）が記憶用であった場合、ステップＳ１２の処理にて設定値記憶領域１３１ａ（又は１３１ｂ）が記憶用に切り替えられ、設定値記憶領域１３１ｂ（又は１３１ａ）が読出用に切り替えられる。
　ステップＳ１２で記憶用に切り替えられた設定値記憶領域１３１ａ（又は１３１ｂ）は、設定値決定のサブルーチンにて決定されるＮ周期分の周期及びオン時間夫々の設定値が記憶される領域となる。一方、読出用に切り替えられた設定値記憶領域１３１ｂ（又は１３１ａ）は、後述するＰＷＭ割込処理にて設定値が読み出される領域となる。
　その後、ＣＰＵ１１は、負荷４に供給される出力電圧をＡ／Ｄ変換器１４で変換した出力電圧値を取り込み（Ｓ１３）、取り込んだ電圧値と電圧の目標値とに基づいて電圧ループ制御に係る演算を実行し（Ｓ１４）、操作量として電流の目標値を算出する。
　次いで、ＣＰＵ１１は、電流検出器２７の検出電圧をＡ／Ｄ変換器１４で変換した出力電流値を取り込み（Ｓ１５）、取り込んだ電流値と電流の目標値とに基づいて電流ループ制御に係る演算を実行し（Ｓ１６）、操作量として目標のデューティを算出する（第３算出部に相当）。電流ループ制御を省略するために、ステップＳ１５及びＳ１６を実行しないようにしてもよい。ステップＳ１５及びＳ１６を実行しない場合は、ステップＳ１４で算出される値が目標のデューティである。
　その後、ＣＰＵ１１は、設定値決定に係るサブルーチンを呼び出して実行した（Ｓ１７）後、割り込まれたルーチンにリターンする。一方、ステップＳ１０でＪがＮではない場合（Ｓ１０：ＮＯ）、ＣＰＵ１１は、Ｊを１だけインクリメントした（Ｓ１８）後、割り込まれたルーチンにリターンする。つまり、周期割込がＮ回発生する都度、ステップＳ１１からＳ１７までの処理が１回実行されて、Ｎ周期分の周期及びオン時間夫々の設定値が決定される。
　図６に移って、周期割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、発生部１６が発生するＰＷＭ信号の基準周期と、ステップＳ１４で算出した目標のデューティとの積に対応するオン時間に最も近いオン時間を有するＰＷＭ信号を発生部１６に発生させるオン時間の設定値を決定する（Ｓ２０：第１決定部に相当）。図４に示す例では、目標のデューティが５２．０％であるから、１０μｓの基準周期に対して目標のオン時間が５．２０μｓとなり、これに最も近い実際のオン時間である５μｓのオン時間を有するＰＷＭ信号を発生部１６に発生させるオン時間の設定値が５と決定される。
　その後、ＣＰＵ１１は、決定したオン時間の設定値を設定値記憶領域１３１ａ又は１３１ｂに記憶する（Ｓ２１）。設定値記憶領域１３１ａ又は１３１ｂの何れが記憶用であるかは、図５に示すステップＳ１２における切替処理にて特定されている。
　次いで、ＣＰＵ１１は、決定したオン時間の設定値に応じて発生するＰＷＭ信号のオン時間を目標のデューティで除算した結果に対応する周期にＮを乗算してＮ周期分の総和を算出し（Ｓ２２：第１算出部に相当）、算出したＮ周期分の総和に最も近い周期を有するＰＷＭ信号を発生させる周期の設定可能値を特定する（Ｓ２３：特定部に相当）。図４に示す例では、発生するＰＷＭ信号のオン時間が５μｓであり、目標のデューティが５２．０％であるから、上記のＮ周期分の総和が（５／０．５２０）×４＝３８．４６と算出され、最も近い設定可能値が３８と特定される。
　次いで、ＣＰＵ１１は、特定した設定可能値をＮで除算して商Ｑ及び剰余Ｒを算出する（Ｓ２４：第２算出部に相当）。図４に示す例では、設定可能値の３８が４で除算されて商Ｑが９と算出され、剰余Ｒが２と算出される。
　次いで、ＣＰＵ１１は、Ｎ周期分の周期の設定値を仮に全てＱとして、設定値記憶領域１３１ａ又は１３１ｂに記憶する（Ｓ２５）。ここでのＱは、周期の設定可能値の基準値に相当する。設定値記憶領域１３１ａ又は１３１ｂの何れが記憶用であるかは、図５に示すステップＳ１２における切替処理にて特定されている。その後、ＣＰＵ１１は、周期カウンタＬを１に初期化する（Ｓ２６）。
　次いで、ＣＰＵ１１は、ステップＳ２４で算出した剰余Ｒ（後述するステップＳ２９が実行された場合は、ステップＳ２９の算出結果としてのＲ）が０であるか否かを判定し（Ｓ２７）、０である場合（Ｓ２７：ＹＥＳ）、呼び出されたルーチンにリターンする。Ｒが０であることは、除算結果の剰余Ｒを周期の設定可能値の最小単位に分割して基準値の一部に加算する処理が終了したこと、又は最小単位に分割すべき剰余Ｒが最初から０であることを意味する
　Ｒが０ではない場合（Ｓ２７：ＮＯ）、ＣＰＵ１１は、第Ｌ周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値とし（Ｓ２８）、既に設定値記憶領域１３１ａ又は１３１ｂに記憶してある周期の設定値（Ｑ）に上書きする。図４に示す例では、周期の設定可能値の最小単位が１であるから、ステップＳ２８における処理は、設定値記憶領域１３１ａ又は１３１ｂに記憶してある周期の設定値を１だけインクリメントする処理と置き換え可能である。
　その後、ＣＰＵ１１は、Ｒから周期の設定可能値の最小単位を減算した値を新たにＲとし（Ｓ２９）、周期カウンタＬを１だけインクリメントして（Ｓ３０）ステップＳ２７に処理を移す。上述のステップＳ２７からＳ３０までの処理（第２決定部に相当）を繰り返すことにより、ステップＳ２４で算出された剰余Ｒが０ではない場合に、剰余Ｒが周期の設定可能値の最小単位に分割されて、１又は複数の周期の設定値の基準値に順次加算される。
　上述の図６に示す設定値決定のサブルーチンに係るフローチャートでは、Ｎ個の周期の設定値が設定値記憶領域１３１ａ又は１３１ｂに昇順に並ぶように記憶されるが、Ｎの値が固定されている場合は、最も好ましい記憶順序で周期の設定値を記憶することができる。
　図７は、設定値決定のサブルーチンに係るＣＰＵ１１の他の処理手順の一部を示すフローチャートである。図７に示す処理は、図６に示すステップＳ２５に後続する処理として実行される。
　図６に示すステップＳ２５にて、Ｎ周期分の周期の設定値（Ｑ）を設定値記憶領域１３１ａ又は１３１ｂに記憶した（Ｓ２５）後、ＣＰＵ１１は、ステップＳ２４で算出した剰余Ｒが０であるか否かを判定し（Ｓ３１）、０である場合（Ｓ３１：ＹＥＳ）、呼び出されたルーチンにリターンする。
　Ｒが０ではない場合（Ｓ３１：ＮＯ）、ＣＰＵ１１は、Ｒが１であるか否かを判定し（Ｓ３２）、Ｒが１である場合（Ｓ３２：ＹＥＳ）、第１周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値として上書きし（Ｓ３３）、呼び出されたルーチンにリターンする。ステップＳ３３では、第２周期、第３周期又は第４周期の周期の設定値に上書きしてもよい。
　Ｒが１ではない場合（Ｓ３２：ＮＯ）、ＣＰＵ１１は、Ｒが２であるか否かを判定し（Ｓ３４）、Ｒが２である場合（Ｓ３４：ＹＥＳ）、第１周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値として上書きし（Ｓ３５）、更に、第３周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値として上書きして（Ｓ３６）、呼び出されたルーチンにリターンする。ステップＳ３５及びＳ３６夫々では、例えば第２周期及び第４周期の周期の設定値に上書きしてもよいし、第１周期及び第４周期の周期の設定値に上書きしてもよい。
　Ｒが２ではない場合（Ｓ３４：ＮＯ）、即ちＲが３である場合、ＣＰＵ１１は、第１周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値として上書きし（Ｓ３７）、第２周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値として上書きし（Ｓ３８）、更に、第３周期の周期の設定値を、商Ｑと周期の設定可能値の最小単位との加算値として上書きして（Ｓ３９）、呼び出されたルーチンにリターンする。ステップＳ３７からＳ３９では、上書きしない周期の設定値が適当に選択されてもよい。
　次に、上述のようにして決定されたＮ周期分の周期及びオン時間の設定値の具体例について、複数の例を挙げて説明する。
　図８は、目標のデューティに応じて決定されたＮ周期分の周期及びオン時間夫々の設定値の一覧を示す図表である。目標のデューティ（％）は、小数以下１桁又は２桁の数値で表されるものとする。なお、図８における同一行に示されるＮ周期分の周期の設定値については、設定値同士の組み合わせを任意に決定してもよい。
　例えば目標のデューティが３４．７９％から３４．９９％の範囲内にある場合、Ｎ周期分の周期の設定値は、９，８，９，８と決定され、オン時間の設定値は３と決定される。この場合、Ｎ周期にわたるデューティの平均値は３５．２９％となる。目標のデューティが３５．００％から３５．１６％の範囲内にある場合、Ｎ周期分の周期の設定値は、１２，１１，１２，１１と決定され、オン時間の設定値は４と決定される。この場合、Ｎ周期にわたるデューティの平均値は３４．７８％となる。
　目標のデューティが４３．８４％から４４．４９％の範囲内にある場合、Ｎ周期分の周期の設定値は、９，９，９，９と決定され、オン時間の設定値は４と決定される。この場合、Ｎ周期にわたるデューティの平均値は４４．４４％となる。目標のデューティが４５．００％から４５．９７％の範囲内にある場合、Ｎ周期分の周期の設定値は、１１，１１，１１，１１と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は４５．４５％となる。目標のデューティが４５．９８％から４７．０５％の範囲内にある場合、Ｎ周期分の周期の設定値は、１１，１１，１１，１０と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は４６．５１％となる。
　目標のデューティが４７．０６％から４８．１９％の範囲内にある場合、Ｎ周期分の周期の設定値は、１１，１０，１１，１０と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は４７．６２％となる。目標のデューティが４８．２０％から４９．３８％の範囲内にある場合、Ｎ周期分の周期の設定値は、１１，１０，１０，１０と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は４８．７８％となる。目標のデューティが４９．３９％から５０．６３％の範囲内にある場合、Ｎ周期分の周期の設定値は、１０，１０，１０，１０と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は５０．００％となる。
　目標のデューティが５０．６４％から５１．９４％の範囲内にある場合、Ｎ周期分の周期の設定値は、１０，１０，１０，９と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は５１．２８％となる。目標のデューティが５１．９５％から５３．３３％の範囲内にある場合、Ｎ周期分の周期の設定値は、１０，９，１０，９と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は５２．６３％となる。目標のデューティが５３．３４％から５４．７９％の範囲内にある場合、Ｎ周期分の周期の設定値は、１０，９，９，９と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は５４．０５％となる。
　目標のデューティが５４．８０％から５４．９９％の範囲内にある場合、Ｎ周期分の周期の設定値は、９，９，９，９と決定され、オン時間の設定値は５と決定される。この場合、Ｎ周期にわたるデューティの平均値は５５．５６％となる。目標のデューティが５５．００％から５５．１７％の範囲内にある場合、Ｎ周期分の周期の設定値は、１１，１１，１１，１１と決定され、オン時間の設定値は６と決定される。この場合、Ｎ周期にわたるデューティの平均値は５４．５５％となる。
　次に、設定値記憶領域１３１ａ又は１３１ｂに記憶されたＮ周期分の周期及びオン時間夫々の設定値の読み出しについて説明する。
　図９は、本発明の実施の形態１に係る信号発生回路１でＰＷＭ割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。図９における周期番号Ｊは、図５に示す周期割込処理にて更新される番号であり、ＲＡＭ１３に記憶されている。図９に示すＰＷＭ割込処理の契機となるＰＷＭ割込は、図１に示す発生部１６が発生するＰＷＭ信号の立ち下がりで発生する。
　ＰＷＭ割込が発生してＣＰＵ１１の制御が図９の処理に移った場合、ＣＰＵ１１は、設定値記憶領域１３１ａ及び１３１ｂのうち、読出用の設定値記憶領域を特定する（Ｓ４０）。その後、ＣＰＵ１１は、周期番号Ｊが１であるか否かを判定し（Ｓ４１）、１である場合（Ｓ４１：ＹＥＳ）、特定した設定値記憶領域１３１ａ（又は１３１ｂ）におけるオン時間の設定値の読出アドレスを算出する（Ｓ４２）。ここでの読出アドレスは、図６に示す設定値決定のサブルーチンのステップＳ２１におけるオン時間の設定値の記憶アドレスと対応している。
　次いで、ＣＰＵ１１は、特定した設定値記憶領域１３１ａ（又は１３１ｂ）からオン時間の設定値を読み出し（Ｓ４３）、読み出した設定値を発生部１６のレジスタバッファ１６２に設定する（Ｓ４４）。ステップＳ４４の処理を終えた場合、又は周期番号Ｊが１ではない場合（Ｓ４１：ＮＯ）、ＣＰＵ１１は、特定した設定値記憶領域１３１ａ（又は１３１ｂ）における周期の設定値の読出アドレスを周期番号Ｊに応じて算出する（Ｓ４５）。ここでの読出アドレスは、図６に示す設定値決定のサブルーチンのステップＳ２５及びＳ２８における周期の設定値の記憶アドレスと対応している。
　次いで、ＣＰＵ１１は、特定した設定値記憶領域１３１ａ（又は１３１ｂ）から第Ｊ周期分の周期の設定値を１つ読み出し（Ｓ４６）、読み出した設定値を、発生部１６のレジスタバッファ１６１に設定して（Ｓ４７）、割り込まれたルーチンにリターンする。
　以上のように本実施の形態１によれば、制御部１０の中枢として機能するＣＰＵ１１は、発生部１６に発生させるＰＷＭ信号に係る目標のデューティに応じて、発生部１６に設定可能な周期及びオン時間夫々の設定値を決定して設定する。具体的には、ＣＰＵ１１は、発生部１６が発生するＰＷＭ信号のＮ（＝４）周期毎に、基準周期及び目標のデューティの積に相当するオン時間に最も近いオン時間を有するＰＷＭ信号を発生部１６に発生させるオン時間の設定値を決定し、決定したオン時間の設定値を発生部１６に設定する。これと並行して、ＣＰＵ１１は、決定したオン時間の設定値に応じて発生部１６が発生するＰＷＭ信号のオン時間を目標のデューティで除算して得た周期をＮ倍し、Ｎ倍した周期に最も近い周期を有するＰＷＭ信号を発生させる周期の設定可能値を特定し、特定した設定可能値をＮで除算して得た商Ｑ及び剰余Ｒに基づいてＮ周期分の周期の設定値を決定して、ＰＷＭ信号の周期毎に１つずつ発生部１６に設定する。
　これにより、ＣＰＵ１１が決定して発生部１６に設定するＮ周期分の周期の設定値について、発生部１６が発生するＰＷＭ信号のＮ周期にわたる平均的なデューティが目標のデューティに近くなるように決定されるため、Ｎ周期分の周期の設定値全体についての平均的な値が、周期の設定値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
　従って、設定された値に応じた周期及びオン時間を有する信号を発生する発生部１６に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
　また、実施の形態１によれば、上述の除算結果の商Ｑを、Ｎ周期分の周期の設定値全体についての基準値に特定し、上述の除算結果の剰余Ｒを周期の設定可能値の最小単位（即ち最小の増分）に分割し、分割した最小単位の値をＮ周期分の基準値の一部に夫々加算してＮ周期分の周期の設定値を決定する。
　従って、上記剰余Ｒを最小単位に分割した値（＝１）が、Ｎ周期分の周期の設定値に適当に配分されることとなり、Ｎ周期分の周期の設定値の一部を、上記基準値に周期の設定可能値の最小単位の値を加えた値と決定し、上記設定値の一部を除く他の周期の設定値を上記基準値と決定することが可能となる。
（実施の形態２）
　実施の形態１は、決定されたＮ周期分の周期及びオン時間夫々の設定値が、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ又は１３１ｂに一旦記憶された後、ＰＷＭ周期で順次読み出される形態であるのに対し、実施の形態２は、Ｎ周期分の周期及びオン時間夫々の設定値が、ＲＯＭ１２に含まれる設定値記憶テーブル１２１に予め記憶された内容から決定されて、ＰＷＭ周期で順次読み出される形態である。
　実施の形態２における電圧変換装置及び信号発生回路１夫々の構成は、実施の形態１における図１及び２に示すものと同様である。但し、本実施の形態２では、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ及び１３１ｂは用いない。ＲＯＭ１２に含まれる設定値記憶テーブル１２１には、実施の形態１における図８に示す目標のデューティの各範囲に夫々対応付けられたＮ周期分の周期及びオン時間夫々の設定値が予め複数組記憶されている。設定値記憶テーブル１２１は、制御部１０の外部の他のメモリに含まれていてもよい。設定値記憶テーブル１２１に複数組記憶されたＮ周期分の周期及びオン時間夫々の設定値の中から、Ｎ周期毎の割込処理にて１組のＮ周期分の周期及びオン時間夫々の設定値が決定される。
　実施の形態２における発生部１６の動作を示すタイミングチャートは、実施の形態１における図３に示すものと同様である。実施の形態２に係る信号発生回路１でＮ周期分の周期及びオン時間夫々の設定値によってＰＷＭ信号の平均的なデューティが定まる動作は、実施の形態１における図４に示す説明図によって同様に説明される。
　その他、実施の形態１に対応する箇所には同様の符号を付してその説明を省略する。
　設定値記憶テーブル１２１に記憶された内容から決定されたＮ周期分の周期及びオン時間夫々の設定値は、各設定値が決定された後に連続する第４周期、第１周期、第２周期及び第３周期における割込処理により順次読み出されて、レジスタバッファ１６１，１６２に設定される。
　以下では、Ｎ周期分の周期及びオン時間夫々の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。
　図１０は、本発明の実施の形態２に係る信号発生回路１で周期割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図１１は、本発明の実施の形態２に係る信号発生回路１でＰＷＭ割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。これらの割込処理が発生する契機については、実施の形態１の場合と同様である。
　なお、図１０に示すステップＳ５０からＳ５８までの処理のうち、ステップＳ５２及びＳ５７を除く処理は、実施の形態１における図５に示すステップＳ１０からＳ１８までの処理と同様であるため、説明の一部を省略する。また、図１１に示すステップＳ６０からＳ６７までの処理は、実施の形態１における図９に示すステップＳ４０からＳ４７までの処理と類似しているため、説明の一部を簡略化する。
　周期割込が発生してＣＰＵ１１の制御が図１０の処理に移った場合、ＣＰＵ１１は、周期番号ＪがＮ（ここでは４）であるか否かを判定し（Ｓ５０）、Ｎである場合（Ｓ５０：ＹＥＳ）、Ｊを１とし（Ｓ５１）、設定値記憶テーブル１２１における読出対象の行を、前回の周期割込処理にて決定した行（後述するステップＳ５７参照）に固定する（Ｓ５２）。その後、ＣＰＵ１１は、出力電圧に基づく電圧ループ制御、及び出力電流に基づく電流ループ制御に係る演算を実行して（Ｓ５３～Ｓ５６）目標のデューティを算出する（第３算出部に相当）。
　次いで、ＣＰＵ１１は、設定値記憶テーブル１２１の内容、即ちテーブルに記憶された目標のデューティの各範囲と、上述の演算によって算出した目標のデューティとを照合して、読出対象の行を決定した（Ｓ５７：第１及び第２決定部に相当）後、呼び出されたルーチンにリターンする。ここでの照合の結果、目標のデューティが含まれる範囲に対応して設定値記憶テーブル１２１に記憶されているＮ周期分の周期及びオン時間夫々の設定値が、決定された設定値となる。
　次に、ＰＷＭ割込が発生してＣＰＵ１１の制御が図１１の処理に移った場合、ＣＰＵ１１は、設定値記憶テーブル１２１における読出対象の行を特定する（Ｓ６０）。その後、ＣＰＵ１１は、周期番号Ｊが１であるか否かを判定し（Ｓ６１）、１である場合（Ｓ６１：ＹＥＳ）、特定した設定値記憶テーブル１２１におけるオン時間の設定値の読出アドレスを算出し（Ｓ６２）、設定値記憶テーブル１２１について算出したアドレスからオン時間の設定値を読み出し（Ｓ６３）、読み出した設定値をレジスタバッファ１６１に設定する（Ｓ６４）。
　ステップＳ６４の処理を終えた場合、又は周期番号Ｊが１ではない場合（Ｓ６１：ＮＯ）、ＣＰＵ１１は、特定した行における周期の設定値の読出アドレスを周期番号Ｊに応じて算出し（Ｓ６５）、算出したアドレスから第Ｊ周期分の周期の設定値を読み出し（Ｓ６６）、読み出した設定値をレジスタバッファ１６２に設定して（Ｓ６７）、割り込まれたルーチンにリターンする。
　以上のように本実施の形態２によれば、予め決定された周期及びオン時間夫々の設定値のＮ周期分の値と目標のデューティとが対応付けられて設定値記憶テーブル１２１に記憶されている。ＣＰＵ１１は、目標のデューティに応じて、発生部１６に設定する周期及びオン時間夫々の設定値のＮ周期分を設定値記憶テーブル１２１の記憶情報から決定する。
　従って、目標のデューティに応じて決定すべきＮ周期分の周期及びオン時間夫々の設定値を、ＣＰＵ１１による制御の実行時に容易に決定することが可能となる。
　また、実施の形態２によれば、ＣＰＵ１１は、設定値記憶テーブル１２１から周期及びオン時間夫々の設定値をＰＷＭ制御のＮ周期毎に順次読み出して発生部１６に設定する。
　従って、設定値記憶テーブル１２１の内容を、Ｎ周期にわたって順次発生部１６に設定することが可能となる。
　また、実施の形態１又は２によれば、上述の信号発生回路１が発生したＰＷＭ信号のデューティに応じたスイッチングによって電圧変換回路２が電圧を変換し、変換された電圧に基づくＰＷＭ制御により、信号発生回路１のＣＰＵ１１が上述の目標のデューティを算出する。
　従って、ＰＷＭ信号を周期的に発生する発生部１６に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路１を電圧変換装置に適用して、出力電圧の精度を向上させることが可能となる。
　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
　１　信号発生回路
　１０　制御部
　１１　ＣＰＵ（第１決定部、第１算出部、特定部、第２算出部、第２決定部、第３算出部）
　１２　ＲＯＭ
　１２１　設定値記憶テーブル（記憶部）
　１３　ＲＡＭ
　１３１ａ、１３１ｂ　設定値記憶領域
　１４　Ａ／Ｄ変換器（検出部）
　１６　発生部
　１６１、１６２　レジスタバッファ
　１６５　ＰＷＭ信号生成部
　２　電圧変換回路
　２７　電流検出器
　３　バッテリ
　４　負荷

Claims (6)

  1. 　設定された値に応じた周期及びオン時間を有する信号を発生する発生部と、目標のデューティに応じて前記発生部に設定可能な周期及びオン時間夫々の設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路において、
    　前記制御部は、
    　前記信号のＮ周期（Ｎは２以上の自然数）毎に、所定の周期及び前記目標のデューティの積に近いオン時間を有する信号を発生させるように、前記発生部に設定するオン時間の設定可能値を決定する第１決定部と、
    　該第１決定部が決定したオン時間の設定可能値に応じて発生する信号のオン時間を前記目標のデューティで除して得られる周期のＮ周期分の総和を算出する第１算出部と、
    　該第１算出部が算出した総和に近い周期を有する信号を発生させる周期の設定可能値を特定する特定部と、
    　該特定部が特定した周期の設定可能値をＮで除して商及び剰余を算出する第２算出部と、
    　該第２算出部が算出した商及び剰余に基づいて、前記発生部に設定するＮ周期分の周期の設定可能値を決定する第２決定部と
    　を有する
    　ことを特徴とする信号発生回路。
  2. 　前記第２決定部は、前記商を前記周期の設定可能値の基準値に特定し、前記剰余を前記周期の設定可能値の最小単位に分割してＮ周期分の基準値の一部に夫々加算することによりＮ周期分の設定可能値を決定するようにしてあることを特徴とする請求項１に記載の信号発生回路。
  3. 　所定のデューティとＮ周期分の周期及びオン時間夫々の設定可能値とを対応付けて記憶する記憶部を備え、
    　前記第１及び第２決定部は、前記所定のデューティに対応するＮ周期分の周期及びオン時間夫々の設定可能値を前記記憶部の記憶情報から決定するようにしてある
    　ことを特徴とする請求項１又は２に記載の信号発生回路。
  4. 　前記制御部は、前記第２決定部が決定したＮ周期分の周期及びオン時間夫々の設定可能値を前記記憶部から読み出して前記発生部に設定するようにしてあることを特徴とする請求項３に記載の信号発生回路。
  5. 　請求項１から４の何れか１項に記載の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、
    　前記信号発生装置が備える制御部は、前記検出部が検出した電圧に基づいて前記目標のデューティを算出する第３算出部を有することを特徴とする電圧変換装置。
  6. 　設定された値に応じた周期及びオン時間を有する信号を発生する発生部と、目標のデューティに応じて前記発生部に設定可能な周期及びオン時間夫々の設定可能値を設定する制御部とを備え、前記発生部は、外部の電圧変換回路に対してＰＷＭ信号を発生させ、前記電圧変換回路をＰＷＭ制御することにより電圧を変換させる信号発生回路で前記信号を発生させる方法において、
    　前記信号のＮ周期（Ｎは２以上の自然数）毎に、所定の周期及び前記目標のデューティの積に近いオン時間を有する信号を発生させるように、前記発生部に設定するオン時間の設定可能値を決定し、
    　決定したオン時間の設定可能値に応じて発生する信号のオン時間を前記目標のデューティで除して得られる周期のＮ周期分の総和を算出し、
    　算出した総和に近い周期を有する信号を発生させる周期の設定可能値を特定し、
    　特定した設定可能値をＮで除して商及び剰余を算出し、
    　算出した商及び剰余に基づいて、前記発生部に設定するＮ周期分の周期の設定可能値を決定する
    　ことを特徴とする信号発生方法。
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