WO2016059871A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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    • H10D62/157—Impurity concentrations or distributions

Definitions

  • the present invention relates to a silicon carbide semiconductor device formed using a wide band gap substrate and a method for manufacturing the same.
  • silicon has been used as a constituent material of power semiconductor devices that control high voltage and large current.
  • power semiconductor devices such as bipolar transistors, IGBTs (insulated gate bipolar transistors), MOSFETs (insulated gate field effect transistors), and these are properly used in accordance with applications.
  • bipolar transistors and IGBTs have a higher current density than MOSFETs and can increase current, but they cannot perform high-speed switching operations.
  • the bipolar transistor is limited in use at a switching frequency of about several kHz
  • the IGBT is limited in use at a switching frequency of about several tens of kHz.
  • a power MOSFET has a lower current density than a bipolar transistor or IGBT and is difficult to increase in current, but can perform a high-speed switching operation up to several MHz.
  • SiC silicon carbide
  • Silicon carbide is a chemically very stable semiconductor material, has a wide band gap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures. Silicon carbide is expected to be a semiconductor material that can achieve high breakdown voltage and low on-resistance because the maximum electric field strength is one digit or more larger than that of silicon. Such features of silicon carbide also apply to, for example, gallium nitride (GaN), which is a semiconductor having a wide band gap (hereinafter referred to as a wide band gap semiconductor). As described above, a semiconductor device having a high breakdown voltage by using a wide band gap semiconductor is disclosed (for example, Non-Patent Document 2).
  • GaN gallium nitride
  • a high voltage is applied not only to an active region where an element structure is formed, but also to a voltage structure part that is provided in the periphery of the active region and retains a withstand voltage, and an electric field concentrates on the voltage structure part.
  • the breakdown voltage of the high breakdown voltage semiconductor device is determined by the impurity concentration, thickness, and electric field strength of the semiconductor.
  • the breakdown tolerance determined by the characteristic features of the semiconductor is equal from the active region to the breakdown voltage structure. For this reason, when an electric field concentrates on a pressure
  • FIG. 22 is a main part cross-sectional view of conventional silicon carbide semiconductor device 200.
  • This silicon carbide semiconductor device 200 is exemplified by an N-channel MOSFET which is a switching device.
  • silicon carbide may be referred to as SiC.
  • Silicon carbide semiconductor device 200 includes an n-type SiC layer 52 disposed on the surface of n-type SiC substrate 51, a plurality of p-type regions 60 disposed on the surface of n-type SiC layer 52, and p-type region 60 A p-type SiC layer 61 is provided. Further, an n-type region 62 to be a JFET (junction field effect transistor) region disposed in the p-type SiC layer 61 on the n-type SiC layer 52 where the p-type region 60 is not formed, and the surface of the p-type SiC layer 61 Are provided with an n-type source region 54 and a p-type contact region 55. A source electrode 58 is provided on the surfaces of the n-type source region 54 and the p-type contact region 55.
  • JFET junction field effect transistor
  • a gate electrode 57 disposed on the surface of the p-type SiC layer 61 sandwiched between the n-type source region 54 and the n-type region 62 via the gate insulating film 56 and disposed on the back side of the n-type SiC substrate 51.
  • a drain electrode 59 is provided.
  • silicon carbide semiconductor device 200 when a voltage equal to or lower than the gate threshold is applied to gate electrode 57 with a positive voltage applied to drain electrode 59 with respect to source electrode 58, p-type region 60 and n-type are applied.
  • the pn junction between the SiC layer 52 or the p-type SiC layer 61 and the n-type region 62 is reverse-biased, the breakdown voltage of the active region 201 is ensured, and no current flows.
  • Silicon carbide semiconductor device 200 can perform a switching operation by a voltage applied to gate electrode 57.
  • the p regions 81 and 82 and the p-type region sandwich the stepped portion.
  • the electric field sharing of 60 is different, and the stepped portion 90 causes a decrease in breakdown voltage.
  • the breakdown voltage is reduced due to the shape of the stepped portion 90 generated when the p-type SiC layer 61 is etched and the variation in impurity concentration on the surfaces of the p regions 81 and 82.
  • the thickness of the n type SiC layer 52 under the p regions 81 and 82 is reduced.
  • the avalanche is likely to occur at 81 and 82, and the breakdown voltage at the breakdown voltage structure 202 is lower than that of the active region 201.
  • the area of the breakdown voltage structure 202 is smaller than that of the active region 201, the current density due to avalanche becomes excessive, and avalanche breakdown is likely to occur.
  • An object of the present invention is to provide a silicon carbide semiconductor device that solves the above-described problems and prevents a decrease in breakdown voltage in a breakdown voltage structure and a method for manufacturing the same.
  • the second conductivity type second base region, the first conductivity type source region, and the second conductivity type contact region may be disposed on the first base region.
  • the contact region of the second conductivity type may be higher in concentration than the second base region.
  • the silicon carbide semiconductor device may include a first conductivity type second drift region.
  • the first conductivity type second drift region may be disposed between the second base region and the first silicon carbide epitaxial layer sandwiched between the first base regions.
  • the silicon carbide semiconductor device may include a gate electrode.
  • the gate electrode may be disposed on the second base region sandwiched between the source region and the second drift region via a gate insulating film.
  • the silicon carbide semiconductor device may include a source electrode.
  • the source electrode may be electrically connected to the source region and the contact region.
  • the silicon carbide semiconductor device may include a drain electrode.
  • the drain electrode may be electrically connected to the silicon carbide substrate.
  • the silicon carbide semiconductor device may include a step portion. The step portion may be disposed on the outer periphery of the second base region and deeper than the bottom surface of the second base region and shallower than the bottom surface of the first base region.
  • the silicon carbide semiconductor device may include a first semiconductor region (p region 33) of the second conductivity type.
  • the second conductivity type first semiconductor region (p region 33) may be disposed on the surface layer of the first silicon carbide epitaxial layer, and may be in contact with the stepped portion, the second base region, and the first base region.
  • the silicon carbide semiconductor device may include a second conductivity type second semiconductor region (p region 31).
  • the second semiconductor region (p region 31) of the second conductivity type may be disposed on the surface layer of the first silicon carbide epitaxial layer below the bottom surface of the step portion and may be in contact with the first semiconductor region.
  • the silicon carbide semiconductor device may include a second conductivity type third semiconductor region (p region 32).
  • the third semiconductor region (p region 32) of the second conductivity type may be disposed on the surface layer of the first silicon carbide epitaxial layer below the bottom surface of the stepped portion and may be in contact with the second semiconductor region.
  • the bottom surface of the first semiconductor region and the bottom surface of the first base region may be connected substantially flat.
  • the impurity concentration of the first semiconductor region, the second semiconductor region, and the third semiconductor region may be lower than that of the first base region.
  • the impurity concentration of the first semiconductor region may be higher than the impurity concentration of the second semiconductor region and the third semiconductor region.
  • the impurity concentration of the first base region may be 4 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the difference between the bottom surfaces of the first base region, the first semiconductor region, the second semiconductor region, and the three semiconductor regions may be within ⁇ 0.1 ⁇ m.
  • the impurity concentration of the first semiconductor region may be 2 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration of the second semiconductor region and the third semiconductor region may be 1 ⁇ 10 16 cm ⁇ 3 or more and 9 ⁇ 10 16 cm ⁇ 3 or less.
  • a method for manufacturing a silicon carbide semiconductor device includes: a plurality of second conductivity type first base regions; a second conductivity type first semiconductor region; a second conductivity type second semiconductor region; and a second conductivity type third semiconductor region. May be formed so as to be in contact with each other. In this step, ions may be selectively implanted into the surface layer of the first conductivity type first silicon carbide epitaxial layer serving as the first drift region.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming the bottom surface of the first semiconductor region and the bottom surface of the first base region by connecting them substantially flat.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming a second conductivity type second silicon carbide epitaxial layer on the first silicon carbide epitaxial layer.
  • the method for manufacturing a silicon carbide semiconductor device may include a step of forming a first conductivity type source region and a second conductivity type contact region. In this step, ions may be selectively implanted into the second silicon carbide epitaxial layer on the first base region.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming a first conductivity type second drift region. In this step, ions may be implanted into the second silicon carbide epitaxial layer on the first silicon carbide epitaxial layer sandwiched between the first base regions.
  • the method for manufacturing a silicon carbide semiconductor device may include a step of setting a portion where ions are not implanted as a second base region.
  • the method for manufacturing a silicon carbide semiconductor device includes: the second silicon carbide epitaxial layer formed on the first semiconductor region, the second semiconductor region, the third semiconductor region, and the first silicon carbide epitaxial layer in an outer peripheral portion; May be removed by etching.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming the step portion at the position of the first semiconductor region.
  • the stepped portion may be deeper than the bottom surface of the second silicon carbide epitaxial layer and shallower than the bottom surface of the first base region.
  • the impurity concentration of the first semiconductor region, the second semiconductor region, and the third semiconductor region may be lower than the impurity concentration of the first base region.
  • the impurity concentration of the first semiconductor region may be higher than the impurity concentration of the second semiconductor region and the third semiconductor region.
  • the impurity concentration of the first base region may be 4 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • a method of manufacturing a silicon carbide semiconductor device includes: a plurality of second conductivity type first base regions; a second conductivity type second semiconductor region separated from the first base region; and a second conductivity type adjacent to the second semiconductor region. Forming a third semiconductor region. In this step, ions may be selectively implanted into the surface layer of the first conductivity type first silicon carbide epitaxial layer serving as the first drift region.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming a second conductivity type second silicon carbide epitaxial layer on the first silicon carbide epitaxial layer.
  • the method for manufacturing a silicon carbide semiconductor device may include a step of forming a first conductivity type source region and a second conductivity type contact region.
  • ions may be selectively implanted into the second silicon carbide epitaxial layer on the first base region.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming a first conductivity type second drift region. In this step, ions may be implanted into the second silicon carbide epitaxial layer on the first silicon carbide epitaxial layer sandwiched between the first base regions.
  • the method for manufacturing a silicon carbide semiconductor device may include a step of setting a portion where ions are not implanted as a second base region.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of removing the second silicon carbide epitaxial layer on the outer peripheral side from the end portion of the first base region by etching.
  • the method for manufacturing a silicon carbide semiconductor device may include a step of forming a stepped portion between the first base and the second semiconductor region.
  • the stepped portion may be deeper than the bottom surface of the second silicon carbide epitaxial layer and shallower than the bottom surface of the first base region.
  • the method for manufacturing the silicon carbide semiconductor device may include a step of forming the first semiconductor region.
  • the first semiconductor region may be connected to the surface layer of the first silicon carbide epitaxial layer below the stepped portion, to the first base region, the second base region, and the second semiconductor region.
  • the first semiconductor region may be connected substantially flat with the bottom of the first base region.
  • the impurity concentration of the first semiconductor region, the second semiconductor region, and the third semiconductor region may be lower than the impurity concentration of the first base region.
  • the impurity concentration of the first semiconductor region may be higher than the impurity concentration of the second semiconductor region and the third semiconductor region.
  • the impurity concentration of the first base region may be 4 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the present invention it is possible to provide a silicon carbide semiconductor device and a method for manufacturing the same, in which a breakdown voltage drop in the breakdown voltage structure portion is prevented.
  • FIG. 4 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 3.
  • FIG. 5 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 4.
  • FIG. 4 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 4.
  • FIG. 6 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 5.
  • FIG. 7 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 6.
  • FIG. 8 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 7.
  • FIG. 9 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 8.
  • FIG. 10 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 9.
  • FIG. 9 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 9.
  • FIG. 9 is a main-portion manufacturing process cross-section
  • FIG. 11 is a cross-sectional view showing a main part manufacturing process of silicon carbide semiconductor device 100 according to Embodiment 2 of the present invention, following FIG. 10.
  • FIG. 12 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 11.
  • FIG. 13 is a cross-sectional view showing a main part manufacturing process of silicon carbide semiconductor device 100 according to Embodiment 2 of the present invention, following FIG. 12.
  • FIG. 14 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the second embodiment of the present invention continued from FIG. 13.
  • FIG. 15 is a cross-sectional view showing a main part manufacturing process of silicon carbide semiconductor device 100 according to Embodiment 2 of the present invention, following FIG. 14.
  • FIG. 4 is a main-portion manufacturing process sectional view of the silicon carbide semiconductor device 100 according to the third embodiment of the present invention continued from FIG.
  • FIG. 17 is a main-portion manufacturing process sectional view of the silicon carbide semiconductor device 100 according to the third embodiment of the present invention continued from FIG.
  • FIG. 18 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the third embodiment of the present invention continued from FIG.
  • FIG. 19 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the third embodiment of the present invention continued from FIG. 18.
  • FIG. 18 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 according to the third embodiment of the present invention continued from FIG. 18.
  • FIG. 18 is a main-portion manufacturing process cross-sectional view of the
  • FIG. 20 is a main-portion manufacturing process cross-sectional view of the silicon carbide semiconductor device 100 in accordance with Embodiment 3 of the present invention continued from FIG.
  • FIG. 20 is a cross-sectional view showing the main part manufacturing process of silicon carbide semiconductor device 100 according to Embodiment 3 of the present invention, following FIG. 20.
  • FIG. 10 is a main part sectional view of a conventional silicon carbide semiconductor device 200.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the direction perpendicular to the substrate plane of n-type silicon carbide substrate 1 and directed from drain electrode 9 to protective film 15 is referred to as “upper”.
  • the direction opposite to “up” is referred to as “down”.
  • the surface means the upper surface of the substrate, layer, region, electrode and film.
  • the back surface means the lower surface of the substrate, layer, region, electrode and film.
  • (Embodiment 1) 1 is a cross-sectional view of a main part of a silicon carbide semiconductor device 100 according to Embodiment 1 of the present invention.
  • a MOSFET having a vertical planar gate structure is taken as an example.
  • Silicon carbide semiconductor device 100 has a high concentration n-type silicon carbide substrate 1 serving as an n drain layer, and a first n drift region having a lower concentration than n-type silicon carbide substrate 1 disposed on the surface of n silicon carbide substrate 1.
  • An n-type silicon carbide epitaxial layer 2 and a high-concentration first p base region 10 formed by ion implantation are provided on the surface layer of n-type silicon carbide epitaxial layer 2.
  • a second p base region 11, an n source region 4, a p contact region 5, and a second n drift region 12 are provided on the first p base region 10.
  • a gate electrode 7 is provided on the second p base region 11 sandwiched between the n source region 4 and the second n drift region 12 via the gate insulating film 6.
  • Interlayer insulating film 14 disposed on gate electrode 7, source electrode 8 disposed on interlayer insulating film 14 and connected to n source region 4 and p contact region 5, and surface protective film 15 covering the outermost surface. .
  • the pressure-resistant structure portion 102 is provided with a stepped portion 40 that is disposed on the outer peripheral portion of the second p base region 11 and deeper than the bottom surface of the second p base region 11. Then, the second p base region 11 is covered with an interlayer insulating film 14 through a thick insulating film 13 from the outer periphery. A p region 33 disposed in the surface layer of the n-type silicon carbide epitaxial layer 2 is provided in the lower portion near the step portion 40 in contact with the second p base region 11 and the first p base region 10.
  • the p region 33 is an electric field relaxation region that prevents a decrease in breakdown voltage at the stepped portion 40 and also functions as JTE. Further, the p regions 31 and 32 constitute a JTE (Junction Terminal Extension) of the breakdown voltage structure 102.
  • the n-type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N).
  • N type silicon carbide epitaxial layer 2 is an n type drift layer (first n drift region) doped with nitrogen, for example, having an impurity concentration lower than that of n type silicon carbide substrate 1.
  • the first p base region 10 is doped with, for example, aluminum so that its impurity concentration is 4 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the depth of the first p base region 10 is, for example, about 0.5 ⁇ m.
  • the second p base region 11 is, for example, a p-type silicon carbide epitaxial layer 11a doped with aluminum, and has an impurity concentration of, for example, about 2 ⁇ 10 16 cm ⁇ 3 and a thickness of about 0.5 ⁇ m.
  • Second n drift region 12 is a JFET region, and is formed by ion implantation of nitrogen into p type silicon carbide epitaxial layer 11a which is second p base region 11. The dose is adjusted so that the impurity concentration of the second n drift region 12 is, for example, about 5.0 ⁇ 10 16 cm ⁇ 3 .
  • the thickness is, for example, about 0.6 ⁇ m.
  • the impurity concentration of the n source region 4 is higher than that of the second n drift region 12, and is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • the thickness of the gate insulating film 6 is, for example, about 100 nm.
  • the interlayer insulating film 14 is a phosphor glass film and has a thickness of, for example, 1.0 ⁇ m.
  • the source electrode 8 is an aluminum (Al—Si) film containing silicon at a rate of about 1%, for example, and the thickness thereof is, for example, about 5 ⁇ m.
  • the drain electrode 9 that is the back electrode is, for example, a laminated film of titanium, nickel, and gold (Au).
  • Silicon carbide semiconductor device 100 is provided with a stepped portion 40 that is disposed on the outer periphery of second p base region 11 and deeper than the bottom surface of second p base region 11.
  • the depth of the stepped portion 40 is about 0.4 ⁇ m to 0.7 ⁇ m, which is about 0.1 ⁇ m deeper than the depth of the second p base region 11.
  • a p region 33 that is an electric field relaxation region is provided in the vicinity of the stepped portion 40.
  • the impurity concentration of the p region 33 is lower than that of the first p base region 10 and higher than that of the p regions 31 and 32 constituting the breakdown voltage structure 102.
  • a preferable impurity concentration range of the p region 33 is preferably 2 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the p regions 31 and 32 preferably have an impurity concentration lower than that of the adjacent p region 33, and preferably 1 ⁇ 10 16 cm ⁇ 3 to 9 ⁇ 10 16 cm ⁇ 3 .
  • the purpose of making the stepped portion 40 deeper than the depth of the second p base region 11 and shallower than the depth of the first p base region 10 is to expose the p regions 31 and 32 serving as JTE on the bottom surface 40 a of the stepped portion 40.
  • the first p base region 10 is connected substantially flatly from the bottom surface 10a of the first p base region 10 to the bottom surfaces of the p regions 31 and 32 via the bottom surface 33a of the p region 33.
  • the difference between the bottom surfaces may be within ⁇ 0.1 ⁇ m.
  • the bottom surface from the p region 33 to the p regions 31 and 32 and the bottom surface of the first p base region 10 disposed in the active region are substantially flattened, and the impurity concentration of the p region 33 is made lower than that of the first p base region 10. .
  • the breakdown voltage of the breakdown voltage structure 102 can be made higher than the breakdown voltage of the active region 101, so that an avalanche always occurs in the first p base region 10.
  • the first p base region 10 tends to have a larger avalanche resistance compared to the p regions 31, 32, 33 due to its larger area. For this reason, there is an effect that the avalanche resistance can be increased by designing the first p base region 10 to break.
  • the breakdown voltage drop in the breakdown voltage structure 102 is suppressed, for example, 1200 V High breakdown voltage silicon carbide semiconductor device 100 of the breakdown voltage class can be manufactured.
  • FIG. 2 is a diagram showing the relationship between the impurity concentration of the first p base region and the breakdown voltage of the silicon carbide semiconductor device.
  • the vertical axis represents the breakdown voltage
  • the horizontal axis represents the impurity concentration of the first p base region.
  • the depth of the stepped portion 40 is 0.6 ⁇ m
  • the impurity concentration of the p region 33 is 1 ⁇ 10 17 cm ⁇ 3
  • the conditions such as planarization of the bottom surfaces of the p region 33 and the first p base region 10 are satisfied, and the first p base
  • the impurity concentration of the region 10 is 4 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less
  • avalanche in the breakdown voltage structure portion 102 is suppressed, and a high breakdown voltage exceeding 1600 V can be obtained.
  • high breakdown voltage silicon carbide semiconductor device 100 can be manufactured.
  • 3 to 15 are main part manufacturing step sectional views showing the manufacturing method of silicon carbide semiconductor device 100 according to the second embodiment of the present invention in the order of steps.
  • a first layer having a thickness of about 10 ⁇ m is doped on the (000-1) plane of the n-type silicon carbide substrate 1 with an impurity concentration of about 1.0 ⁇ 10 16 cm ⁇ 3 , for example.
  • N-type silicon carbide epitaxial layer 2 to be a 1n drift region is grown.
  • the p regions 31 and 32 of the breakdown voltage structure 102 and the first p base region 10 and the p region 31 of the active region 101 are formed on the surface layer of the n-type silicon carbide epitaxial layer 2 by photolithography and ion implantation. And a first p base region 10 are selectively formed in contact with the p region 33 to be an electric field relaxation region.
  • the dopant is aluminum, and the dose is set so that the impurity concentration of the first p base region 10 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the impurity concentration of the p regions 31 and 32 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 9 ⁇ 10 16 cm ⁇ 3, and the impurity concentration of the p region 33 is between the first p base region 10 and the p regions 31 and 32.
  • the range is from 2 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the depth of the first p base region 10 is about 0.5 ⁇ m.
  • a p-type silicon carbide epitaxial layer 11a to be the second p base region 11 is formed on the surface of the n-type silicon carbide epitaxial layer 2 in which the first p base region 10 is formed with a thickness of about 0.5 ⁇ m, for example.
  • the growth is performed with an impurity concentration of about 2.0 ⁇ 10 16 cm ⁇ 3 .
  • the conductivity type of the p-type silicon carbide epitaxial layer 11a on the n-type silicon carbide epitaxial layer 2 sandwiched between the first p base regions 10 by photolithography and ion implantation and the heat treatment shown in FIG. are inverted to selectively form the second n drift region 12.
  • the dopant is nitrogen
  • the dose is set so that the impurity concentration of the second n drift region 12 is about 5.0 ⁇ 10 16 cm ⁇ 3 .
  • the depth of the second n drift region 12 is, for example, about 0.6 ⁇ m.
  • the p-type silicon carbide epitaxial layer 11a includes the second p base region 11, the p contact region 5, the n source region 4, the second p base region 11, and the second n
  • the drift region 12, the second p base region 11, the n source region 4, the p contact region 5, and the second p base region 11 are repeatedly formed in contact with each other.
  • p-type silicon carbide epitaxial layer 11 a (p base region 11) is formed at a depth reaching p regions 31 and 32 to be breakdown voltage structure portion 102 and part of p region 33 that is an electric field relaxation region.
  • the etching depth is, for example, about 0.4 to 0.7 ⁇ m.
  • the n source region 4, the p contact region 5, the second n drift region 12, the first p base region 10, the p regions 31 and 32 of the breakdown voltage structure 102, and the p region 33 that is an electric field relaxation region are simultaneously formed.
  • Heat treatment (annealing) for activation is performed.
  • the heat treatment temperature and heat treatment time at this time are, for example, about 1620 ° C. and about 2 minutes, respectively.
  • the order in which the n source region 4, the p contact region 5, and the second n drift region 12 are formed can be variously changed. Each region is formed by this collective heat treatment.
  • the surface of the p-type silicon carbide epitaxial layer 11a on which the second p base region 11, the n source region 4, the p contact region 5, and the second n drift region 12 are formed is thermally oxidized to form a gate insulating film.
  • 6 gate oxide film
  • This thermal oxidation is performed by heat treatment at a temperature of about 1000 ° C. in a mixed atmosphere of oxygen and hydrogen. Thereby, each region is covered with the gate insulating film 6. At this time, the insulating film 13 is also formed.
  • a polycrystalline silicon layer doped with, for example, phosphorus (P) is formed on the gate insulating film 6. Subsequently, the polycrystalline silicon layer is patterned and selectively removed to form the gate electrode 7.
  • phosphorous glass PSG: Phosphosilicate Glass
  • the interlayer insulating film 14 and the gate insulating film 6 are patterned and selectively removed to form a contact hole 14a, and the n source region 4 and the p contact region 5 are exposed.
  • heat treatment for planarizing the interlayer insulating film 14 is performed.
  • the source electrode 8 is selectively formed by photolithography.
  • a nickel film is selectively formed in the contact hole as a contact electrode (not shown), and then heat-treated at a temperature of about 970 ° C., for example, to form the n source region 4 and the p contact region 5 and the contact electrode.
  • An ohmic junction is formed.
  • the source electrode 8 is embedded, and the contact electrode and the source electrode 8 are brought into contact with each other.
  • the source electrode 8 is formed of aluminum containing silicon (Al—Si) at a rate of, for example, about 1% after the back surface contact annealing, and the thickness thereof is, for example, about 5 ⁇ m.
  • FIGS. 16 to 21 are cross-sectional views showing a main part manufacturing process showing the silicon carbide semiconductor device 100 according to the third embodiment of the present invention in the order of the processes.
  • the step region 40 is formed at the end of the first p base region 10 and then the p region 33 to be an electric field relaxation region is formed.
  • the bottom surface 10a of the first p base region and the bottom surface 33a of the p region 33 are connected substantially flat.
  • the first p base region 10 of the active region 101 is formed on the surface layer of the n-type silicon carbide epitaxial layer 2 by photolithography and ion implantation and the heat treatment shown in FIG.
  • a p-type silicon carbide epitaxial layer 11 a to be the second p base region 11 is formed on the surface of the n-type silicon carbide epitaxial layer 2 in which the first p base region 10 is formed.
  • the conductivity type of the p-type silicon carbide epitaxial layer 11a on the n-type silicon carbide epitaxial layer 2 sandwiched between the first p base regions 10 by photolithography and ion implantation and the heat treatment shown in FIG. are inverted to selectively form the second n drift region 12.
  • n source region 4 is selectively formed apart from second n drift region 12 in p type silicon carbide epitaxial layer 11 a by photolithography and ion implantation and heat treatment in the step of FIG. 21.
  • the p contact region 5 is selectively formed in contact with the n source region 4 by photolithography and ion implantation.
  • the p-type silicon carbide epitaxial layer 11 a in which these regions are not formed becomes the second p base region 11.
  • the p-type silicon carbide epitaxial layer 11a includes the second p base region 11, the p contact region 5, the n source region 4, the second p base region 11, and the second n
  • the drift region 12, the second p base region 11, the n source region 4, the p contact region 5, and the second p base region 11 are repeatedly formed in contact with each other.
  • the stepped portion 40 is formed by etching the p-type silicon carbide epitaxial layer 11a (second p base region 11) from the end of the first p base region 10 toward the outer periphery.
  • p regions 31 and 32 to be the breakdown voltage structure portion 102 are formed under the bottom surface 40 a of the step portion 40 by photolithography, ion implantation, and heat treatment, and the p region 31 and the first p base region 10 are formed.
  • a p region 33 which is an electric field relaxation region to be connected is formed.
  • the bottom surface 10a of the first p base region 10 and the bottom surface 33a of the p region 33 are connected substantially flat.
  • the bottom surface 10a of the first p base region 10 and the bottom surface 33a of the p region 33 can be connected substantially flat by changing the acceleration voltage to the tapered surface of the stepped portion 40 and implanting ions.

Landscapes

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  • Recrystallisation Techniques (AREA)

Abstract

　耐圧構造部での耐圧低下を防止した炭化珪素半導体装置およびその製造方法を提供する。ｐ領域３１，３２と第１ｐベース領域１０に接続する電界緩和領域であるｐ領域３３を段差部４０下に配置し、ｐ領域３１，３２，３３と第１ｐベース領域１０のそれぞれの底面を略平坦に接続する。第１ベース領域の不純物濃度は４×１０１７ｃｍ－３以上とし、ｐ領域３３の不純物濃度を第１ベース領域１０より低く、且つｐ領域３１，３２よりも高い値に設定することで、耐圧構造部１０２での耐圧低下を防止できる。

Description

炭化珪素半導体装置およびその製造方法
　この発明は、ワイドバンドギャップ基板を用いて形成された炭化珪素半導体装置およびその製造方法に関する。
　従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
　例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速スイッチング動作ができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
　市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強い。このため、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではシリコンの材料限界に近いところまで開発が進んでいる。そこで、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、非特許文献１）。
　炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度がシリコンより１桁以上大きいため、高耐圧化と低オン抵抗を図ることができる半導体材料として期待される。このような炭化珪素の特長は、バンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このように、ワイドバンドギャップ半導体を用いることにより、高耐圧化を図った半導体装置が開示されている（例えば、非特許文献２）。
　高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部に電界が集中することにより、耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。
　耐圧構造部の電界を緩和または分散させることで耐圧を向上させた高耐圧半導体装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フローティングリミッティングリング（ＦＬＲ：Ｆｌｏａｔｉｎｇ ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの終端構造を耐圧構造部に形成した半導体装置が開示されている。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が開示されている（例えば、特許文献１，２）。
　図２２は、従来の炭化珪素半導体装置２００の要部断面図である。この炭化珪素半導体装置２００は、スイッチングデバイスであるＮチャネルのＭＯＳＦＥＴを例に挙げた。以下の説明において、炭化珪素をＳｉＣと称すこともある。
　この炭化珪素半導体装置２００は、ｎ型ＳｉＣ基板５１の表面に配置されるｎ型ＳｉＣ層５２と、そのｎ型ＳｉＣ層５２表面に配置される複数のｐ型領域６０と、ｐ型領域６０上に配置されるｐ型ＳｉＣ層６１を備える。更にｐ型領域６０が形成されていないｎ型ＳｉＣ層５２上のｐ型ＳｉＣ層６１に配置されるＪＦＥＴ（接合型電界効果トランジスタ）領域となるｎ型領域６２と、ｐ型ＳｉＣ層６１の表面に配置されるｎ型ソース領域５４とｐ型コンタクト領域５５を備える。ｎ型ソース領域５４とｐ型コンタクト領域５５との表面に配置されるソース電極５８を備える。
　またｎ型ソース領域５４とｎ型領域６２に挟まれたｐ型ＳｉＣ層６１の表面にゲート絶縁膜５６を介して配置されるゲート電極５７と、ｎ型ＳｉＣ基板５１の裏面側に配置されるドレイン電極５９を備える。
　この炭化珪素半導体装置２００において、ソース電極５８に対しドレイン電極５９に正の電圧が印加された状態でゲート電極５７にゲート閾値以下の電圧が印加される場合には、ｐ型領域６０とｎ型ＳｉＣ層５２或いはｐ型ＳｉＣ層６１とｎ型領域６２の間のｐｎ接合が逆バイアスされた状態であり、活性領域２０１の耐圧が確保されて電流は流れない。
　一方、ゲート電極５７にゲート閾値以上の電圧を印加すると、ゲート電極５７直下のｐ型ＳｉＣ層６１の表面には反転層（ｎチャネル）が形成されて電流が流れる。ゲート電極５７に印加する電圧によって炭化珪素半導体装置２００がスイッチング動作を行うことができる。
　この炭化珪素半導体装置２００の耐圧構造部２０２は、ｐ型ＳｉＣ層６１の外周部が除去されている分だけ基板が薄くなっており、この基板の薄い部分にｐ領域８１、８２を備える。高電圧が印加された際、活性領域２０１以外での横方向での高電圧はこのｐ領域８１、８２とｎ型ＳｉＣ層５２の接合部分で維持する。尚、耐圧構造部２０２は、段差部９０より外周部に配置される。
特開２０１０－５０１４７号公報 特開２００６－１６５２２５号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティミウムセミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ－Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１－１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコンカーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド パブリッシング カンパニー（ＷｏｒｌｄＳｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
　しかし、図２２に示す炭化珪素半導体装置２００において、ドレイン電極５９に高電圧が印加された場合、ｐ型領域６０の不純物濃度が低くなると、段差部を挟んでｐ領域８１，８２とｐ型領域６０の電界分担が異なり、段差部９０で耐圧の低下を招く。また、ｐ型ＳｉＣ層６１をエッチングする際に発生する段差部９０の形状とｐ領域８１，８２の表面での不純物濃度のばらつきによって耐圧の低下を招く。
　また、図２２に示すようにｐ型領域６０の底面よりｐ領域８１，８２の底面が深い場合には、ｐ領域８１，８２下のｎ型ＳｉＣ層５２の厚さが薄くなるので、ｐ領域８１、８２でアバランシェが起こり易くなり、活性領域２０１より耐圧構造部２０２での耐圧は低下する。また、活性領域２０１に比べて耐圧構造部２０２の面積は小さいため、アバランシェによる電流密度が過大になり、アバランシェ破壊が起こり易い。
　また、特許文献１、２の構造では、段差部下のｎドリフト層の幅が狭いために、活性領域ではなく段差部を含む耐圧構造部でアバランシェが起こり易く耐圧低下を招くものと推察される。
　この発明の目的は、前記の課題を解決して、耐圧構造部での耐圧低下を防止した炭化珪素半導体装置およびその製造方法を提供することにある。
　（発明の一般的開示）炭化珪素半導体装置は、第１導電型の炭化珪素基板を備えてよい。炭化珪素半導体装置は、第１炭化珪素エピタキシャル層を備えてよい。第１炭化珪素エピタキシャル層は、炭化珪素基板の表面に配置され炭化珪素基板より低濃度の第１導電型の第１ドリフト領域となってよい。炭化珪素半導体装置は、複数の第２導電型の第１ベース領域を備えてよい。複数の第２導電型の第１ベース領域は、第１炭化珪素エピタキシャル層の表面層に配置されてよい。炭化珪素半導体装置は、第２導電型の第２ベース領域を備えてよく、第１導電型のソース領域を備えてもよく、第２導電型のコンタクト領域を備えてもよい。第２導電型の第２ベース領域、第１導電型のソース領域および第２導電型のコンタクト領域は、第１ベース領域上に配置されてよい。第２導電型のコンタクト領域は、第２ベース領域より高濃度であってよい。炭化珪素半導体装置は、第１導電型の第２ドリフト領域を備えてよい。第１導電型の第２ドリフト領域は、第１ベース領域に挟まれた第１炭化珪素エピタキシャル層上に第２ベース領域に挟まれて配置されてよい。炭化珪素半導体装置は、ゲート電極を備えてよい。ゲート電極は、ソース領域と第２ドリフト領域に挟まれた第２ベース領域上にゲート絶縁膜を介して配置されてよい。炭化珪素半導体装置は、ソース電極を備えてよい。ソース電極は、ソース領域とコンタクト領域に電気的に接続してよい。炭化珪素半導体装置は、ドレイン電極を備えてよい。ドレイン電極は、炭化珪素基板に電気的に接続してよい。炭化珪素半導体装置は、段差部を備えてよい。段差部は、第２ベース領域の外周部に配置され第２ベース領域の底面より深く第１ベース領域の底面より浅くてよい。炭化珪素半導体装置は、第２導電型の第１半導体領域（ｐ領域３３）を備えてよい。第２導電型の第１半導体領域（ｐ領域３３）は、第１炭化珪素エピタキシャル層の表面層に配置され、段差部と第２ベース領域と第１ベース領域に接してよい。炭化珪素半導体装置は、第２導電型の第２半導体領域（ｐ領域３１）を備えてよい。第２導電型の第２半導体領域（ｐ領域３１）は、段差部の底面下の第１炭化珪素エピタキシャル層の表面層に配置され第１半導体領域に接してよい。炭化珪素半導体装置は、第２導電型の第３半導体領域（ｐ領域３２）を備えてよい。第２導電型の第３半導体領域（ｐ領域３２）は、段差部の底面下の第１炭化珪素エピタキシャル層の表面層に配置され第２半導体領域に接してよい。第１半導体領域の底面と第１ベース領域の底面は略平坦に接続されていてよい。第１半導体領域、第２半導体領域および３半導体領域の不純物濃度は第１ベース領域より低くてよい。第１半導体領域の不純物濃度は第２半導体領域および第３半導体領域の不純物濃度より高くてよい。第１ベース領域の不純物濃度は４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。
　第１ベース領域、第１半導体領域、第２半導体領域、および３半導体領域、それぞれの底面の差は±０．１μｍ以内であってよい。第１半導体領域の不純物濃度が２×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下であってよい。第２半導体領域および第３半導体領域の不純物濃度が１×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であってよい。
　炭化珪素半導体装置の製造方法は、複数の第２導電型の第１ベース領域、第２導電型の第１半導体領域、第２導電型の第２半導体領域および第２導電型の第３半導体領域を互いに接するように形成する工程を有してよい。当該工程において、第１ドリフト領域となる第１導電型の第１炭化珪素エピタキシャル層の表面層に選択的にイオン注入してよい。炭化珪素半導体装置の製造方法は、第１半導体領域の底面と第１ベース領域の底面を略平坦に接続して形成する工程を有してよい。炭化珪素半導体装置の製造方法は、第１炭化珪素エピタキシャル層上に第２導電型の第２炭化珪素エピタキシャル層を形成する工程を有してよい。炭化珪素半導体装置の製造方法は、第１導電型のソース領域、第２導電型のコンタクト領域を形成する工程を有してよい。当該工程において、第１ベース領域上の第２炭化珪素エピタキシャル層に選択的にイオン注入してよい。炭化珪素半導体装置の製造方法は、第１導電型の第２ドリフト領域を形成する工程を有してよい。当該工程において、第１ベース領域に挟まれた第１炭化珪素エピタキシャル層上の第２炭化珪素エピタキシャル層にイオン注入してよい。炭化珪素半導体装置の製造方法は、イオン注入されない個所を第２ベース領域とする工程を有してよい。炭化珪素半導体装置の製造方法は、前記第１半導体領域から、前記第２半導体領域、第３半導体領域および外周部の前記第１炭化珪素エピタキシャル層の上に形成された前記第２炭化珪素エピタキシャル層をエッチングで除去する工程を有してよい。炭化珪素半導体装置の製造方法は、段差部を第１半導体領域の位置に形成する工程を有してよい。段差部は、第２炭化珪素エピタキシャル層の底面より深く、第１ベース領域の底面より浅くてよい。第１半導体領域、第２半導体領域および第３半導体領域の不純物濃度は第１ベース領域の不純物濃度より低くてよい。第１半導体領域の不純物濃度は第２半導体領域および第３半導体領域の不純物濃度より高くてよい。第１ベース領域の不純物濃度を４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下にしてよい。
　炭化珪素半導体装置の製造方法は、複数の第２導電型の第１ベース領域と、第１ベース領域と離して第２導電型の第２半導体領域および第２半導体領域に隣接した第２導電型の第３半導体領域を形成する工程を有してよい。当該工程において、第１ドリフト領域となる第１導電型の第１炭化珪素エピタキシャル層の表面層に選択的にイオン注入してよい。炭化珪素半導体装置の製造方法は、第１炭化珪素エピタキシャル層上に第２導電型の第２炭化珪素エピタキシャル層を形成する工程を有してよい。炭化珪素半導体装置の製造方法は、第１導電型のソース領域、第２導電型のコンタクト領域を形成する工程を有してよい。当該工程において、第１ベース領域上の第２炭化珪素エピタキシャル層に選択的にイオン注入してよい。炭化珪素半導体装置の製造方法は、第１導電型の第２ドリフト領域を形成する工程を有してよい。当該工程において、第１ベース領域に挟まれた第１炭化珪素エピタキシャル層上の第２炭化珪素エピタキシャル層にイオン注入してよい。炭化珪素半導体装置の製造方法は、イオン注入されない個所を第２ベース領域とする工程を有してよい。炭化珪素半導体装置の製造方法は、第１ベース領域の端部より外周側の第２炭化珪素エピタキシャル層をエッチングで除去する工程を有してよい。炭化珪素半導体装置の製造方法は、段差部を第１ベースと第２半導体領域との間に形成する工程を有してよい。当該工程において、段差部は、第２炭化珪素エピタキシャル層の底面より深く第１ベース領域の底面より浅くてよい。炭化珪素半導体装置の製造方法は、第１半導体領域を形成する工程を有してよい。当該工程において、第１半導体領域は、段差部下の第１炭化珪素エピタキシャル層の表面層に、第１ベース領域、第２ベース領域および第２半導体領域に接続してよい。第１半導体領域は、第１ベース領域の底部と略平坦に接続してよい。第１半導体領域、第２半導体領域および第３半導体領域の不純物濃度は第１ベース領域の不純物濃度より低くてよい。第１半導体領域の不純物濃度は第２半導体領域および第３半導体領域の不純物濃度より高くてよい。第１ベース領域の不純物濃度は４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。
　この発明により、耐圧構造部での耐圧低下を防止した炭化珪素半導体装置およびその製造方法を提供することができる。
この発明の実施の形態１に係る炭化珪素半導体装置１００の要部断面図である。 第１ｐベース領域の不純物濃度と炭化珪素半導体装置の耐圧の関係を示す図である。 この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図３に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図４に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図５に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図６に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図７に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図８に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図９に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１０に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１１に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１２に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１３に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１４に続く、この発明の実施の形態２に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図４に続く、この発明の実施の形態３に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１６に続く、この発明の実施の形態３に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１７に続く、この発明の実施の形態３に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１８に続く、この発明の実施の形態３に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図１９に続く、この発明の実施の形態３に係る炭化珪素半導体装置１００の要部製造工程断面図である。 図２０に続く、この発明の実施の形態３に係る炭化珪素半導体装置１００の要部製造工程断面図である。 従来の炭化珪素半導体装置２００の要部断面図である。
　以下の実施の形態では、第１導電型をｎ型、第２導電型をｐ型とした。勿論、これと逆の場合もある。なお、本明細書において、ｎ型炭化珪素基板１の基板平面に垂直な方向であって、ドレイン電極９から保護膜１５に向かう方向を「上」と称する。「上」と逆の方向を「下」と称する。また、表面とは、基板、層、領域、電極および膜における上側の面を意味する。またさらに、裏面とは、基板、層、領域、電極および膜における下側の面を意味する。
（実施の形態１）
　図１は、この発明の実施の形態１に係る炭化珪素半導体装置１００の要部断面図である。ここでは炭化珪素半導体装置１００として、縦型プレーナゲート構造のＭＯＳＦＥＴを例に挙げた。
　この炭化珪素半導体装置１００は、ｎドレイン層となる高濃度のｎ型炭化珪素基板１と、ｎ炭化珪素基板１の表面に配置されｎ型炭化珪素基板１より低濃度の第１ｎドリフト領域となるｎ型炭化珪素エピタキシャル層２と、ｎ型炭化珪素エピタキシャル層２の表面層に配置されイオン注入で形成される高濃度である第１ｐベース領域１０を備える。また、第１ｐベース領域１０上に配置される第２ｐベース領域１１、ｎソース領域４、ｐコンタクト領域５、第２ｎドリフト領域１２を備える。ｎソース領域４と第２ｎドリフト領域１２に挟まれた第２ｐベース領域１１上にゲート絶縁膜６を介して配置されるゲート電極７を備える。ゲート電極７上に配置される層間絶縁膜１４と、層間絶縁膜１４上に配置されｎソース領域４およびｐコンタクト領域５に接続するソース電極８と、最表面を被覆する表面保護膜１５を備える。
　耐圧構造部１０２には、第２ｐベース領域１１の外周部に配置され第２ｐベース領域１１の底面より深い段差部４０が設けられる。そして、第２ｐベース領域１１から外周部にかけて、厚い絶縁膜１３を介して層間絶縁膜１４で覆われている。段差部４０付近の下部には、前記第２ｐベース領域１１と第１ｐベース領域１０に接してｎ型炭化珪素エピタキシャル層２の表面層に配置されるｐ領域３３を備える。ｐ領域３３に接して段差部４０の底面４０ａ下に配置されるｐ領域３１と、ｐ領域３１に隣接して底面４０ａ下に配置されるｐ領域３２を備える。ｐ領域３３は、段差部４０での耐圧低下を防止するとともに、ＪＴＥとしても機能する電界緩和領域である。また、ｐ領域３１，３２は耐圧構造部１０２のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｌ Ｅｘｔｅｎｓｉｏｎ）を構成する。
　前記のｎ型炭化珪素基板１は、例えば、窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ型炭化珪素基板１より不純物濃度が低く、例えば窒素がドーピングされたｎ型ドリフト層（第１ｎドリフト領域）である。前記の第１ｐベース領域１０は、例えば、アルミニウムをドーピングし、その不純物濃度を４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下にする。また、第１ｐベース領域１０の深さは、例えば、０．５μｍ程度である。第２ｐベース領域１１は、例えば、アルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層１１ａであり、その不純物濃度は、例えば、２×１０１６ｃｍ－３程度、厚さは０．５μｍ程度である。第２ｎドリフト領域１２はＪＦＥＴ領域であり、第２ｐベース領域１１であるｐ型炭化珪素エピタキシャル層１１ａに窒素をイオン注入して形成する。第２ｎドリフト領域１２の不純物濃度は、例えば、５．０×１０１６ｃｍ－３程度になるようにドーズ量を調整する。その厚さは、例えば、０．６μｍ程度である。ｎソース領域４の不純物濃度は第２ｎドリフト領域１２より高く、例えば、１×１０２０ｃｍ－３程度である。ゲート絶縁膜６の厚みは、例えば、１００ｎｍ程度である。層間絶縁膜１４はリンガラス膜であり、その厚さは、例えば、１．０μｍである。ソース電極８は、例えば、１％程度の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）膜であり、その厚さは、例えば、５μｍ程度である。裏面電極であるドレイン電極９は例えば、チタン、ニッケルおよび金（Ａｕ）の積層膜である。
　この炭化珪素半導体装置１００は、第２ｐベース領域１１の外周部に配置され第２ｐベース領域１１の底面より深い段差部４０を設ける。例えば、この段差部４０の深さは０．４μｍ～０．７μｍ程度であり、第２ｐベース領域１１の深さより０．１μｍ程度深い。そして、この段差部４０近傍に電界緩和領域であるｐ領域３３を設ける。ｐ領域３３の不純物濃度は第１ｐベース領域１０より低くし、耐圧構造部１０２を構成するｐ領域３１，３２より高くする。具体的には、ｐ領域３３の好適な不純物濃度範囲は２×１０１６ｃｍ－３～１×１０１７ｃｍ－３であることが好ましい。またｐ領域３１，３２は、隣接するｐ領域３３よりも不純物濃度が低いことが好ましく、好適には１×１０１６ｃｍ－３～９×１０１６ｃｍ－３が好ましい。段差部４０を第２ｐベース領域１１の深さより深く第１ｐベース領域１０の深さより浅くする目的は、段差部４０の底面４０ａにＪＴＥとなるｐ領域３１，３２を露出させるためである。
　さらに、第１ｐベース領域１０の底面１０ａから前記のｐ領域３３の底面３３ａを経由してｐ領域３１，３２の底面にかけて略平坦に接続する。ここで、略平坦とするためには、それぞれの底面の差を±０．１μｍ以内とすれば良い。このように、ｐ領域３３からｐ領域３１，３２にかけての底面と活性領域に配置される第１ｐベース領域１０の底面を略平坦化し、ｐ領域３３の不純物濃度を第１ｐベース領域１０より低くする。これにより、耐圧構造部１０２の耐圧を活性領域１０１の耐圧よりも高くできるので、アバランシェが必ず第１ｐベース領域１０で発生するようになる。一般に、第１ｐベース領域１０はｐ領域３１，３２，３３と比較して面積が広い分だけアバランシェ耐量が大きい傾向がある。このため、第１ｐベース領域１０で破壊するように設計することで、アバランシェ耐量を大きくすることができるという効果を奏する。また、この第１ｐベース領域１０の不純物濃度を４×１０１７ｃｍ－３以上、１×１０１８ｃｍ－３以下とすることで、耐圧構造部１０２での耐圧低下は抑制されて、例えば、１２００Ｖ耐圧クラスの高耐圧の炭化珪素半導体装置１００を製作することができる。
　図２は、第１ｐベース領域の不純物濃度と炭化珪素半導体装置の耐圧の関係を示す図である。縦軸は耐圧であり、横軸は第１ｐベース領域の不純物濃度である。段差部４０の深さを０．６μｍ、ｐ領域３３の不純物濃度を１×１０１７ｃｍ－３、ｐ領域３３と第１ｐベース領域１０の底面の平坦化などの条件を満たして、第１ｐベース領域１０の不純物濃度を４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下にすることで、耐圧構造部１０２でのアバランシェが抑制されて、１６００Ｖ超の高い耐圧を得ることができる。その結果、高耐圧の炭化珪素半導体装置１００を製作することができる。
（実施の形態２）
　図３～図１５は、この発明の実施の形態２に係る炭化珪素半導体装置１００の製造方法について、工程順に示した要部製造工程断面図である。
　まず、図３において、例えば２×１０１９ｃｍ－３程度の不純物濃度で窒素がドーピングされたｎ型炭化珪素基板１を用意する。ｎ型炭化珪素基板１は、主面が例えば＜１１－２０＞方向に４度程度のオフ角を有する（１０００－１）面であってもよい。
　次に、図４において、ｎ型炭化珪素基板１の（０００－１）面上に、例えば、１．０×１０１６ｃｍ－３程度の不純物濃度で窒素がドーピングされた厚さ１０μｍ程度の第１ｎドリフト領域となるｎ型炭化珪素エピタキシャル層２を成長させる。
　次に、図５において、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、耐圧構造部１０２のｐ領域３１，３２と活性領域１０１の第１ｐベース領域１０とｐ領域３１と第１ｐベース領域１０の間にそれぞれに接して電界緩和領域となるｐ領域３３を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、第１ｐベース領域１０の不純物濃度が、例えば、１．０×１０１８ｃｍ－３程度となるようにドーズ量を設定する。ｐ領域３１、３２の不純物濃度は、例えば、１×１０１６ｃｍ－３～９×１０１６ｃｍ－３とし、ｐ領域３３の不純物濃度は第１ｐベース領域１０とｐ領域３１，３２の間で、２×１０１６ｃｍ－３～１×１０１７ｃｍ－３の範囲にする。第１ｐベース領域１０深さは、０．５μｍ程度である。
　次に、図６において、第１ｐベース領域１０が形成されたｎ型炭化珪素エピタキシャル層２の表面に、第２ｐベース領域１１となるｐ型炭化珪素エピタキシャル層１１ａを、例えば０．５μｍ程度の厚さ、２．０×１０１６ｃｍ－３程度の不純物濃度で成長させる。
　次に、図７において、フォトリソグラフィおよびイオン注入と図１０に示す熱処理によって、第１ｐベース領域１０で挟まれたｎ型炭化珪素エピタキシャル層２上の前記のｐ型炭化珪素エピタキシャル層１１ａの導電型を反転させて、第２ｎドリフト領域１２を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、第２ｎドリフト領域１２の不純物濃度が５．０×１０１６ｃｍ－３程度となるようにドーズ量を設定する。第２ｎドリフト領域１２の深さは、例えば、０．６μｍ程度にする。
　次に、図８において、フォトリソグラフィおよびイオン注入と図１０の熱処理によって、ｐベース領域１１となるｐ型炭化珪素エピタキシャル層１１ａに、第２ｎドリフト領域１２と離してｎソース領域４を選択的に形成する。続いて、フォトリソグラフィおよびイオン注入によって、ｎソース領域４に接してｐコンタクト領域５を選択的に形成する。これによって、耐圧構造部１０２側から活性領域１０１に向かって、ｐ型炭化珪素エピタキシャル層１１ａには、第２ｐベース領域１１、ｐコンタクト領域５、ｎソース領域４、第２ｐベース領域１１、第２ｎドリフト領域１２、第２ｐベース領域１１、ｎソース領域４、ｐコンタクト領域５、第２ｐベース領域１１がそれぞれ接して繰り返して形成される。
　次に、図９において、耐圧構造部１０２となるｐ領域３１，３２および電界緩和領域であるｐ領域３３の一部に達する深さで、ｐ型炭化珪素エピタキシャル層１１ａ（ｐベース領域１１）をエッチングする。このエッチング深さは、例えば、０．４～０．７μｍ程度とする。このエッチングで活性領域１０１の表面高さより、耐圧構造部のｐ領域３１，３２および電界緩和領域のｐ領域３３の一部の表面高さが低くなる。段差部４０はｐ領域３３の位置に形成され、ｐ領域３３は第１ｐベース領域１０と第２ｐベース領域に接続する。
　次に、図１０において、ｎソース領域４、ｐコンタクト領域５、第２ｎドリフト領域１２、第１ｐベース領域１０、耐圧構造部１０２のｐ領域３１，３２および電界緩和領域であるｐ領域３３を同時に活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、例えば、それぞれ１６２０℃程度および２分間程度である。ｎソース領域４、ｐコンタクト領域５および第２ｎドリフト領域１２を形成する順序は種々変更可能である。尚、この一括熱処理によって各領域が形成される。
　次に、図１１において、第２ｐベース領域１１、ｎソース領域４、ｐコンタクト領域５、第２ｎドリフト領域１２が形成されているｐ型炭化珪エピタキシャル層１１ａの表面を熱酸化し、ゲート絶縁膜６（ゲート酸化膜）を１００ｎｍ程度の厚さで形成する。この熱酸化は、酸素と水素の混合雰囲気中において１０００℃程度の温度の熱処理によって行う。これにより、各領域はゲート絶縁膜６で覆われる。このとき、絶縁膜１３も形成する。
　次に、図１２において、ゲート絶縁膜６上に、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。続いて、多結晶シリコン層をパターニングして選択的に除去し、ゲート電極７を形成する。
　次に、図１３において、ゲート電極７を覆うように、層間絶縁膜１４として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１．０μｍ程度の厚さで成膜する。続いて、層間絶縁膜１４およびゲート絶縁膜６をパターニングして選択的に除去してコンタクトホール１４ａを形成し、ｎソース領域４およびｐコンタクト領域５を露出させる。続いて、層間絶縁膜１４を平坦化するための熱処理（リフロー）を行う。
　次に、図１４において、フォトリソグラフィにより選択的にソース電極８を成膜する。はじめに、コンタクトホール内にコンタクト電極（不図示）として例えばニッケル膜を選択的に成膜し、そして、例えば９７０℃程度の温度で熱処理し、ｎソース領域４およびｐコンタクト領域５とコンタクト電極とのオーミック接合を形成する。続いて、ソース電極８を埋め込み、コンタクト電極とソース電極８とを接触させる。ソース電極８は、裏面のコンタクトアニール後に、例えば、１％程度の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成し、その厚さは、例えば５μｍ程度である。
　次に、図１５において、ｎ型炭化珪素基板１の裏面に、コンタクト電極として例えばニッケル膜を成膜する。そして、例えば９７０℃程度の温度で熱処理し、ｎ型炭化珪素基板１とコンタクト電極とのオーミック接合を形成する。続いて、コンタクト電極の裏面に、例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜してドレイン電極９を形成する。続いて、ソース電極８を覆うように表面保護膜１５を形成する。これにより、図１に示したＭＯＳＦＥＴである炭化珪素半導体装置１００が完成する。
（実施の形態３）
　図１６～図２１は、この発明の実施の形態３に係る炭化珪素半導体装置１００の製造方法について、工程順に示した要部製造工程断面図である。
　実施の形態２との違いは、図５～図８の工程において、第１ｐベース領域１０の端部に段差部４０を形成した後に電界緩和領域となるｐ領域３３を形成する点である。第１ｐベース領域の底面１０ａとｐ領域３３の底面３３ａは略平坦に接続する。
　前記した図４の工程の後に図１６～図２１の工程が続く。
　図１６において、フォトリソグラフィおよびイオン注入と図２１に示す熱処理によって、ｎ型炭化珪素エピタキシャル層２の表面層に、活性領域１０１の第１ｐベース領域１０を形成する。
　次に、図１７において、第１ｐベース領域１０が形成されたｎ型炭化珪素エピタキシャル層２の表面に、第２ｐベース領域１１となるｐ型炭化珪素エピタキシャル層１１ａを形成する。
　次に、図１８において、フォトリソグラフィおよびイオン注入と図２１に示す熱処理によって、第１ｐベース領域１０で挟まれたｎ型炭化珪素エピタキシャル層２上の前記のｐ型炭化珪素エピタキシャル層１１ａの導電型を反転させて、第２ｎドリフト領域１２を選択的に形成する。
　次に、図１９において、フォトリソグラフィおよびイオン注入と図２１の工程の熱処理によって、ｐ型炭化珪素エピタキシャル層１１ａに、第２ｎドリフト領域１２と離してｎソース領域４を選択的に形成する。続いて、フォトリソグラフィおよびイオン注入によって、ｎソース領域４に接してｐコンタクト領域５を選択的に形成する。これらの領域が形成されないｐ型炭化珪素エピタキシャル層１１ａが第２ｐベース領域１１になる。これによって、耐圧構造部１０２側から活性領域１０１に向かって、ｐ型炭化珪素エピタキシャル層１１ａには、第２ｐベース領域１１、ｐコンタクト領域５、ｎソース領域４、第２ｐベース領域１１、第２ｎドリフト領域１２、第２ｐベース領域１１、ｎソース領域４、ｐコンタクト領域５、第２ｐベース領域１１がそれぞれ接して繰り返して形成される。
　次に、図２０において、第１ｐベース領域１０の端部より外周に向かって、ｐ型炭化珪素エピタキシャル層１１ａ（第２ｐベース領域１１）をエッチングして段差部４０を形成する。
　次に、図２１において、フォトリソグラフィおよびイオン注入と熱処理によって、段差部４０の底面４０ａ下に、耐圧構造部１０２となるｐ領域３１，３２を形成し、ｐ領域３１と第１ｐベース領域１０に接続する電界緩和領域であるｐ領域３３を形成する。このとき第１ｐベース領域１０の底面１０ａとｐ領域３３の底面３３ａを略平坦に接続する。例えば、段差部４０のテーパー面に加速電圧を変化させてイオン注入することで、第１ｐベース領域１０の底面１０ａとｐ領域３３の底面３３ａを略平坦に接続することができる。
　図２１の工程の後に前記した図１１～図１５の工程に移行する。
　　　１　　ｎ型炭化珪素基板
　　　２　　ｎ型炭化珪素エピタキシャル層
　　　４　　ｎソース領域
　　　５　　ｐコンタクト領域
　　　６　　ゲート絶縁膜
　　　７　　ゲート電極
　　　８　　ソース電極
　　　９　　ドレイン電極
　　１０　　第１ｐベース領域
　　１０ａ，３３ａ，４０ａ　底面
　　１１　　第２ｐベース領域
　　１１ａ　ｐ型炭化珪素エピタキシャル層
　　１２　　第２ｎドリフト領域
　　１３　　絶縁膜
　　１４　　層間絶縁膜
　　１５　　保護膜
　　３１，３２　ｐ領域（耐圧構造部１０１）
　　３３　　ｐ領域（電界緩和領域）
　　４０　　段差部
　　５１　　ｎ型ＳｉＣ基板
　　５２　　ｎ型ＳｉＣ層
　　５４　　ｎ型ソース領域
　　５５　　ｐ型コンタクト領域
　　５６　　ゲート絶縁膜
　　５７　　ゲート電極
　　５８　　ソース電極
　　５９　　ドレイン電極
　　６０　　ｐ型領域
　　６１　　ｐ型ＳｉＣ層
　　６２　　ｎ型領域
　　８１　　ｐ領域
　　８２　　ｐ領域
　　９０　　段差部
　１００　　炭化珪素半導体装置
　１０１　　活性領域
　１０２　　耐圧構造部
　２００　　炭化珪素半導体装置
　２０１　　活性領域
　２０２　　耐圧構造部

Claims (6)

  1. 　第１導電型の炭化珪素基板と、前記炭化珪素基板の表面に配置され前記炭化珪素基板より低濃度の第１導電型の第１ドリフト領域となる第１炭化珪素エピタキシャル層と、前記第１炭化珪素エピタキシャル層の表面層に配置される複数の第２導電型の第１ベース領域と、
    　前記第１ベース領域上に配置される第２導電型の第２ベース領域、第１導電型のソース領域、および前記第２ベース領域より高濃度の第２導電型のコンタクト領域と、
    　前記第１ベース領域に挟まれた前記第１炭化珪素エピタキシャル層上に前記第２ベース領域に挟まれて配置される第１導電型の第２ドリフト領域と、
    　前記ソース領域と前記第２ドリフト領域に挟まれた前記第２ベース領域上にゲート絶縁膜を介して配置されるゲート電極と、前記ソース領域と前記コンタクト領域に電気的に接続するソース電極と、前記炭化珪素基板に電気的に接続するドレイン電極と、
    　前記第２ベース領域の外周部に配置され前記第２ベース領域の底面より深く前記第１ベース領域の底面より浅い段差部と、
    　前記第１炭化珪素エピタキシャル層の表面層に配置され、前記段差部と前記第２ベース領域と前記第１ベース領域とに接する第２導電型の第１半導体領域と、
    　前記段差部の底面下の前記第１炭化珪素エピタキシャル層の表面層に配置され前記第１半導体領域に接する第２導電型の第２半導体領域と、
    　前記段差部の底面下の前記第１炭化珪素エピタキシャル層の表面層に配置され前記第２半導体領域に接する第２導電型の第３半導体領域と、を備え、
    　前記第１半導体領域の底面と前記第１ベース領域の底面を略平坦に接続しており、前記第１半導体領域、前記第２半導体領域および前記３半導体領域の不純物濃度は前記第１ベース領域より低く、前記第１半導体領域の不純物濃度は前記第２半導体領域および前記第３半導体領域の不純物濃度より高く、前記第１ベース領域の不純物濃度は４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下であることを特徴とする炭化珪素半導体装置。
  2. 　前記第１ベース領域、前記第１半導体領域、前記第２半導体領域、および前記３半導体領域、それぞれの底面の差が±０．１μｍ以内であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１半導体領域の不純物濃度が２×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 　前記第２半導体領域および前記第３半導体領域の不純物濃度が１×１０１６ｃｍ－３以上９×１０１６ｃｍ－３以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 　第１ドリフト領域となる第１導電型の第１炭化珪素エピタキシャル層の表面層に選択的にイオン注入し複数の第２導電型の第１ベース領域、第２導電型の第１半導体領域、第２導電型の第２半導体領域および第２導電型の第３半導体領域を互いに接するように形成し、さらに前記第１半導体領域の底面と前記第１ベース領域の底面を略平坦に接続して形成する工程と、
    　前記第１炭化珪素エピタキシャル層上に第２導電型の第２炭化珪素エピタキシャル層を形成する工程と、
    　前記第１ベース領域上の前記第２炭化珪素エピタキシャル層に選択的にイオン注入し第１導電型のソース領域、第２導電型のコンタクト領域を形成し、前記第１ベース領域に挟まれた前記第１炭化珪素エピタキシャル層上の前記第２炭化珪素エピタキシャル層にイオン注入により第１導電型の第２ドリフト領域を形成し、イオン注入されない個所を第２ベース領域とする工程と、
    　前記第１半導体領域から、前記第２半導体領域、第３半導体領域および外周部の前記第１炭化珪素エピタキシャル層の上に形成された前記第２炭化珪素エピタキシャル層をエッチングで除去し、前記第２炭化珪素エピタキシャル層の底面より深く、前記第１ベース領域の底面より浅い段差部を前記第１半導体領域の位置に形成する工程と
    を含み、
    　前記第１半導体領域、前記第２半導体領域および前記第３半導体領域の不純物濃度が前記第１ベース領域の不純物濃度より低く、前記第１半導体領域の不純物濃度が前記第２半導体領域および前記第３半導体領域の不純物濃度より高く、前記第１ベース領域の不純物濃度が４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下に設定することを特徴とする炭化珪素半導体装置の製造方法。
  6. 　第１ドリフト領域となる第１導電型の第１炭化珪素エピタキシャル層の表面層に選択的にイオン注入し複数の第２導電型の第１ベース領域と、前記第１ベースと離して第２導電型の第２半導体領域および前記第２半導体領域に隣接した第２導電型の第３半導体領域を形成する工程と、
    　前記第１炭化珪素エピタキシャル層上に第２導電型の第２炭化珪素エピタキシャル層を形成する工程と、
    　前記第１ベース領域上の前記第２炭化珪素エピタキシャル層に選択的にイオン注入し第１導電型のソース領域、第２導電型のコンタクト領域を形成し、前記第１ベース領域に挟まれた前記第１炭化珪素エピタキシャル層上の前記第２炭化珪素エピタキシャル層にイオン注入により第１導電型の第２ドリフト領域を形成し、イオン注入されない個所を第２ベース領域とする工程と、
    　前記第１ベース領域の端部より外周側の前記第２炭化珪素エピタキシャル層をエッチングで除去し、前記第２炭化珪素エピタキシャル層の底面より深く前記第１ベース領域の底面より浅い段差部を前記第１ベースと前記第２半導体領域との間に形成する工程と、
    　前記段差部下の第１炭化珪素エピタキシャル層の表面層に、前記第１ベース領域、前記第２ベース領域および前記第２半導体領域に接続し、前記第１ベース領域の底部と略平坦に接続する第１半導体領域を形成する工程と
    を含み、
    　前記第１半導体領域、前記第２半導体領域および前記第３半導体領域の不純物濃度が前記第１ベース領域の不純物濃度より低く、前記第１半導体領域の不純物濃度が前記第２半導体領域および前記第３半導体領域の不純物濃度より高く、前記第１ベース領域の不純物濃度が４×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下に設定することを特徴とする炭化珪素半導体装置の製造方法。
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