WO2016052163A1

WO2016052163A1 - 充放電制御回路

Info

Publication number: WO2016052163A1
Application number: PCT/JP2015/076077
Authority: WO
Inventors: 峻一澤野; 勝也生田
Original assignee: 株式会社オートネットワーク技術研究所; 住友電装株式会社; 住友電気工業株式会社
Priority date: 2014-09-29
Filing date: 2015-09-15
Publication date: 2016-04-07
Also published as: CN106716768A; JP2016073044A; US20170288424A1

Abstract

　直列に接続された複数のキャパシタを全て有効に活用しつつ、環境温度に応じてキャパシタユニットが保持する電圧を制御する。キャパシタユニットへの充電経路に介挿されたスイッチ素子と、スイッチ素子の開閉を制御するスイッチ制御部とが設けられる。スイッチ制御部は、キャパシタユニットが保持する電圧を分圧して出力する一対の抵抗素子を有する第１分圧回路と、第１分圧回路から出力される電位と所定電位とを比較した結果に基づいてスイッチ素子の開閉を制御する比較結果出力回路とを含む。抵抗素子のそれぞれの抵抗値の温度依存性は相互に異なる。

Description

充放電制御回路

　この発明は、放電制御回路に関し、例えばキャパシタを用いたサブバッテリ回路を充放電する技術に適用される。

　近年、燃費を上げるためにハイブリッドカーや電気自動車の開発が進んでいる。ガソリン車においてもアイドリングストップ等を実施し、燃費向上が望まれている。

　しかしアイドリングストップ等で一旦エンジンが停止すると、オルタネータによるバッテリの充電が行われなくなる。このため、再度エンジンを点火する際には、バッテリ電圧が急激に低下する、「クランキング」と呼ばれる現象が発生する。

　クランキングが発生してバッテリ電圧が急激に低下すると、自動車のボディＥＣＵ（電子制御ユニット）が誤って低電圧リセットを掛けてしまう恐れがある。

　このような事態を回避するため、バッテリとは別に、大容量キャパシタなどのサブバッテリを備え、クランキングに対応する技術が周知である。

　このサブバッテリは例えば、クランキング対策の他、車両が衝突した際にバッテリが喪失したときの、ドアロック解除用の補助電源としても採用される。

　サブバッテリで使用されるキャパシタは経年劣化により、静電容量の低下、内部抵抗の上昇が発生する。この経年劣化の進行は一般的にアレニウス則として知られており、環境温度については１０℃２倍則に従う。

　また、キャパシタの劣化の進行には充電電圧も影響を与える。環境温度が一定であれば、充電電圧が低いほど、劣化しにくい。

　このようなキャパシタを用いたサブバッテリ回路で、キャパシタの劣化を抑制し、環境温度の変化に対応して必要なエネルギーを供給する技術が、下掲の特許文献１に例示されている。

　具体的には、下掲の特許文献１には、
(i)主電源たるバッテリから補助電源たるキャパシタユニットへの充電：
(ii)キャパシタユニットを構成する複数のキャパシタの一部の充電停止：
(iii)上記(ii)の充電停止、及び充電の再開の判断は、キャパシタユニット近傍の温度に依拠する：
が記載されている。

　そして上記(i)～(iii)の制御により、環境温度が高いときにはキャパシタユニットへの充電電圧を低くし、以てキャパシタの劣化を抑えつつキャパシタユニットが給電するエネルギーが確保される。

　また、特許文献２には、組電池を構成する複数の電池毎にバイパス回路を設ける技術が紹介されている。そしてある電池が所定の充電電位を越えた場合に、当該電池に対応するバイパス回路を導通させ、電池同士の充電電圧の不均等が低減されている。

特開２００８－５６６２号公報特開平８－１９１８８号公報

　しかし、特許文献１に紹介された技術では、(ii)で示されるように、一部のキャパシタが充電されるか否かという段階的な制御が行われる。これは(iii)で示される温度に依拠した制御が容易ではない。換言すると充電の停止／再開を設定する温度閾値の設定が難しい。しかも、環境温度が高いときに給電に寄与しないキャパシタが存在することは、キャパシタユニットに設けられたキャパシタを有効に使用できていないことになり、コスト的に不利となる。

　また、特許文献２に紹介された技術では、充電する電圧は一意にしか決定できず、温度による充電電圧の変化を行うことは示唆されていない。

　そこで、本発明は、直列に接続された複数のキャパシタを全て有効に活用しつつ、環境温度に応じてキャパシタユニットが保持する電圧を制御する技術を提供することを目的とする。

　第１の態様は、互いに直列に接続された複数のキャパシタを有するキャパシタユニットを充放電する充放電制御回路である。そして前記キャパシタの放電を個別に制御する放電制御回路と、前記キャパシタユニットの充電を前記キャパシタの全てを一括して制御する充電制御回路とを備える。前記充電制御回路は、前記キャパシタユニットへの充電経路に介挿されたスイッチ素子と、前記スイッチ素子の開閉を制御するスイッチ制御部とを有する。前記スイッチ制御部は、前記キャパシタユニットが保持する電圧を分圧して出力する一対の抵抗素子を有する第１分圧回路と、前記第１分圧回路から出力される電位と所定電位とを比較した結果に基づいて前記スイッチ素子の開閉を制御する比較結果出力回路とを含む。前記一対の抵抗素子のそれぞれの抵抗値の温度依存性は相互に異なる。

　第２の態様は第１の態様に係る充放電制御回路であって、前記放電制御回路は、前記複数のキャパシタの各々が保持する電圧を、同一の閾値と比較して、前記複数のキャパシタの各々の放電を個別に制御する、複数の放電部と、前記キャパシタユニットが保持する前記電圧を、前記キャパシタユニットにおいて直列に接続される前記キャパシタの個数で除した値に分圧して前記閾値として出力する第２分圧回路とを有する。

　第３の態様は第１の態様又は第２の態様に係る充放電制御回路であって、前記所定電位は正値であり、前記一対の抵抗素子のうち、前記キャパシタユニットの高電位側に接続される第１の抵抗素子の抵抗値は第１の温度係数を有し、前記一対の抵抗素子のうち、前記キャパシタユニットの低電位側に接続される第２の抵抗素子の抵抗値は前記第１の温度係数よりも高い第２の温度係数を有し、比較結果出力回路は、前記第１分圧回路から出力された前記電位が前記所定電位を越えることによって前記スイッチ素子を非導通とする。

　第４の態様は第３の態様に係る充放電制御回路であって、前記第１の温度係数は負の温度係数であり、前記第２の温度係数は正の温度係数である。

　第５の態様は第３の態様又は第４の態様に係る充放電制御回路であって、前記第１分圧回路は、前記第１の抵抗素子に対して並列に接続され、前記第１の温度係数よりも高い第３の温度係数を有する第３の抵抗素子を更に有する。

　第１の態様によると、キャパシタユニットの電圧が温度を考慮した電圧に変換されて比較結果出力回路に与えられる。これにより、キャパシタの全てについて、温度を考慮した充電が行われ、以てキャパシタユニットが保持する電圧は環境温度に応じて制御される。しかも直列に接続されたキャパシタの全てが利用される。

　第２の態様によると、キャパシタユニットを構成して直列に接続される複数のキャパシタ同士の充電電圧を均等化し、充電電圧の不均一による劣化を抑制する。

　第３の態様によると、キャパシタユニットの電圧は環境温度が高いほど高い電圧へ分圧される。よって、環境温度が高いほど、低いキャパシタユニットの電圧でスイッチ素子が非導通となり、以てキャパシタの各々が保持する電圧を低く設定できる。

　第４の態様によると、第３の態様における第１の抵抗素子と第２の抵抗素子を容易に選定できる。

　第５の態様によると、キャパシタの電圧から接続点の電位への変換の、微調整が容易である。

実施形態に係る構成を示す図である。放電制御回路の一部と、充電制御回路の構成を示す回路図である。放電制御部の構成を示す回路図である。キャパシタユニットが保持する電圧、キャパシタが保持する電圧の時間依存性を示すグラフである。キャパシタユニットが保持する電圧の、環境温度に対する関係を模式的に示すグラフである。第１分圧回路の変形の構成を示す回路図である。第１分圧回路の他の変形の構成を示す回路図である。

　以下、実施形態に係る充放電制御回路について説明する。図１は、キャパシタユニット４と、キャパシタユニット４の充放電を制御する充放電制御回路、及びこれらと接続される要素について示す回路図である。

　バッテリ１は、例えば車載用のバッテリであり、不図示のオルタネータ等によって充電される。リレー２は例えばイグニッションリレーであり、エンジン点火に伴って導通する。電流制限抵抗３の一端はリレー２を介してバッテリ１の正極に接続されており、他端はキャパシタユニット４の高電位側に接続される。

　キャパシタユニット４は電流制限抵抗３の他端と、バッテリ１の負極との間に接続されている。換言すれば、バッテリ１、リレー２、電流制限抵抗３はキャパシタユニット４に対して並列に接続されている。なお、図１ではバッテリ１の負極は接地されている。

　キャパシタユニット４は互いに直列に接続されたキャパシタ４１，４２，４３を有している。キャパシタ４１はキャパシタ４２よりも、キャパシタ４２はキャパシタ４３よりも、それぞれ高電位側に設けられる。キャパシタ４１の高電位側端は電流制限抵抗３の他端に接続され、キャパシタ４３の低電位側端はバッテリ１の負極に接続される。

　ここではキャパシタユニット４が有するキャパシタの個数として３個の場合が例示されたが、複数であればその個数は適宜選定できる。

　充放電制御回路は放電制御回路５と、充電制御回路１０とを備える。放電制御回路５は、キャパシタ４１，４２，４３の放電を個別に制御する。充電制御回路１０は、キャパシタユニット４の充電をキャパシタ４１，４２，４３の全てを一括して制御する。充電制御回路１０は、スイッチ素子８とスイッチ制御部９とを有している。図２に、放電制御回路５の一部と、充電制御回路１０の構成を回路図で示す。

　コンバータ６は、例えば昇圧ＤＣ／ＤＣコンバータである。例えばコンバータ６は、キャパシタユニット４が保持する電圧を入力し、これを昇圧して負荷７に与える。負荷７は例えばドアロック解除用のモータである。

　スイッチ素子８は、キャパシタユニット４への充電経路（ここではバッテリ１、リレー２、電流制限抵抗３が直列に接続される経路）に介挿される。スイッチ素子８は、例えばＰＭＯＳトランジスタ８１を含んで構成される（図２参照）。

　スイッチ制御部９は、スイッチ素子８の開閉を制御する。図２を参照して、スイッチ制御部９は、第１分圧回路９２と、比較結果出力回路９１とを含む。第１分圧回路９２は、キャパシタユニット４が保持する電圧Ｖ４を分圧して電位Ｖ４０を出力する機能を有し、一対の抵抗素子Ｒｔｈ，Ｒ１を有する。一対の抵抗素子Ｒｔｈ，Ｒ１のそれぞれの抵抗値の温度依存性は相互に異なる。

　比較結果出力回路９１は、電位Ｖ４０と所定電位Ｖｒｅｆ１とを比較した結果に基づいて、スイッチ素子８の開閉を制御する。比較結果出力回路９１は例えばコンパレータ９ａ、ＮＭＯＳトランジスタ９ｂを含んで構成される。

　以下、リレー２がオンしている状況において説明する。スイッチ素子８がオンしていると、バッテリ１によってキャパシタユニット４へと充電電流が供給される。スイッチ素子８がオフすると、充電電流の供給は遮断される。

　電位Ｖ４０が所定電位Ｖｒｅｆ１を越えると、コンパレータ９ａの出力は低電位となり、ＮＭＯＳトランジスタ９ｂをオフする。ＮＭＯＳトランジスタ９ｂがオフすると、ＰＭＯＳトランジスタ８１は、そのゲート電位が上昇してオフする。よってスイッチ素子８が非導通となる。

　電位Ｖ４０が所定電位Ｖｒｅｆ１以下であれば、コンパレータ９ａの出力は高電位となり、ＮＭＯＳトランジスタ９ｂがオンしてＰＭＯＳトランジスタ８１のゲート電位を下げる。これによりＰＭＯＳトランジスタ８１はオンして、スイッチ素子８が導通する。

　電位Ｖ４０は第１分圧回路９２によってキャパシタユニット４が保持する電圧Ｖ４を分圧したものであり、これが比較結果出力回路９１に与えられる。これにより、キャパシタ４１，４２，４３の全てについて、温度を考慮した充電が行われ、以てキャパシタユニット４が保持する電圧は環境温度に応じて制御される。しかも直列に接続されたキャパシタ４１，４２，４３の全てが利用される。

　図３は放電制御部５０の構成を示す回路図である。放電制御部５０は、直列に接続された複数の放電部５１０，５２０，５３０と、入力端５１，５２，５３とを備える。

　放電部５１０，５２０，５３０は、それぞれキャパシタ４１，４２，４３に対応して備えられる。放電制御部５０において放電部５１０，５２０，５３０は、キャパシタユニット４が有するキャパシタ４１，４２，４３の個数と同じ個数が設けられる。

　ここでは入力端５１はキャパシタ４１の高電位側に、入力端５２はキャパシタ４１の低電位側及びキャパシタ４２の高電位側に、入力端５３はキャパシタ４２の低電位側及びキャパシタ４３の高電位側に、それぞれ接続される。

　もちろん、放電制御部５０は、キャパシタユニット４が有するキャパシタの個数よりも多くの放電部を備えてもよい。しかしキャパシタに対応しない（言ってみれば余剰の）放電部は本実施形態の動作とは直接の関連はない。

　放電部５１０は差動増幅回路５１ａとコンパレータ５１ｂと、スイッチ素子５１ｃとを有する。差動増幅回路５１ａは例えばオペアンプと抵抗素子とを用いて構成できる。差動増幅回路５１ａは入力端５１，５２間の電圧（つまりキャパシタ４１が保持する電圧）を、キャパシタユニット４の低電位側（ここでは接地）を基準として出力する。

　コンパレータ５１ｂは差動増幅回路５１ａの出力と閾値Ｖｒｅｆ２とを比較し、その比較結果に基づいてスイッチ素子５１ｃの開閉を制御する。スイッチ素子５１ｃは入力端５１，５２の間に接続される。

　具体的には差動増幅回路５１ａの出力が閾値Ｖｒｅｆ２を越えればスイッチ素子５１ｃを導通させ、以てキャパシタ４１を放電させる。差動増幅回路５１ａの出力が閾値Ｖｒｅｆ２以下であればスイッチ素子５１ｃを非導通とし、以てキャパシタ４１の放電を抑制する。通常、差動増幅回路５１ａを構成するオペアンプの入力抵抗は非常に大きいので、スイッチ素子５１ｃが非導通のときのキャパシタ４１の放電量は小さい。

　放電部５２０は差動増幅回路５２ａとコンパレータ５２ｂと、スイッチ素子５２ｃとを有する。差動増幅回路５２ａは入力端５２，５３間の電圧（つまりキャパシタ４２が保持する電圧）を、キャパシタユニット４の低電位側を基準として出力する。差動増幅回路５２ａも差動増幅回路５１ａと同様にして構成できる。

　コンパレータ５２ｂは差動増幅回路５２ａの出力と閾値Ｖｒｅｆ２とを比較し、その比較結果に基づいてスイッチ素子５２ｃの開閉を制御する。スイッチ素子５２ｃは入力端５２，５３の間に接続される。よって差動増幅回路５２ａの出力が閾値Ｖｒｅｆ２を越えればキャパシタ４２が放電し、差動増幅回路５２ａの出力が閾値Ｖｒｅｆ２以下であればキャパシタ４２の放電が抑制される。

　放電部５３０も放電部５１０，５２０と同様にして、コンパレータ５３ｂとスイッチ素子５３ｃとを有するが、差動増幅回路は必要としない。キャパシタ４３の電位はキャパシタユニット４の低電位側を基準としているからである。

　入力端５３の電位が、コンパレータ５３ｂによって閾値Ｖｒｅｆ２とを比較され、その比較結果に基づいてスイッチ素子５３ｃの開閉が制御される。

　スイッチ素子５３ｃは入力端５３と、キャパシタユニット４の低電位側との間に接続されるので、入力端５３の電位が閾値Ｖｒｅｆ２を越えればキャパシタ４３が放電し、閾値Ｖｒｅｆ２以下であればキャパシタ４３の放電が抑制される。

　キャパシタユニットに設けられた（少なくとも一つの）キャパシタを、これに並列に接続されたスイッチ素子の開閉によって、充放電すること自体は公知であるので、これ以上の放電部５１０，５２０，５３０の動作の詳細な説明は避ける。

　このように、放電制御回路５において、放電部５１０，５２０，５３０は、キャパシタ４１，４２，４３の各々が保持する電圧を、同一の閾値Ｖｒｅｆ２と比較して、キャパシタ４１，４２，４３の各々の放電を個別に制御する。よってキャパシタユニット４を構成して直列に接続されるキャパシタ４１，４２，４３同士の充電電圧を均等化し、充電電圧の不均一による劣化を抑制する。

　但し、上記の説明から理解されるように、キャパシタ４１，４２，４３の放電の有無は、それぞれが保持する電圧と、閾値Ｖｒｅｆ２との比較結果に依存する。そしてキャパシタユニット４ではキャパシタ４１，４２，４３が直列に接続されているのであるから、閾値Ｖｒｅｆ２はキャパシタユニット４が保持する電圧Ｖ４の１／３倍でなければならない。

　そこで、放電制御回路５は更に、第２分圧回路５４を有する。第２分圧回路５４は、電圧Ｖ４を、キャパシタユニット４において直列に接続されるキャパシタ４１，４２，４３の個数Ｎ個（ここではＮ＝３）で除した値Ｖ４×（１／Ｎ）に分圧して閾値Ｖｒｅｆ２として出力する。

　第２分圧回路５４は具体的には例えば図２を参照して、キャパシタユニット４の高電位側と低電位側との間で直列に接続される一対の抵抗素子Ｒ３，Ｒ４を含んで構成される。抵抗素子Ｒ３，Ｒ４はそれぞれキャパシタユニット４の高電位側と低電位側とに配置される。抵抗素子Ｒ３の抵抗値は抵抗素子Ｒ４の抵抗値の（Ｎ－１）倍に設定される。これにより閾値Ｖｒｅｆ２＝Ｖ４×（１／Ｎ）が、抵抗素子Ｒ３，Ｒ４同士の接続点から得られることになる。

　図４は、キャパシタユニット４が保持する電圧Ｖ４、キャパシタ４１，４２，４３がそれぞれ保持する電圧Ｖ４１，Ｖ４２，Ｖ４３の時間依存性を示すグラフである。キャパシタユニット４ではキャパシタ４１，４２，４３が直列に接続されているのであるから、Ｖ４＝Ｖ４１＋Ｖ４２＋Ｖ４３の関係がある。

　初期状態として、キャパシタ４１，４２，４３が完全に放電されており、Ｖ４＝Ｖ４１＝Ｖ４２＝Ｖ４３＝０となる場合を設定している。また、理解を容易にするために、キャパシタ４１，４２，４３の静電容量Ｃ４１，Ｃ４２，Ｃ４３を、Ｃ４１＜Ｃ４２＜Ｃ４３に設定した。

　時刻０ｓには、リレー２の導通を開始した時点を採用した。それ以前にはＶ４＝０であるので、スイッチ素子８は導通し、時刻０ｓ以降、キャパシタユニット４はバッテリ１によって充電される。

　上述のようにＣ４１＜Ｃ４２＜Ｃ４３であるので、キャパシタユニット４への充電が行われている間はＶ４１＞Ｖ４２＞Ｖ４３となっている。

　さて、キャパシタユニット４への充電により、電圧Ｖ４は上昇し続ける。電圧Ｖ４が上昇し続ける間は、閾値Ｖｒｅｆ２も上昇し続けるので、電圧Ｖ４１，Ｖ４２，Ｖ４３も上昇し続ける。

　時刻６０ｓにおいて電圧Ｖ４がほぼ６．３Ｖに達すると、スイッチ制御部９の機能により、スイッチ素子８が非導通となる。この後、キャパシタ４１，４２，４３の微少な放電により電圧Ｖ４が低下すると、再びスイッチ素子８は導通してキャパシタユニット４への充電が再開される。よってこれ以降、電圧Ｖ４は振動しつつも６．３Ｖ近傍で維持される。但し、図４ではこの振動（電圧Ｖ４１，Ｖ４２，Ｖ４３についても同様）については無視して描いている。

　このように電圧Ｖ４がほぼ６．３Ｖでほぼ一定値となるので、閾値Ｖｒｅｆ２は６．３／２＝２．１Ｖ程度で一定値となる。このため、時刻６０ｓにおいて電圧２．１Ｖ近傍にあった電圧Ｖ４２はその値を維持し続ける。

　他方、時刻６０ｓにおいて電圧２．１Ｖよりも大きな値であった電圧Ｖ４１は電圧２．１Ｖに向けて低下する（スイッチ素子５１ｃによるキャパシタ４１の放電）。

　また時刻６０ｓにおいて電圧２．１Ｖよりも小さな値であった電圧Ｖ４３は電圧２．１Ｖに向けて上昇する。これはキャパシタ４１が放電されることにより、その蓄積していた電荷がキャパシタ４３を充電するからである。

　このようにして、時刻１８０ｓ付近では、電圧Ｖ４１，Ｖ４２，Ｖ４３のいずれもがほぼ２．１Ｖに等しくなり、その後もこれらの電圧が維持される。

　上述の構成において所定電位Ｖｒｅｆ１がキャパシタユニット４の低電位側（ここでは接地）を基準とした正値とする場合について、より具体的に説明する。抵抗素子Ｒｔｈ，Ｒ１のうち、キャパシタユニット４の高電位側に接続される抵抗素子Ｒｔｈの抵抗値が有する第１の温度係数よりも、低電位側に接続される抵抗素子Ｒ１の抵抗値が有する第２の温度係数の方が高い。

　例えば抵抗素子Ｒ１は通常の抵抗素子であって、正の温度係数を有する。例えば抵抗素子Ｒｔｈは負の温度係数を有するタイプのサーミスタを採用する。

　負の温度係数を有するタイプのサーミスタでは、その環境温度Ｔｔｈにおける抵抗値Ｒｔｔｈは、基準温度Ｔ０における抵抗値Ｒ０と、サーミスタ係数Ｂとを用いて、下式のように示されることが公知である。

　Ｒｔｔｈ＝Ｒ０・exp［Ｂ・（１／Ｔｔｈ－１／Ｔ０）］

　但し、記号exp［］は、括弧内の値の指数関数を示す。

　よってキャパシタユニット４が保持する電圧Ｖ４は環境温度が高いほど高い電位Ｖ４０へ変換される。よって、環境温度が高いほど、低いキャパシタユニットの電圧でスイッチ素子８が非導通となり、以てキャパシタ４１，４２，４３が保持する電圧を低く設定できる。このように環境温度が高いほど、キャパシタが保持する電圧を低くすることが望ましいのは、上述の通りである。

　図５は上述の動作によって得られる電圧Ｖ４の、環境温度に対する関係を模式的に示すグラフである。当該グラフにおいて、環境温度が上昇するほど、キャパシタ電圧は低下することが示されている。

　もちろん、第１の温度係数と、第２の温度係数とはその極性が異なることを前提とするものではない。第１の温度係数よりも第２の温度係数の方が高く、電位Ｖ４０が所定電位Ｖｒｅｆ１よりも高いときにスイッチ素子８を非導通させることができればよい。

　図６は第１分圧回路９２の変形を示す回路図である。当該変形にかかる第１分圧回路９２は、図２に示された第１分圧回路９２に対し、抵抗素子Ｒｔｈ，Ｒ１をそれぞれ抵抗素子Ｒ５，Ｒ６に置換した構成を有している。

　抵抗素子Ｒｔｈ，Ｒ１と類似して、抵抗素子Ｒ５の抵抗値が有する第１の温度係数よりも、抵抗素子Ｒ６の抵抗値が有する第２の温度係数の方が高い。但し抵抗素子Ｒ１は通常の抵抗素子であって、正の温度係数を有する。例えば抵抗素子Ｒ６は正の温度係数を有するタイプのサーミスタを採用する。

　このような場合でも、電圧Ｖ４は環境温度が高いほど高い電圧に変換される。よって環境温度が高いほどキャパシタユニット４は充電されにくくなり、電圧Ｖ４を、ひいてはＶ４１，Ｖ４２，Ｖ４３を抑制できる。

　あるいは第１の温度係数よりも第２の温度係数の方が低い構成を採用することもできる。この場合、比較結果出力回路９１として他の構成を、たとえばコンパレータ９ａの反転入力端と非反転入力端とを入れ替えるなどの適宜の設計変更を行えばよい。

　図７は第１分圧回路９２の更なる変形を示す回路図である。当該変形にかかる第１分圧回路９２は、図２に示された第１分圧回路９２に対し、抵抗素子Ｒｔｈに対して抵抗素子Ｒ２を並列に接続した点が特徴である。抵抗素子Ｒ２の抵抗値が有する第３の温度係数は、抵抗素子Ｒｔｈの抵抗値が有する第１の温度係数よりも高い。

　このようにすれば、環境温度に応じた電圧Ｖ４から電位Ｖ４０への変換の、微調整が容易となる。

　なお、上記各構成は、相互に矛盾しない限り適宜組合わせることができる。

　以上のようにこの発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

　４　キャパシタユニット
　４１，４２，４３　キャパシタ
　５　放電制御回路
　５１０，５２０，５３０　放電部
　５４，９２　分圧回路
　８　スイッチ素子
　９　スイッチ制御部
　Ｒ１，Ｒ２，Ｒｔｈ　抵抗素子

Claims

　互いに直列に接続された複数のキャパシタを有するキャパシタユニットを充放電する充放電制御回路であって、
　前記キャパシタの放電を個別に制御する放電制御回路と、
　前記キャパシタユニットの充電を前記キャパシタの全てを一括して制御する充電制御回路と
を備え、
　前記充電制御回路は、
　前記キャパシタユニットへの充電経路に介挿されたスイッチ素子と、
　前記スイッチ素子の開閉を制御するスイッチ制御部と
を有し、
　前記スイッチ制御部は、
　前記キャパシタユニットが保持する電圧を分圧して出力する一対の抵抗素子を有する第１分圧回路と、
　前記第１分圧回路から出力される電位と所定電位とを比較した結果に基づいて前記スイッチ素子の開閉を制御する比較結果出力回路と
を含み、
　前記一対の抵抗素子のそれぞれの抵抗値の温度依存性は相互に異なる、充放電制御回路。
　請求項１に記載の充放電制御回路であって、
　前記放電制御回路は、
　前記複数のキャパシタの各々が保持する電圧を、同一の閾値と比較して、前記複数のキャパシタの各々の放電を個別に制御する、複数の放電部と、
　前記キャパシタユニットが保持する前記電圧を、前記キャパシタユニットにおいて直列に接続される前記キャパシタの個数で除した値に分圧して前記閾値として出力する第２分圧回路と
を有する、充放電制御回路。
　請求項１又は請求項２に記載の充放電制御回路であって、
　前記所定電位は正値であり、
　前記一対の抵抗素子のうち、前記キャパシタユニットの高電位側に接続される第１の抵抗素子の抵抗値は第１の温度係数を有し、
　前記一対の抵抗素子のうち、前記キャパシタユニットの低電位側に接続される第２の抵抗素子の抵抗値は前記第１の温度係数よりも高い第２の温度係数を有し、
　比較結果出力回路は、前記第１分圧回路から出力された前記電位が前記所定電位を越えることによって前記スイッチ素子を非導通とする、充放電制御回路。
　請求項３に記載の充放電制御回路であって、
　前記第１の温度係数は負の温度係数であり、前記第２の温度係数は正の温度係数である、充放電制御回路。
　請求項３又は請求項４に記載の充放電制御回路であって、
　前記第１分圧回路は、
　前記第１の抵抗素子に対して並列に接続され、前記第１の温度係数よりも高い第３の温度係数を有する第３の抵抗素子
を更に有する、充放電制御回路。