JP2016073048A - 放電制御回路及びバッテリユニット - Google Patents

Abstract

【課題】直列に接続されたキャパシタの各々の電圧を均一化する放電制御回路において、差動増幅回路を省略し、以て構成を簡易とする。
【解決手段】放電部５１０において、スイッチ素子５１ｃは入力端５１，５２の間に接続される。入力端５２の電位が閾値Ｖｒｅｆ１より低ければスイッチ素子５１ｃが導通する。放電部５２０において、スイッチ素子５２ｃは入力端５２，５３の間に接続される。入力端５３の電位が閾値Ｖｒｅｆ２より低ければスイッチ素子５１ｃが導通する。放電部５３０において、スイッチ素子５３ｃは入力端５３、接地点Ｅの間に接続される。入力端５３の電位が閾値Ｖｒｅｆ２より高ければ低ければスイッチ素子５１ｃが導通する。
【選択図】図３

Description

この発明は、放電制御回路及びバッテリユニットに関し、例えばキャパシタを用いたサブバッテリ回路を放電する技術に適用される。

近年、燃費を上げるためにハイブリッドカーや電気自動車の開発が進んでいる。ガソリン車においてもアイドリングストップ等を実施し、燃費向上が望まれている。

しかしアイドリングストップ等で一旦エンジンが停止すると、オルタネータによるバッテリの充電が行われなくなる。このため、再度エンジンを点火する際には、バッテリ電圧が急激に低下する、「クランキング」と呼ばれる現象が発生する。

クランキングが発生してバッテリ電圧が急激に低下すると、自動車のボディＥＣＵ（電子制御ユニット）が誤って低電圧リセットを掛けてしまう恐れがある。

このような事態を回避するため、バッテリとは別に、大容量キャパシタなどのサブバッテリを備え、クランキングに対応する技術が周知である。

このサブバッテリは例えば、クランキング対策の他、車両が衝突した際にバッテリが喪失したときの、ドアロック解除用の補助電源としても採用される。

サブバッテリは、直列に接続された複数のキャパシタを備えている。このようなキャパシタを用いたサブバッテリに対し、そのキャパシタの各々の電圧を検出し、その検出結果に基づいてキャパシタセルの放電を制御する技術が、下掲の特許文献１に例示されている。

特開２００８−５６６２号公報

このように直列に接続されたキャパシタの各々の電圧は、キャパシタの劣化を防止する観点からは、互いに等しいことが望まれる。そこで例えば、全てのキャパシタに対して共通に設定される閾値を、あるキャパシタの電圧が超えた場合に、当該キャパシタを放電する。

特許文献１では、キャパシタの各々の電圧を検出するための具体的な構成については教示していない。しかしながら、直列に接続されたキャパシタの各々の電圧を、上記の様に共通して設定された閾値と比較するためには、差動増幅回路をキャパシタ毎に設け（より正確には閾値の基準となる電位に接続されたキャパシタには差動増幅回路を設ける必要が無い）、更に差動増幅回路と閾値とを比較する比較器もキャパシタ毎に設ける必要がある。

そこで、本発明は、直列に接続されたキャパシタの各々の電圧を均一化する放電制御回路において、差動増幅回路を省略し、以て構成を簡易とすることを目的とする。

第１の態様は、直列に接続された第１から第Ｎ（Ｎは３以上の整数）の放電部を備える放電制御回路である。そして第Ｋ（Ｋは１以上（Ｎ−１）以下の整数）の前記放電部の各々は、第１端と、第２端と、前記第１端と前記第２端との間に接続されるスイッチ素子と、第Ｋの閾値と比較して前記第２端における電位が低い場合に前記スイッチ素子を導通させる比較器とを有する。第Ｎの前記放電部は、第１端と、第２端と、前記第Ｎの前記放電部の前記第１端と前記第Ｎの前記放電部の前記第２端との間に接続されるスイッチ素子と、第（Ｎ−１）の閾値と比較して前記第Ｎの前記放電部の前記第１端における電位が高い場合に前記第Ｎの前記放電部の前記スイッチ素子を導通させる比較器とを有する。前記第Ｋの前記放電部の前記第２端は、前記第（Ｋ＋１）の前記放電部の前記第１端に接続される。当該放電制御回路は、前記第Ｋの閾値として、前記第１の前記放電部の前記第１端と前記第Ｎの前記放電部の前記第２端との間の電位差を、（Ｎ−Ｋ）／Ｎ倍した値を入力する。

第２の態様は、直列に接続された第１から第Ｎ（Ｎは３以上の整数）の放電部を備える放電制御回路である。そして第Ｌ（Ｌは２以上Ｎ以下の整数）の前記放電部の各々は、第１端と、第２端と、前記第１端と前記第２端との間に接続されるスイッチ素子と、第（Ｌ−１）の閾値と比較して前記第２端における電位が高い場合に前記スイッチ素子を導通させる比較器とを有する。第１の前記放電部は、第１端と、第２端と、前記第１の前記放電部の前記第１端と前記第１の前記放電部の前記第２端との間に接続されるスイッチ素子と、第１の閾値と比較して前記第１の前記放電部の前記第１端における電位が低い場合に前記第１の前記放電部の前記スイッチ素子を導通させる比較器とを有する。前記第Ｌの前記放電部の前記第１端は、前記第（Ｌ−１）の前記放電部の前記第２端に接続される。当該放電制御回路は、前記第（Ｌ−１）の閾値として前記第１の前記放電部の前記第１端と前記第Ｎの前記放電部の前記第２端との間の電位差を、（Ｎ−Ｌ＋１）／Ｎ倍した値を入力する。

第３の態様は、第１の態様又は第２の態様にかかる放電制御回路であって、前記電位差を入力して前記第１から第（Ｎ−１）の閾値を出力する分圧回路を更に備える。

第４の態様はバッテリユニットであって、この発明にかかる第１から第３の態様のいずれかの放電制御回路と、各々が前記放電部に対応して設けられ、互いに直列に接続されたキャパシタの直列接続を有するキャパシタユニットとを含む。そして互いに対応する前記放電部と前記キャパシタとは並列に接続される。

第１の態様にかかる放電制御回路によると、差動増幅回路を省略し、以て構成を簡易にしつつ、放電部の各々に接続されるキャパシタ同士の電圧を揃えることができる。

第２の態様にかかる放電制御回路によると、差動増幅回路を省略し、以て構成を簡易にしつつ、放電部の各々に接続されるキャパシタ同士の電圧を揃えることができる。

第３の態様にかかる放電制御回路によると、放電制御回路が接続されるキャパシタユニットの両端電圧から、第１から第（Ｎ−１）の閾値を得ることができる。

第４の態様にかかるバッテリユニットによれば、差動増幅回路を省略し、以て構成を簡易にしつつ、キャパシタ同士の電圧を揃えることができる。

実施形態に係る構成を示す図である。 放電制御回路の一部と、充電制御回路の構成を示す回路図である。 第１実施形態における放電部の構成を示す回路図である。 第２実施形態における放電部の構成を示す回路図である。

以下、実施形態に係る充放電制御回路について説明する。図１は、キャパシタユニット４と、キャパシタユニット４の充放電を制御する充放電制御回路、及びこれらと接続される要素について示す回路図である。

バッテリ１は、例えば車載用のバッテリであり、不図示のオルタネータ等によって充電される。リレー２は例えばイグニッションリレーであり、エンジン点火に伴って導通する。電流制限抵抗３の一端はリレー２を介してバッテリ１の正極に接続されており、他端はキャパシタユニット４の高電位側に接続される。

キャパシタユニット４は電流制限抵抗３の他端と、バッテリ１の負極との間に接続されている。換言すれば、バッテリ１、リレー２、電流制限抵抗３はキャパシタユニット４に対して並列に接続されている。なお、図１ではバッテリ１の負極は接地されている。

キャパシタユニット４は互いに直列に接続されたキャパシタ４１，４２，４３を有している。キャパシタ４１はキャパシタ４２よりも、キャパシタ４２はキャパシタ４３よりも、それぞれ高電位側に設けられる。キャパシタ４１の高電位側端は電流制限抵抗３の他端に接続され、キャパシタ４３の低電位側端はバッテリ１の負極に接続される。キャパシタユニット４の負極は接地されている。

ここではキャパシタユニット４が有するキャパシタの個数として３個の場合が例示されたが、３個以上であればその個数は適宜選定できる。

充放電制御回路は放電制御回路５と、充電制御回路１０とを備える。放電制御回路５は、キャパシタ４１，４２，４３の放電を個別に制御する。充電制御回路１０は、キャパシタユニット４の充電をキャパシタ４１，４２，４３の全てを一括して制御する。充電制御回路１０は、スイッチ素子８とスイッチ制御部９とを有している。図２に、放電制御回路５の一部と、充電制御回路１０の構成を回路図で示す。

コンバータ６は、例えば昇圧ＤＣ／ＤＣコンバータである。例えばコンバータ６は、キャパシタユニット４が保持する電圧を入力し、これを昇圧して負荷７に与える。負荷７は例えばドアロック解除用のモータである。

スイッチ素子８は、キャパシタユニット４への充電経路（ここではバッテリ１、リレー２、電流制限抵抗３が直列に接続される経路）に介挿される。スイッチ素子８は、例えばＰＭＯＳトランジスタ８１を含んで構成される（図２参照）。

スイッチ制御部９は、スイッチ素子８の開閉を制御する。図２を参照して、スイッチ制御部９は、第１分圧回路９２と、比較結果出力回路９１とを含む。第１分圧回路９２は、キャパシタユニット４が保持する電圧（電位差）Ｖ４を分圧して電位Ｖ４０を出力する機能を有し、一対の抵抗素子Ｒ２，Ｒ１を有する。例えば抵抗素子Ｒ２，Ｒ１のそれぞれの抵抗値の温度依存性を相互に異ならせてもよい。

比較結果出力回路９１は、電位Ｖ４０と所定電位Ｖｒｅｆ０とを比較した結果に基づいて、スイッチ素子８の開閉を制御する。比較結果出力回路９１は例えば比較器９ａ、ＮＭＯＳトランジスタ９ｂを含んで構成される。

以下、リレー２がオンしている状況において説明する。スイッチ素子８がオンしていると、バッテリ１によってキャパシタユニット４へと充電電流が供給される。スイッチ素子８がオフすると、充電電流の供給は遮断される。

電位Ｖ４０が所定電位Ｖｒｅｆ０を越えると、比較器９ａの出力は低電位となり、ＮＭＯＳトランジスタ９ｂをオフする。ＮＭＯＳトランジスタ９ｂがオフすると、ＰＭＯＳトランジスタ８１は、そのゲート電位が上昇してオフする。よってスイッチ素子８が非導通となる。

電位Ｖ４０が所定電位Ｖｒｅｆ０以下であれば、比較器９ａの出力は高電位となり、ＮＭＯＳトランジスタ９ｂがオンしてＰＭＯＳトランジスタ８１のゲート電位を下げる。これによりＰＭＯＳトランジスタ８１はオンして、スイッチ素子８が導通する。

電位Ｖ４０は第１分圧回路９２によってキャパシタユニット４が保持する電圧Ｖ４を分圧したものであり、これが比較結果出力回路９１に与えられる。これにより、キャパシタ４１，４２，４３の全てを一括した充電が行われ、直列に接続されたキャパシタ４１，４２，４３の全てが利用される。

キャパシタユニット４が保持する電圧は電位Ｖ４０に依存する。よって例えば抵抗素子Ｒ１，Ｒ２のそれぞれの抵抗値の温度依存性を相互に異ならせることにより、キャパシタユニット４が保持する電圧を環境温度に応じて制御することも可能である。

例えば抵抗素子Ｒ１は通常の抵抗素子であって、正の温度係数を有する。例えば抵抗素子Ｒ２は負の温度係数を有するタイプのサーミスタを採用する。

負の温度係数を有するタイプのサーミスタでは、その環境温度Ｔｔｈにおける抵抗値Ｒｔｈは、基準温度Ｔ０における抵抗値Ｒ０と、サーミスタ係数Ｂとを用いて、下式のように示されることが公知である。

Ｒｔｈ＝Ｒ０・exp［Ｂ・（１／Ｔｔｈ−１／Ｔ０）］。

但し、記号exp［］は、括弧内の値の指数関数を示す。

よってキャパシタユニット４が保持する電圧Ｖ４は環境温度が高いほど高い電位Ｖ４０へ変換される。よって、環境温度が高いほど、低いキャパシタユニットの電圧でスイッチ素子８が非導通となり、以てキャパシタ４１，４２，４３が保持する電圧を低く設定できる。このように、環境温度が高いほどキャパシタが保持する電圧を低くすることは、キャパシタの劣化を低減する観点等から望ましい。

抵抗素子Ｒ２としては、他に、負の温度特性を有するサーミスタと通常の抵抗素子との並列接続を採用してもよい。

（第１実施形態）．
図３は第１実施形態における放電制御部５０の構成を示す回路図である。放電制御部５０は放電制御回路５に備えられ、直列に接続された３個以上の放電部５１０，５２０，５３０と、入力端５１，５２，５３及び接地点Ｅとを備える。

第１乃至第３の放電部５１０，５２０，５３０は、それぞれキャパシタ４１，４２，４３に対応して備えられる。放電制御部５０において第１乃至第３の放電部５１０，５２０，５３０は、キャパシタユニット４が有するキャパシタ４１，４２，４３の個数と同じ個数が設けられる。

ここでは入力端５１はキャパシタ４１の高電位側に、入力端５２はキャパシタ４１の低電位側及びキャパシタ４２の高電位側に、入力端５３はキャパシタ４２の低電位側及びキャパシタ４３の高電位側に、それぞれ接続される。

そして上述のように、キャパシタ４３の低電位側端はバッテリ１の負極に接続され、バッテリ１の負極と共にキャパシタユニット４の負極が設定されているので、接地点Ｅはキャパシタ４３の低電位側に接続されていると把握することができる。よって以下、接地点Ｅも放電制御部５０の入力端として把握できる。

第１の放電部５１０は比較器５１ｂと、スイッチ素子５１ｃとを有する。比較器５１ｂは入力端５２の電位と閾値Ｖｒｅｆ１とを比較し、その比較結果に基づいてスイッチ素子５１ｃの開閉を制御する。スイッチ素子５１ｃは入力端５１，５２の間に接続される。

具体的には入力端５２の電位が閾値Ｖｒｅｆ１より低ければスイッチ素子５１ｃを導通させ、以てキャパシタ４１を放電させる。差動増幅回路５１ａの出力が閾値Ｖｒｅｆ１よりも高ければスイッチ素子５１ｃを非導通とし、以てキャパシタ４１の放電を抑制する。入力端５２の電位が閾値Ｖｒｅｆ１と等しい場合にスイッチ素子５１ｃの開閉をどのように制御するかは不問とする。

第２の放電部５２０は比較器５２ｂと、スイッチ素子５２ｃとを有する。比較器５２ｂは入力端５３の電位と閾値Ｖｒｅｆ２とを比較し、その比較結果に基づいてスイッチ素子５２ｃの開閉を制御する。スイッチ素子５２ｃは入力端５２，５３の間に接続される。

具体的には入力端５３の電位が閾値Ｖｒｅｆ２より低ければスイッチ素子５２ｃを導通させ、以てキャパシタ４２を放電させる。入力端５３の電位が閾値Ｖｒｅｆ２よりも高ければスイッチ素子５２ｃを非導通とし、以てキャパシタ４２の放電を抑制する。入力端５３の電位が閾値Ｖｒｅｆ２と等しい場合にスイッチ素子５２ｃの開閉をどのように制御するかは不問とする。

第３の放電部５３０は比較器５３ｂと、スイッチ素子５３ｃとを有する。比較器５３ｂは入力端５３の電位と閾値Ｖｒｅｆ２とを比較し、その比較結果に基づいてスイッチ素子５３ｃの開閉を制御する。スイッチ素子５３ｃは入力端５３と接地点Ｅとの間に接続される。

具体的には入力端５３の電位が閾値Ｖｒｅｆ２より高ければスイッチ素子５３ｃを導通させ、以てキャパシタ４３を放電させる。入力端５３の電位が閾値Ｖｒｅｆ２よりも低ければスイッチ素子５３ｃを非導通とし、以てキャパシタ４３の放電を抑制する。入力端５３の電位が閾値Ｖｒｅｆ２と等しい場合にスイッチ素子５３ｃの開閉をどのように制御するかは不問とする。

キャパシタユニットに設けられた複数のキャパシタを、これに並列に接続されたスイッチ素子の開閉によって、個別に放電すること自体は公知であるので、スイッチ素子５１ｃ，５２ｃ，５３ｃによる放電の詳細な説明は避ける。

このような接続関係はまた、以下のように把握することもできる。

(i)第１の放電部５１０は第１端たる入力端５１と、第２端たる入力端５２と、それらの間に接続されるスイッチ素子５１ｃと、比較器５１ｂとを有する。比較器５１ｂは、第１の閾値Ｖｒｅｆ１と比較して入力端５２における電位が低い場合にスイッチ素子５１ｃを導通させる。

(ii)第２の放電部５２０は第１端たる入力端５２と、第２端たる入力端５３と、それらの間に接続されるスイッチ素子５２ｃと、比較器５２ｂとを有する。比較器５２ｂは、第２の閾値Ｖｒｅｆ２と比較して入力端５３における電位が低い場合にスイッチ素子５２ｃを導通させる。

(iii)第３の放電部５３０は、第１端たる入力端５３と、第２端たる接地点Ｅと、それらの間に接続されるスイッチ素子５３ｃと、比較器５３ｂとを有する。比較器５３ｂは、第２の閾値Ｖｒｅｆ２と比較して入力端５３における電位が高い場合にスイッチ素子５３ｃを導通させる。

(iv)第１の放電部５１０の第２端（入力端５２）は第２放電部の第１端（入力端５２）に接続され、第２の放電部５２０の第２端（入力端５３）は第３放電部の第１端（入力端５３）に接続される。

このような構成において、閾値Ｖｒｅｆ１，Ｖｒｅｆ２をそれぞれ（２／３）Ｖ４，（１／３）Ｖ４に設定することにより、キャパシタ４１，４２，４３の電圧が全て（１／３）Ｖ４になることを、以下に説明する。但し電位差Ｖ４は、上述の通りキャパシタユニット４が保持する電圧であり、第１の放電部の第１端（入力端５１）と、第３の放電部の第２端（接地点Ｅ）との間の電位差として把握することもできることは明白である。なお、説明の便宜上、キャパシタ４１，４２，４３の電圧を、それぞれ電圧Ｖ４１，Ｖ４２，Ｖ４３として表記する。

(I)第１の放電部５１０における動作．
入力端５２の電位Ｖ５２は、キャパシタユニット４が保持する電圧Ｖ４と、キャパシタユニット４の負極が接地されていることに鑑みて、Ｖ５２＝Ｖ４−Ｖ４１と表される。上記(i)により、電位Ｖ５２は第１の閾値（２／３）Ｖ４となるように制御される。よって電圧Ｖ４１はＶ４−（２／３）Ｖ４＝（１／３）Ｖ４へと導かれる。

(II)第２の放電部５２０における動作．
入力端５３の電位Ｖ５３は、Ｖ５３＝Ｖ５２−Ｖ４２と表される。上記(I)の動作によりＶ４１＝（１／３）Ｖ４となった後は、Ｖ５２＝Ｖ４−Ｖ４１＝（２／３）Ｖ４となる。よってＶ５３＝（２／３）Ｖ４−Ｖ４２となる。上記(ii)により、電位Ｖ５３は第１の閾値（１／３）Ｖ４となるように制御される。よって電圧Ｖ４２は（２／３）Ｖ４−（１／３）Ｖ４＝（１／３）Ｖ４へと導かれる。

ただし、Ｖ５３＝Ｖ４３でもあるので、第２の放電部５２０のみで電位Ｖ５３を低下させることは困難である。接地点Ｅの電位は固定され、電圧Ｖ４３がＶ４３＞（１／３）Ｖ４を満足する状況では、電圧Ｖ４２を減少させることはできても、増大させることができないからである。よって電圧Ｖ４２は、電圧Ｖ４３＝（１／３）Ｖ４が得られてから、（１／３）Ｖ４に導かれることになる。

(III)第３の放電部５３０における動作．
入力端５３の電位Ｖ５３は、キャパシタユニット４の負極が接地されていることに鑑みて、Ｖ５３＝Ｖ４３と表される。上記(iii)により、電位Ｖ５３は第２の閾値（１／３）Ｖ４となるように制御される。よって電圧Ｖ４３は（１／３）Ｖ４へと導かれる。

以上のように、第１端たる入力端５１の電位が（電圧Ｖ４によって）固定されている側の第１の放電部５１０における動作によって、第２の放電部５２０の第１端たる入力端５２の電位が第１の閾値Ｖｒｅｆ１へ導かれる。逆に、第２端たる接地点Ｅが（接地によって）固定されている側の第３の放電部５３０における動作によって、第２の放電部５２０の第２端たる入力端５３の電位が第２の閾値Ｖｒｅｆ２へ導かれる。第２の放電部５２０は、上述のように入力端５２，５３の電位が、それぞれ閾値Ｖｒｅｆ１，Ｖｒｅｆ２に導かれる途中ではスイッチ素子５２ｃが適宜に導通／非導通を行うことになる。

以上のようにして、キャパシタユニット４が備えるキャパシタ４１，４２，４３の電圧は、キャパシタユニット４の正極側のキャパシタ４１の電圧Ｖ４１、負極側のキャパシタ４３の電圧Ｖ４３がまず（１／３）Ｖ４となり、その結果、キャパシタ４１，４３に挟まれて接続されたキャパシタ４２の電圧Ｖ４２が（１／３）Ｖ４となる。

以上のようにして、本実施形態における放電制御回路５では、差動増幅回路を省略し、以て構成を簡易にしているものの、放電部５１０，５２０，５３０の各々に接続されるキャパシタ４１，４２，４３同士の電圧を揃えることができる。よってキャパシタユニット４の劣化が抑制される。

なお、キャパシタユニット４が備えるキャパシタの数は３個に限定されず、４個以上の数Ｎ個であっても同様の作用が生じ、効果が得られる。上述のようにしてキャパシタユニット４の正極側のキャパシタ及びキャパシタユニット４の負極側のキャパシタから順に、それぞれのキャパシタの電圧がＶ４／Ｎへと導かれるからである。

従って、上記(i),(ii)は一般化して下記のように言える（但し、３以上の整数Ｎと、１以上（Ｎ−１）以下の整数Ｋを導入した）。

(a)第Ｋの放電部は第１端と、第２端と、それらの間に接続されるスイッチ素子と、比較器とを有する。当該比較器は、第Ｋの閾値と比較して第２端における電位が低い場合に（第Ｋの放電部の）スイッチ素子を導通させる。

そして上記(iii)，(iv)は一般化して下記のように言える。

(b)第Ｎの放電部は、第１端と、第２端と、それらの間に接続されるスイッチ素子と、比較器とを有する。当該比較器は、第（Ｎ−１）の閾値と比較して第１端における電位が高い場合に（第Ｎの放電部の）スイッチ素子を導通させる。

(c)第Ｋの放電部の第２端は第（Ｋ＋１）の放電部の第１端に接続される。

そしてこのような構成において、第Ｋの閾値は、電圧Ｖ４の（Ｎ−Ｋ）／Ｎ倍に設定されて、放電制御回路５に入力する。

上記の動作はＮ≧４として、以下のように説明することができる。

(A)第１の放電部のスイッチ素子の開閉はその第２端の電位を、従って第２の放電部のスイッチ素子の第１端の電位をＶ４・（Ｎ−１）／Ｎに導く。これは第１の放電部の第１端と第２端との間に接続されたキャパシタの電圧それ自体をＶ４／Ｎに導く。

(B)同様にして、第Ｋ’（Ｋ’は２以上（Ｎ−２）以下の整数）の放電部のスイッチ素子の開閉はその第２端の電位を、従って第（Ｋ’＋１）の放電部のスイッチ素子の第１端の電位をＶ４・（Ｎ−Ｋ’）／Ｎに導く。これはこれは第（Ｋ’−１）の放電部の第２端の電位がＶ４・（Ｎ−Ｋ’＋１）／Ｎに導かれていたことと相まって、第Ｋ’の放電部の第１端と第２端との間に接続されたキャパシタの電圧それ自体をＶ４／Ｎに導く。

(C)第（Ｎ−１）の放電部の第２端と第Ｎの放電部の第１端とは互いに接続されている。この部位の電位は第（Ｎ−１）の放電部のスイッチ素子の導通により上昇し、第Ｎの放電部のスイッチ素子の導通により下降する。第（Ｎ−１）の放電部と第Ｎの放電部とでは同じ第（Ｎ−１）の閾値を基準として、それぞれのスイッチ素子の開閉を制御するので、上記部位の電位はＶ４／Ｎに維持される。

(D)他方、第（Ｎ−１）の放電部のスイッチ素子の開閉は、その第１端及び第２端に接続されたキャパシタの電圧それ自体を直接に制御するものではない。但し、第１から第（Ｎ−２）の放電部の動作により第（Ｎ−１）の放電部の第１端の電位が（２／Ｎ）Ｖ４に導かれていれば、第（Ｎ−１）の放電部のスイッチ素子の開閉によって第（Ｎ−１）の放電部の第２端の電位をＶ４／Ｎに導くことで、第（Ｎ−１）の放電部の第１端及び第２端に接続されたキャパシタの電圧を間接的にＶ４／Ｎに導くことになる。

このような第Ｋの閾値、ここでは第１の閾値Ｖｒｅｆ１、第２の閾値Ｖｒｅｆ２を得るために、放電制御回路５は更に、分圧回路５４を有することが望ましい。分圧回路５４は、電圧Ｖ４を、キャパシタユニット４において直列に接続されるキャパシタ４１，４２，４３の個数Ｎ個（ここではＮ＝３）で除した値Ｖ４×（１／Ｎ）毎に分圧して第１の閾値Ｖｒｅｆ１、第２の閾値Ｖｒｅｆ２を得る。

分圧回路５４は具体的には例えば図２を参照して、キャパシタユニット４の高電位側と低電位側との間で直列に接続される３個の抵抗素子Ｒ３，Ｒ４，Ｒ５を含んで構成される。抵抗素子Ｒ３，Ｒ５はそれぞれキャパシタユニット４の高電位側と低電位側とに配置され、抵抗素子Ｒ４は抵抗素子Ｒ３，Ｒ５に挟まれて設けられる。抵抗素子Ｒ３，Ｒ４，Ｒ５の抵抗値は互いに等しく設定される。

このような構成により、第１の閾値Ｖｒｅｆ１＝Ｖ４×（２／３）が、抵抗素子Ｒ３，Ｒ４同士の接続点から得られ、第２の閾値Ｖｒｅｆ２＝Ｖ４×（１／３）が、抵抗素子Ｒ４，Ｒ５同士の接続点から得られることになる。

Ｎ）３の場合にも分圧回路５４の抵抗素子の個数をＮ個とすることにより、第１から第（Ｎ−１）の閾値を得ることができることは明白である。

（第２実施形態）．
図４は第２実施形態における放電制御部５０の構成を示す回路図である。第１実施の形態と同様に、放電制御部５０は放電制御回路５に備えられ、直列に接続された３個以上の放電部５１０，５２０，５３０と、入力端５１，５２，５３及び接地点Ｅとを備える。

第１実施の形態と同様に、第１乃至第３の放電部５１０，５２０，５３０は、それぞれキャパシタ４１，４２，４３に対応して備えられる。

入力端５１はキャパシタ４１の高電位側に、入力端５２はキャパシタ４１の低電位側及びキャパシタ４２の高電位側に、入力端５３はキャパシタ４２の低電位側及びキャパシタ４３の高電位側に、接地点Ｅはキャパシタ４３の低電位側に接続される。

第１の放電部５１０の構成及び接続関係は第１実施形態のそれらと同じである。第３の放電部５３０の構成及び接続関係も第１実施形態のそれらと同じである。第１の放電部５１０及び第３の放電部５３０の動作の詳細は省略する。

第２の放電部５２０は第１実施形態と同様に、比較器５２ｂと、スイッチ素子５２ｃとを有し、スイッチ素子５２ｃは入力端５２，５３の間に接続される。しかし第１実施の形態とは異なり、比較器５２ｂは入力端５２の電位と閾値Ｖｒｅｆ１とを比較し、その比較結果に基づいてスイッチ素子５２ｃの開閉を制御する。

具体的には入力端５２の電位が閾値Ｖｒｅｆ１より高ければスイッチ素子５２ｃを導通させ、以てキャパシタ４２を放電させる。入力端５２の電位が閾値Ｖｒｅｆ１よりも低ければスイッチ素子５２ｃを非導通とし、以てキャパシタ４２の放電を抑制する。入力端５２の電位が閾値Ｖｒｅｆ１と等しい場合にスイッチ素子５２ｃの開閉をどのように制御するかは不問とする。

このような接続関係は、第１実施形態の(i),(iii),(iv)が妥当する。しかし第２実施形態では第１実施形態の(ii)を下記（ii’)と置換して把握すべきである。

(ii’)第２の放電部５２０は第１端たる入力端５２と、第２端たる入力端５３と、それらの間に接続されるスイッチ素子５２ｃと、比較器５２ｂとを有する。比較器５２ｂは、第１の閾値Ｖｒｅｆ１と比較して入力端５２における電位が高い場合にスイッチ素子５２ｃを導通させる。

このような構成において、閾値Ｖｒｅｆ１，Ｖｒｅｆ２をそれぞれ（２／３）Ｖ４，（１／３）Ｖ４に設定することにより、キャパシタ４１，４２，４３の電圧が全て（１／３）Ｖ４になることを、以下に説明する。電圧（電位差）Ｖ４，Ｖ４１，Ｖ４２，Ｖ４３の意義は、第１実施形態のそれぞれと同じである。

第１の放電部５１０及び第３の放電部５２０における動作は、第１実施形態のそれぞれと同じであるので省略する。

(II’)第２の放電部５２０における動作．
入力端５２の電位Ｖ５２は、Ｖ５２＝Ｖ４２＋Ｖ４３と表される。上記(III)の動作によりＶ４３＝（１／３）Ｖ４となった後は、Ｖ５２＝Ｖ４２＋（１／３）Ｖ４となる。上記(ii’)により、電位Ｖ５２は第２の閾値（２／３）Ｖ４となるように制御される。よって電圧Ｖ４２は（２／３）Ｖ４−（１／３）Ｖ４＝（１／３）Ｖ４へと導かれる。

ただし、第２の放電部５２０のみで電位Ｖ５２を上昇させることは困難である。入力端５１の電位は固定され、電圧Ｖ４１がＶ４１＞（１／３）Ｖ４を満足する状況では、電圧Ｖ４２を減少させることはできても、増大させることができないからである。よって電圧Ｖ４２は、電圧Ｖ４１＝（１／３）Ｖ４が得られてから、（１／３）Ｖ４に導かれることになる。

以上のように、第１端たる入力端５１の電位が（電圧Ｖ４によって）固定されている側の第１の放電部５１０における動作によって、第２の放電部５２０の第１端たる入力端５２の電位が第１の閾値Ｖｒｅｆ１へ導かれる。逆に、第２端たる接地点Ｅが（接地によって）固定されている側の第３の放電部５３０における動作によって、第２の放電部５２０の第２端たる入力端５３の電位が第２の閾値Ｖｒｅｆ２へ導かれる。第２の放電部５２０は、上述のように入力端５２，５３の電位が、それぞれ閾値Ｖｒｅｆ１，Ｖｒｅｆ２に導かれる途中ではスイッチ素子５２ｃが適宜に導通／非導通を行うことになる。

以上のようにして、キャパシタユニット４が備えるキャパシタ４１，４２，４３の電圧は、キャパシタユニット４の正極側のキャパシタ４１の電圧Ｖ４１、負極側のキャパシタ４３の電圧Ｖ４３がまず（１／３）Ｖ４となり、その結果、キャパシタ４１，４３に挟まれて接続されたキャパシタ４２の電圧Ｖ４２が（１／３）Ｖ４となる。

以上のようにして、本実施形態においても第２実施の形態と同様にして、放電制御回路５において差動増幅回路を省略し、以て構成を簡易にしているものの、放電部５１０，５２０，５３０の各々に接続されるキャパシタ４１，４２，４３同士の電圧を揃えることができる。よってキャパシタユニット４の劣化が抑制される。

第２実施の形態でもキャパシタユニット４が備えるキャパシタの数は３個に限定されず、４個以上の数Ｎ個であっても同様の作用が生じ、効果が得られる。

従って、上記(ii’),(iii)は一般化して下記のように言える（但し、２以上Ｎ）以下の整数Ｌを導入した）。

(d)第Ｌの放電部は第１端と、第２端と、それらの間に接続されるスイッチ素子と、比較器とを有する。当該比較器は、第（Ｌ−１）の閾値と比較して第２端における電位が高い場合に（第Ｌの放電部の）スイッチ素子を導通させる。

そして上記(i)，(iv)は一般化して下記のように言うことができる。

(e)第１の放電部は、第１端と、第２端と、それらの間に接続されるスイッチ素子と、比較器とを有する。当該比較器は、第１の閾値と比較して第１端における電位が低い場合に（第１の放電部の）スイッチ素子を導通させる。

(f)第Ｌの放電部の第１端は第（Ｌ−１）の放電部の第２端に接続される。

そしてこのような構成において、第（Ｌ−１）の閾値は、電圧Ｖ４の（Ｎ−Ｌ＋１）／Ｎ倍に設定されて放電制御回路５に入力する。

このような第（Ｌ−１）の閾値を得るための分圧回路５４は、第１実施形態と同じ構成を採用できることは明白である。

上記の動作はＮ≧４として、以下のように説明することもできる。

(E)第Ｎの放電部のスイッチ素子の開閉はその第１端の電位を、従って第（Ｎ−１）の放電部のスイッチ素子の第２端の電位をＶ４／Ｎに導く。これは第Ｎの放電部の第１端と第２端との間に接続されたキャパシタの電圧それ自体をＶ４／Ｎに導く。

(F)同様にして、第Ｌ’（Ｌ’は３以上（Ｎ−１）以下の整数）の放電部のスイッチ素子の開閉はその第１端の電位を、従って第（Ｌ’−１）の放電部のスイッチ素子の第２端の電位をＶ４・（Ｎ−Ｌ’＋１）／Ｎに導く。これは第Ｌ’の放電部の第２端の電位がＶ４・（Ｎ−Ｌ’）／Ｎに導かれていたことと相まって、第Ｌ’の放電部の第１端と第２端との間に接続されたキャパシタの電圧それ自体をＶ４／Ｎに導く。

(G)第２の放電部の第１端と第１の放電部の第２端とは互いに接続されている。この部位の電位は第１の放電部のスイッチ素子の導通により上昇し、第２の放電部のスイッチ素子の導通により下降する。第１の放電部と第２の放電部とでは同じ第１の閾値を基準として、それぞれのスイッチ素子の開閉を制御するので、上記部位の電位はＶ４／Ｎに維持される。

(H)他方、第２の放電部のスイッチ素子の開閉は、その第１端及び第２端に接続されたキャパシタの電圧それ自体を直接に制御するものではない。但し、第３から第Ｎの放電部の動作により第２の放電部の第２端の電位がＶ４・（Ｎ−２）／Ｎに導かれていれば、第２の放電部のスイッチ素子の開閉によって第２の放電部の第１端の電位をＶ４／Ｎに導くことで、第２の放電部の第１端及び第２端に接続されたキャパシタの電圧を間接的にＶ４／Ｎに導くことになる。

（変形）．
例えば、上述の放電制御回路５と、各々が放電部５１０，５２０，５３０に対応して設けられ、互いに直列に接続されたキャパシタ４１，４２，４３の直列接続を有するキャパシタユニット４とを纏めてバッテリユニットとして把握することもできる。ここで互いに対応する放電部５１０，５２０，５３０とキャパシタ４１，４２，４３とは並列に接続される。

当該バッテリユニットによると、全てのキャパシタ４１，４２，４３の電圧が均一化される。しかも差動増幅回路を省略し、以て構成を簡易にできる。

なお、上記各構成は、相互に矛盾しない限り適宜組合わせることができる。

以上のようにこの発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

４ キャパシタユニット
４１，４２，４３ キャパシタ
５ 放電制御回路
５１，５２，５３ 入力端
５１ｂ，５２ｂ，５３ｂ 比較器
５１ｃ，５２ｃ，５３ｃ スイッチ素子
５１０，５２０，５３０ 放電部
５４ 分圧回路
Ｅ 接地点
Ｖｒｅｆ１，Ｖｒｅｆ２ 閾値

Claims (4)

1. 直列に接続された第１から第Ｎ（Ｎは３以上の整数）の放電部を備える放電制御回路であって、
   第Ｋ（Ｋは１以上（Ｎ−１）以下の整数）の前記放電部の各々は、
   第１端と、
   第２端と、
   前記第１端と前記第２端との間に接続されるスイッチ素子と、
   第Ｋの閾値と比較して前記第２端における電位が低い場合に前記スイッチ素子を導通させる比較器と
   を有し、
   第Ｎの前記放電部は、
   第１端と、
   第２端と、
   前記第Ｎの前記放電部の前記第１端と前記第Ｎの前記放電部の前記第２端との間に接続されるスイッチ素子と、
   第（Ｎ−１）の閾値と比較して前記第Ｎの前記放電部の前記第１端における電位が高い場合に前記第Ｎの前記放電部の前記スイッチ素子を導通させる比較器と
   を有し、
   前記第Ｋの前記放電部の前記第２端は、前記第（Ｋ＋１）の前記放電部の前記第１端に接続され、
   前記第Ｋの閾値として前記第１の前記放電部の前記第１端と前記第Ｎの前記放電部の前記第２端との間の電位差を、（Ｎ−Ｋ）／Ｎ倍した値を入力する、放電制御回路。
2. 直列に接続された第１から第Ｎ（Ｎは３以上の整数）の放電部を備える放電制御回路であって、
   第Ｌ（Ｌは２以上Ｎ以下の整数）の前記放電部の各々は、
   第１端と、
   第２端と、
   前記第１端と前記第２端との間に接続されるスイッチ素子と、
   第（Ｌ−１）の閾値と比較して前記第２端における電位が高い場合に前記スイッチ素子を導通させる比較器と
   を有し、
   第１の前記放電部は、
   第１端と、
   第２端と、
   前記第１の前記放電部の前記第１端と前記第１の前記放電部の前記第２端との間に接続されるスイッチ素子と、
   第１の閾値と比較して前記第１の前記放電部の前記第１端における電位が低い場合に前記第１の前記放電部の前記スイッチ素子を導通させる比較器と
   を有し、
   前記第Ｌの前記放電部の前記第１端は、前記第（Ｌ−１）の前記放電部の前記第２端に接続され、
   前記第（Ｌ−１）の閾値として前記第１の前記放電部の前記第１端と前記第Ｎの前記放電部の前記第２端との間の電位差を、（Ｎ−Ｌ＋１）／Ｎ倍した値を入力する、放電制御回路。
3. 請求項１又は請求項２に記載の放電制御回路であって、
   前記電位差を入力して前記第１から第（Ｎ−１）の閾値を出力する分圧回路
   を更に備える放電制御回路。
4. 請求項１から請求項３のいずれか一項に記載の放電制御回路と、
   各々が前記放電部に対応して設けられ、互いに直列に接続されたキャパシタの直列接続を有するキャパシタユニットと
   を含み、
   互いに対応する前記放電部と前記キャパシタとは並列に接続される、バッテリユニット。

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