WO2016017884A1 - 발광소자 및 조명시스템 - Google Patents

발광소자 및 조명시스템 Download PDF

Info

Publication number
WO2016017884A1
WO2016017884A1 PCT/KR2015/001518 KR2015001518W WO2016017884A1 WO 2016017884 A1 WO2016017884 A1 WO 2016017884A1 KR 2015001518 W KR2015001518 W KR 2015001518W WO 2016017884 A1 WO2016017884 A1 WO 2016017884A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
concentration
pit
light emitting
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2015/001518
Other languages
English (en)
French (fr)
Inventor
백광선
백지현
황정현
한대섭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Innotek Co Ltd
Original Assignee
LG Innotek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Innotek Co Ltd filed Critical LG Innotek Co Ltd
Publication of WO2016017884A1 publication Critical patent/WO2016017884A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/82—Roughened surfaces, e.g. at the interface between epitaxial layers

Definitions

  • Embodiments relate to a light emitting device, a method of manufacturing the light emitting device, a light emitting device package and an illumination system.
  • a light emitting device is a p-n junction diode in which electrical energy is converted into light energy, and may be formed by combining elements of group III and group V on the periodic table. LED can realize various colors by adjusting the composition ratio of compound semiconductors.
  • the n-layer electrons and the p-layer holes combine to emit energy corresponding to the energy gap of the conduction band and the valence band. It is mainly emitted in the form of heat or light, and when it is emitted in the form of light, it becomes a light emitting device.
  • nitride semiconductors are receiving great attention in the field of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy.
  • blue light emitting devices, green light emitting devices, and ultraviolet light emitting devices using nitride semiconductors are commercially used and widely used.
  • the light emitting device has a lattice constant difference between a growth substrate, for example, a sapphire substrate and a GaN layer, which is a nitride semiconductor, and has a large potential in the crystal due to a difference in thermal expansion coefficient.
  • a growth substrate for example, a sapphire substrate
  • GaN layer which is a nitride semiconductor
  • the embodiment provides a light emitting device, a manufacturing method of a light emitting device, a light emitting device package, and an illumination system that can improve or prevent ESD and improve brightness.
  • the light emitting device may include a first conductivity type first semiconductor layer 112 having a first concentration; A first conductivity type second semiconductor layer 122 having a second concentration on the first semiconductor layer 112; A third semiconductor layer 123 including a pit P2 on the second semiconductor layer 122; An active layer 114 on the third semiconductor layer 123; And a second conductivity type semiconductor layer 116 on the active layer 114.
  • the light emitting device may include a first conductivity type first semiconductor layer 112 having a first concentration; A third semiconductor layer 123 including a pit P3 on the first semiconductor layer 112; A first conductivity type second semiconductor layer 122 having a second concentration on the third semiconductor layer 123; An active layer 114 on the second semiconductor layer 122; And a second conductivity type semiconductor layer 116 on the active layer 114.
  • the lighting system according to the embodiment may include a light emitting unit having the light emitting device.
  • the manufacturing method of the light emitting device, the light emitting device package and the lighting system according to the embodiment it is possible to improve the ESD resistance and to reduce or improve the brightness.
  • FIG. 1 is a cross-sectional view of a light emitting device according to the first embodiment.
  • FIG. 2 is a partially enlarged view of a light emitting device according to the prior art.
  • FIG. 3 is an enlarged first view of a light emitting device according to the first embodiment
  • Figure 4 is a ESD yield improvement comparison table of the light emitting device according to the embodiment.
  • FIG. 5 is an enlarged view of a second part of the light emitting device according to the first embodiment
  • FIG. 6 is a sectional view of a light emitting device according to a second embodiment
  • FIG. 7 is an enlarged third view of a light emitting device according to the second embodiment.
  • FIG. 8 is an enlarged view of a fourth portion of the light emitting device according to the second embodiment.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the criteria for the above / above or below of each layer will be described based on the drawings.
  • FIG. 1 is a cross-sectional view of a light emitting device 100 according to the first embodiment.
  • the light emitting device 100 includes a first conductivity type first semiconductor layer 112 having a first concentration, and a second conductivity type second semiconductor layer having a second concentration on the first semiconductor layer 112 ( 122, a third semiconductor layer 123 including a pit P2 on the second semiconductor layer 122, and an active layer 114 and the active layer 114 on the third semiconductor layer 123.
  • the second conductive semiconductor layer 116 may be included thereon.
  • the third semiconductor layer 123 may be a first conductivity type semiconductor layer.
  • the first concentration or the second concentration refers to the concentration of the first conductivity type element doped in the first semiconductor layer 112 or the second semiconductor layer 122.
  • the active layer 114 may include a plurality of active layers each having a quantum well and a quantum wall. For example, as shown in FIG. 3, the active layer 114 may include a first active layer 114a, a second active layer 114b, and a third active layer 114c, but is not limited thereto.
  • the light emitting device may be applied to a horizontal light emitting device.
  • an embodiment provides a light emitting structure 110 including a first conductivity type first semiconductor layer 112, an active layer 114, and a second conductivity type semiconductor layer 116 on a substrate 105. It may include.
  • An aluminum gallium-based nitride semiconductor layer 140 may be disposed between the active layer 114 and the second conductive semiconductor layer 116.
  • An embodiment may include a buffer layer 106 between the substrate 105 and the light emitting structure 110, and on the ohmic layer 142, ohmic layer 142 on the second conductive semiconductor layer 116.
  • the first electrode 151 may be included on the second electrode 152 and the exposed first semiconductor layer 112.
  • the embodiment is not only applicable to the horizontal light emitting device, but also to the vertical light emitting device.
  • FIG. 2 is a partially enlarged view of a light emitting device R according to the prior art.
  • the pit P1 is introduced on the first conductive semiconductor layer 12 to improve the ESD resistance, and the active layer 14 is formed on the first conductive semiconductor layer 12.
  • the structure of the 2nd conductivity type semiconductor layer 18 which fills (P1) is included.
  • the density of the pit P1 in order to improve ESD resistance, the density of the pit P1 must be secured, and the size S1 of the pit P1 must be 120 nm or more to secure the density of the pit P1.
  • the size S1 of the pit P1 may mean the maximum horizontal width of the pit P1.
  • the first thickness t1 of the active layer 14 formed in the pit P1 is lower than that of the active layer 14 formed in the region other than the pit P1. It is formed smaller than the second thickness t2.
  • the pit P1 size S1 should exceed about 120 nm in order to improve ESD resistance, and this pit P1 size limitation is a technical contradiction which causes a substantial reduction of the emission area A1. There is this.
  • the embodiment is to provide a light emitting device that can improve the ESD resistance and at the same time does not reduce or improve the brightness.
  • the light emitting device includes a first conductivity type second semiconductor layer 122 having a second concentration and a first conductivity type first semiconductor layer 112 having a first concentration.
  • An organic coupling relationship between the third semiconductor layer 123 including the pit P2 on the second semiconductor layer 122 and the active layer 114 may be included on the third semiconductor layer 123.
  • the active layer 114 may include a plurality of active layers, for example, a first active layer 114a, a second active layer 114b, and a third active layer 114c.
  • Each of the first active layer 114a, the second active layer 114b, and the third active layer 114c may include a quantum well (not shown) and a quantum wall (not shown), respectively.
  • the third semiconductor layer 123 may include a pit P2 recessed from an upper surface thereof. Accordingly, the pits P2 may be formed in the first active layer 114a, the second active layer 114b, and the third active layer 114c formed on the third semiconductor layer 123.
  • Side cross-sections of the pits P2 may be formed in a V shape, and a planar shape may be formed in a hexagonal shape.
  • the pit P may be formed in a hexagonal horn pillar shape, but is not limited thereto.
  • One or a plurality of potentials (not shown) to be propagated may be connected to each pit P2.
  • pits P2 may be formed.
  • the pits P2 may be formed when the third semiconductor layer 123 is formed to a predetermined thickness and then grown using a mask pattern.
  • the third semiconductor layer 123 may have a thickness greater than the depth of the pit P2.
  • the pit P2 which reduces the light emitting area is minimized to maintain the brightness and at the same time to enhance the ESD resistance, the second under the third semiconductor layer 123 including the pit P2.
  • the ESD resistance may be improved by increasing the pit density and the internal capacitance of the pit P2.
  • the first conductivity type second semiconductor layer 122 having the third concentration or the second concentration having the higher doping concentration is disposed below the third semiconductor layer 123 having the third concentration, and the first conductivity type second is formed. Since the first conductivity-type second concentration of the semiconductor layer 122 is higher than the third concentration of the third semiconductor layer 123, the pit P2 of the third semiconductor layer 123 may be formed due to the implantation of impurities at a high concentration. The density increases, and the increase in the density of the pits P2 leads to an increase in internal capacitance, and as the internal capacitance increases, the ESD resistance may improve.
  • the size S2 of the pit P2 formed in the third semiconductor layer 123 may be about 100 nm or less, for example, about 50 nm to about 100 nm. According to the exemplary embodiment, as the size S2 of the pit P2 formed in the third semiconductor layer 123 is formed in a range of about 50 nm to 100 nm, the size S2 of the pit P2 is minimized and optimized to substantially emit light.
  • the high quality active layer region A2 that contributes to can be significantly increased.
  • any one of the active layers 114 formed in the pit P2 for example, the third thickness t3 of the third active layer 114c may be formed in the region other than the pit P2. It is formed smaller than the fourth thickness t4, and the high quality active layer region A2 having the fourth thickness t4 can be significantly increased compared to the prior art.
  • the first conductivity type second semiconductor layer 122 of the second concentration is doped at a higher concentration than the first conductivity type first semiconductor layer 112 of the first concentration, so that the density of the pit P2 is increased to prevent ESD.
  • the electron injection efficiency can be increased to increase the internal light emitting efficiency.
  • the second concentration of the first conductivity type element of the second semiconductor layer 122 may range from about 7 ⁇ 10 ⁇ 18 to 9 ⁇ 10 ⁇ 18 (atoms / cm 3 ).
  • the second concentration of the second semiconductor layer 122 is less than 7 ⁇ 10 ⁇ 18, the amount of the dopant may be small, which may result in insufficient contribution to the improvement of the ESD resistance, and the second concentration of the second semiconductor layer 122 may be 9 ⁇ . If it exceeds 10 -18 , it may cause the overflow of electrons and lower the overall brightness.
  • the second semiconductor layer 122 may include an n-type GaN semiconductor layer having a second concentration
  • the third semiconductor layer 123 may include an n-type GaN semiconductor layer having a third concentration.
  • the third concentration of the third semiconductor layer 123 may be lower than the second concentration of the second semiconductor layer 122.
  • a pit is formed in an InGaN / GaN structure, and a large crystal structure of In is introduced into the GaN semiconductor layer, thereby causing lattice bonding.
  • lattice defects are caused by forming a pit in the GaN semiconductor layer.
  • FIG. 4 is an ESD yield improvement comparison table of the light emitting device according to the embodiment.
  • Including the organic bonding of the active layer 114 in the ESD yield was significantly increased to 80.3% compared to 52.7% of the comparative example.
  • the light emitting device of the embodiment has the advantage that the ESD yield is improved and the high quality active layer region is increased, so that the low current characteristic (Vf) is excellent.
  • FIG. 5 is an enlarged view of a second portion E2 of the light emitting device of the modified embodiment of the first embodiment.
  • the second semiconductor layer 122a having the second concentration is formed in a region overlapping the pit P2, thereby minimizing and optimizing the size S2 of the pit P2, thereby providing an ESD yield. This improvement and luminous efficiency can be increased.
  • the second semiconductor layer 122a having the second concentration may be formed to have a size greater than or equal to the size S2 of the pit P2. That is, the width of the second semiconductor layer 122a may be equal to or greater than the width of the pit P2.
  • the ESD resistance can be improved by increasing the pit P2 density.
  • FIG. 6 is a cross-sectional view of the light emitting device 102 according to the second embodiment
  • FIG. 7 is an enlarged view of a third portion E3 of the light emitting device according to the second embodiment.
  • the light emitting device 102 includes a first conductive type first semiconductor layer 112 having a first concentration and a third semiconductor layer including pits P3 on the first semiconductor layer 112. 123, a first conductivity type second semiconductor layer 122 having a second concentration on the third semiconductor layer 123, and an active layer 114 and the active layer (on the second semiconductor layer 122).
  • the second conductive semiconductor layer 116 may be included on the 114.
  • the second embodiment can employ the technical features of the first embodiment.
  • the light emitting device 102 includes a third semiconductor layer 123 including a pit P3 and a first conductivity having a second concentration on the third semiconductor layer 123.
  • An organic coupling relationship between the type second semiconductor layer 122 and the active layer 114 may be formed on the second semiconductor layer 122.
  • the third semiconductor layer 123 may include a plurality of pits P3 recessed from an upper surface thereof.
  • a first pit forming layer 123a and a second pit forming layer 123b may be included on the third semiconductor layer 123, and the first pit forming layer 123a and the second pit forming layer 123b may be included.
  • a plurality of pits P3 may be formed in the.
  • the first pit forming layer 123a and the second pit forming layer 123b may be formed of the same material as that of the third semiconductor layer 123, and may be formed by growing at a temperature lower than that of the third semiconductor layer 123. (P3) can be formed.
  • the upper portion of the third semiconductor layer 123 including the pit P3 to maintain the brightness while minimizing the pit P3 size S2 that reduces the light emitting area and at the same time enhances the ESD resistance.
  • the ESD resistance may be improved by increasing the density and the internal capacitance of the pit P3.
  • the pit P3 is formed on the active layer 114 by arranging the first conductivity type second semiconductor layer 122 having the second concentration on the third semiconductor layer 123 including the pit P3.
  • the area of the high quality active layer 114 contributing to light emission can be maximized.
  • the active layer 114 is illustrated as if there is no pit P3, but a pit smaller than the pit P3 formed in the third semiconductor layer may be provided.
  • the first conductivity type second semiconductor layer 122 of the second concentration is doped at a higher concentration than the first conductivity type first semiconductor layer 112 of the first concentration, thereby improving ESD resistance and injecting electrons.
  • the internal luminous efficiency can be increased by increasing the efficiency.
  • the second semiconductor layer 122 may include an n-type GaN semiconductor layer having a second concentration
  • the third semiconductor layer 123 having the pits P3 may be an n-type GaN semiconductor layer having a third concentration. It may include.
  • the third concentration of the third semiconductor layer 123 may be lower than the second concentration of the second semiconductor layer 122.
  • FIG 8 is an enlarged view of a fourth portion E4 of the light emitting device 102 according to the second embodiment.
  • the second semiconductor layer 122 in the second embodiment may include a n-GaN 122a / u-GaN1 122b superlattice structure having a second concentration.
  • the second semiconductor layer 122 may include a superlattice structure of an n-type GaN semiconductor layer (n-GaN) 122a and an undoped GaN semiconductor layer (u-GaN1 122b) having a second concentration. Can be.
  • the manufacturing method of the light emitting device, the light emitting device package and the lighting system according to the embodiment it is possible to improve the ESD resistance and to reduce or improve the brightness.
  • the substrate 105 is prepared as shown in FIG. 9.
  • the substrate 105 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate.
  • the substrate 105 may use at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 0 3 .
  • An uneven structure may be formed on the substrate 105, but is not limited thereto.
  • a buffer layer 106 may be formed on the substrate 105.
  • the buffer layer 106 may mitigate lattice mismatch between the material of the light emitting structure 110 and the substrate 105 to be formed later, and the material of the buffer layer may be a Group III-V compound semiconductor such as GaN, InN, AlN, It may be formed of at least one of InGaN, AlGaN, InAlGaN, AlInN.
  • a first conductivity type first semiconductor layer 112 having a first concentration may be formed on the substrate 105 or the buffer layer 106.
  • the first conductivity type first semiconductor layer 112 may be formed of a semiconductor compound. It may be implemented as a compound semiconductor, such as Group 3-5, Group 2-6, and the first conductivity type dopant may be doped. When the first conductivity type first semiconductor layer 112 is an n-type semiconductor layer, the first conductive dopant is an n-type dopant and may include Si, Ge, Sn, Se, Te, but is not limited thereto. .
  • the first conductivity type first semiconductor layer 112 may include a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). It may include.
  • the first conductivity type first semiconductor layer 112 may be formed of any one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP. have.
  • the first conductive second semiconductor layer 122 having the second concentration and the second semiconductor layer 122 having the second concentration are formed on the first conductive first semiconductor layer 112 having the first concentration.
  • the third semiconductor layer 123 including the pits P2 and the active layer 114 may be formed on the third semiconductor layer 123.
  • the active layer 114 may be formed of at least one of a single quantum well structure, a multi quantum well structure (MQW), a quantum-wire structure, or a quantum dot structure.
  • the active layer 114 may be formed by injecting trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), and trimethyl indium gas (TMIn) to form a multi-quantum well structure. It is not limited to this.
  • the quantum wells / barrier barriers of the active layer 114 are at least one pair of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InGaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP) / AlGaP. It may be formed as a structure, but is not limited thereto.
  • the active layer 114 may include a plurality of active layers, for example, a first active layer 114a, a second active layer 114b, and a third active layer 114c.
  • Each of the first active layer 114a, the second active layer 114b, and the third active layer 114c may include a quantum well (not shown) and a quantum wall (not shown), respectively.
  • the third semiconductor layer 123 may include a pit P2 recessed from an upper surface thereof. Accordingly, the pits P2 may be formed in the first active layer 114a, the second active layer 114b, and the third active layer 114c formed on the third semiconductor layer 123.
  • Side cross-sections of the pits P2 may be formed in a V shape, and a planar shape may be formed in a hexagonal shape.
  • the pit P may be formed in a hexagonal horn pillar shape, but is not limited thereto.
  • One or a plurality of potentials (not shown) to be propagated may be connected to each pit P2.
  • the pits P2 having a V shape may be formed.
  • V-shaped pits P2 may be formed.
  • the third semiconductor layer 123 may have a thickness greater than the depth of the pit P2.
  • the second semiconductor layer 122 may be formed of an n-type GaN semiconductor layer having a second concentration ranging from about 7 ⁇ 10 ⁇ 18 to 9 ⁇ 10 ⁇ 18 (atoms / cm 3 ).
  • the second concentration of the second semiconductor layer 122 is less than 7 ⁇ 10 ⁇ 18, the amount of the dopant may be small, which may result in insufficient contribution to the improvement of the ESD resistance, and the second concentration of the second semiconductor layer 122 may be 9 ⁇ . If it exceeds 10 -18 , it may cause the overflow of electrons and lower the overall brightness.
  • the first conductivity type second semiconductor layer 122 of the second concentration is doped at a higher concentration than the first conductivity type first semiconductor layer 112 of the first concentration, thereby increasing the density of the pit P2.
  • the electron injection efficiency can be increased to increase the internal light emitting efficiency.
  • the size S2 of the pit P2 formed in the third semiconductor layer 123 may be about 100 nm or less, for example, about 50 nm to about 100 nm. According to the exemplary embodiment, as the size S2 of the pit P2 formed in the third semiconductor layer 123 is formed in a range of about 50 nm to 100 nm, the size S2 of the pit P2 is minimized and optimized to substantially emit light.
  • the high quality active layer region A2 that contributes to can be significantly increased.
  • the ESD resistance may be improved by increasing the density and internal capacitance of the pit P2.
  • the second semiconductor layer 122 may include an n-type GaN semiconductor layer having a second concentration
  • the third semiconductor layer 123 may include an n-type GaN semiconductor layer having a third concentration.
  • the third concentration of the third semiconductor layer 123 may be lower than the second concentration of the second semiconductor layer 122.
  • a pit is formed in an InGaN / GaN structure, and a large crystal structure of In is introduced into the GaN semiconductor layer, thereby causing lattice bonding.
  • lattice defects are caused by forming a pit in the GaN semiconductor layer.
  • the second semiconductor layer 122a having the second concentration is formed in an area overlapping the pit P2, thereby minimizing and optimizing the size S2 of the pit P2. Therefore, the ESD yield can be improved and the luminous efficiency can be increased.
  • the second semiconductor layer 122a having the second concentration may be formed to have a size greater than or equal to the size S2 of the pit P2.
  • the light emitting device 102 includes a third semiconductor layer 123 including a pit P3 and a second concentration on the third semiconductor layer 123.
  • the first conductive type second semiconductor layer 122 and the second semiconductor layer 122 may include an organic coupling relationship between the active layer 114.
  • the upper portion of the third semiconductor layer 123 including the pit P3 to maintain the brightness while minimizing the pit P3 size S2 that reduces the light emitting area and at the same time enhances the ESD resistance.
  • the ESD resistance may be improved by increasing the pit density and internal capacitance of the pit P2.
  • the pit P3 is formed on the active layer 114 by arranging the first conductivity type second semiconductor layer 122 having the second concentration on the third semiconductor layer 123 including the pit P3.
  • the area of the high quality active layer 114 contributing to light emission can be maximized.
  • the second semiconductor layer 122 in the second embodiment may include a n-GaN 122a / u-GaN1 122b superlattice structure having a second concentration.
  • the second semiconductor layer 122 may include a superlattice structure of an n-type GaN semiconductor layer (n-GaN) 122a and an undoped GaN semiconductor layer (u-GaN1 122b) having a second concentration. Can be.
  • an aluminum gallium-based nitride semiconductor layer 140 is formed on the active layer 114 to improve luminous efficiency by acting as electron blocking and cladding of the active layer. Can be.
  • the aluminum gallium-based nitride semiconductor layer 140 may be formed of Al x In y Ga (1-xy) N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1) based semiconductor, and the active layer ( It may have a higher energy band gap than the energy band gap of 114).
  • the second conductivity-type semiconductor layer 116 may be formed of a semiconductor compound on the aluminum gallium-based nitride semiconductor layer 140.
  • the second conductivity type semiconductor layer 116 may include a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). Can be.
  • the second conductive semiconductor layer 116 is a p-type semiconductor layer
  • the second conductive dopant may be a p-type dopant and may include Mg, Zn, Ca, Sr, and Ba.
  • the first conductivity type first semiconductor layer 112 may be an n-type semiconductor layer
  • the second conductivity type semiconductor layer 116 may be a p-type semiconductor layer, but is not limited thereto.
  • the light emitting structure 110 may be implemented as any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.
  • an ohmic layer 142 is formed on the second conductivity type semiconductor layer 116.
  • the ohmic layer 142 may be formed by stacking a single metal, a metal alloy, a metal oxide, or the like in multiple layers so as to efficiently inject holes.
  • the ohmic layer 142 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium zinc oxide
  • the ohmic layer 142, the second conductivity-type semiconductor layer 116, and the aluminum gallium-based nitride semiconductor have a exposed region H through which the first conductivity-type first semiconductor layer 112 is exposed.
  • a portion of the layer 140, the active layer 114, the third semiconductor layer 123, and the second semiconductor layer 122 may be removed.
  • the second electrode 152 is formed on the ohmic layer 142 and the first electrode 151 is formed on the exposed first conductive type first semiconductor layer 112. According to the light emitting device can be formed.
  • the manufacturing method of the light emitting device, the light emitting device package and the lighting system according to the embodiment it is possible to improve the ESD resistance and to reduce or improve the brightness.
  • a plurality of light emitting devices may be arranged on a substrate in the form of a package, and a light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, or the like, which is an optical member, may be disposed on a path of light emitted from the light emitting device package.
  • the light emitting device may be applied to a backlight unit, a lighting unit, a display device, an indicator device, a lamp, a street lamp, a vehicle lighting device, a vehicle display device, a smart watch, but is not limited thereto.

Landscapes

  • Led Devices (AREA)

Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다. 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층과, 제1 반도체층 상에 제2 농도의 제1 도전형 제2 반도체층과, 제2 반도체층 상에 피트를 포함하는 제3 반도체층과, 제3 반도체층 상에 활성층 및 활성층 상에 제2 도전형 반도체층을 포함할 수 있다.

Description

발광소자 및 조명시스템
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족의 원소가 화합되어 형성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
한편, 종래기술에 의한 발광소자는 성장기판, 예를 들어 사파이어 기판과 질화물 반도체인 GaN층 사이의 격자상수(lattice constant) 차이가 있고, 열팽창 계수(thermal expansion coefficient) 차이에 의해 결정내 많은 전위(dislocation) 등의 결함(defect)이 존재하며, 이러한 많은 전위들은 리키지 전류(leakage current)를 발생시켜 ESD(Electric static discharge) 내성을 악화 시킨다.
한편, 종래기술에서 ESD 내성을 향상시키기 위해 피트(pit) 구조를 도입하고 있으나, 일반적으로 피트 영역에 형성되는 활성층의 결정품질이 저하되므로 실질적으로 발광에 기여하는 발광영역을 감소시켜 광도가 저하되는 문제가 있다.
실시예는 ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112); 상기 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122); 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123); 상기 제3 반도체층(123) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.
또는 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112); 상기 제1 반도체층(112) 상에 피트(P3)를 포함하는 제3 반도체층(123); 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122); 상기 제2 반도체층(122) 상에 활성층(114); 및 상기 활성층(114) 상에 제2 도전형 반도체층(116);을 포함할 수 있다.
또는 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.
도 1은 제1 실시예에 따른 발광소자의 단면도.
도 2는 종래기술에 따른 발광소자의 부분 확대도.
도 3은 제1 실시예에 따른 발광소자의 제1 부분 확대도.
도 4는 실시예에 따른 발광소자의 ESD 수율 향상 비교표.
도 5는 제1 실시예에 따른 발광소자의 제2 부분 확대도.
도 6은 제2 실시예에 따른 발광소자의 단면도.
도 7은 제2 실시예에 따른 발광소자의 제3 부분 확대도.
도 8은 제2 실시예에 따른 발광소자의 제4 부분 확대도.
도 9 내지 도 13은 실시예에 따른 발광소자의 제조공정도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 제1 실시예에 따른 발광소자(100)의 단면도이다.
실시예에 따른 발광소자(100)는 제1 농도의 제1 도전형 제1 반도체층(112)과, 상기 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다. 상기 제3 반도체층(123)은 제1 도전형 반도체층일 수 있다. 상기 제1 농도 또는 상기 제2 농도는 상기 제1 반도체층(112) 또는 상기 제2 반도체층(122)에 도핑되는 제1 도전형 원소의 농도를 의미한다. 상기 활성층(114)는 각각 양자우물과 양자벽을 구비한 복수의 활성층을 포함할 수 있다. 예를 들어, 도 3과 같이, 상기 활성층(114)은 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자는 수평형 발광소자에 적용될 있다. 예를 들어 도 1같이, 실시예는 기판(105) 상에 제1 도전형 제1 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)으로 이루어지는 발광구조물(110)을 포함할 수 있다. 상기 활성층(114)과 제2 도전형 반도체층(116) 사이에는 알류미늄 갈륨계열 질화물반도체층(140)이 배치될 수 있다.
실시예는 상기 기판(105)과 발광구조물(110) 사이에 버퍼층(106)을 포함할 수 있고, 상기 제2 도전형 반도체층(116) 상에 오믹층(142), 오믹층(142) 상에 제2 전극(152), 노출된 제1 반도체층(112) 상에 제1 전극(151)을 포함할 수 있다.
한편, 실시예는 수평형 발광소자에만 적용가능한 것은 아니며 수직형 발광소자 등에도 적용이 가능하다.
도 2는 종래기술에 따른 발광소자(R)의 부분 확대도이다.
종래기술에 의하면, 제1 도전형 반도체층(12) 상에 ESD 내성을 향상시키기 위해 피트(P1)를 도입하고, 제1 도전형 반도체층(12) 상에 활성층(14)이 형성되며, 피트(P1)를 메우는 제2 도전형 반도체층(18) 구조를 포함한다.
종래기술에서 ESD 내성을 개선시키기 위해서는 피트(P1) 밀도가 확보되어야하고, 피트(P1) 밀도 확보를 위해 피트(P1)의 사이즈(S1)가 120nm 이상되어야하는 제한이 있었다. 피트(P1)의 사이즈(S1)는 피트(P1)의 최대 수평폭을 의미할 수 있다.
한편, 피트(P1) 영역에서의 결정성장이 저하되기 때문에, 피트(P1)에 형성되는 활성층(14)의 제1 두께(t1)는 피트(P1) 이외의 영역에 형성되는 활성층(14)의 제2 두께(t2)에 비해 작게 형성된다.
이에 따라 피트(P1)에 형성되는 활성층(14)의 결정품질이 저하되므로 실질적인 발광영역은 피트(P1) 이외의 영역에 형성된 활성층 영역(A1)이 되어, 실질적인 발광 영역을 감소시켜 광도를 저하시키는 문제가 있다.
종래기술에 의하면, ESD 내성을 개선시키기 위해서 피트(P1) 사이즈(S1)가 약 120nm를 초과해야하는데, 이러한 피트(P1) 사이즈 제한은 실질적인 발광영역(A1)의 감소문제를 유발하는 기술적인 모순이 있다.
이에 실시예는 ESD 내성을 향상시킴과 동시에 광도를 저하시키지 않거나 향상시킬 수 있는 발광소자를 제공하고자 한다.
이를 위해 도 3과 같이, 실시예에 따른 발광소자는 제1 농도의 제1 도전형 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.
상기 활성층(114)은 복수의 활성층, 예를 들어 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있다. 상기 각 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들은 각각 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다.
실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 피트(P2)를 포함할 수 있다. 이에 따라 제3 반도체층(123) 상에 형성되는 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들에도 피트(P2)가 형성될 수 있다.
상기 각 피트(P2)의 측 단면이 V형상으로 형성될 수 있으며, 평면 형상이 육각 형상으로 형성될 수 있다. 또한, 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 각 피트(P2)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다.
상기 제3 반도체층(123)이 약 500℃ 내지 1000℃ 범위에서 성장될 경우, 피트들(P2)이 형성될 수 있다. 또는, 상기 제3 반도체층(123)을 소정의 두께로 형성한 다음 마스크 패턴을 이용하여 성장할 경우 피트들(P2)이 형성될 수 있다. 상기 제3 반도체층(123)의 두께는 상기 피트(P2)의 깊이보다 두껍게 형성될 수 있다.
실시예에 의하면 발광영역을 감소시키는 피트(P2) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P2)를 포함하는 제3 반도체층(123) 하부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도(pit density) 및 내부 커패시턴스(internal capacitance)를 증가시킴으로써 ESD 내성을 향상시킬 수 있다.
구체적으로, 제3 농도의 제3 반도체층(123) 하부에, 제3 농도보나 도핑농도가 높은 제2 농도의 제1 도전형 제2 반도체층(122)이 배치되고, 제1 도전형 제2 반도체층(122)의 제1 도전형 제2 농도가 제3 반도체층(123)의 제3 농도보다 높으므로, 높은 농도의 불순물 주입에 따라 제3 반도체층(123)에서의 피트(P2)의 밀도가 증가하고, 이러한 피트(P2)의 밀도 증가는 내부 커패시턴스(internal capacitance)의 증가를 가져오며, 내부 커패시턴스가 증가될 수록 ESD 내성이 향상될 수 있다.
예를 들어, 실시예에서 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)는 약 100nm 이하, 예를 들어 약 50 nm 내지 약 100nm로 형성될 수 있다. 실시예에 따라 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)가 약 50nm 내지 100nm 범위로 형성됨에 따라 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써 실질적으로 발광에 기여하는 고품질의 활성층 영역(A2)이 현저히 증대될 수 있다.
즉 피트(P2)에 형성되는 활성층(114) 중 어느 하나, 예를 들어 제3 활성층(114c)의 제3 두께(t3)는 피트(P2) 이외의 영역에 형성되는 제3 활성층(114c)의 제4 두께(t4)에 비해 작게 형성되는데, 제4 두께(t4)를 구비한 고품질 활성층 영역(A2)이 종래기술에 비해 현저히 증대될 수 있다.
실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 피트(P2)의 밀도가 증가하여 ESD 내성이 향상됨과 아울러, 제1 도전형 원소가 높은 농도로 도핑됨 따라 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.
예를 들어, 제2 반도체층(122)의 제1 도전형 원소의 제2 농도는 약 7×10-18 내지 9×10-18 (atoms/cm3) 범위일 수 있다. 제2 반도체층(122)의 제2 농도가 7×10-18 미만인 경우 도펀트의 양이 적어 ESD 내성 향상에의 기여가 미비할 수 있으며, 제2 반도체층(122)의 제2 농도가 9×10-18 를 초과하는 경우 전자의 오버플로우를 유발하여 전체적인 광도가 저하될 수 있다.
실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 상기 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.
종래기술에서 통상 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 실시예에서는 GaN 반도체층에 피트를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 발광효율에 기여할 수 있다.
도 4는 실시예에 따른 발광소자의 ESD 수율 향상 비교표이다. 실시예에 따른 실험예에 의하면 제2 농도의 제1 도전형 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 활성층(114)의 유기적인 결합관계를 포함하여 ESD 수율이 비교예의 52.7%에 비해 80.3%로 현저히 증가하였다. 또한, 실시예의 발광소자는 ESD 수율이 향상됨과 아울러 고품질의 활성층 영역이 증대되어 저전류 특성(Vf)이 우수한 장점을 갖는다.
도 5는 제1 실시예에 대한 변형 실시예의 발광소자의 제2 부분(E2) 확대도이다.
도 5에 의하면, 실시예에서 제2 농도의 제2 반도체층(122a)은 상기 피트(P2)와 중첩되는 영역에 형성됨으로써, 피트(P2)의 사이즈(S2)의 최소화, 최적화하여, ESD 수율이 향상 및 발광효율을 증대시킬 수 있다.
실시예에서 제2 농도의 제2 반도체층(122a)은 피트(P2)의 사이즈(S2) 이상의 크기로 형성될 수 있다. 즉, 상기 제2 반도체층(122a)의 폭은 상기 피트(P2)의 폭 이상일 수 있다.
실시예에 의하면, 피트(P2)와 중첩되는 영역에 제2 농도의 제2 반도체층(122a)을 배치함으로써, 피트(P2) 밀도를 증대시킴으로써 ESD 내성을 향상시킬 수 있다.
다음으로, 도 6은 제2 실시예에 따른 발광소자(102)의 단면도이며, 도 7은 2 실시예에 따른 발광소자의 제3 부분(E3) 확대도이다.
제2 실시예에 따른 발광소자(102)는 제1 농도의 제1 도전형 제1 반도체층(112)과, 상기 제1 반도체층(112) 상에 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다.
제2 실시예는 제1 실시예의 기술적인 특징을 채용할 수 있다.
도 7과 같이, 제2 실시예에 따른 발광소자(102)는 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122) 및 상기 제2 반도체층(122) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.
실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 복수의 피트(P3)를 포함할 수 있다. 예를 들어, 제3 반도체층(123)의 상부에는 제1 피트 형성층(123a), 제2 피트 형성층(123b)을 포함할 수 있고, 상기 제1 피트 형성층(123a), 제2 피트 형성층(123b)에 복수의 피트(P3)가 형성될 수 있다.
상기 제1 피트 형성층(123a), 제2 피트 형성층(123b)은 제3 반도체층(123)과 같은 물질이되, 제3 반도체층(123)에 비해 성장 온도가 상대적으로 낮은 온도에서 성장됨으로써 피트(P3)가 형성될 수 있다.
제2 실시예에 의하면, 발광영역을 감소시키는 피트(P3) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P3)를 포함하는 제3 반도체층(123) 상부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)의 밀도 및 내부 커패시턴스의 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.
제2 실시예에 의하면 피트(P3)를 포함하는 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)가 활성층(114)에 확장되지 않음으로써 발광에 기여하는 고품질의 활성층(114) 영역이 극대화될 수 있다.
한편, 도 9에서 활성층(114)에는 피트(P3)가 없는 것처럼 도시되었으나 제3 반도체층에 형성된 피트(P3)보다 작은 사이즈의 피트가 구비될 수도 있다.
제2 실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 ESD 내성이 향상됨과 아울러 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.
실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 피트(P3)가 형성된 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.
도 8은 제2 실시예에 따른 발광소자(102)의 제4 부분(E4) 확대도이다.
도 8에서와 같이, 제2 실시예에서의 상기 제2 반도체층(122)은 제2 농도의 n-GaN(122a)/u-GaN1(122b) 초격자 구조를 포함할 수 있다. 예를 들어, 상기 제2 반도체층(122)은 제2 농도의 n형 GaN반도체층(n-GaN)(122a)과 언도프트 GaN 반도체층(u-GaN1(122b)의 초격자 구조를 포함할 수 있다.
종래기술에서 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 제2 실시예에서는 n-GaN(122a)/u-GaN1(122b) 초격자 구조에 피트(P4)를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 ESD 내성 향상과 더불어 발광효율을 현저히 증대시킬 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.
이하, 도 9 내지 도 13을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하면서 실시예의 기술적인 특징을 상술하기로 한다. 한편, 도 9 내지 도 13은 제1 실시예를 기준으로 설명하나 제조방법이 이에 한정되는 것은 아니다.
먼저, 도 9와 같이 기판(105)을 준비한다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다.
예를 들어, 상기 기판(105)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 상기 기판(105) 위에는 버퍼층(106)이 형성될 수 있다. 상기 버퍼층(106)은 이후 형성되는 발광구조물(110)의 재료와 기판(105)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
다음으로, 상기 기판(105) 또는 버퍼층(106) 상에 제1 농도의 제1 도전형 제1 반도체층(112)이 형성될 수 있다.
상기 제1 도전형 제1 반도체층(112)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 제1 반도체층(112)이 n형 반도체층인 경우, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 제1 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
상기 제1 도전형 제1 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
다음으로 도 10 및 도 3과 같이, 제1 농도의 제1 도전형 제1 반도체층(112) 상에 제2 농도의 제1 도전형 제2 반도체층(122)과, 상기 제2 반도체층(122) 상에 피트(P2)를 포함하는 제3 반도체층(123) 및 상기 제3 반도체층(123) 상에 활성층(114)이 형성될 수 있다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(114)의 양자우물/양장벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
실시예에서 상기 활성층(114)은 복수의 활성층, 예를 들어 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)를 포함할 수 있다. 상기 각 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들은 각각 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다.
실시예에서 제3 반도체층(123)은 상면으로부터 오목하게 리세스된 피트(P2)를 포함할 수 있다. 이에 따라 제3 반도체층(123) 상에 형성되는 제1 활성층(114a), 제2 활성층(114b), 제3 활성층(114c)들에도 피트(P2)가 형성될 수 있다.
상기 각 피트(P2)의 측 단면이 V형상으로 형성될 수 있으며, 평면 형상이 육각 형상으로 형성될 수 있다. 또한, 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 각 피트(P2)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다.
상기 제3 반도체층(123)이 약 500℃ 내지 1000℃ 범위에서 성장될 경우, V 형상을 갖는 피트들(P2)이 형성될 수 있다. 다른 예로서, 상기 제3 반도체층(123)을 소정의 두께로 형성한 다음 마스크 패턴을 이용하여 성장할 경우 V 형상의 피트들(P2)이 형성될 수 있다. 상기 제3 반도체층(123)의 두께는 상기 피트(P2)의 깊이보다 두껍게 형성될 수 있다.
실시예에서 상기 제2 반도체층(122)은 약 7×10-18 내지 9×10-18 (atoms/cm3) 범위인 제2 농도의 n형 GaN 반도체층으로 형성될 수 있다. 제2 반도체층(122)의 제2 농도가 7×10-18 미만인 경우 도펀트의 양이 적어 ESD 내성 향상에의 기여가 미비할 수 있으며, 제2 반도체층(122)의 제2 농도가 9×10-18 를 초과하는 경우 전자의 오버플로우를 유발하여 전체적인 광도가 저하될 수 있다.
실시예에서 제2 농도의 제1 도전형 제2 반도체층(122)은 제1 농도의 제1 도전형 제1 반도체층(112) 보다 고농도의 도핑이 됨으로써 피트(P2)의 밀도가 증가 등에 의해 ESD 내성이 향상됨과 아울러 전자 주입효율을 높혀서 내부 발광효율을 증대시킬 수 있다.
또한, 실시예에서 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)는 약 100nm 이하, 예를 들어 약 50 nm 내지 약 100nm로 형성될 수 있다. 실시예에 따라 제3 반도체층(123)에 형성되는 피트(P2)의 사이즈(S2)가 약 50nm 내지 100nm 범위로 형성됨에 따라 피트(P2)의 사이즈(S2)가 최소화, 최적화됨으로써 실질적으로 발광에 기여하는 고품질의 활성층 영역(A2)이 현저히 증대될 수 있다.
이에 따라 실시예에 의하면, 발광영역을 감소시키는 피트(P2) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P2)를 포함하는 제3 반도체층(123) 하부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도 및 내부 커패시턴스를 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.
실시예에서 상기 제2 반도체층(122)은 제2 농도의 n형 GaN 반도체층을 포함할 수 있으며, 상기 제3 반도체층(123)은 제3 농도의 n형 GaN 반도체층을 포함할 수 있다. 상기 제3 반도체층(123)의 제3 농도는 제2 반도체층(122)의 제2 농도보다 낮을 수 있다.
종래기술에서 통상 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 실시예에서는 GaN 반도체층에 피트를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 발광효율에 기여할 수 있다.
또는 제1 실시예는 도 5와 같이, 상기 제2 농도의 제2 반도체층(122a)은 피트(P2)와 중첩되는 영역에 형성됨으로써, 피트(P2)의 사이즈(S2)의 최소화, 최적화하여, ESD 수율이 향상 및 발광효율을 증대시킬 수 있다. 실시예에서 제2 농도의 제2 반도체층(122a)은 피트(P2)의 사이즈(S2) 이상의 크기로 형성될 수 있다.
또는 도 6, 도 7과 같이, 제2 실시예에 따른 발광소자(102)는 피트(P3)를 포함하는 제3 반도체층(123)과, 상기 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122) 및 상기 제2 반도체층(122) 상에 활성층(114)의 유기적인 결합관계를 포함할 수 있다.
제2 실시예에 의하면, 발광영역을 감소시키는 피트(P3) 사이즈(S2)를 최소화하여 광도를 유지시키며, 동시에 ESD 내성을 강화시키고자 피트(P3)를 포함하는 제3 반도체층(123) 상부에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P2)의 밀도(pit density) 및 내부 커패시턴스(internal capacitance)를 증가 시킴으로써 ESD 내성을 향상시킬 수 있다.
제2 실시예에 의하면 피트(P3)를 포함하는 제3 반도체층(123) 상에 제2 농도의 제1 도전형 제2 반도체층(122)을 배치함으로써 피트(P3)가 활성층(114)에 확장되지 않음으로써 발광에 기여하는 고품질의 활성층(114) 영역이 극대화될 수 있다.
또는 도 8에서와 같이, 제2 실시예에서의 상기 제2 반도체층(122)은 제2 농도의 n-GaN(122a)/u-GaN1(122b) 초격자 구조를 포함할 수 있다. 예를 들어, 상기 제2 반도체층(122)은 제2 농도의 n형 GaN반도체층(n-GaN)(122a)과 언도프트 GaN 반도체층(u-GaN1(122b)의 초격자 구조를 포함할 수 있다.
종래기술에서 InGaN/GaN 구조에 피트를 형성함으로써 GaN 반도체층에 결정구조가 큰 In이 도입되어 격자결합이 유발되는 문제가 있는데, 제2 실시예에서는 n-GaN(122a)/u-GaN1(122b) 초격자 구조에 피트(P4)를 형성함으로써 격자결함의 유발을 최소화하여 고품질의 박막을 형성하여 ESD 내성 향상과 더불어 발광효율을 현저히 증대시킬 수 있다.
다음으로 도 11과 같이, 상기 활성층(114) 상에 알류미늄 갈륨계열 질화물반도체층(140)이 형성되어, 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선될 수 있다.
예를 들어, 상기 알류미늄 갈륨계열 질화물반도체층(140)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다.
이후, 상기 제2 도전형 반도체층(116)이 알류미늄 갈륨계열 질화물반도체층(140) 상에 반도체 화합물로 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서 상기 제1 도전형 제1 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다.
또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
이후, 상기 제2 도전형 반도체층(116) 상에 오믹층(142)이 형성된다.
예를 들어, 상기 오믹층(142)은 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
예를 들어, 상기 오믹층(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
다음으로, 도 12와 같이, 제1 도전형 제1 반도체층(112)이 노출되는 노출영역(H)을 갖도록 오믹층(142), 제2 도전형 반도체층(116), 알류미늄 갈륨계열 질화물반도체층(140), 활성층(114), 제3 반도체층(123), 제2 반도체층(122)의 일부를 제거할 수 있다.
다음으로, 도 13과 같이 상기 오믹층(142) 상에 제2 전극(152), 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 각각 형성하여 실시예에 따른 발광소자를 형성할 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, ESD 내성을 향상시킴과 아울러 광도를 저하시키지 않거나 향상시킬 수 있다.
실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.
실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 제1 농도의 제1 도전형 제1 반도체층;
    상기 제1 반도체층 상에 제2 농도의 제1 도전형 제2 반도체층;
    상기 제2 반도체층 상에 피트를 포함하는 제3 반도체층;
    상기 제3 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층;을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 제2 반도체층의 제2 농도는 상기 제1 반도체층의 제1 농도보다 높은 발광소자.
  3. 제1 항항에 있어서,
    상기 제3 반도체층에 형성된 피트의 크기는 50nm 내지 100nm인 발광소자.
  4. 제1 항에 있어서,
    상기 제2 반도체층은 상기 피트와 중첩되는 영역에 형성되는 발광소자.
  5. 제4 항에 있어서,
    상기 제2 반도체층은 상기 피트의 폭 이상의 폭을 갖는 발광소자.
  6. 제1 항에 있어서,
    상기 제2 반도체층은
    7×10-18 내지 9×10-18 (atoms/cm3) 범위의 제2 농도의 n형 GaN 반도체층을 포함하는 발광소자.
  7. 제1 농도의 제1 도전형 제1 반도체층;
    상기 제1 반도체층 상에 피트를 포함하는 제3 반도체층;
    상기 제3 반도체층 상에 제2 농도의 제1 도전형 제2 반도체층;
    상기 제2 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층;을 포함하는 발광소자.
  8. 제7 항에 있어서,
    상기 제2 반도체층의 제2 농도는 상기 제1 반도체층의 제1 농도보다 높은 발광소자.
  9. 제7 항에 있어서,
    상기 제3 반도체층에 형성된 피트의 크기는 50nm 내지 100nm인 발광소자.
  10. 제7 항에 있어서,
    상기 제2 반도체층은
    7×10-18 내지 9×10-18 (atoms/cm3) 범위의 제2 농도의 n형 GaN 반도체층을 포함하는 발광소자.
  11. 제7 항에 있어서,
    상기 제2 반도체층은
    제2 농도의 n-GaN/u-GaN 초격자 구조를 포함하는 발광소자.
  12. 제7 항에 있어서,
    상기 제2 반도체층 및 상기 활성층은 피트를 포함하는 발광 소자.
  13. 제1 항 또는 제2 항에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.
PCT/KR2015/001518 2014-07-31 2015-02-16 발광소자 및 조명시스템 Ceased WO2016017884A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140098438A KR102315594B1 (ko) 2014-07-31 2014-07-31 발광소자 및 조명시스템
KR10-2014-0098438 2014-07-31

Publications (1)

Publication Number Publication Date
WO2016017884A1 true WO2016017884A1 (ko) 2016-02-04

Family

ID=55217754

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2015/001518 Ceased WO2016017884A1 (ko) 2014-07-31 2015-02-16 발광소자 및 조명시스템

Country Status (2)

Country Link
KR (1) KR102315594B1 (ko)
WO (1) WO2016017884A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220262983A1 (en) * 2021-02-17 2022-08-18 Seoul Viosys Co., Ltd. Single chip multi band light emitting diode, light emitting device and light emitting module having the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102606859B1 (ko) * 2017-01-05 2023-11-27 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자 및 이를 포함하는 반도체 소자 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061011A (ja) * 2009-09-10 2011-03-24 Sony Corp 半導体発光素子及びその製造方法、画像表示装置、並びに、電子機器
KR20110049520A (ko) * 2009-11-05 2011-05-12 삼성엘이디 주식회사 반도체 발광소자 및 이를 제조하는 방법
JP2013157648A (ja) * 2006-01-12 2013-08-15 Mitsubishi Chemicals Corp ＧａＮ系発光素子およびその製造方法
JP2013183126A (ja) * 2012-03-05 2013-09-12 Sharp Corp 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
US20140106493A1 (en) * 2011-09-29 2014-04-17 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5853921B2 (ja) * 2012-09-26 2016-02-09 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157648A (ja) * 2006-01-12 2013-08-15 Mitsubishi Chemicals Corp ＧａＮ系発光素子およびその製造方法
JP2011061011A (ja) * 2009-09-10 2011-03-24 Sony Corp 半導体発光素子及びその製造方法、画像表示装置、並びに、電子機器
KR20110049520A (ko) * 2009-11-05 2011-05-12 삼성엘이디 주식회사 반도체 발광소자 및 이를 제조하는 방법
US20140106493A1 (en) * 2011-09-29 2014-04-17 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
JP2013183126A (ja) * 2012-03-05 2013-09-12 Sharp Corp 窒化物半導体発光素子および窒化物半導体発光素子の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220262983A1 (en) * 2021-02-17 2022-08-18 Seoul Viosys Co., Ltd. Single chip multi band light emitting diode, light emitting device and light emitting module having the same
US12484343B2 (en) * 2021-02-17 2025-11-25 Seoul Viosys Co., Ltd. Single chip multi band light emitting diode, light emitting device and light emitting module having the same

Also Published As

Publication number Publication date
KR20160015761A (ko) 2016-02-15
KR102315594B1 (ko) 2021-10-21

Similar Documents

Publication Publication Date Title
KR101459752B1 (ko) 반도체 발광소자 및 그 제조방법
WO2013018937A1 (ko) 반도체 발광소자
WO2011083940A2 (ko) 발광 다이오드 및 그것을 제조하는 방법
KR101393897B1 (ko) 반도체 발광소자 및 그 제조방법
WO2014065571A1 (ko) 발광소자
WO2013015472A1 (ko) 반도체 발광소자 및 그 제조방법
WO2017052344A1 (ko) 발광소자, 발광소자 패키지 및 발광장치
WO2014058224A1 (ko) 발광소자
WO2016104958A1 (ko) 적색 발광소자 및 조명장치
WO2009126010A2 (ko) 발광 소자
WO2017116048A1 (ko) 발광소자 및 이를 포함하는 발광소자 패키지
WO2016018010A1 (ko) 발광소자 및 조명시스템
KR20120100056A (ko) 발광 소자
WO2016108423A1 (en) Light emitting device
KR20070091500A (ko) 질화물 반도체 발광소자 및 그 제조방법
WO2016072661A1 (ko) 자외선 발광소자 및 조명시스템
WO2016163595A1 (ko) 질화물계 반도체 발광소자 및 그 제조방법
WO2016017884A1 (ko) 발광소자 및 조명시스템
WO2015156490A1 (ko) 발광소자 및 조명시스템
KR101876576B1 (ko) 질화물 반도체 발광소자 및 그 제조방법
WO2017135644A1 (ko) 자외선 발광소자 및 조명시스템
KR101377969B1 (ko) 자외선 발광 질화물계 반도체 발광 소자
WO2017018767A1 (ko) 자외선 발광소자 및 발광소자 패키지
WO2023003446A1 (ko) 3족 질화물 반도체 발광 소자를 제조하는 방법
WO2017082622A1 (ko) 자외선 발광소자 및 발광소자 패키지

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15827841

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15827841

Country of ref document: EP

Kind code of ref document: A1