WO2016011694A1 - 显示面板、阵列基板及其制作方法 - Google Patents

显示面板、阵列基板及其制作方法 Download PDF

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WO2016011694A1
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gate
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柴立
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TCL China Star Optoelectronics Technology Co Ltd
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells

Definitions

  • the present invention relates to the field of liquid crystal display technologies, and in particular, to a display panel, an array substrate, and a method of fabricating the same. Background technique
  • the common line is usually disposed in the same layer as the gate line, and parallel to the outline line, all the common lines are short-circuited together in the effective display area.
  • the peripheral circuit applies a common voltage from one or both ends of the common line.
  • the inventors of the present invention have found that at least the following technical drawbacks exist in the prior art: in the above design, since the TFT-LCD ruler is continuously increased, the length of the common line is also longer. Therefore, the voltage drop of the common line causes the optimal common voltage at different positions on the common line to be inconsistent. For example, the common voltage at the end of the common line is larger than the common voltage in the middle of the common line, so that the uniformity of the common voltage is poor, and image sticking is likely to occur. (Image Sticking)
  • One of the technical problems to be solved by the present invention is to provide an array substrate which can effectively improve the uniformity of the optimum common voltage and thereby improve the quality of the product. Further, a method of fabricating the array substrate and a display panel including the array substrate are also provided.
  • the present invention provides an array substrate including a plurality of pixel units, each of which includes a gate line and a common line, wherein the gate line includes a first segment that is disconnected a wire and a second segment line, an electrical connection structure is disposed at the break opening of the first segment line and the second segment line, and the first segment line and the second segment line are electrically connected The structure is electrically connected, and the common line passes through the opening perpendicular to the direction of the gate line, and is in insulating contact with the first segment line and the second segment line.
  • the electrical connection structure comprises a via and an electrical connection.
  • the via hole corresponds to the adjacent end portions of the first segment line and the second segment line
  • the electrical connection line electrically connects the first segment line and the second segment line through the via hole, wherein the electrical connection line is made of tantalum, molybdenum, niobium, titanium aluminum titanium, aluminum aluminum, aluminum tantalum and tantalum tungsten Made of any of the materials.
  • the present invention further provides a display panel including an array substrate, the array substrate includes a plurality of pixel units, each of the pixel units includes a gate line and a common line, wherein the gate line includes a Opening a first segment line and a second segment line, and providing an electrical connection structure at the opening of the first segment line and the second segment line, the first segment line and the second segment
  • the wires are electrically connected by the electrical connection structure, the common line passing through the opening perpendicular to the direction of the »pole line, and insulative contact with the first segment line and the second segment line.
  • the electrical connection structure comprises a via and an electrical connection
  • the via hole corresponds to the adjacent end portions of the first segment line and the second segment line
  • the electrical connection line electrically connects the first segment line and the second segment line through the via hole, wherein the electrical connection line is made of tantalum, molybdenum, chromium, titanium aluminum tantalum, aluminum molybdenum, molybdenum tantalum and molybdenum tungsten Made of any of the materials.
  • the present invention provides a method for fabricating an array substrate, comprising: forming a gate, a drain line, and a common line on a substrate, wherein the gate line includes a first segment that is disconnected a line and a second segment line, the common line passing through the opening in a direction perpendicular to the gate line, and insulating contact with the first segment line and the second segment line; at the «pole, the gate Forming a first insulating layer on the line and the common line, and forming a via hole on the first insulating layer, the via hole corresponding to the adjacent end portions of the first segment line and the second segment line; A data line, a source, a drain and an electrical connection line are formed on an insulating layer, and the electrical connection line electrically connects the first segment line and the second segment line through a via formed on the first insulating layer: at the data line, the source line Forming a second insulating layer on the drain and the electrical connection line, forming a via hole in the second
  • the electrical connection line is made of any one of tantalum, aluminum, chromium, titanium aluminum titanium, aluminum molybdenum, molybdenum tantalum and aluminum tungsten. .
  • the embodiment of the present application breaks each of the common lines by breaking each «pole line on the array substrate.
  • the gate lines are disconnected and shorted to each other in the effective display area, and the disconnected electrode lines are electrically connected by adding a length of electrical connection lines. In this way, the linearity of the electrode line is not affected, and the uniformity of the optimum common voltage can be improved by shorting the common lines to each other, thereby improving the quality of the product.
  • FIG. 1 is a schematic structural view of a pixel unit in the prior art
  • FIG. 2 is a schematic diagram of an equivalent circuit of a plurality of pixel units as shown in FIG. 1.
  • FIG. 3 is a display panel according to an embodiment of the present invention.
  • 4 is a schematic structural view of a pixel unit according to an embodiment of the present invention -
  • FIG. 5 is a cross-sectional view taken along line AA' of FIG. 4;
  • FIG. 6 is a first layer pattern and a second layer when the array substrate is fabricated.
  • FIG. 7 is a schematic diagram of an equivalent circuit of a plurality of pixel units as shown in FIG. 4.
  • FIG. 8 is a flow chart showing a method of fabricating an array substrate according to an embodiment of the invention. detailed description
  • FIG. 1 is a schematic structural view of a pixel unit in the prior art.
  • the pixel unit includes a gate line 11, a common line 12, a data line 13, a switching element 4, a silicon island 15, a via 16 and a pixel electrode 17, wherein the drain of the switching element 4 passes through the via 16 is electrically connected to the pixel electrode 17.
  • FIG. 2 is an equivalent circuit diagram of a plurality of pixel units as shown in FIG.
  • the gate of the switching element T of each pixel unit is connected to the gate line of the pixel unit in which it is located (for example, Gate n or Gate n+), and the source of the switching element ⁇ is connected to the data of the pixel unit in which it is located. Line (for example, Daia m or Data m+1).
  • each of the pixel units further includes a liquid crystal capacitor Clc and a storage capacitor Cst, one end of each storage capacitor Cst is connected to the drain of the switching element T, and the other end is connected to a common line (for example, Com n or Com n+1 ).
  • each common line is independent and is not connected to each other in the effective display area. It is easy to understand that for this structure, the voltage drop of the common line causes the inconsistency of the optimum common voltage at different positions on the common line, so that the uniformity of the common voltage is poor, and image sticking is likely to occur.
  • FIG. 3 is a schematic structural diagram of a display panel according to an embodiment of the invention.
  • the display panel includes an image display area 100, a source driver 200, and an anode driver 300.
  • the image display area 100 includes an array formed by orthogonally arranging a plurality of data lines (N data lines DL1 to DLN as shown) and a plurality of scanning lines (M scanning lines GL1 to GLM as shown) and A plurality of pixels 10.
  • the source driver 200 transmits the supplied data signal to the image display area 00 through a plurality of data lines coupled thereto.
  • the gate driver 300 transmits the supplied scan signal to the image display area 100 through a plurality of scan lines coupled thereto.
  • the pixel involved herein includes a plurality of pixel units, and each of the pixel units is respectively disposed in a plurality of pixel regions formed by orthogonally configuring a plurality of data lines and a plurality of scan lines.
  • the so-called "pixel unit” may be a red (R) pixel unit, a green (G) pixel unit, or a blue (B) pixel unit.
  • the pixel unit of the color may be a red (R) pixel unit, a green (G) pixel unit, or a blue (B) pixel unit.
  • FIG. 4 is a schematic structural diagram of a pixel unit according to an embodiment of the invention.
  • the pixel unit should be in the display panel shown in FIG.
  • the pixel unit includes a drain line 11, a common line 12, a data line 13, a switching element 14, a silicon island 15, a via (hereinafter referred to as a second via) V2, a pixel electrode 17, and an electrical connection.
  • Line 18 The pixel electrode 17 is electrically connected to the switching element 14 through the second via hole V2.
  • the pole line 11 is used to control the switching element 14 to be turned on.
  • the pixel electrode 17 is preferably a transparent pixel electrode made of an ITO material.
  • each common line is short-circuited in the effective display area by breaking the opening, and the electrical connection structure is disposed at the opening.
  • the disconnected drain wire (the first segment line and the second segment line described later) are electrically connected. In this way, the linearity of the line is not affected, and the uniformity of the optimum common voltage can be improved by shorting the common lines to each other.
  • the structure of the pixel unit is not limited to the layout structure as shown in FIG.
  • Other layouts or architectures that employ the principles of the present invention to improve the uniformity of the optimum common voltage can be applied to the present invention, such as pixel cells having a main pixel region and a sub-pixel region.
  • the pixel unit structure of Fig. 4 is mainly taken as an example, but the invention is not limited thereto.
  • FIG. 6 is a schematic view showing a first layer pattern and a second layer pattern of a certain pixel unit when the array substrate is formed.
  • gate lines 1 and gates G are formed in the fabrication of the first layer pattern.
  • public line 12 is formed in the fabrication of the first layer pattern.
  • the gate line 1 is formed to include a first segment line a] and a second segment line 1 lb that are disconnected, and the common line 2 passes through the opening in a direction perpendicular to the «pole line I. Insulating contact with the first segment line 1 a and the second segment line 1 ib.
  • these common lines are short-circuited two-two, and are integrally formed into a mesh pattern.
  • a first insulating layer (not shown) is formed on the outline line 11 and the common line 2
  • a silicon island 15 is formed on the pole electrode G
  • a first layer is formed on the first insulating layer.
  • the first segment line 11a and the second segment line l ib are electrically connected by an electrical connection structure including the first via hole V and the metal layer.
  • FIG. 7 is an equivalent circuit diagram of a plurality of pixel units as shown in FIG. As shown in FIG. 7, each pixel unit includes a switching element T, a storage capacitor Cst, and a liquid crystal capacitor Clcl.
  • the switching element T is preferably made of a thin film transistor.
  • the pole of the switching element T is connected to the pole line of the pixel unit in which it is located (for example, Gate n or Gate n+1), and the source of the switching element ⁇ is connected to the data line of the pixel unit in which it is located (for example, Data m or Data m+1) ).
  • Storage capacitor Cst One end is connected to the drain of the switching element T, and the other end is connected to a common line (for example, Com n or Com n+1 ).
  • each of the common lines shown in FIG. 7 is short-circuited with each other, and the common lines are integrally formed into a mesh structure, so that the present embodiment can be effectively reduced compared to each of the independent common lines in the prior art.
  • the effect of voltage drop on the common line improves the uniformity of the optimal common electrode voltage.
  • FIG. 8 is a flow chart showing a method of fabricating an array substrate according to an embodiment of the present invention, and various steps are described in detail with reference to FIG. Step S710, forming a pole, a trunk line, and a common line on the substrate, wherein the pole line includes a first segment line and a second segment line that are disconnected, and the common line passes through the direction perpendicular to the axis line.
  • ⁇ , ⁇ is insulative contact with the first segment and the second segment.
  • these common lines are integrally formed into a mesh pattern.
  • a first metal film is deposited on a substrate using a physical vapor deposition apparatus.
  • the layer of metal film is used to form a first layer pattern comprising a salient pole, a pole line, and a common line.
  • a metal film is deposited on the substrate by a sputter coating method.
  • the metal material used is preferably any one of ruthenium, aluminum, chromium, titanium aluminum titanium, molybdenum ruthenium, aluminum molybdenum, and molybdenum tungsten.
  • the film thickness can be designed to be 500 ⁇ -6000.
  • Step S720 forming a first insulating layer on the gate, the gate line and the common line, and forming a via hole on the first insulating layer.
  • the through holes correspond to adjacent end portions of the first segment line and the second segment line.
  • Step S730 forming a data line, a source, a drain, and an electrical connection line on the first insulating layer, and electrically connecting the first segment line and the second segment line through the via formed on the first insulating layer.
  • a portion of the electrical connection line 18 is embedded in the two via holes of the first insulating layer 81, and the first segment line 11a is in contact with the second segment line l ib , and since the electrical connection line 18 is made of a metal material, the first segment line 11a and the second segment line 1 ib can be electrically connected.
  • the electrical connection is made of any one of materials such as ⁇ , pin, chrome, titanium aluminum titanium, aluminum aluminum, aluminum, and aluminum tungsten.
  • step S710 The specific process of this step is substantially the same as that of step S710, and details are not described herein again.
  • Step S7 40 forming a second insulating layer on the data line, the source, the drain, and the electrical connection line, forming a via hole on the second insulating layer, and forming a pixel electrode on the second insulating layer, formed by The via of the second insulating layer electrically connects the drain to the pixel electrode.
  • the embodiment of the present application connects each common line through the disconnection of the outline line and connects to each other in the effective display area by disconnecting each of the yang line on the array substrate, and by adding a section
  • the metal layer connects the broken gate lines. In this way, the linearity of the line is not affected, and the common line is connected to each other to improve the uniformity of the optimum common voltage, thereby improving the quality of the product.

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Abstract

一种显示面板、阵列基板及其制作方法。该阵列基板包括多个像素单元，每个像素单元包括栅极线（11）和公共线（12），其中，栅极线（11）包括断开设置的第一段线（11a）与第二段线（11b），在第一段线（11a）和第二段线（11b）的断开口处设置有一电连接结构，第一段线（11a）与第二段线（11b）通过电连接结构电连接，公共线（12）垂直于栅极线（11）的方向穿过断开口，且分别与第一段线（11a）和第二段线（11b）绝缘接触。可以提高最佳公共电压的均一性，进而提升产品的品质。

Description

显示面板、 阵列基板及其制作方法 本申请要求享有 2014年 7月 21 日提交的名称为 "显示面板、 阵列基板及其制作方 法" 的中国专利申请 CN201410348365.3的优先权， 其全部内容通过引用并入本文中。
技术领域
本发明涉及液晶显示技术领域， 尤其涉及一种显示面板、 阵列基板及其制作方法。 背景技术
随着信息社会的发展，人们对显示设备的需求得到了增长， 因而也推动了液晶显示面 板行业的快速发展。随着液晶显示面板的产量不断提升，人们对产品的品质及良率也有了 更高的要求， 因此提升产品品质、 降低不良率、 节约成本成为本领域主要的课题。 目前， 在阵列基板设计中， 公共线通常被设置成与栅极线同层， 旦与概极线平行， 所 有的公共线在有效显示区以夕卜被短接在一起。在进行显示时，外围电路从公共线的一端或 两端施加公共电压。 本发明的发明人在实现本发明的过程中，发现现有技术至少存在如下技术缺陷：在上 述这种设计中， 由于 TFT- LCD尺才的不断增大， 公共线的长度也越来越长， 因此公共线 的压降导致公共线上不同位置的最佳公共电压不一致,例如公共线端部的公共电压大于公 共线中部的公共电压，使得公共电压的均一性较差，很容易出现影像残留（Image Sticking)
。
因此， 亟需提供一种解决方案， 以有效提升最佳公共电压的均一性， 进而提升产品品 质。 发明内容
本发明所要解决的技术问题之一是需要提供一种阵列基板,该阵列基板能够有效提升 最佳公共电压的均一性， 进而提升产品的品质。另外， 还提供了该阵列基板的制作方法及 具备该阵列基板的显示面板。 1 ) 为了解决上述技术问题， 本发明提供了一种阵列基板， 包括多个像素单元， 每个 像素单元包括栅极线和公共线， 其中， 所述栅极线包括断开设置的第一段线与第二段线， 在所述第一段线和所述第二段线的断幵口处设置有一电连接结构，所述第一段线与所述第 二段线通过所述电连接结构电连接， 所述公共线垂直于所述栅极线的方向穿过所述断开 口， 旦与所述第一段线和所述第二段线绝缘接触。
2) 在本发明的第 1 ) 项的一个优选实施方式中， 所述电连接结构包括过孔和电连接 线。
3 )在本发明的第 1 )或 2 )项的一个优选实施方式中， 所述过孔对应于所述第一段线 和所述第二段线的相邻的两端部上，所述电连接线通过所述过孔电连接所述第一段线和所 述第二段线， 其中， 所述电连接线采用钽、 钼、 镕、 钛铝钛、 铝铝、 铝钽和钜钨中的任一 种材料制成。
4) 另一方面， 本发明还提供了一种显示面板， 包括阵列基板， 该阵列基板包括多个 像素单元， 每个像素单元包括栅极线和公共线， 其中， 所述栅极线包括断开设置的第一段 线与第二段线，在所述第一段线和所述第二段线的断开口处设置有一电连接结构，所述第 一段线与所述第二段线通过所述电连接结构电连接，所述公共线垂直于所述»极线的方向 穿过所述断开口， 且与所述第一段线和所述第二段线绝缘接触。
5 ) 在本发明的第 4) 项的一个优选实施方式中， 所述电连接结构包括过孔和电连接
6)在本发明的第 4)或 5 )项的一个优选实施方式中， 所述过孔对应于所述第一段线 和所述第二段线的相邻的两端部上，所述电连接线通过所述过孔电连接所述第一段线和所 述第二段线， 其中， 所述电连接线采用钽、 钼、 铬、 钛铝钕、 铝钼、 钼钽和钼钨中的任一 种材料制成。
7)另一方面， 本发明还提供了一种阵列基板的制作方法， 包括： 在基板上形成栅极、 搠极线和公共线， 其中， 所述機极线包括断开设置的第一段线与第二段线， 所述公共线垂 直于所述栅极线的方向穿过断开口，且与所述第一段线和所述第二段线绝缘接触；在 «极、 栅极线和公共线上形成第一绝缘层，并在第一绝缘层上形成过孔，所述过孔对应于所述第 一段线和第二段线的相邻的两端部上； 在第一绝缘层上形成数据线、源极、漏极以及电连 接线， 电连接线通过形成在第一绝缘层上的过孔电连接第一段线和第二段线： 在数据线、 源极、漏极以及电连接线上形成第二绝缘层， 在该第二绝缘层上形成过孔， 并在第二绝缘 层上形成像素电极， 通过形成在第二绝缘层上的过孔使漏极与像素电极电连接。
8 ) 在本发明的第 7 ) 项的一个优选实施方式中， 采用钽、 铝、 铬、 钛铝钛、 铝钼、 钼钽和铝钨中的任一种材料来制成所述电连接线。 与现有技术相比， 上述方案中的一个或多个实施例可以具有如下优点或有益效果： 本申请的实施例通过将阵列基板上的每条 «极线断开，使每条公共线贯穿栅极线的断 开处而在有效显示区中彼此短接， 并通过增加一段电连接线将断开的機极线电连接起来。 这样，既不影响機极线的导线性，又能通过将公共线彼此短接在一起的方式来提高最佳公 共电压的均一性， 进而提升产品的品质。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显 而易见， 或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要 求书以及險图中所特别指出的结构来实现和获得。 '图说明
图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例 共同用于解释本发明， 并不构成对本发明的限制。 在附图中- 图 1是现有技术中的像素单元的结构示意图； 图 2是多个如图 1所示的像素单元的等效电路示意图； 图 3是根据本发明一实施例的显示面板的结构示意图； 图 4是根据本发明一实施例的像素单元的结构示意图- 图 5是图 4所示 AA'线处的剖视图； 图 6是制作阵列基板时的第一层图案和第二层图案的示意图； 图 7是多个如图 4所示的像素单元的等效电路示意图； 图 8是根据本发明一实施例的阵列基板的制作方法的流程图。 具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应 ^技术 手段来解决技术 |5]题,并达成技术效果的实现过程能充分理解并据以实施。需要说明的是， 只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形 成的技术方案均在本发明的保护范围之内。 以下各实施例的说明是参考險加的图式， 用以例示本发明可用以实施的特定实施例。 本发明所提到的方向用语， 例如 "上"、 "下" 、 "左"、 "右"等， 仅是参考 加图式 的方向。 因此， 使用的方向用语是用以说明及理解本发明， 而非用以限制本发明。
另夕卜， 为了清晰起见， W图中示出的每个元件的尺寸和厚度是任意示出的， 本发明不 限于此。
图 1是现有技术中的像素单元的结构示意图。 如图 〗 所示， 该像素单元包括栅极线 11、 公共线 12、 数据线 13、 开关元件】 4、 硅岛 15、 过孔 16和像素电极 17, 其中开关元 件 4的漏极通过过孔 16与像素电极 17电连接。
图 2是多个如图〗所示的像素单元的等效电路示意图。如图 2所示，每个像素单元的 开关元件 T的栅极连接其所在像素单元的栅极线 （例如 Gate n或 Gate n+〗） ， 旦开关元 件 Τ的源极连接其所在像素单元的数据线 （例如 Daia m或 Data m+1 ) 。 而且， 每个像素 单元还包括液晶电容 Clc和存储电容 Cst, 每个存储电容 Cst的一端连接幵关元件 T的漏 极， 另一端连接公共线 （例如 Com n或 Com n+1 ) 。
从图 2中可以看出， 每条公共线都是独立的， 在有效显示区内彼此并不连接。容易理 解， 对于这种结构来说， 公共线的压降会导致公共线上不同位置的最佳公共电压不一致， 因此使得公共电压的均一性较差， 很容易出现影像残留 （Image Stickmg) 现象。
本申请的实施例提供了解决上述问题的方案，下面将一边参考 »图一边说明本申请的 实施例。
请参考图 3， 图 3是根据本发明一实施例的显示面板的结构示意图。 该显示面板包括 影像显示区 100、 源极驱动器 200以及楊极驱动器 300。 影像显示区 100包括由多条数据 线（如图所示的 N条数据线 DL1〜DLN)与多条扫描线（如图所示的 M条扫描线 GL1〜GLM) 正交配置形成的阵列以及多个像素 10。源极驱动器 200通过与其耦接的多条数据线将所 提供的数据信号传输至影像显示区 00中。栅极驱动器 300通过与其耦接的多条扫描线将 所提供的扫描信号传输至影像显示区 100中。
需要说明的是，本文中涉及到的像素包括多个像素单元， 各个像素单元被分别配置 在由多条数据线和多条扫描线正交配置形成的多个像素区域中。在该实施例中， 所谓"像 素单元"可以为红色 （R) 像素单元、 绿色 （G) 像素单元或蓝色 （B ) 像素单元等不同 颜色的像素单元。
请参考图 4, 图 4是根据本发明一实施例的像素单元的结构示意图。 该像素单元应^ 于图 3所示的显示面板中。
如图 4所示， 该像素单元包括搠极线 11、 公共线 12、 数据线 13、 开关元件 14、 硅岛 15、 过孔 （后称为第二过孔） V2、 像素电极 17以及电连接线 18。 其中像素电极 17通过 第二过孔 V2与开关元件 14电连接。 極极线 11用于控制开关元件 14开启。 像素电极 17 优选为 ITO材料制成的透明的像素电极。
需要说明的是，本发明实施例通过将每条機极线断幵，使每条公共线通过断开口 ϋ在 有效显示区中彼此短接，并通过设置在断开口处的电连接结构将断开的搠极线（后述第一 段线和第二段线） 电连接。这样， 既不影响機极线的导线性， 又能通过将公共线彼此短接 在一起的方式来提高最佳公共电压的均一性。
值的一提的是， 在本发明中， 像素单元的结构不限于如图 4所示的布局结构。其他采 用本发明的原理以提升最佳公共电压的均一性的布局方式或是架构都可以应用亍本发明， 例如具有主像素区和次像素区的像素单元。 为了详细地说明本发明， 主要以图 4 的像素 单元结构为例来说明， 但本发明不以此为限。
为了更好地说明本实施例， 下面参考图 6来详细说明该像素单元的栅极线和公共线。 图 6是制作阵列基板时的某一像素单元的第一层图案和第二层图案的示意图，如图 6 所示， 在第一层图案的制作中， 形成了栅极线 1、 栅极 G和公共线 12。 其中， 栅极线 1 被形成为包括断开设置的第一段线〗】a和第二段线 l lb， 公共线】2垂直于 «极线 I】的方 向穿过该断开口， 旦与第一段线 1 a和第二段线 l ib绝缘接触。如图 7所示， 这些公共线 两两短接， 整体形成为网状图案。在第二层图案的刺作中， 在概极线 11和公共线 2上形 成第一绝缘层（未图示），在極极 G上形成硅岛 15，并在第一绝缘层上形成第一过孔 V , 第一过孔 VI对应于第一段线 11a和第二段线 l ib的相邻的两端部上。 进一步， 在后续制 作歩骤中， 通过包括第一过孔 V 和金属层的电连接结构使得第一段线 11a和所述第二段 线 l ib电连接。
图 7是多个如图 4所示的像素单元的等效电路示意图。如图 7所示，每个像素单元包 括幵关元件 T、存储电容 Cst以及液晶电容 Clcl。开关元件 T优选以薄膜晶体管制作而成。 开关元件 T的機极连接其所在像素单元的機极线 （例如 Gate n或 Gate n+1 ) , ϋ开关元 件 Τ的源极连接其所在像素单元的数据线 （例如 Data m或 Data m+1 ) 。 存储电容 Cst的 一端连接开关元件 T的漏极， 另一端连接公共线 （例如 Com n或 Com n+1 ) 。 需要说明的是， 图 7所示的每条公共线彼此短接， 这些公共线整体形成为网状结构， 这样，相比现有技术中的各个独立的公共线，本实施例能够有效地降低公共线上压降所带 来的影响， 提升最佳共电极电压的均一性。
图 8是根据本发明一实施例的阵列基板的制作方法的流程图， 面参考图 8来详细说 明各个步骤。 歩骤 S710, 在基板上形成機极、 機极线和公共线， 其中， 極极线包括断开设置的第 一段线与第二段线，公共线垂直于機极线的方向穿过断幵口， ϋ与第一段线和第二段线绝 缘接触。 而且， 这些公共线整体形成为网状图案。
具体地， 首先， 利用物理气相沉积设备在基板上沉积第一层金属膜。该层金属膜用于 形成包括概极、 極极线和公共线的第一层图案。
在该步骤中， 采用溅射镀膜法在基板上沉积金属膜。 所用的金属材料优选为钽、 铝、 铬、 钛铝钛、 钼钽、 铝钼、 钼钨中的任意一种。 另外， 根据产品的不同， 膜层厚度可设计 为 500 Α-6000 ο 然后， 在第一层金属膜上涂布光阻， 利用曝光设备将掩膜版上的图案转移到光阻上。 需要说明的是， 在该掩膜板上的图案中， 機极线被形成为断开设置的第一段线 11a 和第二段线 l lb， 且该间隔能够使公共线垂直栅极线的方向穿过， 并且公共线整体上为网 状图案。
最后， 利用湿法蚀刻将未被光阻覆盖的第一层金属膜蚀刻掉， 剥离光阻， 进而得到第 一层图案。 所得到的金属层如图 5中的标号 11、 12所示， 其中， 标号 12表示公共线， 标 号！ la表示第一段线， 标号 l ib表示第二段线。 歩骤 S720, 在栅极、 機极线和公共线上形成第一绝缘层， 并在第一绝缘层上形成过 孔。 优选地， 上述过孔对应亍第一段线和第二段线的相邻的两端部上。
如图 5所示， 其中第一绝缘层 81覆盖在公共线 12和極极线 1 上， 且第一绝缘层 81 的一部分嵌入至公共线 12与第一段线 1 la的间隔以及公共线 12与第二段线 1 lb的间隔中。 步骤 S730， 在第一绝缘层上形成数据线、 源极、 漏极以及电连接线， 电连接线通过 形成在第一绝缘层上的过孔将第一段线和第二段线电连接。
如图 5所示， 电连接线 18的一部分嵌入至第一绝缘层 81的两个过孔中，与第一段线 11a和第二段线 l ib接触， 由于电连接线 18为金属材料， 因此能够使第一段线 11a和第 二段线 l ib电连接。
优选地， 采^钽、 销、 铬、 钛铝钛、 铝铝、 讓、 铝钨中的任一种材料制成电连接线
18。
该步骤的具体工艺与步骤 S710大致一样， 在此不再赘述。
歩骤 S740, 在数据线、 源极、 漏极以及电连接线上形成第二绝缘层， 在该第二绝缘 层上形成过孔，并在第二绝缘层上形成像素电极，通过形成在第二绝缘层的过孔使漏极与 像素电极电连接。
综上所述，本申请的实施例通过将阵列基板上的每条楊极线断开，使每条公共线贯穿 概极线的断开处而在有效显示区中彼此连接，并通过增加一段金属层将断开的栅极线连接 起来。这样， 既不影响機极线的导线性， 又能通过将公共线彼此连接在一起的方式来提高 最佳公共电压的均一性， 进而提升产品的品质。
以上所述， 仅为本发明较佳的具体实施方式， 但本发明的保护范围并不局限于此， 任 何熟悉该技术的人员在本发明所公开的技术范圑内，可轻易想到的变化或替换，都应涵盖 在本发明的保护范圑之内。 因此， 本发明的保护范围应该以权利要求的保护范围为准。

Claims

权权利利要要求求书书
11、、 一一种种阵阵列列基基板板，， 包包括括多多个个像像素素单单元元，， 每每个个像像素素单单元元包包括括栅栅极极线线和和公公共共线线，， 其其中中，， 所所述述栅栅极极线线包包括括断断开开设设置置的的第第一一段段线线与与第第二二段段线线，， 在在所所述述第第一一段段线线和和所所 述述第第二二段段线线的的断断开开口口处处设设置置有有一一电电连连接接结结构构，， 所所述述第第一一段段线线与与所所述述第第二二段段线线通通过过所所 述述电电连连接接结结构构电电连连接接，， 所所述述公公共共线线垂垂直直于于所所述述栅栅极极线线的的方方向向穿穿过过所所述述断断开开口口，， 与与 所所述述第第一一段段线线和和所所述述第第二二段段线线绝绝缘缘接接触触。。
22、、 根根据据权权利利要要求求 11所所述述的的阵阵列列基基板板，， 其其中中，， 所所述述电电连连接接结结构构包包括括过过孔孔和和电电连连接接线线。。
33、、 根根据据权权利利要要求求 22所所述述的的阵阵列列基基板板，， 其其中中，， 所所述述过过孔孔对对应应亍亍所所述述第第一一段段线线和和所所述述第第二二段段线线的的相相邻邻的的两两端端部部上上,,所所述述电电连连接接线线通通过过 所所述述过过孔孔电电连连接接所所述述第第一一段段线线和和所所述述第第二二段段线线，， 其其中中，， 所所述述电电连连接接线线采采用用钽钽、、 钼钼、、 铬铬、、 钛钛 铝铝钛钛、、 铝铝铝铝、、 钼钼钽钽和和钼钼钨钨中中的的任任一一种种材材料料制制成成。。
44、、 一一种种显显示示面面板板，， 包包括括阵阵列列基基板板，， 该该阵阵列列基基板板包包括括多多个个像像素素单单元元，， 每每个个像像素素单单元元包包 括括極極极极线线和和公公共共线线，， 其其中中，， 所所述述栅栅极极线线包包括括断断开开设设置置的的第第一一段段线线与与第第二二段段线线，， 在在所所述述第第一一段段线线和和所所 述述第第二二段段线线的的断断开开口口处处设设置置有有一一电电连连接接结结构构，， 所所述述第第一一段段线线与与所所述述第第二二段段线线通通过过所所 述述电电连连接接结结构构电电连连接接，， 所所述述公公共共线线垂垂直直于于所所述述楊楊极极线线的的方方向向穿穿过过所所述述断断开开口口，， —— __与与 所所述述第第一一段段线线和和所所述述第第二二段段线线绝绝缘缘接接触触。。
55、、 根根据据权权利利要要求求 44所所述述的的显显示示面面板板，， 其其中中，， 所所述述电电连连接接结结构构包包括括过过孔孔和和电电连连接接线线。。
66、、 根根据据权权利利要要求求 55所所述述的的显显示示面面板板，， 其其中中，， 所所述述 ϋϋ孔孔对对应应于于所所述述第第一一段段线线和和所所述述第第二二段段线线的的相相邻邻的的两两端端部部上上,,所所述述电电连连接接线线通通过过 所所述述过过孔孔电电连连接接所所述述第第一一段段线线和和所所述述第第二二段段线线，， 其其中中，， 所所述述电电连连接接线线采采用用钽钽、、 钜钜、、 铬铬、、 钛钛 铝铝钛钛、、 铝铝铝铝、、 钜钜钽钽和和钼钼钨钨中中的的任任一一种种材材料料制制成成。。
Figure imgf000010_0001
在基板上形成栅极、 栅极线和公共线， 其中， 所述栅极线包括断开设置的第一 段线与第二段线， 所述公共线垂直于所述»极线的方向穿过断开口， 且与所述第一 段线和所述第二段线绝缘接触： 在所述機极、 栅极线和公共线上形成第一绝缘层， 并在所述第一绝缘层上形成 过孔， 所述过孔对应于所述第一段线和第二段线的相邻的两端部上； 在所述第一绝缘层上形成数据线、 源极、 漏极以及电连接线， 所述电连接线通 过形成在所述第一绝缘层上的过孔电连接所述第一段线和所述第二段线； 在所述数据线、 源极、 漏极以及电连接线上形成第二绝缘层， 在所述第二绝缘 层上形成过孔， 并在所述第二绝缘层上形成像素电极， 通 ϋ形成在所述第二绝缘层 上的过孔使所述漏极与所述像素电极电连接。
8、 根据权利要求 7所述的制作方法， 其中， 采用钽、 钼、 铬、 钛铝钛、 铝铝、 钼钽 和钼钨中的任一种材料来制成所述电连接线。
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