WO2016002683A1 - 半導体発光素子及びその製造方法 - Google Patents

半導体発光素子及びその製造方法 Download PDF

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WO2016002683A1
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semiconductor layer
layer
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semiconductor
light emitting
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PCT/JP2015/068607
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月原　政志
中村　薫
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Ushio Denki KK
Original Assignee
Ushio Denki KK
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN

Definitions

  • the present invention relates to a semiconductor light emitting device and a method of manufacturing the same.
  • FIG. 6 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device disclosed in the same document.
  • the conventional semiconductor light emitting device 100 shown in FIG. 6 includes a substrate 101, a buffer layer 102, an n-type contact layer 103, an n-type cladding layer 104, an active layer 105, a p-type cladding layer 106, a first p-type contact layer 107, A second p-type contact layer 108 is provided.
  • the semiconductor light emitting device 100 further includes an n-side electrode 109 on the top surface of the n-type contact layer 103 and a p-side electrode 110 on the top surface of the second p-type contact layer 108.
  • the second p-type contact layer 108 in contact with the p-side electrode 110 is formed of a semiconductor layer having a high p-type impurity concentration and a low Al composition ratio, and the first p-type contact layer 107
  • the semiconductor layer is composed of a semiconductor layer having a low p-type impurity concentration and a high Al composition ratio as compared with the second p-type contact layer 108.
  • an ohmic contact with the p-side electrode 110 is realized by forming the p-type contact layer (107, 108) with two types of layers having different p-type impurity concentration and Al composition ratio as described above.
  • the thickness of the contact layer can be secured to the extent that the device characteristics can be maintained while preventing self-absorption.
  • Patent Document 1 the conventional semiconductor light emitting device 100 shown in FIG. 6 is manufactured by the following procedure.
  • the buffer layer 102 of GaN is grown at 510 ° C. on the upper layer of the substrate 101
  • the n-type contact layer 103 of n-type Al 0.04 Ga 0.96 N is grown at 1050 ° C.
  • an n-type cladding layer 104 of n-type Al 0.18 Ga 0.82 N is grown at 1050 ° C. on the n-type contact layer 103, and then an active layer 105 of undoped InGaN is grown at 700 ° C.
  • the description of InGaN means In a1 Ga 1 -a1 N (0 ⁇ a1 ⁇ 1) and does not indicate that the composition ratio of In and Ga is 1: 1. .
  • the description of AlGaN etc. is also the same.
  • a p-type cladding layer 106 of Al 0.2 Ga 0.8 N is grown.
  • a first p-type contact layer 107 made of Al 0.04 Ga 0.96 N doped with Mg 1 ⁇ 10 19 / cm 3 is grown on the p-type cladding layer 106 to a thickness of 0.1 ⁇ m.
  • the second p-type contact layer 108 made of Al 0.01 Ga 0.99 N doped with 2 ⁇ 10 21 / cm 3 of Mg is grown with a film thickness of 0.02 ⁇ m by adjusting the flow rate of gas. .
  • the wafer is annealed at 700 ° C. in the reaction vessel to reduce the resistance of the p-type semiconductor layer, and then the wafer is removed from the reaction vessel.
  • a mask having a predetermined shape is formed on the surface of the second p-type contact layer 108 located in the uppermost layer, and the semiconductor layer is etched from the second p-type contact layer 108 side by an RIE (reactive ion etching) device.
  • the surface of the n-type contact layer 103 is exposed.
  • the n-side electrode 109 is formed on the exposed upper surface of the n-type contact layer 103
  • the p-side electrode 110 is formed on the upper surface of the second p-type contact layer 108.
  • the p-type cladding layer 106, the first p-type contact layer 107, and the second p-type contact layer 108 are all epitaxially grown with the inside of the furnace at a high temperature of 1000 ° C. or higher. It is formed. Thereafter, the temperature in the furnace is reduced. In the above method, the wafer is cooled to about 700 ° C. and annealed, and then the wafer is taken out of the furnace.
  • the semiconductor light emitting device manufactured by the method described above has a high operating voltage.
  • An object of the present invention is to realize a semiconductor light emitting device capable of obtaining a high light output while lowering the operating voltage as compared with the related art, and a method of manufacturing the same.
  • the inventors of the present invention consider the reason why the operating voltage of the semiconductor light emitting device described in Patent Document 1 is increased by intensive research as follows.
  • AlGaN is a mixed crystal of GaN and AlN, and the formation temperature of AlN is higher than the formation temperature of GaN. That is, after the second p-type contact layer 108 made of AlGaN is grown while supplying source gases such as TMG (trimethylgallium), TMA (trimethylaluminum), and ammonia at a high temperature of 1050 ° C., the gas is supplied. Even when stopped, the inside of the furnace is exposed to extremely high temperatures for a while. At this time, GaN among the AlGaN constituting the second p-type contact layer 108 is selectively evaporated, and the Al composition ratio of AlGaN is increased.
  • source gases such as TMG (trimethylgallium), TMA (trimethylaluminum), and ammonia
  • the band gap of the layer is expanded, and the carrier concentration is lowered.
  • the Al-rich layer may be oxidized to form a high resistance layer such as Al 2 O 3 on the surface. For these reasons, the contact resistance between the p-side electrode 110 and the second p-type contact layer 108 is increased, and the operating voltage of the semiconductor light emitting device 100 is increased.
  • a method of manufacturing a semiconductor light emitting device is Preparing the substrate (a), On the substrate, n-Al x1 Ga y1 In 1-x1-y1 N (0 ⁇ x1 ⁇ 1,0 ⁇ y1 ⁇ 1) from become n-type forming a first semiconductor layer of (b), Forming an active layer on the first semiconductor layer (c); An upper layer of the active layer, p-Al x2 Ga y2 In 1-x2-y2 N p -type second semiconductor made of (0 ⁇ x2 ⁇ 1,0 ⁇ y2 ⁇ 1) the temperature in the furnace as 800 ° C.
  • p-Al x 2 Ga y 2 In 1-x 2-y 2 N (0 ⁇ x 2 ⁇ 1, 1) in the state immediately before the temperature in the furnace decreases, ie, the state immediately before step (f).
  • a p-type third semiconductor layer of p-GaN is formed on the top surface of the p-type second semiconductor layer of 0 ⁇ y2 ⁇ 1). That is, even if the supply of gas is stopped when the temperature in the furnace is high, the second semiconductor layer composed of the mixed crystal containing Al is not located on the top surface, so Does not evaporate and the upper surface of the second semiconductor layer becomes Al-rich.
  • the third semiconductor layer located on the uppermost surface when the gas supply is stopped is made of p-GaN, it is possible to reduce the temperature from the third semiconductor layer to the GaN during the process of lowering the temperature in the furnace. Even if the H 2 vaporizes, an Al-rich layer is not formed on the top surface of the third semiconductor layer.
  • the Al-rich layer is not formed on the upper surface of the p-type semiconductor layer in contact with the p-side electrode, so after the step (f) of reducing the temperature in the furnace Even if the p-side electrode is formed, the contact resistance between the p-side electrode and the third semiconductor layer does not increase. Therefore, a semiconductor light emitting device having a lower operating voltage than conventional is realized. The results are described below with reference to the examples in the section "Forms for carrying out the invention".
  • the third semiconductor layer may be a layer having a high doped p-type impurity concentration (eg, 1 ⁇ 10 19 / cm 3 or more).
  • the second semiconductor layer may also be a layer having a high doped p-type impurity concentration (for example, 1 ⁇ 10 19 / cm 3 or more).
  • all of the third semiconductor layer may be evaporated in the process of step (f).
  • the third semiconductor layer functions only as a protective layer for preventing the evaporation of GaN from the mixed crystal containing Al constituting the second semiconductor layer.
  • the p-side electrode is formed on the upper surface of the second semiconductor layer.
  • the semiconductor layer in contact with the p-side electrode is a second semiconductor layer made of p-Al x2 Ga y2 In 1 -x2-y2 N.
  • the second semiconductor layer is an AlGaN layer
  • a p-side electrode is formed on the p-AlGaN layer in the same manner as the conventional structure described above with reference to FIG.
  • the third semiconductor layer as a protective layer is formed on the upper surface of the second semiconductor layer, particularly in the early stage when the temperature in the furnace is high.
  • an Al-rich layer is not formed on the top surface of the second semiconductor layer made of p-Al x 2 Ga y 2 In 1-x 2-y 2 N.
  • step (d) p-Al x 2 Ga y 2 In 1-x 2-y 2 N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1) may be formed at a temperature at which it can be grown. Absent. Similarly, step (e) may be formed at a temperature higher than that at which p-GaN can be grown.
  • the method of manufacturing a semiconductor light emitting device according to the present invention may further include the step (g) of forming an electrode on the upper layer of the third semiconductor layer after the step (f).
  • the step (e) may be a step performed by changing only the flow rate of the source gas supplied into the furnace, as compared to the step (d). That is, the growth temperatures may be substantially the same in the step (d) and the step (e).
  • the step (e) is a step of growing the semiconductor layer with a high temperature in the furnace following the step (d)
  • GaN is not evaporated from the upper surface of the second semiconductor layer consisting of N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1) to form an Al-rich layer on the upper surface.
  • a third semiconductor layer is formed.
  • the thickness of the third semiconductor layer may be 5 nm or less.
  • the semiconductor light emitting element when the semiconductor light emitting element is realized as an element which emits ultraviolet light having a peak wavelength of 400 nm or less, it is preferable to make the semiconductor layer made of GaN whose absorption end is located on the longer wavelength side than AlN as thin as possible.
  • the third semiconductor layer is provided for the purpose of functioning as a protective layer for preventing formation of an Al-rich layer on the upper surface of the second semiconductor layer, after the execution of step (e) The upper surface of the second semiconductor layer may be covered while the temperature in the furnace is still high.
  • the step (e) after the step (e) is performed, at the initial stage of starting the step (f), the temperature in the furnace is high in a state where the gas supply is stopped, so that the third semiconductor layer made of p-GaN Part evaporates. Therefore, the film thickness of the third semiconductor layer after the execution of the step (f) is thinner than the film thickness formed in the step (e).
  • the step (e) by setting the growth thickness of the third semiconductor layer such that the thickness of the third semiconductor layer made of p-GaN becomes 5 nm or less after the execution of the step (f), the light output Can be realized.
  • the upper layer of the active layer p-Al x3 Ga y3 In 1-x3-y3 N (0 as 800 ° C. or higher temperature in the furnace ⁇ x3 ⁇ 1,0 ⁇ y3 ⁇ 1) having a step (h) of forming a p-type fourth semiconductor layer comprising
  • the step (d) may be performed after the step (h) to form the second semiconductor layer having a higher p-type impurity concentration than the fourth semiconductor layer.
  • the fourth semiconductor layer can constitute a p-type cladding layer
  • the second semiconductor layer can constitute a p-type contact layer.
  • a 3rd semiconductor layer remains after execution of a process (f)
  • a 2nd semiconductor layer and a 3rd semiconductor layer shall comprise a p-type contact layer.
  • the present invention has an n-type semiconductor layer, a p-type semiconductor layer, and an active layer sandwiched between the n-type semiconductor layer and the p-type semiconductor layer on a substrate, and has a peak wavelength of 400 nm or less A semiconductor light emitting device that emits ultraviolet light, and
  • the p-type semiconductor layer p-Al x2 Ga y2 In 1-x2-y2 N (0 ⁇ x2 ⁇ 1,0 ⁇ y2 ⁇ 1) and the second semiconductor layer p-type consisting of a film thickness 5nm following p And p-type third semiconductor layer made of GaN;
  • the third semiconductor layer is a top layer of the surface of the p-type semiconductor layer opposite to the active layer.
  • the third semiconductor layer is composed of p-GaN, but has a film thickness of 5 nm or less, and therefore light absorbed in the third semiconductor layer even when realized as an ultraviolet light emitting element having a peak wavelength of 400 nm or less The amount of can be extremely reduced.
  • the semiconductor light emitting device includes the third semiconductor layer made of p-GaN in a layer located on the uppermost surface of the p-type semiconductor layer. More specifically, it means that the layer formed at the position in contact with the p-side electrode can be a third semiconductor layer made of p-GaN.
  • the p-type contact layer is formed of a semiconductor layer containing Al such as AlGaN or AlInGaN
  • the semiconductor layers are formed in the furnace.
  • the GaN is evaporated during the process of decreasing the temperature in the furnace, and an Al-rich layer is formed on the upper surface thereof. As a result, the contact resistance between the layer and the p-side electrode is increased.
  • the uppermost surface of the p-type semiconductor layer is the third semiconductor layer formed of p-GaN, the layer rich in Al is not formed on the upper surface of the layer, and the contact resistance with the p-side electrode Resistance can be reduced. Thereby, the operating voltage can be reduced compared to the conventional semiconductor light emitting device.
  • the semiconductor light emitting device of the present invention may have an electrode in the upper layer of the third semiconductor layer. More specifically, an electrode may be provided on the surface of the third semiconductor layer opposite to the active layer.
  • the p-type semiconductor layer a p-Al x3 Ga y3 In 1 -x3-y3 N (0 ⁇ x3 ⁇ 1,0 ⁇ y3 ⁇ 1) p -type fourth semiconductor layer made of, said fourth semiconductor It is also possible to have the second semiconductor layer formed in the upper layer of the layer and the third semiconductor layer formed in the upper layer of the second semiconductor layer.
  • the second semiconductor layer and the third semiconductor layer may have a higher p-type impurity concentration than the fourth semiconductor layer.
  • the fourth semiconductor layer can constitute a p-type cladding layer
  • the second semiconductor layer can constitute a p-type contact layer.
  • n-type semiconductor layer n-Al x1 Ga y1 In 1-x1-y1 N (0 ⁇ x1 ⁇ 1,0 ⁇ y1 ⁇ 1) which is composed of a first semiconductor layer of n-type composed of It does not matter.
  • the present invention it is possible to realize a semiconductor light emitting device capable of obtaining a high light output while reducing the operating voltage as compared with the related art.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of an embodiment of a semiconductor light emitting device of the present invention. It is sectional drawing which shows typically a part of manufacturing process of the semiconductor light-emitting device of this invention. It is sectional drawing which shows typically a part of manufacturing process of the semiconductor light-emitting device of this invention. It is sectional drawing which shows typically a part of manufacturing process of the semiconductor light-emitting device of this invention. It is sectional drawing which shows typically a part of manufacturing process of the semiconductor light-emitting device of this invention. It is sectional drawing which shows typically a part of manufacturing process of the semiconductor light-emitting device of this invention. It is sectional drawing which shows typically a part of manufacturing process of the semiconductor light-emitting device of this invention.
  • FIG. 5 is a cross-sectional view schematically showing a structure of a light emitting element of Comparative Example 1
  • FIG. 7 is a cross-sectional view schematically showing a structure of a light emitting device of Comparative Example 2.
  • FIG. 7 is a cross-sectional view schematically showing a structure of a light emitting device of Comparative Example 3.
  • the structure of the semiconductor light emitting device of the present invention will be described below, and then a method of manufacturing the same will be described. Thereafter, performances of the semiconductor light emitting device of the present invention and the conventional semiconductor light emitting device are compared with reference to examples.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of an embodiment of a semiconductor light emitting device of the present invention.
  • the semiconductor light emitting device 1 has an n-type semiconductor layer 13, a p-type semiconductor layer 20, and an active layer 15 sandwiched between the n-type semiconductor layer 13 and the p-type semiconductor layer 20 on a growth substrate 11. A more detailed configuration of the semiconductor light emitting device 1 will be described below.
  • a semiconductor light emitting device 1 shown in FIG. 1 has an undoped layer 12 on a growth substrate 11, and an n-type semiconductor layer 13 on the undoped layer.
  • the semiconductor light emitting device 1 has the active layer 15 on the upper layer of the n-type semiconductor layer 13 and the p-type semiconductor layer 20 on the upper layer of the active layer 15.
  • the p-type semiconductor layer 20 is configured to include the p-type semiconductor layer 21, the p-type semiconductor layer 22, and the p-type semiconductor layer 23.
  • the n-type semiconductor layer 13 corresponds to the “first semiconductor layer”
  • the p-type semiconductor layer 21 corresponds to the “fourth semiconductor layer”
  • the p-type semiconductor layer 22 corresponds to the “second semiconductor layer”.
  • the p-type semiconductor layer 23 corresponds to the "third semiconductor layer”.
  • the n-type semiconductor layer 13 is referred to as a "first semiconductor layer 13”
  • the p-type semiconductor layer 21 is referred to as a "fourth semiconductor layer 21”
  • the p-type semiconductor layer 22 is referred to as a "second semiconductor layer 22”.
  • the p-type semiconductor layer 23 is referred to as "third semiconductor layer 23".
  • the third semiconductor layer 23 constitutes the uppermost layer of the surface of the p-type semiconductor layer 20 opposite to the active layer 15.
  • the growth substrate 11 is made of, for example, a sapphire substrate.
  • the growth substrate 11 may be made of Si, SiC, AlN, AlGaN, GaN, YAG or the like other than sapphire.
  • the undoped layer 12 is formed of GaN. More specifically, it is formed of a low temperature buffer layer of GaN and an underlayer of GaN on the low temperature buffer layer.
  • the undoped layer 12 is provided on the upper layer of the growth substrate 11 made of, for example, sapphire in order to epitaxially grow the first semiconductor layer 13 and the like in a good state.
  • the first semiconductor layer 13 is constituted by n-Al x1 Ga y1 In 1 -x1-y1 N (0 ⁇ x1 ⁇ 1,0 ⁇ y1 ⁇ 1).
  • the first semiconductor layer 13 is preferably doped with n-type impurities such as Si, Ge, S, Se, Sn, and Te, and in particular, is preferably doped with Si.
  • the first semiconductor layer 13 is formed of n-Al 0.06 Ga 0.94 N.
  • the active layer 15 is configured, for example, by periodically repeating a light emitting layer made of InGaN and a barrier layer made of AlGaN. These layers may be undoped or p-type or n-type doped.
  • the active layer 15 is not limited to the above materials, and includes a first nitride semiconductor layer and a second nitride semiconductor layer having a larger band gap than the first nitride semiconductor layer, and It suffices to have a configuration in which one nitride semiconductor layer is sandwiched between two second nitride semiconductor layers.
  • the first nitride semiconductor layer constitutes a light emitting layer
  • the second nitride semiconductor layer constitutes a barrier layer.
  • Each material which comprises the active layer 15 is suitably selected according to the peak wavelength of the light to take out.
  • the fourth semiconductor layer 21 is composed of p-Al x 3 Ga y 3 In 1-x 3-y 3 N (0 ⁇ x 3 ⁇ 1, 0 ⁇ y 3 ⁇ 1).
  • the fourth semiconductor layer 21 is preferably doped with a p-type impurity such as Mg, Be, Zn or C, particularly preferably Mg.
  • the fourth semiconductor layer 21 is formed to have a laminated structure of p-Al 0.3 Ga 0.7 N and p-Al 0.13 Ga 0.87 N.
  • the second semiconductor layer 22 is composed of p-Al x 2 Ga y 2 In 1-x 2-y 2 N (0 ⁇ x 2 ⁇ 1, 0 ⁇ y 2 ⁇ 1).
  • the second semiconductor layer 22 is preferably doped with a p-type impurity such as Mg, Be, Zn or C, particularly preferably Mg.
  • the second semiconductor layer 22 is formed of p-Al 0.13 Ga 0.87 N.
  • the p-type impurity concentration of the second semiconductor layer 22 is higher than the p-type impurity concentration of the fourth semiconductor layer 21.
  • the third semiconductor layer 23 is made of p-GaN having a thickness of 5 nm or less.
  • the third semiconductor layer 23 is preferably doped with a p-type impurity such as Mg, Be, Zn or C, in particular, Mg.
  • the p-type impurity concentration of the third semiconductor layer 23 is higher than the p-type impurity concentration of the fourth semiconductor layer 21.
  • the p-type impurity concentration of the fourth semiconductor layer 21 is about 3 ⁇ 10 19 / cm 3
  • the p-type impurity concentration of the second semiconductor layer 22 and the third semiconductor layer 23 is about 1 ⁇ 10 20 / cm 3 It is.
  • the third semiconductor layer 23 is formed by passing through the cooling step according to step S8. A part of the film evaporates and the film thickness becomes thin.
  • the upper layer of the third semiconductor layer 23 is indicated by a broken line in FIG. 1 in order to indicate that the film thickness decreases after the third semiconductor layer 23 is formed. That is, FIG. 1 shows that the third semiconductor layer 23 corresponding to the broken line portion is evaporated in the process of step S8.
  • the semiconductor light emitting device 1 may not necessarily include the fourth semiconductor layer 21. That is, the semiconductor light emitting device 1 may have a configuration in which the second semiconductor layer 22 is provided on the upper surface of the active layer 15.
  • the p-type impurity concentration of the second semiconductor layer 22 does not necessarily have to be higher than the p-type impurity concentration of the fourth semiconductor layer 21.
  • Step S1 The growth substrate 11 is prepared. More specifically, a c-plane sapphire substrate is prepared as the growth substrate 11, and the substrate is cleaned. More specifically, for this cleaning, for example, the growth substrate 11 (c-plane sapphire substrate) is placed in the processing furnace of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and the flow rate in the processing furnace The temperature is raised to, for example, 1150.degree. C. while flowing hydrogen gas of 10 slm.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • This step S1 corresponds to the step (a).
  • Step S2 A low temperature buffer layer made of GaN is formed on the surface of the growth substrate 11, and a base layer made of GaN is further formed thereon. These low temperature buffer layers and underlayers correspond to the undoped layer 12.
  • a specific method of forming the undoped layer 12 is, for example, as follows. First, the pressure in the furnace of the ⁇ CVD apparatus is 100 kPa, and the temperature in the furnace is 480 ° C. Then, while flowing nitrogen gas and hydrogen gas each having a flow rate of 5 slm as a carrier gas in the processing furnace, TMG having a flow rate of 50 ⁇ mol / min and ammonia having a flow rate of 250,000 ⁇ mol / min are supplied as a source gas into the processing furnace for 68 seconds. Do. Thereby, a low temperature buffer layer of 20 nm in thickness is formed on the surface of the growth substrate 11.
  • the temperature in the furnace of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas in the processing furnace, TMG having a flow rate of 100 ⁇ mol / min and ammonia having a flow rate of 250000 ⁇ mol / min as a source gas in the processing furnace Feed for 30 minutes. Thereby, an underlayer of 1.7 ⁇ m in thickness made of GaN is formed on the surface of the low temperature buffer layer.
  • the undoped layer 12 is formed on the growth substrate 11.
  • Step S3 Next, as shown in FIG. 2B, the n-type first semiconductor layer 13 is formed on the undoped layer 12.
  • the specific formation method of the first semiconductor layer 13 is, for example, as follows.
  • the pressure in the furnace of the MOCVD apparatus is set to 30 kPa. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as carrier gas, TMG having a flow rate of 94 ⁇ mol / min, TMA having a flow rate of 6 ⁇ mol / min, and a flow rate of 250,000 ⁇ mol / min as a carrier gas. Ammonia of min and tetraethylsilane with a flow rate of 0.013 ⁇ mol / min are fed into the processing furnace for 60 minutes.
  • the first semiconductor layer 13 having a composition of, for example, n-Al 0.06 Ga 0.94 N, a Si concentration of 5 ⁇ 10 19 / cm 3 and a thickness of 2 ⁇ m is formed in the upper layer of the undoped layer 12 Be done.
  • the n-type impurity doped to the first semiconductor layer 13 is Si
  • Ge, S, Se, Sn, Te, or the like can be used as the n-type impurity in addition to Si.
  • n-GaN having a thickness of about 5 nm may be formed on the upper layer of the first semiconductor layer 13.
  • This step S3 corresponds to the step (b).
  • Step S4 Next, as shown in FIG. 2C, an active layer in which a light emitting layer composed of, for example, InGaN and a barrier layer composed of n-AlGaN are periodically repeated in the upper layer of the n-type first semiconductor layer 13.
  • a light emitting layer composed of, for example, InGaN and a barrier layer composed of n-AlGaN are periodically repeated in the upper layer of the n-type first semiconductor layer 13.
  • the pressure in the furnace of the MOCVD apparatus is 100 kPa, and the temperature in the furnace is 830.degree. Then, while flowing nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 1 slm as a carrier gas into the processing furnace, TMG having a flow rate of 10 ⁇ mol / min and trimethylindium (TMI) having a flow rate of 12 ⁇ mol / min as a source gas The step of supplying ammonia with a flow rate of 300,000 ⁇ mol / min into the processing furnace for 48 seconds is performed.
  • the active layer 15 in which the light emitting layer made of InGaN having a thickness of 2 nm and the barrier layer made of n-AlGaN having a thickness of 7 nm are repeated 15 cycles is a first semiconductor layer 13 Formed in the upper layer of
  • This step S4 corresponds to the step (c).
  • Step S5 Next, as shown in FIG. 2D, the p-type fourth semiconductor layer 21 is formed on the active layer 15.
  • the specific formation method of the fourth semiconductor layer 21 is, for example, as follows.
  • the pressure in the furnace of the MOCVD apparatus is maintained at 100 kPa, and the temperature in the furnace is raised to 1025 ° C. while nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 25 slm flow as a carrier gas in the processing furnace. Thereafter, TMG having a flow rate of 35 ⁇ mol / min, TMA having a flow rate of 20 ⁇ mol / min, ammonia having a flow rate of 250000 ⁇ mol / min, and biscyclopentadidiene having a flow rate of 0.1 ⁇ mol / min for doping p-type impurities as source gases.
  • Enyl magnesium (Cp 2 Mg) is fed into the processing furnace for 60 seconds.
  • a hole supply layer having a composition of Al 0.3 Ga 0.7 N having a thickness of 20 nm is formed on the surface of the active layer 15. Thereafter, the flow rate of TMA is changed to 4 ⁇ mol / min and the source gas is supplied for 360 seconds to form a hole supply layer having a composition of Al 0.13 Ga 0.87 N with a thickness of 120 nm.
  • the fourth semiconductor layer 21 is formed by these hole supply layers.
  • the p-type impurity concentration of the fourth semiconductor layer 21 is, for example, about 3 ⁇ 10 19 / cm 3 .
  • the fourth semiconductor layer 21 is formed with the temperature in the furnace set to 1025 ° C., but if the temperature is equal to or higher than the lower limit temperature (eg 800 ° C. or more) at which AlGaN can be grown while doping p-type impurities It is not limited. However, the growth temperature is preferably 900 ° C. or higher, and more preferably 1000 ° C. or higher.
  • the lower limit temperature eg 800 ° C. or more
  • the growth temperature is preferably 900 ° C. or higher, and more preferably 1000 ° C. or higher.
  • This step S5 corresponds to the step (h).
  • Step S6 Next, as shown in FIG. 2E, the p-type second semiconductor layer 22 is formed on the p-type fourth semiconductor layer 21.
  • the specific formation method of the second semiconductor layer 22 is, for example, as follows.
  • step S5 while maintaining the temperature in the furnace and the flow rate of the carrier gas, TMG with a flow rate of 20 ⁇ mol / min, TMA with a flow rate of 4 ⁇ mol / min, ammonia with a flow rate of 250,000 ⁇ mol / min and p-type impurities as source gases Cp 2 Mg at a flow rate of 0.2 ⁇ mol / min for doping is supplied into the processing furnace for 40 seconds.
  • the second semiconductor layer 22 having a composition of p-Al 0.13 Ga 0.87 N having a thickness of 10 nm is formed on the fourth semiconductor layer 21.
  • the p-type impurity concentration of the second semiconductor layer 22 is, for example, about 1 ⁇ 10 20 / cm 3 .
  • This step S6 corresponds to the step (d).
  • Step S7 Next, as shown in FIG. 2F, the p-type third semiconductor layer 23 is formed on the p-type second semiconductor layer 22.
  • the specific formation method of the 3rd semiconductor layer 23 is as follows, for example.
  • the supply of TMA is stopped, the flow rate of Cp 2 Mg is changed to 0.2 ⁇ mol / min, and the source gas is supplied for 20 seconds.
  • the third semiconductor layer 23 made of p-GaN and having a thickness of about 5 nm is formed on the second semiconductor layer 22.
  • the p-type impurity concentration of the third semiconductor layer 23 is, for example, about 1 ⁇ 10 20 / cm 3 .
  • This step S7 corresponds to the step (e).
  • Step S8 Next, the supply of a predetermined source gas is stopped to lower the temperature in the furnace.
  • This step S8 corresponds to the step (f).
  • the p-type third semiconductor layer 23 of p-GaN is formed on the upper surface of the second semiconductor layer 22 of p-AlGaN. There is. That is, even if the supply of gas is stopped when the temperature in the furnace is high, the second semiconductor layer 22 composed of mixed crystals containing Al is not located on the uppermost surface, so this second semiconductor layer 22 There is no possibility that the GaN will evaporate and the upper surface of the second semiconductor layer 22 will become Al-rich.
  • the third semiconductor layer 23 located on the uppermost surface of the p-type semiconductor layer 20 is made of p-GaN when the supply of the source gas is stopped, the process of lowering the temperature in the furnace Even if GaN evaporates from the third semiconductor layer 23 during the process, an Al-rich layer is not formed on the uppermost surface of the third semiconductor layer 23.
  • step S7 After completion of step S7, in the process of stopping the supply of the source gas to lower the temperature in the furnace, at least a part of p-GaN constituting the third semiconductor layer 23 is evaporated, and the film thickness of the third semiconductor layer 23 Becomes thinner.
  • the film thickness of the third semiconductor layer 23 is 1 nm or less at the completion of step S8. As described above, the film thickness of the third semiconductor layer 23 is thinner at the completion of step S8 than at the completion of step S7, and this is indicated by the broken line in FIG.
  • step S8 ammonia is supplied until the temperature in the furnace falls to about 700 ° C., and after the temperature falls to about 700 ° C., the nitrogen gas is continued until the temperature in the furnace falls to about room temperature It is also acceptable to supply only to the furnace. In this way, the wafer can be activated in the furnace cooling step.
  • step S8 the wafer is taken out of the processing furnace, and a step (corresponding to step (g)) of forming an electrode for energization is performed. Specifically, it is performed by the following method.
  • Step S9 As shown in FIG. 2G, the p-type semiconductor layer 20 in a partial region (third semiconductor layer 23, second semiconductor layer 22, and fourth semiconductor layer 21) until a partial upper surface of the first semiconductor layer 13 is exposed. And the active layer 15 are removed by dry etching using an ICP apparatus. In the step S9, the first semiconductor layer 13 may be partially etched away.
  • Step S10 As shown in FIG. 2H, the n-side electrode 31 is formed on the top surface of the first semiconductor layer 13, and the p-side electrode 32 is formed on the top surface of the p-type semiconductor layer 20, more specifically on the top surface of the third semiconductor layer 23.
  • the specific formation method is, for example, as follows.
  • annealing is performed at 250 ° C. for about 1 minute in a nitrogen atmosphere. Do.
  • the n-side electrode 31 is formed on the upper surface of the first semiconductor layer 13.
  • a material film made of a conductive material is formed on the upper surface of at least a part of the third semiconductor layer 23.
  • Ag having a film thickness of 150 nm and Ni having a film thickness of 30 nm are formed on a predetermined region of the upper surface of the third semiconductor layer 23 by a sputtering apparatus.
  • Ni having a film thickness of about 1.5 nm may be formed under the Ag layer in order to enhance the adhesion with the third semiconductor layer 23.
  • contact annealing treatment is performed at 400 ° C. to 550 ° C. for 60 seconds to 300 seconds in a dry air or inert gas atmosphere using an RTA apparatus or the like. Thereby, the p-side electrode 32 is formed on the upper surface of the third semiconductor layer 23.
  • Example 1 The semiconductor light emitting device 1 manufactured through the steps S1 to S10 was used as the light emitting device of Example 1.
  • the second semiconductor layer 22 having a thickness of 10 nm is formed in step S6, and the third semiconductor layer 23 having a thickness of 5 nm is formed in step S7.
  • the thickness of the third semiconductor layer 23 is reduced to 1 nm or less through step S8.
  • step S7 the film thickness is reduced by evaporation of part of p-GaN constituting the third semiconductor layer 23 It is considered to be a thing.
  • Comparative Example 1 The semiconductor light emitting device manufactured through the steps S1 to S6 and S8 to S10 was used as the light emitting device of Comparative Example 1. Comparative Example 1 is different from Example 1 in that the third semiconductor layer 23 is not provided. In Comparative Example 1, after forming the second semiconductor layer 22 made of p-AlGaN with a film thickness of 10 nm in step S6, the cooling process according to step S8 is performed without forming the third semiconductor layer 23.
  • the top surface of the p-type semiconductor layer immediately before the cooling step is performed is the second semiconductor layer 22 made of p-AlGaN. Note that after step S8, the film thickness of the second semiconductor layer 22 is reduced to 6 nm or less, and an Al-rich layer 35 having a film thickness of about 2 nm is formed on the uppermost surface of the second semiconductor layer 22 ( See Figure 3A).
  • Comparative Example 2 The semiconductor light emitting device manufactured through the above steps S1 to S5 and S7 to S10 was used as the light emitting device of Comparative Example 2. Comparative Example 2 is different from Example 1 in that the second semiconductor layer 22 is not provided. In Comparative Example 2, after the step S5 is completed, the second semiconductor layer 22 is not formed, and the third semiconductor layer 23 made of p-GaN having a film thickness of 10 nm is formed in the step S7. I did.
  • the uppermost surface of the p-type semiconductor layer immediately before performing the cooling step is the third semiconductor layer 23 made of p-GaN as in Example 1, but in the lower layer thereof. Does not include the second semiconductor layer 22 made of p-AlGaN.
  • the thickness of the third semiconductor layer 23 has decreased to about 6 nm after step S8 (see FIG. 3B). The point that the film thickness of the third semiconductor layer 23 becomes thinner at the completion of step S8 than at the completion of step S7 is the same as that of the first embodiment, and as in FIG. Represents that.
  • Comparative Example 3 The light emitting element of Comparative Example 3 is a semiconductor light emitting device manufactured through the above steps S1 to S10, in which the third semiconductor layer 23 made of p-GaN with a film thickness of 10 nm is grown in step S7. It was an element. That is, Comparative Example 3 is different from Example 1 in that the growth film thickness of the third semiconductor layer 23 in step S7 is increased.
  • the third semiconductor layer 23 made of p-GaN is formed on the top surface of the p-type semiconductor layer just before performing the cooling step according to Step S8, as in Example 1.
  • a second semiconductor layer 22 made of p-AlGaN is formed under the third semiconductor layer 23.
  • the film thickness of the 3rd semiconductor layer 23 was falling to about 6 nm through the cooling process which concerns on step S8 (refer FIG. 3C).
  • the point that the film thickness of the third semiconductor layer 23 becomes thinner at the completion of step S8 than at the completion of step S7 is the same as in the first embodiment, and this is indicated by the broken line in FIG. Represents
  • the Al-rich layer 35 having a thickness of about 2 nm is formed on the top surface of the second semiconductor layer 22 located on the top layer of the p-type semiconductor layer 20 through step S8. It was formed.
  • the fact that the operating voltage of Comparative Example 1 is higher than that of Example 1 suggests that the contact resistance between the Al-rich layer 35 and the p-side electrode 32 in Comparative Example 1 is higher. ing.
  • the third semiconductor layer 23 is located at the uppermost layer of the p-type semiconductor layer, and the Al-rich layer is not formed on the uppermost surface.
  • the contact resistance with the p-side electrode 32 can be lowered.
  • the light-emitting element of Comparative Example 2 in which the uppermost layer of the p-type semiconductor layer is the third semiconductor layer 23 formed of p-GaN immediately before the start of the cooling step according to step S8 is Example 1 It can be understood from the fact that the input voltage is lower than that of the light emitting element of Comparative Example 1 as in the light emitting element of the above.
  • the third semiconductor layer 23 made of p-GaN with a film thickness of about 6 nm still remains even if a part of the third semiconductor layer 23 evaporates through the cooling step according to step S8. It will be.
  • the light emitting element of Comparative Example 2 includes the GaN layer thicker than the GaN layer included in the light emitting element of Example 1.
  • the absorption edge of GaN is on the longer wavelength side than AlGaN, the ratio of the light emitted from the active layer 15 absorbed by GaN is higher in the element of Comparative Example 2 than in Example 1. It is considered that the light output is lower than that of the first embodiment.
  • Comparative Example 3 unlike in Comparative Example 2, the second semiconductor layer 22 made of p-AlGaN is formed in the lower layer of the third semiconductor layer 23.
  • the element of Comparative Example 3 includes the third semiconductor layer 23 having a film thickness of about 6 nm through the cooling process according to step S8.
  • Comparative Example 3 is provided with a GaN layer thicker than the GaN layer provided in Example 1, so that the light emitted from the active layer 15 is GaN. It is considered that the light output is lower than that of Example 1 because the rate of absorption is higher than that of Example 1.
  • the third semiconductor layer 23 made of p-GaN is p ⁇ immediately after the start of the cooling process according to step S 8, that is, immediately after the supply of the source gas is stopped and the temperature in the furnace is still high. It is provided for the purpose of not exposing the second semiconductor layer 22 made of AlGaN to the upper surface. Therefore, the thickness of the third semiconductor layer 23 is as thin as possible within the range in which the second semiconductor layer 22 is not exposed to the upper surface, until the temperature in the furnace decreases to the extent that GaN does not evaporate. Is more preferred.
  • the cooling process is performed to ensure a high light output while maintaining a high light output. It can be seen that a low semiconductor light emitting device can be realized.
  • the n-side electrode 31 and the p-side electrode 32 are formed through steps S9 to S10. This is in the case of manufacturing a semiconductor light emitting device in which the growth substrate 11 is used as it is as an element substrate and the n-side electrode 31 and the p-side electrode 32 are formed on the same side of the two sides of the growth substrate 11. An example is described. Such semiconductor light emitting devices are sometimes referred to as "horizontal structure". However, the present invention is not limited to such a lateral structure semiconductor light emitting device.
  • steps S1 to S8 will be described.
  • the description of steps S1 to S8 will be omitted because they are the same as the above-described manufacturing method.
  • Step S11 As shown in FIG. 5A, the reflective electrode 49 is formed at a predetermined position on the upper surface of the third semiconductor layer 23. Here, the case where the reflective electrode 49 is formed on the substantially entire area of the third semiconductor layer 23 inside the formation area of the third semiconductor layer 23 is shown.
  • the reflective electrode 49 is formed by depositing Ni with a film thickness of 0.7 nm and Ag with a film thickness of 150 nm on the upper surface of the third semiconductor layer 23 with a sputtering apparatus and then using an RTA apparatus at 400 ° C. in a dry air atmosphere. Formed by performing contact annealing for 2 minutes.
  • an alloy of Ni and Ag is adopted as a material of the reflective electrode 49, the reflective electrode 49 can also be formed of Al or Rh.
  • Step S12 Next, as shown in FIG. 5B, the insulating layer 51 is formed in a predetermined portion of the upper layer of the reflective electrode 49. At this time, as shown in FIG. 5B, a part of the insulating layer 51 can be formed to cover the side surface of the reflective electrode 49.
  • the upper layer of the reflective electrode 49 relating to the non-formation region of the insulating layer 51 is masked and, for example, SiO 2 is deposited to a film thickness of about 200 nm by a sputtering method.
  • the material to be deposited may be an insulating material, and may be, for example, SiN or Al 2 O 3 .
  • Step S13 As shown in FIG. 5C, the solder diffusion preventing layer 47 and the solder layer 45 are formed so as to cover the top surfaces of the reflective electrode 49 and the insulating layer 51.
  • solder is formed by depositing Ti in a film thickness of 100 nm and Pt in a film thickness of 200 nm in three cycles so as to cover the upper surfaces of the reflective electrode 49 and the insulating layer 51 with an electron beam evaporation apparatus (EB apparatus).
  • EB apparatus electron beam evaporation apparatus
  • a diffusion prevention layer 47 is formed. After that, after depositing Ti with a film thickness of 10 nm on the upper surface (Pt surface) of the solder diffusion preventing layer 47, the solder layer is deposited by depositing Au-Sn solder composed of Au 80% Sn 20%.
  • the solder layer 43 may be formed on the upper surface of the support substrate 9 prepared separately from the growth substrate 11 (see FIG. 5D).
  • the solder layer 43 may be made of the same material as the solder layer 45, and the growth substrate 11 and the support substrate 9 are bonded by being bonded to the solder layer 43 in the next step.
  • the support substrate 9 for example, CuW is used as described above in the section of the structure.
  • the solder diffusion preventing layer 47 may be formed on the support substrate 9, and the solder layer 43 may be formed on the solder diffusion preventing layer 47.
  • Step S14 Next, as shown in FIG. 5E, the growth substrate 11 and the support substrate 9 are attached to each other. More specifically, the solder layer 47 formed on the upper layer of the growth substrate 11 and the solder layer 43 formed on the upper layer of the support substrate 9 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa.
  • Step S15 Next, as shown in FIG. 5F, the growth substrate 11 is peeled off. More specifically, with the growth substrate 11 facing up and the support substrate 9 facing down, the KrF excimer laser is irradiated from the growth substrate 11 side, and the interface between the growth substrate 11 and the semiconductor layer (undoped layer 12) To separate the growth substrate 11. The laser passes through the growth substrate 11 while the lower layer of GaN (the undoped layer 12) absorbs the laser, so that the interface is heated to decompose the GaN. Thus, the growth substrate 11 is peeled off.
  • the GaN (undoped layer 12) remaining on the wafer is removed by wet etching using hydrochloric acid or the like or dry etching using an ICP apparatus, and the first semiconductor layer 13 is removed. Exposed.
  • Step S16 Next, as shown in FIG. 5H, adjacent elements are separated. Specifically, the semiconductor layer (first semiconductor layer 13, active layer 15, fourth semiconductor layer 21, second semiconductor) until the upper surface of the insulating layer 51 is exposed using an ICP device with respect to the boundary region with the adjacent element The layer 22, the third semiconductor layer 23) is etched. At this time, the insulating layer 51 also functions as a stopper at the time of etching.
  • an n-side electrode (72, 73) is formed on the top surface of the first semiconductor layer 13 at a position facing the insulating layer 51 in the direction perpendicular to the surface of the support substrate 9.
  • sintering is performed at 250 ° C. for 1 minute in a nitrogen atmosphere.
  • the respective elements are separated by, for example, a laser dicing apparatus, the back surface of the support substrate 9 is bonded to the package by, for example, Ag paste, and wire bonding is performed on the n-side electrode 73 as a feeding terminal.
  • wire bonding is performed by connecting a wire 45 made of Au to a bonding area of 100 100 ⁇ m with a load of 50 g.
  • the third semiconductor layer 23 made of p-GaN since the third semiconductor layer 23 made of p-GaN is provided, an Al-rich layer is not formed on the upper surface (the surface on the reflective electrode 49 side) of the second semiconductor layer 22 made of p-AlGaN. Therefore, the contact resistance does not rise due to the contact between the Al-rich layer and the reflective electrode 49.
  • the third semiconductor layer 23 made of p-GaN can be made of an extremely thin film, it is absorbed by the third semiconductor layer 23 even when realizing a semiconductor light emitting element that emits ultraviolet light having a peak wavelength of 400 nm or less. Can be minimized to achieve high light output.
  • the method of steps S11 to S17 is an example of a method of manufacturing a semiconductor light emitting device having a so-called “vertical structure”, and the present invention is limited to the semiconductor light emitting device manufactured by applying this method. is not.
  • the first semiconductor layer 13 is composed of n-AlGaN, but n-Al x 1 Ga y 1 In 1-x 1-y N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1) You may configure it.
  • the second semiconductor layer 22 is constituted by p-AlGaN, configured in p-Al x2 Ga y2 In 1 -x2-y2 N (0 ⁇ x2 ⁇ 1,0 ⁇ y2 ⁇ 1) It does not matter.
  • the fourth semiconductor layer 21 is made of p-AlGaN, but p-Al x 3 Ga y 3 In 1-x 3-y 3 N (0 ⁇ x 3 ⁇ 1, 0 ⁇ y 3 ⁇ 1) You may configure it.
  • the third semiconductor layer 23 made of p-GaN may be completely evaporated through the cooling process according to step S8.
  • step S8 p-Al x2 Ga y2 In 1-x2-y2 N second semiconductor layer 22 made of (0 ⁇ x2 ⁇ 1,0 ⁇ y2 ⁇ 1) is exposed
  • the timing at which the second semiconductor layer 22 is exposed can be delayed by the time required for the third semiconductor layer 23 to completely evaporate as compared with the conventional light emitting element, it is included in the second semiconductor layer 22.
  • the evaporation amount of GaN can be suppressed.
  • the Al-rich layer formed on the upper surface of the second semiconductor layer 22 can be extremely reduced as compared to the conventional light emitting element, so that the operating voltage lower than that of the conventional light emitting element can be realized.
  • SYMBOLS 1 Semiconductor light emitting element of the present invention 9: Support substrate 11: Growth substrate 12: Undoped layer 13: First semiconductor layer (n-type semiconductor layer) 15: Active layer 20: p-type semiconductor layer 21: fourth semiconductor layer (p-type semiconductor layer) 22: Second semiconductor layer (p-type semiconductor layer) 23: Third semiconductor layer (p-type semiconductor layer) 31: n-side electrode 32: p-side electrode 35: Al rich layer 43, 45: solder layer 47: solder diffusion preventing layer 49: reflective electrode 51: insulating layer 72, 73: n-side electrode 100: conventional semiconductor light emitting device 101: Substrate 102: Buffer layer 103: n-type contact layer 104: n-type cladding layer 105: active layer 106: p-type cladding layer 107: first p-type contact layer 108: second p-type contact layer 109: n Side electrode 110: p side electrode

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Abstract

　動作電圧を従来よりも低下させながらも高い光出力を得ることのできる半導体発光素子及びその製造方法を実現する。　本発明に係る半導体発光素子の製造方法は、基板を準備する工程（ａ）、基板上に、ｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）よりなるｎ型の第一半導体層を形成する工程（ｂ）、第一半導体層の上層に活性層を形成する工程（ｃ）、活性層の上層に、炉内の温度を８００℃以上としてｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなるｐ型の第二半導体層を形成する工程（ｄ）、第二半導体層の上層に、前記炉内の温度を８００℃以上としてｐ－ＧａＮよりなるｐ型の第三半導体層を形成する工程（ｅ）、及び、工程（ｅ）の後に炉内温度を低下させる工程（ｆ）を有する。

Description

半導体発光素子及びその製造方法
　本発明は半導体発光素子及びその製造方法に関する。
　窒化物半導体を用いた発光素子として、下記特許文献１の構造が知られている。図６は、同文献に開示されている半導体発光素子の構造を模式的に示す断面図である。
　図６に示す従来の半導体発光素子１００は、基板１０１、バッファ層１０２、ｎ型コンタクト層１０３、ｎ型クラッド層１０４，活性層１０５、ｐ型クラッド層１０６、第一のｐ型コンタクト層１０７、第二のｐ型コンタクト層１０８を備える。また、半導体発光素子１００は、ｎ型コンタクト層１０３の上面にｎ側電極１０９を有し、第二のｐ型コンタクト層１０８の上面にｐ側電極１１０を有する。
　特許文献１によれば、ｐ側電極１１０と接触する第二のｐ型コンタクト層１０８はｐ型不純物濃度が高くＡｌ組成比の低い半導体層で構成され、第一のｐ型コンタクト層１０７は第二のｐ型コンタクト層１０８と比較してｐ型不純物濃度が低くＡｌ組成比の高い半導体層で構成されると記載されている。同文献によれば、このようにｐ型不純物濃度とＡｌ組成比が異なる２種類の層でｐ型コンタクト層（１０７，１０８）を形成することにより、ｐ側電極１１０とのオーミック接触を実現しながらも、自己吸収を防止しながら素子特性を維持できる程度にコンタクト層の膜厚を確保することができると記載されている。
特許第３６１４０７０号明細書
　特許文献１によれば、図６に示す従来の半導体発光素子１００は以下の手順で作製される。
　基板１０１の上層にＧａＮよりなるバッファ層１０２を５１０℃で成長させた後、ｎ型Ａｌ０．０４Ｇａ０．９６Ｎよりなるｎ型コンタクト層１０３を１０５０℃で成長させる。次に、ｎ型コンタクト層１０３の上層にｎ型Ａｌ０．１８Ｇａ０．８２Ｎよりなるｎ型クラッド層１０４を１０５０℃で成長させ、その後に７００℃でアンドープＩｎＧａＮよりなる活性層１０５を成長させる。なお、本明細書において、ＩｎＧａＮとの記載は、Ｉｎａ１Ｇａ１－ａ１Ｎ（０＜ａ１＜１）という意味であり、ＩｎとＧａの組成比が１：１であることを表すものではない。ＡｌＧａＮ等の記載も同趣旨である。
　次に、１０５０℃で、Ａｌ０．２Ｇａ０．８Ｎよりなるｐ型クラッド層１０６を成長させる。次に、ｐ型クラッド層１０６上にＭｇを１×１０１９／ｃｍ３ドープしたＡｌ０．０４Ｇａ０．９６Ｎよりなる第一のｐ型コンタクト層１０７を０．１μｍの膜厚で成長させた後、ガスの流量を調整してＭｇを２×１０２１／ｃｍ３ドープしたＡｌ０．０１Ｇａ０．９９Ｎよりなる第二のｐ型コンタクト層１０８を０．０２μｍの膜厚で成長させる。
　その後、ウェハを反応容器内において、７００℃でアニーリングを行い、ｐ型半導体層を低抵抗化した後、ウェハを反応容器から取り出す。そして、最上層に位置する第二のｐ型コンタクト層１０８の表面に所定の形状のマスクを形成し、ＲＩＥ（反応性イオンエッチング）装置で第二のｐ型コンタクト層１０８側から半導体層をエッチングして、図６に示すようにｎ型コンタクト層１０３の表面を露出させる。そして、露出したｎ型コンタクト層１０３の上面にｎ側電極１０９を形成し、第二のｐ型コンタクト層１０８の上面にｐ側電極１１０を形成する。
　ここで、上述したように、ｐ型クラッド層１０６、第一のｐ型コンタクト層１０７、及び第二のｐ型コンタクト層１０８は、いずれも炉内を１０００℃以上の高温状態としてエピタキシャル成長させることで形成される。その後、炉内の温度は低下される。上記の方法では、７００℃程度まで低下されてアニール処理が施された後、ウェハは炉外へと出される。
　しかし、本発明者の鋭意研究によれば、上述した方法によって製造された半導体発光素子は、動作電圧が高くなることを見出した。
　本発明は、上記の課題に鑑み、動作電圧を従来よりも低下させながらも高い光出力を得ることのできる半導体発光素子及びその製造方法を実現することを目的とする。
　本発明者は、鋭意研究により、特許文献１に記載された半導体発光素子の動作電圧が高くなる理由を以下のように考えている。
　特許文献１に記載された半導体発光素子１００の半導体層のうち最上面に位置する半導体層、すなわちｐ側電極１１０と接触する半導体層（第二のｐ型コンタクト層１０８）は、Ａｌ０．０１Ｇａ０．９９Ｎで構成されている。そして、この層は、炉内の温度を１０５０℃という高温にした状態でエピタキシャル成長することで形成された層である。
　ところで、ＡｌＧａＮはＧａＮとＡｌＮの混晶であり、ＡｌＮの形成温度はＧａＮの形成温度よりも高い。つまり、１０５０℃という高温下でＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、アンモニア等の原料ガスを供給しながらＡｌＧａＮからなる第二のｐ型コンタクト層１０８を成長させた後、ガスの供給を停止しても、炉内はしばらくの間、極めて高い温度下に晒される。このとき、第二のｐ型コンタクト層１０８を構成するＡｌＧａＮのうちのＧａＮが選択的に蒸発してしまい、ＡｌＧａＮのＡｌ組成比が高まる。
　つまり、成長条件としては、Ａｌ０．０１Ｇａ０．９９Ｎが形成されるように各原料ガスの流量比を設定していたとしても、ガスの供給を停止してから、ＧａＮが蒸発しない程度に炉内が低温になるまでの間、特に第二のｐ型コンタクト層１０８の上面からＧａＮが蒸発してしまう。このため、第二のｐ型コンタクト層１０８の上面にはＡｌリッチの層が形成される。
　このように第二のｐ型コンタクト層１０８の上面にＡｌリッチの層が存在すると、当該層のバンドギャップが拡がり、キャリア濃度が下がってしまう。また、Ａｌリッチの層が酸化してＡｌ２Ｏ３等の高抵抗層が表面に形成される場合がある。これらの理由により、ｐ側電極１１０と第二のｐ型コンタクト層１０８との間のコンタクト抵抗が高くなり、半導体発光素子１００の動作電圧が上昇してしまう。
　かかる考察の下、本発明に係る半導体発光素子の製造方法は、
　基板を準備する工程（ａ）、
　前記基板上に、ｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）よりなるｎ型の第一半導体層を形成する工程（ｂ）、
　前記第一半導体層の上層に活性層を形成する工程（ｃ）、
　前記活性層の上層に、炉内の温度を８００℃以上としてｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなるｐ型の第二半導体層を形成する工程（ｄ）、
　前記第二半導体層の上層に、前記炉内の温度を８００℃以上としてｐ－ＧａＮよりなるｐ型の第三半導体層を形成する工程（ｅ）、
　及び、前記工程（ｅ）の後に炉内温度を低下させる工程（ｆ）を有することを特徴とする。
　上記の方法とすることで、炉内の温度が低下する直前の状態、すなわち工程（ｆ）の直前の状態で、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなるｐ型の第二半導体層の上面にはｐ－ＧａＮよりなるｐ型の第三半導体層が形成されている。つまり、炉内の温度が高温の状態でガスの供給を停止しても、Ａｌを含む混晶で構成される第二半導体層は最上面に位置していないため、この第二半導体層からＧａＮが蒸発して第二半導体層の上面がＡｌリッチになるということはない。また、ガスの供給を停止した時点で最上面に位置している第三半導体層はｐ－ＧａＮで構成されているため、炉内の温度を低下させている工程中に第三半導体層からＧａＮが蒸発したとしても、Ａｌリッチな層が第三半導体層の最上面に形成されるということはない。
　従って、従来のように、ｐ側電極と接触するｐ型半導体層の上面にＡｌリッチな層が形成されていないため、炉内温度を低下させる工程（ｆ）の後に第三半導体層の上面にｐ側電極を形成しても、ｐ側電極と第三半導体層の間のコンタクト抵抗が高くなるということがない。よって、従来よりも動作電圧の低い半導体発光素子が実現される。この結果は、「発明を実施するための形態」の項で実施例を参照して後述される。
　なお、第三半導体層は、ドープされているｐ型不純物濃度が高い（例えば１×１０１９／ｃｍ３以上）層としても構わない。
　また、第二半導体層についても、ドープされているｐ型不純物濃度が高い（例えば１×１０１９／ｃｍ３以上）層としても構わない。この場合、工程（ｆ）の過程において、第三半導体層が全て蒸発してしまっても構わない。このとき、第三半導体層は、第二半導体層を構成するＡｌを含む混晶からＧａＮの蒸発を防ぐための保護層としてのみ機能する。そして、工程（ｆ）の後、第二半導体層の上面にｐ側電極が形成される。この場合、ｐ側電極と接触する半導体層は、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎからなる第二半導体層である。この第二半導体層がＡｌＧａＮ層である場合には、ｐ－ＡｌＧａＮ層の上層にｐ側電極が形成されている点に関しては、図６を参照して上述した従来の構造と同様である。しかし、上述したように、第二半導体層は、工程（ｆ）の後、特に炉内温度が高い初期段階においては、その上面に保護層としての第三半導体層が形成されているため、従来構成とは異なり、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎからなる第二半導体層の上面にはＡｌリッチな層が形成されない。よって、従来の構成よりも動作電圧の低い半導体発光素子が実現される。
　なお、工程（ｄ）は、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）を成長することのできる温度以上の温度で形成するものとして構わない。同様に、工程（ｅ）は、ｐ－ＧａＮを成長することのできる温度以上の温度で形成するものとして構わない。
　また、本発明の半導体発光素子の製造方法は、前記工程（ｆ）の後に前記第三半導体層の上層に電極を形成する工程（ｇ）を更に有するものとして構わない。
　また、前記工程（ｅ）は、前記工程（ｄ）と比べて、前記炉内に供給される原料ガスの流量のみが変更されて実行される工程とすることもできる。すなわち、工程（ｄ）と工程（ｅ）とで成長温度をほぼ同じとしても構わない。
　このとき、工程（ｅ）は工程（ｄ）に引き続き炉内を高い温度として半導体層を成長させる工程であるため、工程（ｄ）によって形成されたｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなる第二半導体層の上面からＧａＮが蒸発してＡｌリッチの層が上面に形成されるということはなく、第二半導体層の上面に第三半導体層が形成される。
　また、前記工程（ｆ）の実行後、前記第三半導体層の膜厚が５ｎｍ以下となっていても構わない。
　特に、半導体発光素子をピーク波長が４００ｎｍ以下の紫外光を放射する素子として実現する場合には、吸収端がＡｌＮよりも長波長側に位置するＧａＮからなる半導体層はできるだけ薄くするのが好ましい。上述したように、第三半導体層は、第二半導体層の上面にＡｌリッチな層を形成しないようにするための保護層として機能させる目的で設けられているため、工程（ｅ）の実行後、炉内の温度がまだ高い状態の下で第二半導体層の上面を覆っていればよい。
　そして、工程（ｅ）の実行後、工程（ｆ）を開始する初期段階では、ガスの供給が停止された状態で炉内の温度が高いため、ｐ－ＧａＮで構成された第三半導体層の一部が蒸発する。このため、工程（ｆ）の実行後における第三半導体層の膜厚は、工程（ｅ）で形成された膜厚よりは薄膜化される。工程（ｅ）において、工程（ｆ）の実行後にｐ－ＧａＮからなる第三半導体層の膜厚が５ｎｍ以下となるように、前記第三半導体層の成長膜厚を設定することで、光出力の高い紫外光発光素子を実現することができる。
　また、前記工程（ｃ）の後、前記活性層の上層に、炉内の温度を８００℃以上としてｐ－Ａｌｘ３Ｇａｙ３Ｉｎ１－ｘ３－ｙ３Ｎ（０＜ｘ３≦１，０≦ｙ３＜１）よりなるｐ型の第四半導体層を形成する工程（ｈ）を有し、
　前記工程（ｄ）は、前記工程（ｈ）の後に実行され、前記第四半導体層よりもｐ型不純物濃度が高濃度である前記第二半導体層を形成する工程であるものとしても構わない。
　この場合、第四半導体層がｐ型クラッド層を構成し、第二半導体層がｐ型コンタクト層を構成するものとすることができる。なお、工程（ｆ）の実行後において第三半導体層が残存している場合には、第二半導体層及び第三半導体層がｐ型コンタクト層を構成するものとすることができる。
　本発明は、基板上に、ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層及び前記ｐ型半導体層の間に挟持された活性層とを有し、ピーク波長が４００ｎｍ以下の紫外光を放射する半導体発光素子であって、
　前記ｐ型半導体層は、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなるｐ型の第二半導体層と、膜厚５ｎｍ以下のｐ－ＧａＮよりなるｐ型の第三半導体層とを含み、
　前記第三半導体層は、前記ｐ型半導体層の面のうち、前記活性層とは反対側の面の最上層であることを特徴とする。
　第三半導体層はｐ－ＧａＮで構成されているが、膜厚５ｎｍ以下であるため、ピーク波長が４００ｎｍ以下の紫外光発光素子として実現した場合においても、第三半導体層内において吸収される光の量を極めて少なくすることができる。
　窒化物半導体を用いて、ピーク波長が４００ｎｍ以下の紫外光発光素子を実現しようとする場合、吸収端がＡｌＮより長波長側に位置するＧａＮは極力利用しないのが好ましいとされているため、Ａｌを含む窒化物半導体層で全ての半導体層を構成することが通常考えられる。
　しかし、上記構成に係る半導体発光素子は、ｐ型半導体層の最上面に位置する層に敢えてｐ－ＧａＮからなる第三半導体層を備えている。より具体的に言えば、ｐ側電極と接触する位置に形成される層をｐ－ＧａＮからなる第三半導体層とすることができることを意味している。
　上述したように、ｐ側電極と接触する位置に形成される半導体層、例えばｐ型コンタクト層を、ＡｌＧａＮやＡｌＩｎＧａＮ等のＡｌを含む半導体層で構成した場合、炉内において各半導体層を形成させるためのエピタキシャル成長工程が完了して原料ガスの供給を停止してから、炉内温度が低下する過程の間にＧａＮが蒸発し、その上面にＡｌリッチな層が形成されてしまう。この結果、当該層とｐ側電極との間のコンタクト抵抗が上昇してしまう。上記構成によれば、ｐ型半導体層の最上面がｐ－ＧａＮからなる第三半導体層であるため、当該層の上面にＡｌリッチの層が形成されず、ｐ側電極との間のコンタクト抵抗を低抵抗化することができる。これにより、従来の半導体発光素子よりも動作電圧を低下させることができる。
　また、本発明の半導体発光素子は、前記第三半導体層の上層に電極を有しているものとしても構わない。より詳細には、前記第三半導体層の面のうち、前記活性層とは反対側の面上に電極を有する構成とすることができる。
　また、前記ｐ型半導体層は、ｐ－Ａｌｘ３Ｇａｙ３Ｉｎ１－ｘ３－ｙ３Ｎ（０＜ｘ３≦１，０≦ｙ３＜１）よりなるｐ型の第四半導体層と、前記第四半導体層の上層に形成された前記第二半導体層と、前記第二半導体層の上層に形成された前記第三半導体層とを有するものとすることもできる。
　上記構成において、第二半導体層及び第三半導体層は、第四半導体層よりもｐ型不純物濃度を高濃度にするものとしても構わない。この場合、第四半導体層がｐ型クラッド層を構成し、第二半導体層がｐ型コンタクト層を構成するものとすることができる。
　また、前記ｎ型半導体層は、ｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）よりなるｎ型の第一半導体層で構成されているものとしても構わない。
　本発明によれば、従来よりも動作電圧を低下させながらも高い光出力を得ることのできる半導体発光素子を実現することができる。
本発明の半導体発光素子の一実施形態の構成を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 比較例１の発光素子の構造を模式的に示す断面図である。 比較例２の発光素子の構造を模式的に示す断面図である。 比較例３の発光素子の構造を模式的に示す断面図である。 実施例１、比較例１、及び比較例２の各発光素子に対して同量の電流を注入したときの入力電圧及び光出力の値を比較した表である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 本発明の半導体発光素子の製造工程の一部を模式的に示す断面図である。 従来の半導体発光素子の構造を模式的に示す断面図である。
　本発明の半導体発光素子及びその製造方法につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
　まず、以下では、本発明の半導体発光素子の構造について説明をした後、その製造方法について説明する。その後、実施例を参照して、本発明の半導体発光素子と従来の半導体発光素子との性能を比較する。
　［構造］
　図１は、本発明の半導体発光素子の一実施形態の構成を模式的に示す断面図である。半導体発光素子１は、成長基板１１上に、ｎ型半導体層１３と、ｐ型半導体層２０と、ｎ型半導体層１３及びｐ型半導体層２０の間に挟持された活性層１５とを有する。より詳細な半導体発光素子１の構成について、以下説明する。
　図１に示す半導体発光素子１は、成長基板１１上にアンドープ層１２を有し、アンドープ層の上層にｎ型半導体層１３を有する。そして、半導体発光素子１は、ｎ型半導体層１３の上層に活性層１５を有し、活性層１５の上層にｐ型半導体層２０を有する。図１に示す半導体発光素子１においては、ｐ型半導体層２０が、ｐ型半導体層２１、ｐ型半導体層２２、及びｐ型半導体層２３を有して構成されている。
　なお、ｎ型半導体層１３が「第一半導体層」に対応し、ｐ型半導体層２１が「第四半導体層」に対応し、ｐ型半導体層２２が「第二半導体層」に対応し、ｐ型半導体層２３が「第三半導体層」に対応する。以下では、ｎ型半導体層１３を「第一半導体層１３」と称し、ｐ型半導体層２１を「第四半導体層２１」と称し、ｐ型半導体層２２を「第二半導体層２２」と称し、ｐ型半導体層２３を「第三半導体層２３」と称する。
　つまり、半導体発光素子１においては、第三半導体層２３が、ｐ型半導体層２０の面のうち、活性層１５とは反対側の面の最上層を構成している。
　（成長基板１１）
　成長基板１１は一例としてサファイア基板で構成される。なお、成長基板１１は、サファイアの他、Ｓｉ、ＳｉＣ、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、ＹＡＧなどで構成しても構わない。
　（アンドープ層１２）
　アンドープ層１２は、ＧａＮにて形成される。より具体的には、ＧａＮよりなる低温バッファ層と、その上層にＧａＮよりなる下地層によって形成される。このアンドープ層１２は、例えばサファイアで構成される成長基板１１の上層に、第一半導体層１３等を良好な状態でエピタキシャル成長させるために設けられているものである。
　（第一半導体層１３）
　第一半導体層１３はｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）によって構成される。第一半導体層１３は、Ｓｉ，Ｇｅ，Ｓ，Ｓｅ，Ｓｎ，Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。本実施形態では、一例として第一半導体層１３をｎ－Ａｌ０．０６Ｇａ０．９４Ｎで形成している。
　（活性層１５）
　活性層１５は、例えばＩｎＧａＮからなる発光層とＡｌＧａＮからなる障壁層が周期的に繰り返されて構成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
　なお、活性層１５は、上記の材料に限らず、第一の窒化物半導体層と、この第一の窒化物半導体層よりもバンドギャップの大きい第二の窒化物半導体層とを有し、第一の窒化物半導体層が２つの第二の窒化物半導体層で挟持される構成を有していればよい。この場合、第一の窒化物半導体層が発光層を構成し、第二の窒化物半導体層が障壁層を構成する。活性層１５を構成する各材料は、取り出したい光のピーク波長に応じて適宜選択される。
　（第四半導体層２１）
　第四半導体層２１はｐ－Ａｌｘ３Ｇａｙ３Ｉｎ１－ｘ３－ｙ３Ｎ（０＜ｘ３≦１，０≦ｙ３＜１）によって構成される。第四半導体層２１は、Ｍｇ、Ｂｅ、Ｚｎ、又はＣなどのｐ型不純物がドープされており、特にＭｇがドープされているのが好ましい。本実施形態では、一例として第四半導体層２１をｐ－Ａｌ０．３Ｇａ０．７Ｎとｐ－Ａｌ０．１３Ｇａ０．８７Ｎの積層構造で形成している。
　（第二半導体層２２）
　第二半導体層２２はｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）によって構成される。第二半導体層２２は、Ｍｇ、Ｂｅ、Ｚｎ、又はＣなどのｐ型不純物がドープされており、特にＭｇがドープされているのが好ましい。本実施形態では、一例として第二半導体層２２をｐ－Ａｌ０．１３Ｇａ０．８７Ｎで形成している。また、本実施形態では、第二半導体層２２のｐ型不純物濃度は、第四半導体層２１のｐ型不純物濃度よりも高濃度である。
　（第三半導体層２３）
　第三半導体層２３は膜厚が５ｎｍ以下のｐ－ＧａＮによって構成される。第三半導体層２３は、Ｍｇ、Ｂｅ、Ｚｎ、又はＣなどのｐ型不純物がドープされており、特にＭｇがドープされているのが好ましい。
　本実施形態では、第三半導体層２３のｐ型不純物濃度は、第四半導体層２１のｐ型不純物濃度よりも高濃度である。一例として、第四半導体層２１のｐ型不純物濃度は３×１０１９／ｃｍ３程度であり、第二半導体層２２及び第三半導体層２３のｐ型不純物濃度は１×１０２０／ｃｍ３程度である。
　なお、製造方法の項で後述するように、ステップＳ７に係る工程において第三半導体層２３を所定の膜厚だけ形成した後、ステップＳ８に係る冷却工程を経ることで、第三半導体層２３の一部が蒸発して膜厚が薄くなる。図１において、第三半導体層２３の上層を破線で示しているのは、第三半導体層２３を形成した後に膜厚が減少していることを表すためである。すなわち、図１では、ステップＳ８の工程において、破線部分に相当する第三半導体層２３が蒸発したことを表している。
　なお、上述した実施形態では、半導体発光素子１が図１に示すような構造である場合について説明したが、半導体発光素子１は必ずしも第四半導体層２１を備えなくても構わない。すなわち、半導体発光素子１は、活性層１５の上面に第二半導体層２２を備える構成であっても構わない。
　また、半導体発光素子１が第四半導体層２１を備える場合において、必ずしも第二半導体層２２のｐ型不純物濃度を第四半導体層２１のｐ型不純物濃度より高くしなければならないものでもない。
　［製造方法］
　次に、半導体発光素子１の製造方法について説明する。なお、以下で説明する製造条件や膜厚等の寸法はあくまで一例であって、これらの数値に限定されるものではない。
　　（ステップＳ１）
　成長基板１１を準備する。より具体的には、成長基板１１としてｃ面サファイア基板を準備して、これに対してクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内に成長基板１１（ｃ面サファイア基板）を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
　本ステップＳ１が工程（ａ）に対応する。
　　（ステップＳ２）
　成長基板１１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これらの低温バッファ層及び下地層がアンドープ層１２に対応する。
　具体的なアンドープ層１２の形成方法は、例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、成長基板１１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
　次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
　本ステップＳ２により、図２Ａに示すように、成長基板１１上にアンドープ層１２が形成される。
　　（ステップＳ３）
　次に、図２Ｂに示すように、アンドープ層１２の上層にｎ型の第一半導体層１３を形成する。第一半導体層１３の具体的な形成方法は、例えば以下の通りである。
　まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０１３μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に６０分間供給する。これにより、例えばｎ－Ａｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が５×１０１９／ｃｍ３で、厚みが２μｍの第一半導体層１３がアンドープ層１２の上層に形成される。
　ここでは、第一半導体層１３にドープされるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅ等を用いることができる。
　なお、この後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、第一半導体層１３の上層に厚みが５ｎｍ程度のｎ－ＧａＮを形成しても構わない。
　本ステップＳ３が工程（ｂ）に対応する。
　　（ステップＳ４）
　次に、図２Ｃに示すように、ｎ型の第一半導体層１３の上層に、例えばＩｎＧａＮで構成される発光層及びｎ－ＡｌＧａＮで構成される障壁層が周期的に繰り返されてなる活性層１５を形成する。
　具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる発光層及び厚みが７ｎｍのｎ－ＡｌＧａＮよりなる障壁層が１５周期繰り返されてなる活性層１５が、第一半導体層１３の上層に形成される。
　本ステップＳ４が工程（ｃ）に対応する。
　　（ステップＳ５）
　次に、図２Ｄに示すように、活性層１５の上層にｐ型の第四半導体層２１を形成する。第四半導体層２１の具体的な形成方法は、例えば以下の通りである。
　ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を処理炉内に６０秒間供給する。これにより、活性層１５の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層により第四半導体層２１が形成される。この第四半導体層２１のｐ型不純物濃度は、例えば３×１０１９／ｃｍ３程度である。
　なお、ここでは炉内の温度を１０２５℃として第四半導体層２１を形成したが、ｐ型不純物をドープしながらＡｌＧａＮを成長できる下限温度以上（例えば８００℃以上）の温度であれば１０２５℃に限定されるものではない。ただし、成長温度は９００℃以上であれば好ましく、１０００℃以上であればより好ましい。
　本ステップＳ５が工程（ｈ）に対応する。
　　（ステップＳ６）
　次に、図２Ｅに示すように、ｐ型の第四半導体層２１の上層にｐ型の第二半導体層２２を形成する。第二半導体層２２の具体的な形成方法は、例えば以下の通りである。
　ステップＳ５から引き続き炉内の温度及びキャリアガスの流量を維持したまま、原料ガスとして、流量が２０μｍｏｌ／ｍｉｎのＴＭＧ、流量が４μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．２μｍｏｌ／ｍｉｎのＣｐ２Ｍｇを処理炉内に４０秒間供給する。これにより、第四半導体層２１の上層に、厚みが１０ｎｍのｐ－Ａｌ０．１３Ｇａ０．８７Ｎの組成を有する第二半導体層２２が形成される。この第二半導体層２２のｐ型不純物濃度は、例えば１×１０２０／ｃｍ３程度である。
　本ステップＳ６が工程（ｄ）に対応する。
　　（ステップＳ７）
　次に、図２Ｆに示すように、ｐ型の第二半導体層２２の上層にｐ型の第三半導体層２３を形成する。第三半導体層２３の具体的な形成方法は、例えば以下の通りである。
　ステップＳ６から引き続き炉内の温度を維持した状態で、ＴＭＡの供給を停止すると共に、Ｃｐ２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給する。これにより、第二半導体層２２の上層に、厚みが５ｎｍ程度のｐ－ＧａＮからなる第三半導体層２３が形成される。この第三半導体層２３のｐ型不純物濃度は、例えば１×１０２０／ｃｍ３程度である。
　本ステップＳ７が工程（ｅ）に対応する。
　　（ステップＳ８）
　次に、所定の原料ガスの供給を停止して炉内の温度を低下させる。本ステップＳ８が工程（ｆ）に対応する。
　炉内の温度を低下させる本ステップＳ８の開始直前の状態では、ｐ－ＡｌＧａＮで構成された第二半導体層２２の上面にはｐ－ＧａＮよりなるｐ型の第三半導体層２３が形成されている。つまり、炉内の温度が高温の状態でガスの供給を停止しても、Ａｌを含む混晶で構成される第二半導体層２２は最上面に位置していないため、この第二半導体層２２からＧａＮが蒸発して第二半導体層２２の上面がＡｌリッチになるということはない。
　また、原料ガスの供給を停止した時点でｐ型半導体層２０の最上面に位置している第三半導体層２３はｐ－ＧａＮで構成されているため、炉内の温度を低下させている工程中に第三半導体層２３からＧａＮが蒸発したとしても、Ａｌリッチな層が第三半導体層２３の最上面に形成されるということはない。
　ステップＳ７の完了後、原料ガスの供給を停止して炉内温度を低下させる過程において、第三半導体層２３を構成するｐ－ＧａＮの少なくとも一部が蒸発し、第三半導体層２３の膜厚は薄くなる。一例では、本ステップＳ８の完了時点において、第三半導体層２３の膜厚が１ｎｍ以下となる。上述したように、第三半導体層２３の膜厚は、ステップＳ８の完了時点において、ステップＳ７の完了時点よりも薄くなっており、図１では破線によってこのことを表している。
　なお、このステップＳ８において、炉内の温度が７００℃程度に低下するまでの間はアンモニアを流し、７００℃程度まで低下した後は、炉内の温度が室温程度に低下するまでの間窒素ガスのみを炉内に供給するものとしても構わない。このようにすることで、炉内の冷却工程において、ウェハの活性化処理を行うことができる。
　　（以後の工程）
　ステップＳ８の後、処理炉からウェハを取り出し、通電のための電極を形成する工程（工程（ｇ）に対応する。）を行う。具体的には以下の方法で行われる。
　　（ステップＳ９）
　図２Ｇに示すように、第一半導体層１３の一部上面が露出するまで、一部領域のｐ型半導体層２０（第三半導体層２３、第二半導体層２２、及び第四半導体層２１）及び活性層１５を、ＩＣＰ装置を用いたドライエッチングによって除去する。なお、本ステップＳ９において、第一半導体層１３についても一部エッチング除去しても構わない。
　　（ステップＳ１０）
　図２Ｈに示すように、第一半導体層１３の上面にｎ側電極３１を形成し、ｐ型半導体層２０の上面、より詳細には第三半導体層２３の上面にｐ側電極３２を形成する。具体的な形成方法は、例えば以下の通りである。
　第一半導体層１３の上面の少なくとも一部の領域に、例えば膜厚１００ｎｍのＣｒと膜厚０．５～３μｍのＡｕを蒸着した後、窒素雰囲気中で２５０℃、１分間程度のアニール処理を行う。これにより、第一半導体層１３の上面にｎ側電極３１が形成される。
　また、第三半導体層２３の少なくとも一部の上面に導電性材料で構成された材料膜を成膜する。例えばスパッタ装置にて第三半導体層２３の上面の所定の領域に膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜する。なお、この材料膜として、第三半導体層２３との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で４００℃～５５０℃、６０秒～３００秒間のコンタクトアニール処理を行う。これにより、第三半導体層２３の上面にｐ側電極３２が形成される。
　［検証］
　以下、実施例及び比較例を用いて検証を行う。
　　（実施例１）　上記ステップＳ１～Ｓ１０を経て製造された半導体発光素子１を実施例１の発光素子とした。実施例１では、ステップＳ６において膜厚１０ｎｍの第二半導体層２２を形成し、ステップＳ７において膜厚５ｎｍの第三半導体層２３を形成した。なお、ステップＳ７の終了後、ステップＳ８を経て、第三半導体層２３の膜厚は１ｎｍ以下に低下していた。
　これは、上述したように、ステップＳ７の終了後、高温下に晒されている炉内において、第三半導体層２３を構成するｐ－ＧａＮの一部が蒸発したことで膜厚が薄くなったものと考えられる。
　　（比較例１）　上記ステップＳ１～Ｓ６、及びＳ８～Ｓ１０を経て製造された半導体発光素子を比較例１の発光素子とした。比較例１においては、実施例１と比較して、第三半導体層２３を備えていない点が異なる。比較例１では、ステップＳ６において膜厚１０ｎｍのｐ－ＡｌＧａＮからなる第二半導体層２２を形成した後、第三半導体層２３を形成せずに、ステップＳ８に係る冷却工程を実行した。
　つまり、冷却工程を実行する直前の状態におけるｐ型半導体層の最上面がｐ－ＡｌＧａＮからなる第二半導体層２２である。なお、ステップＳ８を経て、第二半導体層２２の膜厚は６ｎｍ以下に低下しており、第二半導体層２２の最上面には膜厚２ｎｍ程度のＡｌリッチな層３５が形成されていた（図３Ａ参照）。
　　（比較例２）　上記ステップＳ１～Ｓ５、及びＳ７～Ｓ１０を経て製造された半導体発光素子を比較例２の発光素子とした。比較例２においては、実施例１と比較して、第二半導体層２２を備えていない点が異なる。比較例２では、ステップＳ５の終了後、第二半導体層２２を形成せず、ステップＳ７において膜厚１０ｎｍのｐ－ＧａＮからなる第三半導体層２３を形成した後、ステップＳ８に係る冷却工程を実行した。
　つまり、比較例２の素子において、冷却工程を実行する直前の状態におけるｐ型半導体層の最上面は、実施例１と同様にｐ－ＧａＮからなる第三半導体層２３であるが、その下層にはｐ－ＡｌＧａＮからなる第二半導体層２２を備えていない。なお、ステップＳ８を経て、第三半導体層２３の膜厚は６ｎｍ程度に低下していた（図３Ｂ参照）。第三半導体層２３の膜厚が、ステップＳ８の完了時点において、ステップＳ７の完了時点よりも薄くなる点については、実施例１と同様であり、図１と同様に図３Ｂにおいても破線によってこのことを表している。
　　（比較例３）　上記ステップＳ１～Ｓ１０を経て製造された半導体発光素子であって、ステップＳ７において膜厚１０ｎｍのｐ－ＧａＮからなる第三半導体層２３を成長させた素子を比較例３の発光素子とした。すなわち、比較例３は、実施例１と比較して、ステップＳ７における第三半導体層２３の成長膜厚を厚くしている点が異なっている。
　比較例３は、ステップＳ８に係る冷却工程を実行する直前の時点において、ｐ型半導体層の最上面には実施例１と同様にｐ－ＧａＮからなる第三半導体層２３が形成されており、第三半導体層２３の下層にはｐ－ＡｌＧａＮからなる第二半導体層２２が形成されている。そして、比較例３では、ステップＳ８に係る冷却工程を経て、第三半導体層２３の膜厚は６ｎｍ程度に低下していた（図３Ｃ参照）。第三半導体層２３の膜厚がステップＳ８の完了時点において、ステップＳ７の完了時点よりも薄くなる点については、実施例１と同様であり、図１と同様に図３Ｃにおいても破線によってこのことを表している。
　　（結果）　実施例１、比較例１、比較例２、及び比較例３の各発光素子に対して、ｎ側電極３１及びｐ側電極３２の間に電圧を印加して２０ｍＡを注入したときの、入力電圧及び光出力を図４に示す。図４によれば、実施例１は、比較例１と比べると、光出力は同等であるが、入力電圧が低下している。また、実施例１は、比較例２及び比較例３と比べると、入力電圧は同等であるが、光出力が高い。
　上述したように、比較例１の発光素子は、ステップＳ８を経て、ｐ型半導体層２０の最上層に位置する第二半導体層２２の最上面には膜厚２ｎｍ程度のＡｌリッチな層３５が形成されていた。実施例１と比べて、比較例１の動作電圧が高くなっているのは、比較例１においてＡｌリッチな層３５とｐ側電極３２との間のコンタクト抵抗が高くなっていることを示唆している。
　逆にいえば、実施例１の発光素子によれば、ｐ型半導体層の最上層に位置するのは第三半導体層２３であり、この最上面にはＡｌリッチな層が形成されていないため、比較例１の発光素子と比べてｐ側電極３２との間のコンタクト抵抗を低抵抗化できていることが分かる。このことは、ステップＳ８に係る冷却工程の開始直前の時点において、ｐ型半導体層の最上層がｐ－ＧａＮで構成された第三半導体層２３である比較例２の発光素子が、実施例１の発光素子と同様に、比較例１の発光素子よりも入力電圧が低いことからも理解できる。
　比較例２の発光素子は、ステップＳ８に係る冷却工程を経て、第三半導体層２３の一部が蒸発したとしても、依然として膜厚６ｎｍ程度のｐ－ＧａＮからなる第三半導体層２３が残存することとなる。
　つまり、比較例２の発光素子は、実施例１の発光素子が備えるＧａＮ層よりも膜厚の厚いＧａＮ層を備えることになる。この結果、ＧａＮはＡｌＧａＮよりも吸収端が長波長側にあるため、活性層１５から放射された光のうち、ＧａＮで吸収される割合が、比較例２の素子は実施例１よりも高くなったことで、実施例１よりも光出力が低下していると考えられる。
　この点は比較例３の結果にも現れている。上述したように、比較例３においては、比較例２とは異なり、第三半導体層２３の下層にｐ－ＡｌＧａＮからなる第二半導体層２２が形成されている。しかし、比較例３の素子は、ステップＳ８に係る冷却工程を経て、膜厚６ｎｍ程度の第三半導体層２３を有している。この結果は、比較例２と同様に、比較例３は、実施例１が備えるＧａＮ層よりも膜厚の厚いＧａＮ層を備えているため、活性層１５から放射された光のうち、ＧａＮで吸収される割合が実施例１よりも高くなったことで、実施例１よりも光出力が低下したものと考えられる。
　なお、ピーク波長が４００ｎｍ以下の紫外光を放射する半導体発光素子を実現するに際しては、吸収端がＡｌＧａＮより長波長側に位置するＧａＮはできるだけ薄くするのが好ましい。このことは、実施例１と比較例２、及び実施例１と比較例３の対比結果からも理解される。ｐ－ＧａＮからなる第三半導体層２３は、ステップＳ８に係る冷却工程の開始直後、すなわち原料ガスの供給を停止した直後であって、炉内の温度が依然として高温下にある時点において、ｐ－ＡｌＧａＮからなる第二半導体層２２を上面に晒さないようにすることを目的として設けられている。このため、第三半導体層２３は、ＧａＮが蒸発しない程度にまで炉内の温度が低下する迄の間、第二半導体層２２を上面に露出させない範囲内で、できる限り薄い膜厚とするのがより好ましい。
　以上に鑑みれば、ｐ－ＡｌＧａＮからなる第二半導体層２２の上面をｐ－ＧａＮからなる第三半導体層２３で覆った後に、冷却工程を行うことで、高い光出力を確保しながら動作電圧の低い半導体発光素子が実現できることが分かる。
　　［別実施形態］
　以下、別実施形態について説明する。
　〈１〉　上述した実施形態では、ステップＳ９～Ｓ１０を経てｎ側電極３１及びｐ側電極３２を形成するものとして説明した。これは、成長基板１１をそのまま素子基板として利用すると共に、当該成長基板１１の２面のうち、同一の面側にｎ側電極３１及びｐ側電極３２が形成される半導体発光素子を製造する場合の一例について説明したものである。このような半導体発光素子は、「横型構造」と呼ばれることがある。しかし、本発明は、このような横型構造の半導体発光素子に限定されるものではない。
　以下、ステップＳ８以後の別のステップを経て製造される半導体発光素子の製造方法の一例について説明する。なお、ステップＳ１～Ｓ８については、上述した製造方法と同一であるため説明を割愛する。
　　（ステップＳ１１）
　図５Ａに示すように、第三半導体層２３の上面の所定箇所に反射電極４９を形成する。ここでは、第三半導体層２３の形成領域よりも内側において、第三半導体層２３のほぼ全域に反射電極４９を形成する場合を示している。
　反射電極４９は、一例として、スパッタ装置にて第三半導体層２３の上面に膜厚０．７ｎｍのＮｉ及び膜厚１５０ｎｍのＡｇを成膜した後、ＲＴＡ装置を用いてドライエア雰囲気中で４００℃、２分間のコンタクトアニールを行うことで形成される。なお、ここでは、反射電極４９の材料としてＮｉとＡｇの合金を採用しているが、ＡｌやＲｈによって反射電極４９を形成することもできる。
　　（ステップＳ１２）
　次に、図５Ｂに示すように、反射電極４９の上層の所定箇所に絶縁層５１を形成する。このとき、図５Ｂに示すように、絶縁層５１の一部が反射電極４９の側面を覆うように形成することができる。
　より具体的には、絶縁層５１の非形成領域に係る反射電極４９の上層をマスクしておき、例えばＳｉＯ２をスパッタリング法によって膜厚２００ｎｍ程度成膜する。なお成膜する材料は絶縁性材料であればよく、例えばＳｉＮ、Ａｌ２Ｏ３でも良い。
　　（ステップＳ１３）
　図５Ｃに示すように、反射電極４９及び絶縁層５１の上面を覆うようにハンダ拡散防止層４７及びハンダ層４５を形成する。
　より詳細には、電子線蒸着装置（ＥＢ装置）にて反射電極４９及び絶縁層５１の上面を覆うように、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで、ハンダ拡散防止層４７を形成する。更にその後、ハンダ拡散防止層４７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ－Ｓｎハンダを膜厚３μｍ蒸着させることで、ハンダ層４５を形成する。
　なお、このハンダ層４５の形成ステップにおいて、成長基板１１とは別に準備された支持基板９の上面にもハンダ層４３を形成するものとして構わない（図５Ｄ参照）。このハンダ層４３は、ハンダ層４５と同一の材料で構成されるものとしてよく、次のステップにおいてハンダ層４３と接合されることで、成長基板１１と支持基板９が貼り合わせられる。この支持基板９としては、構造の項で前述したように、例えばＣｕＷが用いられる。
　更に、この図５Ｄにおいて、支持基板９上にハンダ拡散防止層４７を形成し、このハンダ拡散防止層４７の上層にハンダ層４３を形成するものとしても構わない。
　　（ステップＳ１４）
　次に、図５Ｅに示すように、成長基板１１と支持基板９とを貼り合わせる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、成長基板１１の上層に形成されたハンダ層４７と、支持基板９の上層に形成されたハンダ層４３とを貼り合わせる。
　　（ステップＳ１５）
　次に、図５Ｆに示すように、成長基板１１を剥離する。より具体的には、成長基板１１を上に、支持基板９を下に向けた状態で、成長基板１１側からＫｒＦエキシマレーザを照射して、成長基板１１と半導体層（アンドープ層１２）の界面を分解させることで成長基板１１の剥離を行う。成長基板１１はレーザが通過する一方、その下層のＧａＮ（アンドープ層１２）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによって成長基板１１が剥離される。
　その後、図５Ｇに示すように、ウェハ上に残存しているＧａＮ（アンドープ層１２）を、塩酸等を用いたウェットエッチング、又はＩＣＰ装置を用いたドライエッチングによって除去し、第一半導体層１３を露出させる。
　　（ステップＳ１６）
　次に、図５Ｈに示すように、隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層５１の上面が露出するまで半導体層（第一半導体層１３，活性層１５，第四半導体層２１，第二半導体層２２，第三半導体層２３）をエッチングする。このとき、絶縁層５１はエッチング時のストッパーとしても機能する。
　　（ステップＳ１７）
　次に、図５Ｉに示すように、第一半導体層１３の上面のうち、支持基板９の面に直交する方向に対して絶縁層５１と対向する位置にｎ側電極（７２，７３）を形成する。具体的には、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる電極を形成した後、窒素雰囲気中で２５０℃、１分間のシンタリングを行う。
　そして、各素子同士を例えばレーザダイシング装置によって分離し、支持基板９の裏面を例えばＡｇペーストにてパッケージと接合し、給電端子としてのｎ側電極７３に対してワイヤボンディングを行う。例えば、５０ｇの荷重でΦ１００μｍのボンディング領域にＡｕからなるワイヤ４５を連結させることで、ワイヤボンディングを行う。
　かかる構成においても、ｐ－ＧａＮからなる第三半導体層２３を有するため、ｐ－ＡｌＧａＮからなる第二半導体層２２の上面（反射電極４９側の面）にＡｌリッチな層が形成されない。よって、このＡｌリッチな層と反射電極４９が接触することによる接触抵抗の上昇は生じない。また、ｐ－ＧａＮからなる第三半導体層２３は、極めて薄膜で構成できるため、ピーク波長が４００ｎｍ以下の紫外光を放射する半導体発光素子を実現する場合においても、第三半導体層２３で吸収される光の量を最小限に抑制することが可能であり、高い光出力が実現される。
　なお、ステップＳ１１～Ｓ１７の方法は、いわゆる「縦型構造」を有する半導体発光素子の製造方法の一例であって、本発明はこの方法を適用して製造される半導体発光素子に限定されるものではない。
　〈２〉　上述した実施形態では、第一半導体層１３をｎ－ＡｌＧａＮで構成したが、ｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）で構成しても構わない。
　また、上述した実施形態では、第二半導体層２２をｐ－ＡｌＧａＮで構成したが、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）で構成しても構わない。同様に、上述した実施形態では、第四半導体層２１をｐ－ＡｌＧａＮで構成したが、ｐ－Ａｌｘ３Ｇａｙ３Ｉｎ１－ｘ３－ｙ３Ｎ（０＜ｘ３≦１，０≦ｙ３＜１）で構成しても構わない。
　〈３〉　ステップＳ７によってｐ－ＧａＮからなる第三半導体層２３を形成した後、ステップＳ８に係る冷却工程を経て、第三半導体層２３が完全に蒸発されてしまっても構わない。この場合、ステップＳ８に係る冷却工程の間に、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）からなる第二半導体層２２が露出されるが、従来の発光素子と比べて、この第二半導体層２２が露出するタイミングを第三半導体層２３が完全に蒸発するのに要する時間だけ遅らせることができるので、第二半導体層２２に含まれるＧａＮの蒸発量を抑制することができる。
　よって、第二半導体層２２の上面に形成されるＡｌリッチな層を、従来の発光素子よりも極めて少なくすることができるので、従来の発光素子よりも低い動作電圧を実現することができる。
　〈４〉　上記実施形態では、ステップＳ５～Ｓ７にわたって炉内の温度を維持していたが、この方法はあくまで一例であり、各ステップ間において炉内の温度を多少変更しながら各ｐ型半導体層（２１，２２，２３）を形成する方法を本発明の範囲から排除する趣旨ではない。
　　　　　　１　　　　：　　本発明の半導体発光素子
　　　　　　９　　　　：　　支持基板
　　　　　１１　　　　：　　成長基板
　　　　　１２　　　　：　　アンドープ層
　　　　　１３　　　　：　　第一半導体層（ｎ型半導体層）
　　　　　１５　　　　：　　活性層
　　　　　２０　　　　：　　ｐ型半導体層
　　　　　２１　　　　：　　第四半導体層（ｐ型半導体層）
　　　　　２２　　　　：　　第二半導体層（ｐ型半導体層）
　　　　　２３　　　　：　　第三半導体層（ｐ型半導体層）
　　　　　３１　　　　：　　ｎ側電極
　　　　　３２　　　　：　　ｐ側電極
　　　　　３５　　　　：　　Ａｌリッチな層
　　　　　４３，４５　：　　ハンダ層
　　　　　４７　　　　：　　ハンダ拡散防止層
　　　　　４９　　　　：　　反射電極
　　　　　５１　　　　：　　絶縁層
　　　　　７２，７３　：　　ｎ側電極
　　　　１００　　　　：　　従来の半導体発光素子
　　　　１０１　　　　：　　基板
　　　　１０２　　　　：　　バッファ層
　　　　１０３　　　　：　　ｎ型コンタクト層
　　　　１０４　　　　：　　ｎ型クラッド層
　　　　１０５　　　　：　　活性層
　　　　１０６　　　　：　　ｐ型クラッド層
　　　　１０７　　　　：　　第一のｐ型コンタクト層
　　　　１０８　　　　：　　第二のｐ型コンタクト層
　　　　１０９　　　　：　　ｎ側電極
　　　　１１０　　　　：　　ｐ側電極
 

Claims (9)

  1. 　基板を準備する工程（ａ）、
    　前記基板上に、ｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）よりなるｎ型の第一半導体層を形成する工程（ｂ）、
    　前記第一半導体層の上層に活性層を形成する工程（ｃ）、
    　前記活性層の上層に、炉内の温度を８００℃以上としてｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなるｐ型の第二半導体層を形成する工程（ｄ）、
    　前記第二半導体層の上層に、前記炉内の温度を８００℃以上としてｐ－ＧａＮよりなるｐ型の第三半導体層を形成する工程（ｅ）、
    　及び、前記工程（ｅ）の後に炉内温度を低下させる工程（ｆ）を有することを特徴とする半導体発光素子の製造方法。
  2. 　前記工程（ｆ）の後に、前記第三半導体層の上層に電極を形成する工程（ｇ）を有することを特徴とする請求項１に記載の半導体発光素子の製造方法。
  3. 　前記工程（ｅ）は、前記工程（ｄ）と比べて、前記炉内に供給される原料ガスの流量のみが変更されて実行される工程であることを特徴とする請求項１又は２に記載の半導体発光素子の製造方法。
  4. 　前記工程（ｆ）の実行後、前記第三半導体層の膜厚が５ｎｍ以下であることを特徴とする請求項１～３のいずれか１項に記載の半導体発光素子の製造方法。
  5. 　前記工程（ｃ）の後、前記活性層の上層に、炉内の温度を８００℃以上としてｐ－Ａｌｘ３Ｇａｙ３Ｉｎ１－ｘ３－ｙ３Ｎ（０＜ｘ３≦１，０≦ｙ３＜１）よりなるｐ型の第四半導体層を形成する工程（ｈ）を有し、
    　前記工程（ｄ）は、前記工程（ｈ）の後に実行され、前記第四半導体層よりもｐ型不純物濃度が高濃度である前記第二半導体層を形成する工程であることを特徴とする請求項１～４のいずれか１項に記載の半導体発光素子の製造方法。
  6. 　基板上に、ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層及び前記ｐ型半導体層の間に挟持された活性層とを有し、ピーク波長が４００ｎｍ以下の紫外光を放射する半導体発光素子であって、
    　前記ｐ型半導体層は、ｐ－Ａｌｘ２Ｇａｙ２Ｉｎ１－ｘ２－ｙ２Ｎ（０＜ｘ２≦１，０≦ｙ２＜１）よりなるｐ型の第二半導体層と、膜厚５ｎｍ以下のｐ－ＧａＮよりなるｐ型の第三半導体層とを含み、
    　前記第三半導体層は、前記ｐ型半導体層の面のうち、前記活性層とは反対側の面の最上層であることを特徴とする半導体発光素子。
  7. 　前記第三半導体層の上層に電極を有していることを特徴とする請求項６に記載の半導体発光素子。
  8. 　前記ｐ型半導体層は、ｐ－Ａｌｘ３Ｇａｙ３Ｉｎ１－ｘ３－ｙ３Ｎ（０＜ｘ３≦１，０≦ｙ３＜１）よりなるｐ型の第四半導体層と、前記第四半導体層の上層に形成された前記第二半導体層と、前記第二半導体層の上層に形成された前記第三半導体層とを有することを特徴とする請求項６又は７に記載の半導体発光素子。
  9. 　前記ｎ型半導体層は、ｎ－Ａｌｘ１Ｇａｙ１Ｉｎ１－ｘ１－ｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１≦１）よりなるｎ型の第一半導体層で構成されていることを特徴とする請求項６～８のいずれか１項に記載の半導体発光素子。
     
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7448832B2 (ja) * 2022-01-31 2024-03-13 日亜化学工業株式会社 発光素子
US12382757B2 (en) 2022-01-31 2025-08-05 Nichia Corporation Light emitting element

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104210A (ja) * 1996-06-14 1998-01-06 Toyoda Gosei Co Ltd ３族窒化物化合物半導体発光素子
JP2005203520A (ja) * 2004-01-14 2005-07-28 Sumitomo Electric Ind Ltd 半導体発光素子
JP2012114389A (ja) * 2010-11-29 2012-06-14 Toshiba Corp 半導体発光素子
JP2014057033A (ja) * 2012-09-14 2014-03-27 Panasonic Corp 半導体紫外発光素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104210A (ja) * 1996-06-14 1998-01-06 Toyoda Gosei Co Ltd ３族窒化物化合物半導体発光素子
JP2005203520A (ja) * 2004-01-14 2005-07-28 Sumitomo Electric Ind Ltd 半導体発光素子
JP2012114389A (ja) * 2010-11-29 2012-06-14 Toshiba Corp 半導体発光素子
JP2014057033A (ja) * 2012-09-14 2014-03-27 Panasonic Corp 半導体紫外発光素子

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