WO2015194175A1 - 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置 - Google Patents

薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置 Download PDF

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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a thin film transistor (TFT), a method for manufacturing a thin film transistor, and an organic EL display device, and more specifically, an oxide semiconductor thin film transistor having an oxide semiconductor layer as an active layer, a method for manufacturing the same, and an oxide.
  • TFT thin film transistor
  • organic EL display device and more specifically, an oxide semiconductor thin film transistor having an oxide semiconductor layer as an active layer, a method for manufacturing the same, and an oxide.
  • the present invention relates to an organic EL display device including a semiconductor thin film transistor.
  • the TFT is used as a switching element or a driving element in an active matrix type display device such as a liquid crystal display device or an organic EL (Electro Luminescence) display device.
  • an active matrix type display device such as a liquid crystal display device or an organic EL (Electro Luminescence) display device.
  • Patent Document 1 discloses an oxide semiconductor TFT whose channel layer is an oxide semiconductor layer.
  • the electrical characteristics of the oxide semiconductor TFT are easily affected by oxygen and hydrogen (see Non-Patent Document 1, for example). For this reason, there is a problem that it is difficult to obtain a highly reliable oxide semiconductor TFT.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a highly reliable thin film transistor, a manufacturing method thereof, and an organic EL display device.
  • a thin film transistor includes a gate electrode, a source electrode and a drain electrode, an oxide semiconductor layer used as a channel layer, the gate electrode, and the oxide semiconductor layer.
  • a metal element constituting the oxide semiconductor layer contains at least indium, and is an internal region of the oxide semiconductor layer and in proximity to the gate insulating layer The region to be treated contains fluorine.
  • FIG. 1 is a cross-sectional view illustrating a configuration of a thin film transistor according to an embodiment.
  • FIG. 2A is a cross-sectional view of a substrate preparation step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 2B is a cross-sectional view of the undercoat forming step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 2C is a cross-sectional view of the gate electrode formation step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 2D is a cross-sectional view of the gate insulating layer forming step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 1 is a cross-sectional view illustrating a configuration of a thin film transistor according to an embodiment.
  • FIG. 2A is a cross-sectional view of a substrate preparation step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 2B is a cross-sectional view of the undercoat forming step
  • FIG. 2E is a cross-sectional view of the oxide semiconductor layer forming step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 2F is a cross-sectional view of a protective layer forming step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 2G is a cross-sectional view of a source electrode and drain electrode formation step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 3 is a diagram illustrating measurement results of sheet resistance values when the oxide semiconductor layer contains fluorine and when no fluorine is contained.
  • FIG. 4 is a cross-sectional view of a device structure of a sample used in an experiment regarding hydrogen resistance.
  • FIG. 5 is a diagram showing the ⁇ -PCD peak intensity and the resistance value of the oxide semiconductor layer when the thickness of the silicon oxide layer is changed for the sample having the structure shown in FIG.
  • FIG. 6 is a diagram showing a result of comparing the peak intensity of ⁇ -PCD and the presence or absence of fluorine introduction into the oxide semiconductor layer.
  • FIG. 7A is a graph showing XPS spectra of In3d5 when fluorine is contained in an oxide semiconductor layer and when fluorine is not contained in the oxide semiconductor layer.
  • FIG. 7B is a diagram illustrating an XPS spectrum of Zn2p3 when the oxide semiconductor layer contains fluorine and when no fluorine is contained.
  • FIG. 7C is a diagram illustrating an XPS spectrum of Ga2p3 when the oxide semiconductor layer contains fluorine and when no fluorine is contained.
  • FIG. 8 is a diagram illustrating temperature-programmed desorption spectra of Zn by a TDS method when fluorine is contained in an oxide semiconductor and when fluorine is not contained.
  • FIG. 9 is a partially cutaway perspective view of the organic EL display device according to the embodiment.
  • FIG. 10 is an electric circuit diagram of a pixel circuit in the organic EL display device shown in FIG.
  • FIG. 11 is a cross-sectional view illustrating a configuration of a thin film transistor according to a modification.
  • a thin film transistor includes a gate electrode, a source electrode and a drain electrode, an oxide semiconductor layer used as a channel layer, and a gate insulating layer disposed between the gate electrode and the oxide semiconductor layer.
  • a metal element constituting the oxide semiconductor layer includes at least indium, and an inner region of the oxide semiconductor layer and a region adjacent to the gate insulating layer includes fluorine. It is a thing.
  • fluorine is contained in the inner region of the oxide semiconductor layer and in the region adjacent to the gate insulating layer.
  • Fluorine has a higher binding energy with metals than oxygen. Therefore, by including fluorine in the oxide semiconductor layer, dangling bonds or unstable sites due to oxygen vacancies in the oxide semiconductor layer can be easily terminated with fluorine. In other words, by containing fluorine in the oxide semiconductor layer, oxygen vacancies in the oxide semiconductor layer can be supplemented.
  • the oxide semiconductor layer when fluorine is contained in the oxide semiconductor layer, hydrogen mixed in the oxide semiconductor layer cannot be bonded to the oxide semiconductor layer. Accordingly, entry of hydrogen into the oxide semiconductor layer can be blocked, so that oxygen and hydrogen can be prevented from being combined and released from carriers in the oxide semiconductor layer. That is, the hydrogen resistance of the oxide semiconductor layer can be improved by containing fluorine in the oxide semiconductor layer.
  • the oxide semiconductor layer contains fluorine
  • a metal element included in the oxide semiconductor layer is chemically bonded to fluorine, so that the structure of the oxide semiconductor layer can be stabilized.
  • the film thickness of the region containing fluorine in the oxide semiconductor layer is preferably at least 5 nm.
  • the above fluorine-containing effect can be sufficiently exhibited.
  • the film thickness of the region containing fluorine in the oxide semiconductor layer is preferably at least 20 nm.
  • annealing treatment is performed for the purpose of stabilizing the characteristics of the oxide semiconductor layer.
  • hydrogen may diffuse into the oxide semiconductor layer due to the annealing treatment. Therefore, by setting the film thickness of the fluorine-containing region in the oxide semiconductor layer to 20 nm or more, even if hydrogen is diffused by an annealing process or the like, the oxide semiconductor layer is formed in the oxide semiconductor layer by the fluorine-containing region of the oxide semiconductor layer. It can block the mixing of hydrogen.
  • the fluorine-containing concentration of the oxide semiconductor layer may be higher than at least the hydrogen-containing concentration of the oxide semiconductor layer.
  • the above fluorine-containing effect can be effectively exhibited.
  • the metal element included in the oxide semiconductor layer may further include at least one or both of gallium and zinc.
  • the gate electrode, the gate insulating layer, and the oxide semiconductor layer are stacked over the substrate in this order, and the source electrode and the drain electrode are It may be formed above the physical semiconductor layer.
  • the thin film transistor according to one embodiment of the present invention may further include a channel protective layer formed over the oxide semiconductor layer.
  • process damage on the back channel side of the oxide semiconductor layer (channel layer) can be reduced.
  • the oxide semiconductor layer, the gate insulating layer, and the gate electrode are stacked over the substrate in this order, and the source electrode is formed over the gate insulating layer.
  • the drain electrode is connected to the drain region of the oxide semiconductor layer through a contact hole formed in the gate insulating layer. It is good to have.
  • a method for manufacturing a thin film transistor includes a step of forming a gate electrode, a step of forming a source electrode and a drain electrode, a step of forming an oxide semiconductor layer used as a channel layer, Forming a gate insulating layer so as to be positioned between the gate electrode and the oxide semiconductor layer, wherein the metal element constituting the oxide semiconductor layer contains at least indium, and the oxide
  • the oxide semiconductor layer is formed while introducing fluorine.
  • a thin film transistor having an oxide semiconductor layer that is not easily damaged by hydrogen or oxygen and has a stable structure can be obtained. Therefore, a thin film transistor having high reliability and high robustness can be obtained.
  • the fluorine is contained in an inner region of the oxide semiconductor layer and in a region adjacent to the gate insulating layer.
  • the oxide semiconductor layer is preferably formed.
  • the oxide semiconductor layer in the step of forming the oxide semiconductor layer, may be formed by sputtering using a target material containing fluorine.
  • the oxide semiconductor layer containing fluorine can be formed by sputtering.
  • the oxide semiconductor layer in the step of forming the oxide semiconductor layer, may be formed using a gas containing fluorine.
  • an oxide semiconductor layer containing fluorine can be formed by supplying a gas containing fluorine.
  • the film thickness of the region containing fluorine in the oxide semiconductor layer is preferably at least 5 nm.
  • a thin film transistor that can sufficiently exhibit the above-described fluorine-containing effect can be obtained.
  • the film thickness of the region containing fluorine in the oxide semiconductor layer is preferably at least 20 nm.
  • the process control of the oxide semiconductor layer can be sufficiently performed by setting the fluorine-containing region to 20 nm or more.
  • the fluorine-containing concentration of the oxide semiconductor layer may be higher than at least the hydrogen-containing concentration of the oxide semiconductor layer.
  • the metal element included in the oxide semiconductor layer may further include at least one or both of gallium and zinc.
  • the step of forming the gate electrode, the step of forming the gate insulating layer, the step of forming the oxide semiconductor layer, the source electrode, and the The step of forming the drain electrode may be performed in this order.
  • the method for manufacturing a thin film transistor according to one embodiment of the present invention may further include a step of forming a channel protective layer over the oxide semiconductor layer.
  • a bottom-gate thin film transistor capable of reducing process damage on the back channel side of the oxide semiconductor layer can be obtained.
  • the step of forming the oxide semiconductor layer, the step of forming the gate insulating layer, the step of forming the gate electrode, the source electrode, and the The step of forming the drain electrode may be performed in this order.
  • a thin film transistor capable of reducing parasitic capacitance can be obtained.
  • An organic EL display device is an organic EL display device including any of the thin film transistors described above, and includes a plurality of pixels arranged in a matrix and each of the plurality of pixels.
  • the thin film transistor is a driving transistor for driving the organic EL element.
  • the thin film transistor having high reliability and high robustness is used as the driving transistor for driving the organic EL element, an organic EL display device excellent in display performance can be realized.
  • FIG. 1 is a cross-sectional view showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 1 two thin film transistors 1 are shown, and the two thin film transistors 1 have the same structure.
  • a thin film transistor 1 is a bottom-gate oxide semiconductor TFT having an oxide semiconductor layer as a channel layer.
  • the thin film transistor 1 includes a substrate 10, an undercoat layer 20, a gate electrode 30, a gate insulating layer 40, an oxide semiconductor layer 50, a protective layer 60, a source electrode 70S, and a drain electrode 70D.
  • the substrate 10 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistant glass.
  • the substrate 10 is not limited to a glass substrate but may be a resin substrate or the like.
  • substrate 10 may be a flexible substrate comprised not with a rigid board
  • the undercoat layer 20 is formed on the substrate 10.
  • impurities such as sodium and phosphorus contained in the substrate 10 (glass substrate), moisture transmitted from the atmosphere, and the like are transmitted to the gate electrode 30, the gate insulating layer 40, and the oxide semiconductor layer. 50 can be prevented from entering.
  • the undercoat layer 20 is a single-layer insulating layer or a laminated insulating layer using an oxide insulating layer or a nitride insulating layer.
  • the undercoat layer 20 may be a single layer film such as silicon nitride (SiN x ), silicon oxide (SiO y ), silicon oxynitride (SiO y N x ), or aluminum oxide (AlO x ), or these A laminated film can be used.
  • the film thickness of the undercoat layer 20 is preferably set to 100 nm to 500 nm. Note that the undercoat layer 20 is not necessarily formed.
  • the gate electrode 30 is located above the substrate 10 and is patterned in a predetermined shape on the undercoat layer 20.
  • the gate electrode 30 is an electrode having a single layer structure or a multilayer structure such as a conductive material such as a metal or an alloy thereof, for example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium. (Ti), chromium (Cr), molybdenum tungsten (MoW), or the like.
  • the film thickness of the gate electrode 30 is preferably set to 50 nm to 300 nm.
  • the gate insulating layer 40 is formed so as to be located above the gate electrode 30.
  • the gate insulating layer 40 is formed on the undercoat layer 20 so as to cover the gate electrode 30.
  • the gate insulating layer 40 is disposed between the gate electrode 30 and the oxide semiconductor layer 50.
  • the gate insulating layer 40 is a single-layer insulating layer or a stacked insulating layer using an oxide insulating layer or a nitride insulating layer.
  • a single layer film such as silicon oxide, silicon nitride, silicon oxynitride, tantalum oxide, or aluminum oxide, or a laminated film of these can be used.
  • the gate insulating layer 40 is, for example, a stacked film of a silicon oxide film and a silicon nitride film.
  • the film thickness of the gate insulating layer 40 can be designed in consideration of the breakdown voltage of the TFT, and is preferably 50 nm to 500 nm, for example.
  • the oxide semiconductor layer 50 is used as a channel layer. That is, the oxide semiconductor layer 50 is a semiconductor layer including a channel region facing the gate electrode 30 with the gate insulating layer 40 interposed therebetween. The oxide semiconductor layer 50 is formed in a predetermined shape on the gate insulating layer 40.
  • the oxide semiconductor layer 50 for example, a transparent amorphous oxide semiconductor (TAOS: Transparent Amorphous Oxide Semiconductor) is used.
  • TAOS Transparent Amorphous Oxide Semiconductor
  • the metal element included in the oxide semiconductor layer 50 includes at least indium (In), and may further include at least one or both of gallium (Ga) and zinc (Zn).
  • the oxide semiconductor layer 50 in this embodiment includes InGaZnO x (IGZO), which is an oxide containing indium (In), gallium (Ga), and zinc (Zn).
  • IGZO InGaZnO x
  • the oxide semiconductor layer 50 contains fluorine (F). Specifically, fluorine is contained in an inner region of the oxide semiconductor layer 50 and in a region adjacent to the gate insulating layer 40. That is, fluorine is contained on the front channel side of the oxide semiconductor layer 50. In the oxide semiconductor layer 50, fluorine is mixed in a chemically bonded state. Note that the region inside the oxide semiconductor layer 50 that is close to the gate insulating layer 40 is a region closer to the gate insulating layer 40 than at least half the thickness of the oxide semiconductor layer 50.
  • the oxide semiconductor layer 50 in this embodiment includes a first region (fluorine-containing region) 51 that is a region containing fluorine and a second region (fluorine-free region) that is a region not containing fluorine. 52.
  • the first region 51 is a region on the gate insulating layer 40 side in the oxide semiconductor layer 50. That is, in this embodiment, fluorine is contained only in the region of the oxide semiconductor layer 50 on the gate insulating layer 40 side.
  • the first region 51 is a region (lower layer) below the center of the thickness of the oxide semiconductor layer 50 when the center of the thickness of the oxide semiconductor layer 50 is used as a reference, and the second region 52 is oxidized. This is an upper region (upper layer) from the film thickness center of the physical semiconductor layer 50.
  • fluorine is included in a part of the oxide semiconductor layer 50; however, fluorine may be included in the entire region of the oxide semiconductor layer 50. That is, the second region 52 may not be provided.
  • the film thickness of the first region 51 is at least 5 nm or more, and is 20 nm or more in the present embodiment.
  • the film thickness of the oxide semiconductor layer 50 is preferably 20 nm or more.
  • the film thickness of the first region 51 is 5 nm or more, the above-described fluorine-containing effect can be sufficiently exhibited.
  • the film thickness of the first region 51 is set to 20 nm or more, even when hydrogen diffuses into the oxide semiconductor layer 50 by annealing or the like, the hydrogen diffused by the first region 51 containing fluorine. Can be blocked.
  • the first region 51 is close to the gate insulating layer 40, hydrogen that enters the oxide semiconductor layer 50 from the gate insulating layer 40 side is separated from the gate insulating layer 40 in the oxide semiconductor layer 50. It is possible to block in the adjacent area (first area 51).
  • the process control of the oxide semiconductor layer 50 can be sufficiently performed. That is, by setting the thickness of the first region 51 to at least 20 nm or more, the thickness of the oxide semiconductor layer 50 can be set to at least 20 nm or more. Accordingly, film formation by sputtering or the like of the oxide semiconductor layer 50 and patterning by photolithography, etching, or the like can be easily performed.
  • the fluorine-containing concentration of the oxide semiconductor layer 50 is higher than at least the hydrogen-containing concentration of the oxide semiconductor layer 50.
  • the oxide semiconductor layer 50 has a fluorine-containing concentration of 1 ⁇ 10 22 atm / cm 3 or more.
  • the protective layer 60 is formed on the oxide semiconductor layer 50.
  • the protective layer 60 is a channel region protective layer that protects the channel region of the oxide semiconductor layer 50, and functions as an etching stopper layer. Accordingly, process damage on the back channel side of the oxide semiconductor layer 50 can be reduced in the bottom-gate TFT.
  • the protective layer 60 is an interlayer insulating layer formed on the entire surface of the substrate 10.
  • the protective layer 60 may be formed of a material mainly composed of an organic substance, or may be formed of an inorganic substance such as silicon oxide, silicon nitride, silicon oxynitride, or aluminum oxide. In the present embodiment, the protective layer 60 is made of a material whose main component is an organic substance. The protective layer 60 may be a single layer film or a laminated film.
  • the silicon oxide film has a lower hydrogen content than the silicon nitride film. Therefore, by using a silicon oxide film as the protective layer 60, performance deterioration of the oxide semiconductor layer 50 due to hydrogen can be suppressed. Furthermore, by using an aluminum oxide film as the protective layer 60, hydrogen and oxygen generated in the upper layer can be blocked by the aluminum oxide film. For these reasons, as the protective layer 60, for example, a laminated film having a three-layer structure of a silicon oxide film, an aluminum oxide film, and a silicon oxide film may be used.
  • an opening is formed in the protective layer 60 so as to penetrate a part of the protective layer 60.
  • the oxide semiconductor layer 50 is connected to the source electrode 70S and the drain electrode 70D through the opening of the protective layer 60.
  • the source electrode 70S and the drain electrode 70D are formed on the protective layer 60 in a predetermined shape.
  • the source electrode 70 ⁇ / b> S is connected to the oxide semiconductor layer 50 through an opening formed in the protective layer 60
  • the drain electrode 70 ⁇ / b> D is connected to the oxide semiconductor layer 50 through an opening formed in the protective layer 60. It is connected to the.
  • the source electrode 70S and the drain electrode 70D are electrodes having a single layer structure or a multilayer structure such as a conductive material or an alloy thereof.
  • Examples of the material of the source electrode 70S and the drain electrode 70D include molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), chromium (Cr), and molybdenum tungsten alloy (MoW).
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • W tungsten
  • Ti titanium
  • Cr chromium
  • MoW molybdenum tungsten alloy
  • CuMn copper manganese alloy
  • the film thickness of the source electrode 70S and the drain electrode 70D is preferably set to, for example, 50 nm to 300 nm.
  • FIGS. 2A to 2G are cross-sectional views of each step in the method of manufacturing the thin film transistor according to the embodiment of the present invention.
  • a substrate 10 is prepared.
  • a glass substrate is prepared as the substrate 10.
  • an undercoat layer 20 is formed on the substrate 10.
  • An undercoat layer 20 composed of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, or the like is formed on the substrate 10 by plasma CVD (Chemical Vapor Deposition) or the like.
  • the gate electrode 30 is formed above the substrate 10.
  • a metal film made of molybdenum tungsten (MoW) is formed on the undercoat layer 20 by sputtering
  • the metal film is patterned using a photolithography method and a wet etching method.
  • MoW wet etching can be performed using, for example, a chemical solution in which phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed in a predetermined composition.
  • the gate insulating layer 40 is formed above the gate electrode 30.
  • the gate insulating layer 40 is formed so as to be positioned between the gate electrode 30 and the oxide semiconductor layer 50.
  • the gate insulating layer 40 is formed on the entire upper surface of the substrate 10 by plasma CVD or the like so as to cover the gate electrode 30.
  • the gate insulating layer 40 is, for example, a silicon nitride film, a silicon oxide film, a silicon oxynitride film, a tantalum oxide film, an aluminum oxide film, or a laminated film thereof.
  • silane gas (SiH 4 ) silane gas
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • an oxide semiconductor layer 50 having a predetermined shape is formed above the gate insulating layer 40 so as to face at least the gate electrode 30.
  • an island-shaped oxidation region including a first region (fluorine-containing region) 51 and a second region (fluorine-free region) 52 is formed.
  • a physical semiconductor layer 50 is formed on the gate insulating layer 40.
  • the oxide semiconductor layer 50 As a material of the oxide semiconductor layer 50, a transparent amorphous oxide semiconductor of InGaZnO x is used.
  • the oxide semiconductor layer 50 made of InGaZnO x can be formed by a vapor deposition method such as a sputtering method or a laser deposition method.
  • argon (Ar) gas flows as an inert gas into the vacuum chamber.
  • a gas containing oxygen (O 2 ) is introduced as a reactive gas, and a voltage having a predetermined power density is applied to the target material.
  • the first oxide semiconductor layer containing fluorine (In—Ga—Zn—O: F) can be formed.
  • Introduction (supply) of fluorine into the oxide semiconductor layer can be performed by including fluorine in the target or introducing a process gas (such as NF 3 gas) containing fluorine.
  • the first oxide semiconductor layer containing fluorine can be formed by forming an InGaZnO x film by sputtering using a target material containing fluorine.
  • the first oxide semiconductor layer containing fluorine can be formed by forming the InGaZnO x film using a gas containing fluorine (NF 3 gas or the like).
  • a second oxide semiconductor layer (In—Ga—Zn—O) containing no fluorine is formed by performing sputtering or the like without introducing (supplying) fluorine. Note that in this embodiment, the first oxide semiconductor layer and the second oxide semiconductor layer are continuously formed in the same chamber.
  • an oxide semiconductor film having a stacked structure of the first oxide semiconductor layer and the second oxide semiconductor layer is patterned by using a photolithography method and a wet etching method, whereby the oxide semiconductor layer 50 having a predetermined shape is formed. Can be formed.
  • a resist having a predetermined shape is formed over the oxide semiconductor film, and the oxide semiconductor film in a region where the resist is not formed is removed by wet etching, whereby the island-shaped oxide semiconductor layer 50 is formed.
  • the oxide semiconductor film is InGaZnO x
  • a chemical solution in which phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed can be used as the etching solution. Good.
  • a protective layer 60 is formed on the gate insulating layer 40 so as to cover the oxide semiconductor layer 50.
  • the protective layer 60 may be an organic material as a main component or an inorganic material such as a silicon oxide film.
  • an opening is formed in the protective layer 60 so that a part of the oxide semiconductor layer 50 is exposed.
  • a part of the protective layer 60 is removed by etching by a photolithography method and an etching method, so that an opening is formed on a connection portion between the source electrode 70S and the drain electrode 70D in the oxide semiconductor layer 50.
  • the opening can be formed in the silicon oxide film by a dry etching method using a reactive ion etching (RIE) method.
  • RIE reactive ion etching
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas.
  • a source electrode 70S and a drain electrode 70D connected to the oxide semiconductor layer 50 through an opening formed in the protective layer 60 are formed.
  • a metal film source / drain metal film
  • a photolithography method and a wet etching method are used.
  • a source electrode 70S and a drain electrode 70D having a predetermined shape are formed.
  • heat treatment annealing
  • oxygen vacancies in the oxide semiconductor layer 50 can be repaired, and the characteristics of the oxide semiconductor layer 50 can be stabilized.
  • the electrical characteristics of an oxide semiconductor TFT having an oxide semiconductor layer are easily affected by oxygen and hydrogen. For this reason, the oxide semiconductor TFT has problems in stability and reliability.
  • Patent Document 2 As disclosed in Patent Document 2 and Non-Patent Document 2, there have been reports that stability and reliability can be improved by improving the interface between the insulating layer and the oxide semiconductor layer.
  • Non-Patent Document 2 fluorine is added to the dangling bond site of In that forms an oxide semiconductor layer by improving the interface with the oxide semiconductor layer (IGZO) using a gate insulating layer mixed with fluorine. It has been reported that complementation is generated, which leads to improved reliability.
  • Non-Patent Document 2 the oxide semiconductor layer (IGZO) was measured by secondary ion mass spectrometry (SIMS), and as a result, fluorine contamination could not be observed in the bulk of IGZO. It has also been reported.
  • SIMS secondary ion mass spectrometry
  • a gate insulating layer mixed with fluorine includes an insulating layer, an oxide semiconductor layer, and the like. It is thought that the improvement effect at the interface of the entire time.
  • the oxide semiconductor TFT not only the interface between the insulating layer and the oxide semiconductor layer but also the process damage caused by hydrogen or the like in the manufacturing process causes variations in characteristics and a decrease in reliability. Therefore, it is not sufficient to improve only the interface between the insulating layer and the oxide semiconductor layer.
  • the present invention has been made on the basis of such knowledge, and the inventor of the present application has an idea that a highly reliable thin film transistor can be obtained by containing fluorine in the oxide semiconductor layer 50 as described above. Got.
  • the inventors of the present application conducted various experiments in order to verify that a highly reliable thin film transistor can be obtained by containing fluorine in the oxide semiconductor layer.
  • the experiment and the analysis will be described.
  • an InGaZnO x film in which the main component of the metal element is In, Ga, or Zn was used as the oxide semiconductor layer 50.
  • FIG. 3 shows the result of measuring the sheet resistance value in vacuum heating (300 ° C.) when the oxide semiconductor layer contains fluorine and when no fluorine is contained using a four-terminal measurement method. Is shown.
  • the sheet resistance value in the case where fluorine is not contained in the oxide semiconductor layer 50 is as low as about 1 ⁇ 10 5 ⁇ / ⁇ .
  • the sheet resistance value when fluorine is contained in the oxide semiconductor layer 50 is the measurement limit (> 1 ⁇ 10 10 ⁇ / ⁇ ), which is a resistance value as compared with the case where fluorine is not contained. Is rising.
  • fluorine has higher bond energy with metal than oxygen, so that the oxide semiconductor layer 50 can contain dangling bonds or unstable sites due to oxygen vacancies in the oxide semiconductor layer 50 by fluorine. It is because it can be terminated with.
  • FIG. 4 is a cross-sectional view showing the device structure of the sample used in this experiment.
  • IGZO oxide semiconductor layer
  • SiO silicon oxide layer
  • SiN silicon nitride layer containing hydrogen
  • FIG. 5 is a diagram showing the ⁇ -PCD peak intensity and the resistance value of the oxide semiconductor layer when the thickness of the silicon oxide layer is changed for the sample having the structure shown in FIG.
  • the film thickness of the silicon oxide layer is changed to 10 nm, 120 nm, and 240 nm.
  • the resistance value of the oxide semiconductor layer was measured by a non-contact resistance measuring device.
  • the resistance value of the oxide semiconductor layer (IGZO) and the peak intensity of ⁇ -PCD have a positive correlation. That is, it can be seen that the resistance value of the oxide semiconductor layer (IGZO) and the peak intensity of ⁇ -PCD are one guideline for determining hydrogen-induced damage due to the presence or absence of fluorine introduction.
  • FIG. 6 shows the result of comparison between the peak intensity of ⁇ -PCD and the presence or absence of fluorine introduction into the oxide semiconductor layer.
  • the ⁇ -PCD intensity value in the oxide semiconductor layer (peak intensity value before SiN: H film formation and peak intensity after SiN: H film formation). It can be seen that the ratio to the value decreases. That is, it can be seen that when the resistance value is low, the resistance value hardly changes even when fluorine is introduced, that is, the resistance value does not decrease.
  • the mixed hydrogen is combined with oxygen in the oxide semiconductor layer and carriers are released.
  • FIGS. 7A to 7C show XPS of In3d5, Zn1p3, and Ga2p3 when fluorine is contained in the oxide semiconductor layer (IGZO) (F-containing IGZO) and when fluorine is not contained (F-containing IGZO), respectively.
  • the spectrum is shown.
  • the peak position of the XPS spectrum of In3d5 is shifted to the higher binding energy side by 0.5 eV or more. That is, the In3d5 peak position measured by XPS in the F-containing IGZO is shifted to a higher energy side by at least 0.5 eV or more compared to the In3d5 peak position in the F-free IGZO.
  • the inclusion of fluorine shifts the peak position of the XPS spectrum of Zn2p3 to 0.4 eV or higher binding energy side. That is, the Zn2p3 peak position measured by XPS in the F-containing IGZO is shifted to a higher energy side by at least 0.4 eV or more compared to the peak position of Zn2p3 in the F-free IGZO.
  • the peak position of the XPS spectrum of Ga2p3 is shifted to the high binding energy side by 0.5 eV or more by containing fluorine. That is, the Ga2p3 peak position measured by XPS in the F-containing IGZO is shifted to a higher energy side by at least 0.5 eV or more compared to the Ga2p3 peak position in the F-free IGZO.
  • the fluorine is not simply mixed into the oxide semiconductor layer 50, but constitutes the oxide semiconductor layer. It can be seen that they are mixed in a state of being chemically bonded to the elements to be treated. As a result, the metal element constituting the oxide semiconductor layer 50 is difficult to escape.
  • the oxide semiconductor layer 50 contains fluorine
  • the metal element included in the oxide semiconductor layer 50 is chemically bonded to fluorine, so that the structure of the oxide semiconductor layer 50 is changed in a stable direction. Can do. Thereby, a highly reliable thin film transistor can be obtained.
  • FIG. 8 shows Zn by TDS (Thermal Desorption Spectrometry) method in the case where fluorine is contained in the oxide semiconductor layer 50 (IGZO) (F-containing IGZO) and in the case where fluorine is not contained (F-containing IGZO). Shows the temperature-programmed desorption spectrum.
  • the fluorine-containing concentration of the oxide semiconductor layer 50 when fluorine was contained was 1 ⁇ 10 22 atm / cm 3 or more.
  • the horizontal axis indicates the temperature (° C.) at which Zn is temperature-desorbed and the vertical axis indicates the amount of Zn that is temperature-desorbed (arbitrary unit).
  • the temperature-programmed desorption of Zn in the oxide semiconductor layer 50 (F-containing IGZO) in the case of containing fluorine is the oxide semiconductor layer 50 (F-free IGZO) in the case of not containing fluorine. It can be seen that desorption from a high temperature of 50 ° C. or more is achieved as compared with the temperature-programmed desorption of Zn. That is, when the oxide semiconductor layer 50 contains fluorine so that the fluorine-containing concentration is at least 1 ⁇ 10 22 atm / cm 3 or more, the temperature at which Zn is desorbed by heating (temperature-desorbing desorption temperature) is 50. It can be seen that the temperature rises.
  • the temperature-programmed desorption temperature can be used as a physical property index of the oxide semiconductor layer, and an increase in the temperature-programmed desorption temperature indicates that the structure is stabilized.
  • the oxide semiconductor layer 50 contains fluorine
  • the metal element constituting the oxide semiconductor layer 50 is chemically bonded to fluorine, so that the oxide semiconductor The structure of the layer 50 can be stabilized.
  • the oxide semiconductor layer 50 contains fluorine.
  • fluorine is contained in an inner region of the oxide semiconductor layer 50 and in a region adjacent to the gate insulating layer 40.
  • oxygen vacancies in the oxide semiconductor layer 50 can be complemented, the hydrogen resistance of the oxide semiconductor layer 50 can be improved, and the structure of the oxide semiconductor layer 50 can be improved. Can be stabilized. Therefore, the thin film transistor 1 having high reliability and high robustness can be realized.
  • FIG. 9 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • FIG. 10 is an electric circuit diagram of a pixel circuit in the organic EL display device shown in FIG. Note that the pixel circuit is not limited to the configuration shown in FIG.
  • the above-described thin film transistor 1 can be used as a switching transistor SwTr and a drive transistor DrTr of an active matrix substrate in an organic EL display device.
  • the organic EL display device 100 includes a TFT substrate (TFT array substrate) 110 on which a plurality of thin film transistors are arranged, an anode 131 as a lower electrode (reflection electrode), and an EL layer (light emitting layer) 132. And a laminated structure with an organic EL element (light emitting part) 130 composed of a cathode 133 which is an upper electrode (transparent electrode).
  • the thin film transistor 1 described above is used for the TFT substrate 110 in the present embodiment.
  • a plurality of pixels 120 are arranged in a matrix on the TFT substrate 110, and each pixel 120 is provided with a pixel circuit.
  • the organic EL element 130 is formed corresponding to each of the plurality of pixels 120, and the light emission of each organic EL element 130 is controlled by a pixel circuit provided in each pixel 120.
  • the organic EL element 130 is formed on an interlayer insulating layer (planarization film) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 130 has a configuration in which an EL layer 132 is disposed between the anode 131 and the cathode 133.
  • a hole transport layer is further laminated between the anode 131 and the EL layer 132, and an electron transport layer is further laminated between the EL layer 132 and the cathode 133.
  • another functional layer may be provided between the anode 131 and the cathode 133.
  • the functional layer formed between the anode 131 and the cathode 133 including the EL layer 132 is an organic layer made of an organic material.
  • Each pixel 120 is driven and controlled by each pixel circuit.
  • the TFT substrate 110 includes a plurality of gate wirings (scanning lines) 140 arranged along the row direction of the pixels 120 and a plurality of gate wirings 140 arranged along the column direction of the pixels 120 so as to intersect the gate wiring 140.
  • Source wiring (signal wiring) 150 and a plurality of power supply wirings (not shown in FIG. 9) arranged in parallel with the source wiring 150 are formed.
  • Each pixel 120 is partitioned by, for example, an orthogonal gate wiring 140 and a source wiring 150.
  • the gate wiring 140 is connected to the gate electrode of the switching transistor included in each pixel circuit for each row.
  • the source wiring 150 is connected to the source electrode of the switching transistor for each column.
  • the power supply wiring is connected to the drain electrode of the drive transistor included in each pixel circuit for each column.
  • the pixel circuit includes a switching transistor SwTr, a drive transistor DrTr, and a capacitor C that stores data to be displayed on the corresponding pixel 120.
  • the switching transistor SwTr is a TFT for selecting the pixel 120
  • the drive transistor DrTr is a TFT for driving the organic EL element 130.
  • the switching transistor SwTr includes a gate electrode G1 connected to the gate wiring 140, a source electrode S1 connected to the source wiring 150, a drain electrode D1 connected to the capacitor C and the gate electrode G2 of the second thin film transistor DrTr, and an oxidation A physical semiconductor layer (not shown).
  • the switching transistor SwTr when a predetermined voltage is applied to the connected gate wiring 140 and source wiring 150, the voltage applied to the source wiring 150 is stored in the capacitor C as a data voltage.
  • the drive transistor DrTr is connected to the drain electrode D1 of the switching transistor SwTr and the gate electrode G2 connected to the capacitor C, the drain electrode D2 connected to the power supply wiring 160 and the capacitor C, and the anode 131 of the organic EL element 130.
  • a source electrode S2 and an oxide semiconductor layer are provided.
  • the drive transistor DrTr supplies a current corresponding to the data voltage held by the capacitor C from the power supply wiring 160 to the anode 131 of the organic EL element 130 through the source electrode S2. Thereby, in the organic EL element 130, a drive current flows from the anode 131 to the cathode 133, and the EL layer 132 emits light.
  • the organic EL display device 100 having the above configuration employs an active matrix system in which display control is performed for each pixel 120 located at the intersection of the gate wiring 140 and the source wiring 150. Thereby, the corresponding organic EL element 130 selectively emits light by the switching transistor SwTr and the drive transistor DrTr in each pixel 120, and a desired image is displayed.
  • the thin film transistor 1 having high reliability and high robustness is used as the switching transistor SwTr and the drive transistor DrTr, an organic EL display device excellent in reliability is realized. it can.
  • the thin film transistor 1 is used as the drive transistor DrTr for driving the organic EL element 130, an organic EL display device having excellent display performance can be realized.
  • an amorphous oxide semiconductor such as InGaZnO x (IGZO) is used as an oxide semiconductor used for the oxide semiconductor layer.
  • IGZO amorphous oxide semiconductor
  • the present invention is not limited to this, and In oxide such as a polycrystalline oxide semiconductor such as InGaO is used.
  • An oxide semiconductor containing can be used.
  • a top-gate thin film transistor in which the oxide semiconductor layer 50, the gate insulating layer 40, and the gate electrode 30 are stacked on the substrate 10 in this order from the bottom may be used.
  • the source electrode 70S is connected to the source region (low-resistance region) 50S of the oxide semiconductor layer 50 through a contact hole formed in the gate insulating layer 40.
  • the drain electrode 70 ⁇ / b> D is connected to the drain region (low resistance region) 50 ⁇ / b> D of the oxide semiconductor layer 50 through a contact hole formed in the gate insulating layer 40.
  • the parasitic capacitance can be reduced.
  • an organic EL display device has been described as a display device using a thin film transistor, but the present invention is not limited to this.
  • the thin film transistor in the above embodiment can also be applied to other display devices such as a liquid crystal display device.
  • the organic EL display device (organic EL panel) can be used as a flat panel display.
  • the organic EL display device can be used as a display panel of any electronic device such as a television set, a personal computer, or a mobile phone.
  • the thin film transistor according to the present invention can be widely used in various electric devices having a thin film transistor such as a display device (display panel) such as an organic EL display device, a television set, a personal computer, and a mobile phone using the display device. it can.
  • a display device display panel
  • organic EL display device such as an organic EL display device
  • a television set such as a television set, a personal computer, and a mobile phone using the display device. it can.

Landscapes

  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

　薄膜トランジスタ（１）は、ゲート電極（３０）と、ソース電極（７０Ｓ）及びドレイン電極（７０Ｄ）と、チャネル層として用いられる酸化物半導体層（５０）と、ゲート電極（３０）と酸化物半導体層（５０）との間に配置されたゲート絶縁層（４０）とを備え、酸化物半導体層（５０）を構成する金属元素には少なくともインジウム（Ｉｎ）が含まれており、酸化物半導体層（５０）の内部領域であってゲート絶縁層（４０）と近接する領域にはフッ素（Ｆ）が含有されている。

Description

薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ＥＬ表示装置
　本発明は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）、薄膜トランジスタの製造方法及び有機ＥＬ表示装置に関し、より詳しくは、酸化物半導体層を活性層に有する酸化物半導体薄膜トランジスタ及びその製造方法、並びに、酸化物半導体薄膜トランジスタを備える有機ＥＬ表示装置に関する。
　ＴＦＴは、液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置等のアクティブマトリクス方式の表示装置において、スイッチング素子又は駆動素子として用いられている。
　近年、次世代のＴＦＴとして、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた酸化物半導体ＴＦＴの開発が盛んに行われている。例えば、特許文献１には、チャネル層が酸化物半導体層である酸化物半導体ＴＦＴが開示されている。
特開２０１０－１６１２２７号公報 特開２０１０－８０９４７号公報
Hideyuki Omura, Hideya Kumomi, Kenji Nomura, Toshio Kamiya, Masahiro Hirano and Hideo Hosono,「First-principles study of native point defects in crystalline indium gallium zinc oxide」, J. Appl. Phys. 105, pp.093712-093719, 2009 Haruka Yamazaki, Mami Fujii, Yoshihiro Ueoka, Yasuaki Ishikawa, Masaki Fujiwara, Eiji Takahashi, and Yukiharu Uraoka, 「High Realiable a-IGZO TFTs with SiNx Gate Insulator deposited bu SiF4/N2」, AM-FPD P-22(2012)
　酸化物半導体ＴＦＴの電気特性は、酸素や水素の影響を受けやすい（例えば非特許文献１参照）。このため、信頼性の高い酸化物半導体ＴＦＴを得ることが難しいという課題がある。
　本発明は、このような課題を解決するためになされたものであり、信頼性の高い薄膜トランジスタ及びその製造方法、並びに、有機ＥＬ表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る薄膜トランジスタは、ゲート電極と、ソース電極及びドレイン電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層とを備え、前記酸化物半導体層を構成する金属元素には少なくともインジウムが含まれており、前記酸化物半導体層の内部領域であって前記ゲート絶縁層と近接する領域にはフッ素が含有されていることを特徴とする。
　酸素や水素の影響を受けにくくすることができるので、高信頼性及び高ロバスト性を有する薄膜トランジスタを実現できる。
図１は、実施の形態に係る薄膜トランジスタの構成を示す断面図である。 図２Ａは、実施の形態に係る薄膜トランジスタの製造方法における基板準備工程の断面図である。 図２Ｂは、実施の形態に係る薄膜トランジスタの製造方法におけるアンダーコート形成工程の断面図である。 図２Ｃは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程の断面図である。 図２Ｄは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程の断面図である。 図２Ｅは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層形成工程の断面図である。 図２Ｆは、実施の形態に係る薄膜トランジスタの製造方法における保護層形成工程の断面図である。 図２Ｇは、実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。 図３は、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させなかった場合とにおけるシート抵抗値の測定結果を示す図である。 図４は、耐水素性に関する実験で用いた試料のデバイス構造の断面図である。 図５は、図４に示す構造の試料について、シリコン酸化層の膜厚を変化させたときのμ－ＰＣＤのピーク強度及び酸化物半導体層の抵抗値を示す図である。 図６は、μ－ＰＣＤのピーク強度と酸化物半導体層中へのフッ素導入の有無を比較した結果を示す図である。 図７Ａは、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＩｎ３ｄ５のＸＰＳスペクトルを示す図である。 図７Ｂは、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＺｎ２ｐ３のＸＰＳスペクトルを示す図である。 図７Ｃは、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＧａ２ｐ３のＸＰＳスペクトルを示す図である。 図８は、酸化物半導体にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＴＤＳ法によるＺｎの昇温脱離スペクトルを示す図である。 図９は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１０は、図９に示す有機ＥＬ表示装置における画素回路の電気回路図である。 図１１は、変形例に係る薄膜トランジスタの構成を示す断面図である。
　本発明の一態様に係る薄膜トランジスタは、ゲート電極と、ソース電極及びドレイン電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層とを備え、前記酸化物半導体層を構成する金属元素には少なくともインジウムが含まれており、前記酸化物半導体層の内部領域であって前記ゲート絶縁層と近接する領域にはフッ素が含有されたものである。
　本態様によれば、酸化物半導体層の内部領域であってゲート絶縁層と近接する領域にはフッ素が含有されている。
　フッ素は、酸素よりも金属との結合エネルギーが高い。したがって、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の酸素欠損によるダングリングボンドや不安定なサイトをフッ素で容易に終端させることができる。つまり、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の酸素欠損を補完することができる。
　また、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層に混入する水素が酸化物半導体層に結合できなくなる。これにより、酸化物半導体層に水素が混入することをブロックできるので、酸化物半導体層において酸素と水素が結合してキャリアが放出することを抑制できる。つまり、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の耐水素性を向上させることができる。
　また、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層を構成する金属元素がフッ素と化学結合するので、酸化物半導体層の構造を安定化させることができる。
　このように、本態様によれば、水素や酸素に起因するダメージを受けにくくすることができるとともに、酸化物半導体層の構造を安定化させることができる。これにより、高信頼性及び高ロバスト性を有する薄膜トランジスタを実現することができる。
　また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも５ｎｍ以上であるとよい。
　本態様によれば、上記のフッ素含有効果を十分に発揮させることができる。
　さらに、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも２０ｎｍ以上であるとよい。
　酸化物半導体層の特性を安定化させる等を目的としてアニール処理を施す場合があるが、このアニール処理によって水素が拡散して、酸化物半導体層に水素が混入してくる場合がある。そこで、酸化物半導体層におけるフッ素含有領域の膜厚を２０ｎｍ以上とすることによって、アニール処理等によって水素が拡散する場合であっても、酸化物半導体層のフッ素含有領域によって、酸化物半導体層に水素が混入することをブロックできる。
　また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層のフッ素含有濃度は、少なくとも前記酸化物半導体層の水素含有濃度よりも高くするとよい。
　本態様によれば、上記のフッ素含有効果を効果的に発揮させることができる。
　また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層を構成する金属元素には、さらに、ガリウム及び亜鉛の少なくとも一方又は両方が含まれているとよい。
　本態様によれば、大型量産設備とのターゲット整合性が高くなるので、製造コストを抑えることができる。
　また、本発明の一態様に係る薄膜トランジスタにおいて、前記ゲート電極、前記ゲート絶縁層及び前記酸化物半導体層は、この順で基板上に積層されており、前記ソース電極及び前記ドレイン電極は、前記酸化物半導体層の上方に形成されているとよい。
　本態様によれば、液晶ディスプレイ用途等の非晶質アモルファスシリコンＴＦＴライン設備（既存設備）との整合性が高くなるので、製造コストを抑えることができる。
　また、本発明の一態様に係る薄膜トランジスタにおいて、さらに、前記酸化物半導体層上に形成されたチャネル保護層を備えるとよい。
　本態様によれば、酸化物半導体層（チャネル層）のバックチャネル側のプロセスダメージを低減することができる。
　また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層、前記ゲート絶縁層及び前記ゲート電極は、この順で基板上に積層されており、前記ソース電極は、前記ゲート絶縁層に形成されたコンタクトホールを介して前記酸化物半導体層のソース領域に接続されており、前記ドレイン電極は、前記ゲート絶縁層に形成されたコンタクトホールを介して前記酸化物半導体層のドレイン領域に接続されているとよい。
　本態様によれば、寄生容量の低減を図ることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法は、ゲート電極を形成する工程と、ソース電極及びドレイン電極を形成する工程と、チャネル層として用いられる酸化物半導体層を形成する工程と、前記ゲート電極と前記酸化物半導体層との間に位置するようにゲート絶縁層を形成する工程とを含み、前記酸化物半導体層を構成する金属元素には少なくともインジウムが含まれており、前記酸化物半導体層を形成する工程では、フッ素を導入しながら前記酸化物半導体層を形成する。
　本態様によれば、水素や酸素に起因するダメージを受けにくく、かつ、構造が安定した酸化物半導体層を有する薄膜トランジスタを得ることができる。したがって、高信頼性及び高ロバスト性を有する薄膜トランジスタを得ることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層を形成する工程では、前記フッ素が前記酸化物半導体層の内部領域であって前記ゲート絶縁層と近接する領域に含有するように、前記酸化物半導体層を形成するとよい。
　これにより、ゲート絶縁層側から酸化物半導体層に混入する水素を、酸化物半導体層におけるゲート絶縁層と近接する領域でブロックすることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層を形成する工程では、フッ素を含むターゲット材を用いたスパッタによって前記酸化物半導体層を形成するとよい。
　本態様によれば、スパッタリングによってフッ素が含有された酸化物半導体層を成膜することができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層を形成する工程では、フッ素を含むガスを用いて前記酸化物半導体層を形成するとよい。
　本態様によれば、フッ素を含むガスを供給することによって、フッ素が含有された酸化物半導体層を成膜することができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも５ｎｍ以上であるとよい。
　本態様によれば、上記のフッ素含有効果を十分に発揮できる薄膜トランジスタを得ることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも２０ｎｍ以上であるとよい。
　本態様によれば、アニール処理等によって水素が拡散する場合であっても、酸化物半導体層のフッ素含有領域によって、酸化物半導体層に水素が混入することをブロックできる。また、フッ素含有領域を２０ｎｍ以上にすることによって、酸化物半導体層のプロセス制御が十分可能となる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層のフッ素含有濃度は、少なくとも前記酸化物半導体層の水素含有濃度よりも高くするとよい。
　本態様によれば、上記のフッ素含有効果を効果的に発揮させることができる薄膜トランジスタを得ることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層を構成する金属元素には、さらに、ガリウム及び亜鉛の少なくとも一方又は両方が含まれているとよい。
　本態様によれば、大型量産設備とのターゲット整合性が高くなるので、製造コストを抑えることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記ゲート電極を形成する工程と、前記ゲート絶縁層を形成する工程と、前記酸化物半導体層を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程とは、この順で行われるとよい。
　本態様によれば、液晶ディスプレイ用途等の非晶質アモルファスシリコンＴＦＴライン設備（既存設備）との整合性が高くなるので、製造コストを抑えることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、さらに、前記酸化物半導体層上にチャネル保護層を形成する工程を含むとよい。
　本態様によれば、酸化物半導体層のバックチャネル側のプロセスダメージを低減することができるボトムゲート型の薄膜トランジスタを得ることができる。
　また、本発明の一態様に係る薄膜トランジスタの製造方法において、前記酸化物半導体層を形成する工程と、前記ゲート絶縁層を形成する工程と、前記ゲート電極を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程とは、この順で行われるとよい。
　本態様によれば、寄生容量の低減を図ることができる薄膜トランジスタを得ることができる。
　また、本発明の一態様に係る有機ＥＬ表示装置は、上記いずれかに記載の薄膜トランジスタを備える有機ＥＬ表示装置であって、マトリクス状に配置された複数の画素と、前記複数の画素の各々に対応して形成された有機ＥＬ素子とを備え、前記薄膜トランジスタは、前記有機ＥＬ素子を駆動する駆動トランジスタである。
　本態様によれば、有機ＥＬ素子を駆動する駆動トランジスタとして高信頼性及び高ロバスト性を有する薄膜トランジスタを用いているので、表示性能に優れた有機ＥＬ表示装置を実現できる。
　（実施の形態）
　以下、本発明の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　［薄膜トランジスタの構成］
　まず、本発明の実施の形態に係る薄膜トランジスタ１について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタの構成を示す断面図である。なお、図１には２つの薄膜トランジスタ１が図示されており、２つの薄膜トランジスタ１は同じ構造である。
　図１に示すように、本実施の形態に係る薄膜トランジスタ１は、酸化物半導体層をチャネル層とするボトムゲート型の酸化物半導体ＴＦＴである。
　薄膜トランジスタ１は、基板１０と、アンダーコート層２０と、ゲート電極３０と、ゲート絶縁層４０と、酸化物半導体層５０と、保護層６０と、ソース電極７０Ｓ及びドレイン電極７０Ｄとを備える。
　以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。
　基板１０は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。なお、基板１０は、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、ポリミイドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成されるフレキシブル基板であってもよい。
　アンダーコート層２０は、基板１０上に形成されている。アンダーコート層２０を形成することによって、基板１０（ガラス基板）中に含まれるナトリウム及びリン等の不純物又は大気中から透過される水分等が、ゲート電極３０、ゲート絶縁層４０及び酸化物半導体層５０に進入することを抑制できる。
　アンダーコート層２０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。一例として、アンダーコート層２０としては、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）、酸窒化シリコン（ＳｉＯｙＮｘ）又は酸化アルミニウム（ＡｌＯｘ）等の単層膜、あるいは、これらの積層膜を用いることができる。アンダーコート層２０の膜厚は、１００ｎｍ～５００ｎｍに設定することが好ましい。なお、アンダーコート層２０は、必ずしも形成する必要はない。
　ゲート電極３０は、基板１０の上方に位置し、アンダーコート層２０上に所定形状でパターン形成される。ゲート電極３０は、金属等の導電性材料又はその合金等の単層構造又は多層構造の電極であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）又はモリブデンタングステン（ＭｏＷ）等で構成することができる。ゲート電極３０の膜厚は、５０ｎｍ～３００ｎｍに設定することが好ましい。
　ゲート絶縁層４０は、ゲート電極３０の上方に位置するように形成される。本実施の形態において、ゲート絶縁層４０は、ゲート電極３０を覆うようにアンダーコート層２０上に形成される。ゲート絶縁層４０は、ゲート電極３０と酸化物半導体層５０との間に配置される。
　ゲート絶縁層４０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。ゲート絶縁層４０としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル又は酸化アルミニウム等の単層膜、あるいは、これらの積層膜等を用いることができる。本実施の形態において、ゲート絶縁層４０は、例えば、シリコン酸化膜とシリコン窒化膜との積層膜である。ゲート絶縁層４０の膜厚は、ＴＦＴの耐圧等を考慮して設計することができ、例えば、５０ｎｍ～５００ｎｍとすることが望ましい。
　酸化物半導体層５０は、チャネル層として用いられる。つまり、酸化物半導体層５０は、ゲート絶縁層４０を挟んでゲート電極３０と対向するチャネル領域を含む半導体層である。酸化物半導体層５０は、ゲート絶縁層４０上に所定形状で形成されている。
　酸化物半導体層５０の材料には、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。酸化物半導体層５０を構成する金属元素には、少なくともインジウム（Ｉｎ）が含まれており、さらに、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の少なくとも一方又は両方が含まれているとよい。
　本実施の形態における酸化物半導体層５０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯｘ（ＩＧＺＯ）によって構成されている。
　また、酸化物半導体層５０はフッ素（Ｆ）を含有している。具体的には、酸化物半導体層５０の内部領域であってゲート絶縁層４０と近接する領域にフッ素が含有されている。つまり、酸化物半導体層５０のフロントチャネル側にはフッ素が含有されている。また、酸化物半導体層５０において、フッ素は化学的に結合した状態で混入されている。なお、酸化物半導体層５０の内部領域であってゲート絶縁層４０と近接する領域とは、少なくとも酸化物半導体層５０の厚みの半分よりもゲート絶縁層４０側の領域のことである。
　本実施の形態における酸化物半導体層５０は、フッ素が含有されている領域である第１領域（フッ素含有領域）５１と、フッ素が含有されていない領域である第２領域（フッ素含無領域）５２とからなる。第１領域５１は、酸化物半導体層５０におけるゲート絶縁層４０側の領域である。つまり、本実施の形態では、酸化物半導体層５０におけるゲート絶縁層４０側の領域のみにフッ素が含有されている。例えば、第１領域５１は、酸化物半導体層５０の膜厚中心を基準にしたときに酸化物半導体層５０の膜厚中心から下側の領域（下層）であり、第２領域５２は、酸化物半導体層５０の膜厚中心から上側の領域（上層）である。
　なお、本実施の形態では、酸化物半導体層５０の一部の領域にフッ素を含有させているが、酸化物半導体層５０の全領域にフッ素を含有させてもよい。つまり、第２領域５２はなくても構わない。
　第１領域５１の膜厚は、少なくとも５ｎｍ以上であり、本実施の形態では、２０ｎｍ以上としている。また、酸化物半導体層５０の膜厚は２０ｎｍ以上であるとよい。
　第１領域５１の膜厚を５ｎｍ以上とすることによって、上記のフッ素含有効果を十分に発揮させることができる。
　また、第１領域５１の膜厚を２０ｎｍ以上にすることによって、アニール処理等によって酸化物半導体層５０に水素が拡散する場合であっても、フッ素を含有する第１領域５１によって、拡散する水素をブロックすることができる。本実施の形態では、第１領域５１がゲート絶縁層４０と近接しているので、ゲート絶縁層４０側から酸化物半導体層５０に進入する水素を、酸化物半導体層５０におけるゲート絶縁層４０と近接する領域（第１領域５１）でブロックすることができる。
　また、第１領域５１の膜厚を少なくとも２０ｎｍ以上にすることによって、酸化物半導体層５０のプロセス制御が十分可能となる。すなわち、第１領域５１の膜厚を少なくとも２０ｎｍ以上にすることによって、酸化物半導体層５０の膜厚を少なくとも２０ｎｍ以上にすることができる。これにより、酸化物半導体層５０のスパッタ等による成膜とフォトリソグラフィ法及びエッチング法等によるパターニングとを容易に行うことができる。
　また、酸化物半導体層５０のフッ素含有濃度は、少なくとも酸化物半導体層５０の水素含有濃度よりも高い。本実施の形態において、酸化物半導体層５０のフッ素含有濃度は、１×１０２２ａｔｍ／ｃｍ３以上としている。
　保護層６０は、酸化物半導体層５０上に形成されている。保護層６０は、酸化物半導体層５０のチャネル領域を保護するチャネル領域保護層であり、エッチングストッパー層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層５０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、保護層６０は、基板１０上の全面に形成された層間絶縁層である。
　保護層６０は、有機物を主成分とする材料によって形成されていてもよいし、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウム等のような無機物によって形成されていてもよい。本実施の形態において、保護層６０は、有機物を主成分とする材料によって構成されている。なお、保護層６０は、単層膜であってもよいし、積層膜であってもよい。
　なお、シリコン酸化膜は、シリコン窒化膜と比べて水素含有量が少ない。したがって、保護層６０としてシリコン酸化膜を用いることによって、水素による酸化物半導体層５０の性能劣化を抑制できる。さらに、保護層６０として酸化アルミニウム膜を用いることによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、保護層６０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
　また、保護層６０には、当該保護層６０の一部を貫通するように開口部（コンタクトホール）が形成されている。この保護層６０の開口部を介して、酸化物半導体層５０とソース電極７０Ｓ及びドレイン電極７０Ｄとが接続されている。
　ソース電極７０Ｓ及びドレイン電極７０Ｄは、保護層６０上に所定形状で形成されている。ソース電極７０Ｓは、保護層６０に形成された開口部を介して酸化物半導体層５０に接続されており、ドレイン電極７０Ｄは、保護層６０に形成された開口部を介して酸化物半導体層５０に接続されている。
　ソース電極７０Ｓ及びドレイン電極７０Ｄは、導電性材料又はその合金等の単層構造又は多層構造の電極である。ソース電極７０Ｓ及びドレイン電極７０Ｄの材料としては、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデンタングステン合金（ＭｏＷ）又は銅マンガン合金（ＣｕＭｎ）等を用いることができる。ソース電極７０Ｓ及びドレイン電極７０Ｄの膜厚は、例えば５０ｎｍ～３００ｎｍに設定することが好ましい。
　［薄膜トランジスタの製造方法］
　次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図２Ａ～図２Ｇを用いて説明する。図２Ａ～図２Ｇは、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程の断面図である。
　まず、図２Ａに示すように、基板１０を準備する。基板１０として、例えばガラス基板を準備する。
　次に、図２Ｂに示すように、基板１０上にアンダーコート層２０を形成する。プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等によって、基板１０上に、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜又は酸化アルミニウム膜等で構成されるアンダーコート層２０を形成する。
　次に、図２Ｃに示すように、基板１０の上方にゲート電極３０を形成する。本実施の形態では、アンダーコート層２０上にモリブデンタングステン（ＭｏＷ）で構成される金属膜（ゲート金属膜）をスパッタによって成膜した後、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のゲート電極３０を形成した。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
　次に、図２Ｄに示すように、ゲート電極３０の上方にゲート絶縁層４０を形成する。例えば、ゲート電極３０と酸化物半導体層５０との間に位置するようにゲート絶縁層４０を形成する。本実施の形態では、ゲート電極３０を被覆するようにプラズマＣＶＤ等によって、基板１０の上方全面にゲート絶縁層４０を形成する。ゲート絶縁層４０は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜、酸化アルミニウム膜又はそれらの積層膜等である。一例として、プラズマＣＶＤ法によってシリコン窒化膜を成膜する場合、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて成膜する。
　次に、図２Ｅに示すように、少なくともゲート電極３０と対向するように、ゲート絶縁層４０の上方に所定形状の酸化物半導体層５０を形成する。本実施の形態では、フッ素を導入しながら酸化物半導体層５０を成膜することによって、第１領域（フッ素含有領域）５１と第２領域（フッ素含無領域）５２とからなる島状の酸化物半導体層５０をゲート絶縁層４０上に成膜している。
　酸化物半導体層５０の材料としては、ＩｎＧａＺｎＯｘの透明アモルファス酸化物半導体を用いている。この場合、スパッタ法やレーザー蒸着法等の気相成膜法によってＩｎＧａＺｎＯｘからなる酸化物半導体層５０を成膜することができる。
　具体的には、Ｉｎ、Ｇａ及びＺｎを含むターゲット材（例えばＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、ＩｎＧａＺｎＯｘ膜を成膜することができる。
　このとき、フッ素を導入しながらスパッタを行うことによってフッ素が含有された第１酸化物半導体層（Ｉｎ－Ｇａ－Ｚｎ－Ｏ：Ｆ）を成膜することができる。酸化物半導体層へのフッ素の導入（供給）は、ターゲット中にフッ素を含ませたり、フッ素を含ませたプロセスガス（ＮＦ３ガス等）を導入したりすることで行うことができる。具体的には、フッ素を含むターゲット材を用いたスパッタによってＩｎＧａＺｎＯｘ膜を成膜することによって、フッ素を含む第１酸化物半導体層を成膜することができる。あるいは、フッ素を含むガス（ＮＦ３ガス等）を用いてＩｎＧａＺｎＯｘ膜を成膜することによって、フッ素を含む第１酸化物半導体層を成膜することができる。
　その後、フッ素の導入（供給）をしないでスパッタ等を行うことによって、フッ素を含まない第２酸化物半導体層（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を成膜する。なお、本実施の形態において、第１酸化物半導体層と第２の酸化物半導体層とは、同一チャンバー内で連続成膜している。
　その後、第１酸化物半導体層と第２酸化物半導体層との積層構造からなる酸化物半導体膜を、フォトリソグラフィ法及びウェットエッチング法を用いてパターニングすることにより、所定形状の酸化物半導体層５０を形成することができる。
　具体的には、まず、酸化物半導体膜上に所定形状のレジストを形成し、レジストが形成されていない領域の酸化物半導体膜をウェットエッチングによって除去することで、島状の酸化物半導体層５０を形成することができる。なお、酸化物半導体膜がＩｎＧａＺｎＯｘである場合、エッチング液としては、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いればよい。
　次に、図２Ｆに示すように、酸化物半導体層５０を覆うようゲート絶縁層４０上に保護層６０を形成する。保護層６０としては、有機物を主成分したものでもシリコン酸化膜のような無機物でも構わない。
　その後、酸化物半導体層５０の一部を露出させるように、保護層６０に開口部（コンタクトホール）を形成する。具体的には、フォトリソグラフィ法及びエッチング法によって保護層６０の一部をエッチング除去することによって、酸化物半導体層５０におけるソース電極７０Ｓ及びドレイン電極７０Ｄとの接続部分上に開口部を形成する。例えば、保護層６０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜に開口部を形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
　次に、図２Ｇに示すように、保護層６０に形成した開口部を介して酸化物半導体層５０に接続するソース電極７０Ｓ及びドレイン電極７０Ｄを形成する。本実施の形態では、保護層６０に形成した開口部を埋めるようにして保護層６０上に金属膜（ソースドレイン金属膜）をスパッタによって成膜した後に、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のソース電極７０Ｓ及びドレイン電極７０Ｄを形成している。
　なお、その後、図示しないが、例えば３００℃の熱処理（アニール処理）を行う。この熱処理によって、酸化物半導体層５０の酸素欠損を修復することができ、酸化物半導体層５０の特性を安定化させることができる。
　［薄膜トランジスタの作用効果］
　次に、本実施の形態に係る薄膜トランジスタ１の作用効果について、本発明に至った経緯も含めて説明する。
　酸化物半導体層を有する酸化物半導体ＴＦＴの電気特性は、酸素や水素に対して影響を受けやすい。このため、酸化物半導体ＴＦＴは、安定性及び信頼性において課題を有している。
　特許文献２や非特許文献２に開示されるように、これまでは、絶縁層と酸化物半導体層との界面を改善することによって安定性及び信頼性を向上できるといった報告がなされている。
　例えば、非特許文献２には、フッ素を混入させたゲート絶縁層を用いて酸化物半導体層（ＩＧＺＯ）との界面を改善することによって酸化物半導体層を構成するＩｎのダングリングボンドサイトにフッ素補完を生じさせ、これにより信頼性の向上に繋がることが報告されている。
　さらに、非特許文献２によれば、その酸化物半導体層（ＩＧＺＯ）を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定した結果、ＩＧＺＯのバルク中にフッ素の混入が観測できなかったことも報告されている。
　本願発明者も実際にフッ素を混入させた絶縁層を用いて熱等によって酸化物半導体層（ＩＧＺＯ）中にフッ素が拡散するか否かについての検証を行ったところ、昇温脱離法でのフッ素の脱離は５００℃以上にならないと確認できなかった。このことは、フッ素が酸化物半導体層の膜中で安定な構造を示しており、非特許文献２で示されるように、フッ素を混入させたゲート絶縁層は、絶縁層と酸化物半導体層との界面での改善効果に終始するものと考えられる。
　しかしながら、酸化物半導体ＴＦＴは、絶縁層と酸化物半導体層との界面だけではなく、製造プロセス中での水素等に起因するプロセスダメージによっても特性のばらつきや信頼性の低下が生じる。したがって、絶縁層と酸化物半導体層との界面を改善させるだけでは十分でない。
　本発明は、このような知見に基づいてなされたものであり、本願発明者は、上述のように酸化物半導体層５０の内部にフッ素を含有させることによって信頼性の高い薄膜トランジスタが得られるという着想を得た。
　そして、本願発明者は、酸化物半導体層にフッ素を含有させることによって信頼性の高い薄膜トランジスタが得られることを検証するために、種々の実験を行った。以下、その実験とその分析について説明する。なお、以下の実験では、酸化物半導体層５０として、金属元素の主成分が、Ｉｎ、Ｇａ、ＺｎであるＩｎＧａＺｎＯｘ膜を用いた。
　まず、酸化物半導体層５０にフッ素を含有させることで酸素欠損を補完できる点について、図３を用いて説明する。図３は、４端子測定法を利用して、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させなかった場合とについて、真空加熱（３００℃）でのシート抵抗値を測定した結果を示している。
　酸化物半導体層５０は、酸素欠損（酸素の離脱）によってキャリアが発生し、抵抗値が低下する。図３に示すように、酸化物半導体層５０にフッ素を含有させなかった場合（Ｆ含無ＩＧＺＯ）のシート抵抗値は、１×１０５Ω／□程度と低い。
　一方、酸化物半導体層５０にフッ素を含有させた場合（Ｆ含有ＩＧＺＯ）のシート抵抗値は、測定限界（＞１×１０１０Ω／□）であり、フッ素を含有させない場合と比べて抵抗値が上昇している。
　これは、フッ素は酸素よりも金属との結合エネルギーが高いことから、酸化物半導体層５０にフッ素を含有させることによって、酸化物半導体層５０の酸素欠損によるダングリングボンドや不安定なサイトをフッ素で終端させることができるからである。
　この結果から、酸化物半導体層５０にフッ素を含有させることによって、キャリアが発生しにくい構造、つまり、酸素欠損を補完して酸素欠損に対して鈍感な構造が得られることが分かる。
　次に、酸化物半導体層５０にフッ素を含有させることによって耐水素性を向上できる点について、図４～図６を用いて説明する。
　図４は、この実験で用いた試料のデバイス構造を示す断面図である。図４に示すように、本実験では、ガラス基板上に、酸化物半導体層（ＩＧＺＯ）、シリコン酸化層（ＳｉＯ）及び水素を含むシリコン窒化層（ＳｉＮ：Ｈ）が積層された３層構造の試料を用いた。
　図５は、図４に示す構造の試料について、シリコン酸化層の膜厚を変化させたときのμ－ＰＣＤのピーク強度及び酸化物半導体層の抵抗値を示す図である。なお、シリコン酸化層の膜厚は、１０ｎｍ、１２０ｎｍ、２４０ｎｍに変化させている。また、酸化物半導体層の抵抗値は、非接触抵抗測定装置によって測定した。
　図５に示すように、酸化物半導体層（ＩＧＺＯ）の抵抗値とμ－ＰＣＤのピーク強度とは、正の相関を有していることが分かる。つまり、酸化物半導体層（ＩＧＺＯ）の抵抗値とμ－ＰＣＤのピーク強度とは、フッ素導入の有無による水素起因のダメージを判断する一つの目安になることが分かる。
　図６は、μ－ＰＣＤのピーク強度と酸化物半導体層中へのフッ素導入の有無を比較した結果を示している。
　図６に示すように、酸化物半導体層にフッ素を含有させないと、酸化物半導体層におけるμ－ＰＣＤの強度値（ＳｉＮ：Ｈ成膜前のピーク強度値とＳｉＮ：Ｈ成膜後のピーク強度値との比）が低下することが分かる。つまり、抵抗値が低い場合にフッ素を導入しても抵抗値がほとんど変化しない、つまり、抵抗値が下がらないことが分かる。
　一般的に、水素が酸化物半導体層中に混入すると、混入した水素が酸化物半導体層中の酸素と結合してキャリアが放出される。
　そこで、酸化物半導体層にフッ素を含有させてフッ素と酸化物半導体層とを結合させることによって、水素が酸化物半導体層中に混入したとしても、混入した水素が酸化物半導体層に結合しなくなる。これは、フッ素の結合手は一つであることから、水素が入り込んできても結合手が存在しておらず不活性な状態になっているからであると推測している。このように、酸化物半導体層にフッ素を含有させることによって酸化物半導体層におけるキャリアの放出を抑制できる。つまり、酸化物半導体層にフッ素を含有させることによって、耐水素性を向上させることができる。
　次に、酸化物半導体層５０にフッ素を含有させることによって構造が安定化する点について、図７Ａ～図７Ｃ及び図８を用いて説明する。
　図７Ａ～図７Ｃは、それぞれ、酸化物半導体層（ＩＧＺＯ）にフッ素を含有させた場合（Ｆ含有ＩＧＺＯ）とフッ素を含有させない場合（Ｆ含無ＩＧＺＯ）とにおける、Ｉｎ３ｄ５、Ｚｎ１ｐ３、Ｇａ２ｐ３のＸＰＳスペクトルを示している。
　図７Ａに示すように、フッ素を含有させることによって、Ｉｎ３ｄ５のＸＰＳスペクトルのピーク位置が０．５ｅＶ以上高バインディングエネルギー側にシフトしていることが分かる。つまり、Ｆ含有ＩＧＺＯにおけるＸＰＳで測定したＩｎ３ｄ５のピーク位置は、Ｆ含無ＩＧＺＯのＩｎ３ｄ５のピーク位置と比較して結合エネルギーが少なくとも０．５ｅＶ以上高エネルギー側にシフトしている。
　また、図７Ｂに示すように、フッ素を含有させることによって、Ｚｎ２ｐ３のＸＰＳスペクトルのピーク位置が０．４ｅＶ以上高バインディングエネルギー側にシフトしていることが分かる。つまり、Ｆ含有ＩＧＺＯにおけるＸＰＳで測定したＺｎ２ｐ３のピーク位置は、Ｆ含無ＩＧＺＯのＺｎ２ｐ３のピーク位置と比較して結合エネルギーが少なくとも０．４ｅＶ以上高エネルギー側にシフトしている。
　また、図７Ｃに示すように、フッ素を含有させることによって、Ｇａ２ｐ３のＸＰＳスペクトルのピーク位置が０．５ｅＶ以上高バインディングエネルギー側にシフトしていることが分かる。つまり、Ｆ含有ＩＧＺＯにおけるＸＰＳで測定したＧａ２ｐ３のピーク位置は、Ｆ含無ＩＧＺＯのＧａ２ｐ３のピーク位置と比較して結合エネルギーが少なくとも０．５ｅＶ以上高エネルギー側にシフトしている。
　図７Ａ～図７Ｃに示す結果から、酸化物半導体層５０にフッ素を含有させることによって、フッ素が単に酸化物半導体層５０内に物理的に混入しているのではなく、酸化物半導体層を構成する元素と化学的に結合した状態で混入していることが分かる。この結果、酸化物半導体層５０を構成する金属元素が抜け出しにくくなる。
　このように、酸化物半導体層５０にフッ素を含有させることによって、酸化物半導体層５０を構成する金属元素がフッ素と化学結合するので、酸化物半導体層５０の構造を安定な方向に変化させることができる。これにより、信頼性の高い薄膜トランジスタを得ることができる。
　また、図８は、酸化物半導体層５０（ＩＧＺＯ）にフッ素を含有させた場合（Ｆ含有ＩＧＺＯ）とフッ素を含有させない場合（Ｆ含無ＩＧＺＯ）とにおける、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）法によるＺｎの昇温脱離スペクトルを示している。なお、図８において、フッ素を含有させた場合の酸化物半導体層５０のフッ素含有濃度は、１×１０２２ａｔｍ／ｃｍ３以上であった。また、図８において、横軸は、Ｚｎが昇温脱離する温度（℃）を示しており、縦軸は、昇温脱離するＺｎの量（任意単位）を示している。
　図８に示すように、フッ素を含有させた場合の酸化物半導体層５０（Ｆ含有ＩＧＺＯ）のＺｎの昇温脱離は、フッ素を含有させない場合の酸化物半導体層５０（Ｆ含無ＩＧＺＯ）のＺｎの昇温脱離に比べて、５０℃以上高温から脱離することが分かる。つまり、フッ素含有濃度が少なくとも１×１０２２ａｔｍ／ｃｍ３以上となるように酸化物半導体層５０にフッ素を含有させることによって、Ｚｎが昇温脱離する温度（昇温脱離温度）が５０℃上昇することが分かる。
　これは、Ｚｎ－Ｏの結合から酸素が脱離し、Ｚｎが不安定となってＺｎの脱離が生じるからである。昇温脱離温度については、酸化物半導体層の物性指標として用いることができ、昇温脱離温度の上昇は、構造が安定化していることを示している。
　このように、Ｚｎの昇温脱離温度の観点からも、酸化物半導体層５０にフッ素を含有させることによって、酸化物半導体層５０を構成する金属元素がフッ素と化学結合するので、酸化物半導体層５０の構造を安定化させることができる。
　以上、本実施の形態に係る薄膜トランジスタ１によれば、酸化物半導体層５０にはフッ素が含有されている。本実施の形態では、特に、酸化物半導体層５０の内部領域であってゲート絶縁層４０と近接する領域にフッ素が含有されている。
　これにより、上述のように、酸化物半導体層５０の酸素欠損を補完することができるとともに、酸化物半導体層５０の耐水素性を向上させることができ、さらには、酸化物半導体層５０の構造を安定化させることができる。したがって、高信頼性及び高ロバスト性を有する薄膜トランジスタ１を実現できる。
　［表示装置］
　次に、上記の実施の形態に係る薄膜トランジスタ１を表示装置に適用した例について、図９及び図１０を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図９は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図１０は、図９に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、画素回路は、図１０に示す構成に限定されるものではない。
　上述の薄膜トランジスタ１は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒとして用いることができる。
　図９に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
　本実施の形態におけるＴＦＴ基板１１０には、上記の薄膜トランジスタ１が用いられている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。
　有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）の上に形成される。
　また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。
　各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図９では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
　ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、スイッチングトランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動トランジスタのドレイン電極と列毎に接続されている。
　図１０に示すように、画素回路は、スイッチングトランジスタＳｗＴｒと、駆動トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、スイッチングトランジスタＳｗＴｒは、画素１２０を選択するためのＴＦＴであり、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴである。
　スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
　駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
　なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
　以上、本実施の形態における有機ＥＬ表示装置１００では、スイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒとして高信頼性及び高ロバスト性を有する薄膜トランジスタ１を用いているので、信頼性に優れた有機ＥＬ表示装置を実現できる。特に、薄膜トランジスタ１を、有機ＥＬ素子１３０を駆動する駆動トランジスタＤｒＴｒとして用いているので、表示性能に優れた有機ＥＬ表示装置を実現できる。
　（その他変形例等）
　以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態では、酸化物半導体層に用いる酸化物半導体として、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）のアモルファス酸化物半導体を用いたが、これに限らず、ＩｎＧａＯ等の多結晶酸化物半導体等のＩｎを含む酸化物半導体を用いることができる。
　また、上記実施の形態では、ゲート電極３０、ゲート絶縁層４０及び酸化物半導体層５０が下から上にこの順で基板１０上に積層されたボトムゲート型の薄膜トランジスタについて説明したが、これに限らない。
　例えば、図１１に示すように、酸化物半導体層５０、ゲート絶縁層４０及びゲート電極３０が下から上にこの順で基板１０上に積層されたトップゲート型の薄膜トランジスタであってもよい。この場合、ソース電極７０Ｓは、ゲート絶縁層４０に形成されたコンタクトホールを介して酸化物半導体層５０のソース領域（低抵抗化領域）５０Ｓに接続される。また、ドレイン電極７０Ｄは、ゲート絶縁層４０に形成されたコンタクトホールを介して酸化物半導体層５０のドレイン領域（低抵抗化領域）５０Ｄに接続される。
　このように、トップゲート型の薄膜トランジスタにすることによって、寄生容量の低減を図ることができる。
　また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、これに限らない。例えば、上記実施の形態における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。
　この場合、有機ＥＬ表示装置（有機ＥＬパネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る薄膜トランジスタは、有機ＥＬ表示装置等の表示装置（表示パネル）、表示装置を用いた、テレビジョンセット、パーソナルコンピュータ及び携帯電話等、薄膜トランジスタを有する様々な電気機器に広く利用することができる。
　１　薄膜トランジスタ
　１０　基板
　２０　アンダーコート層
　３０、Ｇ１、Ｇ２　ゲート電極
　４０　ゲート絶縁層
　５０　酸化物半導体層
　５１　第１領域
　５２　第２領域
　５０Ｓ、Ｓ１、Ｓ２　ソース領域
　５０Ｄ、Ｄ１、Ｄ２　ドレイン領域
　６０　保護層
　７０Ｓ　ソース電極
　７０Ｄ　ドレイン電極
　１００　有機ＥＬ表示装置
　１１０　ＴＦＴ基板
　１２０　画素
　１３０　有機ＥＬ素子
　１３１　陽極
　１３２　ＥＬ層
　１３３　陰極
　１４０　ゲート配線
　１５０　ソース配線
　１６０　電源配線
　ＳｗＴｒ　スイッチングトランジスタ
　ＤｒＴｒ　駆動トランジスタ
　Ｃ　キャパシタ

Claims (20)

  1. 　ゲート電極と、
    　ソース電極及びドレイン電極と、
    　チャネル層として用いられる酸化物半導体層と、
    　前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層とを備え、
    　前記酸化物半導体層を構成する金属元素には少なくともインジウムが含まれており、
    　前記酸化物半導体層の内部領域であって前記ゲート絶縁層と近接する領域にはフッ素が含有されている
    　薄膜トランジスタ。
  2. 　前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも５ｎｍ以上である
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも２０ｎｍ以上である
    　請求項１に記載の薄膜トランジスタ。
  4. 　前記酸化物半導体層のフッ素含有濃度は、少なくとも前記酸化物半導体層の水素含有濃度よりも高い
    　請求項１～３のいずれか１項に記載の薄膜トランジスタ。
  5. 　前記酸化物半導体層を構成する金属元素には、さらに、ガリウム及び亜鉛の少なくとも一方又は両方が含まれている
    　請求項１～４のいずれか１項に記載の薄膜トランジスタ。
  6. 　前記ゲート電極、前記ゲート絶縁層及び前記酸化物半導体層は、この順で基板上に積層されており、
    　前記ソース電極及び前記ドレイン電極は、前記酸化物半導体層の上方に形成されている
    　請求項１～５のいずれか１項に記載の薄膜トランジスタ。
  7. 　さらに、前記酸化物半導体層上に形成されたチャネル保護層を備える
    　請求項６に記載の薄膜トランジスタ。
  8. 　前記酸化物半導体層、前記ゲート絶縁層及び前記ゲート電極は、この順で基板上に積層されており、
    　前記ソース電極は、前記ゲート絶縁層に形成されたコンタクトホールを介して前記酸化物半導体層のソース領域に接続されており、
    　前記ドレイン電極は、前記ゲート絶縁層に形成されたコンタクトホールを介して前記酸化物半導体層のドレイン領域に接続されている
    　請求項１～５のいずれか１項に記載の薄膜トランジスタ。
  9. 　ゲート電極を形成する工程と、
    　ソース電極及びドレイン電極を形成する工程と、
    　チャネル層として用いられる酸化物半導体層を形成する工程と、
    　前記ゲート電極と前記酸化物半導体層との間に位置するようにゲート絶縁層を形成する工程とを含み、
    　前記酸化物半導体層を構成する金属元素には少なくともインジウムが含まれており、
    　前記酸化物半導体層を形成する工程では、フッ素を導入しながら前記酸化物半導体層を形成する
    　薄膜トランジスタの製造方法。
  10. 　前記酸化物半導体層を形成する工程では、前記フッ素が前記酸化物半導体層の内部領域であって前記ゲート絶縁層と近接する領域に含有するように、前記酸化物半導体層を形成する
    　請求項９に記載の薄膜トランジスタの製造方法。
  11. 　前記酸化物半導体層を形成する工程では、フッ素を含むターゲット材を用いたスパッタによって前記酸化物半導体層を形成する
    　請求項９又は１０に記載の薄膜トランジスタの製造方法。
  12. 　前記酸化物半導体層を形成する工程では、フッ素を含むガスを用いて前記酸化物半導体層を形成する
    　請求項９又は１０に記載の薄膜トランジスタの製造方法。
  13. 　前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも５ｎｍ以上である
    　請求項９～１２のいずれか１項に記載の薄膜トランジスタの製造方法。
  14. 　前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、少なくとも２０ｎｍ以上である
    　請求項９～１２のいずれか１項に記載の薄膜トランジスタの製造方法。
  15. 　前記酸化物半導体層のフッ素含有濃度は、少なくとも前記酸化物半導体層の水素含有濃度よりも高い
    　請求項１０～１４のいずれか１項に記載の薄膜トランジスタの製造方法。
  16. 　前記酸化物半導体層を構成する金属元素には、さらに、ガリウム及び亜鉛の少なくとも一方又は両方が含まれている
    　請求項１０～１５のいずれか１項に記載の薄膜トランジスタの製造方法。
  17. 　前記ゲート電極を形成する工程と、前記ゲート絶縁層を形成する工程と、前記酸化物半導体層を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程とは、この順で行われる
    　請求項９～１６のいずれか１項に記載の薄膜トランジスタの製造方法。
  18. 　さらに、前記酸化物半導体層上にチャネル保護層を形成する工程を含む
    　請求項１６に記載の薄膜トランジスタの製造方法。
  19. 　前記酸化物半導体層を形成する工程と、前記ゲート絶縁層を形成する工程と、前記ゲート電極を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程とは、この順で行われる
    　請求項９～１６のいずれか１項に記載の薄膜トランジスタの製造方法。
  20. 　請求項１～８のいずれか１項に記載の薄膜トランジスタを備える有機ＥＬ表示装置であって、
    　マトリクス状に配置された複数の画素と、
    　前記複数の画素の各々に対応して形成された有機ＥＬ素子とを備え、
    　前記薄膜トランジスタは、前記有機ＥＬ素子を駆動する駆動トランジスタである
    　有機ＥＬ表示装置。
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