WO2015190488A1 - シフトレジスタ回路、及びそれを備えた表示装置 - Google Patents

シフトレジスタ回路、及びそれを備えた表示装置 Download PDF

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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • 6C is a schematic diagram illustrating an arrangement example of elements of the drive circuit illustrated in FIG. 5.
  • 6D is a schematic diagram illustrating an arrangement example of elements of the drive circuit illustrated in FIG. 5.
  • FIG. 7 is a timing chart when the driving circuit according to the first embodiment drives the gate line.
  • FIG. 8 is a diagram illustrating an example of an equivalent circuit of a conventional drive circuit.
  • FIG. 9 is a diagram for explaining a change in the potential of netA in the conventional drive circuit and the drive circuit in the first embodiment.
  • FIG. 10 is a diagram illustrating an example of an equivalent circuit of the drive circuit in the application example of the first embodiment.
  • FIG. 11 is a schematic diagram showing an arrangement example of elements of the drive circuit shown in FIG. FIG.
  • FIG. 28C is a schematic diagram illustrating an arrangement example of some elements of the drive circuit illustrated in FIG. 27.
  • FIG. 28D is a schematic diagram illustrating an arrangement example of some elements of the drive circuit illustrated in FIG. 27.
  • FIG. 28E is a schematic diagram illustrating an arrangement example of some elements of the drive circuit illustrated in FIG. 27.
  • FIG. 29 is a timing chart when the drive circuit in the first modification drives the gate line.
  • FIG. 30 is a timing chart when the driving circuit according to the second modification drives a part of the gate lines.
  • the first configuration has a plurality of drive circuits connected to each gate line.
  • Each of the drive circuits includes an output unit, a precharge unit, a boosting unit, a gate voltage charging unit, a gate line discharging unit, and an internal wiring.
  • the output unit includes a switching element that outputs a selection voltage to one gate line.
  • the precharge unit includes a switching element that outputs a control voltage for operating the switching element of the output unit.
  • the boosting unit includes a capacitor and a switching element that charges the capacitor, and boosts the gate voltage of the switching element of the output unit via the capacitor.
  • the gate voltage discharge unit includes a switching element that lowers the gate voltage of the switching element of the output unit during a non-selection period of one gate line.
  • the control voltage output from the precharge unit is input to the gate terminal of the switching element of the output unit via the internal wiring.
  • a booster is connected to the internal wiring, and the gate voltage of the switching element of the output unit is boosted via the internal wiring. That is, the potential of the internal wiring is boosted above the control voltage output from the precharge unit.
  • At least one of the switching elements of the precharge portion, the gate voltage discharge portion, and the gate line discharge portion is turned on by the potential of the internal wiring in another drive circuit.
  • the gate voltage can be charged to the potential of another gate line without depending on the threshold voltage of the switching element of the precharge unit.
  • the switching element of the gate voltage discharging unit has a gate terminal connected to the internal wiring in the other drive circuit, and a source terminal connected to the internal wiring.
  • the drain terminal may be supplied with a control signal that switches between a potential corresponding to the selected state and a potential corresponding to the non-selected state at regular intervals.
  • the control signal that switches between the potential corresponding to the selected state of the gate line and the potential corresponding to the non-selected state is applied to the drain terminal of the switching element of the gate voltage discharging unit at a certain period. Therefore, the gate voltage can be lowered at an appropriate timing in the non-selection period of the gate line.
  • the control signal that switches between the potential corresponding to the selected state of the gate line and the potential corresponding to the non-selected state is supplied to the source terminal of the switching element of the gate line discharge unit at a certain period. Since it is input, the gate line can be brought into a non-selected state at an appropriate timing in the non-selected period of the gate line.
  • the switching element in the output unit has a source terminal connected to the one gate line, and a drain terminal having a potential corresponding to the selected state.
  • a direct-current voltage signal may be supplied.
  • the DC voltage signal indicating the potential corresponding to the selected state of the gate line is input to the drain terminal of the switching element of the output unit. Therefore, it is possible to reduce the load and power consumption for operating the output unit, compared to the case where a control signal that repeats the potential corresponding to the selected state and the potential corresponding to the non-selected state is input at regular intervals. .
  • any gate line can be switched to the selected state.
  • the active matrix substrate is provided with a plurality of source lines intersecting with each of the plurality of gate lines, and the driving circuit includes the plurality of source lines. It may be provided in a display region defined by a gate line and the plurality of source lines.
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power source 5.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • a pair of polarizing plates is provided so as to sandwich the active matrix substrate 20a and the counter substrate 20b.
  • a black matrix, three color filters of red (R), green (G), and blue (B) and a common electrode (all not shown) are formed on the counter substrate 20b.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 20a.
  • M M: natural number
  • gate lines 13G (1) to 13G (M) are formed substantially in parallel at regular intervals from one end to the other end in the X-axis direction.
  • gate lines 13G A plurality of source lines 15S are formed on the active matrix substrate 20a so as to intersect with the gate lines 13G.
  • a region surrounded by the gate line 13G and the source line 15S forms one pixel, and each pixel corresponds to one of the colors of the color filter.
  • FIG. 3 is a schematic diagram showing a schematic configuration of each part connected to the active matrix substrate 20a and the active matrix substrate 20a.
  • the source line 15S is not shown for convenience.
  • the active matrix substrate 20a is provided with gate drivers 11A and 11B in the areas 201a and 201b of the display area 201, respectively.
  • the gate driver 11A includes a plurality of drive circuits 11 provided for the odd-numbered gate lines 13G of the gate lines 13G (1), 13G (3),... 13G (M) and connected via the wiring 15L.
  • the gate driver 11B is provided for the gate lines 13G in even rows of the gate lines 13G (2), 13G (4),... 13G (M ⁇ 1), and is connected to the plurality of drives connected via the wiring 15L.
  • a circuit 11 is included.
  • a terminal portion 12g is provided in the frame region 202 on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the display control circuit 4 and the power source 5.
  • the terminal unit 12g receives signals such as a control signal and a power supply voltage signal output from the display control circuit 4 and the power supply 5. Signals such as a control signal and a power supply voltage signal input to the terminal portion 12g are supplied to each drive circuit 11 via the wiring 15L.
  • the drive circuit 11 outputs a voltage signal indicating one of the selected state and the non-selected state to the connected gate line 13G.
  • the state where the gate line 13G is selected is referred to as driving of the gate line 13G.
  • a terminal portion 12s for connecting the source driver 3 and the source line 15S is provided in the frame region 202 of the active matrix substrate 20a.
  • the source driver 3 outputs a data signal to each source line 15S (see FIG. 2) in accordance with a control signal input from the display control circuit 4.
  • the display control circuit 4 has, as a control signal, a signal that repeats an H level (VDD) and an L level (VSS) every two horizontal periods (hereinafter referred to as a clock signal), and the same potential as the H level of the clock signal.
  • a signal (hereinafter referred to as a reset signal) is supplied to the terminal portion 12g.
  • FIG. 4 is a diagram illustrating the waveform of the clock signal.
  • four-phase clock signals CKA, CKC, CKB, and CKD whose phases are shifted by 1 ⁇ 4 period, are supplied to the terminal unit 12g as clock signals.
  • a four-phase clock signal is used.
  • the H-level (VDD) and the L-level (VSS) are repeated every one horizontal scanning period, and the two-phase clock is shifted by 1/2 cycle.
  • a plurality of clock signals having different phases such as signals may be used.
  • the drive circuit 11 (n) includes thin film transistors (TFT: Thin Film Transistor) (hereinafter referred to as TFT-A to TFT-L) indicated by alphabets A to L and a capacitor Cbst as switching elements.
  • TFT Thin Film Transistor
  • the source terminal of TFT-B, the drain terminals of TFT-A, TFT-C, and TFT-K, the gate terminal of TFT-F, and one electrode of capacitor Cbst are connected.
  • the wiring is referred to as netA.
  • An internal wiring in which the source terminal of TFT-G, the drain terminals of TFT-H, TFT-I, and TFT-J and the gate terminal of TFT-C are connected is referred to as netB.
  • the netA and the netB have parasitic capacitances Cpa and Cpb between the source line 15S (see FIG. 2) and other elements provided in the pixel, respectively. Have.
  • TFT-A The drain terminal of TFT-A is connected to netA, the reset signal CLR is supplied to the gate terminal, and the power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-A lowers netA (n) to L level (VSS) in accordance with the potential of the reset signal CLR.
  • the gate terminal of the TFT-B in the drive circuit 11 (n) is connected to the gate line 13G (n-2) driven two horizontal scanning periods before the drive timing of the gate line 13G (n).
  • the potential of netA (n-2) of the drive circuit 11 (n-2) provided is input.
  • the TFT-B outputs the potential of the set signal S to the netA (n) according to the potential of the netA (n-2), and charges (precharges) the netA (n).
  • the TFT-K has a gate terminal connected to the gate line 13G (n + 2), a drain terminal connected to netA (n), and a power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-K lowers netA (n) to the L level (VSS) in accordance with the potential of the gate line 13G (n + 2).
  • the TFT-F has a gate terminal connected to netA (n), a source terminal connected to the gate line 13G (n), and a clock signal CKA supplied to the drain terminal.
  • the TFT-F outputs the potential of the clock signal CKA to the gate line 13G (n) according to the potential of netA (n), charges the capacitor Cbst, and switches the gate line 13G (n) to the selected state.
  • the TFT-F drives a gate line with a relatively heavy load, it is necessary to increase the channel width.
  • the TFT-F is represented by one TFT, but the TFT-F is configured by connecting a plurality of TFTs. A specific configuration example of the TFT-F will be described later.
  • the capacitor Cbst has one electrode connected to the netA (n) and the other electrode connected to the gate line 13G (n).
  • the capacitor Cbst boosts the potential of netA (n) in accordance with the potential of the clock signal CKA output from the TFT-F.
  • the TFT-E has a drain terminal connected to the gate line 13G (n), a reset signal CLR supplied to the gate terminal, and a power supply voltage signal VSS supplied to the source terminal.
  • the TFT-E lowers the potential of the gate line 13G (n) to the L level (VSS) in accordance with the potential of the reset signal CLR.
  • the TFT-D has a drain terminal connected to the gate line 13G (n), a clock signal CKB supplied to the gate terminal, and a power supply voltage signal VSS supplied to the source terminal.
  • the TFT-D lowers the potential of the gate line 13G (n) to the L level (VSS) in accordance with the potential of the clock signal CKB.
  • the TFT-L has a drain terminal connected to the gate line 13G (n), a gate terminal connected to the gate line 13G (n + 2), and a power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-L lowers the potential of the gate line 13G (n) to the L level (VSS) in accordance with the potential of the gate line 13G (n + 2).
  • a gate terminal and a drain terminal are connected, a clock signal CKD is supplied to the gate terminal and the drain terminal, and a source terminal is connected to netB (n).
  • the TFT-G outputs a potential of (H level potential of the clock signal CKD ⁇ threshold voltage) to the netB (n) in accordance with the potential of the clock signal CKD.
  • TFT-H has a drain terminal connected to netB (n), a gate terminal supplied with a clock signal CKC, and a source terminal supplied with a power supply voltage signal VSS.
  • the TFT-H pulls netB (n) to the L level (VSS) potential in accordance with the potential of the clock signal CKC.
  • TFT-I has a drain terminal connected to netB (n), a gate terminal supplied with a reset signal CLR, and a source terminal supplied with a power supply voltage signal VSS.
  • the TFT-I lowers netB (n) to the L level (VSS) potential in accordance with the potential of the reset signal CLR.
  • the TFT-F functions as an output unit that outputs a selection voltage corresponding to the selected state to the gate line 13G (n).
  • the TFT-B functions as a precharge unit that outputs a control voltage for operating the TFT-F to the netA (n) and charges the netA (n).
  • the TFT-F and the capacitor Cbst function as a boosting unit that boosts the gate voltage of the TFT-F by boosting the potential of netA (n).
  • TFT-A, TFT-K, and TFT-C function as a gate voltage discharge unit that lowers the potential of netA (n).
  • the TFT-E, TFT-D, and TFT-L function as a gate line discharge unit that outputs a non-selection voltage to the gate line 13G.
  • FIGS. 6A to 6D are schematic diagrams illustrating an arrangement example of the drive circuit 11 (n) and the drive circuit 11 (n + 2).
  • 6A to 6D for the sake of convenience, only alphabets A to L are shown, and the notation of “TFT-” is omitted. It corresponds. 6A to 6D are assumed to be continuous in the columns 201 to 204.
  • each element constituting the drive circuit 11 (n) is arranged between the gate lines 13G (n ⁇ 2) to 13G (n).
  • Each element constituting the drive circuit 11 (n + 2) is disposed between the gate lines 13G (n) to 13G (n + 2).
  • the drive circuit 11 (n) is connected to the gate line 13G (n ⁇ 1), the gate line 13G (n), and the gate line 13G (n + 2), and the drive circuit 11 (n + 2) is connected to the gate line 13G (n + 1),
  • the gate line 13G (n + 2) and the gate line 13G (n + 4) are connected.
  • the TFT-A, TFT-K, TFT-D, and TFT-L are connected via a wiring 15L that supplies a power supply voltage signal VSS.
  • the TFT-H and TFT-G of the drive circuit 11 are connected via wirings 15L for supplying clock signals CKC and CKD, respectively.
  • the wiring 15L for supplying the power supply voltage signal VSS includes TFT-E, TFT-I, TFT-H, TFT-G, TFT-J, TFT-C, TFT-A, and TFT.
  • the wiring is provided from the terminal portion 12g (see FIG. 3) so as to be substantially parallel to the source line 15S, and is routed to the pixel in which these TFTs are arranged.
  • the wiring 15L for supplying the power supply voltage signal VSS is connected to the source line 15S from the terminal portion 12g (see FIG. 3) in another column different from the column in which the TFT-D and TFT-L are arranged. Are wired so as to be substantially parallel to each other, and are routed to pixels where these TFTs are arranged.
  • the gate terminal of the TFT-H in the driving circuit 11 (n) is connected to the wiring 15L for supplying the clock signal CKC, and the gate terminal of the TFT-H in the driving circuit 11 (n + 2) is connected to the clock signal CKD. Is connected to the wiring 15L.
  • the gate terminal of the TFT-G in the driving circuit 11 (n) is connected to the wiring 15L that supplies the clock signal CKD, and the gate terminal of the TFT-G in the driving circuit 11 (n + 2) is the wiring that supplies the clock signal CKC. It is connected to 15L.
  • the TFT-F is configured by connecting three TFTs in parallel.
  • the number of TFTs to be connected is not limited to this, and one or more TFTs may be connected.
  • other TFTs and capacitors Cbst other than TFT-F may be configured by connecting a plurality of TFTs and capacitors in parallel as necessary.
  • the drain terminals of the three TFT-Fs in the drive circuit 11 (n) are connected to the wiring 15L to which the clock signal CKA is supplied.
  • the drain terminals of the three TFTs in the drive circuit 11 (n + 2) are connected to the wiring 15L to which the clock signal CKB is supplied.
  • the wiring 15L for supplying the clock signals CKA and CKB to each TFT-F is substantially parallel to the source line 15S from the terminal portion 12g (see FIG. 3) in a column different from the column in which the TFT-F is arranged. To the pixel where each TFT-F is arranged.
  • each drive circuit 11 in the gate drivers 11A and 11B is supplied with a clock signal having a phase opposite to that of the clock signal supplied to the adjacent drive circuit 11 in the gate driver. Further, the clock signals supplied to the drive circuit 11 that drives the adjacent gate line 13G are out of phase with each other by a quarter period.
  • the clock signal CKA is input to the drain terminal of the TFT-F in the drive circuit 11 (n)
  • the clock signal is applied to the drain terminal of the TFT-F in the drive circuit 11 (n-2) and the drive circuit 11 (n + 2).
  • a signal CKB is input.
  • the clock signal CKD is input to the drain terminal of the TFT-F in the driver circuit 11 (n ⁇ 1)
  • the clock signal CKC is input to the drain terminal of the TFT-F in the driver circuit 11 (n + 1).
  • FIG. 7 is a timing chart when the drive circuit 11 (n) drives the gate line 13G (n).
  • the clock signals CKA, CKB, CKC, and CKD supplied from the display control circuit 4 are input to the drive circuit 11 (n).
  • a reset signal CLR that is at a H (High) level for a certain period every vertical scanning period is input from the display control circuit 4 to each drive circuit 11.
  • the reset signal CLR is input, the potentials of the netA (n), netB (n), and the gate line 13G in the driving circuit 11 (n) transition to the L (Low) level.
  • the gate line 13G (n ⁇ 1) is switched to the selected state, and the set signal S is applied to the drain terminal of the TFT-B of the drive circuit 11 (n) as the set signal S.
  • An H level potential is input.
  • the potential of netA (n-2) is input to the gate terminal of the TFT-B.
  • the potential of netA (n-2) is at the H level before time t1, and the TFT-B is in the on state at time t1.
  • the TFT-B is turned on until time t2 when the potential of netA (n-2) transitions to the L level, and during time t1 to t2, netA (n) is at the H level of the gate line 13G (n-1). Is precharged to the potential (VDD).
  • the gate terminal of TFT-F is inputted with the H level potential of netA (n) and is turned on.
  • the TFT-D is turned on, and the L level potential (VSS) is input to the gate line 13G (n). Is done.
  • the potential of the clock signal CKD is at the H level
  • the potential of the clock signal CKC is at the L level.
  • the TFT-G is turned on and the TFT-H is turned off.
  • the H-level potential of the gate line 13G (n ⁇ 1) is input as the set signal S to the gate terminal of the TFT-J, and the TFT-J is turned on. Therefore, netB (n) is maintained at the L level potential, and the TFT-C is turned off.
  • the potential of the clock signal CKA becomes H level, and the H level potential of the clock signal CKA is input to the gate line 13G (n) via the TFT-F.
  • the capacitor Cbst connected between the netA (n) and the gate line 13G (n) causes the netA (n) to become higher than the H level potential of the clock signal CKA. Is charged to a high potential. That is, netA (n) is charged to a potential higher than (precharge voltage VDD + threshold voltage Vth of TFT-F).
  • the drive circuit 11 (n + 1) that drives the gate line 13G (n + 1) operates in the same manner as the drive circuit 11 (n) using the gate line 13G (n) as the set signal S, and the gate line 13G (n + 1) ,
  • the selected state is switched at time t3.
  • the drive circuit 11 (n + 2) that drives the gate line 13G (n + 2) operates in the same manner as the drive circuit 11 (n) using the gate line 13G (n + 1) as the set signal S, and the gate line 13G (n + 2)
  • the state is switched to the selected state at time t4.
  • the potential of the clock signal CKB changes to H level, and the TFT-D is turned on.
  • the TFT-K and the TFT-L are also turned on.
  • an L-level potential is input to the gate line 13G (n) via the TFT-D and TFT-L, and the gate line 13G (n) is switched to a non-selected state.
  • an L-level potential is input to netA (n) via TFT-K.
  • the potential of the clock signal CKC is at the H level, and the TFT-H is kept on, so that the potential of netB (n) is maintained at the L level.
  • netB (n) is for maintaining the potential of netA (n) at the L level via TFT-C.
  • the drive circuit 11 (n) is configured so that the TFT-C is turned on in accordance with the potential of the clock signal CKD during the non-selection period of the gate line 13G (n).
  • the TFT-F has a parasitic capacitance with the wiring 15L that supplies the clock signal CKA. Therefore, during the period in which netA (n) is held at the L level potential, noise synchronized with the clock signal CKA is input to netA (n) through the parasitic capacitance. In order to avoid this noise, the potential of netB (n) is changed to H level at the same timing as the clock signal CKD so that the TFT-C is turned on at the timing when the potential of the clock signal CKA becomes H level. Yes.
  • FIG. 8 shows an equivalent circuit of a conventional driving circuit 100 (n) using a diode-connected TFT-B.
  • the drive circuit 100 (n) shown in FIG. 8 has the same configuration as the drive circuit 11 (n) except that the potential of the gate line 13G (n-2) is input to the gate terminal and drain terminal of the TFT-B. is there.
  • FIG. 9A shows the netA (n) in the precharge period Tp of netA (n) and the selection period Ts of the gate line 13G (n) when the drive circuit 100 (n) is arranged outside the display region.
  • FIG. 9B shows the netA (n) in the precharge period Tp of netA (n) and the selection period Ts of the gate line 13G (n) when the driving circuit 100 (n) is arranged in the display area. It is a figure showing the electric potential change of n).
  • the TFT is applied from the H level potential (VDD) of the gate line 13G (n ⁇ 2) in the precharge period Tp.
  • a potential (VDD ⁇ Vth (B)) that is smaller than the ⁇ B threshold voltage (Vth (B)) is precharged to netA (n).
  • the H-level potential of the clock signal CKA is input to the gate line 13G (n) through the TFT-F, and the potential of the netA (n) is higher than the precharge voltage by the capacitor Cbst ( VDD + ⁇ ).
  • the driver circuit 100 (n) when the driver circuit 100 (n) is provided in the display region, the driver circuit 100 (n) has a parasitic capacitance with another element such as the source line 15S provided in the display region, and netA (n ) Is larger than that provided outside the display area.
  • the efficiency of increasing the potential of netA (n) via the capacitor Cbst is reduced, and as shown in FIG. 9B, the potential of netA (n) in the selection period Ts (VDD + ⁇ ( ⁇ ⁇ )) Is smaller than the case where the drive circuit 100 (n) is arranged outside the display area.
  • the gate voltage of the TFT-F is lowered, the drive circuit cannot be stably operated, and the operation margin of the gate driver is lowered.
  • the potential of netA (n-2) is input to the gate terminal of TFT-B, and the potential of gate line 13G (n-1) is input to the drain terminal as a set signal. .
  • the precharge voltage of netA (n) in the precharge period Tp does not decrease by the threshold voltage of the TFT-B, and the H of the gate line 13G (n) This is the level potential (VDD).
  • FIG. 10 is a diagram illustrating an equivalent circuit of the drive circuit 110 in this application example.
  • the drive circuit 110 (n) for driving the gate line 13G (n) is similar to the drive circuit 11 (n) except that the clock signal CKD is input to the drain terminal of the TFT-B. Have the same configuration.
  • FIG. 11 is a schematic diagram showing an example of TFT-B connection between the drive circuit 110 (n) in the display region and the drive circuit 110 (n + 2) that drives the gate line 13G (n + 2).
  • the notation of “TFT-” is omitted for the sake of convenience, but the TFT indicated by the alphabet in FIG. 11 corresponds to the TFT having the same alphabet in FIG.
  • the drain terminal of the TFT-B in the driving circuit 110 (n) is connected to the wiring 15L to which the clock signal CKD is supplied.
  • the drain terminal of the TFT-B in the driving circuit 110 (n + 2) is connected to a wiring 15L to which a clock signal CKC having a phase opposite to that of the clock signal CKD is supplied.
  • FIG. 12 is a timing chart when the driving circuit 110 (n) drives the gate line 13G (n). Hereinafter, operations different from those of the first embodiment will be described.
  • the potential of the clock signal CKD becomes H level, and at this time, the TFT-B is in an on state. Therefore, the potential of the H level (VDD) of the clock signal CKD is transferred to the netA (n) via the TFT-B. Is precharged. Note that the clock signal CKD changes to the H level every two horizontal scanning periods, but the TFT-B is in the off state except during the period in which the potential of the netA (n-2) is at the H level. After t2, the H level potential of the clock signal CKD is not input to netA (n) via the TFT-B.
  • the gate line 13G has a relatively large parasitic capacitance, and the output waveform of the gate line 13G tends to be dull. Therefore, as in the first embodiment, when the potential of the gate line 13G (n ⁇ 1) is input to the drain terminal of the TFT-B, the output waveform of the gate line 13G (n ⁇ 1) is affected by blunting. The ability to precharge netA (n) via TFT-B is reduced. In addition, as the TFTs in the drive circuit 110 deteriorate, the output waveform of the gate line 13G becomes increasingly dull. As a result, the ability to precharge netA (n) is further reduced, and the operation of the drive circuit becomes unstable. In the application example of the first embodiment, since a clock signal is input to the drain terminal of the TFT-B, netA can be appropriately precharged regardless of the degree of blunting of the output waveform of the gate line 13G.
  • FIG. 13 is a diagram showing an equivalent circuit of the drive circuit 111 in the present embodiment.
  • the precharge TFT-B of netA (n) is diode-connected in the driving circuit 111 (n) that drives the gate line 13G (n) in the driving circuit 111 (n) that drives the gate line 13G (n) in the driving circuit 111 (n) that drives the gate line 13G (n) in the driving circuit 111 (n) that drives the gate line 13G (n) is diode-connected.
  • the potential of the gate line 13G (n-2) is input to the gate terminal and the drain terminal of the TFT-B.
  • the potential of netA (n + 2) in the drive circuit 111 (n + 2) that drives the gate line 13G (n + 2) is input to the gate terminal of the TFT-K, and the potential of the clock signal CKA is input to the drain terminal.
  • FIGS. 14A and 14B are schematic diagrams illustrating a connection example of the driver circuit 111 (n) and the TFT-K and TFT-B of the driver circuit 111 (n + 2) in the display region. 14 and 14B, the notation of “TFT-” is omitted for the sake of convenience, but the TFTs indicated by alphabets in FIGS. 14A and 14B correspond to the TFTs denoted by the same alphabets in FIG.
  • the gate terminal of the TFT-K in the drive circuit 111 (n) is connected to netA (n + 2), and the gate terminal of the TFT-K in the drive circuit 111 (n + 2) is connected to netA (n + 4). It is connected.
  • the drain terminal of the TFT-K in the driving circuit 111 (n) is connected to the wiring 15L that supplies the clock signal CKA, and the drain terminal of the TFT-K in the driving circuit 111 (n + 2) is the wiring 15L that supplies the clock signal CKB. It is connected to the.
  • the gate terminal and the drain terminal of the TFT-B in the driving circuit 111 (n) are connected to the gate line 13G (n-2), and the TFT-B in the driving circuit 111 (n + 2) is connected.
  • the gate terminal and the drain terminal are connected to the gate line 13G (n).
  • FIG. 15 is a timing chart when the drive circuit 111 (n) drives the gate line 13G (n). Hereinafter, operations different from those of the first embodiment will be described.
  • the gate line 13G (n-2) is in a selected state, and the gate line 13G (n-2) of the TFT-B in the driver circuit 111 (n) is connected to the gate terminal and the drain terminal.
  • An H level potential is input.
  • the TFT-B is turned on, and a potential that is smaller than the H-level potential of the gate line 13G (n-2) by the threshold voltage of the TFT-B is precharged to the netA (n) via the TFT-B. Is done.
  • the H level potential of the clock signal CKA is input to the gate line 13G (n) via the TFT-F.
  • the potential of netA (n) is raised to a potential higher than the H level of the clock signal CKA via the capacitor Cbst, and the potential of netA (n) is input to the gate terminal of the TFT-F, and the gate line 13G (n ) Is inputted with the H level potential of the clock signal CKA.
  • the TFT-J in the driver circuit 111 (n) is turned on during the period from time t1 to time t3 when the potential of the gate line 13G (n-1) becomes H level, and the TFT-H has the potential of the clock signal CKC. It is turned on during the period from time t3 to time t5 when it becomes H level. Thus, from time t1 to time t5, netB (n) is maintained at the L level potential.
  • netA (n + 1) starts precharging at time t1
  • the gate line 13G (n + 1) is switched to the selected state at time t3.
  • the netA (n + 2) starts to be precharged at time t2, and the gate line 13G (n + 2) is switched to the selected state at time t4.
  • netA (n + 2) is connected to the gate terminal of TFT-K that lowers netA (n) to L level.
  • the netA in the drive circuit 111 is pushed up to a potential higher than the selection voltage via the capacitor Cbst during the selection period of the gate line 13G. Therefore, the gate voltage of the TFT-K is improved, the value of the current flowing from the drain terminal to the source terminal of the TFT-K is increased, and the driving force of the TFT-K is improved.
  • the driving circuit 111 can be stably operated.
  • FIG. 16 is a diagram illustrating an equivalent circuit of the drive circuit 112 in the present embodiment.
  • the driving circuit 112 (n) for driving the gate line 13G (n) the TFT-K for lowering the potential of netA (n) is connected to the gate line 13G (n + 2) at the gate terminal.
  • NetA (n) is connected to the drain terminal, and the power supply voltage signal VSS is input to the source terminal.
  • the TFT-L that outputs a non-selection voltage to the gate line 13G (n) has a gate terminal connected to the netA (n + 2) in the drive circuit 112 (n + 2), a drain terminal to which the clock signal CKA is input, A gate line 13G (n) is connected to the terminal.
  • FIGS. 17A and 17B are schematic diagrams illustrating a connection example of the driver circuit 112 (n) and the TFT-K and TFT-L of the driver circuit 112 (n + 2) in the display region.
  • the notation of “TFT-” is omitted, but the TFTs indicated by alphabets in FIGS. 17A and 17B correspond to the TFTs denoted by the same alphabets in FIG.
  • the gate terminal of the TFT-K in the drive circuit 112 (n) is connected to the gate line 13G (n + 2), and the gate terminal of the TFT-K in the drive circuit 112 (n + 2) is connected to the gate line 13G. Connected to (n + 4).
  • the source terminal of the TFT-K in the drive circuit 112 (n) and the drive circuit 112 (n + 2) is connected to the wiring 15L that supplies the power supply voltage signal VSS.
  • TFT-D pulls down netC (n) to the L level potential in accordance with the potential of the clock signal CKB input to the gate terminal.
  • the drive circuit 115 since the drive circuit 115 is operated using a two-phase clock signal, the number of wirings 15L for supplying the clock signal can be reduced and the clock signal is supplied compared to the first embodiment. Power consumption can be reduced.

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Abstract

シフトレジスタにおける各駆動回路は、出力部、プリチャージ部、昇圧部、ゲート電圧放電部、ゲート線放電部、内部配線ｎｅｔＡを備える。出力部は、ゲート線に選択電圧を出力するＴＦＴ（Ｆ）を含む。プリチャージ部は、出力部のＴＦＴを動作させる制御電圧を出力するＴＦＴ（Ｂ）を含む。昇圧部は、キャパシタ（Ｃｂｓｔ）を介して、出力部のＴＦＴのゲート電圧を昇圧する。ゲート電圧放電部は、ゲート線の非選択期間に、このゲート電圧を引き下げるＴＦＴ（Ｋ）を含む。ゲート線放電部は、ゲート線の非選択期間に、ゲート線に非選択電圧を出力するＴＦＴ（Ｌ）を含む。内部配線は、出力部のＴＦＴのゲート端子、プリチャージ部、ゲート電圧放電部、昇圧部に接続される。プリチャージ部、ゲート電圧放電部、及びゲート線放電部の少なくとも一のＴＦＴのゲート端子は、他の駆動回路における内部配線に接続される。

Description

シフトレジスタ回路、及びそれを備えた表示装置
　本発明は、シフトレジスタ回路、及びそれを備えた表示装置に関する。
　従来、アクティブマトリクス基板に設けられた複数のゲート線を順次走査するシフトレジスタ回路が知られている。シフトレジスタ回路は、ゲート線を選択状態に切り替える出力用トランジスタと、出力用トランジスタのゲート電圧をプリチャージするプリチャージ用トランジスタと、プリチャージ電圧を昇圧するブートストラップコンデンサとを含む駆動回路をゲート線ごとに備える。プリチャージ用トランジスタには、ダイオード接続されたトランジスタが用いられており、プリチャージ電圧は、プリチャージ用トランジスタの閾値電圧だけ降下した電圧値となる。トランジスタの劣化による閾値電圧の上昇によりプリチャージ電圧が低下すると、出力用トランジスタのゲート電圧も低下し、駆動回路の動作が不安定となる。その結果、シフトレジスタ回路の動作マージンが低下する。
　特表２００８－５０８６５４号公報には、プリチャージ用トランジスタの閾値電圧に依存して出力用トランジスタのゲート電圧が低下することを抑制するシフトレジスタ回路が開示されている。このシフトレジスタ回路は、プリチャージ用トランジスタのドレイン端子に前段の行パルスが入力され、そのゲート端子には、プリチャージ用トランジスタのゲート電圧を昇圧するためのプレ充電回路が接続されている。特表２００８－５０８６５４号公報では、プリチャージ用トランジスタの閾値電圧が変動しても、プレ充電回路により、プリチャージ用トランジスタのゲート電圧が昇圧され、プリチャージ電圧の低下が抑制される。
　上記特表２００８－５０８６５４号公報のように、プレ充電回路を設けることで、出力用トランジスタのゲート電圧をプリチャージする際の電圧低下を抑制することができるが、各駆動回路の回路素子数が増加し、シフトレジスタ回路の回路規模が大きくなる。
　また、ゲート線を非選択状態に遷移させる際の、出力用トランジスタのゲート電圧及びゲート線の放電が不十分である場合、ゲート線に意図しないノイズが入力されてゲート線を適切に走査することができず、シフトレジスタ回路の動作マージンの低下を引き起こす。
　本発明は、シフトレジスタ回路における各駆動回路を安定して動作させ、シフトレジスタ回路の動作マージンを向上させる技術を提供することを目的とする。
　本発明に係るシフトレジスタ回路は、アクティブマトリクス基板に設けられた複数のゲート線の各々を選択状態又は非選択状態に切り替えるシフトレジスタ回路であって、前記シフトレジスタ回路は、個々のゲート線に接続され、当該ゲート線を選択状態又は非選択状態に切り替える駆動回路を複数有し、前記駆動回路の各々は、一のゲート線に接続され、前記一のゲート線を選択状態に切り替える選択電圧を出力するスイッチング素子を含む出力部と、前記出力部におけるスイッチング素子を動作させるための制御電圧を出力するスイッチング素子を含むプリチャージ部と、キャパシタと、前記キャパシタを充電するスイッチング素子とを有し、前記キャパシタを介して、前記出力部におけるスイッチング素子のゲート電圧を昇圧する昇圧部と、前記一のゲート線を非選択状態に切り替える非選択期間に、前記ゲート電圧を引き下げるスイッチング素子を含むゲート電圧放電部と、前記一のゲート線の非選択期間に、前記一のゲート線に非選択電圧を出力するスイッチング素子を含むゲート線放電部と、前記出力部におけるスイッチング素子のゲート端子、前記プリチャージ部、前記ゲート電圧放電部、前記昇圧部が接続されている内部配線と、を備え、前記プリチャージ部、前記ゲート電圧放電部、及び前記ゲート線放電部におけるスイッチング素子のうちの少なくとも一のスイッチング素子のゲート端子は、他の駆動回路における前記内部配線に接続されている。
　本発明の構成によれば、シフトレジスタ回路における各駆動回路を安定して動作させ、シフトレジスタ回路の動作マージンを向上させることができる。
図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。 図３は、図１に示すアクティブマトリクス基板とアクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。 図４は、第１実施形態におけるクロック信号の波形を例示した図である。 図５は、図３に示す駆動回路の等価回路の一例を示す図である。 図６Ａは、図５に示す駆動回路の素子の配置例を示す模式図である。 図６Ｂは、図５に示す駆動回路の素子の配置例を示す模式図である。 図６Ｃは、図５に示す駆動回路の素子の配置例を示す模式図である。 図６Ｄは、図５に示す駆動回路の素子の配置例を示す模式図である。 図７は、第１実施形態における駆動回路がゲート線を駆動する際のタイミングチャートである。 図８は、従来の駆動回路の等価回路の一例を示す図である。 図９は、従来の駆動回路と第１実施形態における駆動回路におけるｎｅｔＡの電位の変化を説明する図である。 図１０は、第１実施形態の応用例における駆動回路の等価回路の一例を示す図である。 図１１は、図１０に示す駆動回路の素子の配置例を示す模式図である。 図１２は、第１実施形態の応用例における駆動回路がゲート線を駆動する際のタイミングチャートである。 図１３は、第２実施形態における駆動回路の等価回路を示す図である。 図１４Ａは、図１３に示す駆動回路の一部の素子の配置例を示す模式図である。 図１４Ｂは、図１３に示す駆動回路の一部の素子の配置例を示す模式図である。 図１５は、第２実施形態における駆動回路がゲート線を駆動する際のタイミングチャートである。 図１６は、第３実施形態における駆動回路の等価回路の一例を示す図である。 図１７Ａは、図１６に示す駆動回路の一部の素子の配置例を示す模式図である。 図１７Ｂは、図１６に示す駆動回路の一部の素子の配置例を示す模式図である。 図１８は、第３実施形態における駆動回路がゲート線を駆動する際のタイミングチャートである。 図１９は、第４実施形態における駆動回路の等価回路の一例を示す図である。 図２０Ａは、図１９に示す駆動回路の一部の素子の配置例を示す模式図である。 図２０Ｂは、図１９に示す駆動回路の一部の素子の配置例を示す模式図である。 図２０Ｃは、図１９に示す駆動回路の一部の素子の配置例を示す模式図である。 図２０Ｄは、図１９に示す駆動回路の一部の素子の配置例を示す模式図である。 図２０Ｅは、図１９に示す駆動回路の一部の素子の配置例を示す模式図である。 図２０Ｆは、図１９に示す駆動回路の一部の素子の配置例を示す模式図である。 図２１は、第４実施形態における駆動回路がゲート線を駆動する際のタイミングチャートである。 図２２は、第５実施形態における駆動回路の等価回路の一例を示す図である。 図２３Ａは、図２２に示す駆動回路の一部の素子の配置例を示す模式図である。 図２３Ｂは、図２２に示す駆動回路の一部の素子の配置例を示す模式図である。 図２３Ｃは、図２２に示す駆動回路の一部の素子の配置例を示す模式図である。 図２３Ｄは、図２２に示す駆動回路の一部の素子の配置例を示す模式図である。 図２４は、第５実施形態における駆動回路が一部のゲート線を駆動する際のタイミングチャートである。 図２５は、変形例１におけるアクティブマトリクス基板の概略構成を示す模式図である。 図２６は、変形例１におけるクロック信号の波形を例示した図である。 図２７は、変形例１における駆動回路の等価回路を例示した図である。 図２８Ａは、図２７に示す駆動回路の一部の素子の配置例を示す模式図である。 図２８Ｂは、図２７に示す駆動回路の一部の素子の配置例を示す模式図である。 図２８Ｃは、図２７に示す駆動回路の一部の素子の配置例を示す模式図である。 図２８Ｄは、図２７に示す駆動回路の一部の素子の配置例を示す模式図である。 図２８Ｅは、図２７に示す駆動回路の一部の素子の配置例を示す模式図である。 図２９は、変形例１における駆動回路がゲート線を駆動する際のタイミングチャートである。 図３０は、変形例２における駆動回路が一部のゲート線を駆動する際のタイミングチャートである。
　本発明の一実施形態に係るシフトレジスタ回路は、アクティブマトリクス基板に設けられた複数のゲート線の各々を選択状態又は非選択状態に切り替えるシフトレジスタ回路であって、前記シフトレジスタ回路は、個々のゲート線に接続され、当該ゲート線を選択状態又は非選択状態に切り替える駆動回路を複数有し、前記駆動回路の各々は、一のゲート線に接続され、前記一のゲート線を選択状態に切り替える選択電圧を出力するスイッチング素子を含む出力部と、前記出力部におけるスイッチング素子を動作させるための制御電圧を出力するスイッチング素子を含むプリチャージ部と、キャパシタと、前記キャパシタを充電するスイッチング素子とを有し、前記キャパシタを介して、前記出力部におけるスイッチング素子のゲート電圧を昇圧する昇圧部と、前記一のゲート線を非選択状態に切り替える非選択期間に、前記ゲート電圧を引き下げるスイッチング素子を含むゲート電圧放電部と、前記一のゲート線の非選択期間に、前記一のゲート線に非選択電圧を出力するスイッチング素子を含むゲート線放電部と、前記出力部におけるスイッチング素子のゲート端子、前記プリチャージ部、前記ゲート電圧放電部、前記昇圧部が接続されている内部配線と、を備え、前記プリチャージ部、前記ゲート電圧放電部、及び前記ゲート線放電部におけるスイッチング素子のうちの少なくとも一のスイッチング素子のゲート端子は、他の駆動回路における前記内部配線に接続されている（第１の構成）。
　つまり、第１の構成は、各ゲート線に接続された複数の駆動回路を有する。駆動回路の各々は、出力部、プリチャージ部、昇圧部、ゲート電圧充電部、ゲート線放電部、及び内部配線を備える。出力部は、一のゲート線に選択電圧を出力するスイッチング素子を含む。プリチャージ部は、出力部のスイッチング素子を動作させる制御電圧を出力するスイッチング素子を含む。昇圧部は、キャパシタとキャパシタを充電するスイッチング素子を含み、キャパシタを介して出力部のスイッチング素子のゲート電圧を昇圧する。ゲート電圧放電部は、一のゲート線の非選択期間に、出力部のスイッチング素子のゲート電圧を引き下げるスイッチング素子を含む。ゲート線放電部は、一のゲート線の非選択期間に、一のゲート線に非選択電圧を出力するスイッチング素子を含む。内部配線は、出力部のスイッチング素子のゲート端子、プリチャージ部、昇圧部と接続される。プリチャージ部、ゲート電圧放電部、及び前記ゲート線放電部におけるスイッチング素子のうち、少なくとも一のスイッチング素子のゲート端子は、他の駆動回路における内部配線に接続されている。
　第１の構成によれば、プリチャージ部から出力される制御電圧は、内部配線を介して、出力部のスイッチング素子のゲート端子に入力される。また、内部配線には昇圧部が接続され、内部配線を介して、出力部のスイッチング素子のゲート電圧が昇圧される。つまり、内部配線の電位は、プリチャージ部から出力される制御電圧以上に昇圧される。プリチャージ部とゲート電圧放電部とゲート線放電部のスイッチング素子の少なくとも一のスイッチング素子は、他の駆動回路における内部配線の電位によってオンに切り替わる。そのため、プリチャージ部とゲート電圧放電部とゲート線放電部のスイッチング素子の劣化により閾値電圧の変動が生じても、プリチャージ部とゲート電圧放電部とゲート線放電部の少なくとも１つを安定して動作させることができる。その結果、ゲート線への選択電圧の印加、ゲート線の非選択期間におけるゲート電圧の引き下げ、及びゲート線への非選択電圧の印加のいずれかを確実に行うことができ、シフトレジスタ回路の動作マージンを向上させることができる。
　第２の構成は、第１の構成において、前記プリチャージ部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、他のゲート線に接続されていることとしてもよい。
　第２の構成によれば、プリチャージ部のスイッチング素子の閾値電圧に依存することなく、ゲート電圧を他のゲート線の電位に充電することができる。
　第３の構成は、第１の構成において、前記プリチャージ部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、一定周期ごとに、前記選択状態に対応する電位と前記非選択状態に対応する電位との間で切り替わる制御信号が供給されることとしてもよい。
　第２の構成のように、ゲート線の電位をプリチャージ部のスイッチング素子のドレイン端子に入力する場合、ゲート線の出力波形が鈍ると、プリチャージ部による充電能力が低下し、十分に内部配線を充電できなくなる場合がある。第３の構成によれば、プリチャージ部のスイッチング素子のドレイン端子には、一定周期ごとに、ゲート線の選択状態に対応する電位と非選択状態に対応する電位との間で切り替わる制御信号が入力される。そのため、第２の構成と比べ、ゲート線の出力波形に依存せずにプリチャージ部を動作させることができるので、プリチャージ部による充電能力の低下を抑制することができる。
　第４の構成は、第１の構成において、前記ゲート電圧放電部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、一定周期ごとに、前記選択状態に対応する電位と前記非選択状態に対応する電位との間で切り替わる制御信号が供給されることとしてもよい。
　第４の構成によれば、ゲート電圧放電部のスイッチング素子のドレイン端子に、一定周期ごとに、ゲート線の選択状態に対応する電位と非選択状態に対応する電位との間で切り替わる制御信号が入力されるため、ゲート線の非選択期間において適切なタイミングでゲート電圧を引き下げることができる。
　第５の構成は、第１の構成において、前記ゲート線放電部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、一定周期ごとに、前記選択状態に対応する電位と前記非選択状態に対応する電位との間で切り替わる制御信号が供給されることとしてもよい。
　第５の構成によれば、ゲート線放電部のスイッチング素子のソース端子に、一定周期ごとに、ゲート線の選択状態に対応する電位と非選択状態に対応する電位との間で切り替わる制御信号が入力されるため、ゲート線の非選択期間において適切なタイミングでゲート線を非選択状態にすることができる。
　第６の構成は、第１から第５のいずれかの構成において、前記出力部におけるスイッチング素子は、ソース端子が前記一のゲート線に接続され、ドレイン端子は、前記選択状態に対応する電位を示す直流電圧信号が供給されることとしてもよい。
　第６の構成によれば、出力部のスイッチング素子のドレイン端子には、ゲート線の選択状態に対応する電位を示す直流電圧信号が入力される。そのため、一定周期ごとに、選択状態に対応する電位と非選択状態に対応する電位とを繰り返す制御信号を入力する場合と比べ、出力部を動作させるための負荷及び消費電力を低減することができる。
　第７の構成は、第１から第５のいずれかの構成において、前記出力部のスイッチング素子は、ソース端子が前記一のゲート線に接続され、ドレイン端子は、前記選択状態及び前記非選択状態の一方に対応する電位を示す指示信号が供給されることとしてもよい。
　第７の構成によれば、出力部のスイッチング素子のドレイン端子には選択状態又は非選択状態に対応する電位を示す指示信号が入力されるため、任意のゲート線を選択状態に切り替えることができる。
　第８の構成は、第１から第７のいずれかの構成において、前記アクティブマトリクス基板に、前記複数のゲート線の各々と交差する複数のソース線が設けられ、前記駆動回路は、前記複数のゲート線と前記複数のソース線とで規定される表示領域に設けられていることとしてもよい。
　第８の構成によれば、駆動回路は表示領域に設けられているため、表示領域の外側に設けられる場合と比べ、アクティブマトリクス基板における額縁領域を小さくすることができる。また、表示領域に駆動回路を設けることで、駆動回路とゲート線及びソース線との間に寄生容量が生じるが、プリチャージ部、ゲート電圧放電部、及びゲート線放電部の少なくとも一のスイッチング素子がより確実に駆動されるので、駆動回路を安定して動作させることができ、シフトレジスタ回路の動作マージンを向上させることができる。
　本発明の一実施形態に係る表示装置は、第１から第８のいずれかのシフトレジスタ回路を備えるアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する（第９の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａと対向基板２０ｂとを挟むように、一対の偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
　図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに設けられた後述のシフトレジスタ回路（以下、ゲートドライバ）に制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線１３Ｇ（１）～１３Ｇ（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線１３Ｇと称する。アクティブマトリクス基板２０ａには、各ゲート線１３Ｇと交差するように複数のソース線１５Ｓが形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成し、各画素は、カラーフィルタのいずれかの色に対応している。
　図３は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図３では、便宜上、ソース線１５Ｓの図示を省略している。図３の例に示すように、アクティブマトリクス基板２０ａには、表示領域２０１の領域２０１ａと２０１ｂの各々に、ゲートドライバ１１Ａ、１１Ｂが設けられている。ゲートドライバ１１Ａは、ゲート線１３Ｇ（１）、１３Ｇ（３）、…１３Ｇ（Ｍ）の奇数行のゲート線１３Ｇに対して設けられ、配線１５Ｌを介して接続された複数の駆動回路１１を有する。また、ゲートドライバ１１Ｂは、ゲート線１３Ｇ（２）、１３Ｇ（４）、…１３Ｇ（Ｍ－１）の偶数行のゲート線１３Ｇに対して設けられ、配線１５Ｌを介して接続された複数の駆動回路１１を有する。
　図３に示すアクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域２０２には、端子部１２ｇが設けられている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号及び電源電圧信号等の信号は、配線１５Ｌを介して各駆動回路１１に供給される。駆動回路１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対し、選択状態と非選択状態の一方を示す電圧信号を出力する。以下の説明において、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
　また、アクティブマトリクス基板２０ａにおける額縁領域２０２には、ソースドライバ３とソース線１５Ｓ（図２参照）とを接続する端子部１２ｓが設けられている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓ（図２参照）にデータ信号を出力する。
　表示制御回路４は、制御信号として、２水平期間ごとに、電位がＨレベル（ＶＤＤ）とＬレベル（ＶＳＳ）とを繰り返す信号（以下、クロック信号）と、クロック信号のＨレベルと同じ電位の信号（以下、リセット信号）とを端子部１２ｇへ供給する。
　図４は、クロック信号の波形を例示した図である。本実施形態では、クロック信号として、位相が１／４周期ずつずれた４相のクロック信号ＣＫＡ、ＣＫＣ、ＣＫＢ、及びＣＫＤが端子部１２ｇへ供給される。なお、この例において、４相のクロック信号を用いるが、例えば、１水平走査期間毎にＨレベル（ＶＤＤ）とＬレベル（ＶＳＳ）とを繰り返し、位相が１／２周期ずれた２相のクロック信号等、位相が異なる複数のクロック信号を用いてもよい。
　（回路構成）
　次に、本実施形態における駆動回路１１の構成について説明する。図５は、ゲート線１３Ｇ（ｎ）を駆動する駆動回路１１(以下、駆動回路１１（ｎ）)の等価回路の一例を示す図である。
　図５に示すように、駆動回路１１（ｎ）は、スイッチング素子として、アルファベットＡ～Ｌで示す薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）（以下、ＴＦＴ－Ａ～ＴＦＴ－Ｌ）と、キャパシタＣｂｓｔとを有する。
　図５において、ＴＦＴ－Ｂのソース端子と、ＴＦＴ－Ａ、ＴＦＴ－Ｃ、及びＴＦＴ－Ｋのドレイン端子と、ＴＦＴ－Ｆのゲート端子と、キャパシタＣｂｓｔの一方の電極とが接続されている内部配線をｎｅｔＡと称する。また、ＴＦＴ－Ｇのソース端子と、ＴＦＴ－Ｈ、ＴＦＴ－Ｉ、及びＴＦＴ－Ｊのドレイン端子と、ＴＦＴ－Ｃのゲート端子とが接続されている内部配線をｎｅｔＢと称する。
　本実施形態において、駆動回路１１は、表示領域内に設けられるため、ｎｅｔＡとｎｅｔＢは、ソース線１５Ｓ（図２参照）や画素に設けられる他の素子との間で寄生容量Ｃｐａ、Ｃｐｂを各々有する。
　ＴＦＴ－Ａのドレイン端子はｎｅｔＡと接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ａは、リセット信号ＣＬＲの電位に応じて、ｎｅｔＡ（ｎ）をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｂのゲート端子には、ゲート線１３Ｇ（ｎ－２）を駆動する駆動回路１１（以下、駆動回路１１（ｎ－２））におけるｎｅｔＡ（以下、ｎｅｔＡ（ｎ－２））が接続され、ドレイン端子は、ゲート線１３Ｇ（ｎ－１）と接続され、ソース端子は、駆動回路１１（ｎ）におけるｎｅｔＡ（以下、ｎｅｔＡ（ｎ））と接続されている。ＴＦＴ－Ｂは、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）の電位を受け取る。なお、ゲート線１３Ｇ（１）を駆動する駆動回路１１におけるＴＦＴ－Ｂは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。
　つまり、この例において、駆動回路１１（ｎ）におけるＴＦＴ－Ｂのゲート端子は、ゲート線１３Ｇ（ｎ）の駆動タイミングより２水平走査期間前に駆動されるゲート線１３Ｇ（ｎ－２）に対して設けられた駆動回路１１（ｎ－２）のｎｅｔＡ（ｎ－２）の電位が入力される。ＴＦＴ－Ｂは、ｎｅｔＡ（ｎ－２）の電位に応じて、セット信号Ｓの電位をｎｅｔＡ（ｎ）に出力し、ｎｅｔＡ（ｎ）を充電（プリチャージ）する。
　ＴＦＴ－Ｃは、ゲート端子がｎｅｔＢ（ｎ）と接続され、ドレイン端子がｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｃは、ｎｅｔＢ（ｎ）の電位に応じて、ｎｅｔＡ（ｎ）をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｋは、ゲート端子が、ゲート線１３Ｇ（ｎ＋２）と接続され、ドレイン端子はｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｋは、ゲート線１３Ｇ（ｎ＋２）の電位に応じて、ｎｅｔＡ（ｎ）をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｆは、ゲート端子がｎｅｔＡ（ｎ）と接続され、ソース端子がゲート線１３Ｇ（ｎ）に接続され、ドレイン端子にクロック信号ＣＫＡが供給される。ＴＦＴ－Ｆは、ｎｅｔＡ（ｎ）の電位に応じて、クロック信号ＣＫＡの電位をゲート線１３Ｇ（ｎ）に出力してキャパシタＣｂｓｔを充電し、ゲート線１３Ｇ（ｎ）を選択状態に切り替える。なお、ＴＦＴ－Ｆは、比較的負荷の重いゲート線を駆動するため、チャネル幅を大きくする必要がある。図５に示す等価回路においては、ＴＦＴ－Ｆを１つのＴＦＴで表しているが、ＴＦＴ－Ｆは、複数のＴＦＴを接続して構成される。ＴＦＴ－Ｆの具体的な構成例は後述する。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線１３Ｇ（ｎ）と接続されている。キャパシタＣｂｓｔは、ＴＦＴ－Ｆから出力されるクロック信号ＣＫＡの電位に応じて、ｎｅｔＡ（ｎ）の電位を昇圧する。
　ＴＦＴ－Ｅは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｅは、リセット信号ＣＬＲの電位に応じて、ゲート線１３Ｇ（ｎ）の電位をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｄは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子にクロック信号ＣＫＢが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｄは、クロック信号ＣＫＢの電位に応じて、ゲート線１３Ｇ（ｎ）の電位をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｌは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子がゲート線１３Ｇ（ｎ＋２）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｌは、ゲート線１３Ｇ（ｎ＋２）の電位に応じて、ゲート線１３Ｇ（ｎ）の電位をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｇは、ゲート端子とドレイン端子とが接続され、ゲート端子とドレイン端子にクロック信号ＣＫＤが供給され、ソース端子がｎｅｔＢ（ｎ）に接続されている。ＴＦＴ－Ｇは、クロック信号ＣＫＤの電位に応じて、ｎｅｔＢ（ｎ）に、（クロック信号ＣＫＤのＨレベルの電位－閾値電圧）の電位を出力する。
　ＴＦＴ－Ｈは、ドレイン端子がｎｅｔＢ（ｎ）に接続され、ゲート端子にクロック信号ＣＫＣが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｈは、クロック信号ＣＫＣの電位に応じて、ｎｅｔＢ（ｎ）をＬレベル（ＶＳＳ）の電位に引き下げる。
　ＴＦＴ－Ｉは、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｉは、リセット信号ＣＬＲの電位に応じて、ｎｅｔＢ（ｎ）をＬレベル（ＶＳＳ）の電位に引き下げる。
　ＴＦＴ－Ｊは、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ゲート端子がゲート線１３Ｇ（ｎ―１）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｊは、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）の電位を受け取る。なお、ゲート線１３Ｇ（１）を駆動する駆動回路１１におけるＴＦＴ－Ｊは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。ＴＦＴ－Ｊは、セット信号Ｓの電位に応じて、ｎｅｔＢ（ｎ）をＬレベル（ＶＳＳ）の電位に引き下げる。
　つまり、本実施形態において、ＴＦＴ－Ｆは、ゲート線１３Ｇ（ｎ）に、選択状態に対応する選択電圧を出力する出力部として機能する。ＴＦＴ－Ｂは、ＴＦＴ－Ｆを動作させるための制御電圧をｎｅｔＡ（ｎ）に出力し、ｎｅｔＡ（ｎ）を充電するプリチャージ部として機能する。ＴＦＴ－ＦとキャパシタＣｂｓｔは、ｎｅｔＡ（ｎ）の電位を昇圧することにより、ＴＦＴ-Ｆのゲート電圧を昇圧する昇圧部として機能する。また、ＴＦＴ－Ａ、ＴＦＴ－Ｋ、及びＴＦＴ－Ｃは、ｎｅｔＡ（ｎ）の電位を引き下げるゲート電圧放電部として機能する。ＴＦＴ－Ｅ、ＴＦＴ－Ｄ、及びＴＦＴ－Ｌは、ゲート線１３Ｇに非選択電圧を出力するゲート線放電部として機能する。
　（配置例）
　次に、本実施形態における駆動回路１１の配置例について説明する。図６Ａ～図６Ｄは、駆動回路１１（ｎ）及び駆動回路１１（ｎ＋２）の配置例を示す模式図である。なお、図６Ａ～図６Ｄでは、便宜上、アルファベットＡ～Ｌのみ記載し、”ＴＦＴ－”の表記を省略しているが、Ａ～Ｌは、図５に示したＴＦＴ－Ａ～ＴＦＴ－Ｌに対応している。また、図６Ａ～６Ｄに示す各表示領域は、列２０１～２０４において連続しているものとする。
　図６Ａ～６Ｄに示すように、駆動回路１１（ｎ）を構成する各素子は、ゲート線１３Ｇ（ｎ－２）～１３Ｇ（ｎ）の各ゲート線の間に配置されている。また、駆動回路１１（ｎ＋２）を構成する各素子は、ゲート線１３Ｇ（ｎ）～１３Ｇ（ｎ＋２）の各ゲート線の間に配置されている。駆動回路１１（ｎ）は、ゲート線１３Ｇ（ｎ－１）、ゲート線１３Ｇ（ｎ）、及びゲート線１３Ｇ（ｎ＋２）と接続され、駆動回路１１（ｎ＋２）は、ゲート線１３Ｇ（ｎ＋１）、ゲート線１３Ｇ（ｎ＋２）、及び図示しないゲート線１３Ｇ（ｎ＋４）と接続されている。
　図６Ａ、６Ｂ、及び６Ｄに示すように、駆動回路１１（ｎ）と駆動回路１１（ｎ＋２）のＴＦＴ－Ｅ、ＴＦＴ－Ｉ、ＴＦＴ－Ｈ、ＴＦＴ－Ｇ、ＴＦＴ－Ｊ、ＴＦＴ－Ｃ、ＴＦＴ－Ａ、ＴＦＴ－Ｋ、ＴＦＴ－Ｄ、ＴＦＴ－Ｌは、電源電圧信号ＶＳＳを供給する配線１５Ｌを介して接続されている。また、図６Ａに示すように、これら駆動回路１１のＴＦＴ－Ｈ、ＴＦＴ－Ｇは、クロック信号ＣＫＣ、及びＣＫＤを各々供給する配線１５Ｌを介して接続されている。
　配線１５Ｌは、アクティブマトリクス基板２０ａにおけるソース線１５Ｓが形成されたソース層において、ソース線１５Ｓと略平行に設けられる。また、駆動回路１１におけるｎｅｔＡの配線は、ゲート線１３Ｇが形成されたゲート層において、ゲート線１３Ｇと略平行に設けられる。
　図６Ａ及び図６Ｂに示すように、電源電圧信号ＶＳＳを供給する配線１５Ｌは、ＴＦＴ－Ｅ、ＴＦＴ－Ｉ、ＴＦＴ－Ｈ、ＴＦＴ－Ｇ、ＴＦＴ－Ｊ、ＴＦＴ－Ｃ、ＴＦＴ－Ａ、ＴＦＴ－Ｋが配置された列とは異なる他の列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、これらＴＦＴが配置された画素まで引き回されている。また、図６Ｄにおいても、電源電圧信号ＶＳＳを供給する配線１５Ｌは、ＴＦＴ－Ｄ、ＴＦＴ－Ｌが配置された列とは異なる他の列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、これらＴＦＴが配置された画素まで引き回されている。
　また、図６Ａにおいて、駆動回路１１（ｎ）におけるＴＦＴ－Ｈのゲート端子はクロック信号ＣＫＣを供給する配線１５Ｌに接続され、駆動回路１１（ｎ＋２）におけるＴＦＴ－Ｈのゲート端子は、クロック信号ＣＫＤを供給する配線１５Ｌに接続されている。また、駆動回路１１（ｎ）におけるＴＦＴ－Ｇのゲート端子はクロック信号ＣＫＤを供給する配線１５Ｌに接続され、駆動回路１１（ｎ＋２）におけるＴＦＴ－Ｇのゲート端子は、クロック信号ＣＫＣを供給する配線１５Ｌに接続されている。
　また、図６Ｃに示すように、ＴＦＴ－Ｆは、３つのＴＦＴが並列に接続されて構成されている。接続されるＴＦＴの数はこれに限らず、１つ以上のＴＦＴが接続されていればよい。また、ＴＦＴ－Ｆ以外の他のＴＦＴ及びキャパシタＣｂｓｔについても、必要に応じて複数のＴＦＴ及びキャパシタを並列に接続して構成してもよい。
　図６Ｃにおいて、駆動回路１１（ｎ）における３つのＴＦＴ－Ｆの各ドレイン端子は、クロック信号ＣＫＡが供給される配線１５Ｌに接続されている。一方、駆動回路１１（ｎ＋２）における３つのＴＦＴの各ドレイン端子は、クロック信号ＣＫＢが供給される配線１５Ｌに接続されている。また、各ＴＦＴ－Ｆにクロック信号ＣＫＡ、ＣＫＢを供給する配線１５Ｌは、ＴＦＴ－Ｆが配置された列と異なる列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、各ＴＦＴ－Ｆが配置された画素まで引き回されている。
　このように、ゲートドライバ１１Ａ、１１Ｂにおける各駆動回路１１は、ゲートドライバにおいて隣接する駆動回路１１に供給されるクロック信号と逆位相のクロック信号が供給される。また、隣接するゲート線１３Ｇを駆動する駆動回路１１に供給されるクロック信号は互いに位相が１／４周期ずれている。例えば、駆動回路１１（ｎ）におけるＴＦＴ－Ｆのドレイン端子にクロック信号ＣＫＡが入力される場合、駆動回路１１（ｎ－２）及び駆動回路１１（ｎ＋２）におけるＴＦＴ－Ｆのドレイン端子にはクロック信号ＣＫＢが入力される。また、駆動回路１１（ｎ－１）におけるＴＦＴ－Ｆのドレイン端子にはクロック信号ＣＫＤ、駆動回路１１（ｎ＋１）におけるＴＦＴ－Ｆのドレイン端子には、クロック信号ＣＫＣが入力される。
　（動作例）
　次に、駆動回路１１の動作について説明する。図７は、駆動回路１１（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。
　駆動回路１１（ｎ）には、表示制御回路４から供給されるクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、及びＣＫＤが入力される。なお、図７では図示を省略しているが、１垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号ＣＬＲが表示制御回路４から各駆動回路１１に入力される。リセット信号ＣＬＲが入力されると、駆動回路１１（ｎ）におけるｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）、及びゲート線１３Ｇの電位はＬ（Low）レベルに遷移する。
　時刻ｔ１のタイミングで、ゲート線１３Ｇ（ｎ－１）が選択状態に切り替えられ、駆動回路１１（ｎ）のＴＦＴ－Ｂのドレイン端子に、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）のＨレベルの電位が入力される。ＴＦＴ－Ｂのゲート端子には、ｎｅｔＡ（ｎ－２）の電位が入力される。ｎｅｔＡ（ｎ－２）の電位は、時刻ｔ１より前にＨレベルとなっており、ＴＦＴ－Ｂは、時刻ｔ１においてオン状態となっている。ＴＦＴ－Ｂは、ｎｅｔＡ（ｎ－２）の電位がＬレベルに遷移する時刻ｔ２までオン状態となり、時刻ｔ１からｔ２の間、ｎｅｔＡ（ｎ）は、ゲート線１３Ｇ（ｎ－１）のＨレベルの電位（ＶＤＤ）にプリチャージされる。
　ＴＦＴ－Ｆのゲート端子には、ｎｅｔＡ（ｎ）のＨレベルの電位が入力され、オン状態となる。時刻ｔ１において、ＴＦＴ－Ｄのゲート端子にはクロック信号ＣＫＢのＨレベルの電位が入力されるため、ＴＦＴ－Ｄはオン状態となり、ゲート線１３Ｇ（ｎ）にＬレベルの電位（ＶＳＳ）が入力される。
　また、時刻ｔ１において、クロック信号ＣＫＤの電位はＨレベルであり、クロック信号ＣＫＣの電位はＬレベルである。これにより、ＴＦＴ－Ｇはオン状態、ＴＦＴ－Ｈはオフ状態となる。ＴＦＴ－Ｊのゲート端子には、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）のＨレベルの電位が入力され、ＴＦＴ－Ｊはオン状態になる。そのため、ｎｅｔＢ（ｎ）はＬレベルの電位に維持され、ＴＦＴ－Ｃはオフ状態となる。
　時刻ｔ２において、クロック信号ＣＫＡの電位がＨレベルとなり、ＴＦＴ－Ｆを介してクロック信号ＣＫＡのＨレベルの電位がゲート線１３Ｇ（ｎ）に入力される。ゲート線１３Ｇ（ｎ）の電位の上昇に伴って、ｎｅｔＡ（ｎ）とゲート線１３Ｇ（ｎ）の間に接続されたキャパシタＣｂｓｔにより、ｎｅｔＡ（ｎ）は、クロック信号ＣＫＡのＨレベルの電位よりも高い電位まで充電される。つまり、ｎｅｔＡ（ｎ）は、（プリチャージ電圧ＶＤＤ＋ＴＦＴ－Ｆの閾値電圧Ｖｔｈ）よりも高い電位に充電される。
　時刻ｔ２において、ゲート線１３Ｇ（ｎ－１）の電位はＨレベルであり、ＴＦＴ－Ｊはオン状態を維持する。時刻ｔ３において、クロック信号ＣＫＣの電位がＨレベルに遷移し、ＴＦＴ－Ｈがオン状態となる。そのため、時刻ｔ２からｔ４の間、ｎｅｔＢ（ｎ）はＬレベルの電位に維持される。
　また、時刻ｔ２において、クロック信号ＣＫＢの電位がＨレベルからＬレベルに遷移し、ＴＦＴ－Ｄはオフ状態となる。これにより、時刻ｔ２からｔ４において、ゲート線１３Ｇ（ｎ）に、クロック信号ＣＫＡのＨレベルの電位（選択電圧）が出力されてゲート線１３Ｇ（ｎ）が選択状態に切り替えられる。
　なお、ゲート線１３Ｇ（ｎ＋１）を駆動する駆動回路１１（ｎ＋１）は、ゲート線１３Ｇ（ｎ）をセット信号Ｓとして、駆動回路１１（ｎ）と同様に動作し、ゲート線１３Ｇ（ｎ＋１）は、時刻ｔ３のタイミングで選択状態に切り替えられる。また、ゲート線１３Ｇ（ｎ＋２）を駆動する駆動回路１１（ｎ＋２）は、ゲート線１３Ｇ（ｎ＋１）をセット信号Ｓとして、駆動回路１１（ｎ）と同様に動作し、ゲート線１３Ｇ（ｎ＋２）は、時刻ｔ４のタイミングで選択状態に切り替えられる。
　時刻ｔ４において、クロック信号ＣＫＢの電位がＨレベルに遷移し、ＴＦＴ－Ｄはオン状態となる。また、時刻ｔ４において、ゲート線１３Ｇ（ｎ＋２）の電位がＨレベルに遷移するため、ＴＦＴ-ＫとＴＦＴ-Ｌもオン状態となる。これにより、ＴＦＴ－Ｄ及びＴＦＴ－Ｌを介してゲート線１３Ｇ（ｎ）にＬレベルの電位が入力され、ゲート線１３Ｇ（ｎ）は非選択状態に切り替えられる。また、ＴＦＴ－Ｋを介してｎｅｔＡ（ｎ）にはＬレベルの電位が入力される。このとき、クロック信号ＣＫＣの電位はＨレベルであり、ＴＦＴ－Ｈはオン状態を維持するため、ｎｅｔＢ（ｎ）の電位はＬレベルに維持される。
　続いて、時刻ｔ５において、クロック信号ＣＫＤの電位がＨレベル、クロック信号ＣＫＣの電位がＬレベルに遷移すると、ＴＦＴ－Ｈはオフ状態、ＴＦＴ－Ｇはオン状態となる。これにより、ｎｅｔＢ（ｎ）は、クロック信号ＣＫＤのＨレベルの電位よりＴＦＴ－Ｇの閾値電圧分小さい電位に充電される。このとき、ＴＦＴ－Ｋ及びＴＦＴ－Ｌはオン状態となっており、ＴＦＴ－Ｃはオン状態となるため、ｎｅｔＡ（ｎ）とゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
　時刻ｔ６以降は、クロック信号ＣＫＢがＨレベルの電位となるタイミングで、ゲート線１３Ｇ（ｎ）は、ＴＦＴ－Ｄを介してＬレベルの電位に維持される。
　また、時刻ｔ６以降は、クロック信号ＣＫＤがＨレベルの電位となるタイミングで、ｎｅｔＢ（ｎ）の電位がＨレベルに充電され、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｃを介してＬレベルの電位に維持される。
　つまり、ｎｅｔＢ（ｎ）は、ＴＦＴ－Ｃを介してｎｅｔＡ（ｎ）の電位をＬレベルに維持するためのものである。ただし、ゲート線１３Ｇ（ｎ）を選択状態に切り替える際、ＴＦＴ－Ｃはオフ状態である必要がある。そのため、ゲート線１３Ｇ（ｎ）の非選択期間に、クロック信号ＣＫＤの電位に応じてＴＦＴ－Ｃがオン状態となるように、駆動回路１１（ｎ）は構成されている。また、ＴＦＴ－Ｆは、クロック信号ＣＫＡを供給する配線１５Ｌとの間で寄生容量を持つ。そのため、ｎｅｔＡ（ｎ）をＬレベルの電位に保持する期間に、その寄生容量を介してｎｅｔＡ（ｎ）にクロック信号ＣＫＡに同期したノイズが入る。このノイズを回避するため、クロック信号ＣＫＡの電位がＨレベルとなるタイミングでＴＦＴ－Ｃがオン状態となるように、クロック信号ＣＫＤと同じタイミングでｎｅｔＢ（ｎ）の電位をＨレベルに遷移させている。
　ここで、図８に、ダイオード接続されたＴＦＴ－Ｂを用いた従来の駆動回路１００（ｎ）の等価回路を示す。図８に示す駆動回路１００（ｎ）は、ＴＦＴ－Ｂのゲート端子及びドレイン端子に、ゲート線１３Ｇ（ｎ－２）の電位を入力する点を除き、駆動回路１１（ｎ）と同じ構成である。
　図９の（ａ）は、表示領域の外側に駆動回路１００（ｎ）を配置した場合の、ｎｅｔＡ（ｎ）のプリチャージ期間Ｔｐと、ゲート線１３Ｇ（ｎ）の選択期間ＴｓにおけるｎｅｔＡ（ｎ）の電位変化を表した図である。また、図９の（ｂ）は、表示領域内に駆動回路１００（ｎ）を配置した場合の、ｎｅｔＡ（ｎ）のプリチャージ期間Ｔｐと、ゲート線１３Ｇ（ｎ）の選択期間ＴｓにおけるｎｅｔＡ（ｎ）の電位変化を表した図である。
　図９の（ａ）に示すように、表示領域外に設けられた駆動回路１００（ｎ）では、プリチャージ期間Ｔｐにおいて、ゲート線１３Ｇ（ｎ－２）のＨレベルの電位（ＶＤＤ）よりＴＦＴ－Ｂの閾値電圧（Ｖｔｈ（Ｂ））分だけ小さい電位（ＶＤＤ－Ｖｔｈ（Ｂ））が、ｎｅｔＡ（ｎ）にプリチャージされる。選択期間Ｔｓでは、ＴＦＴ－Ｆを介してクロック信号ＣＫＡのＨレベルの電位がゲート線１３Ｇ（ｎ）に入力され、キャパシタＣｂｓｔによって、ｎｅｔＡ（ｎ）の電位は、プリチャージ電圧よりも高い電位（ＶＤＤ＋α）まで突き上げられる。
　一方、表示領域内に駆動回路１００（ｎ）を設ける場合、駆動回路１００（ｎ）は、表示領域に設けられたソース線１５Ｓ等の他の素子との間に寄生容量を持ち、ｎｅｔＡ（ｎ）の寄生容量は、表示領域外に設ける場合よりも大きくなる。その結果、キャパシタＣｂｓｔを介したｎｅｔＡ（ｎ）の電位の上昇効率が低下し、図９の（ｂ）に示すように、選択期間ＴｓにおけるｎｅｔＡ（ｎ）の電位（ＶＤＤ＋β（β＜α））は、表示領域の外側に駆動回路１００（ｎ）を配置する場合よりも小さくなる。これにより、ＴＦＴ－Ｆのゲート電圧が低下し、駆動回路を安定して動作させることができず、ゲートドライバの動作マージンが低下する。
　これに対し、上述した第１実施形態では、ＴＦＴ－Ｂのゲート端子にｎｅｔＡ（ｎ－２）の電位を入力し、ドレイン端子にゲート線１３Ｇ（ｎ－１）の電位をセット信号として入力する。これにより、図９の（ｃ）に示すように、プリチャージ期間ＴｐにおけるｎｅｔＡ（ｎ）のプリチャージ電圧は、ＴＦＴ－Ｂの閾値電圧分だけ低下することなく、ゲート線１３Ｇ（ｎ）のＨレベルの電位（ＶＤＤ）となる。これにより、表示領域内に設けた駆動回路１１（ｎ）のｎｅｔＡ（ｎ）の寄生容量の影響によってｎｅｔＡ（ｎ）の電位の上昇効率が低下しても、選択期間ＴｓにおけるｎｅｔＡ（ｎ）の電位を図９の（ａ）と同等以上まで引き上げることができ、駆動回路を安定して動作させ、ゲートドライバの動作マージンを向上させることができる。
＜第１実施形態の応用例＞
　上述した第１実施形態では、駆動回路１１（ｎ）のＴＦＴ－Ｂに入力されるセット信号Ｓとしてゲート線１３Ｇ（ｎ－１）の電位を入力する例について説明した。本応用例では、ＴＦＴ－Ｂに入力されるセット信号Ｓとしてクロック信号を入力する例について説明する。以下の説明において、第１実施形態と異なる構成について説明する。
　（回路構成）
　図１０は、本応用例における駆動回路１１０の等価回路を例示した図である。図１０に示すように、ゲート線１３Ｇ（ｎ）を駆動する駆動回路１１０（ｎ）は、ＴＦＴ－Ｂのドレイン端子に、クロック信号ＣＫＤが入力される点を除き、駆動回路１１（ｎ）と同じ構成を有する。
　（配置例）
　図１１は、表示領域における駆動回路１１０（ｎ）と、ゲート線１３Ｇ（ｎ＋２）を駆動する駆動回路１１０（ｎ＋２）のＴＦＴ－Ｂの接続例を示す模式図である。なお、図１１では、便宜上、”ＴＦＴ－”の表記を省略しているが、図１１においてアルファベットで示すＴＦＴは、図１０における同じアルファベットが付されたＴＦＴと対応している。図１１に示すように、駆動回路１１０（ｎ）におけるＴＦＴ－Ｂのドレイン端子は、クロック信号ＣＫＤが供給される配線１５Ｌに接続されている。また、駆動回路１１０（ｎ＋２）におけるＴＦＴ－Ｂのドレイン端子は、クロック信号ＣＫＤと逆位相のクロック信号ＣＫＣが供給される配線１５Ｌに接続されている。
　（動作例）
　図１２は、駆動回路１１０（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。以下、第１実施形態と異なる動作について説明する。
　時刻ｔ１において、クロック信号ＣＫＤの電位はＨレベルとなり、このときＴＦＴ－Ｂはオン状態となっているため、ＴＦＴ－Ｂを介してｎｅｔＡ（ｎ）にクロック信号ＣＫＤのＨレベル（ＶＤＤ）の電位がプリチャージされる。なお、クロック信号ＣＫＤは、２水平走査期間ごとにＨレベルに遷移するが、ＴＦＴ－Ｂは、ｎｅｔＡ（ｎ－２）の電位がＨレベルとなっている期間以外はオフ状態となるため、時刻ｔ２以降は、ＴＦＴ－Ｂを介して、クロック信号ＣＫＤのＨレベルの電位がｎｅｔＡ（ｎ）に入力されない。
　ゲート線１３Ｇは、寄生容量が比較的大きく、ゲート線１３Ｇの出力波形は鈍りやすい。そのため、第１実施形態のように、ＴＦＴ－Ｂのドレイン端子に、ゲート線１３Ｇ（ｎ－１）の電位を入力すると、ゲート線１３Ｇ（ｎ－１）の出力波形の鈍りの影響を受け、ＴＦＴ－Ｂを介してｎｅｔＡ（ｎ）をプリチャージする能力が低下する。また、駆動回路１１０における各ＴＦＴの劣化に伴って、ゲート線１３Ｇの出力波形の鈍りは次第に大きくなる。その結果、ｎｅｔＡ（ｎ）をプリチャージする能力がより低下し、駆動回路の動作が不安定になる。第１実施形態の応用例では、ＴＦＴ－Ｂのドレイン端子にクロック信号を入力するため、ゲート線１３Ｇの出力波形の鈍りの程度に関係なく、ｎｅｔＡを適切にプリチャージすることができる。
＜第２実施形態＞
　上述の第１実施形態とその応用例では、ｎｅｔＡのプリチャージ電圧の低下を抑制し、ゲートドライバの動作マージンを向上させる例を説明した。ゲートドライバの動作マージンの低下の要因として、ゲート線を非選択期間に切り替える際のｎｅｔＡの電位の引き下げが不十分であることが挙げられる。特に、表示領域内にゲートドライバを配置する場合には、表示領域内に配置されたソース線１５Ｓや配線１５Ｌ等の素子との間に生じる寄生容量の影響を受け、ｎｅｔＡを確実にＬレベルに引き下げることができないことがある。本実施形態では、ゲートドライバの動作マージンを向上させるべく、ゲート線を非選択状態に遷移させる際にｎｅｔＡの電位の引き下げをより確実に行う例を説明する。以下、第１実施形態と異なる構成について説明する。
　（回路構成）
　図１３は、本実施形態における駆動回路１１１の等価回路を示す図である。図１３に示すように、ゲート線１３Ｇ（ｎ）を駆動する駆動回路１１１（ｎ）は、ｎｅｔＡ（ｎ）のプリチャージ用のＴＦＴ－Ｂは、ダイオード接続されている。ＴＦＴ－Ｂのゲート端子とドレイン端子には、ゲート線１３Ｇ（ｎ－２）の電位が入力される。また、ＴＦＴ－Ｋのゲート端子には、ゲート線１３Ｇ（ｎ＋２）を駆動する駆動回路１１１（ｎ＋２）におけるｎｅｔＡ（ｎ＋２）の電位が入力され、ドレイン端子には、クロック信号ＣＫＡの電位が入力される。
　（配置例）
　図１４Ａ及び１４Ｂは、表示領域における駆動回路１１１（ｎ）と、駆動回路１１１（ｎ＋２）のＴＦＴ－Ｋ、及びＴＦＴ－Ｂの接続例を示す模式図である。なお、図１４及び１４Ｂでは、便宜上、”ＴＦＴ－”の表記を省略しているが、図１４Ａ及び１４Ｂにおいてアルファベットで示すＴＦＴは、図１３における同じアルファベットが付されたＴＦＴと対応している。
　図１４Ａに示すように、駆動回路１１１（ｎ）におけるＴＦＴ－Ｋのゲート端子は、ｎｅｔＡ（ｎ＋２）に接続され、駆動回路１１１（ｎ＋２）におけるＴＦＴ－Ｋのゲート端子は、ｎｅｔＡ（ｎ＋４）に接続されている。駆動回路１１１（ｎ）におけるＴＦＴ－Ｋのドレイン端子は、クロック信号ＣＫＡを供給する配線１５Ｌに接続され、駆動回路１１１（ｎ＋２）におけるＴＦＴ－Ｋのドレイン端子は、クロック信号ＣＫＢを供給する配線１５Ｌに接続されている。
　また、図１４Ｂに示すように、駆動回路１１１（ｎ）におけるＴＦＴ－Ｂのゲート端子とドレイン端子は、ゲート線１３Ｇ（ｎ－２）に接続され、駆動回路１１１（ｎ＋２）におけるＴＦＴ－Ｂのゲート端子とドレイン端子は、ゲート線１３Ｇ（ｎ）に接続されている。
　（動作例）
　図１５は、駆動回路１１１（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。以下、第１実施形態と異なる動作について説明する。
　図１５に示す時刻ｔ０からｔ２において、ゲート線１３Ｇ（ｎ－２）が選択状態となり、駆動回路１１１（ｎ）におけるＴＦＴ－Ｂのゲート端子とドレイン端子に、ゲート線１３Ｇ（ｎ－２）のＨレベルの電位が入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡ（ｎ）に、ＴＦＴ－Ｂを介して、ゲート線１３Ｇ（ｎ－２）のＨレベルの電位よりＴＦＴ－Ｂの閾値電圧だけ小さい電位がプリチャージされる。
　図１５に示す時刻ｔ２からｔ４において、クロック信号ＣＫＡのＨレベルの電位がＴＦＴ－Ｆを介してゲート線１３Ｇ（ｎ）に入力される。ｎｅｔＡ（ｎ）の電位は、キャパシタＣｂｓｔを介してクロック信号ＣＫＡのＨレベルよりも高い電位まで突き上げられ、このｎｅｔＡ（ｎ）の電位がＴＦＴ－Ｆのゲート端子に入力され、ゲート線１３Ｇ（ｎ）にクロック信号ＣＫＡのＨレベルの電位が入力されて選択状態となる。
　駆動回路１１１（ｎ）におけるＴＦＴ－Ｊは、ゲート線１３Ｇ（ｎ－１）の電位がＨレベルとなる時刻ｔ１から時刻ｔ３の期間にオン状態となり、ＴＦＴ－Ｈは、クロック信号ＣＫＣの電位がＨレベルとなる時刻ｔ３から時刻ｔ５の期間にオン状態となる。これにより、時刻ｔ１から時刻ｔ５において、ｎｅｔＢ（ｎ）は、Ｌレベルの電位に維持される。
　図１５に示すように、ｎｅｔＡ（ｎ＋１）は、時刻ｔ１にプリチャージが開始され、時刻ｔ３に、ゲート線１３Ｇ（ｎ＋１）は選択状態に切り替えられる。また、ｎｅｔＡ（ｎ＋２）は、時刻ｔ２でプリチャージが開始され、時刻ｔ４に、ゲート線１３Ｇ（ｎ＋２）は選択状態に切り替えられる。
　時刻ｔ４において、ｎｅｔＡ（ｎ＋２）の電位がＨレベルに遷移すると、ＴＦＴ－Ｋがオン状態となる。このとき、クロック信号ＣＫＡの電位はＬレベルであるため、ｎｅｔＡ（ｎ）の電位は、ＴＦＴ－Ｋを介してＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に引き下げられる。また、ＴＦＴ－Ｌのゲート端子にゲート線１３Ｇ（ｎ＋２）のＨレベルの電位が入力され、ＴＦＴ－Ｌがオン状態となるため、ゲート線１３Ｇ（ｎ）はＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）の電位に遷移する。
　時刻ｔ６以降は、ｎｅｔＡ（ｎ＋２）の電位がＬレベルとなるため、ＴＦＴ－Ｋはオフ状態となるが、クロック信号ＣＫＤの電位がＨレベルとなるタイミングで、ｎｅｔＢ（ｎ）の電位がＨレベルとなり、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｃを介してＬレベルの電位に維持される。
　上述した第２実施形態では、ｎｅｔＡ（ｎ）をＬレベルに引き下げるＴＦＴ－Ｋのゲート端子に、ｎｅｔＡ（ｎ＋２）が接続される。駆動回路１１１におけるｎｅｔＡは、ゲート線１３Ｇの選択期間において、キャパシタＣｂｓｔを介して選択電圧よりも高い電位まで突き上げられる。そのため、ＴＦＴ－Ｋのゲート電圧が向上し、ＴＦＴ－Ｋのドレイン端子からソース端子へと流れる電流値が大きくなり、ＴＦＴ－Ｋの駆動力が向上する。その結果、表示領域内に駆動回路１１１を配置することにより、ｎｅｔＡに寄生容量Ｃｐａが生じても、ゲート線１３Ｇの非選択期間の遷移時に、ＴＦＴ－Ｋを介してｎｅｔＡの電位を十分引き下げることができ、駆動回路１１１を安定して動作させることができる。
＜第３実施形態＞
　上述した第２実施形態では、ゲートドライバの動作マージンを向上させるべく、ゲート電圧放電部として機能するＴＦＴ－Ｋのゲート端子に、他の駆動回路のｎｅｔＡを接続し、ＴＦＴ－Ｋの駆動力を向上させる例を説明した。本実施形態では、ゲート線の非選択期間の遷移時におけるゲート線の放電を強化し、ゲートドライバの動作マージンの向上を図る。以下、第２実施形態と異なる構成について説明する。
　（回路構成）
　図１６は、本実施形態における駆動回路１１２の等価回路を例示した図である。図１６に示すように、ゲート線１３Ｇ（ｎ）を駆動する駆動回路１１２（ｎ）において、ｎｅｔＡ（ｎ）の電位を引き下げるためのＴＦＴ－Ｋは、ゲート端子にゲート線１３Ｇ（ｎ＋２）が接続され、ドレイン端子にｎｅｔＡ（ｎ）が接続され、ソース端子に電源電圧信号ＶＳＳが入力されている。また、ゲート線１３Ｇ（ｎ）に非選択電圧を出力するＴＦＴ－Ｌは、ゲート端子に、駆動回路１１２（ｎ＋２）におけるｎｅｔＡ（ｎ＋２）が接続され、ドレイン端子にクロック信号ＣＫＡが入力され、ソース端子にゲート線１３Ｇ（ｎ）が接続されている。
　（配置例）
　図１７Ａ及び１７Ｂは、表示領域における駆動回路１１２（ｎ）と、駆動回路１１２（ｎ＋２）のＴＦＴ－Ｋ、及びＴＦＴ－Ｌの接続例を示す模式図である。なお、図１７Ａ及び１７Ｂでは、便宜上、”ＴＦＴ－”の表記を省略しているが、図１７Ａ及び１７Ｂにおいてアルファベットで示すＴＦＴは、図１６における同じアルファベットが付されたＴＦＴと対応している。
　図１７Ａに示すように、駆動回路１１２（ｎ）におけるＴＦＴ－Ｋのゲート端子は、ゲート線１３Ｇ（ｎ＋２）に接続され、駆動回路１１２（ｎ＋２）におけるＴＦＴ－Ｋのゲート端子は、ゲート線１３Ｇ（ｎ＋４）に接続されている。駆動回路１１２（ｎ）と駆動回路１１２（ｎ＋２）におけるＴＦＴ－Ｋのソース端子は、電源電圧信号ＶＳＳを供給する配線１５Ｌに接続されている。
　また、図１７Ｂに示すように、駆動回路１１２（ｎ）におけるＴＦＴ－Ｌのゲート端子は、ｎｅｔＡ（ｎ＋２）に接続され、ドレイン端子は、クロック信号ＣＫＡを供給する配線１５Ｌに接続されている。駆動回路１１２（ｎ＋２）におけるＴＦＴ－Ｌのゲート端子は、ｎｅｔＡ（ｎ＋４）に接続され、ドレイン端子は、クロック信号ＣＫＢを供給する配線１５Ｌに接続されている。
　（動作例）
　次に、駆動回路１１２（ｎ）の動作について説明する。図１８は、駆動回路１１２（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。以下、第２実施形態と異なる駆動回路１１２（ｎ）の動作について、図１８及び図１６を用いて説明する。
　図１８に示す時刻ｔ４において、ｎｅｔＡ（ｎ＋２）の電位がＨレベルに遷移し、ゲート線１３Ｇ（ｎ＋２）が選択状態に遷移すると、ＴＦＴ－ＬとＴＦＴ－Ｋがオン状態となる。このとき、クロック信号ＣＫＡの電位はＬレベルであるため、ゲート線１３Ｇ（ｎ）は、ＴＦＴ－Ｌを介してＬレベル（ＶＳＳ）の電位が印加される。また、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｋを介してＬレベル（ＶＳＳ）の電位に引き下げられる。
　時刻ｔ６以降は、ｎｅｔＡ（ｎ＋２）の電位がＬレベルとなるため、ＴＦＴ－Ｌはオフ状態となるが、クロック信号ＣＫＢの電位がＨレベルとなるタイミングで、ＴＦＴ－Ｄがオン状態となり、ＴＦＴ－Ｄを介して、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。また、時刻ｔ６以降、ゲート線１３Ｇ（ｎ＋２）の電位はＬレベルとなり、ＴＦＴ－Ｋはオフ状態となるが、クロック信号ＣＫＤの電位がＨレベルとなるタイミングで、ｎｅｔＢ（ｎ）はＴＦＴ－Ｇを介してＨレベルの電位が入力される。これにより、ＴＦＴ－Ｃがオン状態となり、ｎｅｔＡ（ｎ）はＬレベルの電位に維持される。
　表示領域内に駆動回路１１２を配置する場合、クロック信号や電源電圧信号を供給するための配線１５Ｌが画素に設けられるため、表示領域外に駆動回路１１２を配置する場合と比べて、配線１５Ｌとゲート線１３Ｇとの間の寄生容量が増加し、ゲート線１３Ｇを非選択状態に遷移させる際、ゲート線１３Ｇを確実に非選択状態にできない場合がある。上述の第３実施形態では、ゲート線１３Ｇ（ｎ）に非選択電圧を出力するＴＦＴ－Ｌのゲート端子にｎｅｔＡ（ｎ＋２）を接続してＴＦＴ－Ｌのゲート電圧を向上させ、ＴＦＴ－Ｌの駆動力を上げることができるので、ゲート線を非選択状態に遷移させる期間に、ゲート線１３Ｇ（ｎ）をより確実に非選択状態に遷移させることができる。
＜第４実施形態＞
　上述した第１実施形態から第３実施形態では、出力部として機能するＴＦＴのドレイン端子と、ゲート線放電部として機能するＴＦＴのドレイン端子にクロック信号を入力し、クロック信号を用いてゲート線を充電する例を説明した。本実施形態では、Ｈレベル（ＶＤＤ）の直流電圧信号を用いて充電する例について説明する。
　（回路構成）
　図１９は、本実施形態における駆動回路１１３の等価回路を例示した図である。図１９に示すように、ゲート線１３Ｇ（ｎ）を駆動する駆動回路１１３（ｎ）は、以下の点において、第１実施形態の応用例の駆動回路と異なっている。
　駆動回路１１３（ｎ）は、ＴＦＴ－Ｐ、内部配線ｎｅｔＣ（ｎ）、ＴＦＴ－Ｎ、及びＴＦＴ－Ｍを備える。
　ｎｅｔＣ（ｎ）は、ＴＦＴ－Ｆのソース端子、キャパシタＣｂｓｔ、ＴＦＴ－Ｅのドレイン端子、ＴＦＴ－Ｄのドレイン端子が接続されており、ｎｅｔＣ（ｎ）の電位Ｒ（ｎ）は、駆動回路１１３（ｎ－２）のＴＦＴ－Ｌのゲート端子に入力される。
　ＴＦＴ－Ｆは、ｎｅｔＡ（ｎ）の電位に応じて、クロック信号ＣＫＡの電位をｎｅｔＣ（ｎ）に出力し、キャパシタＣｂｓｔを充電する。
　ＴＦＴ－Ｅは、ゲート端子に入力されるリセット信号ＣＬＲの電位に応じて、ｎｅｔＣ（ｎ）をＬレベルの電位に引き下げる。
　ＴＦＴ－Ｄは、ゲート端子に入力されるクロック信号ＣＫＢの電位に応じて、ｎｅｔＣ（ｎ）をＬレベルの電位に引き下げる。
　ＴＦＴ－Ｌは、ゲート端子に、ゲート線１３Ｇ（ｎ＋２）を駆動する駆動回路１１３（ｎ＋２）におけるｎｅｔＣの電位Ｒ（ｎ＋２）が入力される。ＴＦＴ－Ｌは、電位Ｒ（ｎ＋２）に応じて、ゲート線１３Ｇ（ｎ）に非選択電圧を印加し、Ｌレベルの電位に引き下げる。
　ＴＦＴ－Ｎは、ゲート端子にリセット信号ＣＬＲが入力され、ドレイン端子にゲート線１３Ｇ（ｎ）が接続され、ソース端子に電源電圧信号ＶＳＳが入力される。ＴＦＴ－Ｎは、リセット信号ＣＬＲの電位に応じて、ゲート線１３Ｇ（ｎ）に非選択電圧を印加し、Ｌレベルの電位に引き下げる。
　ＴＦＴ－Ｍは、ゲート端子にｎｅｔＢ（ｎ）が接続され、ドレイン端子にゲート線１３Ｇ（ｎ）が接続され、ソース端子に電源電圧信号ＶＳＳが入力される。ＴＦＴ－Ｍは、ｎｅｔＢ（ｎ）の電位に応じて、ゲート線１３Ｇ（ｎ）に非選択電圧を印加し、Ｌレベルの電位に引き下げる。
　ＴＦＴ－Ｐは、ゲート端子がｎｅｔＡ（ｎ）と接続され、ドレイン端子にＨレベル（ＶＤＤ）の直流電圧信号が入力され、ソース端子がゲート線１３Ｇ（ｎ）に接続されている。ＴＦＴ－Ｐは、ｎｅｔＡ（ｎ）の電位に応じて、ゲート線１３Ｇ（ｎ）をＨレベル（ＶＤＤ）の電位に充電し、選択状態に切り替える。
　つまり、本実施形態において、ＴＦＴ－Ｐは出力部として機能し、ＴＦＴ－ＦとキャパシタＣｂｓｔは昇圧部として機能する。また、ＴＦＴ－Ｌ、ＴＦＴ－Ｍ、ＴＦＴ－Ｎは、ゲート線放電部として機能する。
　（配置例）
　次に、本実施形態における駆動回路の表示領域における配置例について説明する。図２０Ａ～２０Ｆは、表示領域における駆動回路１１３（ｎ）と駆動回路１１３（ｎ＋２）の配置例を示す模式図である。図２０Ａ～２０Ｆは、列２１１～２１５において連続しているものとする。また、各図では、便宜上、”ＴＦＴ”の表記を省略しているが、Ａ～Ｎ、Ｐが付されたＴＦＴは、図１９に示すＴＦＴ－Ａ～ＴＦＴ－Ｎ、及びＴＦＴ－Ｐを示している。以下、主に、第１実施形態の応用例と異なる構成の配置について説明する。
　図２０Ａ～２０Ｆにおいて、駆動回路１１３（ｎ）の各素子は、ゲート線１３Ｇ（ｎ）からゲート線１３Ｇ（ｎ－２）の間に配置され、駆動回路１１３（ｎ＋２）の各素子は、ゲート線１３Ｇ（ｎ＋２）からゲート線１３Ｇ（ｎ）の間に配置されている。
　図２０Ａに示すように、駆動回路１１３（ｎ）及び駆動回路１１３（ｎ＋２）の各々におけるＴＦＴ－ＮとＴＦＴ－Ｉは、各ゲート端子に、リセット信号ＣＬＲを供給する配線１５Ｌが接続されている。また、図２０Ｂに示すように、駆動回路１１３（ｎ）におけるＴＦＴ－Ｍのゲート端子は、ｎｅｔＢ（ｎ）と接続され、駆動回路１１３（ｎ＋２）におけるＴＦＴ－Ｍのゲート端子は、ｎｅｔＢ（ｎ＋２）と接続されている。また、駆動回路１１３（ｎ）及び駆動回路１１３（ｎ＋２）の各々におけるＴＦＴ－Ｍのソース端子は、図２０Ａに配置された電源電圧信号ＶＳＳを供給する配線１５Ｌに接続されている。
　本実施形態では、図２０Ｃに示すように、出力部として機能するＴＦＴ－Ｐは、３つのＴＦＴ－Ｐを並列に接続して構成される。図２０Ｃにおいて、Ｈレベル（ＶＤＤ）の直流電圧信号を供給する配線１５Ｌは、各ＴＦＴ－Ｐが配置された画素まで引き回され、各ＴＦＴ－Ｐのドレイン端子と接続されている。
　また、図２０Ｄに示すように、本実施形態では、ゲート線放電部として機能するＴＦＴ－Ｌは、３つのＴＦＴ－Ｌを並列に接続して構成される。図２０Ｄ及び図２０Ｅに示すように、駆動回路１１３（ｎ）における各ＴＦＴ－Ｌのゲート端子は、駆動回路１１３（ｎ＋２）におけるｎｅｔＣ（ｎ＋２）と接続され、ｎｅｔＣ（ｎ＋２）の電位Ｒ（ｎ＋２）が入力される。また、駆動回路１１３（ｎ＋２）における各ＴＦＴ－Ｌのゲート端子は、図示しない駆動回路１１３（ｎ＋４）におけるｎｅｔＣ（ｎ＋４）と接続され、ｎｅｔＣ（ｎ＋４）の電位Ｒ（ｎ＋４）が入力される。また、図２０Ｄに示すように、Ｌレベル（ＶＳＳ）の直流電圧信号を供給する配線１５Ｌは、駆動回路１１３（ｎ）及び駆動回路１１３（ｎ＋２）における各ＴＦＴ－Ｌが配置された画素まで引き回され、各ＴＦＴ－Ｌのソース端子と接続されている。
　本実施形態では、図２０Ｅに示すように、昇圧部として機能するＴＦＴ－Ｆは１つのＴＦＴで構成される例を説明するが、ＴＦＴ－Ｆは、複数のＴＦＴを並列に接続して構成されていてもよい。図２０Ｅにおいて、駆動回路１１３（ｎ）におけるＴＦＴ－Ｆのソース端子及びキャパシタＣｂｓｔの一方の電極が接続されたｎｅｔＣ（ｎ）は、図示しない駆動回路１１３（ｎ－２）におけるＴＦＴ－Ｌのゲート端子に接続され、そのゲート端子に電位Ｒ（ｎ）が入力される。また、図２０Ｆに示すように、駆動回路１１３（ｎ）におけるＴＦＴ－Ｅ及びＴＦＴ－Ｄのドレイン端子は、キャパシタＣｂｓｔの一方の電極と接続されたｎｅｔＣ（ｎ）に接続される。駆動回路１１３（ｎ＋２）におけるＴＦＴ－Ｅ及びＴＦＴ－Ｄのドレイン端子も同様に、キャパシタＣｂｓｔの一方の電極と接続されたｎｅｔＣ（ｎ＋２）に接続される。
　（動作例）
　次に、駆動回路１１３（ｎ）の動作について説明する。図２１は、駆動回路１１３（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。以下、第１実施形態の応用例と異なる動作について、図２１及び図１９を用いて説明する。
　時刻ｔ１において、クロック信号ＣＫＤの電位はＨレベルとなり、ｎｅｔＡ（ｎ－２）の電位はＨレベルとなっている。そのため、時刻ｔ１においてＴＦＴ－Ｂはオン状態となっており、ＴＦＴ－Ｂを介してｎｅｔＡ（ｎ）にクロック信号ＣＫＤのＨレベル（ＶＤＤ）の電位がプリチャージされる。これにより、ＴＦＴ－Ｐはオン状態となり、ＴＦＴ－Ｐを介して、ゲート線１３Ｇ（ｎ）は、（ＶＤＤ－ＴＦＴ－Ｐの閾値電圧）の電位に充電される。また、このとき、ＴＦＴ－Ｆもオン状態となるが、クロック信号ＣＫＡの電位はＬレベルであるため、ｎｅｔＣ（ｎ）の電位Ｒ（ｎ）はＬレベルに維持される。
　時刻ｔ２において、クロック信号ＣＫＡの電位がＨレベルとなる。ＴＦＴ－Ｆは、時刻ｔ１においてオン状態となっており、ｎｅｔＣ（ｎ）に、ＴＦＴ－Ｆを介してクロック信号ＣＫＡのＨレベルの電位が入力される。そして、ｎｅｔＣ（ｎ）の電位の上昇に伴い、プリチャージされたｎｅｔＡ（ｎ）の電位は、キャパシタＣｂｓｔを介して突き上げられ、（ＶＤＤ＋ＴＦＴ－Ｐの閾値電圧）よりも大きい電位に充電される（以下、本チャージと称する）。これにより、ＴＦＴ－Ｐに閾値電圧より大きいゲート電圧が印加され、ＴＦＴ－Ｐを介してＨレベル（ＶＤＤ）の電位がゲート線１３Ｇ（ｎ）に入力され、時刻ｔ２から時刻ｔ４の期間、ゲート線１３Ｇ（ｎ）は選択状態となる。
　時刻ｔ４において、駆動回路１１３（ｎ＋２）におけるｎｅｔＣ（ｎ＋２）の電位Ｒ（ｎ＋２）がＨレベルになると、駆動回路１１３（ｎ）におけるＴＦＴ－Ｋ及びＴＦＴ－Ｌはオン状態となる。これにより、ｎｅｔＡ（ｎ）の電位は、ＴＦＴ－Ｋを介してＬレベル（ＶＳＳ）に引き下げられ、ゲート線１３Ｇ（ｎ）に、ＴＦＴ－Ｌを介してＬレベル（ＶＳＳ）の電位が印加される。
　時刻ｔ６以降は、電位Ｒ（ｎ＋２）がＬレベルとなるため、ＴＦＴ－Ｋ及びＴＦＴ－Ｌはオフ状態となるが、クロック信号ＣＫＤの電位がＨレベルとなるタイミングで、ｎｅｔＢ（ｎ）はＨレベルの電位が入力されるので、ｎｅｔＡ（ｎ）はＴＦＴ－Ｃを介してＬレベルの電位に維持され、ゲート線１３Ｇ（ｎ）はＴＦＴ－Ｍを介してＬレベルの電位に維持される。
　上述した第４実施形態では、選択電圧に対応するＨレベル（ＶＤＤ）の電位を示す直流電圧信号を用いてゲート線１３Ｇの充電を行うため、駆動回路１１３にクロック信号を供給する負荷を軽減することができ、消費電力を軽減することができる。また、第４実施形態では、駆動回路１１３において、ＴＦＴ－Ｐが追加されているため、駆動回路１１３におけるｎｅｔＡの寄生容量Ｃｐａがさらに増加し、キャパシタＣｂｓｔによるｎｅｔＡの電位の上昇効率が低下する。しかしながら、プリチャージ用のＴＦＴ－Ｂのゲート端子にｎｅｔＡ（ｎ－２）を接続することにより、ＴＦＴ－Ｂをダイオード接続する場合と比べ、ｎｅｔＡの電位の上昇効率の低下が抑制される。その結果、駆動回路１１３において、ＴＦＴ－Ｐに高いゲート電圧が印加され、ＴＦＴ－Ｐの駆動力が向上し、駆動回路１１３を安定して動作させることができる。
＜第５実施形態＞
　上述した第４実施形態では、Ｍ本のゲート線１３Ｇを順次駆動する例について説明したが、本実施形態では、任意のゲート線１３Ｇを駆動させる例について説明する。
　（回路構成）
　図２２は、本実施形態における駆動回路１１４の等価回路を例示した図である。図２２に示すゲート線１３Ｇ（ｎ）を駆動する駆動回路１１４（ｎ）は、第４実施形態における駆動回路１１３（ｎ）と以下の点において異なる。
　駆動回路１１４（ｎ）におけるＴＦＴ－Ｐは、ドレイン端子に、行選択信号ＥＮＡが入力される。また、ＴＦＴ－Ｋは、ゲート端子にｎｅｔＡ（ｎ＋２）が接続され、ドレイン端子にクロック信号ＣＫＡが入力される。
　ＴＦＴ－Ｊは、ゲート端子にｎｅｔＡ（ｎ＋２）が接続される。上述した第１実施形態～第４実施形態では、ＴＦＴ－Ｊのゲート端子に、隣接するゲート線１３Ｇ（ｎ－１）が接続されていたが、本実施形態では、隣接するゲート線１３Ｇ（ｎ－１）が駆動されない場合がある。そのため、本実施形態では、ＴＦＴ－Ｊのゲート端子には、隣接するゲート線１３Ｇの電位が入力されないように駆動回路１１４を構成している。
　行選択信号は、Ｈレベル（ＶＤＤ）又はＬレベル（ＶＳＳ）の電位を示す信号である。表示制御回路４（図１及び図３参照）は、制御信号として、クロック信号に加え、行選択信号ＥＮＡ、ＥＮＢ、ＥＮＣ、ＥＮＤのいずれかを各駆動回路におけるＴＦＴ－Ｐのドレイン端子に供給する。
　（配置例）
　図２３Ａ～２３Ｄは、駆動回路１１４（ｎ）と、ゲート線１３Ｇ（ｎ＋２）を駆動する駆動回路１１４（ｎ＋２）におけるＴＦＴ－Ｊ、ＴＦＴ－Ｋ、ＴＦＴ－Ｐを含む一部の素子が配置された表示領域を示す模式図である。図２３Ａ～２３Ｄは、列２２１～２２３において連続しているものとする。また、図２３Ａ～２３Ｄにおいて、便宜上、”ＴＦＴ－”の表記を省略しているが、各図においてアルファベットを付したＴＦＴは、図２２において同じアルファベットが付されたＴＦＴに対応している。
　図２３Ａに示すように、駆動回路１１４（ｎ）におけるＴＦＴ－Ｊのゲート端子は、ｎｅｔＡ（ｎ）と接続され、駆動回路１１４（ｎ＋２）におけるＴＦＴ－Ｊのゲート端子は、ｎｅｔＡ（ｎ＋２）と接続されている。
　また、図２３Ｂに示すように、駆動回路１１４（ｎ）における各ＴＦＴ－Ｐのドレイン端子は、行選択信号ＥＮＡが供給される配線１５Ｌに接続されている。一方、駆動回路１１４（ｎ＋２）における各ＴＦＴ－Ｐのドレイン端子は、図２３Ｃに示すように、行選択信号ＥＮＢが供給される配線１５Ｌに接続されている。
　なお、図示を省略するが、ゲート線１３Ｇ（ｎ－１）を駆動する駆動回路１１４（ｎ－１）におけるＴＦＴ－Ｐのドレイン端子は、行選択信号ＥＮＤが供給される配線１５Ｌに接続されている。また、ゲート線１３Ｇ（ｎ＋１）を駆動する駆動回路１１４（ｎ＋１）におけるＴＦＴ－Ｐのドレイン端子は、行選択信号ＥＮＣが供給される配線１５Ｌに接続されている。また、ゲート線１３Ｇ（ｎ－２）を駆動する駆動回路１１４（ｎ－２）における各ＴＦＴ－Ｐのドレイン端子は、行選択信号ＥＮＢが供給される配線１５Ｌに接続されている。
　図２３Ｃ及び２３Ｄに示すように、駆動回路１１４（ｎ）におけるＴＦＴ－Ｋのゲート端子は、駆動回路１１４（ｎ）におけるｎｅｔＡ（ｎ＋２）に接続されている。駆動回路１１４（ｎ＋２）におけるＴＦＴ－Ｋのゲート端子は、図示しない駆動回路１１４（ｎ＋４）におけるｎｅｔＡ（ｎ＋４）に接続されている。
　また、図２３Ｄに示すように、本実施形態では、ＴＦＴ－Ｋのゲート端子にｎｅｔＣが接続されず、ＴＦＴ－Ｌの各ゲート端子にｎｅｔＣが接続されるように配線されており、ＴＦＴ－ＫとＴＦＴ－Ｌの各ゲート端子にｎｅｔＣを接続する第４実施形態と比べ、ｎｅｔＣの配線が短くなっている。
　（動作例）
　次に、本実施形態における駆動回路の動作について説明する。図２４は、１フレームにおいて、一部のゲート線１３Ｇを駆動する際のタイミングチャートである。以下、第４実施形態と異なる動作について説明する。
　表示制御回路４（図１又は図３参照）は、一のフレームにおいて、ゲート線１３Ｇ（ｎ－１）～１３Ｇ（ｎ＋１）を駆動させ、ゲート線１３Ｇ（ｎ－２）及びゲート線１３Ｇ（ｎ＋２）を駆動させないように、行選択信号ＥＮＡ～ＥＮＤを出力する。具体的には、表示制御回路４は、図２４に示す時刻ｔ０からｔ３の間、Ｈレベルの電位を示す行選択信号ＥＮＤを出力し、時刻ｔ１からｔ４の間、Ｈレベルの電位を示す行選択信号ＥＮＡを出力する。また、表示制御回路４は、時刻ｔ２からｔ５の間、Ｈレベルの電位を示す行選択信号ＥＮＣを出力し、１フレームの間、Ｌレベルの電位を示す行選択信号ＥＮＢを出力する
。
　図２４において、時刻ｔ０からｔ２の間、ｎｅｔＡ（ｎ－２）が本チャージされ、時刻ｔ１において、クロック信号ＣＫＤの電位がＨレベルに遷移すると、駆動回路１１４（ｎ）におけるＴＦＴ－Ｂはオン状態となり、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｂを介してＨレベル（ＶＤＤ）にプリチャージされる。これにより、ＴＦＴ－Ｐはオン状態となる。このとき、行選択信号ＥＮＡの電位はＨレベル（ＶＤＤ）であるため、ＴＦＴ－Ｐを介して、ゲート線１３Ｇ（ｎ）は、（ＶＤＤ－ＴＦＴ－Ｐの閾値電圧）の電位に充電される。また、このとき、ＴＦＴ－Ｆもオン状態となるが、クロック信号ＣＫＡの電位はＬレベルであるため、ｎｅｔＣ（ｎ）の電位Ｒ（ｎ）はＬレベルに維持される。
　各駆動回路１１４におけるｎｅｔＣの電位Ｒは、ＴＦＴ－Ｆがオン状態において、ＴＦＴ－Ｆのドレイン端子に入力されるクロック信号の電位に応じてＨレベルに遷移する。この例では、図２４に示すように、電位Ｒ（ｎ－２）、Ｒ（ｎ－１）、Ｒ（ｎ）、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）は、各々、クロック信号ＣＫＢ、ＣＫＤ、ＣＫＡ、ＣＫＣ、ＣＫＤの電位がＨレベルとなるタイミングでＨレベルに遷移する。
　時刻ｔ０からｔ２において、電位Ｒ（ｎ－２）の上昇に伴い、ｎｅｔＡ（ｎ－２）の電位はキャパシタＣｂｓｔによって突き上げられ、本チャージされる。このとき、行選択信号ＥＮＢの電位はＬレベルとなっているため、駆動回路１１４（ｎ－２）におけるＴＦＴ－Ｐを介して、ゲート線１３Ｇ（ｎ－２）にＬレベルの電位が入力され、ゲート線１３Ｇ（ｎ－２）は非選択状態を維持する。
　また、時刻ｔ１からｔ３において、ｎｅｔＡ（ｎ－１）は、上記ｎｅｔＡ（ｎ－２）と同様、電位Ｒ（ｎ－１）の上昇に伴って本チャージされる。このとき、行選択信号ＥＮＤの電位はＨレベルとなっているため、駆動回路１１４（ｎ－１）におけるＴＦＴ－Ｐを介して、ゲート線１３Ｇ（ｎ－１）にＨレベルの電位が入力され、ゲート線１３Ｇ（ｎ－１）は選択状態となる。
　同様に、時刻ｔ２からｔ４において、ｎｅｔＡ（ｎ）は電位Ｒ（ｎ）の上昇に伴って本チャージされる。このとき、行選択信号ＥＮＡの電位はＨレベルであり、ゲート線１３Ｇ（ｎ）は選択状態となる。また、時刻ｔ３からｔ５において、ｎｅｔＡ（ｎ＋１）は電位Ｒ（ｎ＋１）の上昇に伴って本チャージされる。このとき、行選択信号ＥＮＣの電位はＨレベルであり、ゲート線１３Ｇ（ｎ＋１）は選択状態となる。
　時刻ｔ４からｔ６において、ｎｅｔＡ（ｎ＋２）は電位Ｒ（ｎ＋２）の上昇に伴って本チャージされるが、行選択信号ＥＮＢの電位はＬレベルであり、ゲート線１３Ｇ（ｎ＋２）は非選択状態を維持する。
　上述した第５実施形態では、駆動回路１１４におけるＴＦＴ－Ｐのドレイン端子に行選択信号が入力されることにより、任意のゲート線１３Ｇを駆動させることができる。そのため、例えば、連続する複数のゲート線のみを一定周波数で駆動させ、他のゲート線１３Ｇは、その周波数よりも低い周波数で駆動させることができる。その結果、全てのゲート線１３Ｇを一定周波数で駆動させる場合と比べ、ゲート線を駆動する際の消費電力を低減させることができる。また、表示データを更新するべき行のみデータ信号を入力すればよく、ソース線１５Ｓを駆動する際の消費電力を低減することができる。
　＜変形例＞
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
　（１）上述した第１実施形態では、位相が互いに異なる４相のクロック信号を用いる例を説明したが、２相のクロック信号を用いてもよい。以下、２相のクロック信号を用いる場合について、主に第１実施形態と異なる点を説明する。
　（アクティブマトリクス基板の構成）
　図２５は、本変形例におけるアクティブマトリクス基板の概略構成を示す模式図である。なお、図２５において、ソース線１５Ｓ（図２参照）の図示は省略されている。図２５に示すように、本変形例では、アクティブマトリクス基板２０ａにおける表示領域２０１において、ゲート線１３Ｇごとに一の駆動回路１１５が設けられたゲートドライバ１１５Ａを有する。各駆動回路１１５は、配線１５Ｌを介して接続されている。
　表示制御回路４１は、制御信号として、図２６に示す２相のクロック信号ＣＫａ，ＣＫｂを端子部１２ｇに出力する。クロック信号ＣＫａ、ＣＫｂは、図２６に示すように、１水平走査期間ごとに、電位がＨレベル（ＶＤＤ）とＬレベル（ＶＳＳ）とを繰り返す信号である。
　（回路構成）
　図２７は、駆動回路１１５の等価回路を例示した図である。図２７に示すように、ゲート線１３Ｇ（ｎ）を駆動する駆動回路１１５（ｎ）は、第１実施形態における駆動回路１１を構成するＴＦＴ－Ｆ、ＴＦＴ－Ｇ、ＴＦＴ－Ｈに入力されるクロック信号と、ＴＦＴ－Ｂのゲート端子に入力されるｎｅｔＡの電位と、ＴＦＴ－Ｋ、及びＴＦＴ－Ｌのゲート端子に入力されるゲート線１３Ｇの電位とが異なる点を除き、駆動回路１１と同じ構成である。つまり、本実施形態では、ＴＦＴ－Ｆのドレイン端子には、クロック信号ＣＫａが入力される。ＴＦＴ－Ｇのゲート端子及びドレイン端子には、クロック信号ＣＫｂが入力される。ＴＦＴ－Ｈのゲート端子には、クロック信号ＣＫａが入力される。ＴＦＴ－Ｂのゲート端子には、ゲート線１３Ｇ（ｎ－１）を駆動する駆動回路１１５（ｎ－１）におけるｎｅｔＡ（ｎ－１）の電位が入力される。ＴＦＴ－Ｋ、及びＴＦＴ－Ｌのゲート端子には、ゲート線１３Ｇ（ｎ＋１）の電位が入力される。
　（配置例）
　次に、表示領域における駆動回路１１５の配置例について説明する。図２８Ａ～２８Ｅは、ゲート線１３Ｇ（ｎ－１）～ゲート線１３Ｇ（ｎ＋１）を各々駆動する駆動回路１１５（ｎ－１）、駆動回路１１５（ｎ）、駆動回路１１５（ｎ＋１）、が配置された画素を示す模式図である。図２８Ａ～２８Ｅでは、便宜上、”ＴＦＴ－”の表記は省略しているが、図２８Ａ～２８ＥのＡ～Ｌで示す各ＴＦＴは、図２７に示すＴＦＴ－Ａ～ＴＦＴ－Ｌに対応する。また、図２８Ａ～２８Ｅは、列２３１～２３４において連続しているものとする。
　図２８Ａ～２８Ｅにおいて、駆動回路１１５（ｎ－１）の各素子は、ゲート線１３Ｇ（ｎ－１）とゲート線１３Ｇ（ｎ－２）の間に配置され、駆動回路１１５（ｎ）の各素子は、ゲート線１３Ｇ（ｎ－１）とゲート線１３Ｇ（ｎ）の間に配置されている。また、駆動回路１１５（ｎ＋１）の各素子は、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ＋１）の間に配置されている。
　図２８Ａにおいて、駆動回路１１５（ｎ－１）及び駆動回路１１５（ｎ＋１）におけるＴＦＴ－Ｇのゲート端子及びドレイン端子は、クロック信号ＣＫａが供給される配線１５Ｌに接続されている。また、駆動回路１１５（ｎ－１）及び駆動回路１１５（ｎ＋１）におけるＴＦＴ－Ｈのゲート端子は、クロック信号ＣＫｂが供給される配線１５Ｌに接続されている。駆動回路１１５（ｎ）におけるＴＦＴ－Ｇ及びＴＦＴ－Ｈのゲート端子は、駆動回路１１５（ｎ－１）及び駆動回路１１５（ｎ＋１）におけるＴＦＴ－Ｇ及びＴＦＴ－Ｈと逆位相のクロック信号が供給される配線１５Ｌに接続されている。
　また、図２８Ｃにおいて、駆動回路１１５（ｎ＋１）におけるＴＦＴ－Ｋのゲート端子は、図示しないゲート線１３Ｇ（ｎ＋２）に接続され、駆動回路１１５（ｎ）におけるＴＦＴ－Ｋのゲート端子は、ゲート線１３Ｇ（ｎ＋１）に接続されている。また、駆動回路１１５（ｎ－１）におけるＴＦＴ－Ｋのゲート端子は、ゲート線１３Ｇ（ｎ）に接続されている。また、駆動回路１１５（ｎ＋１）におけるＴＦＴ－Ｂのゲート端子はｎｅｔＡ（ｎ）に接続され、駆動回路１１５（ｎ）におけるＴＦＴ－Ｂのゲート端子はｎｅｔＡ（ｎ－１）に接続され、駆動回路１１５（ｎ－１）におけるＴＦＴ－Ｂのゲート端子は、図示しないｎｅｔＡ（ｎ－２）に接続されている。
　また、図２８Ｄにおいて、駆動回路１１５（ｎ－１）及び駆動回路１１５（ｎ＋１）におけるＴＦＴ－Ｆの各ドレイン端子は、図２８Ｅに示すように、クロック信号ＣＫｂが供給される配線１５Ｌに接続されている。駆動回路１１５（ｎ）におけるＴＦＴ－Ｆの各ドレイン端子は、図２８Ｅに示すように、クロック信号ＣＫａが供給される配線１５Ｌに接続されている。
　（動作例）
　次に、本変形例における駆動回路１１５の動作について説明する。図２９は、駆動回路１１５によるゲート線１３Ｇの駆動タイミングを示すタイミングチャートである。
　時刻ｔ１からｔ２において、ＴＦＴ－Ｂのゲート端子に、駆動回路１１５（ｎ－１）におけるｎｅｔＡ（ｎ－１）の電位が入力され、ＴＦＴ－Ｂのドレイン端子に、ゲート線１３Ｇ（ｎ－１）の電位が入力される。ｎｅｔＡ（ｎ－１）の電位は、プリチャージ後、キャパシタＣｂｓｔを介して突き上げられ、時刻ｔ１からｔ２において、ｎｅｔＡ（ｎ－１）は、（Ｈレベル（ＶＤＤ）＋ＴＦＴ－Ｆの閾値電圧）よりも高い電位に本チャージされる。
　なお、時刻ｔ１からｔ２において、ＴＦＴ－Ｇのゲート端子及びドレイン端子には、クロック信号ＣＫｂのＨレベルの電位が入力されるが、ＴＦＴ－Ｊのゲート端子には、ゲート線１３Ｇ（ｎ－１）のＨレベルの電位が入力される。そのため、ｎｅｔＢ（ｎ）は、ＴＦＴ－Ｊを介してＬレベルの電位を維持し、ＴＦＴ－Ｃはオフ状態となる。
　その結果、時刻ｔ１からｔ２において、ｎｅｔＡ（ｎ）がプリチャージされる電圧は、ＴＦＴ－Ｂの閾値電圧分だけ降下せず、Ｈレベル（ＶＤＤ）までプリチャージされる。これにより、ＴＦＴ－Ｆはオン状態となるが、時刻ｔ１からｔ２において、クロック信号ＣＫａの電位はＬレベルのため、ゲート線１３Ｇ（ｎ）にＬレベルの電位が出力される。
　次に、時刻ｔ２において、クロック信号ＣＫａの電位がＨレベルに遷移すると、プリチャージされたｎｅｔＡ（ｎ）の電位が、駆動回路１１５（ｎ）におけるキャパシタＣｂｓｔを介して突き上げられ、（Ｈレベル（ＶＤＤ）＋ＴＦＴ－Ｆの閾値電圧）に本チャージされる。また、このとき、ＴＦＴ－Ｈを介してｎｅｔＢ（ｎ）はＬレベルの電位に維持され、ＴＦＴ－Ｃはオフ状態である。その結果、時刻ｔ２からｔ３において、ＴＦＴ－Ｆを介して、ゲート線１３Ｇ（ｎ）にクロック信号ＣＫａのＨレベル（ＶＤＤ）の電位が出力され、ゲート線１３Ｇ（ｎ）は選択状態に切り替えられる。
　次に、時刻ｔ３において、ゲート線１３Ｇ（ｎ＋１）が選択状態に切り替えられると、駆動回路１１５（ｎ）におけるＴＦＴ－Ｋ及びＴＦＴ－Ｌのゲート端子に、ゲート線１３Ｇ（ｎ＋１）のＨレベルの電位が入力される。これにより、ｎｅｔＡ（ｎ）の電位は、ＴＦＴ－Ｋを介してＬレベルの電位に引き下げられ、ゲート線１３Ｇ（ｎ）の電位は、ＴＦＴ－Ｌを介してＬレベルの電位に引き下げられる。
　時刻ｔ４以降は、ゲート線１３Ｇ（ｎ＋１）の電位はＬレベルとなり、ＴＦＴ－Ｋ及びＴＦＴ－Ｌはオフ状態となるが、クロック信号ＣＫｂの電位がＨレベルとなるタイミングで、ＴＦＴ－Ｇを介して、ｎｅｔＢ（ｎ）が（ＶＤＤ－ＴＦＴ－Ｇの閾値電圧）の電位に充電される。これにより、ＴＦＴ－Ｃがオン状態となり、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｃを介してＬレベル（ＶＳＳ）の電位に維持される。
　本変形例では、２相のクロック信号を用いて駆動回路１１５を動作させるため、第１実施形態と比べ、クロック信号を供給する配線１５Ｌの配線数を削減することができ、クロック信号を供給する際の消費電力を低減することができる。
　（２）上述した第５実施形態では、４つの行選択信号を用いる例を説明したが、２つの行選択信号を用いて任意のゲート線１３Ｇを駆動するように構成してもよい。この場合、例えば、駆動回路１１４（ｎ）と駆動回路１１４（ｎ－１）のＴＦＴ－Ｐのドレイン端子に行選択信号ＥＮＡを入力する。また、駆動回路１１４（ｎ＋１）及び駆動回路１１４（ｎ＋２）と、駆動回路１１４（ｎ－２）及びゲート線１３Ｇ（ｎ－３）を駆動する駆動回路１１４（ｎ－３）の各組におけるＴＦＴ－Ｐのドレイン端子には行選択信号ＥＮＢを入力する。つまり、隣接する２本のゲート線に対して設けられた２つの駆動回路１１４に対し、同じ行選択信号を入力する。
　図３０は、本変形例におけるゲート線１３Ｇの駆動タイミングを示すタイミングチャートである。表示制御回路４（図３参照）は、ゲート線１３Ｇ（ｎ－１）、１３Ｇ（ｎ）を駆動する際にＨレベルの行選択信号ＥＮＡを出力し、ゲート線１３Ｇ（ｎ－２）、１３Ｇ（ｎ＋１）、１３Ｇ（ｎ＋２）を駆動する際にＨレベルの行選択信号ＥＮＢを出力する。
　図３０に示すように、時刻ｔ０からｔ４の期間、行選択信号ＥＮＡの電位はＨレベルとなり、時刻ｔ２からｔ６の期間、行選択信号ＥＮＢの電位はＨレベルとなっている。つまり、行選択信号ＥＮＡの電位は、ｎｅｔＡ（ｎ－１）及びｎｅｔＡ（ｎ）のプリチャージ及び本チャージの期間にＨレベルとなっており、行選択信号ＥＮＢの電位は、ｎｅｔＡ（ｎ＋１）及びｎｅｔＡ（ｎ＋２）のプリチャージ及び本チャージの期間にＨレベルとなっている。
　その結果、行選択信号ＥＮＡのＨレベルの電位は、時刻ｔ０からｔ３において、駆動回路１１４（ｎ－１）のＴＦＴ－Ｐを介してゲート線１３Ｇ（ｎ－１）に入力され、時刻ｔ１からｔ４において、駆動回路１１４（ｎ）のＴＦＴ－Ｐを介してゲート線１３Ｇ（ｎ）に入力される。また、行選択信号ＥＮＢのＨレベルの電位は、時刻ｔ２からｔ５において、駆動回路１１４（ｎ＋１）のＴＦＴ－Ｐを介してゲート線１３Ｇ（ｎ＋１）に入力され、時刻ｔ３～ｔ６において、駆動回路１１４（ｎ＋２）のＴＦＴ－Ｐを介してゲート線１３Ｇ（ｎ＋２）に入力される。
　なお、時刻ｔ０からｔ２において、行選択信号ＥＮＢの電位はＬレベルとなっているため、駆動回路１１４（ｎ－２）のＴＦＴ－Ｐを介してゲート線１３Ｇ（ｎ－２）にＬレベルの電位が入力され、ゲート線１３Ｇ（ｎ－２）は非選択状態に維持される。
　本変形例では、２つの行選択信号を用いて、２本のゲート線単位にゲート線の駆動を制御することができるため、第５実施形態と比べ、行選択信号を供給する配線１５Ｌの数を削減することができ、行選択信号を供給する際の消費電力を低減することができる。
　（３）上述した第１実施形態から第５実施形態では、ゲートドライバの各駆動回路を表示領域２０１に設ける例について説明したが、ゲートドライバは、表示領域２０１の外側に設けられていてもよい。
　（４）上述した第１実施形態又は第１実施形態の応用例に、第２実施形態及び／又は第３実施形態を適用してもよい。つまり、駆動回路１１，１１０におけるＴＦＴ－Ｋのゲート端子にｎｅｔＡ（ｎ＋２）の電位を入力し、ドレイン端子にクロック信号を入力してもよい。また、駆動回路１１，１１０におけるＴＦＴ－Ｌのゲート端子にｎｅｔＡ（ｎ＋２）の電位を入力し、ドレイン端子にクロック信号を入力してもよい。

Claims (9)

  1. 　アクティブマトリクス基板に設けられた複数のゲート線の各々を、選択状態、又は非選択状態に切り替えるシフトレジスタ回路であって、
    　前記シフトレジスタ回路は、個々のゲート線に接続され、当該ゲート線を選択状態又は非選択状態に切り替える駆動回路を複数有し、
    　前記駆動回路の各々は、
    　一のゲート線に接続され、前記一のゲート線を選択状態に切り替える選択電圧を出力するスイッチング素子を含む出力部と、
    　前記出力部におけるスイッチング素子を動作させるための制御電圧を出力するスイッチング素子を含むプリチャージ部と、
    　キャパシタと、前記キャパシタを充電するスイッチング素子とを有し、前記キャパシタを介して、前記出力部におけるスイッチング素子のゲート電圧を昇圧する昇圧部と、
    　前記一のゲート線を非選択状態に切り替える非選択期間に、前記ゲート電圧を引き下げるスイッチング素子を含むゲート電圧放電部と、
    　前記一のゲート線の非選択期間に、前記一のゲート線に非選択電圧を出力するスイッチング素子を含むゲート線放電部と、
    　前記出力部におけるスイッチング素子のゲート端子、前記プリチャージ部、前記ゲート電圧放電部、前記昇圧部が接続されている内部配線と、を備え、
    　前記プリチャージ部、前記ゲート電圧放電部、及び前記ゲート線放電部におけるスイッチング素子のうちの少なくとも一のスイッチング素子のゲート端子は、他の駆動回路における前記内部配線に接続されている、シフトレジスタ回路。
  2. 　前記プリチャージ部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、他のゲート線に接続されている、請求項１に記載のシフトレジスタ回路。
  3. 　前記プリチャージ部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、一定周期ごとに、前記選択状態に対応する電位と前記非選択状態に対応する電位との間で切り替わる制御信号が供給される、請求項１に記載のシフトレジスタ回路。
  4. 　前記ゲート電圧放電部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、一定周期ごとに、前記選択状態に対応する電位と前記非選択状態に対応する電位との間で切り替わる制御信号が供給される、請求項１に記載のシフトレジスタ回路。
  5. 　前記ゲート線放電部のスイッチング素子は、ゲート端子が、前記他の駆動回路における前記内部配線に接続され、ソース端子は、前記内部配線に接続され、ドレイン端子は、一定周期ごとに、前記選択状態に対応する電位と前記非選択状態に対応する電位との間で切り替わる制御信号が供給される、請求項１に記載のシフトレジスタ回路。
  6. 　前記出力部におけるスイッチング素子は、ソース端子が前記一のゲート線に接続され、ドレイン端子は、前記選択状態に対応する電位を示す直流電圧信号が供給される、請求項１から５のいずれか一項に記載のシフトレジスタ回路。
  7. 　前記出力部のスイッチング素子は、ソース端子が前記一のゲート線に接続され、ドレイン端子は、前記選択状態、及び前記非選択状態の一方に対応する電位を示す指示信号が供給される、請求項１から５のいずれか一項に記載のシフトレジスタ回路。
  8. 　前記アクティブマトリクス基板に、前記複数のゲート線の各々と交差する複数のソース線が設けられ、
    　前記駆動回路は、前記複数のゲート線と前記複数のソース線とで規定される表示領域に設けられている、請求項１から７のいずれか一項に記載のシフトレジスタ回路。
  9. 　請求項１から８のいずれか一項に記載のシフトレジスタ回路を備えるアクティブマトリクス基板と、
    　カラーフィルタを有する対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
    　を有する表示装置。
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