WO2015180280A1 - 像素电路及其驱动方法、显示装置 - Google Patents

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WO2015180280A1
WO2015180280A1 PCT/CN2014/085558 CN2014085558W WO2015180280A1 WO 2015180280 A1 WO2015180280 A1 WO 2015180280A1 CN 2014085558 W CN2014085558 W CN 2014085558W WO 2015180280 A1 WO2015180280 A1 WO 2015180280A1
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transistor
pixel circuit
pole
emitting device
gate
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PCT/CN2014/085558
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马占洁
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京东方科技集团股份有限公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]

Definitions

  • the present disclosure relates to a pixel circuit, a driving method thereof, and a display device. Background technique
  • OLED Organic Light Emitting Diode
  • PMOLEDs passive matrix driving organic light-emitting diodes
  • AMOLEDs active matrix driving organic light-emitting diodes
  • the structure of the existing AMOLED pixel circuit is as shown in FIG. 1.
  • the transistor T1 When the transistor T1 is turned on, the signal latched on the storage capacitor CST by the previous frame of the node a' is reset to the initial voltage V_initial by the transistor T1.
  • the previous frame signal on node b, node c, and node d will remain on the above node and will not be effectively released.
  • the potential on node b will be partially discharged through LED D, if the discharge time is short, the discharge will be incomplete, and therefore some charge will remain.
  • the residual charge affects the accuracy of the potential writing of the driving transistor ⁇ 3 at the node c, and causes a potential difference between the source and the drain of the driving transistor ⁇ 3, thereby affecting the driving transistor ⁇ 3.
  • the range of the saturation characteristic interval which in turn affects the displayed current output, causes a drop in display quality.
  • At least one embodiment of the present invention provides a pixel circuit, a driving method thereof, and a display device that eliminate interference between two adjacent display signals.
  • a pixel circuit including: a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a storage capacitor, and a light emitting device;
  • a gate of the first transistor is connected to a control line of the light emitting device, a first pole is connected to the first voltage, and a second pole is connected to the first pole of the third transistor;
  • the gate of the second transistor is connected to a variable voltage, the first pole is connected to the first pole of the sixth transistor, and the second pole is connected to the anode of the light emitting device;
  • a gate of the third transistor is connected to a first pole of the sixth transistor, and a second pole is connected to a first pole of the fourth transistor;
  • a gate of the fourth transistor is connected to the gate line, a first pole is connected to an anode of the light emitting device, and a second pole is connected to a gate of the third transistor;
  • a gate of the fifth transistor is connected to the gate line, a first pole is connected to a first pole of the third transistor, and a second pole is connected to the data line;
  • a gate of the sixth transistor is connected to the variable voltage, and a second electrode is connected to an initial voltage; one end of the storage capacitor is connected to a first pole of the sixth transistor, and the other end is connected to the first voltage Connection
  • the cathode of the light emitting device is connected to a second voltage.
  • a display device comprising the pixel circuit as described above.
  • a pixel circuit driving method for the above pixel circuit including:
  • the fourth transistor and the fifth transistor are turned off to turn on the first transistor; the current flowing through the first transistor and the third transistor drives the light emitting device to emit light.
  • Embodiments of the present invention provide a pixel circuit, a driving method thereof, and a display device, which can perform switching, charging, and discharging control on a circuit through a plurality of transistors and a storage capacitor, and can input an image in a next frame signal. Before the prime circuit, the reset operation is performed, thereby eliminating the interference of the previous frame signal on the next frame signal, and improving the display quality of the display device.
  • 1 is a schematic structural view of a known pixel circuit
  • FIG. 2 is a schematic structural diagram of a pixel circuit according to an embodiment of the present invention.
  • FIGS. 1 and 2 are an operation timing chart of the pixel circuit shown in FIGS. 1 and 2;
  • FIG. 4 is an equivalent circuit diagram of the pixel circuit shown in FIG. 2 in a reset phase
  • FIG. 5 is an equivalent circuit diagram of the pixel circuit shown in FIG. 2 in a writing phase
  • FIG. 6 is an equivalent circuit diagram of the pixel circuit shown in FIG. 2 in an illuminating phase
  • FIG. 7 is a schematic flowchart diagram of a pixel circuit driving method according to an embodiment of the present invention. detailed description
  • the pixel circuit can include:
  • the gate of the first transistor M1 is connected to the control line Em of the light-emitting device D, the first electrode is connected to the first voltage Vdd, and the second electrode is connected to the first electrode of the third transistor M3.
  • the control line Em of the above-mentioned light emitting device D is used for inputting an on signal, and the light emitting device D is controlled to emit light by the opening signal.
  • the gate of the second transistor M2 is connected to a variable voltage V_ref, the first pole is connected to the first pole of the sixth transistor M6, and the second pole is connected to the anode of the light-emitting device D.
  • the gate of the third transistor M3 is connected to the first pole of the sixth transistor M6, and the second pole is connected to the first pole of the fourth transistor M4.
  • the gate of the fourth transistor M4 is connected to the gate line, and the first pole is connected to the anode of the light emitting device D Connected, the second pole is connected to the gate of the third transistor M3.
  • the gate of the fifth transistor M5 is connected to the gate line, the first electrode is connected to the first electrode of the third transistor M3, and the second electrode is connected to the data line Data.
  • the gate of the sixth transistor M6 is connected to the variable voltage V_ref, and the second pole is connected to the initial voltage V_ initial. It should be noted that since the variable voltage V_ref is respectively connected to the gate of the second transistor M2 and the gate of the sixth transistor M6, the signal input to the second transistor M2 and the signal can be input through the variable voltage V_ref. The on and off states of the sixth transistor M6 are controlled.
  • One end of the storage capacitor CST is connected to the first pole of the sixth transistor M6, and the other end is connected to the first voltage Vdd.
  • the cathode of the light emitting device D is connected to the second voltage Vss.
  • the light-emitting device D in the embodiment of the present invention may be a variety of current-driven devices including a Light Emitting Diode (LED) or an Organic Light Emitting Diode (OLED). Light emitting device.
  • LED Light Emitting Diode
  • OLED Organic Light Emitting Diode
  • an OLED is taken as an example for description.
  • Embodiments of the present invention provide a pixel circuit that performs switching, charge and discharge control on a circuit through a plurality of transistors and a storage capacitor, and can perform a reset operation before the next frame signal is input to the pixel circuit, thereby eliminating the previous frame signal to the next frame.
  • Signal interference improves the display quality of the display device.
  • the first voltage Vdd may be a high voltage
  • the second voltage Vss may be a low voltage or a ground voltage
  • fifth transistor M5 and sixth transistor M6 are P-type transistors.
  • the first transistor M1 is a P-type transistor; the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all N-type transistors; or, the first transistor M1, the second transistor M2 The third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all N-type transistors; or
  • the first transistor M1 is an N-type transistor; the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all P-type transistors. When different types of transistors are used, the external control signals of the pixel circuits are also different.
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, and the fifth crystal are taken as an example.
  • the tube M5 and the sixth transistor M6 may both be P-type enhancement thin film transistors (TFTs) or P-type depletion TFTs.
  • TFTs P-type enhancement thin film transistors
  • the first poles of the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all source levels, and the second poles are all drain levels.
  • the first transistor M1, the second transistor M2, the third transistor M3, and the fourth transistor are as follows
  • the operation process of the pixel circuit provided by the embodiment of the present invention is described in detail by taking the example of the M4, the fifth transistor M5, and the sixth transistor M6 being P-type enhanced TFTs.
  • Figure 3 can be a timing diagram of each signal line during the operation of the pixel circuit shown in Figure 2. As shown in Fig. 3, the reset phase, the write phase, and the illuminating phase are correspondingly represented by P1, P2, and P3, respectively.
  • FIG. 4 is an equivalent circuit diagram of the pixel circuit shown in FIG. 2 in the reset phase P1. As shown in Fig. 4, the actual power-on line and the device are indicated by solid lines, and the unpowered unit is indicated by a broken line. The following equivalent circuit diagrams are the same as the figure.
  • the variable voltage V_ref is input to a low level
  • the data line Data, the gate line Gate, and the control line Em of the light-emitting device D are input to a high level, as shown in FIG. 4, the second transistor M2 and the sixth transistor. M6 is turned on.
  • the sixth transistor M6 When the sixth transistor M6 is turned on, the potential of the node a to which the storage capacitor CST is connected to the gate of the third transistor M3 is reset to the initial voltage V_initial.
  • the second transistor M2 When the second transistor M2 is turned on, the potential of the node b of the second transistor of the second transistor connected to the anode of the light-emitting device D is reset to the initial voltage V_initial.
  • the initial voltage V_initial can be set to zero voltage, so that the voltages of the nodes a and b can be reset.
  • the voltage signal difference between the initial voltage V_initial and the second voltage Vss is smaller than the open threshold voltage of the light emitting device D, it can be ensured that no current flows through the light emitting device 0 during the reset phase P1, so that the light emitting device D does not Glowing.
  • the potential of the node b is reset, the voltage signal of the previous frame remaining on the node b of the pixel circuit is released, thereby avoiding the adverse effect of the residual voltage signal of the previous frame on the voltage signal of the next frame. The stability of the potential of the node b is ensured.
  • FIG. 5 is an equivalent circuit diagram of the pixel circuit shown in FIG. 2 in the writing phase P2.
  • the data line Data and the gate line Gate are both input with a low level, and the variable voltage V_ref and the control line Em of the light-emitting device D are input to a high level, the second transistor M2 and the The six transistors M6 are turned off, and the fourth transistor M4 and the fifth transistor M5 are turned on.
  • the fifth transistor M5 is turned on, The data voltage Vdata input from the data line Data is written to the node 0 of the first electrode of the fifth transistor M5 and the first electrode of the third transistor M3.
  • the fourth transistor M4 When the fourth transistor M4 is turned on, the node a and the node d are connected such that the gate and the drain line of the third transistor M3 are connected to form a diode connection characteristic, and the threshold voltage Vth of the third transistor M3 is latched to the node. a. Since the writing period P2 is shorter than the light-emitting phase P3, the above-described threshold voltage Vth does not have much influence on the display state of the pixel circuit. Since the potential of the node b is reset in the above-described reset phase P1, and since the node b is connected to the node d, the potential of the node d is also reset while the potential of the node b is reset.
  • FIG. 6 is an equivalent circuit diagram of the pixel circuit shown in FIG. 2 in the light-emitting phase P3.
  • the control line Em of the light-emitting device D inputs a low level
  • the variable voltage V_ref, the data line Data, and the gate line Gate are input to a high level
  • M5 is turned off, and the first transistor M1 is turned on.
  • the first transistor M1 is turned on, the first voltage Vdd is input to the node c, and at this time, the voltage of the node c is Vdata+Vdd.
  • the current flowing through the third transistor M3 drives the OLED to emit light. Since the third transistor M3 is in the saturation region. Therefore, according to the current characteristics of the saturation region TFT, the current flowing through the third transistor M3 can be obtained as follows:
  • K is the current constant associated with the third transistor M3;
  • Vgs is the voltage of the gate of the third transistor M3 with respect to the source level, that is, the voltage of the node a relative to the node c at this time, and
  • Vth is the width of the third transistor M3 Value voltage.
  • the Vth between different pixel units is not the same, and the Vth in the same pixel may drift over time, which will cause a difference in display brightness. Since this difference is related to the previously displayed image, it is often presented as a residual. Shadow phenomenon.
  • the current Ids flowing through the third transistor M3 is independent of the threshold voltage Vth of the third transistor M3. In this way, the influence of the inconsistency or drift of the threshold voltage Vth of the third transistor M3 on the current flowing through the light emitting device can be avoided, and the uniformity of the display brightness of the display device can be improved, and the occurrence of image sticking can be avoided.
  • the transistors are all based on the P-type enhanced TFT. Description of the line.
  • a P-type depletion TFT can be used in the same manner, in that, for the enhancement type TFT, the threshold voltage Vth is a positive value, and for the depletion type TFT, the threshold voltage Vth is a negative value.
  • first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 may each employ an N-type transistor.
  • the timing of the external signal driving the pixel circuit of such a structure should also be adjusted accordingly, wherein the timings of the variable voltage V-ref, the data line Data, the gate line Gate, and the control line Em of the light-emitting device D are the same as those in FIG.
  • the corresponding signal timings shown are reversed (ie, the phase difference between the two is 180 degrees).
  • the first transistor M1 uses a P-type transistor
  • the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 each use an N-type transistor.
  • the timing of the external signal driving the pixel circuit of such a structure should also be adjusted accordingly, wherein the timings of the data line Data, the gate line Gate, and the variable voltage V-ref are opposite to the corresponding signal timings shown in FIG. (ie the phase difference between the two is 180 degrees).
  • the first transistor M1 uses an N-type transistor; the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 each use a P-type transistor.
  • the timing of the external signal driving the pixel circuit of such a structure should also be adjusted accordingly, wherein the timing of the control line Em of the light-emitting device D is opposite to the corresponding signal timing shown in FIG. 3 (ie, the phase difference between the two) It is 180 degrees).
  • the embodiment of the invention further provides a display device comprising any of the pixel circuits as described above.
  • the display device may comprise a plurality of pixel cell arrays, each pixel cell comprising any one of the pixel circuits as described above.
  • the display device provided by the embodiment of the present invention may be a display device having a current-driven light-emitting device including an LED display or an OLED display.
  • Embodiments of the present invention provide a display device including a pixel circuit, which performs switching and charge and discharge control on a circuit through a plurality of transistors and a storage capacitor, and can perform a reset operation before the next frame signal is input to the pixel circuit, thereby eliminating the previous frame signal.
  • the interference of the next frame signal improves the display quality of the display device.
  • FIG. 7 is a schematic flowchart diagram of a pixel circuit driving method according to an embodiment of the present invention.
  • the pixel circuit driving method can be applied to the pixel circuit provided in the foregoing embodiment. As shown in FIG. 7, the method includes the following steps: S101: Turn on the second transistor M2 and the sixth transistor M6 to reset the gate voltage of the third transistor M3 and the anode voltage of the light emitting device D.
  • Embodiments of the present invention provide a pixel circuit driving method. By switching, charging, and discharging a circuit through a plurality of transistors and a storage capacitor, a reset operation can be performed before a signal of the next frame is input to the pixel circuit, thereby eliminating the previous frame signal pair. The interference of one frame of signal improves the display quality of the display device.
  • the light emitting device in the embodiment of the present invention may be a plurality of known current driving light emitting devices including LEDs or OLEDs.
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all P-type transistors; or
  • the first transistor M1 is a P-type transistor; the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all N-type transistors; or, the first transistor M1, the second transistor M2 The third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all N-type transistors; or
  • the first transistor M1 is an N-type transistor; the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are all P-type transistors. When different types of transistors are used, the external control signals of the pixel circuits are also different.
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are taken as an example. Both may be P-type enhancement thin film transistors (TFTs) or P-type depletion TFTs.
  • TFTs P-type enhancement thin film transistors
  • P-type depletion TFTs P-type depletion TFTs
  • the timing of the control signals may be as As shown in Figure 3, it includes:
  • Reset phase P1 variable voltage V_ref input low level, data line Data, gate line Gate to And the control line Em of the light-emitting device D is input to a high level.
  • Light-emitting phase P3 Control line of the light-emitting device D Em input low level, data line Data, gate line and variable voltage V_ref input high level.
  • step S101 corresponds to the reset phase P1, which
  • the equivalent circuit diagram of the stage is shown in Fig. 4. Among them, the actual power-on line and the device are indicated by solid lines, and the unpowered unit is indicated by a broken line.
  • the following equivalent circuit diagrams are the same as the modified diagram.
  • the variable voltage V_ref is input to a low level
  • the data line Data, the gate line Gate, and the control line Em of the light-emitting device D are input to a high level, as shown in FIG. 4, the second transistor M2 and the sixth transistor.
  • the sixth transistor M6 is turned on.
  • the potential of the node a to which the storage capacitor CST is connected to the gate of the third transistor M3 is reset to the initial voltage V_initial.
  • the second transistor M2 is turned on, the potential of the node b of the second transistor of the second transistor connected to the anode of the light emitting device D is reset to the initial voltage V_initiaL.
  • the The initial voltage V_initial is set to zero voltage, so that the voltages of the nodes a and b can be reset.
  • the voltage signal difference between the initial voltage V_initial and the second voltage Vss is smaller than the open threshold voltage of the light emitting device D, it can be ensured that no current flows through the light emitting device 0 during the reset phase P1, so that the light emitting device D does not Glowing.
  • the potential of the node b is reset, the voltage signal of the previous frame remaining on the node b of the pixel circuit is released, thereby avoiding the adverse effect of the residual voltage signal of the previous frame on the voltage signal of the next frame. The stability of the potential of the node b is ensured.
  • step S102 corresponds to the writing phase P2, and the equivalent circuit diagram of the phase is as shown in FIG. 5.
  • the data line Data and the gate line Gate are both input with a low level
  • the variable voltage V_ref and The control line Em of the light-emitting device D is input to a high level
  • the second transistor M2 and the sixth transistor M6 are turned off
  • the fourth transistor M4 and the fifth transistor M5 are turned on.
  • the fifth transistor M5 is turned on, the data voltage Vdata input from the data line Data is written to the node 0 of the first electrode of the fifth transistor M5 and the first electrode of the third transistor M3.
  • the node a and the node d are connected such that the gate and the drain line of the third transistor M3 are connected to form a diode connection characteristic, and the threshold voltage Vth of the third transistor M3 is latched to the node. a. Because of the writing phase P2 and the lighting order Compared with the segment P3, the duration is short, so the above-mentioned threshold voltage Vth does not have much influence on the display state of the pixel circuit. Since the potential of the node b is reset in the above-described reset phase P1, and since the node b is connected to the node d, the potential of the node d is also reset while the potential of the node b is reset.
  • step S103 corresponds to the light-emitting phase P3, and the equivalent circuit diagram of the phase is as shown in FIG. 6.
  • the control line Em of the light-emitting device D inputs a low level
  • the variable voltage V_ref the variable voltage V_ref
  • the data line Data And the gate line Gate inputs a high level
  • the fourth transistor M4 and the fifth transistor M5 are turned off, and the first transistor M1 is turned on.
  • the first voltage Vdd is input to the node c, and at this time, the voltage of the node c is Vdata+Vdd.
  • the current flowing through the third transistor M3 drives the OLED to emit light. Since the third transistor M3 is in the saturation region. Therefore, according to the current characteristics of the saturation region TFT, the current flowing through the third transistor M3 can be obtained as follows:
  • K is the current constant associated with the third transistor M3;
  • Vgs is the voltage of the gate of the third transistor M3 with respect to the source level, that is, the voltage of the node a relative to the node c at this time, and
  • Vth is the width of the third transistor M3 Value voltage.
  • the Vth between different pixel units is not the same, and the Vth in the same pixel may drift over time, which will cause a difference in display brightness. Since this difference is related to the previously displayed image, it is often presented as a residual. Shadow phenomenon.
  • the current Ids flowing through the third transistor M3 is independent of the threshold voltage Vth of the third transistor M3. In this way, the influence of the inconsistency or drift of the threshold voltage Vth of the third transistor M3 on the current flowing through the light emitting device can be avoided, and the uniformity of the display brightness of the display device can be improved, and the phenomenon of image sticking can be avoided.

Abstract

一种像素电路及其驱动方法、显示装置。该像素电路包括：第一晶体管（M1），第二晶体管（M2），第三晶体管（M3），第四晶体管（M4），第五晶体管（M5），第六晶体管（M6）、存储电容（CST）以及发光器件（D）。其消除了上一帧信号对下一帧信号的干扰，提高了显示装置的显示品质。

Description

像素电路及其驱动方法、 显示装置 技术领域
本公开涉及一种像素电路及其驱动方法、 显示装置。 背景技术
随着显示技术的急速进步， 作为显示装置核心的半导体元件技术也随之 得到了飞跃性的进步。 对于现有的显示装置而言， 有机发光二极管（Organic Light Emitting Diode， 简称 OLED )作为一种电流型发光器件， 因其所具有 的自发光、 快速响应、 宽视角和可制作在柔性衬底上等特点而越来越多地被 应用于高性能显示领域当中。 OLED按驱动方式可分为无源矩阵驱动有机发 光二极管 （Passive Matrix Driving OLED, 简称 PMOLED)和有源矩阵驱动有 机发光二极管 （Active Matrix Driving OLED, 简称 AMOLED ) 两种， 由于 AMOLED显示器具有低制造成本、 高应答速度、 省电、 可用于便携式设备 的直流驱动、 工作温度范围大等等优点而可望成为取代液晶显示器 （liquid crystal display,简称 LCD ) 的下一代新型平面显示器。
现有的 AMOLED像素电路结构如图 1所示， 当晶体管 T1导通时， 节点 a'的上一帧锁存于存储电容 CST 上的信号通过晶体管 T1 复位成初始电压 V— initial, 而此时节点 b，、 节点 c，以及节点 d，上的上一帧信号还会保留于上 述节点上， 而不能得到有效的释放。 虽然节点 b，上的电位会通过发光二极管 D进行部分放电， 但如果放电时间较短， 放电也会不彻底， 因此还会残留有 部分电荷。 当晶体管 T2、 晶体管 Τ4导通时， 上述残留电荷会影响驱动晶体 管 Τ3 在节点 c，的电位写入的准确性，并使得驱动晶体管 Τ3的源、漏端存在 电位差， 从而影响该驱动晶体管 Τ3 的饱和特性区间的范围， 进而影响显示 的电流输出， 造成显示品质的下降。 发明内容
本发明的至少一个实施例提供一种像素电路及其驱动方法、 显示装置， 消除相邻两个显示信号之间的干扰。 根据本发明的至少一个实施例的一方面， 提供一种像素电路， 包括： 第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 第五晶体管、 第 六晶体管、 存储电容以及发光器件；
所述第一晶体管的栅极连接所述发光器件的控制线， 第一极连接第一电 压， 第二极与所述第三晶体管的第一极相连接；
所述第二晶体管的栅极连接可变电压， 第一极连接所述第六晶体管的第 一极， 第二极与所述发光器件的阳极相连接；
所述第三晶体管的栅极连接所述第六晶体管的第一极， 第二极与所述第 四晶体管的第一极相连接；
所述第四晶体管的栅极连接栅线，第一极与所述发光器件的阳极相连接， 第二极与所述第三晶体管的栅极相连接；
所述第五晶体管的栅极连接所述栅线， 第一极连接所述第三晶体管的第 一极， 第二极与数据线相连接；
所述第六晶体管的栅极连接所述可变电压， 第二极与初始电压相连接； 所述存储电容的一端连接所述第六晶体管的第一极， 另一端与所述第一 电压相连接；
所述发光器件的阴极连接第二电压。
本发明的至少一个实施例的另一方面， 提供一种显示装置， 包括如上所 述的像素电路。
本发明的至少一个实施例的又一方面， 提供一种应用于上述像素电路的 像素电路驱动方法， 包括：
导通第二晶体管和第六晶体管， 对第三晶体管的栅极电压及发光器件的 阳极电压进行复位；
关闭所述第二晶体管和所述第六晶体管，导通第四晶体管和第五晶体管， 所述第三晶体管形成二极管连接特性， 数据线输入的数据电压写入所述第三 晶体管的第一极；
关闭所述第四晶体管和所述第五晶体管， 导通第一晶体管； 流过所述第 一晶体管和所述第三晶体管的电流驱动发光器件发光。
本发明实施例提供一种像素电路及其驱动方法、 显示装置， 通过多个晶 体管以及存储电容对电路进行开关和充放电控制， 可以在下一帧信号输入像 素电路之前， 进行复位操作， 从而消除上一帧信号对下一帧信号的干扰， 提 高显示装置的显示品质。 附图说明
图 1为一种已知的像素电路的结构示意图；
图 2为本发明实施例提供的一种像素电路的结构示意图；
图 3为图 1、 2所示的像素电路的工作时序图；
图 4为图 2所示像素电路在复位阶段的等效电路示意图；
图 5为图 2所示像素电路在写入阶段的等效电路示意图；
图 6为图 2所示像素电路在发光阶段的等效电路示意图；
图 7为本发明实施例提供的一种像素电路驱动方法的流程示意图。 具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行清楚、完整的描述， 显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提下 所获得的所有其他实施例， 都属于本发明保护的范围。
图 2为本发明实施例提供的一种像素电路的结构示意图。 如图 2所示， 该像素电路可以包括：
第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6、 存储电容 CST以及发光器件 D。
第一晶体管 Ml的栅极连接发光器件 D的控制线 Em， 第一极连接第一 电压 Vdd， 第二极与第三晶体管 M3的第一极相连接。 需要说明的是， 本发 明实施例中， 上述发光器件 D的控制线 Em用于输入开启信号， 并通过该开 启信号控制发光器件 D进行发光。
第二晶体管 M2的栅极连接可变电压 V— ref， 第一极连接第六晶体管 M6 的第一极， 第二极与发光器件 D的阳极相连接。
第三晶体管 M3的栅极连接第六晶体管 M6的第一极， 第二极与第四晶 体管 M4的第一极相连接。
第四晶体管 M4的栅极连接栅线， 第一极与所述发光器件 D的阳极相连 接， 第二极与第三晶体管 M3的栅极相连接。
第五晶体管 M5的栅极连接栅线，第一极连接第三晶体管 M3的第一极， 第二极与数据线 Data相连接。
第六晶体管 M6的栅极连接可变电压 V— ref，第二极与初始电压 V— initial 相连接。 需要说明的是， 由于该可变电压 V— ref分别连接第二晶体管 M2的 栅极和第六晶体管 M6的栅极， 因此， 可以通过可变电压 V— ref输入的信号 对第二晶体管 M2和第六晶体管 M6的开启和关闭状态进行控制。
存储电容 CST的一端连接第六晶体管 M6的第一极，另一端与第一电压 Vdd相连接。
发光器件 D的阴极连接第二电压 Vss。
需要说明的是，本发明实施例中的发光器件 D可以是已知的包括发光二 极管 （Light Emitting Diode, 简称 LED )或有机发光二极管 （Organic Light Emitting Diode， 简称 OLED )在内的多种电流驱动发光器件。 在本发明实施 例中， 以 OLED为例进行说明。
本发明实施例提供一种像素电路， 通过多个晶体管以及存储电容对电路 进行开关和充放电控制， 可以在下一帧信号输入像素电路之前， 进行复位操 作， 从而消除上一帧信号对下一帧信号的干扰， 提高显示装置的显示品质。
需要说明的是， 在本发明实施例中， 第一电压 Vdd可以是高电压， 第二 电压 Vss可以是低电压或接地端电压。
其中， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管
M4、 第五晶体管 M5和第六晶体管 M6均为 P型晶体管； 或者，
第一晶体管 Ml为 P型晶体管； 第二晶体管 M2、 第三晶体管 M3、 第四 晶体管 M4、 第五晶体管 M5和第六晶体管 M6均为 N型晶体管； 或者， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6均为 N型晶体管； 或者，
第一晶体管 Ml为 N型晶体管； 第二晶体管 M2、 第三晶体管 M3、 第四 晶体管 M4、第五晶体管 M5和第六晶体管 M6均为 P型晶体管。 当釆用不同 类型的晶体管时， 像素电路的外部控制信号也各不相同。
例如， 以 P型晶体管为例， 在本发明实施例所提供的像素电路中， 第一 晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体 管 M5 和第六晶体管 M6 可以均为 P 型增强型薄膜晶体管 （Thin Film Transistor, 简称 TFT )或 P型耗尽型 TFT。 其中， 第一晶体管 Ml、 第二晶 体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6的第一极均为源级， 第二极均为漏级。
以下以第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管
M4、 第五晶体管 M5和第六晶体管 M6均为 P型增强型 TFT为例， 对本发 明实施例提供的像素电路的工作过程进行详细说明。
图 2所示的像素电路工作时， 其工作过程具体可以分为三个阶段， 分别 为： 复位阶段、 写入阶段和发光阶段。 图 3可以是图 2所示像素电路工作过 程中各信号线的时序图。 如图 3所示， 在图中分别用 Pl、 P2和 P3相应地表 示复位阶段、 写入阶段和发光阶段。
图 4为图 2所示像素电路在复位阶段 P1的等效电路示意图。 如图 4所 示， 其中， 实际通电线路和器件釆用实线表示， 未通电单元釆用虚线表示， 以下各等效电路图与该图表示方式相同。 在复位阶段 Pl， 可变电压 V— ref输 入低电平， 数据线 Data、 栅线 Gate以及发光器件 D的控制线 Em输入高电 平， 如图 4所示， 第二晶体管 M2和第六晶体管 M6导通。 当第六晶体管 M6 导通时，存储电容 CST与第三晶体管 M3栅极相连接的节点 a的电位被复位 至初始电压 V— initial。 当第二晶体管 M2导通时， 第二晶体管的第二极与发 光器件 D的阳极相连接的节点 b的电位被复位至初始电压 V— initial。 需要说 明的是， 在上述过程中， 可以将该初始电压 V— initial设置为零电压， 从而能 够起到对上述节点 a、节点 b的电压进行复位的作用。 由于初始电压 V— initial 与第二电压 Vss之间的电压信号差小于发光器件 D的开启阔值电压，从而能 够确保在复位阶段 P1 时， 没有电流流经发光器件0， 从而使得发光器件 D 不发光。 在这一阶段， 由于节点 b的电位被复位， 从而使得像素电路的节点 b上残留的上一帧电压信号得以释放， 避免了上一帧的残留电压信号对下一 帧电压信号的不良影响， 确保了节点 b电位的稳定性。
图 5为图 2所示像素电路在写入阶段 P2的等效电路示意图。 如图 5所 示，在写入阶段 P2，数据线 Data和栅线 Gate均输入低电平，可变电压 V— ref 和发光器件 D的控制线 Em输入高电平， 第二晶体管 M2和第六晶体管 M6 关闭， 第四晶体管 M4和第五晶体管 M5导通。 当第五晶体管 M5导通时， 数据线 Data输入的数据电压 Vdata写入第五晶体管 M5的第一极与第三晶体 管 M3的第一极相连接的节点0。 当第四晶体管 M4导通时， 节点 a和节点 d 相连接， 使得第三晶体管 M3的栅极和漏极线连接， 形成二极管连接特性， 第三晶体管 M3的阔值电压 Vth被锁存至节点 a。 因为写入阶段 P2与发光阶 段 P3相比， 持续的时间较短， 所以上述阔值电压 Vth对像素电路的显示状 态不会产生太大的影响。 由于在上述复位阶段 Pl， 节点 b的电位被复位， 并 且由于节点 b与节点 d相连接， 因此在节点 b的电位被复位的同时节点 d的 电位也被复位。 这样一来， 在写入阶段 P2， 由于节点 d上没有上一帧残留的 电压信号， 因此不会对节点 a的电位产生影响， 从而能够保证写入第三晶体 管 M3第一极处的节点 c电位的准确性。
图 6为图 2所示像素电路在发光阶段 P3的等效电路示意图。 如图 6所 示， 在发光阶段 P3，发光器件 D的控制线 Em输入低电平， 可变电压 V— ref、 数据线 Data和栅线 Gate输入高电平， 第四晶体管 M4和第五晶体管 M5关 闭， 第一晶体管 Ml导通。 当第一晶体管 Ml导通时， 第一电压 Vdd输入至 节点 c， 此时， 节点 c的电压为 Vdata+Vdd。 这时， 流过第三晶体管 M3的电 流驱动 OLED发光。 由于第三晶体管 M3处于饱和区。 因此， 可以根据饱和 区 TFT的电流特性， 得出流经第三晶体管 M3的电流为：
Ids=l/2 K (Vgs -Vth)2
=1/2 χ Κ χ [Vth- ( Vdata+Vdd ) -Vth]2
= 1/2 K (Vdata+Vdd)2
其中， K为关联于第三晶体管 M3的电流常数； Vgs为第三晶体管 M3 的栅极相对于源级的电压， 即此时节点 a相对于节点 c的电压， Vth为第三 晶体管 M3的阔值电压。 通常， 不同像素单元之间的 Vth不尽相同， 且同一 像素中的 Vth还有可能随时间发生漂移， 这将造成显示亮度差异， 由于这种 差异与之前显示的图像有关， 因此常呈现为残影现象。
可以看出流经第三晶体管 M3的电流 Ids与第三晶体管 M3的阔值电压 Vth无关。 这样一来， 可以避免由于第三晶体管 M3的阔值电压 Vth的不一 致或漂移对流过发光器件的电流所造成的影响， 能够改善显示装置显示亮度 的均匀性， 避免残影现象的产生。
需要说明的是，在上述实施例中， 晶体管均是以 P型增强型 TFT为例进 行的说明。 或者， 同样可以釆用 P型耗尽型 TFT， 其不同之处在于， 对于增 强型 TFT， 阔值电压 Vth为正值， 而对于耗尽型 TFT， 阔值电压 Vth为负值。
此外， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、第五晶体管 M5和第六晶体管 M6均可以釆用 N型晶体管。驱动这样一 种结构的像素电路的外部信号的时序也应当做相应的调整， 其中， 可变电压 V-ref、 数据线 Data、 栅线 Gate以及发光器件 D的控制线 Em的时序与图 3 中所示的相应的信号时序相反（即二者的相位差为 180度） 。
或者， 第一晶体管 Ml釆用 P型晶体管； 第二晶体管 M2、 第三晶体管 M3、第四晶体管 M4、第五晶体管 M5和第六晶体管 M6均釆用 N型晶体管。 驱动这样一种结构的像素电路的外部信号的时序也应当做相应的调整，其中， 数据线 Data、栅线 Gate以及可变电压 V-ref的时序与图 3中所示的相应的信 号时序相反（即二者的相位差为 180度） 。
或者， 第一晶体管 Ml釆用 N型晶体管； 第二晶体管 M2、 第三晶体管 M3、第四晶体管 M4、第五晶体管 M5和第六晶体管 M6均釆用 P型晶体管。 驱动这样一种结构的像素电路的外部信号的时序也应当做相应的调整，其中， 发光器件 D的控制线 Em的时序与图 3中所示的相应的信号时序相反 (即二 者的相位差为 180度） 。
本发明实施例还提供一种显示装置，包括如上所述的任意一种像素电路。 所述显示装置可以包括多个像素单元阵列， 每一个像素单元包括如上所述的 任意一个像素电路。 具有与本发明前述实施例提供的像素电路相同的有益效 果， 由于像素电路在前述实施例中已经进行了详细说明， 此处不再赘述。
具体的， 本发明实施例所提供的显示装置可以是包括 LED 显示器或 OLED显示器在内的具有电流驱动发光器件的显示装置。
本发明实施例提供一种显示装置， 包括像素电路， 通过多个晶体管以及 存储电容对电路进行开关和充放电控制， 可以在下一帧信号输入像素电路之 前， 进行复位操作， 从而消除上一帧信号对下一帧信号的干扰， 提高显示装 置的显示品质。
图 7为本发明实施例提供的一种像素电路驱动方法的流程示意图。 该像 素电路驱动方法可以应用于前述实施例中所提供的像素电路， 如图 7所示， 该方法包括以下步骤： S101: 导通第二晶体管 M2和第六晶体管 M6，对第三晶体管 M3的栅极 电压及发光器件 D的阳极电压进行复位。
S102: 关闭第二晶体管 M2和第六晶体管 M6，导通第四晶体管 M4和第 五晶体管 M5， 第三晶体管 M3形成二极管连接特性， 数据线 Data输入的数 据电压 Vdata写入第三晶体管 M3的第一极。
S103: 关闭第四晶体管 M4和第五晶体管 M5， 导通第一晶体管 Ml ; 流 过第一晶体管 Ml和第三晶体管 M3的电流驱动发光器件 D发光。
本发明实施例提供一种像素电路驱动方法， 通过多个晶体管以及存储电 容对电路进行开关和充放电控制， 可以在下一帧信号输入像素电路之前， 进 行复位操作， 从而消除上一帧信号对下一帧信号的干扰， 提高显示装置的显 示品质。
需要说明的是， 本发明实施例中的发光器件可以是已知的包括 LED或 OLED在内的多种电流驱动发光器件。
其中， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6均为 P型晶体管； 或者，
第一晶体管 Ml为 P型晶体管； 第二晶体管 M2、 第三晶体管 M3、 第四 晶体管 M4、 第五晶体管 M5和第六晶体管 M6均为 N型晶体管； 或者， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6均为 N型晶体管； 或者，
第一晶体管 Ml为 N型晶体管； 第二晶体管 M2、 第三晶体管 M3、 第四 晶体管 M4、第五晶体管 M5和第六晶体管 M6均为 P型晶体管。 当釆用不同 类型的晶体管时， 像素电路的外部控制信号也各不相同。
例如， 以 P型晶体管为例， 在本发明实施例所提供的像素电路中， 第一 晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体 管 M5 和第六晶体管 M6 可以均为 P 型增强型薄膜晶体管 （Thin Film Transistor, 简称 TFT )或 P型耗尽型 TFT。
需要说明的是， 当第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、第五晶体管 M5和第六晶体管 M6均为 P型增强型 TFT时， 控制信号的时序可以如图 3所示， 包括：
复位阶段 P1 : 可变电压 V— ref输入低电平， 数据线 Data、 栅线 Gate以 及发光器件 D的控制线 Em输入高电平。
写入阶段 P2: 数据线 Data和栅线 Gate输入低电平， 可变电压 V— ref和 发光器件 D的控制线 Em输入高电平。
发光阶段 P3: 发光器件 D的控制线 Em输入低电平， 数据线 Data、 栅 线 Gate以及可变电压 V— ref输入高电平。
例如， 当第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体 管 M4、第五晶体管 M5和第六晶体管 M6均为 P型增强型 TFT时，步骤 S101 对应于复位阶段 Pl， 该阶段的等效电路图如图 4所示， 其中， 实际通电线路 和器件釆用实线表示， 未通电单元釆用虚线表示， 以下各等效电路图与改图 表示方式相同。 在复位阶段 Pl， 可变电压 V— ref输入低电平， 数据线 Data、 栅线 Gate以及发光器件 D的控制线 Em输入高电平， 如图 4所示， 第二晶 体管 M2和第六晶体管 M6导通。 当第六晶体管 M6导通时， 存储电容 CST 与第三晶体管 M3栅极相连接的节点 a的电位被复位至初始电压 V— initial。 当第二晶体管 M2导通时， 第二晶体管的第二极与发光器件 D的阳极相连接 的节点 b的电位被复位至初始电压 V— initiaL 需要说明的是， 在上述过程中， 可以将该初始电压 V— initial设置为零电压， 从而能够起到对上述节点 a、 节 点 b的电压进行复位的作用。 由于初始电压 V— initial与第二电压 Vss之间的 电压信号差小于发光器件 D的开启阔值电压， 从而能够确保在复位阶段 P1 时， 没有电流流经发光器件0， 从而使得发光器件 D不发光。 在这一阶段， 由于节点 b的电位被复位， 从而使得像素电路的节点 b上残留的上一帧电压 信号得以释放，避免了上一帧的残留电压信号对下一帧电压信号的不良影响， 确保了节点 b电位的稳定性。
相应的， 步骤 S102对应于写入阶段 P2， 该阶段的等效电路图如图 5所 示，在写入阶段 P2，数据线 Data和栅线 Gate均输入低电平，可变电压 V— ref 和发光器件 D的控制线 Em输入高电平， 第二晶体管 M2和第六晶体管 M6 关闭， 第四晶体管 M4和第五晶体管 M5导通。 当第五晶体管 M5导通时， 数据线 Data输入的数据电压 Vdata写入第五晶体管 M5的第一极与第三晶体 管 M3的第一极相连接的节点0。 当第四晶体管 M4导通时， 节点 a和节点 d 相连接， 使得第三晶体管 M3的栅极和漏极线连接， 形成二极管连接特性， 第三晶体管 M3的阔值电压 Vth被锁存至节点 a。 因为写入阶段 P2与发光阶 段 P3相比， 持续的时间较短， 所以上述阔值电压 Vth对像素电路的显示状 态不会产生太大的影响。 由于在上述复位阶段 Pl， 节点 b的电位被复位， 并 且由于节点 b与节点 d相连接， 因此在节点 b的电位被复位的同时节点 d的 电位也被复位。 这样一来， 在写入阶段 P2， 由于节点 d上没有上一帧残留的 电压信号， 因此不会对节点 a的电位产生影响， 从而能够保证写入第三晶体 管 M3第一级处的节点 c电位的准确性。
相应的， 步骤 S103对应于发光阶段 P3， 该阶段的等效电路图如图 6所 示， 在发光阶段 P3，发光器件 D的控制线 Em输入低电平， 可变电压 V— ref、 数据线 Data和栅线 Gate输入高电平， 第四晶体管 M4和第五晶体管 M5关 闭， 第一晶体管 Ml导通。 当第一晶体管 Ml导通时， 第一电压 Vdd输入至 节点 c， 此时， 节点 c的电压为 Vdata+Vdd。 这时， 流过第三晶体管 M3的电 流驱动 OLED发光。 由于第三晶体管 M3处于饱和区。 因此， 可以根据饱和 区 TFT的电流特性， 得出流经第三晶体管 M3的电流为：
Ids=l/2 K (Vgs -Vth)2
=1/2 χ Κ χ [Vth- ( Vdata+Vdd ) -Vth]2
= 1/2 K (Vdata+Vdd)2
其中， K为关联于第三晶体管 M3的电流常数； Vgs为第三晶体管 M3 的栅极相对于源级的电压， 即此时节点 a相对于节点 c的电压， Vth为第三 晶体管 M3的阔值电压。 通常， 不同像素单元之间的 Vth不尽相同， 且同一 像素中的 Vth还有可能随时间发生漂移， 这将造成显示亮度差异， 由于这种 差异与之前显示的图像有关， 因此常呈现为残影现象。
可以看出流经第三晶体管 M3的电流 Ids与第三晶体管 M3的阔值电压 Vth无关。 这样一来， 可以避免由于第三晶体管 M3的阔值电压 Vth的不一 致或漂移对流过发光器件的电流所造成的影响， 能够改善显示装置显示亮度 的均勾性， 避免残影现象的产生。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤 可以通过程序来指令相关的硬件来完成， 前述的程序可以存储于一计算机可 读取存储介质中， 该程序在执行时， 执行包括上述实施例的方法的步骤； 而 前述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代 码的介质。 以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。
本申请要求于 2014年 5月 30日递交的中国专利申请第 201410240905.6 号的优先权， 在此全文引用上述中国专利申请公开的内容以作为本申请的一 部分。

Claims

权利要求书
1. 一种像素电路， 包括：
第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 第五晶体管、 第 六晶体管、 存储电容以及发光器件；
所述第一晶体管的栅极连接所述发光器件的控制线， 第一极连接第一电 压， 第二极与所述第三晶体管的第一极相连接；
所述第二晶体管的栅极连接可变电压， 第一极连接所述第六晶体管的第 一极， 第二极与所述发光器件的阳极相连接；
所述第三晶体管的栅极连接所述第六晶体管的第一极， 第二极与所述第 四晶体管的第一极相连接；
所述第四晶体管的栅极连接栅线，第一极与所述发光器件的阳极相连接， 第二极与所述第三晶体管的栅极相连接；
所述第五晶体管的栅极连接所述栅线， 第一极连接所述第三晶体管的第 一极， 第二极与数据线相连接；
所述第六晶体管的栅极连接所述可变电压， 第二极与初始电压相连接； 所述存储电容的一端连接所述第六晶体管的第一极， 另一端与所述第一 电压相连接；
所述发光器件的阴极连接第二电压。
2. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管和所述第六晶 体管均为 P型晶体管。
3. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管为 P型晶体 管； 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管 和所述第六晶体管均为 N型晶体管。
4. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管和所述第六晶 体管均为 N型晶体管。
5. 根据权利要求 1所述的像素电路，其中，所述第一晶体管为 N型晶体 管； 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管 和所述第六晶体管均为 P型晶体管。
6. 根据权利要求 2所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管和所述第六晶 体管的第一极均为源级， 第二极均为漏级。
7. 根据权利要求 1至 6中任一项所述的像素电路， 其中， 所述晶体管包 括耗尽型薄膜晶体管 TFT或增强型 TFT。
8. 根据权利要求 1至 7中任一项所述的像素电路， 其中， 所述发光器件 为有机发光二极管。
9. 一种显示装置， 其中， 包括如权利要求 1至 8中任一所述像素电路。
10. 一种应用于如权利要求 1至 8中任一项所述的像素电路的像素电路 驱动方法， 其中， 该方法包括：
导通第二晶体管和第六晶体管， 对第三晶体管的栅极电压及发光器件的 阳极电压进行复位；
关闭所述第二晶体管和所述第六晶体管，导通第四晶体管和第五晶体管， 所述第三晶体管形成二极管连接特性， 数据线输入的数据电压写入所述第三 晶体管的第一极；
关闭所述第四晶体管和所述第五晶体管， 导通第一晶体管； 通过所述第 一晶体管和所述第三晶体管的电流驱动发光器件发光。
11.根据权利要求 10所述的像素电路驱动方法，其中，所述第一晶体管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管和所 述第六晶体管均为 P型晶体管。
12.根据权利要求 10所述的像素电路驱动方法， 其中， 所述第一晶体管 为 P型晶体管； 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述 第五晶体管和所述第六晶体管均为 N型晶体管。
13.根据权利要求 10所述的像素电路驱动方法，其中，所述第一晶体管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管和所 述第六晶体管均为 N型晶体管。
14.根据权利要求 10所述的像素电路驱动方法， 其中， 所述第一晶体管 为 N型晶体管； 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述 第五晶体管和所述第六晶体管均为 P型晶体管。
15.根据权利要求 11所述的像素电路驱动方法，其中，所述第一晶体管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 所 述第六晶体管和所述第七晶体管的第一极均为源级， 第二极均为漏级。
16.根据权利要求 10至 15中任一项所述的像素电路驱动方法， 其中， 所述晶体管包括耗尽型 TFT或增强型 TFT。
17.根据权利要求 10至 16中任一项所述的像素电路驱动方法， 其中， 所述发光器件为有机发光二极管。
18.根据权利要求 10所述的像素电路驱动方法， 其中， 当所述第一晶体 管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管 和所述第六晶体管均为 P型强型晶体管时， 控制信号的时序包括：
复位阶段： 可变电压输入低电平， 所述数据线、 栅线以及所述发光器件 的控制线输入高电平；
写入阶段： 所述数据线和所述栅线输入低电平， 所述可变电压和所述发 光器件的控制线输入高电平；
发光阶段： 所述发光器件的控制线输入低电平， 所述数据线、 所述栅线 以及所述可变电压输入高电平。
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