WO2015176572A1 - 上升沿检测电路 - Google Patents

上升沿检测电路 Download PDF

Info

Publication number
WO2015176572A1
WO2015176572A1 PCT/CN2015/073929 CN2015073929W WO2015176572A1 WO 2015176572 A1 WO2015176572 A1 WO 2015176572A1 CN 2015073929 W CN2015073929 W CN 2015073929W WO 2015176572 A1 WO2015176572 A1 WO 2015176572A1
Authority
WO
WIPO (PCT)
Prior art keywords
nmos transistor
rising edge
delay
output
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2015/073929
Other languages
English (en)
French (fr)
Inventor
张建伟
吴国强
张修哲
陈晓明
唐祯安
郑善兴
丁秋红
腾飞
李佳琪
马万里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dalian University of Technology
Original Assignee
Dalian University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dalian University of Technology filed Critical Dalian University of Technology
Priority to KR1020157033883A priority Critical patent/KR101716786B1/ko
Publication of WO2015176572A1 publication Critical patent/WO2015176572A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Definitions

  • the present invention relates to a rising edge detection circuit, and more particularly to a rising edge detection circuit having an output signal pulse width greater than a pulse width of an input signal.
  • the rising edge (or falling edge) detection circuit is a commonly used circuit that is mainly used to detect whether there is a rising edge pulse in the input signal, and if so, a pulse signal is output.
  • the existing rising edge detection circuit is composed of a delay unit, an inverter, and an AND gate.
  • the input signal is directly connected to the AND gate, and the other channel is connected to the AND gate through the delay unit and the inverter connected in series.
  • the delay of the delay unit is the pulse width of the output pulse signal, and the pulse width of the output pulse signal must be less than the pulse width of the input pulse signal, which cannot satisfy the output pulse signal of the subsequent device.
  • the pulse width is greater than the pulse width of the input pulse signal.
  • the present invention is to solve the above technical problems existing in the prior art, and to provide a rising edge detecting circuit having an output signal pulse width larger than a pulse width of an input signal.
  • a rising edge detection circuit having an input terminal S and an output terminal P, characterized in that: the input terminal S Connected to the gate of the NMOS transistor M1, the source of the NMOS transistor M1 is connected to the drain of the NMOS transistor M2, and the source of the NMOS transistor M2 is grounded.
  • the drain of the NMOS transistor M1 is connected to the bistable memory cell MEM1, and the other is connected to the output terminal P through the inverter INV1; the other end of the bistable memory cell MEM1 is connected
  • the drain of the NMOS transistor M3 is connected, the other is connected to the gate of the NMOS transistor M3 through the asymmetric delay circuit H, and the source of the NMOS transistor M3 is grounded;
  • An inverter INV2 is also connected, the output of the inverter INV2 is connected to the gate of the NMOS transistor M4, and the drain of the NMOS transistor M4 is connected to the bistable memory unit MEM2.
  • the source of the NMOS transistor M4 is grounded; the other end of the bistable memory cell MEM2 is connected to the gate of the NMOS transistor M2, and the other is connected to the NMOS transistor M5.
  • the drain of the NMOS transistor M5 is grounded, and the gate of the NMOS transistor M5 is connected to the input terminal of the asymmetric delay circuit H.
  • the asymmetric delay circuit H has an input terminal L1 and an output terminal L2, and an input terminal L1 and an output terminal L2 There are a plurality of delay circuits D1 ⁇ Di connected in series, and the input terminal L1 is also connected to the gates of the plurality of NMOS transistors N1 ⁇ Ni through the inverter INV3, each NMOS transistor The drains of Ni are respectively connected to the output terminals of the corresponding delay circuits Di, and the source of each NMOS transistor Ni is grounded.
  • the invention consists of a bistable memory cell, an asymmetric delay cell, an inverter and a plurality of NMOS
  • the transistor is composed, as long as the asymmetric delay circuit satisfies the sum of the rising edge delay and the falling edge delay greater than the pulse period of the input signal and the falling edge delay is small, the output signal with the maximum pulse width close to the input signal pulse period can be generated, which can satisfy the subsequent device. Requirements for use.
  • the invention not only has a simple structure, but also has a self-starting function, and the self-starting can be realized when the initial low level length of the input signal is greater than the rising edge delay of the asymmetric delay circuit.
  • FIG. 1 is a detailed circuit diagram of an embodiment of the present invention.
  • FIG. 2 is a diagram showing an asymmetric delay circuit of an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a waveform of a working process according to an embodiment of the present invention.
  • FIG. 1 The basic structure of the invention is shown in Figure 1: with input S and output P
  • the input terminal S is connected to the gate of the NMOS transistor M1, the source of the NMOS transistor M1 is connected to the drain of the NMOS transistor M2, and the NMOS transistor M2
  • the source is grounded, the drain of the NMOS transistor M1 is connected to the bistable memory cell MEM1, and the other is connected to the output terminal P through the inverter INV1; the bistable memory cell MEM1
  • the other end (L1 end) is connected to the drain of the NMOS transistor M3, and the other path is passed through the asymmetric delay circuit H (the output of the asymmetric delay circuit H is L2) and the NMOS transistor.
  • the gate of M3 is connected, the source of NMOS transistor M3 is grounded, and the input terminal S is further connected with inverter INV2, the output of inverter INV2 and NMOS transistor M4.
  • the gate of the NMOS transistor M4 is connected to the bistable memory cell MEM2, the source of the NMOS transistor M4 is grounded, and the other end of the bistable memory cell MEM2 (L3) One end is connected to the gate of the NMOS transistor M2, the other is connected to the drain of the NMOS transistor M5, the source of the NMOS transistor M5 is grounded, and the NMOS transistor M5
  • the gate is connected to the input of the asymmetric delay circuit H.
  • the asymmetric delay circuit H is shown in Figure 2: there are input L1 and output L2, input L1 and output L2 There are a plurality of delay circuits D1 ⁇ Di connected in series, and the input terminal L1 is also connected to the gates of the plurality of NMOS transistors N1 ⁇ Ni through the inverter INV3, each NMOS transistor The drains of Ni are respectively connected to the output terminals of the corresponding delay circuits Di, and the source of each NMOS transistor Ni is grounded.
  • H asymmetrical delay circuit delays the rising edge points and a falling edge delay at W W:
  • the working waveform is shown in Figure 3: the input signal is signal and the pulse period is T.
  • the state of L1 can be either 0 or 1 .
  • the output signal pulse output start is 1, the initial low level as long as the length is greater than the rising edge of the input signal signal asymmetrical delay circuit delay and delay NMOS transistor M1, the output signal P (on W), The output is 0, after which the input signal can be detected normally.
  • the output signal is a pulse signal the pulse width P W 0, and the decision to produce a signal pulse width W 0 W P on, in order to expand the adjustable range W 0, W should be as small as possible under.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)

Abstract

本发明公幵一种上升沿检测电路，由双稳态存储单元、非对称延迟单元、反相器和多个NMOS晶体管组成，只要非对称延迟电路满足上升沿延迟与下降沿延迟之和大于输入信号的脉冲周期且下降沿延迟很小时，就能够产生最大脉宽接近输入信号脉冲周期的输出信号，可满足后续设备的使用要求。本发明不但结构简单，还具有自启动功能，当输入信号的初始低电平长度大于非对称延迟电路的上升沿延迟，就能够实现自启动。

Description

上升沿检测电路
技术领域：
本发明涉及一种 上升沿检电路，尤其是一种输出信号脉冲宽度大于输入信号脉冲宽度的上升沿检测电路。
背景技术：
上升沿（或下降沿）检测电路是一种常用的电路，主要用于检测输入信号中是否有上升沿脉冲到来，如果有，则输出一个脉冲信号。现有的上升沿检测电路由延迟单元、反相器及与门构成。输入信号一路直接同与门相接，另一路通过相串联的延迟单元、反相器后同与门相接。假设反相器和与门的延迟均为零，延迟单元的延迟即为输出脉冲信号的脉宽，则输出脉冲信号的脉宽一定小于输入脉冲信号的脉宽，不能满足后续设备对于输出脉冲信号脉宽大于输入脉冲信号脉宽的要求。
发明内容：
本发明是为了解决现有技术所存在的上述技术问题，提供一种输出信号脉冲宽度大于输入信号脉冲宽度的上升沿检测电路。
本发明的技术解决方案是： 一种 上升沿检测电路，设有输入端 S 及输出端 P ，其特征在于：所述输入端 S 与 NMOS 晶体管 M1 的栅极相接， NMOS 晶体管 M1 的源极与 NMOS 晶体管 M2 的漏极相接， NMOS 晶体管 M2 的源极接地， NMOS 晶体管 M1 的漏极一路与双稳态存储单元 MEM1 相接，另一路通过反向器 INV1 与输出端 P 相接；双稳态存储单元 MEM1 的另一端一路与 NMOS 晶体管 M3 的漏极相接，另一路通过非对称延迟电路 H 与 NMOS 晶体管 M3 的栅极相接， NMOS 晶体管 M3 的源极接地；与输入端 S 还接有反向器 INV2 ，反向器 INV2 的输出端与 NMOS 晶体管 M4 的栅极相接， NMOS 晶体管 M4 的漏极与双稳态存储单元 MEM2 相接， NMOS 晶体管 M4 的源极接地；双稳态存储单元 MEM2 的另一端一路与 NMOS 晶体管 M2 的栅极相接，另一路与 NMOS 晶体管 M5 的漏极相接， NMOS 晶体管 M5 的源极接地， NMOS 晶体管 M5 的栅极与非对称延迟电路 H 的输入端相接。
所述非对称延迟电路 H 有输入端 L1 和输出端 L2 ，输入端 L1 与输出端 L2 之间接有多个相串联的延迟电路 D1~Di ，输入端 L1 还通过反向器 INV3 与多个 NMOS 晶体管 N1~Ni 的栅极相接，每个 NMOS 晶体管 Ni 的漏极分别与相对应的延迟电路 Di 的输出端相接，每个 NMOS 晶体管 Ni 的源极接地。
本发明由双稳态存储单元、非对称延迟单元、反相器和多个 NMOS 晶体管组成，只要非对称延迟电路满足上升沿延迟与下降沿延迟之和大于输入信号的脉冲周期且下降沿延迟很小时，就能够产生最大脉宽接近输入信号脉冲周期的输出信号，可满足后续设备的使用要求。本发明不但结构简单，还具有自启动功能，当输入信号的初始低电平长度大于非对称延迟电路的上升沿延迟，就能够实现自启动。
附图说明：
图 1 是本发明实施例的具体电路图。
图 2 是本发明实施例非对称延迟电路图 。
图 3 是本发明实施例的工作过程波形示意图。
具体实施方式：
下面将结合附图说明本发明的具体实施方式。本发明的基本结构如图 1 所示：设有输入端 S 及输出端 P ，所述输入端 S 与 NMOS 晶体管 M1 的栅极相接， NMOS 晶体管 M1 的源极与 NMOS 晶体管 M2 的漏极相接， NMOS 晶体管 M2 的源极接地， NMOS 晶体管 M1 的漏极一路与双稳态存储单元 MEM1 相接，另一路通过反向器 INV1 与输出端 P 相接；双稳态存储单元 MEM1 的另一端（ L1 端）一路与 NMOS 晶体管 M3 的漏极相接，另一路通过非对称延迟电路 H （非对称延迟电路 H 的输出端为 L2 ）与 NMOS 晶体管 M3 的栅极相接， NMOS 晶体管 M3 的源极接地；与输入端 S 还接有反向器 INV2 ，反向器 INV2 的输出端与 NMOS 晶体管 M4 的栅极相接， NMOS 晶体管 M4 的漏极与双稳态存储单元 MEM2 相接， NMOS 晶体管 M4 的源极接地；双稳态存储单元 MEM2 的另一端（ L3 端）一路与 NMOS 晶体管 M2 的栅极相接，另一路与 NMOS 晶体管 M5 的漏极相接， NMOS 晶体管 M5 的源极接地， NMOS 晶体管 M5 的栅极与非对称延迟电路 H 的输入端相接。
非对称延迟电路 H 如图 2 所示：有输入端 L1 和输出端 L2 ，输入端 L1 与输出端 L2 之间接有多个相串联的延迟电路 D1~Di ，输入端 L1 还通过反向器 INV3 与多个 NMOS 晶体管 N1~Ni 的栅极相接，每个 NMOS 晶体管 Ni 的漏极分别与相对应的延迟电路 Di 的输出端相接，每个 NMOS 晶体管 Ni 的源极接地。
具体工作过程如下：
非对称延迟电路 H 分上升沿延迟 W 上 和下降沿延迟 W 下 ：
1 ．上升沿延迟。当节点 L1=1 ，此时所有的下拉管（ NMOS 晶体管 N1-Ni ）都关闭，延迟由 D1 、 D2…Di 组成，设一个延迟单元的延迟为 Tdly ，则上升沿延迟 W 上 为 i × Tdly 。
2 ．下降沿延迟。当节点 L1=0 ，所有的下拉管（ NMOS 晶体管 N1-Ni ）都打开， NMOS 晶体管 N1-Ni 管将节点 L2 下拉到 0 ，此时的延迟为反相器 INV1 延迟和 N1-Ni 管下拉延迟之和。可见， W 下 很小。
工作波形如图 3 所示：输入信号为 signal ，脉冲周期为 T 。
1. 当输入信号 S=0 时， NMOS 晶体管 M1 关闭， NMOS 晶体管 M4 打开； NMOS 晶体管 M4 的打开致使节点 L3=1 （图 3 中（ 1 ）），从而使 NMOS 晶体管 M2 打开，即 NMOS 晶体管 M1 关闭、 NMOS 晶体管 M2 打开；
此时， L1 的状态既可能是 0 ，也可能是 1 。
如果 L1 的状态如图 3 所示为 0 ，则输出信号 pulse 的输出如图 3 所示为 0 。
如果 L1 的状态是 1 ，开始输出信号 pulse 的输出为 1 ，只要输入信号 signal 的初始低电平长度大于非对称延迟电路的上升沿延迟（ W 上 ）和 NMOS 管 M1 的延迟，输出信号 P 的输出即为 0 ，之后，就可以正常检测输入信号 signal 了。
2 ．当输入信号 S 变为 1 时， NMOS 晶体管 M1 打开，此时 NMOS 晶体管 M2 保持打开状态，因此输出信号 P=1 （图 3 中（ 2 ））；同时节点 L1=1 （图 3 中（ 3 ）），从而 NMOS 晶体管 M5 打开，节点 L3=0 （图 3 中（ 4 ））， NMOS 晶体管 M2 关闭。
当输入信号 S 又变为 0 时， NMOS 晶体管 M1 关闭， NMOS 晶体管 M4 打开； NMOS 晶体管 M4 的打开致使节点 L3=1 （图 3 中（ 1 ）），从而使 NMOS 晶体管 M2 打开，即 NMOS 晶体管 M1 关闭、 NMOS 晶体管 M2 打开；
因 NMOS 晶体管 M1 关闭，双稳态存储单元 MEM1 仍可使输出信号 P=1 ，节点 L1=1 。
3 ． L1 的上升沿经过 W 上 时间后传递到 L2 ，则节点 L2=1 （图 3 中（ 5 ））； L2=1 ， NMOS 晶体管 M3 打开， L1 变为 0 （图 3 中（ 6 ）），输出 P=0 （图 3 中（ 7 ）），同时 NMOS 晶体管 M5 关闭。
4 ． L1 的下降沿经过非对称延迟电路 H ，即经过 W 下 的时间后，节点 L2=0 （图 3 中（ 8 ））， NMOS 晶体管 M3 关闭。
当 输入信号 S 的下一个上升沿到来时，即输入信号 S 变为 1 时，重复 2 、 3 、 4 步骤……。
即输出信号 P 为脉宽 W0 的脉冲信号，由于 W 上 决定了产生信号 P 的脉宽 W0 ，为了扩大可调整的 W0 的范围， W 下 应该尽量小。

Claims (2)

  1. 一种 上升沿检测电路，设有输入端 S 及输出端 P ，其特征在于：所述输入端 S 与 NMOS 晶体管 M1 的栅极相接， NMOS 晶体管 M1 的源极与 NMOS 晶体管 M2 的漏极相接， NMOS 晶体管 M2 的源极接地， NMOS 晶体管 M1 的漏极一路与双稳态存储单元 MEM1 相接，另一路通过反向器 INV1 与输出端 P 相接；双稳态存储单元 MEM1 的另一端一路与 NMOS 晶体管 M3 的漏极相接，另一路通过非对称延迟电路 H 与 NMOS 晶体管 M3 的栅极相接， NMOS 晶体管 M3 的源极接地；与输入端 S 还接有反向器 INV2 ，反向器 INV2 的输出端与 NMOS 晶体管 M4 的栅极相接， NMOS 晶体管 M4 的漏极与双稳态存储单元 MEM2 相接， NMOS 晶体管 M4 的源极接地；双稳态存储单元 MEM2 的另一端一路与 NMOS 晶体管 M2 的栅极相接，另一路与 NMOS 晶体管 M5 的漏极相接， NMOS 晶体管 M5 的源极接地， NMOS 晶体管 M5 的栅极与非对称延迟电路 H 的输入端相接。
  2. 根据权利要求 1 所述的 上升沿检测电路，其特征在于：所述非对称延迟电路 H 有输入端 L1 和输出端 L2 ，输入端 L1 与输出端 L2 之间接有多个相串联的延迟电路 D1~Di ，输入端 L1 还通过反向器 INV3 与多个 NMOS 晶体管 N1~Ni 的栅极相接，每个 NMOS 晶体管 Ni 的漏极分别与相对应的延迟电路 Di 的输出端相接，每个 NMOS 晶体管 Ni 的源极接地。
PCT/CN2015/073929 2014-05-23 2015-03-10 上升沿检测电路 Ceased WO2015176572A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020157033883A KR101716786B1 (ko) 2014-05-23 2015-03-10 상승에지 검출 회로

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201410220541.5A CN104038185B (zh) 2014-05-23 2014-05-23 上升沿检测电路
CN201410220541.5 2014-05-23

Publications (1)

Publication Number Publication Date
WO2015176572A1 true WO2015176572A1 (zh) 2015-11-26

Family

ID=51468804

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2015/073929 Ceased WO2015176572A1 (zh) 2014-05-23 2015-03-10 上升沿检测电路

Country Status (3)

Country Link
KR (1) KR101716786B1 (zh)
CN (1) CN104038185B (zh)
WO (1) WO2015176572A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104038185B (zh) * 2014-05-23 2017-02-22 大连理工大学 上升沿检测电路
CN104883160B (zh) * 2015-06-11 2017-11-03 天津大学 对脉冲边沿信号具有检测、计数和验证功能的电路
CN107508580B (zh) * 2017-07-23 2020-07-21 西南电子技术研究所（中国电子科技集团公司第十研究所） 检测集成电路模拟/数字信号上升沿的脉冲生成电路模块
JP7727164B2 (ja) * 2020-02-17 2025-08-21 ミツミ電機株式会社 パルス信号送信回路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508242B2 (en) * 2006-03-31 2009-03-24 Oki Semiconductor Co., Ltd. Driving circuit that eliminates effects of ambient temperature variations and increases driving capacity
CN101398447A (zh) * 2008-10-30 2009-04-01 上海大学 过零检测器与边沿-脉冲转换器及其应用
US20090189644A1 (en) * 2007-11-06 2009-07-30 Cheon-Oh Lee Short pulse rejection circuit and method thereof
CN101546995A (zh) * 2008-03-25 2009-09-30 索尼株式会社 信号处理设备
CN104038185A (zh) * 2014-05-23 2014-09-10 大连理工大学 上升沿检测电路
CN203933573U (zh) * 2014-05-23 2014-11-05 大连理工大学 上升沿检测电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01288008A (ja) * 1988-05-13 1989-11-20 Sharp Corp パルス発生回路
US6111447A (en) * 1998-05-01 2000-08-29 Vanguard International Semiconductor Corp. Timing circuit that selectively triggers on a rising or falling input signal edge
CN103178809B (zh) * 2013-02-04 2016-02-17 深圳市鼎阳科技有限公司 一种dds脉冲边沿调节方法、模块和脉冲信号发生器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508242B2 (en) * 2006-03-31 2009-03-24 Oki Semiconductor Co., Ltd. Driving circuit that eliminates effects of ambient temperature variations and increases driving capacity
US20090189644A1 (en) * 2007-11-06 2009-07-30 Cheon-Oh Lee Short pulse rejection circuit and method thereof
CN101546995A (zh) * 2008-03-25 2009-09-30 索尼株式会社 信号处理设备
CN101398447A (zh) * 2008-10-30 2009-04-01 上海大学 过零检测器与边沿-脉冲转换器及其应用
CN104038185A (zh) * 2014-05-23 2014-09-10 大连理工大学 上升沿检测电路
CN203933573U (zh) * 2014-05-23 2014-11-05 大连理工大学 上升沿检测电路

Also Published As

Publication number Publication date
CN104038185B (zh) 2017-02-22
KR101716786B1 (ko) 2017-03-15
KR20160010479A (ko) 2016-01-27
CN104038185A (zh) 2014-09-10

Similar Documents

Publication Publication Date Title
JP2002135107A5 (zh)
WO2015176572A1 (zh) 上升沿检测电路
CN105528986B (zh) 去噪方法、去噪装置、栅极驱动电路和显示装置
JP2012515449A5 (zh)
TW201039557A (en) Delay circuit
WO2018171249A1 (zh) 一种电平转换电路及方法
WO2017045220A1 (zh) 一种goa电路及液晶显示器
US11513147B2 (en) Jitter noise detector
TW201507358A (zh) 電壓準位轉換電路
CN106291322A (zh) 一种采用延迟放大结构的cmos电路老化传感器
CN105991125A (zh) 反相器电路、输出稳定的动态比较器及比较方法
WO2017016274A9 (zh) 开关控制电路
TWI401890B (zh) 電壓位準轉換電路
CN108107343B (zh) 一种基于真实sh时间的老化传感器
CN106652872A (zh) Goa驱动电路及显示装置
CN107423153B (zh) 一种用于错误检测与校正技术的校正电路
TW201716947A (zh) 移位暫存電路
CN105159488B (zh) 触控驱动电极的驱动单元、方法、电路和触控显示面板
CN110277914A (zh) 一种适用于Boost变换器的反流比较器
CN105356864B (zh) 一种参考时钟检测电路及其方法
CN105634465A (zh) 锁存器和分频器
TW201349752A (zh) 工作週期校正電路
JP2000009803A5 (zh)
CN203933573U (zh) 上升沿检测电路
TW202347938A (zh) 電源切換電路及存儲器

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 20157033883

Country of ref document: KR

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15796190

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15796190

Country of ref document: EP

Kind code of ref document: A1