WO2015161528A1 - 一种用于液晶显示的goa电路及液晶显示装置 - Google Patents

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Definitions

  • the present invention relates to the field of liquid crystal display technology, and in particular to a GOA (gate driver on Array) circuit and a liquid crystal display device for liquid crystal display.
  • GOA gate driver on Array
  • each pixel has a thin film transistor (TFT) whose gate is connected to a horizontal scanning line, a drain (Drain) is connected to a vertical data line, and a source (Source) is connected.
  • TFT thin film transistor
  • Drain Drain
  • Source Source
  • the driving of the horizontal scanning line of the active liquid crystal display panel is mainly completed by the external IC of the panel, and the external IC can control the stepwise charging and discharging of the horizontal scanning lines of each level.
  • the array substrate scanning drive (GOA) technology can use the original process of the liquid crystal display panel to make the horizontal scanning line driving circuit on the substrate around the display area, so that it can replace the external IC to complete the horizontal scanning line driving.
  • GOA technology can reduce the bonding process of external ICs, which has the potential to increase productivity and reduce product cost, and can make LCD panels more suitable for narrow-frame or borderless display products.
  • GOA circuits typically include a plurality of cascaded GOA units, each stage of which corresponds to driving a level one horizontal scan line.
  • the GOA unit mainly includes a pull-up part, a pull-up control part, a transfer part, a key pull-down part, and a pull-down sustain circuit (Pull). -down Holding Part), and the bootstrap (Boast) capacitor responsible for potential lift.
  • the pull-up circuit is mainly responsible for the clock signal (Clock)
  • the output is a gate signal
  • the pull-up control circuit is responsible for controlling the opening time of the pull-up circuit, generally connecting the downlink signal or the Gate signal transmitted by the GOA unit of the previous stage
  • the pull-down circuit is responsible for pulling the Gate signal low at the first time.
  • the Gate signal is turned off
  • the pull-down sustain circuit is responsible for maintaining the Gate output signal and the Gate signal of the pull-up circuit (commonly referred to as the Q point) in the off state (ie, the negative potential), usually with two pull-downs.
  • the module is maintained alternately; the bootstrap capacitor (C boast ) is responsible for the secondary rise of the Q point, which facilitates the G (N) output of the pull-up circuit.
  • the GOA unit includes: a pull-up control circuit 100, a pull-up circuit 200, a downlink circuit 300, a pull-down circuit 400, and The capacitor 600, the first pull-down maintaining circuit 510, and the second pull-down maintaining circuit 520 are provided.
  • FIG. 2 is a diagram showing various input signals, output signals, and key node signals of the GOA circuit of FIG. 1, wherein CK and XCK are two sets of complementary signals on the phase, VSS2 ⁇ VSS1, G(N), and G(N+ 1)
  • CK and XCK are two sets of complementary signals on the phase, VSS2 ⁇ VSS1, G(N), and G(N+ 1)
  • VSS2 ⁇ VSS1, G(N), and G(N+ 1 For the output signal of the upper and lower Gates, it can be seen that G (N) will be pulled to the low potential of VSS1, and P (N) will be pulled to the lower of VSS2 when Q (N) and G (N) are high. Potential.
  • the first stage of the Q (N) point is not high enough to affect the height of the Q (N) point in the second stage.
  • the insufficient potential at the Q (N) point will directly affect the output and circuit of the G (N).
  • the downlink, and the starting speed of the pull-down circuit specifically, when the potential of Q (N) is insufficient, the starting speeds of T21 and T22 are delayed, and the G(N) output and ST(N) have a large delay. (Delay);
  • the delay of G (N) will affect the TFT charging status of the display area. In severe cases, the situation of incorrect charging will occur, which will cause abnormality on the screen.
  • the delay of ST (N) will directly affect the start-up of the pull-down sustain circuit.
  • the delay of ST (N) is too severe, the P (N) point will be lifted up and the P (N) point potential will be formed during the non-active period.
  • Delay, in severe cases, Q ( N ) and G ( N ) ripple current ( ripple ) will occur, which will affect the normal operation of the circuit;
  • the ST (N) pull-down has a risk of no pull-down during the XCK period, which is manifested in a single pull-down circuit.
  • the technical problem to be solved by the present invention is to provide a GOA circuit and a liquid crystal display device for liquid crystal display, which can reduce the cost of the liquid crystal display, improve the functionality of the GOA circuit, and the operational life.
  • an aspect of an embodiment of the present invention provides a GOA circuit for liquid crystal display, wherein a plurality of GOA units including cascades are controlled, and an Nth level of a display area is controlled according to an Nth stage GOA unit.
  • the Nth stage GOA unit includes a pull-up circuit, a pull-down circuit, a first pull-down maintaining circuit, a second pull-down maintaining circuit, a pull-up control circuit, a downlink circuit, and a bootstrap capacitor;
  • the pull-up circuit, the pull-down circuit, the first pull-down maintaining circuit, the second pull-down maintaining circuit, and the bootstrap capacitor are respectively connected to the gate signal point and the Nth horizontal scanning line;
  • the pull-up control circuit and the downlink transmission circuit are respectively connected to the gate signal point;
  • the first pull-down maintaining circuit includes:
  • a first TFT having a gate connected to the first circuit point, a drain and a source thereof respectively connected to the Nth horizontal scanning line and inputting the first DC low voltage
  • a second TFT having a gate connected to the first circuit point, a drain and a source respectively connected to the gate signal point and inputting the first DC low voltage
  • a third TFT having a gate connected to the second circuit point, a drain and a source respectively connected to the first circuit point and inputting a second DC low voltage
  • a fourth TFT having a source connected to the first circuit point, a gate and a drain thereof connected to the first clock signal, a seventh TFT having a gate connected to the first circuit point, and a drain and a source respectively connected to the second circuit Point and input a second DC low voltage;
  • the second DC low voltage is lower than the first DC low voltage.
  • the second pull-down maintaining circuit includes:
  • the eighth TFT has a gate connected to the second clock signal, and a drain and a source thereof are respectively connected to the Nth horizontal scanning line and the input first DC low voltage;
  • a ninth TFT having a gate connected to the gate of the eighth TFT; a drain and a source thereof are respectively connected to the gate signal point and input to the N-1th stage start signal;
  • the first pull-down maintaining circuit further includes:
  • the sixth TFT has a gate connected to the first clock signal, and a drain and a source thereof are connected to the first circuit point; wherein the second clock signal is complementary to the first clock signal.
  • the method further includes a third pull-down maintaining circuit, including:
  • the eleventh TFT has a gate connected to the gate signal point, and a drain and a source thereof are respectively connected to the a gate of the tenth TFT and inputting a first direct current low voltage;
  • the twelfth TFT has a source connected to the gate of the tenth TFT, and a drain and a gate thereof are connected to the first clock signal.
  • the method further includes a third pull-down maintaining circuit, including:
  • the eleventh TFT has a gate connected to the gate signal point, and a drain and a source thereof are respectively connected to the a gate of the tenth TFT and inputting a first direct current low voltage;
  • a twelfth TFT the source of which is connected to the gate of the tenth TFT, and the drain and the gate thereof are connected to the second clock signal;
  • the thirteenth TFT has a source connected to the gate of the tenth TFT, and a drain and a gate thereof connected to the first clock signal and the second clock signal, respectively.
  • the second pull-down maintaining circuit includes:
  • the fourteenth TFT has a gate and a source inputting an N-1th stage start signal, and a drain connected to the gate signal point;
  • the first pull-down maintaining circuit further includes:
  • a fifth TFT having a gate inputting an N-1th stage start signal, a drain and a source thereof being respectively connected to the first circuit point and inputting a second DC low voltage;
  • the sixth TFT has a gate connected to the first clock signal, and a drain and a source thereof are connected to the first circuit point; wherein the second clock signal is complementary to the first clock signal.
  • the pull-up circuit includes:
  • T21 a fifteenth TFT having a gate connected to the gate signal point, a drain and a source thereof respectively connected to the first clock signal and connected to the Nth horizontal scan line;
  • the downlink circuit includes:
  • the gate is connected to the gate signal point, and the drain and the source are respectively connected to the first a clock signal and an output Nth stage start signal;
  • the pull-up control circuit includes:
  • the gate is input to the N-1th stage start signal, and the drain and the source are respectively input to the N-1th horizontal scanning line and the gate signal point is connected.
  • the pull-down circuit includes:
  • the gate is input to the N+1th stage start signal, and the drain and the source are respectively connected to the Nth horizontal scanning line and the first DC low voltage is input;
  • a nineteenth TFT having a gate connected to the gate of the eighteenth TFT, a drain and a source respectively connected to the gate signal point and inputting the first DC low voltage;
  • the twentieth TFT has a gate connected to the gate of the eighteenth TFT, and a drain and a source thereof are respectively connected to the Nth horizontal scanning line and the second DC low voltage is input.
  • the embodiment of the present invention further provides a GOA circuit for liquid crystal display, wherein: comprising a plurality of cascaded GOA units, controlling, according to the Nth stage GOA unit, charging the Nth horizontal scanning line of the display area, the first
  • the N-level GOA unit includes a pull-up circuit, a pull-down circuit, a first pull-down sustain circuit, a second pull-down sustain circuit, a pull-up control circuit, a downlink circuit, and a bootstrap capacitor;
  • the pull-up circuit, the pull-down circuit, the first pull-down maintaining circuit, the second pull-down maintaining circuit, and the bootstrap capacitor are respectively connected to the gate signal point and the Nth horizontal scanning line;
  • the pull-up control circuit and the downlink transmission circuit are respectively connected to the gate signal point;
  • the first pull-down maintaining circuit includes:
  • a first TFT having a gate connected to the first circuit point, a drain and a source thereof respectively connected to the Nth horizontal scanning line and inputting the first DC low voltage
  • a second TFT having a gate connected to the first circuit point, a drain and a source respectively connected to the gate signal point and inputting the first DC low voltage
  • a third TFT having a gate connected to the second circuit point, a drain and a source respectively connected to the first circuit point and inputting a second DC low voltage
  • the second pull-down maintaining circuit includes:
  • the eighth TFT has a gate connected to the second clock signal, and a drain and a source thereof are respectively connected to the Nth stage water Flat scan line and input first DC low voltage;
  • a ninth TFT having a gate connected to the gate of the eighth TFT, a drain and a source thereof respectively connected to the gate signal point and an input N-1th stage start signal;
  • the second clock signal is complementary in phase with the first clock signal; the second DC low voltage is lower than the first DC low voltage.
  • the method further includes a third pull-down maintaining circuit, including:
  • the eleventh TFT has a gate connected to the gate signal point, and a drain and a source thereof are respectively connected to the a gate of the tenth TFT and inputting a first direct current low voltage;
  • the twelfth TFT has a source connected to the gate of the tenth TFT, and a drain and a gate thereof are connected to the first clock signal.
  • the pull-down circuit includes:
  • the gate is input to the N+1th stage start signal, and the drain and the source are respectively connected to the Nth horizontal scanning line and the first DC low voltage is input;
  • the nineteenth TFT has a gate connected to the gate of the eighteenth TFT, a drain and a source respectively connected to the gate signal point and inputting the first DC low voltage.
  • the pull-down circuit further includes:
  • the twentieth TFT has a gate connected to the gate of the eighteenth TFT, and a drain and a source thereof are respectively connected to the Nth horizontal scanning line and the second DC low voltage is input.
  • the method further includes a third pull-down maintaining circuit, including:
  • the eleventh TFT has a gate connected to the gate signal point, and a drain and a source thereof are respectively connected to the a gate of the tenth TFT and inputting a first direct current low voltage;
  • a twelfth TFT the source of which is connected to the gate of the tenth TFT, and the drain and the gate thereof are connected to the second clock signal;
  • the thirteenth TFT has a source connected to the gate of the tenth TFT, and a drain and a gate thereof connected to the first clock signal and the second clock signal, respectively.
  • the pull-down circuit includes:
  • the eighteenth TFT, the gate is input to the N+1th stage start signal, and the drain and the source are respectively connected The Nth horizontal scanning line and the input of the first DC low voltage;
  • a nineteenth TFT having a gate connected to the gate of the eighteenth TFT, a drain and a source respectively connected to the gate signal point and inputting the first DC low voltage;
  • the first pull-down maintaining circuit further includes:
  • the seventh TFT has a gate connected to the second circuit point, and a drain and a source thereof are respectively connected to the second circuit point and input to the second DC low voltage.
  • the pull-up circuit includes:
  • a fifteenth TFT wherein a gate thereof is connected to the gate signal point, and a drain and a source thereof are respectively connected to the first clock signal and connected to the Nth horizontal scanning line;
  • the downlink circuit includes:
  • a sixteenth TFT wherein a gate thereof is connected to the gate signal point, and a drain and a source thereof are respectively connected to the first clock signal and output an Nth stage start signal;
  • the pull-up control circuit includes:
  • the gate is input to the N-1th stage start signal, and the drain and the source are respectively input to the N-1th horizontal scanning line and the gate signal point is connected.
  • an embodiment of the present invention further provides a liquid crystal display device including the aforementioned GOA circuit for liquid crystal display.
  • ST (N-1) is connected with the drain of T43.
  • ST (N-1) charges the first stage of Q (N) point
  • a high potential raises the potential of the first stage of the Q (N) point to solve the problem of insufficient potential in the first stage of the Q (N) point, so that the Q (N) point can be bootstrapped in the second stage (Boost) Will be relatively high and stable, and the outputs of G(N) and ST(N) will be faster, resulting in improved circuit integrity
  • Boost the second stage
  • the ST (N) pull-down module in the third pull-down sustain circuit 530 The ST (N) processing can prevent the ST (N) pull-down failure, and can prevent the circuit from failing due to insufficient pull-down of ST (N), so that the signal transmitted downward is very accurate step by step. There will be problems;
  • the tenth TFT (T72) and the seventh TFT (T71) are used because the first pull-down sustaining circuit and the second pull-down sustaining circuit are alternately operated, and the potential of ST(N) is pulled down. Alternately implemented, the operational life of the GOA circuit can be improved.
  • 1 is a schematic diagram of a conventional GOA circuit
  • FIG. 2 is a timing diagram of key nodes of the GOA circuit of FIG. 1 in actual operation
  • FIG. 3 is a circuit diagram of a first embodiment of a GOA circuit for liquid crystal display provided by the present invention
  • FIG. 4 is a timing diagram of key nodes of the GOA circuit of FIG. 3 in actual operation;
  • FIG. 5 is a circuit diagram of a second embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • Figure 6 is a circuit diagram showing a third embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • Figure 7 is a circuit diagram showing a fourth embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • Figure 8 is a circuit diagram showing a fifth embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • Figure 9 is a circuit diagram of a sixth embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • Figure 10 is a circuit diagram showing a seventh embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • FIG. 3 it is a circuit diagram of a first embodiment of a GOA circuit for liquid crystal display provided by the present invention; in this embodiment, the GOA circuit includes a plurality of cascaded GOA units, according to an Nth level GOA The unit control charges the Nth horizontal scanning line G ( N ) of the display area,
  • the Nth stage GOA unit includes a pull-up circuit 200, a pull-down circuit 400, a first pull-down maintaining circuit 510, a second pull-down maintaining circuit 520, a pull-up control circuit 100, a downlink circuit 300, and a bootstrap capacitor 600, wherein the first Pull maintaining circuit 510 and second pull-down maintaining circuit 520 constitute a pull-down maintaining circuit 500;
  • the pull-up circuit 200, the pull-down circuit 400, the first pull-down maintaining circuit 510, the second pull-down maintaining circuit 520, and the bootstrap capacitor 600 are respectively connected to the gate signal point Q(N) and the Nth horizontal scanning line G(N). ;
  • the pull-up control circuit 100 and the downlink transmission circuit 300 are respectively connected to the gate signal point Q ( N ); wherein, the first pull-down maintaining circuit 510 includes:
  • a first TFT (ie, T32) having a gate connected to the first circuit point ⁇ ( ⁇ ), a drain and a source connected to the first horizontal scanning line G ( ⁇ ) and an input first DC low voltage VSS1;
  • a second TFT (ie, ⁇ 42) having a gate connected to the first circuit point ⁇ ( ⁇ ), a drain and a source connected to the gate signal point Q ( ⁇ ) and an input first DC low voltage VSS 1;
  • a third TFT (ie, ⁇ 52) having a gate connected to the second circuit point ⁇ ( ⁇ ), the drain and the source being respectively connected to the first circuit point ⁇ ( ⁇ ) and the input second DC low voltage VSS2;
  • a fourth TFT ie, ⁇ 51
  • the source is connected to the first circuit point ⁇ ( ⁇ )
  • the gate and the drain are connected to the first clock signal CK;
  • the fifth TFT (ie, ⁇ 53) has a gate input to the N-1th stage start signal ST(N-1), and the drain and the source thereof are respectively connected to the first circuit point ⁇ ( ⁇ ) and the input second DC low voltage VSS2 ;
  • a sixth TFT (ie, 54) having a gate connected to the second clock signal XCK, the drain and the source of which are coupled to the first circuit point P (N);
  • a seventh TFT (ie, T71) having a gate connected to the first circuit point ⁇ ( ⁇ ), a drain and a source connected to the second circuit point ⁇ ( ⁇ ) and an input second DC low voltage VSS2;
  • the second pull-down maintaining circuit 520 includes:
  • the fourteenth TFT (T43) has its gate and source input to the N-1th stage start signal ST(N-1), and its drain is connected to the gate signal point Q(N).
  • the pull-up circuit 200 includes:
  • the downlink circuit 300 includes:
  • the sixteenth TFT (ie, T22) has a gate connected to the gate signal point Q ( ⁇ ), and the drain and the source thereof are respectively connected to the first clock signal CK and the output first stage start signal ST (N);
  • the pull-up control circuit 100 includes:
  • the seventeenth TFT (ie, T11) has a gate input of the N-1th stage start signal ST (N-1), and the drain and the source thereof are respectively input to the N-1th horizontal scanning line G (N-1) and Connect the gate signal point Q ( ⁇ ).
  • the pull-down circuit 400 includes:
  • the eighteenth TFT (ie, T31) has a gate input of the ⁇ +2 stage start signal ST (N+1 ), and the drain and the source thereof are respectively connected to the second-order horizontal scanning line G(N) and the input first straight a low voltage VSS1; a nineteenth TFT (ie, T41) whose gate is connected to the gate of the eighteenth TFT, the drain and the source thereof are respectively connected to the gate signal point Q (N) and the input first DC is low Voltage VSS1;
  • the twentieth TFT (i.e., T73) has a gate connected to the gate of the eighteenth TFT, and a drain and a source thereof are connected to the Nth horizontal scanning line G(N) and the second DC low voltage VSS2, respectively.
  • the second DC low voltage VSS2 is lower than the first DC low voltage VSS1.
  • the second DC low voltage VSS2 is mainly responsible for pulling down the low potential of the first circuit point P(N)
  • the first DC low voltage VSS1 is mainly responsible for pulling down the Nth horizontal scanning line G(N) and the gate signal point Q (N). Low potential.
  • the gates of the first TFT (ie, T32) and the second TFT (ie, T42) are connected to P (N), and the drains are respectively connected to G (N) and Q (N), and the sources are connected.
  • VSS1 both of which are mainly responsible for maintaining the low potential of G (N) and Q (N);
  • the gates of the third TFT (ie, T52) and the fifth TFT (ie, T53) are connected to ST (N) and ST (N-1), respectively, and the drains are connected to P (N), and the sources are connected.
  • VSS2 both are responsible for pulling down P(N) and K(N) during the active period, thereby turning off the pull-down sustain circuit 500 to prevent the effects on the Q(N) and G(N) outputs, while the negative potential of VSS2 is designed to be low.
  • VSS1 ie, VSS2 ⁇ VSS1
  • first TFT ie, T32
  • second TFT T42
  • gate and drain of the ninth TFT are both connected to ST (N-1), and the source is connected to Q (N).
  • TFT can promote the bootstrap of the first stage of the Q (N) point; and the gates of the seventh TFT (ie T71) and the twentieth TFT (ie T73) are respectively connected P (N) and ST (N+l ), while the drain is connected to ST (N), and the source is connected to VSS2, which is mainly responsible for the ST (N) pull-down processing.
  • FIG. 4 it is a timing diagram of the key nodes of the GOA circuit in FIG. 3 in actual operation
  • the first clock signal CK and the second clock signal XCK are two complementary clock signals in phase, and VSS2 ⁇ VSS1, and G (N) and G (N+l) are upper and lower gate output signals. From Figure 4, it can be seen that Q (N) and G (N) will be pulled to the low potential of VSS1, and P (N) will be pulled to the lower potential of VSS2 during the action, thus ensuring the duration of Q ( N) and G (N) are normal.
  • FIG. 5 it is a circuit diagram of a second embodiment of a GOA circuit for liquid crystal display provided by the present invention; in this embodiment, the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth
  • the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth
  • the fifth TFT ie, T53
  • the connection relationship of the sixth TFT ie, the ⁇ 54
  • the second pull-down maintaining circuit are omitted.
  • the structure of the 520 is slightly different.
  • the second pull-down maintaining circuit 520 specifically includes: an eighth TFT (ie, T33) having a gate connected to the second clock signal XCK, and a drain and a source thereof connected to the Nth horizontal scanning line G, respectively. (N) and input a first DC low voltage VSS1;
  • the ninth TFT has a gate connected to the gate of the eighth TFT (ie, T33), and a drain and a source thereof are respectively connected to the gate signal point Q(N) and the input N-1th stage start signal ST ( N-1); wherein the sixth TFT (ie, T54) connection relationship included in the first pull-down maintaining circuit (510) is specifically that the drain thereof is connected to the first clock signal (CK), and the gate and the source thereof are both Connecting the first circuit point (P (N));
  • the second clock signal XCK is complementary to the first clock signal CK.
  • the gates of the first TFT (ie, T32) and the second TFT (ie, T42) are connected to P(N), and the drains are respectively connected to G(N) and Q(N), and the sources are connected.
  • VSS1 both of which are mainly responsible for maintaining the low potential of G (N) and Q (N);
  • the gates of the third TFT (ie, T52) and the fifth TFT (ie, T53) are connected to ST (N) and ST (N-1), respectively, and the drains are connected to P (N), and the sources are connected.
  • VSS2 both are responsible for pulling down P(N) and K(N) during the active period, thereby turning off the pull-down sustain circuit 500 to prevent the effects on the Q(N) and G(N) outputs, while the negative potential of VSS2 is designed to be low.
  • VSS1 ie VSS2 ⁇ VSS1
  • VSS2 mainly to lower the potential of P(N), ST(N), the lower the P(N) is pulled during the action, the first TFT (ie T32) and the second TFT (ie T42)
  • the gates of the seventh TFT (ie, T71) and the twentieth TFT (ie, T73) are connected to P(N) and ST(N+1), respectively, and the drains are all connected to ST(N), and the sources are all connected to VSS2. Mainly responsible for the ST (N) pulldown processing.
  • the gates of the eighth TFT (ie, T33) and the ninth TFT (ie, T43) are connected to the XCK signal, and the drains are respectively connected to ST (N1) and G(N), and the sources are respectively connected to Q (N) and connected.
  • VSS 1 can promote the bootstrap of the first stage of the Q ( N ) point;
  • FIG. 6 is a circuit diagram of a third embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth
  • the difference between the level GOA unit and the GOA unit shown in FIG. 5 is that, in the embodiment, the pull-down maintaining circuit 520 further includes a third pull-down maintaining circuit 530, which is maintained on the basis of FIG. Circuit 530 includes:
  • a tenth TFT (ie T72) having a drain and a source connected to a second circuit point K(N) and an input second DC low voltage VSS2;
  • the eleventh TFT (ie, T44), the gate is connected to the gate signal point Q ( ⁇ ), the drain and the source thereof are respectively connected to the gate of the tenth TFT (ie, ⁇ 72) and the input first DC low voltage VSS1;
  • the twelfth TFT (i.e., T61) has a source connected to the gate of the tenth TFT (i.e., ⁇ 72), and a drain and a gate thereof are connected to the first clock signal CK.
  • a third pull-down maintaining circuit 530 is added for preventing the ST (N) from falling under the ripple voltage (Ripple) of the ST (N) signal, wherein the eleventh TFT (ie, T44) is mainly It is used to control the function of the T72 switch, and the twelfth TFT (ie, T61) charges the gate of the tenth TFT (ie, T72) through the first clock signal CK, since the twelfth TFT (ie, T61) is a diode The body, which cannot be discharged, will continue to be at a high potential, and maintain the potential opposite to the Q (N) point through the eleventh TFT (ie, T44), so that it can pass through during the non-active period. Ten TFTs (ie, T72) continue to pull down ST(N). For the principle of other components, refer to the foregoing description of FIG. 5. The corresponding waveforms of this embodiment can be seen in FIG.
  • FIG. 7 is a circuit diagram of a fourth embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth
  • the difference between the stage GOA unit and the GOA unit shown in Fig. 6 is that, in the present embodiment, the seventh TFT (i.e., T71) is omitted in the first pull-down maintaining circuit 510, and other structures are the same as those in Fig. 6.
  • FIG. 8 is a circuit diagram of a fifth embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth
  • the difference between the level GOA unit and the GOA unit shown in FIG. 7 is that, in this embodiment, in the present embodiment, the twentieth TFT (ie, T73) is omitted in the pull-down circuit 400, and other structures and FIG. Same in the middle.
  • the twentieth TFT (ie, ⁇ 73) is realized.
  • the twentieth TFT (ie, ⁇ 73) may be used, and the corresponding waveform of this embodiment can be seen in FIG.
  • FIG. 9 is a circuit diagram of a sixth embodiment of a GOA circuit for liquid crystal display provided by the present invention.
  • the GOA circuit includes a plurality of cascaded GOA units, wherein the third The difference between the level of the GOA unit and the GOA unit shown in FIG. 6 is that the third pull-down maintaining circuit 530 is slightly different.
  • the third pull-down maintaining circuit 530 includes:
  • a tenth TFT (ie, ⁇ 2) having a drain and a source connected to a second circuit point ⁇ ( ⁇ ) and an input second DC low voltage VSS 2;
  • the eleventh TFT (ie, ⁇ 44) has a gate connected to the gate signal point Q ( ⁇ ), a drain and a source thereof respectively connected to the gate of the tenth TFT (ie, ⁇ 2) and an input first DC low voltage VSS1;
  • the twelfth TFT (ie, T61), the source thereof is connected to the gate of the tenth TFT (ie, ⁇ 72), and the drain and the gate thereof are connected to the second clock signal XCK;
  • the thirteenth TFT (ie, T64) has a source connected to the gate of the tenth TFT (ie, T72), and a drain and a gate thereof connected to the first clock signal CK and the second clock signal XCK, respectively.
  • a thirteenth TFT (T64) is added to the third pull-down maintaining circuit 530, "see the first "1" TFT ( ⁇ ⁇ 72) spears: TFT ( ⁇ T71)
  • the potential of ST ( ⁇ ) can be alternately pulled down, which can reduce the pressure of the TFT of the tenth TFT (ie, ⁇ 72), thereby increasing the life of the circuit.
  • the corresponding waveform of this embodiment can be seen in FIG. Shown.
  • FIG. 10 it is a circuit diagram of a seventh embodiment of a GOA circuit for liquid crystal display provided by the present invention; in this embodiment, the GOA circuit includes a plurality of cascaded GOA units, wherein the third The difference between the stage GOA unit and the GOA unit shown in FIG. 9 is that the pull-down circuit 400 still includes the twentieth TFT (ie, ⁇ 73), and the gate thereof inputs the ⁇ +2 stage start signal ST(N+1). The drain and the source are connected to the second horizontal scanning line G ( ⁇ ) and the second direct low voltage VSS2, respectively.
  • the pull-down circuit 400 still includes the twentieth TFT (ie, ⁇ 73), and the gate thereof inputs the ⁇ +2 stage start signal ST(N+1).
  • the drain and the source are connected to the second horizontal scanning line G ( ⁇ ) and the second direct low voltage VSS2, respectively.
  • the twentieth TFT (ie, T73) is added to the circuit shown in FIG. 9 because the delay of the ST ( ⁇ ) is less than the delay of G (N), so that the twentieth TFT can be passed through That is, the action of T73) can realize the pull-down operation of the potential of ST (N) at the first time, and the delay of ST(N) can be more effectively controlled.
  • the corresponding waveform of this embodiment can be seen in Figure 4.
  • FIG. 11 is a schematic diagram showing the simulation effect of the GOA circuit in the foregoing embodiment of the present invention by using SPICE (Simulation program with integrated circuit emphasis) simulation software.
  • SPICE Simulation program with integrated circuit emphasis
  • the results obtained by simulating 60 frames of 5 frames can be seen, the overall output can be good, the gate voltage difference between adjacent stages is less than 0.1V, and all stages can be completely output. .
  • an embodiment of the present invention further provides a liquid crystal display device including the GOA circuit for liquid crystal display shown in the foregoing FIGS. 3 to 10.
  • the tenth TFT (ie, T72) and the seventh TFT are used (ie, T71) Alternately implemented to improve the operational life of the GOA circuit.

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Abstract

一种用于液晶显示的ＧＯＡ电路包括级联的多个ＧＯＡ单元，按照第Ｎ级ＧＯＡ单元控制对显示区域第Ｎ级水平扫描线充电，该第Ｎ级ＧＯＡ单元包括上拉电路（200）、下拉电路（400）、第一下拉维持电路（510）、第二下拉维持电路（520）、上拉控制电路（100）、下传电路（300）及自举电容（600）。还公开了一种液晶显示装置，可以降低液晶显示器的成本、提高ＧＯＡ电路功能性不良以及操作寿命。

Description

一种用于液晶显示的 GOA电路及液晶显示装置 本申请要求于 2014 年 4 月 24 日提交中国专利局、 申请号为 201410167258.0, 发明名称为 "一种用于液晶显示的 GOA 电路及液晶显示 装置" 的中国专利申请的优先权， 上述专利的全部内容通过引用结合在本申 请中。 技术领域
本发明涉及液晶显示技术领域， 特别是涉及一种用于液晶显示的 GOA ( Gate Driver on Array, 阵列基板行扫描驱动） 电路及液晶显示装置。
背景技术
在主动式液晶显示器中， 每个像素具有一个薄膜晶体管（TFT )， 其栅极 ( Gate )连接至水平扫描线， 漏极（Drain )连接至垂直方向的数据线， 源极 ( Source ) 则连接至像素电极。 在水平扫描线上施加足够的电压， 会使得该 条线上的所有 TFT打开，此时该水平扫描线会与垂直方向的数据线连接，从 而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控 制色彩的效果。
目前主动式液晶显示面板水平扫描线的驱动主要由面板外接的 IC来完 成， 外接的 IC可以控制各级水平扫描线的逐级充电和放电。
而阵列基板行扫描驱动（GOA )技术， 可以运用液晶显示面板的原有制 程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接 IC 来完成水平扫描线的驱动。 GOA技术能减少外接 IC的绑定（ bonding )工序， 有机会提升产能并降低产品成本， 而且可以使液晶显示面板更适合制作窄边 框或无边框的显示产品。
现有的 GOA电路通常包括级联的多个 GOA单元，每一级 GOA单元对 应驱动一级水平扫描线。 GOA单元主要包括有上拉电路（Pull-up part )、 上 拉控制电路 ( Pull-up control part )， 下传电路（ Transfer Part )、 下拉电路（ Key Pull-down Part )和下拉维持电路 ( Pull-down Holding Part )， 以及负责电位 抬升的自举（Boast ) 电容。 其中， 上拉电路主要负责将时钟信号 （Clock ) 输出为栅极（Gate)信号； 上拉控制电路负责控制上拉电路的打开时间， 一 般连接前面级 GOA单元传递过来的下传信号或者 Gate信号； 下拉电路负责 在第一时间将 Gate信号拉低为低电位， 即关闭 Gate信号； 下拉维持电路则 负责将 Gate输出信号和上拉电路的 Gate信号（通常称为 Q点）维持（ Holding ) 在关闭状态（即负电位）， 通常有两个下拉维持模块交替作用； 自举电容（C boast )则负责 Q点的二次抬升， 这样有利于上拉电路的 G (N)输出。
如图 1所示，示出了现有的一种 GOA电路的示意图；在图 1中，该 GOA 单元包括：上拉控制电路 100、上拉电路 200 、下传电路 300、下拉电路 400 、 自举电容 600、 第一下拉维持电路 510、 第二下拉维持电路 520。
如图 2示为图 1的 GOA电路各种输入信号、 输出信号和关键节点的信 号， 其中， CK和 XCK为两组相位上互补的信号， VSS2<VSS1， G (N)和 G ( N+1 ) 为上下级 Gate输出信号， 可以看出 G (N)会被拉到 VSS1的低 电位， P (N)在 Q (N)和 G (N) 高电位时会被拉到 VSS2的更低的电位。
但是现有的这种 GOA电路存在如下不足之处：
首先， Q (N)点的第一阶段的抬升不够高， 会影响 Q (N)点在第二阶 段抬升的高度， Q (N)点电位不足将直接影响到 G (N)的输出和电路的下 传， 以及下拉电路的启动速度， 具体表现为， 当 Q (N)点电位不足时， 则 T21和 T22的启动速度被延迟， G( N )输出和 ST( N )存在较大的延迟（ Delay ); 另外， G (N) 的延迟将影响显示区画面 TFT充电情况， 严重的情况下 会导致错充的情形发生， 将会使画面出现异常；
而 ST (N)的延迟将直接影响下拉维持电路的启动， 当 ST (N)的延迟 过于严重， 则 P (N)点将緩曼的抬升， 形成 P (N)点电位在非作用期间的 延迟， 严重的时候将出现 Q ( N )和 G ( N )的波纹电流（ ripple )， 从而影响 电路的正常运行；
再者， ST (N) 的下拉在 XCK时间段会存在没有下拉的风险， 具体表 现在单下拉电路中， 除 P (N) 点下拉外， 没有更多的下拉预防措施； 如果 单边下拉失效， 则整体电路功能失效， 尤其是在图 1中针对 ST(N)的处理 和使用较多， 对 ST (N)的信号处理就尤其重要， 如果没有处理得当， 将直 接导致整个下拉维持电路的功能性失效，严重将导致整个 GOA电路的失效。 发明内容
本发明所要解决的技术问题在于， 提供一种用于液晶显示的 GOA电路 及液晶显示装置， 可以降低液晶显示器的成本、 提高 GOA电路功能性不良 以及操作寿命。
为解决上述技术问题， 本发明的实施例的一方面提供了一种用于液晶显 示的 GOA电路， 其中， 包括级联的多个 GOA单元， 按照第 N级 GOA单元 控制对显示区域第 N级水平扫描线充电，该第 N级 GOA单元包括上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电路、 上拉控制电路、 下传电 路及自举电容；
所述上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电路及自 举电容分别与栅极信号点和所述第 N级水平扫描线连接；
所述上拉控制电路和下传电路分别与所述栅极信号点连接；
所述第一下拉维持电路包括：
第一 TFT，其栅极连接第一电路点，其漏极和源极分别连接第 N级水平 扫描线和输入第一直流低电压；
第二 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接栅极信号点 和输入第一直流低电压；
第三 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第一电路点 和输入第二直流低电压；
第四 TFT，其源极连接第一电路点，其栅极和漏极均连接第一时钟信号； 第七 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接第二电路点 和输入第二直流低电压；
其中， 所述第二直流低电压低于所述第一直流低电压。
其中， 所述第二下拉维持电路包括：
第八 TFT，其栅极连接第二时钟信号，其漏极和源极分别连接第 N级水 平扫描线和输入第一直流低电压；
第九 TFT， 其栅极连接所述第八 TFT )的栅极， 其漏极和源极分别连接 栅极信号点和输入第 N-1级开动信号；
所述第一下拉维持电路进一步包括： 第六 TFT，其栅极连接第一时钟信号，其漏极和源极均连接第一电路点； 其中， 所述第二时钟信号与所述第一时钟信号相位互补。
其中， 进一步包括第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第一时钟信号。
其中， 进一步包括第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第二时钟信号；
第十三 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极分别连 接第一时钟信号和第二时钟信号。
其中， 所述第二下拉维持电路包括：
第十四 TFT， 其栅极和源极均输入第 N-1级开动信号， 其漏极连接栅极 信号点；
所述第一下拉维持电路进一步包括：
第五 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别连接第一 电路点和输入第二直流低电压；
第六 TFT，其栅极连接第一时钟信号，其漏极和源极均连接第一电路点； 其中， 所述第二时钟信号与所述第一时钟信号相位互补。
其中， 所述上拉电路包括：
第十五 TFT ( T21 )， 其栅极连接所述栅极信号点， 其漏极和源极分别连 接第一时钟信号和连接所述第 N级水平扫描线；
所述下传电路包括：
第十六 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和输出第 N级开动信号；
所述上拉控制电路包括：
第十七 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别输入第 N-1级水平扫描线和连接所述栅极信号点。
其中， 所述下拉电路包括：
第十八 TFT， 其栅极输入第 N+1级开动信号， 其漏极和源极分别连接 所述第 N级水平扫描线和输入所述第一直流低电压；
第十九 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述栅极信号点和输入所述第一直流低电压；
第二十 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述第 N级水平扫描线和输入所述第二直流低电压。
相应地， 本发明实施例还提供一种用于液晶显示的 GOA电路， 其中， 包括级联的多个 GOA单元， 按照第 N级 GOA单元控制对显示区域第 N级 水平扫描线充电， 该第 N级 GOA单元包括上拉电路、 下拉电路、 第一下拉 维持电路、 第二下拉维持电路、 上拉控制电路、 下传电路及自举电容；
所述上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电路及自 举电容分别与栅极信号点和所述第 N级水平扫描线连接；
所述上拉控制电路和下传电路分别与所述栅极信号点连接；
所述第一下拉维持电路包括：
第一 TFT，其栅极连接第一电路点，其漏极和源极分别连接第 N级水平 扫描线和输入第一直流低电压；
第二 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接栅极信号点 和输入第一直流低电压；
第三 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第一电路点 和输入第二直流低电压；
第四 TFT，其源极连接第一电路点，其栅极和漏极均连接第一时钟信号； 第六 TFT，其栅极连接第一时钟信号，其漏极和源极均连接第一电路点； 所述第二下拉维持电路包括：
第八 TFT，其栅极连接第二时钟信号，其漏极和源极分别连接第 N级水 平扫描线和输入第一直流低电压；
第九 TFT， 其栅极连接所述第八 TFT的栅极， 其漏极和源极分别连接 栅极信号点和输入第 N-1级开动信号；
其中， 所述第二时钟信号与所述第一时钟信号相位互补； 所述第二直流 低电压低于所述第一直流低电压。
其中， 进一步包括第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第一时钟信号。
其中， 所述下拉电路包括：
第十八 TFT， 其栅极输入第 N+1级开动信号， 其漏极和源极分别连接 所述第 N级水平扫描线和输入所述第一直流低电压；
第十九 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述栅极信号点和输入所述第一直流低电压。
其中， 所述下拉电路进一步包括：
第二十 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述第 N级水平扫描线和输入所述第二直流低电压。
其中， 进一步包括第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第二时钟信号；
第十三 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极分别连 接第一时钟信号和第二时钟信号。
其中， 所述下拉电路包括：
第十八 TFT， 其栅极输入第 N+1级开动信号， 其漏极和源极分别连接 所述第 N级水平扫描线和输入所述第一直流低电压；
第十九 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述栅极信号点和输入所述第一直流低电压；
所述第一下拉维持电路进一步包括：
第七 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第二电路点 和输入第二直流低电压。
其中， 所述上拉电路包括：
第十五 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和连接所述第 N级水平扫描线；
所述下传电路包括：
第十六 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和输出第 N级开动信号；
所述上拉控制电路包括：
第十七 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别输入第 N-1级水平扫描线和连接所述栅极信号点。
相应地， 本发明实施例还提供一种液晶显示装置， 其中， 包括前述的用 于液晶显示的 GOA电路。
实施本发明的实施例， 具有如下的有益效果：
首先， 在对 Q (N) 点第一阶段抬升时， 用 T43的漏极连接 ST (N-1 ), 当 ST (N-1)对 Q (N)点第一阶段充电的时候， 可以获得一个高电位对 Q (N)点第一阶段的电位进行抬升， 以此解决 Q (N) 点第一阶段电位不足 的问题， 这样可以使 Q (N)点在第二阶段的自举（Boost)将会相对较高且 稳定， 而且 G (N)和 ST (N)的输出将更迅速， 使电路的整体性获得提高； 另外， 通过第三下拉维持电路 530中的 ST (N)下拉模块对 ST (N)进 行处理， 可以防止 ST (N)的下拉不良， 能防止电路因为 ST (N)的下拉不 足而导致下拉维持电路失效， 从而使向下传递的信号逐级均非常准确， 不会 出现问题；
同时， 由于在第一下拉维持电路、 第二下拉维持电路釆用交替工作的方式， 且对 ST ( N ) 的电位实现下拉也釆用了第十 TFT ( T72 )和第七 TFT ( T71 ) 交替实现， 可以提高 GOA电路的操作寿命。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其它的附图。
图 1是现有的一种 GOA电路的示意图；
图 2是图 1中的 GOA电路在实际操作时关键节点的时序示意图； 图 3是本发明提供的用于液晶显示的 GOA电路的第一实施例的电路示 意图；
图 4是图 3中的 GOA电路在实际操作时关键节点的时序示意图； 图 5是本发明提供的用于液晶显示的 GOA电路的第二实施例的电路示 意图；
图 6是本发明提供的用于液晶显示的 GOA电路的第三实施例的电路示 意图；
图 7是本发明提供的用于液晶显示的 GOA电路的第四实施例的电路示 意图；
图 8是本发明提供的用于液晶显示的 GOA电路的第五实施例的电路示 意图；
图 9是本发明提供的用于液晶显示的 GOA电路的第六实施例的电路示 意图；
图 10是本发明提供的用于液晶显示的 GOA电路的第七实施例的电路示 意图； 具体实施方式
下面参考附图对本发明的优选实施例进行描述。
如图 3所示， 是本发明提供的用于液晶显示的 GOA电路的第一实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 按照第 N级 GOA单元控制对显示区域第 N级水平扫描线 G ( N ) 充电， 该 第 N级 GOA单元包括上拉电路 200、下拉电路 400、第一下拉维持电路 510、 第二下拉维持电路 520、 上拉控制电路 100、 下传电路 300及自举电容 600， 其中第一下拉维持电路 510和第二下拉维持电路 520组成了下拉维持电路 500;
上拉电路 200、 下拉电路 400、 第一下拉维持电路 510、 第二下拉维持电 路 520及自举电容 600分别与栅极信号点 Q( N )和第 N级水平扫描线 G( N ) 连接；
上拉控制电路 100和下传电路 300分别与栅极信号点 Q ( N )连接； 其中， 第一下拉维持电路 510包括：
第一 TFT (即 T32)， 其栅极连接第一电路点 Ρ (Ν)， 其漏极和源极分 别连接第 Ν级水平扫描线 G ( Ν )和输入第一直流低电压 VSS1;
第二 TFT (即 Τ42)， 其栅极连接第一电路点 Ρ (Ν)， 其漏极和源极分 别连接栅极信号点 Q ( Ν )和输入第一直流低电压 VSS 1；
第三 TFT (即 Τ52)， 其栅极连接第二电路点 Κ (Ν)， 其漏极和源极分 别连接第一电路点 Ρ (Ν)和输入第二直流低电压 VSS2;
第四 TFT (即 Τ51)， 其源极连接第一电路点 Ρ (Ν)， 其栅极和漏极均 连接第一时钟信号 CK;
第五 TFT (即 Τ53 )， 其栅极输入第 N-1级开动信号 ST ( N-1 )， 其漏极 和源极分别连接第一电路点 Ρ (Ν)和输入第二直流低电压 VSS2;
第六 TFT (即 Τ54 )， 其栅极连接第二时钟信号 XCK， 其漏极和源极均 连接第一电路点 P (N);
第七 TFT (即 T71)， 其栅极连接第一电路点 Ρ (Ν)， 其漏极和源极分 别连接第二电路点 Κ (Ν)和输入第二直流低电压 VSS2;
第二下拉维持电路 520包括：
第十四 TFT(即 T43 )，其栅极和源极均输入第 N-1级开动信号 ST( N-1 )， 其漏极连接栅极信号点 Q ( N )。
上拉电路 200包括：
第十五 TFT (即 T21 )， 其栅极连接栅极信号点 Q (N)， 其漏极和源极 分别连接第一时钟信号 CK和连接第 N级水平扫描线 G ( N ); 下传电路 300包括：
第十六 TFT (即 T22)， 其栅极连接栅极信号点 Q (Ν)， 其漏极和源极 分别连接第一时钟信号 CK和输出第 Ν级开动信号 ST (N);
上拉控制电路 100包括：
第十七 TFT (即 T11 )， 其栅极输入第 N-1级开动信号 ST ( N-1 )， 其漏 极和源极分别输入第 N-1级水平扫描线 G ( N-1 )和连接栅极信号点 Q ( Ν )。
下拉电路 400包括：
第十八 TFT (即 T31 )， 其栅极输入第 Ν+2级开动信号 ST (N+1 )， 其 漏极和源极分别连接第 Ν级水平扫描线 G( N )和输入第一直流低电压 VSS1; 第十九 TFT (即 T41 )， 其栅极连接述第十八 TFT的栅极， 其漏极和源 极分别连接栅极信号点 Q (N)和输入第一直流低电压 VSS1;
第二十 TFT (即 T73 )， 其栅极连接述第十八 TFT的栅极， 其漏极和源 极分别连接第 N级水平扫描线 G ( N )和输入第二直流低电压 VSS2。
其中， 第二直流低电压 VSS2低于第一直流低电压 VSS1。 第二直流低 电压 VSS2主要负责下拉第一电路点 P (N) 的低电位， 而第一直流低电压 VSS1主要负责下拉第 N级水平扫描线 G ( N )和栅极信号点 Q ( N )的低电 位。
其中， 第一 TFT (即 T32 )和第二 TFT (即 T42 )两颗 TFT的栅极均连 接 P (N)， 而漏极分别连接 G (N)和 Q (N)， 且源极均连接 VSS1, 两者 主要负责维持 G (N)和 Q (N) 的低电位；
第三 TFT (即 T52 )和第五 TFT (即 T53 ) 两颗 TFT的栅极分别接 ST (N)和 ST (N-1)， 而漏极均连接 P (N)， 且源极均连接 VSS2， 两者主要 负责作用期间下拉 P (N)和 K (N)， 从而关闭下拉维持电路 500， 以防止 对 Q ( N )和 G ( N )输出的影响， 而 VSS2的负电位设计成低于 VSS1 (即 VSS2<VSS1), 主要是为了降低 P (N)、 ST (N) 的电位， P (N)在作用期 间被拉得越低， 则第一 TFT (即 T32 )和第二 TFT (即 T42 )就关闭得越好， 可防止对 GN的放电导致输出异常； 而第九 TFT (即 T43 ) 的栅极和漏极均 连接 ST ( N-1 )， 而源极连接 Q ( N )点， 可以对 Q ( N )点第一阶段的自举 起促进作用； 而第七 TFT (即 T71 )和第二十 TFT (即 T73 ) 的栅极分别接 P (N)和 ST (N+l )， 而漏极均连接 ST (N)， 而源极均连接 VSS2， 主要负 责对 ST (N) 下拉处理。
如图 4所示， 是图 3中的 GOA电路在实际操作时关键节点的时序示意 图；
其中， 第一时钟信号 CK和第二时钟信号 XCK为两组相位上互补的时 钟信号， 而 VSS2<VSS1， 且 G (N)和 G (N+l ) 为上下级栅极输出信号。 从图 4中， 可以看出 Q (N)和 G (N)会被拉到 VSS1的低电位， P (N) 在作用期间会被拉到 VSS2的更低的电位， 这样保证作用期间 Q (N)和 G (N) 的正常。
如图 5所示， 是本发明提供的用于液晶显示的 GOA电路的第二实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 其中， 该第 N级 GOA单元与图 3中示出的 GOA单元的区别在于， 在本实 施例中， 省去了第五 TFT (即 T53)， 且第六 TFT (即 Τ54)的连接关系与第 二下拉维持电路 520的结构稍有不同， 该第二下拉维持电路 520具体包括： 第八 TFT (即 T33 )， 其栅极连接第二时钟信号 XCK， 其漏极和源极分 别连接第 N级水平扫描线 G ( N )和输入第一直流低电压 VSS1;
第九 TFT (即 T43 )， 其栅极连接第八 TFT (即 T33 )的栅极， 其漏极和 源极分别连接栅极信号点 Q ( N )和输入第 N-1级开动信号 ST ( N-1 ); 其中， 第一下拉维持电路（510)所包含的第六 TFT (即 T54)连接关 系具体为， 其漏极连接第一时钟信号（CK)， 其栅极和源极均连接第一电路 点 （P (N));
其中， 第二时钟信号 XCK与第一时钟信号 CK相位互补。
其中， 第一 TFT (即 T32 )和第二 TFT (即 T42 )两颗 TFT的栅极均连 接 P ( N )， 而漏极分别连接 G ( N )和 Q ( N )， 且源极均连接 VSS1, 两者 主要负责维持 G (N)和 Q (N) 的低电位；
第三 TFT (即 T52 )和第五 TFT (即 T53 ) 两颗 TFT的栅极分别接 ST (N)和 ST (N-1)， 而漏极均连接 P (N)， 且源极均连接 VSS2， 两者主要 负责作用期间下拉 P (N)和 K (N)， 从而关闭下拉维持电路 500， 以防止 对 Q ( N )和 G ( N )输出的影响， 而 VSS2的负电位设计成低于 VSS1 (即 VSS2<VSS1), 主要是为了降低 P (N)、 ST (N) 的电位， P (N)在作用期 间被拉得越低， 则第一 TFT (即 T32 )和第二 TFT (即 T42 )就关闭得越好， 可防止对 GN的放电导致输出异常；
而第七 TFT (即 T71 )和第二十 TFT (即 T73 ) 的栅极分别接 P ( N ) 和 ST ( N+1 )， 而漏极均连接 ST ( N )， 而源极均连接 VSS2, 主要负责对 ST (N) 下拉处理。
而第八 TFT (即 T33 )和第九 TFT (即 T43 ) 的栅极均连接 XCK信号， 而漏极分别连接 ST ( N1 )和 G ( N )， 而源极分别连接 Q (N)和连接 VSS 1， 可以对 Q ( N )点第一阶段的自举起促进作用；
同时具有一个非对称的第二下拉维持电路 520， 可以交替和第一下拉维 持电路 510作用，共同完轮流完成交替作用，相应的波形可以参见图 4所示。
如图 6所示， 是本发明提供的用于液晶显示的 GOA电路的第三实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 其中， 该第 N级 GOA单元与图 5中示出的 GOA单元的区别在于， 在本实 施例中， 在图 5的基础上， 该下拉维持电路 520还包括有一个第三下拉维持 电路 530, 该第三下拉维持电路 530包括：
第十 TFT (即 T72 )， 其漏极和源极分别连接第二电路点 K ( N )和输入 第二直流低电压 VSS2;
第十一 TFT (即 T44)， 其栅极连接栅极信号点 Q (Ν)， 其漏极和源极 分别连接第十 TFT (即 Τ72) 的栅极和输入第一直流低电压 VSS1;
第十二 TFT (即 T61 )， 其源极连接第十 TFT (即 Τ72 )的栅极， 其漏极 和栅极均连接第一时钟信号 CK。
其中， 在本实施例中增加了一个第三下拉维持电路 530用于对 ST (N) 防止 ST (N)信号出现下拉不足的波纹电压 （Ripple), 其中， 第十一 TFT (即 T44)主要用来实现控制 T72开关的作用， 而第十二 TFT (即 T61 )通 过第一时钟信号 CK对第十 TFT(即 T72)的栅极进行充电，由于第十二 TFT (即 T61 )为二极体，其无法放电，故会会持续的高电位，且通过第十一 TFT (即 T44)保持和 Q (N) 点相反的电位， 这样， 可以在非作用期间通过第 十 TFT (即 T72 )持续下拉 ST ( N )， 其他部件的原理参见前述对图 5的说 明， 此实施例相应的波形可以参见图 4所示。
如图 7所示， 是本发明提供的用于液晶显示的 GOA电路的第四实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 其中， 该第 N级 GOA单元与图 6中示出的 GOA单元的区别在于， 在本实 施例中， 在第一下拉维持电路 510中省去了第七 TFT (即 T71 )， 其他结构 与图 6中相同。
参照前述对图 6中电路的原理的介绍， 由于在非作用期间将会通过第十 TFT (即 T72 )持续下拉 ST ( N ) 点的电位， 故实现了第七 TFT (即 T71 ) 的作用， 故可以第七 TFT (即 T71 )， 此实施例相应的波形可参见图 4所示。
如图 8所示， 是本发明提供的用于液晶显示的 GOA电路的第五实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 其中， 该第 N级 GOA单元与图 7中示出的 GOA单元的区别在于， 在本实 施例中， 在本实施例中， 在下拉电路 400中省去了第二十 TFT (即 T73 )， 其他结构与图 7中相同。
参照前述对图 6中电路的原理的介绍， 由于在非作用期间将会通过第十 TFT (即 Τ72 )持续下拉 ST ( Ν )点的电位， 故实现了第二十 TFT (即 Τ73 )， 故可以第第二十 TFT (即 Τ73 )， 此实施例相应的波形可参见图 4所示。
如图 9所示， 是本发明提供的用于液晶显示的 GOA电路的第六实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 其中， 该第 Ν级 GOA单元与图 6中示出的 GOA单元的区别在于， 其第三 下拉维持电路 530稍有不同， 具体地， 在本实施例中， 该第三下拉维持电路 530包括：
第十 TFT (即 ΊΊ2 )， 其漏极和源极分别连接第二电路点 Κ ( Ν )和输入 第二直流低电压 VSS2;
第十一 TFT (即 Τ44 )， 其栅极连接栅极信号点 Q ( Ν )， 其漏极和源极 分别连接第十 TFT (即 ΊΊ2 ) 的栅极和输入第一直流低电压 VSS1 ;
第十二 TFT (即 T61 )， 其源极连接第十 TFT (即 Τ72 )的栅极， 其漏极 和栅极均连接第二时钟信号 XCK; 第十三 TFT (即 T64 )， 其源极连接第十 TFT (即 T72 )的栅极， 其漏极 和栅极分别连接第一时钟信号 CK和第二时钟信号 XCK。
其中， 在本实施例中， 在第三下拉维持电路 530 中增加了一个第十三 TFT ( T64 ), "以 4吏实见第" 1" TFT ( ^ Τ72 )矛口第 : TFT ( ^ T71 ) 间可以交替的对 ST (Ν)的电位实现下拉， 这样可以减小第十 TFT (即 Τ72) 这颗 TFT的压力，从而增加了电路的寿命，此实施例的相应的波形可参见图 4所示。
如图 10所示，是本发明提供的用于液晶显示的 GOA电路的第七实施例 的电路示意图； 在该实施例中， 该 GOA电路包括级联的多个 GOA单元， 其中， 该第 Ν级 GOA单元与图 9中示出的 GOA单元的区别在于， 其中， 下拉电路 400仍然包括有第二十 TFT (即 Τ73 )， 其栅极输入第 Ν+2级开动 信号 ST (N+1 )， 其漏极和源极分别连接第 Ν级水平扫描线 G (Ν)和输入 第二直流低电压 VSS2。
其中， 在图 9所示的电路上增加第二十 TFT (即 T73)， 是因为考虑到 ST (Ν) 的延迟（Delay) 小于 G (N) 的延迟， 这样通过第可以第二十 TFT (即 T73)的作用， 可以在第一时间对 ST (N)的电位实现下拉操作， 可以 更加有效的控制 ST(N)的延迟。此实施例的相应的波形可以参见图 4所示。
^口图 11所示为釆用 SPICE ( Simulation program with integrated circuit emphasis )仿真软件对本发明前述实施例中的 GOA电路的仿真效果示意图。 在 SPICE仿真软件中模拟 60级 5个帧（ Frame )获得的结果，从中可以看出， 整体能够输出良好，相邻级数之间的栅极电压相差不足 0.1V， 所有级数都能 完整输出。
相应地， 本发明实施例还提供了一种液晶显示装置， 其包括前述图 3至 图 10示出的用于液晶显示的 GOA电路。
实施本发明实施例， 具有如下的有益效果：
首先， 在对 Q (N) 点第一阶段抬升时， 用 T43的漏极连接 ST (N-1), 当 ST (N-1)对 Q (N)点第一阶段充电的时候， 可以获得一个高电位对 Q (N)点第一阶段的电位进行抬升， 以此解决 Q (N) 点第一阶段电位不足 的问题， 这样可以使 Q (N)点在第二阶段的自举（Boost)将会相对较高且 稳定， 而且 G (N)和 ST (N)的输出将更迅速， 使电路的整体性获得提高； 另外， 通过第三下拉维持电路 530中的 ST (N)下拉模块对 ST (N)进 行处理， 可以防止 ST (N)的下拉不良， 能防止电路因为 ST (N)的下拉不 足而导致下拉维持电路失效， 从而使向下传递的信号逐级均非常准确， 不会 出现问题；
同时， 由于在第一下拉维持电路、 第二下拉维持电路釆用交替工作的方 式， 且对 ST (N)的电位实现下拉也釆用了第十 TFT (即 T72)和第七 TFT (即 T71) 交替实现， 可以提高 GOA电路的操作寿命。
以上所揭露的仅为本发明较佳实施例而已， 当然不能以此来限定本发明 之权利范围， 因此等同变化， 仍属本发明所涵盖的范围。

Claims

权 利 要 求
1、一种用于液晶显示的 GOA电路， 其中， 包括级联的多个 GOA单元， 按照第 N级 GOA单元控制对显示区域第 N级水平扫描线充电， 该第 N级 GOA单元包括上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电 路、 上拉控制电路、 下传电路及自举电容；
所述上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电路及自 举电容分别与栅极信号点和所述第 N级水平扫描线连接；
所述上拉控制电路和下传电路分别与所述栅极信号点连接；
所述第一下拉维持电路包括：
第一 TFT，其栅极连接第一电路点，其漏极和源极分别连接第 N级水平 扫描线和输入第一直流低电压；
第二 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接栅极信号点 和输入第一直流低电压；
第三 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第一电路点 和输入第二直流低电压；
第四 TFT，其源极连接第一电路点，其栅极和漏极均连接第一时钟信号； 第七 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接第二电路点 和输入第二直流低电压；
其中， 所述第二直流低电压低于所述第一直流低电压。
2、 如权利要求 1所述的用于液晶显示的 GOA电路， 其中， 所述下拉电 路包括：
第十八 TFT， 其栅极输入第 N+1级开动信号， 其漏极和源极分别连接 所述第 N级水平扫描线和输入所述第一直流低电压；
第十九 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述栅极信号点和输入所述第一直流低电压；
第二十 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述第 N级水平扫描线和输入所述第二直流低电压。
3、 如权利要求 2所述的用于液晶显示的 GOA电路， 其中，
所述上拉电路包括： 第十五 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和连接所述第 N级水平扫描线；
所述下传电路包括：
第十六 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和输出第 N级开动信号；
所述上拉控制电路包括：
第十七 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别输入第 N-1级水平扫描线和连接所述栅极信号点。
4、 如权利要求 3所述的用于液晶显示的 GOA电路， 其中， 所述第二下 拉维持电路包括：
第八 TFT，其栅极连接第二时钟信号，其漏极和源极分别连接第 N级水 平扫描线和输入第一直流低电压；
第九 TFT， 其栅极连接所述第八 TFT的栅极， 其漏极和源极分别连接 栅极信号点和输入第 N-1级开动信号；
所述第一下拉维持电路进一步包括：
第六 TFT，其漏极连接第一时钟信号，其栅极和源极均连接第一电路点； 其中， 所述第二时钟信号与所述第一时钟信号相位互补。
5、 如权利要求 4所述的用于液晶显示的 GOA电路， 其中， 进一步包括 第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第一时钟信号。
6、 如权利要求 4所述的用于液晶显示的 GOA电路， 其中， 进一步包括 第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压； 第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第二时钟信号；
第十三 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极分别连 接第一时钟信号和第二时钟信号。
7、 如权利要求 3所述的用于液晶显示的 GOA电路， 其中，
所述第二下拉维持电路包括：
第十四 TFT， 其栅极和源极均输入第 N-1级开动信号， 其漏极连接栅极 信号点；
所述第一下拉维持电路进一步包括：
第五 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别连接第一 电路点和输入第二直流低电压；
第六 TFT， 其栅极连接第二时钟信号， 其漏极和源极分别连接第一时钟 信号和连接第一电路点；
其中， 所述第二时钟信号与所述第一时钟信号相位互补。
8、一种用于液晶显示的 GOA电路， 其中， 包括级联的多个 GOA单元， 按照第 N级 GOA单元控制对显示区域第 N级水平扫描线充电， 该第 N级 GOA单元包括上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电 路、 上拉控制电路、 下传电路及自举电容；
所述上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电路及自 举电容分别与栅极信号点和所述第 N级水平扫描线连接；
所述上拉控制电路和下传电路分别与所述栅极信号点连接；
所述第一下拉维持电路包括：
第一 TFT，其栅极连接第一电路点，其漏极和源极分别连接第 N级水平 扫描线和输入第一直流低电压；
第二 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接栅极信号点 和输入第一直流低电压；
第三 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第一电路点 和输入第二直流低电压；
第四 TFT，其源极连接第一电路点，其栅极和漏极均连接第一时钟信号； 第六 TFT，其栅极连接第一时钟信号，其漏极和源极均连接第一电路点； 所述第二下拉维持电路包括：
第八 TFT，其栅极连接第二时钟信号，其漏极和源极分别连接第 N级水 平扫描线和输入第一直流低电压；
第九 TFT， 其栅极连接所述第八 TFT的栅极， 其漏极和源极分别连接 栅极信号点和输入第 N-1级开动信号；
其中， 所述第二时钟信号与所述第一时钟信号相位互补； 所述第二直流 低电压低于所述第一直流低电压。
9、 如权利要求 8所述的用于液晶显示的 GOA电路， 其中， 进一步包括 第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第一时钟信号。
10、 如权利要求 9所述的用于液晶显示的 GOA电路， 其中， 所述下拉 电路包括：
第十八 TFT， 其栅极输入第 N+1级开动信号， 其漏极和源极分别连接 所述第 N级水平扫描线和输入所述第一直流低电压；
第十九 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述栅极信号点和输入所述第一直流低电压。
11、 如权利要求 10所述的用于液晶显示的 GOA电路， 其中， 所述下拉 电路进一步包括：
第二十 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述第 N级水平扫描线和输入所述第二直流低电压。
12、 如权利要求 8所述的用于液晶显示的 GOA电路， 其中， 进一步包 括第三下拉维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第二时钟信号；
第十三 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极分别连 接第一时钟信号和第二时钟信号。
13、 如权利要求 12所述的用于液晶显示的 GOA电路， 其中， 所述下拉电路包括：
第十八 TFT， 其栅极输入第 N+1级开动信号， 其漏极和源极分别连接 所述第 N级水平扫描线和输入所述第一直流低电压；
第十九 TFT， 其栅极连接所述第十八 TFT的栅极， 其漏极和源极分别 连接所述栅极信号点和输入所述第一直流低电压；
所述第一下拉维持电路进一步包括：
第七 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第二电路点 和输入第二直流低电压。
14、 如权利要求 10所述的用于液晶显示的 GOA电路， 其中， 所述上拉电路包括：
第十五 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和连接所述第 N级水平扫描线；
所述下传电路包括：
第十六 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和输出第 N级开动信号；
所述上拉控制电路包括：
第十七 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别输入第 N-1级水平扫描线和连接所述栅极信号点。
15、 如权利要求 11所述的用于液晶显示的 GOA电路， 其中， 所述上拉电路包括：
第十五 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和连接所述第 N级水平扫描线；
所述下传电路包括： 第十六 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和输出第 N级开动信号；
所述上拉控制电路包括：
第十七 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别输入第 N-1级水平扫描线和连接所述栅极信号点。
16、 如权利要求 13所述的用于液晶显示的 GOA电路， 其中，
所述上拉电路包括：
第十五 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和连接所述第 N级水平扫描线；
所述下传电路包括：
第十六 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接第一 时钟信号和输出第 N级开动信号；
所述上拉控制电路包括：
第十七 TFT， 其栅极输入第 N-1级开动信号， 其漏极和源极分别输入第 N-1级水平扫描线和连接所述栅极信号点。
17、 一种液晶显示装置， 其包括一种用于液晶显示的 GOA电路， 其中， 该 GOA电路包括级联的多个 GOA单元，按照第 N级 GOA单元控制对显示 区域第 N级水平扫描线充电，该第 N级 GOA单元包括上拉电路、下拉电路、 第一下拉维持电路、 第二下拉维持电路、 上拉控制电路、 下传电路及自举电 容；
所述上拉电路、 下拉电路、 第一下拉维持电路、 第二下拉维持电路及自 举电容分别与栅极信号点和所述第 N级水平扫描线连接；
所述上拉控制电路和下传电路分别与所述栅极信号点连接；
所述第一下拉维持电路包括：
第一 TFT，其栅极连接第一电路点，其漏极和源极分别连接第 N级水平 扫描线和输入第一直流低电压；
第二 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接栅极信号点 和输入第一直流低电压；
第三 TFT， 其栅极连接第二电路点， 其漏极和源极分别连接第一电路点 和输入第二直流低电压；
第四 TFT，其源极连接第一电路点，其栅极和漏极均连接第一时钟信号； 第七 TFT， 其栅极连接第一电路点， 其漏极和源极分别连接第二电路点 和输入第二直流低电压；
其中， 所述第二直流低电压低于所述第一直流低电压。
18、 如权利要求 17所述的液晶显示装置， 其中， 所述第二下拉维持电 路包括：
第八 TFT，其栅极连接第二时钟信号，其漏极和源极分别连接第 N级水 平扫描线和输入第一直流低电压；
第九 TFT， 其栅极连接所述第八 TFT的栅极， 其漏极和源极分别连接 栅极信号点和输入第 N-1级开动信号；
所述第一下拉维持电路进一步包括：
第六 TFT，其漏极连接第一时钟信号，其栅极和源极均连接第一电路点； 其中， 所述第二时钟信号与所述第一时钟信号相位互补。
19、 如权利要求 18所述的液晶显示装置， 其中， 进一步包括第三下拉 维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第一时钟信号。
20、 如权利要求 18所述的液晶显示装置， 其中， 进一步包括第三下拉 维持电路， 其包括：
第十 TFT， 其漏极和源极分别连接第二电路点和输入第二直流低电压； 第十一 TFT， 其栅极连接所述栅极信号点， 其漏极和源极分别连接所述 第十 TFT的栅极和输入第一直流低电压；
第十二 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极均连接 第二时钟信号；
第十三 TFT， 其源极连接所述第十 TFT的栅极， 其漏极和栅极分别连 接第一时钟信号和第二时钟信号
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