WO2015149465A1 - 一种woled背板及其制作方法 - Google Patents

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WO2015149465A1
WO2015149465A1 PCT/CN2014/084245 CN2014084245W WO2015149465A1 WO 2015149465 A1 WO2015149465 A1 WO 2015149465A1 CN 2014084245 W CN2014084245 W CN 2014084245W WO 2015149465 A1 WO2015149465 A1 WO 2015149465A1
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color filter
area
material layer
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方婧斐
姜春生
李延钊
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京东方科技集团股份有限公司
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Definitions

  • the present invention relates to the field of image display technologies, and in particular, to a W0 LED backplane and a method of fabricating the same. Background technique
  • OLED Organic Light-Emitting Diode
  • OLED Organic Light-Emitting Diode
  • 0LED has active illumination. High luminous efficiency, fast response time (ls order), low operating voltage (3 ⁇ 10V), wide viewing angle (>170° or more), thin panel thickness ( ⁇ 2mm), low power consumption, wide operating temperature range (-4 °C ⁇ 85°C), which can realize many advantages such as flexible display, so it is known as the third generation display technology after CRT and LCD.
  • W0LED White light organic light-emitting diode
  • LED is a surface light source. Compared with the point light source of LED, it can be made into a large-area, arbitrary-shaped flat light source. It is more suitable for backlights of liquid crystal displays and full-color 0LED displays. Due to the huge potential of W0LED in flat panel lighting applications, W0LED has been a hot topic for people in the past 10 years. W0LED is expected to be the same as LED and become the protagonist of new generation semiconductor lighting.
  • the basic structure of the 0LED is composed of a thin and transparent indium tin oxide (IT0) with semiconductor properties, connected to the positive electrode of the power, and another metal cathode, which is wrapped into a sandwich structure.
  • the entire structural layer includes: a hole transport layer (HTL), an illuminating layer (EL), and an electron transport layer (ETL).
  • HTL hole transport layer
  • EL illuminating layer
  • ETL electron transport layer
  • FIG. 1(a) is a schematic diagram showing the appearance of a typical bottom-gate and bottom-emitting WOLED backplane in the prior art.
  • the WOLED backplane has a plurality of sub-pixel units arranged in an array, each of the sub-pixel units including a pixel electrode 101 and a via area 102, and the via area 102 is used to connect the bottom layer.
  • FIG. 1(b) ⁇ l(e) are schematic diagrams showing the manufacturing process of the AA' cross section of the WOLED backplane in Fig. 1(a).
  • the specific production process is as follows:
  • the oxide TFT bottom gate process is similar to the a-Si fabrication process, only the active layer material is changed and an etch stop layer (ESL) is added after the active layer to prevent the active layer from being etched during source/drain etching. Destruction, therefore, the preparation process is not extended here, and only the color film array (COA) preparation process after depositing the passivation layer is explained.
  • ESL etch stop layer
  • the color film 103 is spin-coated on the color film line in accordance with the RGB order of the sub-pixels, as shown in Fig. 1(b). Since the color film 103 has a large thickness, it is required to deposit a flat layer 104 to flatten it to ensure the continuity of the subsequent ITO film between the via 102 and the pixel electrode 101, as shown in Fig. 1(c). Then, after exposure and curing, the ITO film 105 is deposited and etched, and as shown in Fig. 1(d), the IT0 film is uniformly spread over the color film 103 covered with the flat layer 104.
  • a pixel defining layer 106 between each sub-pixel such as DPI000, which has a thickness of 1.5 to 2 wm, which is formed as shown in FIG.
  • the organic light-emitting layer of the WOLED back sheet may be deposited on the pixel electrode in the middle of the pixel defining layer 106 by evaporation or printing, and then a metal cathode material such as AI is deposited to complete the preparation of the back sheet.
  • the present invention proposes a WOLED backsheet and a method of fabricating the same, which utilizes a halftone exposure technique to form a special color film structure to replace the function of the pixel defining layer, which simplifies the fabrication process and improves the fabrication efficiency.
  • a method for fabricating a WOLED backplane includes: Forming a pattern of a color film layer on the substrate;
  • the resin material layer is heavily doped in a partial region Corresponding to the pixel electrode region, the via region, and the connected region of the pixel electrode region and the via region;
  • the organic light-emitting layer and the cathode are sequentially formed on the surface of the substrate which is heavily doped in a partial region of the resin material layer.
  • the pattern of the color film layer is exposed by halftone exposure, and in the step of forming a groove structure in the color film layer pattern, the groove structure is formed at an intermediate portion of the color film layer pattern.
  • exposing the color film layer by using halftone exposure comprises: partially exposing a portion forming the groove structure through a halftone mask, and performing full exposure on the other regions.
  • the color film layer uses a positive photoresist material.
  • performing the heavy doping on a partial region of the resin material layer specifically comprises: performing ion implantation in a partial region of the resin material layer;
  • the resin material layer subjected to the ion implantation is subjected to a curing treatment.
  • the ion implantation ion source comprises a metal element, phosphonium or boron lanthanum.
  • the color film layer has a thickness of 4.0 to 5 w m.
  • the color film layer has a thickness of 4.5 m.
  • a WOLED backplane includes: a substrate, a color filter layer, a resin layer, an organic light emitting layer, and a cathode; wherein the color film layer is on the array substrate, and covers each pixel electrode region
  • the color film layer pattern covering each pixel electrode region has a groove structure
  • the resin material layer is disposed on the color film layer, and a part of the region is a heavily doped conductive region, the partial region Corresponding to the pixel electrode region, the via region, and the communication region between the pixel electrode region and the via region
  • the organic light-emitting layer and the cathode are sequentially disposed on the resin material layer.
  • the groove structure is located at an intermediate portion of each pattern of the color film layer.
  • the color film layer uses a positive photoresist material.
  • the conductive region is formed by ion implantation of a partial region of the resin material layer, and the ion implanted ion source comprises a metal element, phosphorous or boronium.
  • the WOLED backplane and the manufacturing method thereof provided by the invention utilize a special color film structure in the manufacturing process to replace the function of the pixel defining layer, omitting the manufacturing steps of the pixel defining layer, and reducing the manufacturing time of the WOLED backplane.
  • the number of masks simplifies the entire production process, improves production efficiency, and saves production costs.
  • FIG. 1(a) is a schematic view showing the topography of a typical bottom-gate and bottom-emitting WOLED backplane in the prior art, and FIGS. 1(b) to 1(e) show the WOLED backplane AA' in FIG. 1(a). Schematic diagram of the production process of the cross section;
  • FIG. 2 is a schematic view showing the structure of a substrate on a WOLED backplane according to an embodiment of the present invention
  • FIG. 3 is a flow chart showing a method for fabricating a WOLED backplane according to an embodiment of the present invention
  • FIG. 4 (a wide 4 (d) shows A flow chart of a manufacturing process of the WOLED backplane in the embodiment of the present invention
  • Figure 5 is a flow chart showing a method of making a groove structure in a portion of the color film layer by halftone exposure in an embodiment of the present invention
  • Fig. 6 is a flow chart showing a method of heavily doping a partial region of a resin material layer in the present invention.
  • the color film layer is processed by a halftone exposure technique to form a groove structure on the color film layer, so that the organic light emitting layer material is directly evaporated on the groove structure. Therefore, the organic light-emitting layers on adjacent sub-pixels do not interfere with each other, so there is no need to specifically deposit a layer of pixel defining layers to isolate the respective sub-pixels.
  • FIG. 2 is a schematic view showing the substrate shape of the WOLED backplane in the embodiment of the present invention.
  • the substrate has a plurality of sub-pixel regions arranged in an array, and between the two sub-pixel regions is an insulating region, and each of the sub-pixel regions includes a pixel electrode region 201, a via region 202, and a connected pixel electrode region.
  • FIG. 3 is a flow chart showing a method of fabricating a WOLED backplane in an embodiment of the present invention.
  • 4 (a) shows a flow chart of the manufacturing process of the WOLED backplane in the embodiment of the present invention.
  • the manufacturing method includes:
  • Step 301 Fabricating the underlying thin film transistor TFT device 401 on a substrate (not shown).
  • the substrate material is glass, quartz or a transparent resin material or the like.
  • the fabricating the TFT device comprises sequentially depositing a gate electrode, a gate insulating layer, an active layer, an etch barrier layer, a source and a drain, and etching respectively to form a TFT device. Since the fabrication of the TFT device is not the focus of the present invention, it can be accomplished by the conventional fabrication method in the prior art, and there is no limitation on the fabrication process.
  • Step 302 Form a passivation layer 402 on the TFT device 401, as shown in FIG. 4(a).
  • the passivation layer 402 is an insulating layer for isolating the TFT device and the pixel electrode to be fabricated thereon to prevent mutual interference.
  • the passivation layer material may be silicon oxide, silicon nitride or a combination of the two or the like.
  • Step 303 A color film layer 403 is formed on the surface of the passivation layer 402, as shown in Fig. 4(a).
  • the color film layer 403 is a positive photoresist, and its thickness needs to be 1.5 to 2 m larger than the thickness of the conventional process. Among them, since the color film layer 403 needs to be half-exposed in the subsequent process, a positive photoresist must be used.
  • the color film layer 403 has a thickness of 4.0 to 5 m, preferably 4.5 ⁇ .
  • Step 304 Exposing the color film layer 403 by halftone exposure, retaining the color film layer of the pixel electrode region 201, and forming a groove structure 404 at a middle portion of the remaining color film layer, the color film layer 403 The thickness is large, so it is easy to perform an exposure operation.
  • the groove structure 404 is located at an intermediate portion of the pixel electrode region 201, and its peripheral edge is convex, so that only the luminescent material in the groove region is retained after the subsequent evaporation of the luminescent material to form the luminescent layer, as shown in FIG. 4 (a) ) shown.
  • Step 305 forming a resin material layer 405 on the entire substrate surface after exposing the color film layer 403, as shown in Fig. 4(b).
  • the resin material layer 405 is formed by spin coating.
  • Step 306 heavily doping is performed on a partial region 406 of the resin material layer 405 to make the heavily doped portion conductive, as shown in Fig. 4(c).
  • the partial region 406 includes a pixel electrode region 201, a via region 202, and a communication region between the pixel electrode region 201 and the via region 202, the via region 202 having a via located above the drain of the TFT device , used to connect the drain of the pixel electrode and the TFT device.
  • the resin material layer 405 has two important functions, one of which can function as a flat layer and can function as a flat color film layer 404. Second, since the heavily doped partial region 406 on the resin material layer 405 can Conductive, and thus capable of electrically connecting the pixel electrode region and the drain of the TFT device through the via region; third, due to the portion of the portion 406 The resin material layer 405 at the region thereof is not heavily miscellaneous, and the other regions which are not heavily doped are located between adjacent sub-pixel units, and they are not provided with conductivity, and thus can function as a pixel defining layer.
  • Step 307 a light-emitting layer 407 and a cathode (not shown) are sequentially formed on the surface of the substrate which is heavily entangled in a portion of the resin material layer 405, as shown in Fig. 4(d).
  • a partial region 406 on the heavily doped resin material layer 405 is used as the anode of the pixel electrode.
  • Figure 5 is a flow chart showing a method of making a groove structure in a portion of the color film layer using halftone exposure in an embodiment of the present invention. As shown in FIG. 5, the method includes the following steps: Step 501, spin-coating a positive photoresist on a surface of the passivation layer;
  • Step 502 Half-exposure the intermediate portion of the pixel electrode region 201 by halftone exposure to form a groove structure 404; and completely expose other regions than the intermediate portion.
  • the half exposed area has a thickness of about 1.5 to 2 m.
  • Fig. 6 is a flow chart showing a method of heavily doping a partial region of a resin material layer in the present invention. As shown in FIG. 6, the following steps are specifically included:
  • Step 601 performing ion implantation in a partial region 406 of the resin material layer 405;
  • Step 602 the resin material layer 405 subjected to the ion implantation described above is subjected to a curing treatment.
  • the ion implantation ion source comprises a metal element, phosphonium or boron lanthanum or the like.
  • the color film layer is subjected to halftone exposure processing to obtain a groove structure, and then A resin material layer is deposited thereon, and is heavily doped in a partial region of the resin material layer to have conductivity, can be used as an anode, and has no conductivity in a region where no heavy doping is performed, so that it can be used as a pixel.
  • the layer to use which omits the fabrication process of the tantalum film and omits the pixel definition
  • the layer production process saves material and costs.
  • a discharge phenomenon occurs at the edge of the transparent electrode, thereby causing damage to the device on the backplane, and the resin material layer in the present invention is a complete layer structure, and the pixel electrode is avoided. The discharge phenomenon at the edge.
  • the present invention proposes a WOLED backsheet which can be fabricated from the above embodiments.
  • the WOLED backplane includes a substrate, a color filter layer, a resin layer, an organic light emitting layer, and a cathode.
  • the color film layer is disposed on the substrate, and covers the respective pixel electrode regions; wherein, the color film layer pattern covering each of the pixel electrode regions has a groove structure; and the resin material layer is disposed on the color film layer
  • a partial region is a heavily doped conductive region, wherein the partial region corresponds to a pixel electrode region, a via region, and a connected region of the pixel electrode region and the via region; the organic light emitting layer and the cathode are sequentially disposed on the resin material layer .
  • the substrate may be a glass substrate on which a thin film transistor array may be fabricated.
  • the WOLED backplane proposed by the present invention is manufactured by the above-mentioned manufacturing method. Therefore, the specific details can be described in detail in the description of the manufacturing method, and details are not described herein again.

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Abstract

一种WOLED背板及其制作方法。所述方法包括：在基板上形成彩膜层（403）的图案；利用半色调曝光对所述彩膜层（403）进行曝光，并在彩膜层（403）中间部位形成凹槽结构（404）；在形成凹槽结构（404）的基板表面形成树脂材料层（405）图案，并在树脂材料层（405）的部分区域上进行重掺杂，使得重掺杂部分具有导电性；所述树脂材料层（405）进行重掺杂的部分区域对应像素电极区域（201）、过孔区域（202）以及像素电极区域（201）和过孔区域（202）的连通区域（203）；在对树脂材料层（405）的部分区域进行重掺杂后的基板表面依次形成有机发光层（407）和阴极。本技术方案通过在彩膜上形成凹槽结构代替传统的像素界定层制作，减少了制作成本。

Description

一种 WOLED背板及其制作方法
技术领域
本发明涉及图像显示技术领域， 特别涉及一种 W0LED背板及其 制作方法。 背景技术
有机发光二极管（Organic Light-Emtting Diode, 0LED)显示技术具 有自发光的特性， 采用非常薄的有机材料涂层和玻璃基板， 当有电流 通过时，这些有机材料就会发光， 0LED具有主动发光、发光效率高、 反应时间快 （l s 量级）、 工作电压低 （3~10V)、 广视角 （>170 ° 以 上）、 面板厚度薄（<2mm )、 功耗低、工作温度范围广（-4°C~85°C )、 可以实现柔性显示等诸多优点， 因此被誉为继 CRT、 LCD之后的第三 代显示技术。 0LED 可以采用小分子蒸镀、 聚合物旋涂、 喷墨打印、 大面积印刷等生产工艺， 制造成本较低， 易大规模生产， 长远来看可 以与日光灯竞争。 白光有机发光二极管（W0LED )属于面光源， 相较 于 LED的点光源， 可以制造成大面积、 任意形状的平板光源， 更适合 液晶显示器的背光源及全彩色的 0LED显示器。 由于 W0LED在平板 照明应用方面具有的巨大潜力，近 10余年来 W0LED—直是人们研究 的热点课题， W0LED有望同 LED—样， 成为新世代半导体照明的主 角。
0LED 的基本结构是由一薄而透明具半导体特性之铟锡氧化物 (IT0) , 与电力之正极相连， 再加上另一个金属阴极， 包成如三明治的 结构。 整个结构层中包括了： 空穴传输层 (HTL)、 发光层 (EL)与电子传 输层 (ETL)。 当电力供应至适当电压时， 正极空穴与阴极电荷就会在发 光层中结合， 产生光亮， 依其配方不同产生红、绿和蓝 RGB三原色， 构成基本色彩。 0LED的特性是自己发光， 不像 TFT LCD需要背光， 因 此可视度和亮度均高，其次是电压需求低且省电效率高，加上反应快、 重量轻、 厚度薄， 构造简单， 成本低等， 被视为 21世纪最具前途的 广品之一。 图 1(a)为现有技术中典型的底栅及底发射的 WOLED背板的形貌 示意图。 如图 1(a)所示， 所述 WOLED背板上具有以阵列形式排列的 多个子像素单元，每个子像素单元包括像素电极 101和过孔区域 102， 所述过孔区域 102用于连接底层薄膜晶体管 (Thin Film Transistor, TFT) 110的漏极和上层的像素电极 101。图 l(b)~l(e)示出了图 1(a)中 WOLED 背板 AA'截面的制作工艺流程示意图。 具体制作过程如下：
因氧化物 TFT底栅工艺与 a-Si制备工艺相似，仅改变有源层材料 并在有源层后增加刻蚀阻挡层 （ESL) , 防止在对源 /漏极刻蚀时有源 层被破坏， 因此在此不对其制备过程进行扩展性说明， 仅对沉积钝化 层后的彩膜阵列 （COA) 制备工艺进行阐述。
首先， 沉积钝化层 （PVX) 111后， 按照子像素的 RGB顺序， 在 彩膜产线旋涂彩膜 103，如图 1(b)所示。由于彩膜 103有较大的厚度， 需要沉积一层平坦层 104对其进行平整， 以保证后续 ITO薄膜在过孔 102与像素电极 101间的连续性， 如图 1(c)所示。 然后， 经过曝光和 固化后， 沉积 ITO薄膜 105并进行刻蚀， 如图 1(d)所示， IT0薄膜均 匀平铺于覆盖有平坦层 104的彩膜 103上方。之后， 为了保证每个子 像素发出的光不会对其他子像素产生影响，因此需要在每个子像素之 间制备像素界定层 106， 例如 DPI000, 其厚度为 1.5〜2 w m， 形成如 图 1(e)所示的结构。 WOLED 背板的有机发光层可以通过蒸镀或者打 印的方式沉积在像素界定层 106 中间的像素电极上， 之后再沉积 AI 等金属阴极材料， 完成背板的制备。
可见， 现有技术中 WOLED背板的制作过程比较复杂， 像素界定 层的制作需要进行涂胶、 曝光、 等工序， 要制作专门的像素界定层掩 模， 制作周期长， 成本较高。 发明内容
为此， 本发明提出了一种 WOLED背板及其制作方法， 其利用半 色调曝光技术形成一种特殊的彩膜结构， 以代替像素界定层的作用， 简化了制作过程且提高了制作效率。
根据本发明一方面， 其提供了一种 WOLED背板的制作方法， 包 括： 在基板上形成彩膜层的图案；
利用半色调曝光对所述彩膜层的图案进行曝光，在彩膜层图案中 形成凹槽结构；
在形成有凹槽结构的基板表面形成树脂材料层图案，并在树脂材 料层的部分区域上进行重掺杂， 使得重掺杂部分具有导电性； 所述树 脂材料层进行重掺杂的部分区域对应像素电极区域、过孔区域以及像 素电极区域和过孔区域的连通区域；
在对树脂材料层的部分区域进行重掺杂后的基板表面依次形成 有机发光层和阴极。
其中， 所述利用半色调曝光对所述彩膜层的图案进行曝光， 在彩 膜层图案中形成凹槽结构的步骤中，所述凹槽结构形成在彩膜层图案 的中间部位。
其中， 所述利用半色调曝光对所述彩膜层进行曝光具体包括： 通过半色调掩膜板对形成凹槽结构的部位进行半曝光，并对其他 区域进行完全曝光。
其中， 所述彩膜层采用正性光刻胶材料。
其中， 所述在树脂材料层的部分区域上进行重掺杂具体包括： 在所述树脂材料层的部分区域进行离子注入；
对所述进行了离子注入后的树脂材料层进行固化处理。
其中， 所述离子注入的离子源包括金属元素、 磷垸或硼垸。 其中， 所述彩膜层的厚度为 4.0〜5 w m。
其中， 所述彩膜层的厚度为 4.5 m。
根据本发明第二方面， 其提供了一种 WOLED背板， 其包括： 基 板、 彩膜层、 树脂层、 有机发光层和阴极； 所述彩膜层位于阵列基板 上， 其覆盖各个像素电极区域； 其中， 所述覆盖每个像素电极区域的 彩膜层图案上具有凹槽结构； 所述树脂材料层设置在彩膜层上， 且部 分区域为经过重掾杂的导电区域， 所述部分区域对应像素电极区域、 过孔区域以及像素电极区域和过孔区域的连通区域；有机发光层和阴 极依次设置在树脂材料层上。
其中， 所述凹槽结构位于彩膜层各图案的中间部位。 其中， 所述彩膜层采用正性光刻胶材料。
其中，所述导电区域是通过对所述树脂材料层的部分区域进行离 子注入而形成， 所述离子注入的离子源包括金属元素、 磷垸或硼垸。
本发明提出的 WOLED背板及其制作方法， 在制作过程中利用一 种特殊的彩膜结构， 取代了像素界定层的作用， 省略了像素界定层的 制作步骤， 减少了 WOLED背板制作时的掩膜数量， 简化了整个制作 过程， 提高了制作效率， 节约了制作成本。 附图说明
图 1 (a)为现有技术中典型的底栅及底发射的 WOLED背板的形貌 示意图， 图 l(b)~l(e)示出了图 1(a)中 WOLED背板 AA'截面的制作工 艺流程示意图；
图 2示出了本发明实施例中的 WOLED背板上的基板形貌示意图； 图 3示出了本发明实施例中 WOLED背板的制作方法流程图； 图 4(a广 4(d)示出了本发明实施例中 WOLED背板的制作工艺流程 图；
图 5 示出了本发明实施例中利用半色调曝光在所述彩膜层的部 分区域制作凹槽结构的方法流程图；
图 6 示出了本发明中树脂材料层的部分区域进行重掺杂的方法 流程图。
图中主要元件符号说明：
201 像素电极区域
202 过孔区域
203 连通区域
401 TFT器件
402 钝化层
403 彩膜层
404 凹槽结构
405 树脂材料层
406 部分区域 407 发光层 具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白， 以下结合具 体实施例， 并参照附图， 对本发明作进一步的详细说明。
现有的 WOLED背板制作过程中， 制作完透明电极后， 需要沉积 一层像素界定层并进行刻蚀， 以防止子像素之间的干扰， 而制作像素 界定层的工艺通常需要进行涂胶、 曝光等工序， 要制作专门的像素界 定层掩模， 比较繁琐， 使得整个 WOLED背板的制作过程复杂， 增加 了制作成本以及制作时间。
本发明在制备 WOLED背板的过程中， 采用半色调曝光技术对彩 膜层进行处理， 以在所述彩膜层上形成凹槽结构， 使得有机发光层材 料直接蒸镀在所述凹槽结构内，使得相邻子像素上的有机发光层不会 产生相互干扰现象，因此无需专门再沉积一层像素界定层来隔离各个 子像素。
图 2示出了本发明实施例中的 WOLED背板上的基板形貌示意图。 如图 2所示， 该基板上具有以阵列排列形成的多个子像素区域， 两两 子像素区域之间为绝缘区域，每个子像素区域包括像素电极区域 201、 过孔区域 202及连接像素电极区域 201和过孔区域 202的连通区域 203， 所述过孔区域 202具有多个过孔， 位于底层薄膜晶体管的漏极 上方， 用于连接底层薄膜晶体管的漏极和像素电极。
图 3示出了本发明实施例中 WOLED背板的制作方法流程图。 图 4(a广 4(d)示出了本发明实施例中 WOLED背板的制作工艺流程图。 如 图 3和图 4(a)~4(d)所示， 所述制作方法包括：
步骤 301:在基板（图上未示出）上制作完成底层薄膜晶体管 TFT 器件 401。
可选地， 所述基板材料为玻璃、 石英或透明树脂材料等。
可选地， 所述 TFT器件的制作包括依次沉积栅极、 栅极绝缘层、 有源层、 刻蚀阻挡层、 源极和漏极， 并分别进行刻蚀形成 TFT器件。 由于 TFT器件的制作并非本发明所要描述的重点，其可以采用现有技 术中的惯常制作方式完成， 在此对其制作过程不做任何限制。
步骤 302: 在所述 TFT器件 401上制作钝化层 402， 如图 4(a)所 示。所述钝化层 402为一绝缘层， 用于隔离 TFT器件和其上将要制作 的像素电极， 以防止相互干扰。
可选地， 所述钝化层材料可以采用氧化硅、氮化硅或两者的组合 等。
步骤 303: 在所述钝化层 402表面制作彩膜层 403， 如图 4(a)所 示。所述彩膜层 403采用正性光刻胶， 其厚度需要比传统工艺的厚度 大 1.5〜2 m。其中，由于后续工艺中需要对彩膜层 403进行半曝光， 因此必须采用正性光刻胶。
可选地， 所述彩膜层 403的厚度为 4.0〜5 m， 优选为 4.5 μ ρη。 步骤 304: 利用半色调曝光对所述彩膜层 403进行曝光， 保留像 素电极区域 201的彩膜层，并在所保留的彩膜层中间部位形成凹槽结 构 404， 所述彩膜层 403 的厚度较大， 因此易于对其进行曝光操作。 所述凹槽结构 404位于所述像素电极区域 201的中间部位，其四周边 缘凸起，以便后续蒸镀发光材料形成发光层后仅保留所述凹槽区域内 的发光材料， 如图 4(a)所示。
步骤 305、 在对彩膜层 403进行曝光后的整个基板表面形成树脂 材料层 405， 如图 4(b)所示。
可选地， 所述树脂材料层 405通过旋涂方式形成。
步骤 306、 在树脂材料层 405的部分区域 406上进行重掺杂， 使 得重掺杂部分具有导电性， 如图 4(c)所示。 所述部分区域 406包括像 素电极区域 201、过孔区域 202以及像素电极区域 201和过孔区域 202 之间的连通区域，所述过孔区域 202具有位于所述 TFT器件的漏极上 方的过孔， 用于连通像素电极和 TFT器件的漏极。
所述树脂材料层 405具有两个重要作用，其一，可以作为平坦层， 能够起到平坦彩膜层 404的作用； 其二， 由于树脂材料层 405上的经 过重掺杂的部分区域 406能够导电，因此能够通过过孔区域电连接像 素电极区域和 TFT器件的漏极； 其三， 由于除所述部分区域 406的其 它区域处的树脂材料层 405并未进行重惨杂，该未进行重掺杂的其它 区域位于相邻子像素单元之间，其不具备导电性， 因此能够起到像素 界定层的作用， 可以隔开相邻的子像素单元， 并与栅极线和数据线相 配合保证每个子像素单元发出的光不会对其它子像素单元产生影响； 其四，在形成发光层和阴极形成完整的像素电极后， 重惨杂后的树脂 材料层 405 上的部分区域作为像素电极的阳极使用， 这样还省略了 ITO薄膜的制作过程。
步骤 307、在对树脂材料层 405的部分区域进行重惨杂后的基板 表面依次形成发光层 407和阴极 （图上未示出）， 如图 4(d)所示。 重 掺杂后的树脂材料层 405上的部分区域 406作为像素电极的阳极使用。
图 5 示出了本发明实施例中利用半色调曝光在所述彩膜层的部 分区域制作凹槽结构的方法流程图。如图 5所示，具体包括如下步骤： 步骤 501、 在所述钝化层表面旋涂正性光刻胶；
步骤 502、通过半色调曝光对像素电极区域 201的中间部位进行 半曝光， 形成凹槽结构 404; 对中间部位以外的其他区域进行完全曝 光。
其中， 半曝光区域的厚度约为 1.5〜2 m。
图 6示出了本发明中树脂材料层的部分区域进行重掺杂的方法 流程图。 如图 6所示， 具体包括以下步骤：
步骤 601、在所述树脂材料层 405的部分区域 406中进行离子注 入；
步骤 602、对上述进行了离子注入后的树脂材料层 405进行固化 处理。
其中， 所述离子注入的离子源包括金属元素、 磷垸或硼垸等。 通过上述实施例中对 WOLED背板及其制作方法的描述可知， 由 于对于 WOLED背板彩膜层的厚度可以较大， 因此本发明中对彩膜层 进行半色调曝光处理得到凹槽结构， 然后在其上沉积树脂材料层， 并 在树脂材料层的部分区域进行重掺杂， 使其具有导电性， 能够作为阳 极使用，而在未进行重掺杂的区域不具有导电性，使得能够作为像素 界定层使用， 这样既省略了 ΙΤΟ薄膜的制作过程， 也省略了像素界定 层的制作过程， 节省了材料以及成本。 另外， 现有技术的 OLED背板 使用过程中， 透明电极边缘会出现放电现象， 从而对背板上的器件 造成破坏， 而本发明中的树脂材料层是一个完整的层结构， 避免了像 素电极边缘的放电现象。
本发明提出了一种 WOLED背板， 其可由上述实施例制作而成。 所述 WOLED背板包括基板、 彩膜层、 树脂层、 有机发光层和阴极。 其中， 所述彩膜层设置在基板上， 其覆盖各个像素电极区域； 其中， 所述覆盖每个像素电极区域的彩膜层图案上具有凹槽结构；所述树脂 材料层设置在彩膜层上， 且部分区域为经过重掺杂的导电区域， 所述 部分区域对应像素电极区域、过孔区域以及像素电极区域和过孔区域 的连通区域； 有机发光层和阴极依次设置在树脂材料层上。
所述基板可以是玻璃基板， 其上还可以制作有薄膜晶体管阵列。 本发明提出的 WOLED背板是利用上述制作方法制作出来的， 因 此其具体细节可详见对制作方法的描述， 在此不再赘述。
以上所述的具体实施例， 对本发明的目的、技术方案和有益效果 进行了进一步详细说明， 应理解的是， 以上所述仅为本发明的具体实 施例而已， 并不用于限制本发明， 凡在本发明的精神和原则之内， 所 做的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之 内。

Claims

权 利 要 求
1、 一种 WOLED背板的制作方法， 包括：
在基板上形成彩膜层的图案；
利用半色调曝光对所述彩膜层的图案进行曝光，在彩膜层图案中 形成凹槽结构；
在形成有凹槽结构的基板表面形成树脂材料层图案，并在树脂材 料层的部分区域上进行重掺杂， 使得重掺杂部分具有导电性； 所述树 脂材料层进行重掺杂的部分区域对应像素电极区域、过孔区域以及像 素电极区域和过孔区域的连通区域；
在对树脂材料层的部分区域进行重掺杂后的基板表面依次形成 有机发光层和阴极。
2、 如权利要求 1所述的方法， 其中， 所述利用半色调曝光对所 述彩膜层的图案进行曝光， 在彩膜层图案中形成凹槽结构的步骤中， 所述凹槽结构形成在彩膜层图案的中间部位。
3、 如权利要求 1所述的方法， 其中， 所述利用半色调曝光对所 述彩膜层进行曝光具体包括：
通过半色调掩膜板对形成凹槽结构的部位进行半曝光，并对其他 区域进行完全曝光。
4、 如权利要求 1-3任一所述的方法， 其中， 所述彩膜层采用正 性光刻胶材料。
5、 如权利要求 1-3任一所述的方法， 其中， 所述在树脂材料层 的部分区域上进行重掺杂具体包括：
在所述树脂材料层的部分区域进行离子注入；
对所述进行了离子注入后的树脂材料层进行固化处理。
6、 如权利要求 5所述的方法， 其中， 所述离子注入的离子源包 括金属元素、 磷烷或硼烷。
7、 如权利要求 1-3任一所述的方法， 其中， 所述彩膜层的厚度 为 4·0〜5 μ m。
8、 如权利要求 7所述的方法， 其中， 所述彩膜层的厚度为 4.5 μ m。
9、 一种 WOLED背板， 其包括： 基板、 彩膜层、 树脂层、 有机发 光层和阴极； 所述彩膜层位于基板上， 其覆盖各个像素电极区域； 其 中， 所述覆盖每个像素电极区域的彩膜层图案上具有凹槽结构； 所述 树脂材料层设置在彩膜层上， 且部分区域为经过重渗杂的导电区域， 所述部分区域对应像素电极区域、过孔区域以及像素电极区域和过孔 区域的连通区域； 有机发光层和阴极依次设置在树脂材料层上。
10、 如权利要求 9所述的背板， 其中， 所述凹槽结构位于彩膜层 各图案的中间部位。
11、 如权利要求 9或 10所述的背板， 其中， 所述彩膜层采用正 性光刻胶材料。
12、 如权利要求 9或 10所述的背板， 其中， 所述导电区域是通 过对所述树脂材料层的部分区域进行离子注入而形成的，所述离子注 入的离子源包括金属元素、 磷垸或硼烷。
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