WO2015136589A1 - 表示パネルの製造方法 - Google Patents

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    • G09G3/2003—Display of colours

Definitions

  • the present disclosure relates to a method for manufacturing a display panel.
  • a thin film transistor In an active matrix type organic EL display, a thin film transistor (TFT) is provided at an intersection of a plurality of scanning lines and a plurality of data lines, and a capacitor element and a gate of a driving transistor are connected to the TFT. Then, the TFT is turned on through the selected scanning line, a data signal from the data line is input to the driving transistor and the capacitor element, and the light emission timing of the organic EL element is controlled by the driving transistor and the capacitor element.
  • a pixel circuit composed of a TFT, a capacitor element, a drive transistor, and an organic EL element becomes more complicated, and as the number of light emitting pixels increases, circuit elements and Electrical problems such as short-circuiting and opening of wiring will occur.
  • Patent Document 1 in order to correct a defective pixel that is always in a light-emitting state due to a short circuit of a circuit element or the like and becomes a bright spot, all pixels have non-overlapping portions connected apart from other conductive portions and wirings. Is provided. By irradiating the non-overlapping portion of the defective pixel with a laser, the non-overlapping portion is cut. As a result, the defective pixel is blocked from transmission of electrical signals, and is darkened without being damaged by laser irradiation.
  • a bright spot pixel in black display or a dark spot pixel in white display must be specified as a stage before repairing a defective pixel by irradiating a laser.
  • the defect may be observed as a line (pixel row or pixel column) defect rather than a point (pixel) defect.
  • the defect may be observed as a line (pixel row or pixel column) defect rather than a point (pixel) defect.
  • the present disclosure provides a method for manufacturing a display panel in which a defective pixel inspection process is simplified and shortened.
  • a method for manufacturing a display panel includes a light-emitting element and a drive element that drives the light-emitting element, and emits light with luminance that reflects an input display gradation signal.
  • a display panel having a display unit in which a plurality of pixels to be arranged are arranged in a matrix, wherein the line defect is at least one of a predetermined pixel row and a pixel column that emits light at a luminance that does not reflect the display gradation signal
  • a lighting line which is a pixel row or a pixel column emitted by inputting a uniform display gradation signal is displayed on the display unit, and the lighting line is displayed in a row direction or a column direction in the display unit.
  • the inspection process for a display panel having a line defect can be simplified and shortened.
  • FIG. 1 is a schematic configuration diagram of a display panel according to an embodiment.
  • FIG. 2 is a circuit configuration diagram illustrating an example of a pixel circuit according to the embodiment.
  • FIG. 3A is an image diagram of the display unit when the line defect pattern A appears.
  • FIG. 3B is an image diagram of the display unit when the line defect pattern B appears.
  • FIG. 4 is an operation flowchart illustrating a method for manufacturing the display panel according to the embodiment.
  • FIG. 5A is an operation flowchart for explaining the defective pixel specifying step according to the embodiment when the line defect pattern A appears.
  • FIG. 5B is an operation flowchart for explaining the defective pixel specifying step according to the embodiment when the line defect pattern B appears.
  • FIG. 5A is an operation flowchart for explaining the defective pixel specifying step according to the embodiment when the line defect pattern A appears.
  • FIG. 5B is an operation flowchart for explaining the defective pixel specifying step according to the embodiment when the line defect pattern B appears.
  • FIG. 5A is
  • FIG. 6 is an operation flowchart illustrating a method for manufacturing a display panel according to the first modification of the embodiment.
  • FIG. 7 is a schematic configuration diagram of a display panel according to Modification 2 of the embodiment.
  • FIG. 8 is an external view of a thin flat TV manufactured by using the display panel manufacturing method according to the embodiment.
  • FIG. 1 is a schematic configuration diagram of a display panel according to an embodiment.
  • the display panel 1 according to the present embodiment includes a display unit 11, gate signal lines 121 to 124, a source signal line 131, a gate driver circuit 12, and a source driver circuit 13. .
  • the display unit 11 includes pixels 110 arranged in a matrix and displays an image based on a video signal input from the outside.
  • the gate signal lines 121 to 124 are scanning lines that are arranged for each pixel row of the display unit 11 and transmit a control signal for switching between conduction and non-conduction of a switch included in the pixel 110.
  • the gate signal lines 121 to 124 are connected to the gate driver circuit 12 and are connected to the pixels 110 belonging to each pixel row.
  • the source signal line 131 is a data line that is arranged for each pixel column of the display unit 11 and transmits a data voltage, which is a display gradation signal reflecting an externally input video signal, to the pixel 110.
  • the gate driver circuit 12 is a peripheral circuit of the display unit 11, and outputs the control signal to the gate signal lines 121 to 124.
  • the gate driver circuit 12 has a function of controlling the timing of writing a data voltage to the pixel 110, a function of controlling the timing of applying various voltages such as an initialization voltage and a reference voltage to the pixel 110, and the like.
  • the source driver circuit 13 is a peripheral circuit of the display unit 11 and outputs a data voltage to the source signal line 131.
  • FIG. 2 is a circuit configuration diagram illustrating an example of a pixel circuit according to the embodiment.
  • a circuit configuration of one pixel 110 of the plurality of pixels 110 included in the display unit 11 and a connection configuration between the pixel 110 and a peripheral circuit are illustrated.
  • the pixel 110 includes an organic EL element 101, a drive transistor 102, switches 103-106, and a capacitor element 107.
  • the organic EL element 101 is an example of a light emitting element, and emits light by the driving current of the driving transistor 102.
  • an EL cathode voltage Vss is applied to the cathode, and the source of the driving transistor 102 is connected to the anode.
  • the drive transistor 102 is a voltage-driven drive element that controls the supply of current to the organic EL element 101.
  • the driving transistor 102 has a gate connected to the first electrode of the capacitor 107 and a source connected to the second electrode of the capacitor 107 and the anode of the organic EL element 101.
  • the drive transistor 102 causes the organic EL element 101 to emit light by flowing a drive current that is a current corresponding to the data voltage corresponding to the display gradation to the organic EL element 101.
  • the threshold voltage of the driving transistor 102 is detected by the capacitor 107 while the switch 106 is on, the switch 103 is off, the switch 104 is off, and the switch 105 is on.
  • the capacitor element 107 holds a voltage that determines the amount of current flowing through the driving transistor 102.
  • a first electrode of the capacitor 107 is connected to the gate of the driving transistor 102, and a reference voltage Vref is applied via the switch 106.
  • the capacitive element 107 maintains the applied reference voltage Vref even after the switch 106 is turned off, and continuously supplies the reference voltage Vref to the gate of the driving transistor 102.
  • the capacitor 107 is applied with a data voltage when the switch 103 is turned on, and retains the data voltage after the switch 106 is turned off. Then, a drive current is supplied to the drive transistor 102 after the switch 105 is turned on.
  • the switch 103 is a switching NMOS transistor having a gate electrically connected to the gate signal line 121, a source electrically connected to the gate of the driving transistor 102, and a drain electrically connected to the source signal line 131. . With the above connection configuration, the switch 103 switches between conduction and non-conduction between the source signal line 131 for supplying the data voltage and the first electrode of the capacitor 107.
  • the switch 106 is a switching NMOS transistor in which the gate is electrically connected to the gate signal line 123, the source is electrically connected to the gate of the driving transistor 102, and the reference voltage Vref is applied to the drain.
  • the switch 106 switches between applying and not applying the reference voltage Vref to the first electrode of the capacitor 107.
  • the switch 104 is a switching NMOS transistor whose gate is electrically connected to the gate signal line 124, whose source is electrically connected to the source of the driving transistor 102, and whose initialization voltage Vini is applied to the drain.
  • the switch 104 switches between applying and not applying the initialization voltage Vini to the second electrode of the capacitor 107.
  • the switch 105 is a switching NMOS transistor having a gate electrically connected to the gate signal line 122, a source electrically connected to the drain of the driving transistor 102, and an EL anode power supply voltage Vdd being applied to the drain.
  • the EL anode power supply voltage Vdd is a drive power supply voltage that drives the drive transistor 102.
  • the switch 105 switches between applying and not applying the EL anode power supply voltage Vdd to the drain of the driving transistor 102.
  • the switch 105 has a function of applying a potential Vdd to the drain of the driving transistor 102 and a function of detecting the threshold voltage Vth of the driving transistor 102.
  • switches 103 to 106 are described as n-type TFTs, they may be p-type TFTs or a mixture of n-type TFTs and p-type TFTs.
  • FIG. 3A is an image diagram of the display unit when the line defect pattern A appears
  • FIG. 3B is an image diagram of the display unit when the line defect pattern B appears.
  • the images shown in FIGS. 3A and 3B are images when a data voltage for a uniform display gradation is supplied from the source driver circuit 13 to all the pixels 110 of the display unit 11.
  • the vertical streak line defect is visible.
  • This vertical stripe-like line defect is composed of a predetermined pixel row that emits light at a luminance that does not reflect the data voltage that is the input display gradation signal. More specifically, in the image of FIG. 3A, the display portion 11 changes stepwise from light to dark as it goes from the upper and lower ends to the center. On the other hand, in the image of FIG. 3B, as it goes from the upper and lower end portions of the display unit 11 toward the center, it gradually changes from dark to bright.
  • a short circuit failure of a switch constituting the pixel circuit can be cited.
  • the drain and gate of the switch 103 of one pixel 110 included in the display unit 11 are short-circuited.
  • the control voltage GS applied from the gate driver circuit 12 to the gate of the switch 103 via the gate signal line 121 and the data voltage Vdata applied from the source driver circuit 13 to the drain of the switch 103 via the data line are: , Different voltage values are set.
  • the voltage of the source signal line 131 is output from the source driver circuit 13 under the influence of the voltage of the gate signal line 121 control voltage GS. It fluctuates from the voltage value of the data voltage Vdata.
  • the source signal line 131 that has received this potential variation is arranged in the pixel column to which the pixel 110 (hereinafter referred to as a defective pixel) in which the drain and gate of the switch 103 are short-circuited belongs. Therefore, the pixels 110 belonging to the pixel column are supplied with a data voltage that does not reflect the input display gradation signal from the source signal line 131 that has received the potential fluctuation.
  • the source signal line 131 since the source signal line 131 has a predetermined wiring resistance, in the source signal line 131 that has undergone potential fluctuation, the potential fluctuation becomes more severe as it is closer to the defective pixel. Therefore, a pixel that belongs to the same pixel column as the defective pixel and is closer to the defective pixel emits light with a luminance closer to the emission luminance of the defective pixel, and a pixel that belongs to the same pixel column as the defective pixel and is farther from the defective pixel Light is emitted at a luminance different from the emission luminance.
  • the control voltage GS is set to a voltage value of 0 V or less.
  • the potential of the source signal line 131 fluctuates in a decreasing direction.
  • the pixel 110 belonging to the same pixel column and close to the defective pixel emits light with a luminance lower than the luminance to be originally displayed, and the line defect pattern A appears.
  • the control voltage GS is set to a voltage value of 0 V or less.
  • the potential of the source signal line 131 fluctuates in a decreasing direction.
  • the pixel 110 belonging to the same pixel column and close to the defective pixel emits light with a luminance higher than the luminance to be originally displayed, and the line defect pattern B appears.
  • the above-described line defects are not only vertical streak line defects due to potential fluctuations of the source signal line 131 but also horizontal streak lines generated by a short circuit between the gate and drain of the switch 104-106 and between the gate and source. Defects are also included.
  • the source signal line 131 is required to supply the data voltage to the pixel 110 at a high speed, the source signal line 131 is set to have a lower impedance than the gate signal lines 121-124. For this reason, the source signal line 131 is more susceptible to potential fluctuations than the gate signal lines 121 to 124, and vertical line-like line defects appear more remarkably than horizontal lines.
  • the defective pixel can be specified by the display panel manufacturing method according to the present embodiment.
  • FIG. 4 is an operation flowchart illustrating a method for manufacturing the display panel according to the embodiment.
  • the display panel manufacturing method of the present disclosure includes a display panel formation process, a defective pixel identification process, and a repair process.
  • a display panel is formed on a display panel substrate (S10). Specifically, for example, a drive circuit layer in which the drive transistor 102, the switches 103-106, the capacitor 107, the gate signal lines 121 to 124, the source signal line 131, and the like shown in FIG. .
  • a light emitting layer having the organic EL element 101 is formed on the drive circuit layer after a flattening process of the drive circuit layer.
  • the light emitting layer includes, for example, an anode, a hole injection layer, a hole transport layer, an organic light emitting layer, a bank layer, an electron injection layer, and a transparent cathode.
  • step S20 that is a main part of the method for manufacturing a display panel according to the present disclosure will be described in detail.
  • the vertical streak-like line defect pattern A that changes from bright to dark and bright to the lower end from the upper end of the display unit 11, and dark, bright and dark from the upper end to the lower end of the display unit 11
  • the defective pixel specifying step of the vertical line-shaped line defect pattern B that changes to dark will be described in order.
  • FIG. 5A is an operation flowchart for explaining the defective pixel specifying step according to the embodiment when the line defect pattern A appears.
  • a linear lighting line is superimposed on the defect line and displayed (S201).
  • the display unit 11 displays a lighting line that is a pixel column to which a uniform display gradation signal is input from the source driver circuit 13.
  • the lighting line is scanned in the row direction (column scanning direction, left-right direction of the display unit) in the display unit 11, and the lighting line and the line defect are overlapped and displayed.
  • it is desirable that the pixels not belonging to the lighting line are turned off uniformly. Thereby, the contrast between the lighting line and other pixels is improved, and the visibility of the lighting line can be increased.
  • step S201 as a specific method for displaying the lighting line, the gate driver circuit 12 is supplied with the control voltages GS, GE, GR, and GI of the HIGH level to the gate signal lines 121 to 124 in the row order.
  • the source driver circuit 13 is supplied with a data voltage, which is a display gradation signal for uniformly lighting the pixel column, only to the source signal line 131 arranged in the predetermined pixel column.
  • the source signal line 131 that supplies the data voltage is scanned in the column order in the source driver circuit 13.
  • the observer stops the column scanning of the lighting line when the lighting line shifted in the column order overlaps the pixel column having the line defect observed in advance.
  • the display gradation of the lighting line is increased (S203).
  • the source driver circuit 13 is applied to the source signal line 131 arranged in the pixel column to which the defective pixel belongs, in which the lighting line is overlapped.
  • the data voltage is changed so that the display gradation of the lighting line becomes higher.
  • the light emission luminance of the organic EL element 101 in the pixel column to which the defective pixel belongs increases, so that the dark part range of the line defect can be reduced.
  • step S203 the EL anode power supply voltage Vdd may be increased instead of changing the data voltage as a method for increasing the display gradation of the lighting line overlapped with the line defect.
  • the light emission current flowing through the organic EL element 101 in the pixel column to which the defective pixel belongs increases, and the light emission luminance of the organic EL element 101 increases, so that the dark defect range of the line defect can be reduced.
  • the starting point of the line defect is specified (S205). Specifically, the defective pixel that is the starting point of the line defect is specified from the position in the display unit 11 of the dark range reduced in step S203.
  • step S203 it can be determined in step S203 that a defective pixel is included in a portion that remains as a dark portion even though the display gradation of the line defect is uniformly increased in the pixel column of the line defect. .
  • the dark pixel range is narrowed by increasing the display gradation of the lighting line uniformly without observing the pixels included in the line defect in detail one by one. Can be specified. Therefore, it is possible to simplify and shorten the defective pixel identification process.
  • FIG. 5B is an operation flowchart for explaining the defective pixel specifying step according to the embodiment when the line defect pattern B appears.
  • a linear lighting line is superimposed on the defect line and displayed (S211).
  • the display unit 11 displays a lighting line that is a pixel column to which a uniform display gradation signal is input from the source driver circuit 13.
  • the lighting line is scanned in the row direction (column scanning direction, left-right direction of the display unit) in the display unit 11, and the lighting line and the line defect are overlapped and displayed.
  • it is desirable that the pixels not belonging to the lighting line are turned off uniformly. Thereby, the contrast between the lighting line and other pixels is improved, and the visibility of the lighting line can be increased.
  • step S211 as a specific method of displaying the lighting line, the gate driver circuit 12 is supplied with the control voltages GS, GE, GR, and GI of the HIGH level to the gate signal lines 121 to 124 in the row order.
  • the source driver circuit 13 is supplied with a data voltage, which is a display gradation signal for uniformly lighting the pixel column, only to the source signal line 131 arranged in the predetermined pixel column.
  • the source signal line 131 that supplies the data voltage is scanned in the column order in the source driver circuit 13.
  • the observer stops the column scanning of the lighting line when the lighting line shifted in the column order overlaps the pixel column having the line defect observed in advance.
  • the display gradation of the lighting line is decreased (S213).
  • the source driver circuit 13 is applied to the source signal line 131 arranged in the pixel column to which the defective pixel belongs, in which the lighting line is overlapped.
  • the data voltage is changed so that the display gradation of the lighting line is lowered.
  • the light emission luminance of the organic EL element 101 in the pixel column to which the defective pixel belongs is lowered, so that the bright part range of the line defect can be reduced.
  • step S213 the EL anode power supply voltage Vdd may be reduced instead of changing the data voltage as a method of lowering the display gradation of the lighting line overlapped with the line defect.
  • the light emission current flowing through the organic EL element 101 in the pixel column to which the defective pixel belongs becomes small and the light emission luminance of the organic EL element 101 decreases, so that the bright part range of the line defect can be reduced.
  • the starting point of the line defect is specified (S215). Specifically, the defective pixel that is the starting point of the line defect is specified from the position of the bright area reduced in step S213 on the display unit 11.
  • step S213 it is determined that a defective pixel is included in a portion that remains as a bright portion even though the display defect level of the line defect is uniformly reduced in the pixel line of the line defect. it can.
  • the bright part range is narrowed by reducing the display gradation of the lighting line uniformly without observing the pixels included in the line defect in detail one by one. It becomes possible to specify a pixel. Therefore, it is possible to simplify and shorten the defective pixel identification process.
  • pixels that do not belong to the lighting line are assumed to be turned off uniformly.
  • the contrast between a pixel that does not belong to the lighting line and the line defect can be made clearer due to the brightness of the appearing line defect and the mode of change in brightness, etc.
  • the pixels that do not belong to the lighting line may not be turned off uniformly.
  • it may be lit uniformly with a predetermined luminance.
  • step S30 the defective state of the defective pixel specified in step S20 is observed, and when it is determined that the defective pixel can be repaired, the defective pixel is repaired. On the other hand, when it is determined that the defective pixel cannot be repaired, the defective pixel is not repaired, and the display panel having the defective pixel determined not to be repaired or the number of defective pixels determined to be unrepairable A display panel having a value equal to or greater than a predetermined value is treated as an NG product.
  • short-circuiting or opening of the defective portion can be eliminated by irradiating the defective portion with a laser or passing a pulse current of a predetermined value or more to the defective portion.
  • the manufacturing method of the display panel in the inspection image displayed on the display panel, (1) uniform with respect to a line defect that emits light at a luminance that does not reflect the input uniform display gradation signal.
  • the lighting line to which the display gradation signal is input is scanned in the row direction or the column direction to display the lighting line and the line defect so as to overlap each other, and (2) a pixel row belonging to the lighting line displayed to overlap the line defect.
  • the display gradation signal input to the pixel column or the drive power supply voltage is uniformly changed in the lighting line to reduce the bright area or dark area on the line defect, and (3) reduced light
  • the defective pixel that is the starting point of the line defect is specified from the position of the partial range or the dark range in the display unit.
  • the bright part range or the dark part range is changed by uniformly changing the display gradation of the lighting line without observing the pixels included in the line defect in detail one by one. It becomes possible to narrow down and specify a defective pixel. Therefore, it is possible to simplify and shorten the defective pixel identification process.
  • a method for identifying a defective pixel when a line defect composed of a pixel column or a pixel row is displayed is exemplified, but the method for manufacturing a display panel according to the present disclosure is not limited thereto.
  • the defective pixel according to the above embodiment is specified. Process can be applied. In this case, a defective pixel can be specified by combining the steps included in step S20 described above.
  • the display of the lighting line and the change of the display gradation of the lighting line are executed via the gate driver circuit 12 and the source driver circuit 13 included in the display panel 1, but the present invention is not limited to this.
  • the defective pixel specifying process in step S20 may be applied to the display panel before the gate driver circuit 12 and the source driver circuit 13 are mounted.
  • the defective pixel specifying step in step S20 is performed by disposing the display panel in an inspection apparatus including an output circuit that outputs each control voltage and data voltage at a predetermined timing.
  • step S20 which is a process for identifying defective pixels, is executed a plurality of times in order to correspond to a change mode of a display panel manufacturing process.
  • FIG. 6 is an operation flowchart illustrating a method for manufacturing a display panel according to the first modification of the embodiment.
  • a display panel is formed on a display panel substrate (S10).
  • circuit boards such as a gate driver circuit and a source driver circuit are mounted on the periphery of the display panel (S15).
  • the display panel is aged, and thereafter, it is observed whether or not a line defect has occurred in the display image (S16).
  • step S16 If a line defect is confirmed in step S16 (Y in S16), the defect pixel specified in the above embodiment is specified (S20). If it is determined that the identified defective pixel can be repaired (Y in S26), the defective pixel is repaired (S30). When it is determined that the identified defective pixel cannot be repaired (N in S26), the display panel is processed as an NG product.
  • step S16 when the line defect is not confirmed in step S16 (N in S16), the lighting of the display panel is confirmed, and it is observed whether or not the line defect is generated in the lighting image (S17).
  • step S17 If a line defect is confirmed in step S17 (Y in S17), the defective pixel specified in the above embodiment is specified (S20). When it is determined that the identified defective pixel can be repaired (Y in S27), the defective pixel is repaired (S30). When it is determined that the identified defective pixel cannot be repaired (N in S27), the display panel is processed as an NG product.
  • step S17 when no line defect is confirmed in step S17 (N in S17), the display panel is constantly repaired with bright spots, and thereafter, it is observed whether or not a line defect has occurred in the display image (S18).
  • step S18 If a line defect is confirmed in step S18 (Y in S18), the defective pixel specified in the above embodiment is specified (S20). When it is determined that the identified defective pixel can be repaired (Y in S28), the defective pixel is repaired (S30). When it is determined that the identified defective pixel cannot be repaired (N in S28), the display panel is processed as an NG product.
  • step S18 when no line defect is confirmed in step S18 (N in S18), the brightness of the display panel is corrected, and thereafter, it is observed whether or not a line defect has occurred in the display image (S19).
  • step S19 When a line defect is confirmed in step S19 (Y in S19), the defect pixel specified in the above embodiment is specified (S20). When it is determined that the identified defective pixel can be repaired (Y in S29), the defective pixel is repaired (S30). When it is determined that the identified defective pixel cannot be repaired (N in S29), the display panel is processed as an NG product.
  • step S19 when no line defect is confirmed in step S19 (N in S19), a set assembly of the display panel is executed (S40).
  • step S20 which is the step of identifying the defective pixel described above.
  • FIG. 7 is a schematic configuration diagram of a display panel according to the second modification of the embodiment.
  • the display panel 2 according to this modification includes a display unit 11, gate signal lines 121 to 124, source signal lines 131, gate driver circuits 12a and 12b, and source driver circuits 13a and 13b.
  • the display panel 2 according to this modification includes a display unit 11, gate signal lines 121 to 124, source signal lines 131, gate driver circuits 12a and 12b, and source driver circuits 13a and 13b.
  • the gate signal lines 121 to 124 are connected to the gate driver circuits 12a and 12b, and are connected to the pixels 110 belonging to each pixel row.
  • the source signal line 131 is connected to the source driver circuits 13a and 13b, and is connected to the pixels 110 belonging to each pixel column.
  • the gate driver circuits 12a and 12b are peripheral circuits of the display unit 11, and output control signals to the gate signal lines 121 to 124.
  • the gate driver circuit 12 a is disposed at the left end portion of the display unit 11.
  • the gate driver circuit 12b is disposed at the right end of the display unit 11, and is disposed so as to face the gate driver circuit 12a with a plurality of pixels 110 arranged in a matrix.
  • the gate driver circuits 12a and 12b have switches for switching between conduction and non-conduction with the gate signal lines 121 to 124.
  • the source driver circuits 13 a and 13 b are peripheral circuits of the display unit 11 and output a data voltage to the source signal line 131.
  • the source driver circuit 13 a is disposed at the upper end of the display unit 11.
  • the source driver circuit 13b is disposed at the lower end of the display unit 11 and is disposed so as to face the source driver circuit 13a with a plurality of pixels 110 arranged in a matrix.
  • the source driver circuits 13 a and 13 b have a switch for switching between conduction and non-conduction with the source signal line 131.
  • a manufacturing method according to this modification of the display panel 2 having the above configuration will be described.
  • the method for manufacturing the display panel 2 according to this modification is different from the method for manufacturing the display panel 1 according to the embodiment in the step (S203) of changing the display gradation in the step (S20) of identifying a defective pixel. And S213) only.
  • description of the same points as the manufacturing method of the display panel 1 according to the embodiment will be omitted, and only different points will be described.
  • a linear lighting line is displayed over the defect line, and then the source driver circuit 13a or the source driver circuit 13b is disconnected from the source signal line 131.
  • the source driver circuit 13a is disconnected and the dark part range of the lighting line overlaid on the line defect is set.
  • the source driver circuit 13b is brought into a disconnected state.
  • the dark part range When the dark part range is observed in the lower region of the display unit 11, there is a high probability that the defective pixel exists below the pixel row that is the line defect. Further, when the dark part range is observed in the upper region of the display unit 11, there is a high probability that the defective pixel exists above the pixel column that is the line defect. Since the impedance of the source signal line 131 can be changed by turning off the source driver circuit 13a or 13b, the range of the dark area can be reduced.
  • the display gradation of the lighting line is increased (S203).
  • the source driver circuit 13a or the source driver circuit 13b is disconnected from the source signal line 131 in the same manner as the manufacturing method in the image in which the line defect pattern A appears. By doing so, it becomes possible to more effectively reduce the bright part range of the line defect.
  • the manufacturing method of the display panel according to the present embodiment has a display having a line defect that is at least one of a predetermined pixel row and a pixel column that emits light with luminance that does not reflect the input display gradation signal.
  • a lighting line that is a pixel row or a pixel column to which a uniform display gradation signal is input is displayed on the display unit 11, and the lighting line is scanned in the row direction or the column direction in the display unit 11.
  • the display mode of the lighting line is changed from bright to dark in order from one end to the other end of the lighting line.
  • the voltage level of the display gradation signal is changed uniformly in the lighting line so as to increase the display gradation, or the lighting is turned on. By increasing the driving power supply voltage uniformly in the line, the dark area is reduced.
  • the display mode of the lighting line is darker, brighter in order from one end of the lighting line to the other end.
  • the voltage level of the display gradation signal is changed uniformly in the lighting line so as to lower the display gradation, or the lighting is turned on.
  • it may further include a step of repairing the specified defective pixel.
  • the display panel is aged, and the presence or absence of the line defect in the display portion is inspected after the aging.
  • a process may be included.
  • the process of inspecting the presence or absence of a line defect and identifying the defective pixel is executed after the process of applying the temperature load, so that the detection accuracy of the defective pixel is improved and the manufacturing yield of the display panel is improved. To do.
  • a first source driver circuit and a second source driver circuit that supply a data voltage corresponding to the display gradation signal to the pixel are disposed at one end of the display portion and the other end opposite to the one end, respectively.
  • one of the first source driver circuit and the second source driver circuit and the pixel are made non-conductive, and the other of the first source driver circuit and the second source driver circuit
  • the circuit configuration of the pixel 110 is not limited to the circuit configuration described above.
  • the configuration in which the switch 105, the drive transistor 102, and the organic EL element 101 are arranged in this order between the EL anode power supply voltage Vdd and the EL cathode power supply voltage Vss is exemplified. These three elements may be arranged in a different order.
  • the drain and source of the drive transistor 102 and the anode and cathode of the organic EL element 101 are the EL anode power source regardless of whether the drive transistor is n-type or p-type.
  • the arrangement order of the drive transistor 102 and the organic EL element 101 is not limited as long as it is arranged on the current path between the voltage Vdd and the EL cathode power supply voltage Vss.
  • the switches 103 to 106 have been described on the premise that they are MOSFETs having a gate, a source, and a drain (Metal Oxide Semiconductor Field Effect Transistor). However, these transistors include a base, a collector, and a collector. And a bipolar transistor having an emitter may be applied. Also in this case, the object of the present disclosure is achieved and the same effect is obtained.
  • the display panel manufacturing method according to the above embodiment the case of manufacturing a display panel using the organic EL element 101 has been described as an example. However, the display panel manufacturing method using a light emitting element other than the organic EL element is described. You may apply to.
  • the display panel manufacturing method according to the above embodiment is applied to a thin flat TV as shown in FIG.
  • a thin flat TV having a display panel in which the manufacturing process is simplified and shortened is realized.
  • the method for manufacturing a display panel according to the present disclosure can be used for a method for manufacturing an organic EL display panel, for example.

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Abstract

　有機ＥＬ素子（１０１）と駆動トランジスタ（１０２）とを有する画素（１１０）が行列状に配置された表示部（１１）を有する表示パネル（１）の製造方法であって、表示階調信号を反映しない輝度で発光する所定の画素列である線欠陥を有する表示パネルにおいて、一様の表示階調信号が入力された画素列である点灯ラインを表示部（１１）に表示させ、当該点灯ラインを表示部（１１）内で行方向に走査して当該点灯ラインと線欠陥とを重ねて表示させる工程と、線欠陥と重ねて表示された点灯ラインに属する画素列に入力される表示階調を、点灯ラインにおいて一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小する工程と、縮小された明部範囲または暗部範囲の表示部（１１）における位置から線欠陥の起点となる欠陥画素を特定する工程とを含む。

Description

表示パネルの製造方法
　本開示は、表示パネルの製造方法に関する。
　アクティブマトリクス型の有機ＥＬディスプレイでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに容量素子及び駆動トランジスタのゲートが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号を駆動トランジスタ及び容量素子に入力し、その駆動トランジスタ及び容量素子によって有機ＥＬ素子の発光タイミングを制御する。ここで、ＴＦＴ、容量素子、駆動トランジスタ及び有機ＥＬ素子で構成される画素回路の構成が複雑になるほど、また、発光画素数が増加するほど、微細加工を必要とする製造工程において、回路素子や配線の短絡や開放といった電気的な不具合が発生してしまう。
　これに対して、回路素子及び配線の形成後に、不具合が生じた画素を修正する方法が提案されている。特許文献１では、回路素子の短絡等により常に発光状態となり輝点化された欠陥画素を修正するために、全ての画素に、他の導電部及び配線から離間して接続された非重畳部が設けられている。欠陥画素の非重畳部にレーザーを照射することにより、当該非重畳部を切断する。これにより、不良画素は、電気信号の伝達が遮断され、しかも、レーザー照射によるダメージを受けることなく滅点化される。
特開２００８－２０３６３６号公報
　特許文献１に開示された画素修正方法では、レーザーを照射して欠陥画素をリペアする前段階として、黒表示における輝点画素または白表示における滅点画素を特定しなければならない。
　しかしながら、欠陥モードによっては、点（画素）欠陥としてではなく線（画素行または画素列）欠陥として観察される場合がある。この場合には、さらに、線欠陥に含まれる画素を１つずつ詳細に観察してリペアすべき欠陥画素を特定しなければならない。このため、欠陥画素を特定する工程が煩雑化及び長時間化するという課題を生じる。
　そこで、本開示は、欠陥画素の検査工程が簡素化及び短縮化された表示パネルの製造方法を提供する。
　上記課題を解決するため、本開示の一態様に係る表示パネルの製造方法は、発光素子と当該発光素子を駆動する駆動素子とを有し、入力された表示階調信号を反映した輝度で発光する画素が行列状に複数配置された表示部を有する表示パネルの製造方法であって、前記表示階調信号を反映しない輝度で発光する所定の画素行及び画素列の少なくともいずれかである線欠陥を有する前記表示パネルにおいて、一様の表示階調信号を入力して発光した画素行または画素列である点灯ラインを前記表示部に表示させ、当該点灯ラインを前記表示部内で行方向または列方向に走査して当該点灯ラインと前記線欠陥とを重ねて表示させる工程と、前記線欠陥と重ねて表示された前記点灯ラインに入力される前記一様の表示階調信号、または、前記駆動素子を駆動する駆動電源電圧を、前記点灯ラインを構成する全画素について一様に変更することにより、前記線欠陥上の明部範囲または暗部範囲を縮小する工程と、縮小された前記明部範囲または暗部範囲の前記表示部における位置から、前記線欠陥の起点となる欠陥画素を特定する工程とを含む。
　本開示によれば、線欠陥を有する表示パネルの検査工程が簡素化及び短縮化できる。
図１は、実施の形態に係る表示パネルの構成概略図である。 図２は、実施の形態に係る画素回路の一例を示す回路構成図である。 図３Ａは、線欠陥パターンＡが現れた場合の表示部の画像図である。 図３Ｂは、線欠陥パターンＢが現れた場合の表示部の画像図である。 図４は、実施の形態に係る表示パネルの製造方法を示す動作フローチャートである。 図５Ａは、線欠陥パターンＡが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。 図５Ｂは、線欠陥パターンＢが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。 図６は、実施の形態の変形例１に係る表示パネルの製造方法を説明する動作フローチャートである。 図７は、実施の形態の変形例２に係る表示パネルの構成概略図である。 図８は、実施の形態に係る表示パネルの製造方法を用いて製造された薄型フラットＴＶの外観図である。
　以下、表示パネルの製造方法の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態）
　［１．表示パネルの構成］
　まず、本実施の形態に係る表示パネル１の構成について、図１を用いて説明する。
　図１は、実施の形態に係る表示パネルの構成概略図である。図１に示すように、本実施の形態に係る表示パネル１は、表示部１１と、ゲート信号線１２１～１２４と、ソース信号線１３１と、ゲートドライバ回路１２と、ソースドライバ回路１３とを備える。
　表示部１１は、画素１１０が行列状に配置されて構成され、外部から入力された映像信号に基づいて画像を表示する。
　ゲート信号線１２１～１２４は、表示部１１の画素行ごとに配置され、画素１１０が有するスイッチの導通及び非導通を切り換える制御信号を伝達する走査線である。ゲート信号線１２１～１２４は、ゲートドライバ回路１２に接続され、各画素行に属する画素１１０に接続されている。
　ソース信号線１３１は、表示部１１の画素列ごとに配置され、外部入力された映像信号を反映した表示階調信号であるデータ電圧を画素１１０に伝達するデータ線である。
　ゲートドライバ回路１２は、表示部１１の周辺回路であり、ゲート信号線１２１～１２４に上記制御信号を出力する。ゲートドライバ回路１２は、画素１１０にデータ電圧を書き込むタイミングを制御する機能や、画素１１０に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御する機能などを有する。
　ソースドライバ回路１３は、表示部１１の周辺回路であり、ソース信号線１３１にデータ電圧を出力する。
　次に、表示部１１の画素回路構成について説明する。
　図２は、実施の形態に係る画素回路の一例を示す回路構成図である。同図には、表示部１１が有する複数の画素１１０のうちの１つの画素１１０の回路構成、及び、当該画素１１０と周辺回路との接続構成が示されている。同図に示すように、画素１１０は、有機ＥＬ素子１０１と、駆動トランジスタ１０２と、スイッチ１０３－１０６と、容量素子１０７とを備える。
　有機ＥＬ素子１０１は、発光素子の一例であり、駆動トランジスタ１０２の駆動電流により発光する。有機ＥＬ素子１０１は、カソードにはＥＬカソード電圧Ｖｓｓが印加され、アノードには駆動トランジスタ１０２のソースが接続されている。
　駆動トランジスタ１０２は、有機ＥＬ素子１０１への電流の供給を制御する電圧駆動の駆動素子である。駆動トランジスタ１０２は、ゲートが容量素子１０７の第１電極と接続され、ソースが容量素子１０７の第２電極及び有機ＥＬ素子１０１のアノードに接続されている。駆動トランジスタ１０２は、スイッチ１０５がオン状態である場合に、表示階調に対応したデータ電圧に応じた電流である駆動電流を有機ＥＬ素子１０１に流すことにより有機ＥＬ素子１０１を発光させる。また、駆動トランジスタ１０２の閾値電圧は、スイッチ１０６がオン状態、スイッチ１０３がオフ状態、スイッチ１０４がオフ状態、及びスイッチ１０５がオン状態である間に、容量素子１０７にて検出される。
　容量素子１０７は、駆動トランジスタ１０２に流す電流量を決める電圧を保持する。容量素子１０７の第１電極は、駆動トランジスタ１０２のゲートに接続され、さらに、参照電圧Ｖｒｅｆがとスイッチ１０６を介して印加される。容量素子１０７は、例えば、スイッチ１０６がオフ状態となった後も、印加された参照電圧Ｖｒｅｆを維持し、継続して駆動トランジスタ１０２のゲートにその参照電圧Ｖｒｅｆを供給する。また、容量素子１０７は、スイッチ１０３がオン状態となった場合に、データ電圧が印加され、スイッチ１０６がオフ状態になった後、そのデータ電圧を保持する。そして、スイッチ１０５がオン状態となった後の駆動トランジスタ１０２に駆動電流を供給させる。
　スイッチ１０３は、ゲートがゲート信号線１２１に電気的に接続され、ソースが駆動トランジスタ１０２のゲートと電気的に接続され、ドレインがソース信号線１３１と電気的に接続されたスイッチ用ＮＭＯＳトランジスタである。上記接続構成により、スイッチ１０３は、データ電圧を供給するためのソース信号線１３１と容量素子１０７の第１電極との導通及び非導通を切り換える。
　スイッチ１０６は、ゲートがゲート信号線１２３に電気的に接続され、ソースが駆動トランジスタ１０２のゲートと電気的に接続され、ドレインには参照電圧Ｖｒｅｆが印加されるスイッチ用ＮＭＯＳトランジスタである。スイッチ１０６は、参照電圧Ｖｒｅｆを容量素子１０７の第１電極へ印加する、及び印加しない、を切り換える。
　スイッチ１０４は、ゲートがゲート信号線１２４に電気的に接続され、ソースが駆動トランジスタ１０２のソースと電気的に接続され、ドレインには初期化電圧Ｖｉｎｉが印加されるスイッチ用ＮＭＯＳトランジスタである。スイッチ１０４は、初期化電圧Ｖｉｎｉを容量素子１０７の第２電極へ印加する、及び印加しない、を切り換える。
　スイッチ１０５は、ゲートがゲート信号線１２２に電気的に接続され、ソースが駆動トランジスタ１０２のドレインに電気的に接続され、ドレインにはＥＬアノード電源電圧Ｖｄｄが印加されるスイッチ用ＮＭＯＳトランジスタである。なお、ＥＬアノード電源電圧Ｖｄｄは、駆動トランジスタ１０２を駆動する駆動電源電圧である。上記接続構成により、スイッチ１０５は、ＥＬアノード電源電圧Ｖｄｄを駆動トランジスタ１０２のドレインへ印加する、及び印加しない、を切り換える。スイッチ１０５は、駆動トランジスタ１０２のドレインに電位Ｖｄｄを与える機能と、駆動トランジスタ１０２の閾値電圧Ｖｔｈの検出を行わせる機能を有する。
　なお、スイッチ１０３～１０６は、ｎ型ＴＦＴとして説明を行うが、ｐ型ＴＦＴであってもよく、また、ｎ型ＴＦＴとｐ型ＴＦＴとが混在して用いられてもよい。
　［２．線欠陥の発生メカニズム］
　ここで、表示パネル１の画像上に現れる、いわゆる、線欠陥の発生メカニズムについて説明する。
　図３Ａは、線欠陥パターンＡが現れた場合の表示部の画像図であり、図３Ｂは、線欠陥パターンＢが現れた場合の表示部の画像図である。
　図３Ａ及び図３Ｂに表された画像は、表示部１１の全画素１１０に対して一様な表示階調に対するデータ電圧がソースドライバ回路１３から供給された場合の画像であるが、当該画像には縦筋状の線欠陥が視認される。この縦筋状の線欠陥は、入力された表示階調信号であるデータ電圧を反映しない輝度で発光する所定の画素列で構成されている。より具体的には、図３Ａの画像では、表示部１１の上下端部から中央に向かうにつれ、明から暗へと段階的に変化している。一方、図３Ｂの画像では、表示部１１の上下端部から中央に向かうにつれ、暗から明へと段階的に変化している。
　図３Ａ及び図３Ｂの画像が得られる原因としては、例えば、画素回路を構成するスイッチの短絡不良などが挙げられる。例えば、図２に示された画素回路において、表示部１１の有する１つの画素１１０のスイッチ１０３のドレイン－ゲート間が短絡している場合である。通常、ゲートドライバ回路１２からゲート信号線１２１を介してスイッチ１０３のゲートに印加された制御電圧ＧＳと、ソースドライバ回路１３からデータ線を介してスイッチ１０３のドレインに印加されたデータ電圧Ｖｄａｔａとは、異なる電圧値が設定されている。しかしながら、ある１つの画素１１０において、スイッチ１０３のドレイン－ゲート間が短絡すると、ソース信号線１３１の電圧は、ゲート信号線１２１制御電圧ＧＳの電圧の影響を受けて、ソースドライバ回路１３から出力されるデータ電圧Ｖｄａｔａの電圧値から変動してしまう。この電位変動を受けたソース信号線１３１は、スイッチ１０３のドレイン－ゲート間が短絡している上記画素１１０（以下、欠陥画素と記す）が属する画素列に配置されている。よって、上記画素列に属する画素１１０は、この電位変動を受けたソース信号線１３１から、入力された表示階調信号を反映しないデータ電圧の供給を受けることとなる。ここで、ソース信号線１３１は、所定の配線抵抗を有していることから、電位変動を受けたソース信号線１３１において、欠陥画素に近いほど電位変動が激しくなる。このため、欠陥画素と同じ画素列に属し当該欠陥画素に近い画素ほど、欠陥画素の発光輝度に近い輝度で発光し、欠陥画素と同じ画素列に属し当該欠陥画素から遠い画素ほど、欠陥画素の発光輝度と異なる輝度で発光することとなる。
　例えば、データ電圧が正の電圧値に設定されており、当該電圧値が高いほど高階調（明）を表示し、制御電圧ＧＳが０Ｖ以下の電圧値に設定されている場合、欠陥画素近傍のソース信号線１３１の電位は、低くなる方向へ変動する。この場合には、同じ画素列に属し欠陥画素に近い画素１１０は、本来表示されるべき輝度よりも低い輝度で発光し、線欠陥パターンＡが現れる。一方、データ電圧が正の電圧値に設定されており、当該電圧値が低いほど高階調（明）を表示し、制御電圧ＧＳが０Ｖ以下の電圧値に設定されている場合、欠陥画素近傍のソース信号線１３１の電位は、低くなる方向へ変動する。この場合には、同じ画素列に属し欠陥画素に近い画素１１０は、本来表示されるべき輝度よりも高い輝度で発光し、線欠陥パターンＢが現れる。
　なお、上述した線欠陥は、ソース信号線１３１の電位変動による縦筋状の線欠陥のみならず、スイッチ１０４－１０６のゲート－ドレイン間及びゲート－ソース間の短絡などにより発生する横筋状の線欠陥も含まれる。但し、ソース信号線１３１は、画素１１０へのデータ電圧の高速供給が要求されるため、ゲート信号線１２１－１２４と比較して低インピーダンスに設定されている。このため、ソース信号線１３１のほうが、ゲート信号線１２１－１２４よりも電位変動の影響を受け易く、横筋状よりも縦筋状の線欠陥のほうが顕著に現れる。
　以上のように、画素回路を構成するスイッチ用トランジスタの短絡などにより、表示画像上に線欠陥が発生するため、当該表示画像から上記欠陥画素を特定することは困難である。
　これに対して、本実施の形態に係る表示パネルの製造方法により、上記欠陥画素を特定することが可能となることを、以下、説明する。
　［３．表示パネルの製造方法］
　図４は、実施の形態に係る表示パネルの製造方法を示す動作フローチャートである。本開示の表示パネルの製造方法は、表示パネルの形成工程、欠陥画素の特定工程、及びリペア工程を含む。
　［３－１．表示パネル形成工程］
　まず、表示パネル基板上に表示パネルを形成する（Ｓ１０）。具体的には、例えば、図２に示された駆動トランジスタ１０２、スイッチ１０３－１０６、容量素子１０７、ゲート信号線１２１～１２４、及びソース信号線１３１などを適宜配置させた駆動回路層を形成する。次に、上記駆動回路層の上に、当該駆動回路層の平坦化工程を経た後、有機ＥＬ素子１０１を有する発光層を形成する。上記発光層は、例えば、陽極、正孔注入層、正孔輸送層、有機発光層、バンク層、電子注入層、及び透明陰極を有する。
　次に、欠陥画素を特定する（Ｓ２０）。以下、本開示に係る表示パネルの製造方法の要部であるステップＳ２０について詳細に説明する。以下では、表示部１１の上端部から下端部へ向けて明、暗、明と変化する縦筋状の線欠陥パターンＡ、及び、表示部１１の上端部から下端部へ向けて暗、明、暗と変化する縦筋状の線欠陥パターンＢの欠陥画素特定工程について、順に説明する。
　［３－２－１．点灯ラインが明－暗－明と変化する場合の欠陥画素特定工程］
　図５Ａは、線欠陥パターンＡが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。
　表示パネル形成工程の後、線欠陥パターンＡが現れた画像において、欠陥線上に線状の点灯ラインを重ねて表示させる（Ｓ２０１）。具体的には、一様の表示階調信号がソースドライバ回路１３から入力された画素列である点灯ラインを表示部１１に表示させる。次に、上記点灯ラインを表示部１１内で行方向（列走査方向、表示部左右方向）に走査して当該点灯ラインと線欠陥とを重ねて表示させる。ここで、点灯ラインに属さない画素は、一様に消灯させていることが望ましい。これにより、上記点灯ラインとその他の画素とのコントラストが向上し、当該点灯ラインの視認度を上げることが可能となる。
　ステップＳ２０１において、上記点灯ラインを表示させる具体的方法として、ゲートドライバ回路１２に対して、行順次にゲート信号線１２１－１２４にＨＩＧＨレベルの制御電圧ＧＳ、ＧＥ、ＧＲ及びＧＩを供給させる。また、ソースドライバ回路１３に対して、所定の画素列に配置されたソース信号線１３１のみに、当該画素列を一様に点灯させる表示階調信号であるデータ電圧を供給させる。次に、ソースドライバ回路１３に対して、上記データ電圧を供給するソース信号線１３１を、列順次に走査させる。観測者（操作者）は、列順次にシフトする点灯ラインが、予め観測された線欠陥を有する画素列と重なった時点で、点灯ラインの列走査を停止する。
　次に、点灯ラインの表示階調を増加させる（Ｓ２０３）。上記点灯ラインの表示階調を増加させる具体的方法として、ソースドライバ回路１３に対して、上記点灯ラインが重ねられた、欠陥画素が属する画素列に配置されたソース信号線１３１に印加されているデータ電圧を、当該点灯ラインの表示階調が高くなるよう変化させる。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１の発光輝度が上昇するので、線欠陥の暗部範囲を縮小することが可能となる。
　なお、ステップＳ２０３において、上記線欠陥と重ねられた点灯ラインの表示階調を高くする方法として、データ電圧を変更する代わりに、ＥＬアノード電源電圧Ｖｄｄを大きくしてもよい。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１に流れる発光電流が大きくなり有機ＥＬ素子１０１の発光輝度が上昇するので、線欠陥の暗部範囲を縮小することが可能となる。
　次に、線欠陥の起点箇所を特定する（Ｓ２０５）。具体的には、ステップＳ２０３において縮小された上記暗部範囲の表示部１１における位置から、当該線欠陥の起点となる欠陥画素を特定する。
　前述した線欠陥の発生メカニズムより、ステップＳ２０３において、線欠陥の表示階調を線欠陥の画素列において一様に高くするにもかかわらず暗部として残存する箇所に欠陥画素が含まれるものと判断できる。
　これにより、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に高くすることで上記暗部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
　［３－２－２．点灯ラインが暗－明－暗と変化する場合の欠陥画素特定工程］
　図５Ｂは、線欠陥パターンＢが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。
　表示パネル形成工程の後、線欠陥パターンＢが現れた画像において、欠陥線上に線状の点灯ラインを重ねて表示させる（Ｓ２１１）。具体的には、一様の表示階調信号がソースドライバ回路１３から入力された画素列である点灯ラインを表示部１１に表示させる。次に、上記点灯ラインを表示部１１内で行方向（列走査方向、表示部左右方向）に走査して当該点灯ラインと線欠陥とを重ねて表示させる。ここで、点灯ラインに属さない画素は、一様に消灯させていることが望ましい。これにより、上記点灯ラインとその他の画素とのコントラストが向上し、当該点灯ラインの視認度を上げることが可能となる。
　ステップＳ２１１において、上記点灯ラインを表示させる具体的方法として、ゲートドライバ回路１２に対して、行順次にゲート信号線１２１－１２４にＨＩＧＨレベルの制御電圧ＧＳ、ＧＥ、ＧＲ及びＧＩを供給させる。また、ソースドライバ回路１３に対して、所定の画素列に配置されたソース信号線１３１のみに、当該画素列を一様に点灯させる表示階調信号であるデータ電圧を供給させる。次に、ソースドライバ回路１３に対して、上記データ電圧を供給するソース信号線１３１を、列順次に走査させる。観測者（操作者）は、列順次にシフトする点灯ラインが、予め観測された線欠陥を有する画素列と重なった時点で、点灯ラインの列走査を停止する。
　次に、点灯ラインの表示階調を減少させる（Ｓ２１３）。上記点灯ラインの表示階調を減少させる具体的方法として、ソースドライバ回路１３に対して、上記点灯ラインが重ねられた、欠陥画素が属する画素列に配置されたソース信号線１３１に印加されているデータ電圧を、当該点灯ラインの表示階調が低くなるよう変化させる。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１の発光輝度が下降するので、線欠陥の明部範囲を縮小することが可能となる。
　なお、ステップＳ２１３において、上記線欠陥と重ねられた点灯ラインの表示階調を低くする方法として、データ電圧を変更する代わりに、ＥＬアノード電源電圧Ｖｄｄを小さくしてもよい。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１に流れる発光電流が小さくなり有機ＥＬ素子１０１の発光輝度が下降するので、線欠陥の明部範囲を縮小することが可能となる。
　次に、線欠陥の起点箇所を特定する（Ｓ２１５）。具体的には、ステップＳ２１３において縮小された上記明部範囲の表示部１１における位置から、当該線欠陥の起点となる欠陥画素を特定する。
　前述した線欠陥の発生メカニズムより、ステップＳ２１３において、線欠陥の表示階調を線欠陥の画素列において一様に低くするにもかかわらず明部として残存する箇所に欠陥画素が含まれるものと判断できる。
　これにより、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に低くすることで上記明部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
　なお、上記欠陥画素特定工程において、点灯ラインに属さない画素は、一様に消灯させているとした。しかしながら、出現する線欠陥の輝度及び輝度変化の態様などにより、点灯ラインに属さない画素と線欠陥とのコントラストがより明瞭化できるのであれば、点灯ラインに属さない画素を一様消灯するのではなく所定の輝度で一様に点灯させてもよい。
　［３－３．欠陥画素のリペア工程］
　最後に、欠陥画素をリペアする（Ｓ３０）。具体的には、ステップＳ２０にて特定された欠陥画素の欠陥状態を観察し、当該欠陥画素がリペア可能と判断する場合には当該欠陥画素をリペアする。一方、当該欠陥画素がリペア不可能と判断する場合には当該欠陥画素をリペアせず、リペア不可能と判断された欠陥画素を有する表示パネル、または、リペア不可能と判断された欠陥画素の数が所定値以上となった表示パネルは、ＮＧ品として処理する。
　なお、欠陥画素のリペア方法としては、欠陥箇所にレーザーを照射する、または、欠陥箇所に所定値以上のパルス電流を流すなどにより、欠陥箇所の短絡または開放を解消することが挙げられる。
　上記表示パネルの製造方法によれば、表示パネルに表示される検査用画像において、入力された一様な表示階調信号を反映しない輝度で発光する線欠陥に対して、（１）一様の表示階調信号が入力された点灯ラインを行方向または列方向に走査して当該点灯ラインと線欠陥とを重ねて表示させ、（２）線欠陥と重ねて表示された点灯ラインに属する画素行または画素列に入力される表示階調信号、または、駆動電源電圧を点灯ラインにおいて一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小し、（３）縮小された明部範囲または暗部範囲の表示部における位置から、線欠陥の起点となる欠陥画素を特定する。これにより、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に変更することで上記明部範囲または暗部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
　なお、上記製造方法では、画素列または画素行からなる線欠陥が表示された場合の欠陥画素の特定方法を例示したが、本開示の表示パネルの製造方法はこれに限られない。例えば、画素列及び画素行の組み合わせからなる線欠陥、及び、複数の画素列または複数の画素行からなる線欠陥が表示パネルに出現する場合おいても、上記実施の形態に係る欠陥画素の特定工程を適用できる。この場合には、上述したステップＳ２０に含まれる各ステップを組み合わせることにより欠陥画素を特定することが可能となる。
　また、上記製造方法では、表示パネル１が有するゲートドライバ回路１２及びソースドライバ回路１３を介して、点灯ラインの表示及び点灯ラインの表示階調の変更を実行したが、これに限られない。例えば、表示パネルの製造工程において、ゲートドライバ回路１２及びソースドライバ回路１３が実装される前の表示パネルに対して、上記ステップＳ２０の欠陥画素の特定工程を適用してもよい。この場合には、各制御電圧及びデータ電圧を所定のタイミングで出力する出力回路を内蔵する検査装置に表示パネルを配置することにより、上記ステップＳ２０の欠陥画素の特定工程が実行される。
　［４．表示パネルの製造方法の変形例１］
　本変形例では、上述した欠陥画素を特定する工程であるステップＳ２０を、表示パネルの製造工程の変化態様に対応すべく、複数回実行する製造方法を説明する。
　図６は、実施の形態の変形例１に係る表示パネルの製造方法を説明する動作フローチャートである。
　まず、表示パネル基板上に表示パネルを形成する（Ｓ１０）。
　次に、表示パネルの周辺部に、ゲートドライバ回路及びソースドライバ回路などの回路基板を実装する（Ｓ１５）。
　次に、表示パネルをエージングし、その後、表示画像にて線欠陥が発生しているか否かを観察する（Ｓ１６）。
　ステップＳ１６で線欠陥が確認された場合（Ｓ１６のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２６のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２６のＮ）には、当該表示パネルをＮＧ品として処理する。
　次に、ステップＳ１６で線欠陥が確認されない場合（Ｓ１６のＮ）、表示パネルの点灯確認を行い、点灯画像にて線欠陥が発生しているか否かを観察する（Ｓ１７）。
　ステップＳ１７で線欠陥が確認された場合（Ｓ１７のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２７のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２７のＮ）には、当該表示パネルをＮＧ品として処理する。
　次に、ステップＳ１７で線欠陥が確認されない場合（Ｓ１７のＮ）、表示パネルの常時輝点リペア行い、その後、表示画像にて線欠陥が発生しているか否かを観察する（Ｓ１８）。
　ステップＳ１８で線欠陥が確認された場合（Ｓ１８のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２８のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２８のＮ）には、当該表示パネルをＮＧ品として処理する。
　次に、ステップＳ１８で線欠陥が確認されない場合（Ｓ１８のＮ）、表示パネルの輝度補正を行い、その後、表示画像にて線欠陥が発生しているか否かを観察する（Ｓ１９）。
　ステップＳ１９で線欠陥が確認された場合（Ｓ１９のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２９のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２９のＮ）には、当該表示パネルをＮＧ品として処理する。
　次に、ステップＳ１９で線欠陥が確認されない場合（Ｓ１９のＮ）、表示パネルのセット組み立てを実行する（Ｓ４０）。
　上述した変形例１に係る表示パネルの製造方法により、温度負荷や電気的負荷が加えられた工程の後において、当該工程ごとに本実施の形態に係る欠陥画素の特定工程が実行されるので、欠陥画素の検出精度が向上し、表示パネルの製造歩留まりが向上する。
　［５．表示パネルの製造方法の変形例２］
　本変形例では、上述した欠陥画素を特定する工程であるステップＳ２０において、上記明部範囲または暗部範囲を、より効果的に縮小する方法について説明する。
　図７は、実施の形態の変形例２に係る表示パネルの構成概略図である。図７に示すように、本変形例に係る表示パネル２は、表示部１１と、ゲート信号線１２１～１２４と、ソース信号線１３１と、ゲートドライバ回路１２ａ及び１２ｂと、ソースドライバ回路１３ａ及び１３ｂとを備える。
　ゲート信号線１２１～１２４は、ゲートドライバ回路１２ａ及び１２ｂに接続され、各画素行に属する画素１１０に接続されている。
　ソース信号線１３１は、ソースドライバ回路１３ａ及び１３ｂに接続され、各画素列に属する画素１１０に接続されている。
　ゲートドライバ回路１２ａ及び１２ｂは、表示部１１の周辺回路であり、ゲート信号線１２１～１２４に制御信号を出力する。ゲートドライバ回路１２ａは、表示部１１の左側端部に配置されている。また、ゲートドライバ回路１２ｂは、表示部１１の右側端部に配置され、行列状に配置された複数の画素１１０を挟んで、ゲートドライバ回路１２ａと対向するように配置されている。ここで、ゲートドライバ回路１２ａ及び１２ｂは、ゲート信号線１２１～１２４との導通及び非導通を切り換えるスイッチを有している。
　ソースドライバ回路１３ａ及び１３ｂは、表示部１１の周辺回路であり、ソース信号線１３１にデータ電圧を出力する。ソースドライバ回路１３ａは、表示部１１の上側端部に配置されている。また、ソースドライバ回路１３ｂは、表示部１１の下側端部に配置され、行列状に配置された複数の画素１１０を挟んで、ソースドライバ回路１３ａと対向するように配置されている。ここで、ソースドライバ回路１３ａ及び１３ｂは、ソース信号線１３１との導通及び非導通を切り換えるスイッチを有している。
　上記構成を有する表示パネル２の、本変形例に係る製造方法を説明する。本変形例に係る表示パネル２の製造方法は、実施の形態に係る表示パネル１の製造方法と比較して、欠陥画素を特定する工程（Ｓ２０）のうち、表示階調を変化させる工程（Ｓ２０３及びＳ２１３）のみが異なる。以下、実施の形態に係る表示パネル１の製造方法と同じ点は説明を省略し、異なる点のみ説明する。
　線欠陥パターンＡが現れた画像において、当該欠陥線上に線状の点灯ラインを重ねて表示させた後、ソースドライバ回路１３ａまたはソースドライバ回路１３ｂをソース信号線１３１と非接続状態にする。例えば、線欠陥に重ねられた点灯ラインの暗部範囲が、表示部１１の下方領域に観察される場合には、ソースドライバ回路１３ａを非接続状態とし、線欠陥に重ねられた点灯ラインの暗部範囲が、表示部１１の上方領域に観察される場合には、ソースドライバ回路１３ｂを非接続状態とする。
　上記暗部範囲が表示部１１の下方領域に観察される場合には、欠陥画素は、上記線欠陥である画素列の下方に存在する確率が高い。また、上記暗部範囲が表示部１１の上方領域に観察される場合には、欠陥画素は、上記線欠陥である画素列の上方に存在する確率が高い。ソースドライバ回路１３ａまたは１３ｂを非接続状態とすることにより、ソース信号線１３１のインピーダンスを変更できるので、上記暗部領域の範囲を縮小することが可能となる。
　ソースドライバ回路１３ａまたはソースドライバ回路１３ｂをソース信号線１３１と非接続状態にした後、点灯ラインの表示階調を増加させる（Ｓ２０３）。
　これにより、線欠陥の暗部範囲をより効果的に縮小することが可能となる。
　なお、線欠陥パターンＢが現れた画像においても、上述した、線欠陥パターンＡが現れた画像における製造方法と同様に、ソースドライバ回路１３ａまたはソースドライバ回路１３ｂをソース信号線１３１と非接続状態にすることにより、線欠陥の明部範囲をより効果的に縮小することが可能となる。
　［６．効果など］
　以上のように、本実施の形態に係る表示パネルの製造方法は、入力された表示階調信号を反映しない輝度で発光する所定の画素行及び画素列の少なくともいずれかである線欠陥を有する表示パネルにおいて、一様の表示階調信号が入力された画素行または画素列である点灯ラインを表示部１１に表示させ、当該点灯ラインを表示部１１内で行方向または列方向に走査して当該点灯ラインと線欠陥とを重ねて表示させる工程と、線欠陥と重ねて表示された点灯ラインに属する画素行または画素列に入力される表示階調信号の電圧レベル、または、駆動トランジスタを駆動する駆動電源電圧を、点灯ラインを構成する全画素に対して一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小する工程と、縮小された明部範囲または暗部範囲の表示部１１における位置から、線欠陥の起点となる欠陥画素を特定する工程とを含む。
　これによれば、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に変更することで上記明部範囲または暗部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
　なお、点灯ラインと線欠陥とを重ねて表示させる工程、線欠陥上の明部範囲または暗部範囲を縮小する工程、及び、欠陥画素を特定する工程では、点灯ラインに属さない画素を消灯してもよい。
　これにより、点灯ラインとその他の画素とのコントラストが向上し、当該点灯ラインの視認度を上げることが可能となる。
　また、例えば、点灯ラインと線欠陥とを重ねて表示させる工程において、点灯ラインと線欠陥とを重ねた結果、点灯ラインの表示態様が、点灯ラインの一端から他端にわたり、順に、明、暗、明と変化する場合、線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を高くするよう点灯ラインにおいて一様に表示階調信号の電圧レベルを変更する、または、点灯ラインにおいて一様に駆動電源電圧を大きくすることにより、暗部範囲を縮小する。
　これにより、点灯ラインの表示階調を一様に変更することで暗部範囲を狭めて欠陥画素を特定することが可能となる。
　また、例えば、点灯ラインと線欠陥とを重ねて表示させる工程において、点灯ラインと線欠陥とを重ねた結果、点灯ラインの表示態様が、点灯ラインの一端から他端にわたり、順に、暗、明、暗と変化する場合、線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を低くするよう点灯ラインにおいて一様に表示階調信号の電圧レベルを変更する、または、点灯ラインにおいて一様に駆動電源電圧を小さくすることにより、明部範囲を縮小する。
　これにより、点灯ラインの表示階調を一様に変更することで明部範囲を狭めて欠陥画素を特定することが可能となる。
　また、さらに、特定された欠陥画素をリペアする工程を含んでもよい。
　これにより、欠陥画素が正常画素となるので、表示パネルの製造歩留まりを向上させることが可能となる。
　また、さらに、画素を形成する工程の後、かつ、点灯ラインと線欠陥とを重ねて表示させる工程の前に、表示パネルをエージングし、当該エージングの後に表示部における線欠陥の有無を検査する工程を含んでもよい。
　これにより、温度負荷が加えられた工程の後において、線欠陥の有無を検査し、欠陥画素を特定する工程が実行されるので、欠陥画素の検出精度が向上し、表示パネルの製造歩留まりが向上する。
　また、表示部の一端及び当該一端に対向する他端には、それぞれ、表示階調信号に対応したデータ電圧を画素に供給する第１のソースドライバ回路及び第２のソースドライバ回路が配置され、明部範囲または暗部範囲を縮小する工程では、第１のソースドライバ回路及び第２のソースドライバ回路の一方と画素とを非導通とし、第１のソースドライバ回路及び第２のソースドライバ回路の他方から点灯ラインを構成する全画素に対して一様なデータ電圧を供給しつつ、データ電圧または駆動電源電圧を、点灯ラインを構成する全画素において一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小してもよい。
　これにより、線欠陥の明部範囲または暗部範囲をより効果的に縮小することが可能となる。
　（他の実施の形態）
　以上、実施の形態に係る表示パネルの製造方法について説明したが、本開示の表示パネルの製造方法は、上述した実施の形態に限定されるものではない。上記実施の形態に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、実施の形態に係る表示パネルの製造方法を用いて製造した表示パネルも本発明に含まれる。
　また、上記実施の形態では、本開示の表示パネル１及び２が有する画素回路構成の一例を挙げたが、画素１１０の回路構成は上記回路構成に限定されない。例えば、上記実施の形態では、ＥＬアノード電源電圧ＶｄｄとＥＬカソード電源電圧Ｖｓｓとの間に、スイッチ１０５、駆動トランジスタ１０２及び有機ＥＬ素子１０１が、この順に配置されている構成を例示したが、これらの３素子が異なる順で配置されていてもよい。つまり、本開示の表示パネル１及び２は、駆動トランジスタがｎ型であってもｐ型であっても、駆動トランジスタ１０２のドレイン及びソース、ならびに有機ＥＬ素子１０１のアノード及びカソードが、ＥＬアノード電源電圧ＶｄｄとＥＬカソード電源電圧Ｖｓｓとの間の電流径路上に配置されていればよく、駆動トランジスタ１０２及び有機ＥＬ素子１０１の配置順には限定されない。
　また、上記実施の形態では、スイッチ１０３～１０６は、ゲート、ソース及びドレインを有するＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタ及びエミッタを有するバイポーラトランジスタが適用されてもよい。この場合にも、本開示の目的が達成され同様の効果を奏する。
　また、上記実施の形態に係る表示パネルの製造方法では、有機ＥＬ素子１０１を用いた表示パネルを製造する場合を例に述べたが、有機ＥＬ素子以外の発光素子を用いた表示パネルの製造方法に適用してもよい。
　また、例えば、上記実施の形態に係る表示パネルの製造方法は、図８に示されたような薄型フラットＴＶに適用される。上記実施の形態に係る表示パネルの製造方法を用いることにより、製造工程が簡素化及び短縮化された表示パネルを有する薄型フラットＴＶが実現される。
　本開示に係る表示パネルの製造方法は、例えば、有機ＥＬ表示パネルなどの製造方法に利用することができる。
　１、２　　表示パネル
　１１　　表示部
　１２、１２ａ、１２ｂ　　ゲートドライバ回路
　１３、１３ａ、１３ｂ　　ソースドライバ回路
　１０１　　有機ＥＬ素子
　１０２　　駆動トランジスタ
　１０３、１０４、１０５、１０６　　スイッチ
　１０７　　容量素子　
　１１０　　画素
　１２１、１２２、１２３、１２４　　ゲート信号線
　１３１　　ソース信号線
 

Claims (7)

  1. 　発光素子と当該発光素子を駆動する駆動素子とを有し、入力された表示階調信号を反映した輝度で発光する画素が行列状に複数配置された表示部を有する表示パネルの製造方法であって、
    　前記表示階調信号を反映しない輝度で発光する所定の画素行及び画素列の少なくともいずれかである線欠陥を有する前記表示パネルにおいて、一様の表示階調信号を入力して発光した画素行または画素列である点灯ラインを前記表示部に表示させ、当該点灯ラインを前記表示部内で行方向または列方向に走査して当該点灯ラインと前記線欠陥とを重ねて表示させる工程と、
    　前記線欠陥と重ねて表示された前記点灯ラインに入力される前記一様の表示階調信号、または、前記駆動素子を駆動する駆動電源電圧を、前記点灯ラインを構成する全画素について一様に変更することにより、前記線欠陥上の明部範囲または暗部範囲を縮小する工程と、
    　縮小された前記明部範囲または暗部範囲の前記表示部における位置から、前記線欠陥の起点となる欠陥画素を特定する工程とを含む
    　表示パネルの製造方法。
  2. 　前記点灯ラインと前記線欠陥とを重ねて表示させる工程、前記線欠陥上の明部範囲または暗部範囲を縮小する工程、及び、前記欠陥画素を特定する工程では、前記点灯ラインに属さない画素を消灯する
    　請求項１に記載の表示パネルの製造方法。
  3. 　前記点灯ラインと前記線欠陥とを重ねて表示させる工程において、前記点灯ラインと前記線欠陥とを重ねた結果、前記点灯ラインの表示態様が、前記点灯ラインの一端から他端にわたり、順に、明、暗、明と変化する場合、
    　前記線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を高くするよう前記点灯ラインにおいて一様に前記一様の表示階調信号を変更する、または、前記点灯ラインにおいて一様に前記駆動電源電圧を大きくすることにより、前記暗部範囲を縮小する
    　請求項１または２に記載の表示パネルの製造方法。
  4. 　前記点灯ラインと前記線欠陥とを重ねて表示させる工程において、前記点灯ラインと前記線欠陥とを重ねた結果、前記点灯ラインの表示態様が、前記点灯ラインの一端から他端にわたり、順に、暗、明、暗と変化する場合、
    　前記線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を低くするよう前記点灯ラインにおいて一様に前記一様の表示階調信号を変更する、または、前記点灯ラインにおいて一様に前記駆動電源電圧を小さくすることにより、前記明部範囲を縮小する
    　請求項１または２に記載の表示パネルの製造方法。
  5. 　さらに、
    　前記点灯ラインと前記線欠陥とを重ねて表示させる工程の前に、基板上に複数の前記画素を形成する工程と、
    　前記欠陥画素を特定する工程の後に、前記欠陥画素をリペアする工程とを含む
    　請求項１～４のいずれか１項に記載の表示パネルの製造方法。
  6. 　さらに、
    　前記画素を形成する工程の後、かつ、前記点灯ラインと前記線欠陥とを重ねて表示させる工程の前に、前記表示パネルをエージングし、当該エージングの後に前記表示部における前記線欠陥の有無を検査する工程を含む
    　請求項５に記載の表示パネルの製造方法。
  7. 　前記表示部の一端及び当該一端に対向する他端には、それぞれ、前記表示階調信号を前記画素に供給する第１のソースドライバ回路及び第２のソースドライバ回路が配置され、
    　前記明部範囲または暗部範囲を縮小する工程では、前記第１のソースドライバ回路及び前記第２のソースドライバ回路の一方と前記点灯ラインに属する画素とを非導通とし、前記第１のソースドライバ回路及び前記第２のソースドライバ回路の他方から前記点灯ラインを構成する全画素に対して前記一様の表示階調信号を供給しつつ、前記一様の表示階調信号または前記駆動電源電圧を、前記点灯ラインを構成する全画素において一様に変更することにより、前記線欠陥上の明部範囲または暗部範囲を縮小する
    　請求項１～６のいずれか１項に記載の表示パネルの製造方法。
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