WO2015128974A1 - 超音波プローブおよびそれを用いた超音波撮像装置 - Google Patents

超音波プローブおよびそれを用いた超音波撮像装置 Download PDF

Info

Publication number
WO2015128974A1
WO2015128974A1 PCT/JP2014/054756 JP2014054756W WO2015128974A1 WO 2015128974 A1 WO2015128974 A1 WO 2015128974A1 JP 2014054756 W JP2014054756 W JP 2014054756W WO 2015128974 A1 WO2015128974 A1 WO 2015128974A1
Authority
WO
WIPO (PCT)
Prior art keywords
control signal
delay time
input
output
ultrasonic probe
Prior art date
Application number
PCT/JP2014/054756
Other languages
English (en)
French (fr)
Inventor
樹生 中川
鱒沢　裕
梶山　新也
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to CN201480076530.2A priority Critical patent/CN106061395B/zh
Priority to US15/121,418 priority patent/US10613206B2/en
Priority to PCT/JP2014/054756 priority patent/WO2015128974A1/ja
Priority to JP2016504919A priority patent/JP6205481B2/ja
Priority to EP14883577.0A priority patent/EP3111849B1/en
Publication of WO2015128974A1 publication Critical patent/WO2015128974A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
    • G01S7/52017—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00 particularly adapted to short-range imaging
    • G01S7/52046—Techniques for image enhancement involving transmitter or receiver
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
    • A61B8/13—Tomography
    • A61B8/14—Echo-tomography
    • A61B8/145—Echo-tomography characterised by scanning multiple planes
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
    • A61B8/44—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device
    • A61B8/4444—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device related to the probe
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
    • A61B8/44—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device
    • A61B8/4483—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device characterised by features of the ultrasound transducer
    • A61B8/4494—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device characterised by features of the ultrasound transducer characterised by the arrangement of the transducer elements
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
    • A61B8/52—Devices using data or image processing specially adapted for diagnosis using ultrasonic, sonic or infrasonic waves
    • A61B8/5207—Devices using data or image processing specially adapted for diagnosis using ultrasonic, sonic or infrasonic waves involving processing of raw data to produce diagnostic data, e.g. for generating an image
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S15/00—Systems using the reflection or reradiation of acoustic waves, e.g. sonar systems
    • G01S15/88—Sonar systems specially adapted for specific applications
    • G01S15/89—Sonar systems specially adapted for specific applications for mapping or imaging
    • G01S15/8906—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques
    • G01S15/8909—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques using a static transducer configuration
    • G01S15/8915—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques using a static transducer configuration using a transducer array
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
    • G01S7/52017—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00 particularly adapted to short-range imaging
    • G01S7/52023—Details of receivers
    • G01S7/52025—Details of receivers for pulse systems
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
    • G01S7/52017—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00 particularly adapted to short-range imaging
    • G01S7/52079—Constructional features
    • G01S7/5208—Constructional features with integration of processing functions inside probe or scanhead
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
    • G10K11/00—Methods or devices for transmitting, conducting or directing sound in general; Methods or devices for protecting against, or for damping, noise or other acoustic waves in general
    • G10K11/18—Methods or devices for transmitting, conducting or directing sound
    • G10K11/26—Sound-focusing or directing, e.g. scanning
    • G10K11/34—Sound-focusing or directing, e.g. scanning using electrical steering of transducer arrays, e.g. beam steering
    • G10K11/341—Circuits therefor
    • G10K11/346—Circuits therefor using phase variation

Definitions

  • the present invention relates to an ultrasonic probe and an ultrasonic imaging apparatus using the same, and more particularly to a technique effective for dynamic delay of an ultrasonic signal input to the ultrasonic probe.
  • the ultrasonic imaging device is smaller than other medical image diagnostic devices such as an X-ray diagnostic device or MRI (Magnetic Resonance Imaging) device, and it is easy to operate by simply touching the ultrasonic probe from the body surface.
  • the apparatus is capable of displaying in real time the state of movement of the test object such as the pulsation of the heart and the movement of the fetus.
  • the ultrasonic imaging apparatus transmits an ultrasonic wave into the subject by supplying a drive signal to each of a plurality of vibration elements built in the ultrasonic probe. Then, the ultrasonic imaging apparatus receives reflected ultrasonic waves generated by the difference in acoustic impedance of the living tissue at each of the plurality of vibration elements, and generates an ultrasonic image based on the reflected waves received by the ultrasonic probe. To do.
  • the delay time is controlled with respect to the drive signals supplied to the plurality of vibration elements and the reflected wave signals obtained from the plurality of vibration elements. Has been done.
  • the ultrasonic imaging apparatus controls the timing of the drive signal supplied to each vibration element by a delay time corresponding to the distance between a predetermined focal point in the subject and each vibration element.
  • a beam-formed ultrasonic wave is transmitted to a predetermined focal point.
  • the ultrasonic imaging apparatus generates one focused reception signal.
  • an analog or digital delay circuit is required to match each signal from a predetermined focal point.
  • Patent Document 1 discloses a configuration in which an echo signal current is accumulated in a capacitor bank at a predetermined timing to give a delay time.
  • Patent Document 2 describes a technique for generating a current signal with a preferable delay time from a sample of an echo signal using a write pointer or a read pointer.
  • a two-dimensional probe in which transducers (transducers) are arranged in a two-dimensional array uses thousands to 10,000 channels of transducers.
  • the number of cables and the number of analog / digital converters can be reduced by delaying and adding the analog signals, and the cost and size can be reduced. For this reason, an electronic circuit for delaying and adding analog signals is required.
  • a configuration for changing the delay time for example, a configuration in which a plurality of delay circuits are provided and operated with different delay times, and a delay circuit used at a certain timing is switched is conceivable.
  • another delay time can be set for another circuit.
  • the circuit connected to the output is switched. By using it, the delay time can be changed.
  • An object of the present invention is to provide a technique that can dynamically change a delay time and can constitute a small delay circuit.
  • a typical ultrasonic probe has a delay unit.
  • the delay unit accumulates charges corresponding to the reflected waves of the ultrasonic waves generated by the difference in acoustic impedance in the plurality of memory elements, and sequentially outputs the charges accumulated in the memory elements.
  • the delay unit accumulates the same charge in two or more memory elements for a preset period when the first control signal for increasing the delay time of the reflected wave is input during charge accumulation.
  • the first control signal when the first control signal is input, the charge accumulated in one memory element is output for a preset period.
  • the delay unit in a typical ultrasonic probe has a predetermined period of time in one memory element when a second control signal for shortening the delay time of the reflected wave is input during charge accumulation. Accumulate the same charge.
  • the charge is output, when the second control signal is input, the charge from the memory element is not output for a preset period.
  • the present invention is also applicable to an ultrasonic imaging apparatus using the ultrasonic probe.
  • the delay circuit that dynamically changes the delay time of the ultrasonic signal in the ultrasonic probe can be reduced in size.
  • the ultrasonic probe can be miniaturized.
  • FIG. 1 is a configuration diagram illustrating an example of an ultrasonic imaging apparatus according to a first embodiment.
  • FIG. 2 is a block diagram illustrating an example of a configuration of a one-element circuit included in the probe of FIG. 1.
  • FIG. 3 is a block diagram illustrating an example of an analog memory unit and a digital circuit included in the one-element circuit of FIG. 2.
  • 4 is a timing chart showing an example of the operation of the analog memory unit in FIG. 3.
  • 4 is a timing chart showing an example when the delay time is dynamically varied in the analog memory unit of FIG. 3.
  • FIG. 4 is a timing chart showing an example when the delay time is changed to be shorter by using a write-side control signal in the analog memory unit of FIG. 3.
  • FIG. 4 is a timing chart showing an example when the delay time is changed to be longer by using a read-side control signal in the analog memory unit of FIG. 3.
  • FIG. 4 is a timing chart showing an example when the delay time is changed to be shorter by using a read-side control signal in the analog memory unit of FIG. 3.
  • FIG. 4 is a block diagram illustrating an example of a write control signal generation circuit in FIG. 3.
  • FIG. 10 is an explanatory diagram illustrating an example of a circuit configuration of the logic circuit of FIG. 9.
  • FIG. 4 is a block diagram illustrating an example of a read control signal generation circuit in FIG. 3.
  • FIG. 12 is an explanatory diagram illustrating an example of a circuit configuration of the logic circuit of FIG. 11.
  • FIG. 17 is an explanatory diagram illustrating an example of a reset control signal generation circuit that generates a reset control signal for operating a reset switch included in the switch / capacitor unit of FIG. 16.
  • FIG. 18 is a timing chart illustrating an example of signal timing of each unit in the reset control signal generation circuit of FIG. 17.
  • FIG. FIG. 18 is an explanatory diagram showing another example of the reset control signal generation circuit of FIG. 17.
  • FIG. 20 is a timing chart illustrating an example of signal timing of each unit in the reset control signal generation circuit of FIG. 19.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • FIG. 1 is a configuration diagram illustrating an example of the ultrasonic imaging apparatus according to the first embodiment.
  • the ultrasonic imaging apparatus includes a probe 100 and a main body device 106 as shown in FIG.
  • the probe 100 includes a plurality of subarrays 101a, 101b,... And a digital circuit 105 serving as a control signal generation unit.
  • the sub-array 101 has a plurality of one-element circuits 102a, 102b,..., An adder circuit 103, and a buffer 104.
  • the main unit 106 includes a plurality of analog front end circuits (shown as AFE in FIG. 1) 107a, 107b,.
  • AFE analog front end circuit
  • One analog front end circuit 107 is provided for each subarray 101.
  • the subscripts a, b, c,... Indicate the same components, and are omitted unless particularly necessary.
  • FIG. 2 is a block diagram showing an example of the configuration of the one-element circuit 102 included in the probe 100 of FIG.
  • a one-element circuit 102 that is a transmission / reception unit includes a transducer 201, a transmission unit 203, a transmission / reception separation unit 202, a reception analog front end unit (indicated as reception AFE in FIG. 2) 204, and a voltage storage output unit.
  • An analog memory unit 205 is included.
  • the digital circuit 105 and the analog memory unit 205 constitute a delay unit.
  • the signal output from the transmission unit 203 is separated by the transmission / reception separation unit 202 and given to the transducer 201.
  • An ultrasonic signal is output from the transducer 201.
  • the ultrasonic signal output from the transducer 201 and reflected is received by the transducer 201.
  • the ultrasonic signal received by the transducer 201 is separated by the transmission / reception separation unit 202 and input to the reception analog front end unit 204.
  • the reception analog front end unit 204 performs processing such as amplification and filtering on the received signal.
  • the signal output from the reception analog front end unit 204 is input to the analog memory unit 205.
  • the analog memory unit 205 samples the analog input signal based on the control signal output from the digital circuit 105, stores it in the memory, and outputs it after a certain delay time.
  • the control signal for setting the delay time is set by a digital circuit based on the reference clock and control data from the main unit 106.
  • the signal output from the analog memory unit 205 is output from the one-element circuit 102 to the adder circuit 103 and added by the adder circuit 103.
  • the signal added by the adding circuit 103 is sent to the analog front end circuit of the main unit 106 through the buffer 104 in FIG.
  • FIG. 3 is a block diagram illustrating an example of the analog memory unit 205 and the digital circuit 105 included in the one-element circuit 102 of FIG.
  • the analog memory unit 205 includes capacitors 303a, 303b, 303c,... Serving as memory elements, switches 302a, 302b, 302c,... Serving as first switches, and switches serving as second switches. 304a, 304b, 304c,... And a buffer 301.
  • the digital circuit 105 includes a write control signal generation circuit 305, a read control signal generation circuit 306, and a decode circuit 307.
  • One end of the switch 302 is commonly connected to the output section of the buffer 301.
  • One end of the switch 304 and one connection portion of the capacitor 303 are connected to the other end of the switch 302.
  • the reference potential VSS is connected to the other connection portion of the capacitor 303.
  • the other ends of the switches 304 are commonly connected, and this common connection portion serves as an output portion of the analog memory portion 205.
  • the control terminal of the switch 302 is connected so that the write control signals Ctls1 to Ctlsn output from the write control signal generation circuit 305 are input thereto.
  • the write control signal generation circuit 305 generates the write control signals Ctls 1 to Ctlsn based on the reference clock output from the main body device 106.
  • the control terminal of the switch 304 is connected so that the read control signals Ctlo1 to Ctlon output from the read control signal generation circuit 306 are input thereto.
  • the read control signal generation circuit 306 generates the read control signals Ctlo 1 to Ctlon based on the reference clock output from the main body device 106.
  • the analog input signal Vin output from the reception analog front end unit 204 is amplified or impedance-converted by the buffer 301, and then input to the capacitor 303 via the switch 302, and charges corresponding to the analog input signal Vin are accumulated. Is done.
  • the electric charge accumulated in the capacitor 303 is output from the output unit of the analog memory unit 205 as an output signal Vout through the switch 304.
  • the analog memory unit 205 is a delay generation circuit.
  • a plurality of capacitors 303 are connected in parallel, the analog input signal Vin is sampled and stored in the capacitors in order, and the stored signals are sequentially output after a predetermined time.
  • the buffer 301 may also be used as a circuit of the reception analog front end unit 204 at the preceding stage.
  • the timing for charging the signal to the capacitor 303 is controlled by the switch 302, and the timing for outputting the signal from the capacitor 303 is controlled by the switch 304.
  • Write control signals Ctls 1 to Ctlsn for controlling the operation of the switch 302 are generated by the write control signal generation circuit 305 of the digital circuit 105.
  • Read control signals Ctlo 1 to Ctlon for controlling the operation of the switch 304 are generated by the read control signal generation circuit 306 of the digital circuit 105.
  • the decode circuit 307 decodes the control data output from the main unit 106 and outputs the decoded result to the write control signal generation circuit 305 and the read control signal generation circuit 306 as a control signal.
  • the control signal output from the decoding circuit 307 includes a control signal Ctls_l, a control signal Ctls_s, a control signal Ctlo_l, and a control signal Ctlo_s. These control signal Ctls_l, control signal Ctls_s, control signal Ctlo_l, and control signal Ctlo_s are delay time control signals.
  • the control signals Ctls_l and Ctlo_l are first control signals, and the control signals Ctls_s and Ctlo_s are second control signals.
  • control signals Ctls_l and Ctls_s are output to the write control signal generation circuit 305, and the control signals Ctlo_l and Ctlo_s are output to the read control signal generation circuit 306.
  • the control signal Ctls_l is a signal that is set so that the delay time on the writing side by the analog memory unit 205 becomes longer.
  • the control signal Ctls_s is a signal that is set so that the delay time on the writing side by the analog memory unit 205 is shortened.
  • the control signal Ctlo_l is a signal that is set so that the delay time on the reading side by the analog memory unit 205 becomes longer.
  • the control signal Ctlo_s is a signal that is set so that the delay time on the reading side by the analog memory unit 205 is shortened.
  • the write control signal generation circuit 305 and the read control signal generation circuit 306 generate the write control signals Ctls1 to Ctlsn and the read control signals Cttl1 to Ctlon based on the control signal output from the decoding circuit 307.
  • FIG. 4 is a timing chart showing an example of the operation of the analog memory unit 205 of FIG.
  • an analog input signal Vin input to the analog memory unit 205 an output signal Vout output from the analog memory unit 205, a write control signal generation circuit 305, and a read control signal generation circuit 306.
  • Each signal timing in the input reference clock, write control signals Ctls1 to Ctlsn, and read control signals Ctlo1 to Ctlon is shown.
  • the switch 302a is controlled by a write control signal Ctls1 as shown in FIG.
  • the switch 302a is turned on when the write control signal Ctls1 is at a high level, but the polarity is not limited thereto.
  • the charge accumulated in the capacitor 303a is output to the output signal Vout with the switch 304a being on (402a in FIG. 4).
  • the on / off timing of the switch 304a is controlled by the control signal Ctlo1. That is, a signal sampled by the capacitor 303a at the timing of the write control signal Ctls1 is output as the output signal Vout at the timing when the control signal Ctlo1 is on.
  • the output signal Vout is a delay between the write control signal Ctls and the read control signal Ctlo compared to the analog input signal Vin. A signal delayed by time is output.
  • the write control signal Ctls and the read control signal Ctlo are generated by the write control signal generation circuit 305 and the read control signal generation circuit 306, respectively.
  • M is an integer.
  • FIG. 5 is a timing chart showing an example when the delay time is dynamically varied in the analog memory unit 205 of FIG.
  • the signal 501a in FIG. 5 sampled by the write control signal Ctls2 is output by the control signal Ctlo2 after a predetermined delay time (502a in FIG. 5).
  • the control signal Ctls on the writing side is controlled to increase the delay time
  • the same input signal Vin is written in the plurality of capacitors 303.
  • the control signal Ctls_l for increasing the delay time is output from the decode circuit 307, the plurality of write control signals Ctls simultaneously become high level, and the plurality of switches 302 are simultaneously turned on.
  • control signal Ctls_l is output so that the control signals Ctls3 and Ctls4 are simultaneously at a high level is shown.
  • the signal of the input signal Vin (501b in FIG. 5) is sampled in the two capacitors 303c and 303d.
  • the data stored in the capacitor 303c is output at the timing when the read control signal Ctlo3 is on (502b in FIG. 5).
  • the data stored in the capacitor 303d is output at the timing when the read control signal Ctlo4 is turned on (502c in FIG. 5). Since the signals stored in the capacitors 303c and 303d are signals having the same timing (501b in FIG. 5), the same signals are output at different times.
  • the signal 501c of FIG. 5 sampled by the write control signal Ctls5 is output by the read control signal Ctlo5 (502d of FIG. 5). Compared with the time before the control signal Ctls_l for increasing the delay time is output, two samples of signals having the same timing are output, so that the delay time can be increased.
  • control is performed so that the signal is written to the capacity even when the delay time is changed so that the capacity of data that has not been written is not read out. Also, when the delay time is changed, a signal is output and the influence of noise at the time of switching is small.
  • the signal is sampled into two capacitors at the same time.
  • the number of capacitors to be sampled is not limited to this.
  • the signal may be sampled into three or more capacitors at the same time.
  • FIG. 6 is a timing chart showing an example of changing the delay time short by using the write-side control signal Ctls in the analog memory unit 205 of FIG.
  • the control is performed by the control signal Ctls_s.
  • the input signal Vin is sampled in the capacitor 303a by the write control signal Ctls1 (601a in FIG. 6).
  • the sampled signal is output at the timing of the read control signal Ctlo1 after a predetermined delay time (602a in FIG. 6).
  • control signal Ctls_s When the control signal Ctls_s is input, the control signal Ctls is controlled so as to shorten the delay time. That is, when the control signal Ctls_s is input, control is performed to increase the pulse width of the write control signal Ctls.
  • the pulse width of the write control signal Ctls2 is set to be twice the width of the reference clock.
  • the signal is controlled by the write control signal Ctls2, and a signal (601c in FIG. 6) immediately before the fall of the write control signal Ctls2 is accumulated in the capacitor 303b.
  • the signal accumulated in the capacitor 303b is output at the timing of the read control signal Ctlo2 (602b in FIG. 6).
  • the signal sampled in the capacitor 303c by the read control signal Ctls3 is output at the timing of the read control signal Ctlo3.
  • the pulse width of the write control signal Ctls2 longer by the control signal Ctls_s, the subsequent delay time can be shortened as compared to the previous time. Further, by making the output of the buffer 301 that charges the capacitor 303 a voltage output, it is possible to prevent the characteristics from being affected even if the pulse width is increased.
  • FIG. 7 is a timing chart showing an example when the delay time is changed to be longer by using the read-side control signal Ctlo in the analog memory unit 205 of FIG.
  • control is performed with the control signal Ctlo_l.
  • the input signal Vin is sampled in the capacitor 303b by the write control signal Ctls2 (701a in FIG. 7).
  • the sampled signal is output at the timing of the control signal Ctlo2 after a predetermined delay time (702a in FIG. 7). Further, the input signal Vin is sampled in the capacitor 303c by the write control signal Ctls3 (701b in FIG. 7).
  • control signal Ctlo_l When the control signal Ctlo_l is input, the control signal Ctlo is controlled so as to increase the delay time. That is, when the control signal Ctlo_l is input to the read control signal generation circuit 306, control is performed so as to increase the pulse width of the control signal Ctlo.
  • the pulse width of the read control signal Ctlo3 is set to about twice the width of the reference clock.
  • the signal accumulated in the capacitor 303c is output at the timing of the read control signal Ctlo3, but the output time is a time corresponding to two clocks of the reference clock (702b and 702c in FIG. 7).
  • a signal of a plurality of samples can be output by making the circuit in the subsequent stage receive a high impedance and sampling a plurality of times in synchronization with the reference clock.
  • the subsequent delay time can be made longer than before.
  • FIG. 8 is a timing chart showing an example of changing the delay time short by using the read-side control signal Ctlo in the analog memory unit 205 of FIG. Each signal in FIG. 8 is the same as that in FIG.
  • control is performed using the control signal Ctlo_s.
  • the input signal Vin is sampled in the capacitor 303a by the write control signal Ctls1 (801a in FIG. 8).
  • the sampled signal is output at the timing of the read control signal Cttl after a predetermined delay time (802a in FIG. 8). Further, the input signal Vin is sampled in the capacitors 303b and 303c by the write control signals Ctls2 and Ctls3 (701b and 701c in FIG. 8), respectively.
  • the delay time is controlled to be shortened. That is, when the control signal Ctlo_l is input to the read control signal Ctlo, one output of the read control signal Ctlo is skipped and the next read control signal is turned on.
  • the read control signal generation circuit 306 outputs the read control signal Ctlo3 without outputting the read control signal Ctlo2.
  • the signal accumulated in the capacitor 303b is not output as an output signal.
  • the signal accumulated in the capacitor 303c is output.
  • FIG. 9 is a block diagram illustrating an example of the write control signal generation circuit 305 in FIG.
  • the write control signal generation circuit 305 includes logic circuits 901 a, 901 b, 901 c,...
  • the logic circuit 901 receives a reference clock and control signals Ctls_s and Ctls_l, and outputs read control signals Ctls1, Ctls2, Ctls3,.
  • FIG. 10 is an explanatory diagram showing an example of the circuit configuration of the logic circuit 901c of FIG.
  • FIG. 10 shows the circuit configuration of the logic circuit 901c as a representative, but the other logic circuits 901 have the same configuration.
  • the logic circuit 901c includes an AND circuit 903 that is a logical product circuit, NOR circuits 904 and 905 that are negative logical sum circuits, and a flip-flop 906.
  • the basic operation of the logic circuit 901 is to output an input signal delayed by one clock by the flip-flop 906.
  • the control signals for outputting the high level move in the order of the write control signals Ctls1, Ctls2, Ctls3,.
  • NOR negative OR
  • the output from the logic circuit 901 is output as a write control signal Ctls through the NOBUF 902.
  • the NOBUF 902 is a circuit that provides a non-overlap period so that the switch 302 is not turned on at the same time when the write control signal Ctls is switched when the capacitor 303 is charged.
  • the switch 302 is controlled by a signal non-overlapped by the NOBUF 902.
  • FIG. 11 is a block diagram illustrating an example of the read control signal generation circuit 306 in FIG.
  • the read control signal generation circuit 306 includes logic circuits 1001a, 1001b, 1001c,..., And non-overlapping buffers (shown as NOBUF in FIG. 11) 1002a, 1002b, 1002c,.
  • a reference clock and control signals Ctlo_s and Ctlo_l are input to the logic circuit 1001, and read control signals Ctlo1, Ctlo2, Ctlo3,.
  • FIG. 12 is an explanatory diagram showing an example of the circuit configuration of the logic circuit 1001c of FIG.
  • FIG. 12 also shows the circuit configuration of the logic circuit 1001c as a representative, but the other logic circuits 1001 have the same configuration.
  • the logic circuit 1001c includes a selector 1003, an inverter 1004, a NOR circuit 1005 that is a NOR circuit, and a flip-flop 1006, as illustrated.
  • the basic operation of the logic circuit 1001 is to output the input signal delayed by one clock by the flip-flop 1006.
  • the control signals for outputting the high level move in the order of the read control signals Ctlo1, Ctlo2, Ctlo3,.
  • the control signal Ctlo_s either the previous stage logic circuit 1001 input to the selector 1003 or the output of the second stage previous logic circuit 1001 is selected.
  • the high-level control signal Ctlo_s is input, and the output of the logic circuit 1001 two stages before is selected.
  • the output of the read control signal Ctlo is an output in which one read control signal is skipped.
  • the output from the logic circuit 1001 is outputted as a read control signal Ctlo through the NOBUF 1002.
  • the read control signal generation circuit 306 having such a configuration, the read control signal Ctlo that dynamically changes the delay time can be generated.
  • control data for changing the delay time is transmitted from the main unit 106 of FIG. 1 to the digital circuit 105 included in the probe 100, and the decoding circuit of the digital circuit 105 shown in FIG. After processing such as decoding by 307, it is supplied to the write control signal generation circuit 305 and the read control signal generation circuit 306 shown in FIG.
  • the delay time can be increased by writing the same data to a plurality of capacitors 303 or by increasing the read time of one capacitor 303. Further, the delay time can be shortened by increasing the writing time to one part of the capacitor 303 or by not performing the data reading from the one part of the capacitor 303 at the time of data reading.
  • the switching of the delay time is performed using the data writing / reading control to the same capacity column, the switching of the delay time can be performed only by the analog memory unit 205. Therefore, it is possible to realize dynamic change of the delay time with a small area circuit.
  • the output of the delay circuit by the analog memory unit 205 is added by the adder circuit 103 in FIG.
  • the signal from the probe 100 is received by the analog front end circuit 107 shown in FIG.
  • the analog front-end circuit 107 includes a low-noise amplifier, a programmable gain amplifier, an anti-aliasing filter, an analog / digital converter (ADC), and the like that are not shown.
  • the signal from the probe 100 is amplified and filtered, and converted into a digital signal.
  • the clock used for sampling of the analog / digital converter for example, a clock generated from the same oscillation source as the reference clock transmitted from the main unit 106 to the probe 100 is used.
  • the analog / digital converter Since the output of the delay circuit of each one-element circuit 102 of the subarray 101 is output in synchronization with the reference clock, the analog / digital converter also performs digital conversion in synchronization with this reference clock.
  • a clock obtained by multiplying or dividing the reference clock may be used as necessary. Further, the phase for analog / digital conversion may be shifted in consideration of the delay time in the cable.
  • the analog memory unit 205 in the probe 100 outputs a signal in synchronization with the reference clock. Therefore, spike-like noise is generated at the rising / falling timing of the reference clock.
  • the capacitor is used as the element for storing the analog signal, and the analog signal is stored using the charge accumulated in the capacitor.
  • the present invention is not limited to this.
  • an analog signal may be stored as a current using a transistor such as a MOS (Metal Oxide Semiconductor).
  • MOS Metal Oxide Semiconductor
  • the adder circuit 103 in FIG. 2 does not have to add all the outputs of the one-element circuit 102, and may be configured to add each divided into a plurality of blocks. For example, when there are 192 channels, that is, when there are 192 1-element circuits 102, 4 channels may be added and 48 outputs may be obtained after the addition. Alternatively, the signals of the 8192-channel 1-element circuit 102 may be added for each 64 channels of the 8 ⁇ 8 array to obtain 128 outputs. This signal is transmitted from the probe 100 to the main unit 106 via a cable.
  • a low pass filter may be provided for each output signal of each analog memory unit 205.
  • a filter capable of removing clock period noise can reduce clock period noise.
  • a similar low-pass filter may be provided for the output of the adder circuit 103.
  • a capacity for band limitation may be connected to the output of the reception analog front end unit 204.
  • the number of signals to be output can be reduced with respect to the number of transducer elements.
  • the number of cables can be reduced and the number of A / D converters for converting analog signals into digital signals can be reduced, thereby reducing costs.
  • the write control signal Ctls and the read control signal Ctlo are generated by the digital circuit 105 and connected to each one-element circuit 102a, 102b,.
  • the control signal connected to each one-element circuit 102 may be another wiring, but may be shared.
  • the control signal on one side may be shared by all the one-element circuits.
  • the read control signal Ctlo is shared by each one-element circuit
  • the write control signal Ctls is changed by each one-element circuit, and a different delay time is generated by each one-element circuit.
  • the write control signal Ctls may be shared in the long axis direction, and the read control signal may be shared in the short axis direction.
  • the number of wirings connected to each one-element circuit can be reduced, and the area can be reduced.
  • the delay time can be increased or decreased by using any of the write control signal and the read control signal. Therefore, even when the wiring is shared in this way, By selecting this, the delay time can be changed dynamically.
  • the configuration in which the analog memory unit 205 serving as a delay circuit is provided on the reception circuit side has been described.
  • a delay circuit may be used on the transmission side.
  • the delay circuit may be shared between the transmission side and the reception side and switched between transmission and reception.
  • analog memory unit 205 for example, a circuit configuration in which a capacitor is charged with respect to a virtual ground of an operational amplifier instead of a ground, a differential instead of a single end, or a reset period is provided.
  • FIG. 13 is an explanatory diagram showing an example of a circuit configuration in the analog memory unit 205 and the adder circuit 103 according to the second embodiment.
  • the analog memory unit 205 includes an operational amplifier 1101, switch / capacitor units 1102 a, 1102 b,.
  • the adder circuit 103 includes a plurality of charge adders SS.
  • the switch / capacitor unit 1102 includes a capacitor 1103 and switches 1104p, 1104n, 1105p, and 1105n.
  • the charge adding unit 1109 includes capacitors 1106a and 1106b and switches 1107a, 1107b, 1108a and 1108b.
  • the analog memory unit 205 is a circuit in which a plurality of switches and capacitors are connected in parallel, sampled and accumulated, and output after a predetermined delay time.
  • the differential signals Vinp and Vinn are signals output from the reception analog front end unit 204.
  • the voltage Vcm input to the positive (+) side input unit of the operational amplifier 1101 is a reference voltage.
  • FIG. 14 is an explanatory diagram showing an example of an equivalent circuit when the analog memory is sampled in the switch / capacitor unit 1102 of FIG.
  • FIG. 15 is an explanatory diagram showing an example of an equivalent circuit when the analog memory is held in the switch / capacitance unit 1102 of FIG.
  • the switch 1104 is turned on and the switch 1105 is turned off. Accordingly, the capacitor 1103 is connected between the input differential signals, and charges corresponding to the input differential signals are accumulated in the capacitor 1103.
  • the switch 1105 is turned on when outputting the accumulated data after a predetermined delay time has elapsed.
  • a feedback circuit is configured by the capacitor 1103 and the operational amplifier 1101. At the time of sampling, a signal corresponding to the charge accumulated in the capacitor 1103 is output as the output signal Vout.
  • the output signal Vout output after being delayed is accumulated as a charge in the charge adder 1109 included in the adder circuit 103.
  • the charge adder 1109 operates with a clock having a cycle twice that of the reference clock, for example.
  • the switch 1107a is turned on, the switch 1108a is turned off, and a signal corresponding to the output voltage Vout is accumulated in the capacitor 1106a as an electric charge.
  • the switch 1107b is turned off, the switch 1108b is turned on, and the charge accumulated in the capacitor 1106b is output to Vadd connected to the input portion of the buffer 104 in FIG.
  • the switch 1107a is turned off, the switch 1108a is turned on, and the charge accumulated in the capacitor 1106a is output to the terminal Vadd connected to the input portion of the buffer 104 in FIG.
  • the switch 1107b is turned on, the switch 1108b is turned off, and a signal corresponding to the output signal Vout is accumulated in the capacitor 1106b as electric charge.
  • the signal Vout delayed in two phases is accumulated as electric charge, and an operation of repeating output is performed.
  • the adder circuit 103 By outputting a signal as a charge in this way, in the adder circuit 103, if the wiring is directly connected when adding the output signal of each one-element circuit 102, the charge is averaged and the signal is added. Since the addition can be performed only by connecting the wirings without using a special addition circuit, the area can be reduced.
  • the control signal for operating the switch of the charge adding unit 1109 is sampled immediately before the switch 1105 for outputting the delayed signal changes from on to off. By setting the timing as described above, noise generated during switching can be excluded, and the signal can be accurately sampled.
  • the delay time is determined by the time difference between the control signal of the switch 1104 that determines the timing for sampling to the capacitor and the control signal of the switch 1105 that determines the timing to output from the capacitor.
  • the write control signals Ctls1, Ctls2,... Described in the first embodiment are used.
  • the control signal for the switch 1105 read control signals Ctlo1, Ctlo2,.
  • the delay time is lengthened or shortened by changing the control signals Ctls and Ctlo.
  • the analog signal can be sampled with high accuracy and delayed.
  • distortion can be suppressed by using a differential circuit.
  • a highly accurate signal can be obtained by configuring a closed loop circuit using an operational amplifier and holding a sampled signal.
  • an analog signal can be delayed by providing a delay time for the control signal for controlling the switch.
  • the delay time can be changed dynamically.
  • FIG. 16 is an explanatory diagram showing another configuration example of the switch / capacitance unit 1102 included in the analog memory unit 205 of FIG.
  • the switch / capacitor unit 1102 includes a capacitor 1103 and switches 1104p, 1104n, 1105p, 1105n, 1201 as shown in FIG. Compared to the configuration shown in FIG. 13, a switch 1201 is newly added. This switch 1201 is used as a reset switch.
  • the write control signal Ctls is input to the control terminals of the switches 1104p and 1104n, and the read control signal Ctlo is input to the control terminals of the 1105p and 1105n.
  • a reset control signal Ctlr is input to the control terminal of the switch 1201.
  • the switches 1104p and 1104n are controlled to be turned on / off by the write control signal Ctls.
  • 1105p and 1105n are controlled to be turned on / off by a read control signal Ctlo.
  • the switch 1201 is controlled to be turned on / off by a reset control signal Ctlr.
  • the sampling timing and the output timing are fixed and periodic, so periodic resetting may be performed.
  • the write control signal and the read control signal for the nth capacitor are the write control signal Ctls ⁇ n> and the read control signal Ctlo ⁇ n>, respectively, and the signal for operating the switch 1201 is the reset control signal Ctlr ⁇ n. >.
  • the write control signal Ctls ⁇ n-1> having the previous capacity may be used as the reset control signal Ctlr ⁇ n>.
  • the read control signal Ctlo ⁇ n + 1> for the next capacitor may be used.
  • the write control signal and the read control signal cannot be used as they are as the reset control signal. Therefore, a technique for generating a reset control signal when the delay time is dynamically changed will be described.
  • FIG. 17 is an explanatory diagram showing an example of a reset control signal generation circuit that generates a reset control signal for operating the reset switch 1201 included in the switch / capacitor unit 1102 of FIG.
  • the reset control signal generation circuit is a circuit that generates a reset control signal using a write control signal, and is provided in the analog memory unit 205, for example. As shown in FIG. 17, the reset control signal generation circuit includes an inverter delay unit 1202, an OR circuit 1203 that is a logical sum circuit, and an AND circuit 1204 that is a logical product circuit.
  • the inverter delay unit 1202 has a configuration in which a plurality of inverters are connected in series.
  • a write control signal Ctls ⁇ n> is input to the input section of the inverter delay section 1202, and one input section of the AND circuit 1204 is connected to the output section.
  • One input portion of the OR circuit 1203 is connected so that the previous write control signal Ctls ⁇ n ⁇ 1> is input, and the other input portion of the OR circuit 1203 is The write control signal Ctls ⁇ n-1> is connected to be input.
  • the other input section of the AND circuit 1204 is connected to the output section of the OR circuit 1203. From the output of the AND circuit 1204, a reset control signal Ctlr ⁇ n> is output.
  • FIG. 18 is a timing chart showing an example of signal timing of each part in the reset control signal generation circuit of FIG.
  • the signal timings of the reference clock, the control signals Ctls_l and Ctls_s, the write control signals Ctls1 to Ctls7, and the read control signals Ctlr1 to Ctlr7 are shown from the top to the bottom.
  • Ctls ⁇ n> and Ctls ⁇ n ⁇ 1> may simultaneously be at a high level. Therefore, Ctls ⁇ n> is inverted by the inverter delay unit 1202, and the OR circuit 1203 is inverted. And the reset control signal Ctlr ⁇ n> is generated. This is because when the control signal Ctls ⁇ n> is at a high level, the input signal Vin needs to be sampled, and the reset switch 1201 must not be turned on.
  • Ctls ⁇ n> is delayed by the inverter delay unit 1202 in order to ensure that the reset switch 1201 is not turned on. By doing so, glitches can be prevented and sampled charges can be maintained.
  • FIG. 19 is an explanatory diagram showing another example of the reset control signal generation circuit of FIG.
  • the reset control signal generation circuit generates a reset control signal using the read control signal.
  • the reset control signal generation circuit is configured by an OR (logical sum) circuit 1205 as shown in FIG.
  • FIG. 20 is a timing chart showing an example of signal timing of each part in the reset control signal generation circuit of FIG.
  • the signal timings of the reference clock, the control signals Ctl_l and Ctlo_s, the write control signals Ctls1 to Ctls7, and the read control signals Ctlr1 to Ctlr7 are shown from the top to the bottom.
  • the reset control signal generation circuit in FIG. 20 resets the data stored in the capacitor after outputting the data sampled in the capacitor. Specifically, the OR (logical sum) of the read control signals Ctlo ⁇ n + 1> and Ctlo ⁇ n + 2> after one stage and two stages is taken to generate the reset control signal Ctlr ⁇ n>.
  • a circuit generated using the read control signal shown in FIG. 19 is simple and has an advantage.
  • FIG. 21 is an explanatory diagram showing another example of the circuit configuration of the analog memory unit 205 of FIG.
  • the analog memory unit 205 includes an operational amplifier 1501 and switch / capacitor units 1510a, 1510b,... As shown in FIG.
  • the switch / capacitor unit 1510 includes capacitors 1502p and 1502n, and switches 1503p, 1503n, 1504p, 1504n, 1505p, 1505n, 1506p, 1506n, 1507p, and 1507n.
  • the subscripts p and n indicate the positive side and the negative side of the differential circuit, and are omitted when not particularly necessary.
  • the circuit configuration is fully differential and has a characteristic of being resistant to common mode noise.
  • the differential signals Vinp and Vinn are input signals for operation signals.
  • the common voltage Vcm is a reference voltage.
  • one end of each of the switches 1504n, 1504p, 1505p, and 1505n is connected to be supplied with a common voltage Vcm.
  • An operation signal Vinp is input to one end of the switch 1503p, and an operation signal Vinn is input to one end of the switch 1503n.
  • the other end of the switch 1503p is connected to one end of the switch 1507p, the other end of the switch 1505p, and one end of the capacitor 1502p.
  • One end of the switch 1506p and the other end of the switch 1504p are connected to the other end of the capacitor 1502p.
  • the other end of the switch 1503n, one end of the switch 1507n, and one end of the capacitor 1502n are connected to the other end of the switch 1505n.
  • the other end of the switch 1504n and one end of the switch 1506n are connected to the other end of the capacitor 1502n.
  • the other end of the switch 1506p is connected to one input portion of the operational amplifier 1501, and the other end of the switch 1506n is connected to the other input portion of the operational amplifier 1501.
  • the other end of the switch 1507p is connected to one output section of the operational amplifier 1501.
  • the other end of the switch 1507n is connected to the other output section of the operational amplifier.
  • One output section of the operational amplifier 1501 is an output terminal that outputs a differential output signal Voutp, and the other output section of the operational amplifier 1501 is an output terminal that outputs a differential output signal Voutn.
  • connection relation of the switch / capacitance unit 1510a has been described here, the other switch / capacitance unit 1510 has the same connection relation.
  • FIG. 22 is an explanatory diagram showing an example of an equivalent circuit when the analog memory is sampled in the switch / capacitor unit 1510 of FIG.
  • FIG. 23 is an explanatory diagram showing an example of an equivalent circuit when the analog memory is held in the switch / capacitor 1510 of FIG.
  • FIG. 24 is an explanatory diagram showing an example of an equivalent circuit at the time of resetting in the switch / capacitance unit 1510 of FIG.
  • the switches 1503 and 1504 are turned on, and the switches 1505, 1506 and 1507 are turned off. Accordingly, the capacitor 1502 is connected between the differential signals Vinp and Vinn and the common voltage Vcm.
  • the capacitor 1502 and the operational amplifier 1501 constitute a feedback circuit, and signals corresponding to the charges accumulated in the capacitor 1502 at the time of sampling are output as differential output signals Voutp and Voutn. Further, when resetting the signal accumulated in the capacitor, the switches 1504 and 1505 are turned on.
  • the delay time is determined by the time difference between the write control signal of the switch 1504 that determines the sampling timing of the capacitor and the read control signal of the switch 1506 and the switch 1507 that determines the timing of output from the capacitor.
  • the write control signals Ctls1, Ctls2,... Shown in the first embodiment are used.
  • the read control signals Ctlo1, Ctlo2,... Shown in the first embodiment are used.
  • write control signals Ctls1, Ctls2,... And read control signals Ctl1, Ctl2,... are generated by the write 8 control signal generation circuit 305 and the read control signal generation circuit 306 shown in FIG.
  • the delay time is changed by changing the control signals Ctls and Ctlo input to the control signal generation circuit 305 and the read control signal generation circuit 306 as in the first embodiment. Make it longer or shorter.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Pathology (AREA)
  • Surgery (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Veterinary Medicine (AREA)
  • Radiology & Medical Imaging (AREA)
  • Biomedical Technology (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Medical Informatics (AREA)
  • Molecular Biology (AREA)
  • Biophysics (AREA)
  • Animal Behavior & Ethology (AREA)
  • General Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Multimedia (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Gynecology & Obstetrics (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)

Abstract

ダイナミックに遅延時間を変更することが可能であり、かつ、小型な遅延回路を構成する。プローブは、音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数の容量３０３に蓄積し、それら容量３０３に蓄積した電荷を順に出力するアナログメモリ部２０５を有する。アナログメモリ部２０５は、電荷の蓄積時において、反射波の遅延時間を長くする制御信号Ｃｔｌｓ＿lが入力された際に、予め設定された期間、２以上の容量３０３に同じ電荷を蓄積する、あるいは電荷の出力時において、制御信号Ｃｔｌｏ＿ｌが入力された際に、予め設定された期間、１つの容量３０３に蓄積された電荷を出力する。

Description

超音波プローブおよびそれを用いた超音波撮像装置
　本発明は、超音波プローブおよびそれを用いた超音波撮像装置に関し、特に、超音波プローブに入力される超音波信号のダイナミックな遅延に有効な技術に関する。
　超音波撮像装置は、Ｘ線診断装置、あるいはＭＲＩ（Ｍａｇｎｅｔｉｃ　Ｒｅｓｏｎａｎｃｅ　Ｉｍａｇｉｎｇ）装置などの他の医用画像診断装置に比べ、装置規模が小さく、また、超音波プローブを体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置である。
　具体的には、超音波撮像装置は、超音波プローブに内蔵されている複数の振動素子それぞれに駆動信号を供給することで超音波を被検体内に送信する。そして、超音波撮像装置は、生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波プローブが受信した反射波に基づいて、超音波画像を生成する。
　ここで、超音波撮像装置においては、超音波画像の画質向上のために、複数の振動素子に供給する駆動信号や複数の振動素子それぞれから得られる反射波信号に対して、遅延時間の制御が行われている。
　具体的には、超音波撮像装置は、被検体内の所定の焦点と各振動素子との距離に応じた遅延時間により、各振動素子に供給する駆動信号のタイミングを制御することで、被検体の所定の焦点にビームフォームした超音波を送信する。
　そして、被検体内の所定の焦点と各振動素子との距離に応じた遅延時間により、各振動素子において時間的に異なって受信された所定の焦点からの信号をそれぞれの時間を合わせて加算、すなわち整相加算する。これにより、超音波撮像装置は、焦点のあった１本の受信信号を生成する。このように、所定の焦点からの信号のそれぞれを合わせるため、アナログ、あるいはデジタルの遅延回路が必要とされている。
　例えば、特許文献１には、キャパシタバンクに所定のタイミングでエコー信号電流を蓄積し、遅延時間を与える構成が開示されている。また、特許文献２には、エコー信号のサンプルからライトポインタやリードポインタにより好ましい遅延時間で電流信号を生成する技術が記載されている。
特開２０１３－１０６９３１号公報 特表２００９－５２８１１５号公報
　二次元の断層画像でなく、三次元の立体画像を得るために、振動子（トランスデューサ）を二次元アレイ状に並べる二次元探触子においては、数千から一万チャンネルの振動子を用いる。
　このような二次元探触子では、全ての振動子を本体装置に接続することは、ケーブルの本数の制約などから現実的ではなく、探触子ヘッド内においてチャンネル数を減らす処理が必要となる。従って、アナログ信号を遅延させて、加算する電子回路が必要となる。
　また、一次元探触子においても、アナログ信号を遅延させて加算することによりケーブル本数や、アナログ／デジタル変換器の数を減らすことができ、低コスト化、小型化が可能となる。このため、アナログ信号を遅延させて加算する電子回路が求められる。
　探触子ヘッド内にアナログ信号を遅延させる回路を搭載する場合、その回路を小型に構成する必要がある。これは数千から一万チャンネルもの振動子に接続される回路を、探触子ヘッドの中に実装する必要があるためである。また、受信ビームの焦点を各振動子で精度よく合わせるためには、各回路により与える遅延時間を、時間的に変えていくことが求められる。
　遅延時間を変える構成としては、例えば、複数の遅延回路を設け、それぞれ別の遅延時間で動作させておき、あるタイミングにおいて使用する遅延回路を切り替える構成が考えられる。
　このような構成の場合、あるひとつの回路が動作している間に、別の回路に別の遅延時間を設定でき、ダイナミックに遅延時間を変更する際に、出力に接続される回路を切り替えて使用することにより、遅延時間を変更することができる。
　しかしながら、このような回路では、同様な遅延回路が複数必要となり、大きな面積を要する回路が必要となる。よって、超音波プローブが大型化してしまい、コストも高くなってしまうという問題がある。
　本発明の目的は、ダイナミックに遅延時間を変更することが可能であり、かつ、小型な遅延回路を構成することのできる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　代表的な超音波プローブは、遅延部を有する。遅延部は、音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数のメモリ素子に蓄積し、メモリ素子に蓄積した電荷を順に出力する。
　そして、遅延部は、電荷の蓄積時において、反射波の遅延時間を長くする第１の制御信号が入力された際に、予め設定された期間、２以上のメモリ素子に同じ電荷を蓄積する。または、電荷の出力時において、第１の制御信号が入力された際に、予め設定された期間、１つのメモリ素子に蓄積された電荷を出力する。
　また、代表的な超音波プローブにおける遅延部は、電荷の蓄積時において、反射波の遅延時間を短くする第２の制御信号が入力された際に、予め設定された期間、１つのメモリ素子に同一の電荷を蓄積する。あるいは電荷の出力時において、第２の制御信号が入力された際に、予め設定された期間、メモリ素子からの電荷を出力しない。
　さらに、前記超音波プローブを用いた超音波撮像装置にも適用するものである。
　（１）超音波プローブにおける超音波信号の遅延時間をダイナミックに変更する遅延回路を小型化することができる。
　（２）上記（１）により、超音波プローブを小型化することができる。
　（３）また、上記（１）により、超音波プローブのコストを低減することができる。
本実施の形態１における超音波撮像装置の一例を示す構成図である。 図１のプローブが有する１素子回路の構成の一例を示すブロック図である。 図２の１素子回路が有するアナログメモリ部およびデジタル回路の一例を示すブロック図である。 図３のアナログメモリ部の動作の一例を示すタイミングチャートである。 図３のアナログメモリ部において遅延時間をダイナミックに可変する際の一例を示すタイミングチャートである。 図３のアナログメモリ部において書き込み側の制御信号を用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。 図３のアナログメモリ部において読み出し側の制御信号を用いることによって遅延時間を長く変更する際の一例を示すタイミングチャートである。 図３のアナログメモリ部において読み出し側の制御信号を用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。 図３の書き込み制御信号生成回路の一例を示すブロック図である。 図９の論理回路の回路構成の一例を示す説明図である。 図３の読み出し制御信号生成回路の一例を示すブロック図である。 図１１の論理回路の回路構成の一例を示す説明図である。 本実施の形態２によるアナログメモリ部５および加算回路における回路構成の一例を示す説明図である。 図１３のスイッチ・容量部におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。 図１３のスイッチ・容量部におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。 図１３のアナログメモリ部が有するスイッチ・容量部における他の構成例を示す説明図である。 図１６のスイッチ・容量部が有するリセット用のスイッチを動作させるリセット制御信号を生成するリセット制御信号生成回路の一例を示した説明図である。 図１７のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。 図１７のリセット制御信号生成回路の他の例を示した説明図である。 図１９のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。 図１３のアナログメモリ部における回路構成の他例を示す説明図である。 図２１のスイッチ・容量部におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。 図２１のスイッチ・容量部におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。 図２１のスイッチ・容量部におけるリセット時の等価回路の一例を示す説明図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　以下、実施の形態を詳細に説明する。
　（実施の形態１）
　図１は、本実施の形態１における超音波撮像装置の一例を示す構成図である。
　超音波撮像装置は、図１に示すように、プローブ１００および本体装置１０６を有する。また、プローブ１００は、複数のサブアレイ１０１ａ，１０１ｂ，・・・、および制御信号生成部となるデジタル回路１０５を備える。
　サブアレイ１０１は、複数の１素子回路１０２ａ，１０２ｂ，・・・、加算回路１０３、およびバッファ１０４をそれぞれ有する。サブアレイ１０１は、例えば１２８個設けられる。１素子回路１０２は、８×８＝６４個程度がマトリクス状に配列された構成からなる。
　本体装置１０６は、複数のアナログフロントエンド回路（図１では、ＡＦＥと示す）１０７ａ，１０７ｂ，・・・を有する。アナログフロントエンド回路１０７は、１個のサブアレイ１０１に対して１個それぞれ設けられている。なお、以下、添え字のａ，ｂ，ｃ，・・・は同一の構成要素であることを示し、特に必要のない場合は省略する。
　図２は、図１のプローブ１００が有する１素子回路１０２の構成の一例を示すブロック図である。
　送受信部である１素子回路１０２は、図示するように、トランスデューサ２０１、送信部２０３、送受分離部２０２、受信アナログフロントエンド部（図２では、受信ＡＦＥと示す）２０４、および電圧蓄積出力部であるアナログメモリ部２０５から構成されている。また、デジタル回路１０５およびアナログメモリ部２０５によって、遅延部が構成される。
　送信部２０３から出力された信号は、送受分離部２０２によって分離され、トランスデューサ２０１に与えられる。トランスデューサ２０１からは、超音波信号が出力される。また、トランスデューサ２０１出力されて反射した超音波信号は、トランスデューサ２０１で受信される。
　トランスデューサ２０１が受信した超音波信号は、送受分離部２０２によって分離されて受信アナログフロントエンド部２０４に入力される。受信アナログフロントエンド部２０４では、受信した信号を増幅およびフィルタリングなどの処理を行う。
　受信アナログフロントエンド部２０４から出力された信号は、アナログメモリ部２０５に入力される。このアナログメモリ部２０５は、デジタル回路１０５から出力される制御信号に基づいて、アナログ入力信号をサンプリングしてメモリに蓄積し、ある遅延時間の後に出力する。
　遅延時間を設定する制御信号は、デジタル回路で本体装置１０６からの基準クロックおよび制御データに基づいて設定される。アナログメモリ部２０５から出力された信号は、１素子回路１０２から加算回路１０３に出力され、該加算回路１０３にて加算される。
　加算回路１０３によって加算された信号は、図１のバッファ１０４を介して本体装置１０６のアナログフロントエンド回路に送られる。
　図３は、図２の１素子回路１０２が有するアナログメモリ部２０５およびデジタル回路１０５の一例を示すブロック図である。
　アナログメモリ部２０５は、図示するように、メモリ素子となる容量３０３ａ，３０３ｂ，３０３ｃ，・・・、第１のスイッチとなるスイッチ３０２ａ，３０２ｂ，３０２ｃ，・・・、第２のスイッチとなるスイッチ３０４ａ，３０４ｂ，３０４ｃ，・・・、およびバッファ３０１を有する。また、デジタル回路１０５は、書き込み制御信号生成回路３０５、読み出し制御信号生成回路３０６、およびデコード回路３０７を有する。
　バッファ３０１の出力部には、スイッチ３０２の一端が共通接続されている。スイッチ３０２の他端には、スイッチ３０４の一端、および容量３０３の一方の接続部がそれぞれ接続されている。
　また、容量３０３の他方の接続部には、基準電位ＶＳＳが接続されている。スイッチ３０４の他端は、共通接続されており、この共通接続部がアナログメモリ部２０５の出力部となる。
　スイッチ３０２の制御端子には、書き込み制御信号生成回路３０５から出力される書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓｎがそれぞれ入力されるように接続されている。書き込み制御信号生成回路３０５は、本体装置１０６から出力される基準クロックに基づいて、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓｎを生成する。
　スイッチ３０４の制御端子には、読み出し制御信号生成回路３０６から出力される読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏｎがそれぞれ入力されるように接続されている。読み出し制御信号生成回路３０６は、本体装置１０６から出力される基準クロックに基づいて、読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏｎを生成する。
　受信アナログフロントエンド部２０４から出力されるアナログ入力信号Ｖｉｎは、バッファ３０１によって増幅、あるいはインピーダンス変換された後、スイッチ３０２を介して容量３０３に入力されて、アナログ入力信号Ｖｉｎに対応する電荷が蓄積される。
　容量３０３に蓄積された電荷は、スイッチ３０４を介して出力信号Ｖｏｕｔとしてアナログメモリ部２０５の出力部から出力される。
　アナログメモリ部２０５は、遅延生成回路となる。アナログメモリ部２０５では、複数個の容量３０３を並列に接続し、アナログ入力信号Ｖｉｎをサンプリングして容量に順に格納し、格納した信号を所定の時間の後に順に出力していく動作を行う。なお、バッファ３０１は前段の受信アナログフロントエンド部２０４の回路と兼用してもよい。
　容量３０３に信号を充電するタイミングは、スイッチ３０２により制御され、容量３０３から信号を出力するタイミングは、スイッチ３０４により制御される。スイッチ３０２の動作を制御する書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓｎは、デジタル回路１０５の書き込み制御信号生成回路３０５にて生成される。スイッチ３０４の動作を制御する読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏｎは、デジタル回路１０５の読み出し制御信号生成回路３０６にて生成される。
　デコード回路３０７は、本体装置１０６から出力される制御データをデコードし、そのデコード結果を制御信号として、書き込み制御信号生成回路３０５および読み出し制御信号生成回路３０６に出力する。
　デコード回路３０７から出力される制御信号は、制御信号Ｃｔｌｓ＿ｌ、制御信号Ｃｔｌｓ＿ｓ、制御信号Ｃｔｌｏ＿ｌ、および制御信号Ｃｔｌｏ＿ｓを有する。これら制御信号Ｃｔｌｓ＿ｌ、制御信号Ｃｔｌｓ＿ｓ、制御信号Ｃｔｌｏ＿ｌ、および制御信号Ｃｔｌｏ＿ｓは、遅延時間制御信号となる。また、制御信号Ｃｔｌｓ＿ｌ，Ｃｔｌｏ＿ｌは、第１の制御信号であり、制御信号Ｃｔｌｓ＿ｓ，Ｃｔｌｏ＿ｓは、第２の制御信号である。
　制御信号Ｃｔｌｓ＿ｌ，Ｃｔｌｓ＿ｓは、書き込み制御信号生成回路３０５に出力され、制御信号Ｃｔｌｏ＿ｌ，Ｃｔｌｏ＿ｓは、読み出し制御信号生成回路３０６に出力される。
　制御信号Ｃｔｌｓ＿ｌは、アナログメモリ部２０５による書き込み側の遅延時間が長くなるように設定する信号である。制御信号Ｃｔｌｓ＿ｓは、アナログメモリ部２０５による書き込み側の遅延時間が短くなるように設定する信号である。
　制御信号Ｃｔｌｏ＿ｌは、アナログメモリ部２０５による読み出し側の遅延時間が長くなるように設定する信号である。制御信号Ｃｔｌｏ＿ｓは、アナログメモリ部２０５による読み出し側の遅延時間が短くなるように設定する信号である。
　書き込み制御信号生成回路３０５および読み出し制御信号生成回路３０６は、デコード回路３０７から出力される制御信号に基づいて、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓｎならびに読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏｎを生成する。
　図４は、図３のアナログメモリ部２０５の動作の一例を示すタイミングチャートである。
　図４において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、書き込み制御信号生成回路３０５と読み出し制御信号生成回路３０６とに入力される基準クロック、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓｎ、および読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏｎにおける各信号タイミングを示している。
　スイッチ３０２ａは、図３に示すように書き込み制御信号Ｃｔｌｓ１により制御される。ここで、書き込み制御信号Ｃｔｌｓ１がハイレベルの場合にスイッチ３０２ａがオンとなることを示すが、この極性に限定されるものではない。
　スイッチ３０２ａがオンの時に容量３０３ａにアナログ入力信号Ｖｉｎに対応する電荷が蓄積される。スイッチ３０２ａがオンからオフに変わったタイミングでのアナログ入力信号の値が容量３０３ａに蓄積される（図４の４０１ａ）。
　容量３０３ａに蓄積された電荷は、スイッチ３０４ａがオンの状態で出力信号Ｖｏｕｔに出力される（図４の４０２ａ）。スイッチ３０４ａのオン／オフのタイミングは、制御信号Ｃｔｌｏ１にて制御される。すなわち、書き込み制御信号Ｃｔｌｓ１のタイミングにおいて容量３０３ａにサンプリングされた信号が、制御信号Ｃｔｌｏ１がオンのタイミングにて出力信号Ｖｏｕｔとして出力される。
　他の並列に並べられている容量３０３ｂ，３０３ｃ，・・・にも同様に、それぞれ書き込み制御信号Ｃｔｌｓ２，Ｃｔｌｓ３，・・・のタイミングによってアナログ入力信号Ｖｉｎに対応する電荷が蓄積され、制御信号Ｃｔｌｏ２，Ｃｔｌｏ３，・・・のオンのタイミングにて蓄積された電荷に対応する信号が出力信号Ｖｏｕｔとして出力される。
　このように、書き込み制御信号Ｃｔｌｓにてサンプリングされた信号が、制御信号Ｃｔｌｏによって出力されるため、アナログ入力信号Ｖｉｎと比較して、出力信号Ｖｏｕｔは、書き込み制御信号Ｃｔｌｓと読み出し制御信号Ｃｔｌｏの遅延時間分、遅延された信号が出力される。
　前述したように、書き込み制御信号Ｃｔｌｓと読み出し制御信号Ｃｔｌｏは、書き込み制御信号生成回路３０５および読み出し制御信号生成回路３０６にてそれぞれ生成される。遅延時間は、例えば基準クロックのクロック周期Ｔｃｌｋを１単位とし、その整数倍の遅延時間を設定する。すなわち、クロックによる遅延時間Ｔｄｃ＝Ｍ・Ｔｃｌｋの遅延時間を生成する。ここでＭは整数である。
　超音波信号の受信時には、生体内で反射して戻ってくる超音波信号を精度よく受信するために、焦点の位置を時間的に移動させながら受信する必要がある。プローブ１００内の回路では、焦点を動的に変化させるため、超音波信号の受信中に遅延時間をダイナミックに変える必要がある。具体的には、遅延時間を設定されている時間と比較し、延ばしたり、縮めたりする必要がある。
　そこで、ダイナミックに遅延時間を変える際の動作について、図５～図８を用いて説明する。
　図５は、図３のアナログメモリ部２０５において遅延時間をダイナミックに可変する際の一例を示すタイミングチャートである。
　図５において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、基準クロック、デコード回路３０７から出力される制御信号Ｃｔｌｓ＿ｌ、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓ６、および読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏ６における各信号タイミングを示している。
　まず、書き込み制御信号Ｃｔｌｓ２によりサンプリングされた図５の信号５０１ａは、所定の遅延時間の後、制御信号Ｃｔｌｏ２により出力される（図５の５０２ａ）。
　ここで、書き込み側の制御信号Ｃｔｌｓを制御して遅延時間を長くする際には、同一の入力信号Ｖｉｎを複数の容量３０３にて書き込みする。遅延時間を長くする制御信号Ｃｔｌｓ＿ｌがデコード回路３０７から出力された場合には、複数の書き込み制御信号Ｃｔｌｓが同時にハイレベルとなり、複数のスイッチ３０２が同時にオンする。
　この場合では、制御信号Ｃｔｌｓ３，Ｃｔｌｓ４が同時にハイレベルとなるように制御信号Ｃｔｌｓ＿ｌが出力された例を示している。これによって、入力信号Ｖｉｎの信号（図５の５０１ｂ）を２つの容量３０３ｃ，３０３ｄにサンプリングする。
　容量３０３ｃに蓄えられたデータは、読み出し制御信号Ｃｔｌｏ３がオンのタイミングで出力される（図５の５０２ｂ）。
　また、容量３０３ｄに蓄えられたデータは、読み出し制御信号Ｃｔｌｏ４がオンのタイミングで出力される（図５の５０２ｃ）。容量３０３ｃ，３０３ｄに蓄積されている信号は、同一のタイミングの信号（図５の５０１ｂ）であるため、同一の信号を時間を変えて出力したことになる。
　書き込み制御信号Ｃｔｌｓ５によりサンプリングされた図５の信号５０１ｃは、読み出し制御信号Ｃｔｌｏ５により出力される（図５の５０２ｄ）。遅延時間を長くする制御信号Ｃｔｌｓ＿ｌが出力される前と比べて、同一のタイミングの信号を２サンプル分出力することとなるため、遅延時間を長くすることができる。
　書き込み制御信号を制御する場合には、データを書き込んでいない容量のデータを読みだすことがないよう、遅延時間を変化させる場合でも信号を容量に書き込むように制御を行う。また、遅延時間を変更した際にも、信号を出力しており、切り替え時の雑音の影響も少ない。
　なお、本実施の形態１では、同時に２つの容量に信号をサンプリングするとして説明したが、サンプリングする容量の個数は、これに限るものではない。同時に３つやそれ以上の数の容量に信号をサンプリングしてもよい。　
　図６は、図３のアナログメモリ部２０５において書き込み側の制御信号Ｃｔｌｓを用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。
　図６において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、基準クロック、デコード回路３０７から出力される制御信号Ｃｔｌｓ＿ｓ、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓ６、および読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏ６における各信号タイミングを示している。
　前述したように、遅延時間を短く変更する場合は、制御信号Ｃｔｌｓ＿ｓにより制御を行う。まず、書き込み制御信号Ｃｔｌｓ１により入力信号Ｖｉｎが容量３０３ａにサンプリングされる（図６の６０１ａ）。サンプリングされた信号は、所定の遅延時間の後、読み出し制御信号Ｃｔｌｏ１のタイミングで出力される（図６の６０２ａ）。
　制御信号Ｃｔｌｓ＿ｓが入力された際には、遅延時間を短くするように、制御信号Ｃｔｌｓを制御する。すなわち、制御信号Ｃｔｌｓ＿ｓが入力された際には、書き込み制御信号Ｃｔｌｓのパルス幅を長くするように制御を行う。
　具体的には、例えば、書き込み制御信号Ｃｔｌｓ２のパルス幅を基準クロックの２倍の幅にする。この場合、書き込み制御信号Ｃｔｌｓ２により制御され、容量３０３ｂには、書き込み制御信号Ｃｔｌｓ２の立ち下がりの直前の信号（図６の６０１ｃ）が蓄積される。容量３０３ｂに蓄積された信号は、読み出し制御信号Ｃｔｌｏ２のタイミングで出力される（図６の６０２ｂ）。
　また、読み出し制御信号Ｃｔｌｓ３によって容量３０３ｃにサンプリングされた信号は、読み出し制御信号Ｃｔｌｏ３のタイミングにより出力される。制御信号Ｃｔｌｓ＿ｓによって書き込み制御信号Ｃｔｌｓ２のパルス幅を長くしたことにより、その後の遅延時間は、それまでと比較し、短くすることができる。また、容量３０３に充電するバッファ３０１の出力を電圧出力とすることにより、パルス幅を長くしても特性に影響が出ないようにすることができる。
　図７は、図３のアナログメモリ部２０５において読み出し側の制御信号Ｃｔｌｏを用いることによって遅延時間を長く変更する際の一例を示すタイミングチャートである。
　図７において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、基準クロック、デコード回路３０７から出力される制御信号Ｃｔｌｏ＿ｌ、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓ６、および読み出し制御信号Ｃｔｌｏ１～Ｃｔｌｏ６における各信号タイミングを示している。
　読み出し側の制御信号を変えて、遅延時間を長く変更する場合は、制御信号Ｃｔｌｏ＿ｌにより制御をおこなう。書き込み制御信号Ｃｔｌｓ２により入力信号Ｖｉｎが容量３０３ｂにサンプリングされる（図７の７０１ａ）。
　サンプリングされた信号は、所定の遅延時間の後、制御信号Ｃｔｌｏ２のタイミングにて出力される（図７の７０２ａ）。また、書き込み制御信号Ｃｔｌｓ３により入力信号Ｖｉｎが容量３０３ｃにサンプリングされる（図７の７０１ｂ）。
　制御信号Ｃｔｌｏ＿ｌが入力された際には、遅延時間を長くするように、制御信号Ｃｔｌｏを制御する。すなわち、制御信号Ｃｔｌｏ＿ｌが読み出し制御信号生成回路３０６に入力された際には、制御信号Ｃｔｌｏのパルス幅を長くするように制御を行う。
　具体的には、例えば、読み出し制御信号Ｃｔｌｏ３のパルス幅を基準クロックの２倍程度の幅にする。この場合、容量３０３ｃに蓄積された信号は、読み出し制御信号Ｃｔｌｏ３のタイミングにて出力されるが、その出力される時間が基準クロックの２クロック分の時間となる（図７の７０２ｂ、７０２ｃ）。
　従って、同一のデータを複数サンプル分出力することができる。後段の回路をハイインピーダンスで受ける回路にし、基準クロックに同期させて複数回サンプリングすることにより、複数サンプルの信号を出力することができる。
　このように制御信号Ｃｔｌｏ＿ｌに基づいて、読み出し制御信号Ｃｔｌｏ３のパルス幅を長くしたことにより、その後の遅延時間は、それまでと比較し、長くすることができる。
　図８は、図３のアナログメモリ部２０５において読み出し側の制御信号Ｃｔｌｏを用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。図８の各信号は、図７と同様であるので、説明は省略する。
　読み出し側の制御信号を変えて遅延時間を短く変更する場合は、制御信号Ｃｔｌｏ＿ｓにより制御を行う。書き込み制御信号Ｃｔｌｓ１により入力信号Ｖｉｎが容量３０３ａにサンプリングされる（図８の８０１ａ）。
　サンプリングされた信号は、所定の遅延時間の後、読み出し制御信号Ｃｔｌｏ１のタイミングにて出力される（図８の８０２ａ）。また、書き込み制御信号Ｃｔｌｓ２，Ｃｔｌｓ３により入力信号Ｖｉｎが容量３０３ｂ，３０３ｃにそれぞれサンプリングされる（図８の７０１ｂ，７０１ｃ）。
　制御信号Ｃｔｌｏ＿ｌが読み出し制御信号生成回路３０６に入力された際には、遅延時間を短くするように制御する。すなわち、制御信号Ｃｔｌｏ＿ｌが、読み出し制御信号Ｃｔｌｏに入力された際には、読み出し制御信号Ｃｔｌｏの出力をひとつ飛ばし、次の読み出し制御信号をオンさせる。
　具体的には、読み出し制御信号生成回路３０６は、読み出し制御信号Ｃｔｌｏ２を出力することなく、読み出し制御信号Ｃｔｌｏ３を出力する。この場合、容量３０３ｂに蓄積された信号は、出力信号としては出力されない。そのタイミングにて、容量３０３ｃに蓄積された信号が出力される。
　従って、サンプリングしたデータをひとつ飛ばして出力することになる。読み出し制御信号を制御する場合には、同時に複数の容量３０３からの信号を読み出すと出力がぶつかってしまい、期待していないデータとなるため、遅延時間を変化させる場合でも同時には複数の容量３０３のデータを読み出すことがないように制御を行う。
　図９は、図３の書き込み制御信号生成回路３０５の一例を示すブロック図である。
　書き込み制御信号生成回路３０５は、図９に示すように、論理回路９０１ａ，９０１ｂ，９０１ｃ，…、ノンオーバラップバッファ（図９ではＮＯＢＵＦと示す）９０２ａ，９０２ｂ，９０２ｃ，…から構成されている。
　論理回路９０１には、基準クロックと制御信号Ｃｔｌｓ＿ｓ，Ｃｔｌｓ＿ｌがそれぞれ入力され、それに基づいて、読み出し制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，Ｃｔｌｓ３，…を出力する。
　また、図１０は、図９の論理回路９０１ｃの回路構成の一例を示す説明図である。
　なお、図１０は、代表として論理回路９０１ｃの回路構成を示すが、他の論理回路９０１においても、同様の構成である。
　論理回路９０１ｃは、論理積回路であるＡＮＤ回路９０３、否定論理和回路であるＮＯＲ回路９０４，９０５、およびフリップフロップ９０６を有する。
　論理回路９０１の基本的な動作は、フリップフロップ９０６により、入力された信号を１クロック遅らせて出力する。
　ダイナミックに遅延時間を変化させない場合には、書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，Ｃｔｌｓ３，…の順にハイレベルが出力される制御信号が移動していく。そして、ハイレベルの制御信号Ｃｔｌｓ＿ｌが入力された際は、前段の論理回路と、２段前の論理回路の出力のＮＯＲ（否定論理和）をとり、フリップフロップ９０６の入力に反映させる。
　このようにすることで、２つの連続した論理回路９０１から同時にハイレベルが出力する。また、ハイレベルの制御信号Ｃｔｌｓ＿ｓが入力された場合は、フリップフロップ９０６の出力をホールドする動作をする。これによって、書き込み制御信号Ｃｔｌｓが出力されるパルス幅を延ばす。
　論理回路９０１からの出力は、ＮＯＢＵＦ９０２を通して書き込み制御信号Ｃｔｌｓとして出力される。このＮＯＢＵＦ９０２は、容量３０３に充電する際の書き込み制御信号Ｃｔｌｓの切り替わり時に、同時にスイッチ３０２がオンしないように、ノンオーバーラップ期間を設ける回路である。ＮＯＢＵＦ９０２によってノンオーバーラップ化された信号にてスイッチ３０２を制御する。
　このような構成の書き込み制御信号生成回路３０５を用いることにより、遅延時間をダイナミックに変化させる書き込み制御信号Ｃｔｌｓを生成することができる。
　図１１は、図３の読み出し制御信号生成回路３０６の一例を示すブロック図である。
　読み出し制御信号生成回路３０６は、図示するように、論理回路１００１ａ，１００１ｂ，１００１ｃ，…、ノンオーバラップバッファ（図１１ではＮＯＢＵＦと示す）１００２ａ，１００２ｂ，１００２ｃ，…によって構成されている。
　論理回路１００１には、基準クロックおよび制御信号Ｃｔｌｏ＿ｓ，Ｃｔｌｏ＿ｌがそれぞれ入力され、読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，Ｃｔｌｏ３，…を出力する。
　図１２は、図１１の論理回路１００１ｃの回路構成の一例を示す説明図である。
　なお、図１２においても、代表として論理回路１００１ｃの回路構成を示すが、他の論理回路１００１においても、同様の構成である。
　論理回路１００１ｃは、図示するように、セレクタ１００３、インバータ１００４、否定論理和回路であるＮＯＲ回路１００５、およびフリップフロップ１００６を有する。
　論理回路１００１の基本的な動作は、フリップフロップ１００６により、入力された信号を１クロック遅らせて出力する。
　ダイナミックに遅延時間を変化させない場合は、読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，Ｃｔｌｏ３…の順にハイレベルが出力される制御信号が移動していく。制御信号Ｃｔｌｏ＿ｓの電圧レベル、あるいは極性により、セレクタ１００３に入力された前段の論理回路１００１と、２段前の論理回路１００１の出力のいずれかを選択する。
　遅延時間を短くする場合は、ハイレベルの制御信号Ｃｔｌｏ＿ｓが入力され、２段前の論理回路１００１の出力が選択される。読み出し制御信号Ｃｔｌｏの出力としては、読み出し制御信号がひとつ飛ばされた出力となる。
　また、制御信号Ｃｔｌｏ＿ｌにハイレベルが入力された場合は、フリップフロップ１００６の出力をホールドする動作をすることにより、読み出し制御信号Ｃｔｌｏが出力されるパルス幅を延ばすことを行う。
　論理回路１００１からの出力は、ＮＯＢＵＦ１００２を通して読み出し制御信号Ｃｔｌｏとして出力される。
　このような構成の読み出し制御信号生成回路３０６を用いることにより、遅延時間をダイナミックに変化させる読み出し制御信号Ｃｔｌｏを生成することができる。
　先に述べたように、遅延時間を変更するための制御データは、図１の本体装置１０６からプローブ１００が有するデジタル回路１０５に送信され、必要に応じてデジタル回路１０５の図３に示すデコード回路３０７によってデコードなどの処理を行った後、図３に示す書き込み制御信号生成回路３０５や読み出し制御信号生成回路３０６に与えられる。
　このようにして、複数の容量３０３に同一のデータを書き込むか、または１部の容量３０３の読み出し時間を長くすることにより、遅延時間を長くすることができる。また、１部の容量３０３への書き込み時間を長くするか、またはデータ読み出し時に１部の容量３０３からのデータ読み出しを実行しないことにより、遅延時間を短くすることができる。
　このように、遅延時間の切り替えを同一の容量列へのデータの書き込み、読み出し制御を用いて実施するため、アナログメモリ部２０５のみで遅延時間の切り替えを実施することができる。このため、ダイナミックな遅延時間の変更を小面積な回路にて実現することが可能となる。
　アナログメモリ部２０５による遅延回路の出力は、図２の加算回路１０３にて加算され、図示しないバッファなどを通して本体装置１０６に送られる。本体装置１０６では、プローブ１００からの信号を、図１に示すアナログフロントエンド回路１０７にて、受信する。
　アナログフロントエンド回路１０７は、図示しない低雑音増幅器、プログラマブルゲイン増幅器、アンチエイリアシングフィルタ、およびアナログ／デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ　to　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）などから構成される。プローブ１００からの信号を増幅、およびフィルタ処理し、デジタル信号に変換する。
　アナログ／デジタル変換器のサンプリングに用いるクロックは、例えば本体装置１０６からプローブ１００に送信した基準クロックと同じ発振源から生成したクロックを用いる。
　サブアレイ１０１の各１素子回路１０２の遅延回路の出力は、基準クロックに同期して出力されるため、アナログ／デジタル変換器でも、この基準クロックに同期させてデジタル変換を行う。
　なお、必要に応じて、基準クロックを逓倍、あるいは分周したクロックを用いてもよい。また、ケーブルでの遅延時間を考慮し、アナログ／デジタル変換する位相をずらしてもよい。
　プローブ１００におけるアナログメモリ部２０５では、基準クロックに同期して信号を出力する。従って、基準クロックの立ち上がり／立ち下がりのタイミングでスパイク状のノイズが発生する。
　本体装置１０６側のアナログ／デジタル変換器で基準クロックに同期させてサンプリングすることにより、クロックエッジでのノイズを避けてデジタル化することができる。アナログ／デジタル変換器によりデジタル化された信号は、デジタル整相などの信号処理を行い、超音波画像を表示する。
　なお、本実施の形態１では、アナログ信号を記憶する素子として容量を用い、その容量に蓄積される電荷を用いてアナログ信号を記憶する構成として説明したが、これに限るものではない。
　例えば、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒr）などのトランジスタを用いて電流としてアナログ信号を記憶してもよい。電流としてアナログ信号を記憶する場合は、容量の場合と比較し、消費電力が大きくなる一方、占有面積を削減できるメリットがある。
　なお、図２の加算回路１０３では、全ての１素子回路１０２の出力を加算する必要はなく、複数ブロックに分けてそれぞれ加算する構成としてもよい。例えば、１９２チャンネル、すなわち１素子回路１０２が１９２個の場合には、４チャンネルずつ加算し、加算後の出力を４８本得る構成でもよい。あるいは、８１９２チャンネルの１素子回路１０２の信号を８×８アレイの６４チャンネル分ずつ加算し、１２８本の出力を得るなどでもよい。この信号は、プローブ１００から本体装置１０６にケーブルにて接続され、送信される。
　また、各アナログメモリ部２０５の出力信号に対し、低域通過フィルタをそれぞれ設ける構成としてもよい。例えば、クロック周期の雑音を除去できるフィルタとすると、クロック周期の雑音を落とすことができる。また、加算回路１０３の出力に対して同様の低域通過フィルタを設けてもよい。また、受信アナログフロントエンド部２０４の出力に、帯域制限を行うための容量を接続しておいてもよい。
　このように、複数チャンネルの信号を遅延させ、加算することによりトランスデューサの素子数に対し、出力する信号の数を削減することができる。これにより、ケーブルの本数の削減やアナログ信号をデジタル信号に変換するＡ／Ｄ変換器の数が削減でき低コスト化が可能となる。
　また、２次元のトランスデューサアレイにおいては、全てのチャンネルの信号をプローブから本体に接続するのは非現実的であるが、本実施の形態のように、高精度に遅延させて加算することで現実的なケーブルの本数でプローブと装置本体とを接続することが可能となる。また、ダイナミックに遅延時間を変更することにより、より焦点の合った受信データを得ることができる。
　それによって、超音波撮像装置の小型を実現することが可能となり、該超音波撮像装置のコストを低減することができる。
　書き込み制御信号Ｃｔｌｓおよび読み出し制御信号Ｃｔｌｏは、デジタル回路１０５で生成され、各１素子回路１０２ａ，１０２ｂ，…に接続される。各１素子回路１０２に接続される制御信号は、別の配線であってもよいが、共通化してもよい。
　具体的には、例えば、遅延時間は、書き込み制御信号Ｃｔｌｓと読み出し制御信号Ｃｔｌｏの差で与えられるため、片側の制御信号を全ての１素子回路で共通化してもよい。読み出し制御信号Ｃｔｌｏを各１素子回路で共通化した場合、書き込み制御信号Ｃｔｌｓを各１素子回路で変え、各１素子回路で異なる遅延時間を生成する。制御信号を共通化することにより、配線数を減らすことができ、小面積化を可能とすることができる。
　あるいは、二次元に配置された１素子回路に対し、例えば、長軸方向において、書き込み制御信号Ｃｔｌｓを共通化し、短軸方向には、読み出し制御信号を共通化してもよい。この場合、各１素子回路に接続する配線数を減らすことができ、小面積化することができる。
　本実施の形態では、書き込み制御信号および読み出し制御信号のいずれを用いても遅延時間を長くしたり、短くしたりすることができるため、このように配線を共有した場合であっても、そのいずれかを選択することによりダイナミックに遅延時間を変更することができる。
　なお、本実施の形態１では、受信回路側に遅延回路となるアナログメモリ部２０５を入れる構成を説明したが、送信側に遅延回路を用いてもよい。また、遅延回路を送信側と受信側で共有し、送信時と受信時とで切り替えて使用する構成でもよい。
　（実施の形態２）
　前記実施の形態１では、図３に示すように、アナログメモリ部２０５において、対グランド（基準電位ＶＳＳ）に接地された容量３０３にアナログ信号を蓄積する回路構成について説明したが、アナログメモリ部２０５の構成は、これに限るものではない。
　そこで、本実施の形態２では、アナログメモリ部２０５の他の構成について説明する。
　アナログメモリ部２０５の他の構成としては、例えば対グランドでなくオペアンプの仮想接地に対して容量を充電する、シングルエンドでなく差動化する、リセット期間を設けるなどの回路構成などが考えられる。
　また、オープンループの回路でなくクローズドループの回路にすることにより、出力電圧の精度を向上することが可能となる。
　図１３は、本実施の形態２によるアナログメモリ部２０５および加算回路１０３における回路構成の一例を示す説明図である。
　アナログメモリ部２０５は、図１３に示すように、オペアンプ１１０１、スイッチ・容量部１１０２ａ，１１０２ｂ，・・・によって構成されている。また、加算回路１０３は、複数の電荷加算部SSによって構成されている。スイッチ・容量部１１０２は、容量１１０３、スイッチ１１０４ｐ，１１０４ｎ，１１０５ｐ，１１０５ｎにより構成されている。
　ここで、スイッチの添え字のｐ，ｎは、差動回路のプラス側、マイナス側であることを示し、特に必要のない場合は省略する。また、電荷加算部１１０９は、容量１１０６ａ，１１０６ｂ、スイッチ１１０７ａ，１１０７ｂ，１１０８ａ，１１０８ｂから構成される。
　アナログメモリ部２０５は、複数のスイッチ・容量部を並列に接続して、サンプリングおよび蓄積し、所定の遅延時間の後、出力を行う回路である。ここで、差動信号Ｖｉｎｐ，Ｖｉｎｎは、受信アナログフロントエンド部２０４から出力される信号である。また、オペアンプ１１０１の正（＋）側入力部に入力される電圧Ｖｃｍは、基準電圧である。
　図１４は、図１３のスイッチ・容量部１１０２におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。また、図１５は、図１３のスイッチ・容量部１１０２におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。
　サンプル時には、スイッチ１１０４がオンとなり、スイッチ１１０５がオフとなる。従って、容量１１０３は、入力差動信号の間に接続され、入力差動信号に対応する電荷が容量１１０３に蓄積される。
　所定の遅延時間が経過して蓄積されたデータを出力する際には、スイッチ１１０５がオンとなる。容量１１０３とオペアンプ１１０１とによりフィードバック回路が構成され、サンプル時において、容量１１０３に蓄積された電荷に対応する信号が出力信号Ｖｏｕｔとして出力される。
　遅延されて出力された出力信号Ｖｏｕｔは、加算回路１０３が有する電荷加算部１１０９にて電荷として蓄積される。電荷加算部１１０９は、例えば基準クロックの２倍の周期のクロックにて動作を行う。第１のフェーズでは、スイッチ１１０７ａがオンし、スイッチ１１０８ａがオフし、容量１１０６ａに出力電圧Ｖｏｕｔに対応する信号を電荷として蓄積する。同時に、スイッチ１１０７ｂがオフし、スイッチ１１０８ｂがオンし、容量１１０６ｂに蓄積された電荷が、図１のバッファ１０４の入力部に接続されるＶａｄｄに出力される。
　第２のフェーズでは、スイッチ１１０７ａがオフし、スイッチ１１０８ａがオンし、容量１１０６ａに蓄積された電荷が、図１のバッファ１０４の入力部に接続される端子Ｖａｄｄに出力される。
　同時に、スイッチ１１０７ｂがオンし、スイッチ１１０８ｂがオフし、容量１１０６ｂには、出力信号Ｖｏｕｔに対応する信号が電荷として蓄積される。このように２つのフェーズで遅延された信号Ｖｏｕｔを電荷として蓄積、出力を繰り返す動作を行う。
　このように電荷として信号を出力することにより、加算回路１０３では、各１素子回路１０２の出力信号を加算する際に配線を直結すれば、電荷の平均化がなされ、信号が加算される。特別な加算回路を用いることなく、配線の接続のみで加算できるため小面積化を可能とすることができる。
　電荷加算部１１０９のスイッチを動作させる制御信号は、遅延させた信号を出力させるスイッチ１１０５がオンからオフに変わる直前にサンプリングを行う。このようなタイミングとすることでスイッチング時に生じるノイズを除外し、正確に信号をサンプリングすることができる。
　遅延時間は、容量にサンプリングするタイミングを決めるスイッチ１１０４の制御信号と、容量から出力するタイミングを決めるスイッチ１１０５の制御信号の時間差で決まる。
　スイッチ１１０４の制御信号としては、前記実施の形態１において説明した書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，…を用いる。また、スイッチ１１０５の制御信号としてが、読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，…を用いる。ダイナミックに遅延時間を切り替える際には、制御信号Ｃｔｌｓ，Ｃｔｌｏを変えることにより、遅延時間を長くしたり、短くしたりする。
　本実施の形態のように、入力信号を差動信号として容量にサンプリングすることにより、アナログ信号を精度よくサンプリングし、遅延させることができる。特に、差動回路にすることにより歪みを抑制することができる。また、オペアンプを用いたクローズドループ回路を構成してサンプリングした信号をホールドすることにより、高精度な信号を得ることができる。
　さらに、スイッチを制御する制御信号に遅延時間を設けることにより、アナログ信号を遅延させることができる。制御信号をダイナミックに変えることにより、遅延時間をダイナミックに変更することができる。
　また、電荷加算部１１０９により、電荷の蓄積と出力を基準クロック単位で繰り返すことにより、読み出し制御信号を長くした場合においても、基準クロックに同期した出力を得ることができる。
　図１６は、図１３のアナログメモリ部２０５が有するスイッチ・容量部１１０２における他の構成例を示す説明図である。
　この場合、スイッチ・容量部１１０２は、図１６に示すように、容量１１０３およびスイッチ１１０４ｐ，１１０４ｎ，１１０５ｐ，１１０５ｎ，１２０１によって構成される。図１３に示した構成と比べ、スイッチ１２０１が新たに追加されている。このスイッチ１２０１はリセット用スイッチとして用いられる。
　スイッチ１１０４ｐ，１１０４ｎの制御端子には、書き込み制御信号Ｃｔｌｓがそれぞれ入力され、１１０５ｐ，１１０５ｎの制御端子には、読み出し制御信号Ｃｔｌｏがそれぞれ入力される。また、スイッチ１２０１の制御端子には、リセット制御信号Ｃｔｌｒが入力される。
　よって、スイッチ１１０４ｐ，１１０４ｎは、書き込み制御信号Ｃｔｌｓによってオン／オフが制御される。１１０５ｐ，１１０５ｎは、読み出し制御信号Ｃｔｌｏによってオン／オフが制御される。スイッチ１２０１は、リセット制御信号Ｃｔｌｒによってオン／オフが制御される。
　アナログメモリにデータを蓄える際に、初期状態に依存して蓄積する電荷に変化が生じる。従って、データを蓄える前、あるいはデータを出力した後にリセットすることが望ましい。
　ダイナミックに遅延時間を変えない場合は、サンプルするタイミングおよび出力するタイミングが固定であり、周期的であるため、周期的なリセットを実施すればよい。
　具体的には、ｎ番目の容量の書き込み制御信号および読み出し制御信号を、それぞれ書き込み制御信号Ｃｔｌｓ＜ｎ＞、読み出し制御信号Ｃｔｌｏ＜ｎ＞とし、スイッチ１２０１を動作させる信号をリセット制御信号Ｃｔｌｒ＜ｎ＞とするものとする。
　このような場合、リセット制御信号Ｃｔｌｒ＜ｎ＞には、１つ前の容量の書き込み制御信号Ｃｔｌｓ＜ｎ－１＞を用いればよい。あるいは、１つ後の容量の読み出し制御信号Ｃｔｌｏ＜ｎ＋１＞を用いればよい。
　先の示した実施の形態のように、ダイナミックに遅延時間を変える場合は、リセット制御信号として、書き込み制御信号や読み出し制御信号をそのまま用いることはできない。そこで、ダイナミックに遅延時間を変える場合の、リセット制御信号を生成する技術について説明する。
　図１７は、図１６のスイッチ・容量部１１０２が有するリセット用のスイッチ１２０１を動作させるリセット制御信号を生成するリセット制御信号生成回路の一例を示した説明図である。
　リセット制御信号生成回路は、書き込み制御信号を用いてリセット制御信号を生成する回路であり、例えばアナログメモリ部２０５などに設けられる。リセット制御信号生成回路は、図１７に示すように、インバータ遅延部１２０２、論理和回路であるＯＲ回路１２０３、および論理積回路であるＡＮＤ回路１２０４によって構成されている。
　インバータ遅延部１２０２は、複数のインバータを直列接続した構成からなる。インバータ遅延部１２０２の入力部には、書き込み制御信号Ｃｔｌｓ＜ｎ＞が入力され、その出力部には、ＡＮＤ回路１２０４の一方の入力部が接続されている。
　ＯＲ回路１２０３の一方の入力部には、１つ前の書き込み制御信号Ｃｔｌｓ＜ｎ－１＞が入力されるように接続されており、該ＯＲ回路１２０３の他方の入力部には、２つ前の書き込み制御信号Ｃｔｌｓ＜ｎ－１＞は入力されるように接続されている。
　ＯＲ回路１２０３の出力部には、ＡＮＤ回路１２０４の他方の入力部が接続されている、該ＡＮＤ回路１２０４の出力からは、リセット制御信号Ｃｔｌｒ＜ｎ＞が出力される。
　また、図１８は、図１７のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。
　図１８において、上方から下方にかけては、基準クロック、制御信号Ｃｔｌｓ＿ｌ，Ｃｔｌｓ＿ｓ、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓ７、および読み出し制御信号Ｃｔｌｒ１～Ｃｔｌｒ７の信号タイミングを示している。
　まず、容量にサンプリングする前にリセットを行うため、１段前および２段前の制御信号Ｃｔｌｓ＜ｎ－１＞，Ｃｔｌｓ＜ｎ－２＞のＯＲ（論理和）を取る。
　また、ダイナミックに遅延時間を変える際には、Ｃｔｌｓ＜ｎ＞とＣｔｌｓ＜ｎ－１＞が同時にハイレベルとなる場合があるため、Ｃｔｌｓ＜ｎ＞をインバータ遅延部１２０２によって反転し、ＯＲ回路１２０３の出力とのＡＮＤ（論理積）を取ってリセット制御信号Ｃｔｌｒ＜ｎ＞を生成する。これは、制御信号Ｃｔｌｓ＜ｎ＞がハイレベルの状態では、入力信号Ｖｉｎをサンプリングする必要があるためリセット用のスイッチ１２０１をオンしてはならないためである。
　また、スイッチ１１０４を制御して信号をサンプリングした後に、リセット用のスイッチ１２０１がオンしないことを保証するため、Ｃｔｌｓ＜ｎ＞は、インバータ遅延部１２０２にて遅延させる。このようにすることでグリッジを防ぐことができ、サンプリングした電荷を保つことができる。
　図１９は、図１７のリセット制御信号生成回路の他の例を示した説明図である。
　この場合、リセット制御信号生成回路は、読み出し制御信号を用いてリセット制御信号を生成する。リセット制御信号生成回路は、図１９に示すように、ＯＲ（論理和）回路１２０５によって構成されている。
　図２０は、図１９のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。
　図２０において、上方から下方にかけては、基準クロック、制御信号Ｃｔｌｏ＿ｌ，Ｃｔｌｏ＿ｓ、書き込み制御信号Ｃｔｌｓ１～Ｃｔｌｓ７、および読み出し制御信号Ｃｔｌｒ１～Ｃｔｌｒ７の信号タイミングを示している。
　この場合、図２０のリセット制御信号生成回路は、容量にサンプリングされたデータを出力した後に容量に蓄えられたデータのリセットを行う。具体的には、１段、および２段後の読み出し制御信号Ｃｔｌｏ＜ｎ＋１＞，Ｃｔｌｏ＜ｎ＋２＞のＯＲ（論理和）を取り、リセット制御信号Ｃｔｌｒ＜ｎ＞を生成する。
　ダイナミックに遅延時間を変える場合には、読み出し制御信号Ｃｔｌｏ＜ｎ＋１＞が出力されない場合があるため、このように２つの制御信号のＯＲ（論理和）を取り、リセットがかかることを保証する。
　回路構成としては、図１９に示す読み出し制御信号を用いて生成する回路が簡単でありメリットがある。一方、読み出し直後にリセットした場合は、リセット後、再度信号をサンプリングするまでに時間があり、この間に容量カップリングなどで蓄積されるノイズとなりうる電荷を考慮すると、直前にリセットすることが望ましい。この場合、図１７に示す書き込み制御信号を用いてリセット制御信号を生成することにメリットがある。
　（実施の形態３）
　本実施の形態３では、前記実施の形態２の図１３に示したアナログメモリ部２０５の他の構成について説明する。
　図２１は、図１３のアナログメモリ部２０５における回路構成の他例を示す説明図である。
　アナログメモリ部２０５は、図２１に示すように、オペアンプ１５０１およびスイッチ・容量部１５１０ａ，１５１０ｂ，・・・によって構成されている。また、スイッチ・容量部１５１０は、容量１５０２ｐ，１５０２ｎ、およびスイッチ１５０３ｐ，１５０３ｎ，１５０４ｐ，１５０４ｎ，１５０５ｐ，１５０５ｎ，１５０６ｐ，１５０６ｎ，１５０７ｐ，１５０７ｎから構成される。
　ここで、添え字のｐ，ｎは、差動回路のプラス側、マイナス側であることを示し、特に必要のない場合は省略する。実施の形態２の回路と比べ、完全差動化した回路構成であり、コモンモードの雑音に強いという特性を有する。差動信号Ｖｉｎｐ，Ｖｉｎｎは、作動信号の入力信号である。コモン電圧Ｖｃｍは、基準電圧である。
　スイッチ・容量部１５１０ａにおいて、スイッチ１５０４ｎ，１５０４ｐ，１５０５ｐ，１５０５ｎの一端には、コモン電圧Ｖｃｍが供給されるように接続されている。スイッチ１５０３ｐの一端には、作動信号Ｖｉｎｐが入力され、スイッチ１５０３ｎの一端には、作動信号Ｖｉｎｎが入力されるように接続されている。
　スイッチ１５０３ｐの他端には、スイッチ１５０７ｐの一端、スイッチ１５０５ｐの他端、および容量１５０２ｐの一端がそれぞれ接続されている。容量１５０２ｐの他端には、スイッチ１５０６ｐの一端、およびスイッチ１５０４ｐの他端がそれぞれ接続されている。スイッチ１５０５ｎの他端には、スイッチ１５０３ｎの他端、スイッチ１５０７ｎの一端、および容量１５０２ｎの一端がそれぞれ接続されている。容量１５０２ｎの他端には、スイッチ１５０４ｎの他端およびスイッチ１５０６ｎの一端が接続されている。
　スイッチ１５０６ｐの他端は、オペアンプ１５０１の一方の入力部に接続され、スイッチ１５０６ｎの他端は、オペアンプ１５０１の他方の入力部に接続されている。スイッチ１５０７ｐの他端には、オペアンプ１５０１の一方の出力部に接続されている。スイッチ１５０７ｎの他端には、オペアンプの他方の出力部に接続されている。
　オペアンプ１５０１の一方の出力部は、差動出力信号Ｖｏｕｔｐを出力する出力端子であり、該オペアンプ１５０１の他方の出力部は、差動出力信号Ｖｏｕｔｎを出力する出力端子である。
　なお、ここでは、スイッチ・容量部１５１０ａの接続関係について説明したが、他のスイッチ・容量部１５１０についても同様の接続関係となっている。
　図２２は、図２１のスイッチ・容量部１５１０におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。図２３は、図２１のスイッチ・容量部１５１０におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。図２４は、図２１のスイッチ・容量部１５１０におけるリセット時の等価回路の一例を示す説明図である。
　スイッチ・容量部１５１０のサンプル時には、スイッチ１５０３，１５０４がそれぞれオンとなり、スイッチ１５０５，１５０６，１５０７がそれぞれオフとなる。従って、容量１５０２は、差動信号Ｖｉｎｐ，Ｖｉｎｎとコモン電圧Ｖｃｍの間に接続される。
　サンプル時には、差動信号Ｖｉｎｐ，Ｖｉｎｎに対応する電荷が容量１５０２に蓄積される。ホールド時には、スイッチ１５０３，１５０４，１５０５がオフとなり、スイッチ１５０６，１５０７がオンとなる。
　容量１５０２とオペアンプ１５０１とによりフィードバック回路が構成され、サンプル時に容量１５０２に蓄積された電荷に対応する信号が、差動出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力される。また、容量に蓄積された信号をリセットする際には、スイッチ１５０４，１５０５がオンとなる。
　遅延時間は、容量にサンプリングするタイミングを決めるスイッチ１５０４の書き込み制御信号と、容量から出力するタイミングを決めるスイッチ１５０６およびスイッチ１５０７の読み出し制御信号の時間差で決まる。
　スイッチ１５０３およびスイッチ１５０４の動作制御信号としては、例えば前記実施の形態１にて示した書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，…を用いる。また、スイッチ１５０６およびスイッチ１５０７の動作制御信号としては、同じく前記実施の形態１にて示した読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，…を用いる。
　これら書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，…、および読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，…は、図３に示す書き込み８制御信号生成回路３０５および読み出し制御信号生成回路３０６にてそれぞれ生成する。
　また、ダイナミックに遅延時間を切り替える際には、前記実施の形態１と同様に、制御信号生成回路３０５および読み出し制御信号生成回路３０６に入力される制御信号Ｃｔｌｓ，Ｃｔｌｏを変えることにより、遅延時間を長くしたり、短くしたりする。
　このように、スイッチ・容量部１５１０を差動入力差動出力の回路とすることにより、アナログ入力信号を精度よくサンプリングし、遅延させることができ、また、コモンモードの雑音に強い回路とすることができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
　また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
１００　プローブ
１０１　サブアレイ
１０２　１素子回路
１０３　加算回路
１０４　バッファ
１０５　デジタル回路
１０６　本体装置
１０７　アナログフロントエンド回路
２０１　トランスデューサ
２０２　送受分離部
２０３　送信部
２０４　受信アナログフロントエンド部
２０５　アナログメモリ部
３０１　バッファ
３０２　スイッチ
３０３　容量
３０４　スイッチ
３０５　制御信号生成回路
３０６　制御信号生成回路
３０７　デコード回路
９０１　論理回路
９０２　ノンオーバラップバッファ
９０３　ＡＮＤ回路
９０４　ＮＯＲ回路
９０６　フリップフロップ
１００１　論理回路
１００２　ノンオーバラップバッファ
１００３　セレクタ
１００４　インバータ
１００５　ＮＯＲ回路
１００６　フリップフロップ
１１０１　オペアンプ
１１０２　スイッチ・容量部
１１０３　容量
１１０４　スイッチ
１１０５　スイッチ
１１０６　容量
１１０７　スイッチ
１１０８　スイッチ
１１０９　電荷加算部
１２０１　スイッチ
１２０２　インバータ遅延部
１２０３　ＯＲ回路
１２０４　ＡＮＤ回路
１２０５　ＯＲ回路
１５０１　オペアンプ
１５１０　スイッチ・容量部
１５０２　容量
１５０３　スイッチ
１５０４　スイッチ
１５０５　スイッチ
１５０６　スイッチ
１５０７　スイッチ

Claims (13)

  1. 　音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数のメモリ素子に蓄積し、前記メモリ素子に蓄積した前記電荷を順に出力する遅延部を有し、
    　前記遅延部は、前記電荷の蓄積時において、前記反射波の遅延時間を長くする第１の制御信号が入力された際に、予め設定された期間、２以上の前記メモリ素子に同じ電荷を蓄積する、あるいは前記電荷の出力時において、前記第１の制御信号が入力された際に、予め設定された期間、１つの前記メモリ素子に蓄積された電荷を出力する、超音波プローブ。
  2. 　請求項１記載の超音波プローブにおいて、
    　前記遅延部は、前記電荷の蓄積時において、前記反射波の遅延時間を短くする第２の制御信号が入力された際に、予め設定された期間、１つの前記メモリ素子に同一の前記電荷を蓄積する、あるいは前記電荷の出力時において、前記第２の制御信号が入力された際に、予め設定された期間、前記メモリ素子からの電荷を出力しない、超音波プローブ。
  3. 　超音波を送信し、音響インピーダンスの差異によって生じる前記超音波の反射波を受信する複数の送受信部を具備し、
    　前記送受信部は、前記反射波に対応する電圧レベルを蓄積し、蓄積した前記電圧レベルを順に出力する遅延部を備え、
    　前記遅延部は、
    　書き込み制御信号に基づいて、前記反射波に対応する電圧レベルを蓄積し、読み出し制御信号に基づいて、蓄積した前記電圧レベルを出力する電圧蓄積出力部と、
    　前記書き込み制御信号および前記読み出し制御信号を生成する制御信号生成部と、
    　を有し、
    　前記制御信号生成部は、遅延時間を可変する遅延時間制御信号が入力された際に、前記遅延時間制御信号に応じて、前記書き込み制御信号または前記読み出し制御信号の出力周期を可変して前記反射波を遅延させる遅延時間を可変する、超音波プローブ。
  4. 　請求項３記載の超音波プローブにおいて、
    　前記電圧蓄積出力部は、
    　前記反射波に対応する電圧レベルを蓄積する複数のメモリ素子と、
    　前記書き込み制御信号に基づいて、前記メモリ素子に前記電圧レベルを蓄積させる複数の第１のスイッチと、
    　前記読み出し制御信号に基づいて、前記メモリ素子に蓄積された前記電圧レベルを出力する複数の第２のスイッチと、
    　を有する、超音波プローブ。
  5. 　請求項４記載の超音波プローブにおいて、
    　前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第１の遅延時間制御信号を有し、
    　前記制御信号生成部は、前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、２以上の前記メモリ素子に同じ電圧レベルが蓄積させるように前記第１のスイッチを制御する前記書き込み制御信号を生成する、超音波プローブ。
  6. 　請求項４記載の超音波プローブにおいて、
    　前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第１の遅延時間制御信号を有し、
    　前記制御信号生成部は、前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子から出力される前記電圧レベルの出力期間を延長するように前記第２のスイッチを制御する前記読み出し制御信号を生成する、超音波プローブ。
  7. 　請求項４記載の超音波プローブにおいて、
    　前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第２の遅延時間制御信号を有し、
    　前記制御信号生成部は、前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子が前記電圧レベルを蓄積する期間を延長するように前記第１のスイッチを制御する前記書き込み制御信号を生成する、超音波プローブ。
  8. 　請求項４記載の超音波プローブにおいて、
    　前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第２の遅延時間制御信号を有し、
    　前記制御信号生成部は、前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１以上の前記メモリ素子から前記電圧レベルが出力されないように前記第２のスイッチを制御する前記読み出し制御信号を生成する、超音波プローブ。
  9. 　請求項３記載の超音波プローブにおいて、
    　前記電圧蓄積出力部に入力される前記反射波は、差動入力信号であり、
    　前記電圧蓄積出力部は、
    　前記差動入力信号の電圧レベルを蓄積する複数のメモリ素子と、
    　前記書き込み制御信号に基づいて、前記差動入力信号の電圧レベルを前記メモリ素子に蓄積させる複数の第１のスイッチ部と、
    　前記読み出し制御信号に基づいて、前記メモリ素子が蓄積した前記電圧レベルを出力する第２のスイッチ部と、
    　前記第２のスイッチ部から出力される前記電圧レベルに対応する信号を出力するオペアンプと、
    　を有する、超音波プローブ。
  10. 　請求項９記載の超音波プローブにおいて、
    　前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第１の遅延時間制御信号を有し、
    　前記制御信号生成部は、前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、２以上の前記メモリ素子に同じ電圧レベルが蓄積させるように前記第１のスイッチ部を制御する前記読み出し制御信号を生成する、または前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子から出力される前記電圧レベルの出力期間を延長するように前記第２のスイッチ部を制御する前記読み出し制御信号を生成する、超音波プローブ。
  11. 　請求項９記載の超音波プローブにおいて、
    　前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第２の遅延時間制御信号を有し、
    　前記制御信号生成部は、前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子が前記電圧レベルを蓄積する期間を延長するように前記第１のスイッチ部を制御する前記書き込み制御信号を生成する、または前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１以上の前記メモリ素子から前記電圧レベルが出力されないように前記第２のスイッチ部を制御する前記読み出し制御信号を生成する、超音波プローブ。
  12. 　請求項９記載の超音波プローブにおいて、
    　さらに、前記電圧蓄積出力部は、前記メモリ素子に前記電圧レベルが蓄積される前に、前記メモリ素子をリセットするリセットスイッチを有する、超音波プローブ。
  13. 　請求項１～１２のいずれか１項に記載の超音波プローブを有する、超音波撮像装置。
PCT/JP2014/054756 2014-02-26 2014-02-26 超音波プローブおよびそれを用いた超音波撮像装置 WO2015128974A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201480076530.2A CN106061395B (zh) 2014-02-26 2014-02-26 超声波探头以及使用该超声波探头的超声波摄像装置
US15/121,418 US10613206B2 (en) 2014-02-26 2014-02-26 Ultrasound probe and ultrasound imaging apparatus using the same
PCT/JP2014/054756 WO2015128974A1 (ja) 2014-02-26 2014-02-26 超音波プローブおよびそれを用いた超音波撮像装置
JP2016504919A JP6205481B2 (ja) 2014-02-26 2014-02-26 超音波プローブおよびそれを用いた超音波撮像装置
EP14883577.0A EP3111849B1 (en) 2014-02-26 2014-02-26 Ultrasonic probe and ultrasonic imaging device using same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/054756 WO2015128974A1 (ja) 2014-02-26 2014-02-26 超音波プローブおよびそれを用いた超音波撮像装置

Publications (1)

Publication Number Publication Date
WO2015128974A1 true WO2015128974A1 (ja) 2015-09-03

Family

ID=54008343

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/054756 WO2015128974A1 (ja) 2014-02-26 2014-02-26 超音波プローブおよびそれを用いた超音波撮像装置

Country Status (5)

Country Link
US (1) US10613206B2 (ja)
EP (1) EP3111849B1 (ja)
JP (1) JP6205481B2 (ja)
CN (1) CN106061395B (ja)
WO (1) WO2015128974A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3151033A1 (en) * 2015-09-30 2017-04-05 Samsung Medison Co., Ltd. Ultrasound apparatus and operating method thereof
KR20170096421A (ko) * 2016-02-16 2017-08-24 삼성메디슨 주식회사 빔포밍을 수행하는 방법 및 빔포머.
JP2018075182A (ja) * 2016-11-09 2018-05-17 株式会社日立製作所 アナログ加算回路、それを用いた超音波探触子、および超音波診断装置
JP2018121807A (ja) * 2017-01-31 2018-08-09 株式会社日立製作所 超音波振動子を用いた送受信方法、超音波探触子および超音波診断装置
JP2019526352A (ja) * 2016-09-02 2019-09-19 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． 乗算器を含まないｆｉｒフィルタを使用したデジタルマイクロビーム形成器を含む超音波プローブ
JP2020010874A (ja) * 2018-07-19 2020-01-23 株式会社日立製作所 超音波診断装置及び電子回路
JP2021016462A (ja) * 2019-07-18 2021-02-15 キヤノンメディカルシステムズ株式会社 超音波プローブ及び超音波診断装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3435116A1 (en) * 2017-07-24 2019-01-30 Koninklijke Philips N.V. An ultrasound probe and processing method
JP7098461B2 (ja) 2018-07-19 2022-07-11 富士フイルムヘルスケア株式会社 超音波診断装置及び超音波プローブ
KR20210074292A (ko) * 2018-10-11 2021-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 측정 장치
US11067544B2 (en) * 2018-10-31 2021-07-20 Texas Instruments Incorporated Switched capacitor delay line
KR20210122594A (ko) * 2020-04-01 2021-10-12 삼성메디슨 주식회사 아날로그 빔포머, 그 제어 방법, 및 초음파 영상 장치
KR20230046355A (ko) * 2021-09-29 2023-04-06 삼성전자주식회사 고 분해능 위상 보정 회로 및 위상 보간 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08505556A (ja) * 1993-03-26 1996-06-18 シーメンス メディカル システムズ インコーポレイテッド 部分的なビーム形成
JPH10127629A (ja) * 1996-11-01 1998-05-19 Fuji Electric Co Ltd 超音波診断装置
WO2006035588A1 (ja) * 2004-09-29 2006-04-06 Matsushita Electric Industrial Co., Ltd. 超音波診断装置
JP2012152432A (ja) * 2011-01-27 2012-08-16 Toshiba Corp 超音波プローブ及び超音波診断装置
JP2013106931A (ja) * 2011-10-26 2013-06-06 Ge Medical Systems Global Technology Co Llc 受信回路、超音波プローブ及び超音波画像表示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6500120B1 (en) * 2001-07-31 2002-12-31 Koninklijke Philips Electronics N.V. Beamforming system using analog random access memory
WO2004064620A2 (en) * 2003-01-14 2004-08-05 University Of Virginia Patent Foundation Ultrasonic transducer drive
CN101416070B (zh) 2006-03-01 2012-03-21 皇家飞利浦电子股份有限公司 具有可变面片边界的线性阵列超声换能器
US20120197130A1 (en) 2011-01-28 2012-08-02 Shinichi Amemiya Receiving circuit, ultrasonic probe, and ultrasonic image displaying apparatus
JP6043867B2 (ja) * 2013-03-28 2016-12-14 株式会社日立製作所 超音波撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08505556A (ja) * 1993-03-26 1996-06-18 シーメンス メディカル システムズ インコーポレイテッド 部分的なビーム形成
JPH10127629A (ja) * 1996-11-01 1998-05-19 Fuji Electric Co Ltd 超音波診断装置
WO2006035588A1 (ja) * 2004-09-29 2006-04-06 Matsushita Electric Industrial Co., Ltd. 超音波診断装置
JP2012152432A (ja) * 2011-01-27 2012-08-16 Toshiba Corp 超音波プローブ及び超音波診断装置
JP2013106931A (ja) * 2011-10-26 2013-06-06 Ge Medical Systems Global Technology Co Llc 受信回路、超音波プローブ及び超音波画像表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3111849A4 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170038354A (ko) * 2015-09-30 2017-04-07 삼성메디슨 주식회사 초음파 장치 및 그 동작 방법
EP3151033A1 (en) * 2015-09-30 2017-04-05 Samsung Medison Co., Ltd. Ultrasound apparatus and operating method thereof
US10514450B2 (en) 2015-09-30 2019-12-24 Samsung Medison Co., Ltd. Ultrasound apparatus and operating method thereof
KR102519426B1 (ko) 2015-09-30 2023-04-10 삼성메디슨 주식회사 초음파 장치 및 그 동작 방법
KR20170096421A (ko) * 2016-02-16 2017-08-24 삼성메디슨 주식회사 빔포밍을 수행하는 방법 및 빔포머.
KR102605151B1 (ko) * 2016-02-16 2023-11-23 삼성메디슨 주식회사 빔포밍을 수행하는 방법 및 빔포머.
JP7239464B2 (ja) 2016-09-02 2023-03-14 コーニンクレッカ フィリップス エヌ ヴェ 乗算器を含まないｆｉｒフィルタを使用したデジタルマイクロビーム形成器を含む超音波プローブ
JP2019526352A (ja) * 2016-09-02 2019-09-19 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． 乗算器を含まないｆｉｒフィルタを使用したデジタルマイクロビーム形成器を含む超音波プローブ
JP2018075182A (ja) * 2016-11-09 2018-05-17 株式会社日立製作所 アナログ加算回路、それを用いた超音波探触子、および超音波診断装置
JP2018121807A (ja) * 2017-01-31 2018-08-09 株式会社日立製作所 超音波振動子を用いた送受信方法、超音波探触子および超音波診断装置
JP7008591B2 (ja) 2018-07-19 2022-01-25 富士フイルムヘルスケア株式会社 超音波診断装置及び電子回路
JP2020010874A (ja) * 2018-07-19 2020-01-23 株式会社日立製作所 超音波診断装置及び電子回路
JP2021016462A (ja) * 2019-07-18 2021-02-15 キヤノンメディカルシステムズ株式会社 超音波プローブ及び超音波診断装置
JP7313944B2 (ja) 2019-07-18 2023-07-25 キヤノンメディカルシステムズ株式会社 超音波プローブ及び超音波診断装置

Also Published As

Publication number Publication date
EP3111849B1 (en) 2021-06-23
EP3111849A4 (en) 2018-03-07
JPWO2015128974A1 (ja) 2017-03-30
CN106061395B (zh) 2019-03-01
US10613206B2 (en) 2020-04-07
CN106061395A (zh) 2016-10-26
US20160363657A1 (en) 2016-12-15
EP3111849A1 (en) 2017-01-04
JP6205481B2 (ja) 2017-09-27

Similar Documents

Publication Publication Date Title
JP6205481B2 (ja) 超音波プローブおよびそれを用いた超音波撮像装置
JP6043867B2 (ja) 超音波撮像装置
US20200249334A1 (en) Systems and methods for ultrasound beamforming
CN107110826B (zh) 基于模拟随机访问存储器阵列的超声波束形成系统和方法
US20190361102A1 (en) Delay and apodization control interface for ultrasound beamformer
EP2482095A2 (en) Receiving circuit for an ultrasonic imaging probe
US20090045994A1 (en) Multiple mode digitization system for a non-destructive inspection instrument
JP6423543B2 (ja) 超音波探触子および超音波診断装置
JP4557575B2 (ja) 超音波診断装置
Yu et al. Ultrasound beamformer using pipeline-operated S/H delay stages and charge-mode summation
US20100036251A1 (en) Delay adjustment module and ultrasonic receiving beam forming apparatus
JP6805008B2 (ja) 超音波振動子を用いた送受信方法、超音波探触子および超音波診断装置
WO2016151705A1 (ja) 超音波信号受信回路、装置、および、超音波撮像装置
JP6734180B2 (ja) アナログ加算回路、それを用いた超音波探触子、および超音波診断装置
JP4980688B2 (ja) 超音波診断装置
JP2631662B2 (ja) 超音波受波整相回路
WO2016132478A1 (ja) 超音波探触子及びこれを接続する超音波診断装置
JPH04161878A (ja) 可変遅延回路
JP5653125B2 (ja) 被検体情報取得装置
Kim et al. Time-interleaved sample clock generator for ultrasound beamformer application
KR20190051162A (ko) 초음파 영상장치의 아날로그 빔포머
JPH0696017B2 (ja) 超音波診断装置
JPH0771559B2 (ja) 超音波診断装置
JPS61262657A (ja) 超音波受波整相回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14883577

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016504919

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15121418

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2014883577

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2014883577

Country of ref document: EP