JP7239464B2 - 乗算器を含まないｆｉｒフィルタを使用したデジタルマイクロビーム形成器を含む超音波プローブ - Google Patents

Description

本発明は、医療診断超音波システムに関し、特に、デジタルマイクロビーム形成器を含む超音波プローブに関する。

超音波アレイトランスデューサは、ビーム形成器を使用して、トランスデューサアレイの素子から受信された超音波エコー信号を送信し、適切に遅延させ、かつ加算する。遅延は、ビーム形成器により形成されるビームの方向（操舵）及び焦点深度を考慮して選択される。各素子から受信された信号がビーム形成器のチャンネルにより適切に遅延された後、遅延された信号が組み合わされて、適切に操舵及び合焦されたコヒーレントエコー信号のビームが形成される。超音波ビーム送信中、個々の素子の作動の時点は、送信ビームを操舵し、合焦させる受信遅延の相補的部分である。遅延の選択は、アレイ素子のジオメトリ、及びビームにより検査される像フィールドのジオメトリから決定可能なことが知られている。

従来の超音波システムにおいて、アレイトランスデューサは、像形成中に患者の体に触れて配置されるプローブ内に位置し、調整素子、スイッチ、及び増幅デバイスなどのいくつかの電子コンポーネントを含む。遅延及び信号の組み合わせは、超音波システムメインフレームに含まれるビーム形成器により実行され、プローブはケーブルにより超音波システムメインフレームに接続される。

アレイトランスデューサ及びビーム形成器のための前述のシステムアーキテクチャは、大多数の一次元（１Ｄ）トランスデューサアレイに対してまさしく十分でありトランスデューサ素子の数及びビーム形成器チャンネルの数は概ね同じである。トランスデューサ素子の数がビーム形成器チャンネルの数より多いとき、一般的に多重化が使用され、トランスデューサの素子の総数の部分集合のみが、任意の時点でビーム形成器に接続され得る。１Ｄアレイにおける素子の数は、１００未満から数百に及ぶことがあり、一般的なビーム形成器は、１２８個のビーム形成器チャンネルを有する。このシステムアーキテクチャの解決策は、二次元及び三次元（３Ｄ）像形成のための二次元（２Ｄ）アレイトランスデューサの出現に伴って支持できなくなった。それは、２Ｄアレイトランスデューサがボリュメトリック領域にわたり方位角と仰角との両方においビームを操舵及び合焦させるからである。このビーム形成に必要なトランスデューサ素子の数は、通常、数千である。従って、本問題の最も重要な点は、ビーム形成器が位置するシステムメインフレームにプローブを接続するケーブルとなる。たとえ最良の伝導フィラメントの数千の伝導体のケーブルであっても、厚くて扱い難くなるので、プローブの操作を不可能ではないとしても煩わしいものにする。

この問題に対する解決策は、米国特許第５，２２９，９３３号（Ｌａｒｓｏｎ，ＩＩＩ）において説明されているように、プローブ自体におけるビーム形成のうちの少なくともいくつかを実行することである。この特許に示される超音波システムでは、ビーム形成は、プローブとシステムメインフレームとの間で仕切られる。素子のグループの初期ビーム形成は、部分的にビーム形成された加算結果が生成されるマイクロビーム形成器として知られるマイクロ回路によりプローブ内において行われる。トランスデューサ素子の数より少ない数のこれらの部分的にビーム形成された加算結果が、相応の寸法のケーブルを通してシステムメインフレームに結合され、システムメインフレームにおいてビーム形成処理が完了となり、最終的なビームが生成される。プローブ内における部分的ビーム形成は、アレイトランスデューサに装着されたマイクロ電子機器の形態のマイクロビーム形成器において、Ｌａｒｓｏｎ，ＩＩＩがグループ内プロセッサと呼ぶものにより行われる。米国特許第５，９９７，４７９号（Ｓａｖｏｒｄら）、米国特許第６，０１３，０３２号（Ｓａｖｏｒｄ）、米国特許第６，１２６，６０２号（Ｓａｖｏｒｄら）、及び米国特許第６，３７５，６１７号（Ｆｒａｓｅｒ）も参照されたい。トランスデューサアレイの何千もの素子とマイクロビーム形成器との間における何千もの接続が、小さな寸法のマイクロ回路及びアレイピッチにおいて実現されるとともに、マイクロビーム形成器とシステムメインフレームのビーム形成器との間における多くのより少ないケーブル接続が、前の従来のケーブル技術により実現される。米国特許第７，８２１，１８０号（Ｋｕｎｋｅｌ，ＩＩＩ）及び米国特許第７，９２７，２８０号（Ｄａｖｉｄｓｅｎ）に示される湾曲したアレイなどの、様々な平面のアレイ形式や湾曲したアレイ形式がマイクロビーム形成器とともに使用され得る。マイクロビーム形成器は、また、一次元アレイとともに、及び一次元アレイとして動作するようにされた２Ｄアレイとともに使用され得る。例えば米国特許第７，０３７，２６４号（Ｐｏｌａｎｄ）を参照されたい。

現在、長年にわたって超音波システムにおけるビーム形成がデジタルで行われている。受信された信号は、クロックトシフトレジスタにより、又はランダムアクセスメモリでの一時記憶の時間により遅延され、遅延された信号はデジタル加算装置により加算される。デジタルビーム形成は、ＦＰＧＡ（フィールドプログラム可能ゲートアレイ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）などの回路において、又はマイクロプロセッサにおけるソフトウェア命令により実行され得る。しかし、デジタルでビーム形成を実行するためには、受信された信号は、まず、アナログ・デジタルコンバータによりデジタル化されなければならない。現在の市販のマイクロビーム形成器を含む超音波プローブでは、部分的加算信号は、マイクロビーム形成器において、受信されたエコー信号に対してそれらの本来のアナログ領域で演算することにより形成される。アナログ部分的加算信号はプローブケーブルを通してシステムメインフレームに結合され、システムメインフレームにおいて、アナログ部分的加算信号がデジタル化され、ビーム形成がデジタルドメインにおいて完了となる。最近、ビーム形成技術は、Ｐｈｉｌｉｐｓ ＨｅａｌｔｈｃａｒｅのＬｕｍｉｆｙ（商標）超音波製品のＬ１２－４リニア及びＣ５－２湾曲アレイプローブにおいてさらに統合されている。デジタル化及びデジタルビーム形成は、信号検出及びスキャン変換による像形成と同様に、プローブのハンドル内に位置するマイクロ回路により実行される。しかし、これらのプローブは、３Ｄ像形成のための２Ｄアレイプローブのトランスデューサ素子よりはるかに少ないトランスデューサ素子を含む１Ｄ（一次元）アレイトランスデューサを使用する。１Ｄアレイ（二次元像形成）プローブ及び２Ｄアレイ（三次元像形成）プローブのいずれの場合にも、ビーム形成回路全体がプローブ内に位置することが望ましい。

ビーム形成回路のすべてをプローブ内に統合するときに解決されなければならない問題は、マイクロ回路による電力消費に起因する。この問題は、回路からの熱放散である。スキャニング中、プローブは超音波検査技師の手によって保持されるので、プローブの内部回路により生成された熱のすべてが、プローブに触れると温かく感じさせることになる。場合によっては、プローブハンドルは、触れると不快なほど熱く感じることがあり、これは防止されなければならない問題である。米国特許出願公開第２０１４／００５８２７０号（Ｄａｖｉｄｓｅｎら）及び米国特許出願公開第２０１５／００９９９７８号（Ｄａｖｉｄｓｅｎら）において説明されているものなど、プローブから熱を伝導・除去し、結果的に熱がユーザから消散する能動的なシステムに加えて、受動的なプローブ冷却装置が考案された。しかし、このような装置は、コストを大幅に上げ、プローブ及びプローブのケーブルの複雑さを増大させる。マイクロ回路による電力消費がより少ないはるかに簡単な手法により、このような装置を避けることが望ましい。

本発明の原理により、超音波プローブにおいてデジタルビーム形成を実行するマイクロビーム形成器回路が説明される。エコーデータサンプリングレートより高い分解能におけるサブサンプル遅延が、デジタル有限インパルス応答（ＦＩＲ：ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）フィルタにより提供される。低電力性能及び回路パッケージング効率は、フィルタにおけるデジタル乗算器を不要とするシフト及び加算技術により、ＦＩＲにおいて信号を重み付けすることにより実現される。これは、マイクロビーム形成器が３ワット以下の最大供給電力量内で動作することを可能にし、これにより、プローブ内における過剰な発熱を防ぐことができる。

本発明の原理により構築された超音波像形成システムをブロック図の形態で示す図である。 ディスプレイデバイスとしてのポータブルコンピュータに結合された本発明の超音波プローブのマイクロビーム形成回路及びトランスデューサアレイをブロック図の形態で示す図である。 図２におけるマイクロビーム形成器のアナログＡＳＩＣのコンポーネントをブロック図の形態で示す図である。 図３におけるアナログＡＳＩＣのアナログ受信遅延の回路図である。 図３におけるデジタルＡＤＣ及びビーム形成ＡＳＩＣのコンポーネントをブロック図の形態で示す図である。 図５のデジタルＡＳＩＣにおける使用に適した逐次近似アナログ・デジタルコンバータをブロック図の形態で示す図である。 図５におけるデジタルＡＳＩＣの１つのチャンネルのデジタル遅延、遅延制御、及び加算回路を示す図である。 図５に示すデジタルＡＳＩＣにおけるサブサンプル遅延のために使用されるデジタルＦＩＲ（有限インパルス応答）フィルタを示す図である。 図７に示すサブサンプル遅延ＦＩＲにより生成された異なる遅延を伴うエコー信号波形を示す図である。

まず図１を参照すると、本発明の原理により構築された超音波システムがブロック図の形態で示される。プローブ１０は、平面であるか、又はこの例において示されるように湾曲したものである二次元アレイトランスデューサ１２を含む。トランスデューサは、ＣＭＵＴ（マイクロマシニング加工された静電容量型超音波トランスデューサ：ｃａｐａｃｉｔｉｖｅ ｍｉｃｒｏ－ｍａｃｈｉｎｅｄ ｕｌｔｒａｓｏｎｉｃ ｔｒａｎｓｄｕｃｅｒ）又はＰＶＤＦなどのＭＵＴデバイスから形成されるが、好ましくは、ＰＺＴなどの圧電セラミック材料から形成される。アレイの素子は、トランスデューサアレイの後方においてプローブ内に位置するデジタルマイクロビーム形成器１４に結合される。マイクロビーム形成器は、２Ｄアレイトランスデューサ１２の素子に結合されたビーム形成チャンネルを含むプローブ内に位置する集積回路である。マイクロビーム形成器は、アレイの素子の各グループ（パッチ）の素子にタイミング制御された送信パルスを印加して、所望の方向に、またアレイの前における像フィールド内の所望の焦点にビームを送信する。仰角の次元における送信ビームのプロファイルは、点焦点、平面波、又は任意の中間のビームプロファイルを示し得る。送信されたビームから細胞及び組織により返されたエコーは、アレイ素子により受信され、マイクロビーム形成器１４のチャンネルに結合され、マイクロビーム形成器１４においてアナログエコー信号が個々に遅延させられる。トランスデューサ素子の隣接したパッチからの遅延された信号は、組み合わされてパッチに対する部分的加算信号を形成する。以下でより完全に説明されるマイクロビーム形成器のアナログセクションでは、組み合わせることが、パッチの素子からの遅延された信号を共通バスに結合することにより行われ、加算回路を不要とする。次に、アナログエコー信号がデジタル化され、デジタルＡＳＩＣ（特定用途向け集積回路：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）によりデジタル形式でさらにビーム形成される。各パッチのビーム形成されたデジタル信号は、ケーブル１６により超音波システムにおけるシステムビーム形成器２２に結合され、システムビーム形成器２２においてビーム形成処理が完了となる。代替的に、好ましい実施態様において、ビーム形成のすべてがプローブ内のマイクロビーム形成器により実行され、完全にビーム形成されたデジタル信号がシステムメインフレームに結合される。ビーム形成されたデジタル信号は、ベースバンド検出、高調波分離、フィルタ処理、ドップラー処理、及び像形成のためのスキャン変換などの動作を実行する信号及び像プロセッサ２４により、像を形成するために使用される。信号及び像プロセッサ２４は、像ディスプレイ３０における表示のために２Ｄ又は３Ｄ像を生成する。信号及び像プロセッサは、電子ハードウェアコンポーネント、ソフトウェアにより制御されるハードウェア、又は像処理アルゴリズムを実行するマイクロプロセッサを備える。信号及び像プロセッサは、通常、スキャンコンバータなど、受信されたエコーデータを所望の表示形式の像のための像データへと処理する特殊なハードウェア又はソフトウェアをさらに含む。

プローブ選択、ビーム操舵及び合焦、並びに信号及び像処理などの超音波システムパラメータの制御は、以下でより完全に説明されるように、システムの様々なモジュール及びプローブ１０内のマイクロビーム形成器に結合されたシステム制御装置２６の制御下で行われる。システム制御装置は、ＡＳＩＣ回路又はマイクロプロセッサ回路、及び、ＲＡＭ、ＲＯＭ、又はディスクドライブなどのソフトウェアデータ記憶デバイスにより形成される。プローブ１０の場合、この制御情報のうちのいくつかが、ケーブル１６のデータ線を通してシステムメインフレームからマイクロビーム形成器に提供され、特定のスキャニング手順のために必要とされる通り、トランスデューサアレイの動作のためにマイクロビーム形成器を調整する。ユーザは、制御パネル２０によりこれらの動作パラメータを制御する。

図２は、８×８パッチとして構成された６４個の素子の１２８個のグループにおいて動作するようにされた８１９２個のトランスデューサ素子を含む２Ｄ（二次元）マトリックスアレイトランスデューサ１０１を動作させる超音波プローブ１０６におけるデジタルマイクロビーム形成器を示す。図示された実施形態におけるマイクロビーム形成器は、２つのアナログＡＳＩＣ１０２を備え、各々が、マトリックスアレイ１０１の素子の半分に結合される。アナログＡＳＩＣは、以下でより完全に説明される通り、送信回路、送信／受信（Ｔ／Ｒ）スイッチ、前置増幅用増幅器、及びアナログ遅延を含む。アナログＡＳＩＣ１０２は、低電力アナログ・デジタルコンバータ及びデジタルビーム形成回路を含むマイクロビーム形成器の４つのデジタルＡＳＩＣ１０３に結合される。ＦＰＧＡ１０４は、本例においてラップトップコンピュータ１０８として示される制御及びディスプレイデバイスを動作させるユーザから制御データを受信する。制御及びディスプレイデバイスは、代替的に、カート搭載型超音波システム、タブレットコンピュータ、ＰＤＡ、スマートフォン、又はディスプレイ及びユーザインターフェースを含む同様のデジタルデバイスであり得る。ＦＰＧＡは、マイクロビーム形成器ＡＳＩＣに結合されて、超音波送信及び受信ビーム形成のための制御情報を提供し、さらに、ＲＡＭ（ランダムアクセスメモリ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）１１０にデータを記憶し、ＵＳＢ制御装置１０５及びスイッチング電源１０９を管理する。ＲＡＭ１１０は、プローブの予測されるスキャニングモードの各々に必要な制御データのすべてを記憶する。例えば、ＲＡＭ１１０は、ＲＡＭにデジタルエコー信号を書き込む書き込みアドレス制御装置に結合されるとともに、複数の読み出しアドレス制御装置に結合され、各々が、異なるデジタルマルチラインエコー信号に対する遅延されたデジタルエコー信号の読み出しを制御するように適用される。これらの回路のすべてが、熱くない手持ち式プローブを維持するために、この例においては３．０ワットである選択された最大供給電力量に従って動作しなければならない。図２に示されるマイクロビーム形成器回路の例示的な最大供給電力量が、次の表１に示される。

この最大供給電力量は、マイクロビーム形成器回路全体、マイクロビーム形成器回路の制御ＦＰＧＡ、電源、及びＵＳＢ制御装置が、３．０ワットの電力割り当て量内で動作することにより、プローブにおいて非常に少量の熱しか生成しないことを示す。アナログＡＳＩＣ１０２は、デジタルＡＳＩＣにおける１２８個のＡＤＣに対する１２８個の入力信号である、各６４個の素子の１２８個のパッチから１２８個の部分的加算アナログ信号を生成する。従って、マイクロビーム形成器は、１２８チャンネルデジタルビーム形成器とみなされる。チャンネル数により電力割り当て量を除算することは、マイクロビーム形成器がチャンネル当たり約２３ミリワットしか消費しないことを示す。さらに、好ましい実施形態における各デジタルチャンネルは、高フレームレートデジタル像形成のために８個のマルチラインを生成し、これはマルチラインスキャンライン当たりわずか約３ミリワットの電力消費である。

従って、本発明の超音波プローブは、複数のデジタルチャンネルを提供し、単一のマルチラインスキャンライン当たりの電力消費は、３ミリワットという低いものとなり得る。各デジタルチャンネルが４つのマルチラインを生成する別の一実施形態では、電力消費はマルチラインスキャンライン当たり約６ミリワット以下である。

図２で示される実施形態において、マトリックスアレイトランスデューサ１０１の音響素子は、フリップチップ型相互接続体におけるアナログＡＳＩＣ１０２の素子パッドに直接接続される。制御及びグループ出力信号は、アナログＡＳＩＣとマイクロビーム形成器の他方のコンポーネントとの間において、可撓性の相互接続体（例えば可撓性回路）を通して他のプローブ回路を含むプリント回路基板まで接続される。積層されたシリコンダイ、セラミックス回路、又はマルチチップモジュールなどの他の相互接続技術も使用される。各アナログＡＳＩＣは、デジタルＡＳＩＣのうちの２つのデジタルＡＳＩＣのチャンネル入力（ＣＨ）に素子の６４個のパッチの部分的にビーム形成されたアナログ信号を伝える６４個のチャンネルライン出力（ＣＨＡＮＮＥＬ）を含む。従って、各デジタルＡＳＩＣは、部分的加算信号の３２個のチャンネルを処理する。ＦＰＧＡ１０４は、アナログＡＳＩＣに対して、そのμＢＦ ＡＳＩＣ制御バスから、アナログＡＳＩＣ１０２の制御インターフェース入力に制御データを供給する。ＦＰＧＡは、クロック（ＣＬＫ）信号に加えて、アドレス及びデータバスを通して、それぞれデジタルＡＳＩＣ１０３にデジタルアドレスデータ及び制御データを供給する。デジタルビーム形成された出力信号は、完全に加算されたデジタルエコー信号が最後のＡＳＩＣからＦＰＧＡの受信ビームデータ入力に印加されるまで、ＡＳＩＣからＡＳＩＣへと接続されたＢＥＡＭ＿ＩＮ及びＢＥＡＭ＿ＯＵＴバスを使用して、１つのデジタルＡＳＩＣから次へと伝搬及び加算される。ＦＰＧＡは、ＵＳＢ制御装置１０５に完全にビーム形成された出力信号を印加し、次に、ＵＳＢ制御装置１０５が、ＵＳＢケーブル１０７を通してユーザ制御及びディスプレイシステム１０８に対し、デジタルエコー信号をシリアルデータとして送信する。ＨＤＭＩ（登録商標）又はＥｔｈｅｒｎｅｔ（登録商標）などの他の高速デジタルインターフェースも使用され得る。適切なＵＳＢ制御装置は、Ｓａｎ Ｊｏｓｅ、ＣａｌｉｆｏｒｎｉａのＣｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒから入手可能なＦＸ３．０ｓ制御装置である。マイクロビーム形成器のすべてのＩＣの電力入力に対し必要な電力を印加するスイッチング電源１０９が示される。

図３は、アナログＡＳＩＣ１０２の１つのチャンネル３００のコンポーネントを示す。図示されている実施形態において、各アナログＡＳＩＣは、マトリックスアレイ１０１の４０９６個の素子に接続された４０９６個のアナログチャンネルのためのコンポーネントを含む。送信データ（Ｔｘ Ｄａｔａ）は、ＦＰＧＡ１０４から送信パルス生成器３０２により受信される。ＦＰＧＡは、システム制御装置２６から以前に受信されたコマンドに応答して、所望の送信／受信シーケンスのためにＲＡＭメモリ１１０からこのデータにアクセスし、システム制御装置２６自体は、ユーザインターフェース２０においてユーザにより入力された像形成選択に応答して作動する。Ｔｘ Ｄａｔａは、パルス幅、時間マーカーに対する送信遅延、及びパルスカウントなどの送信パルスのパラメータを制御する。Ｔｘ Ｄａｔａは、送信パルス事象の所望のシーケンスを実現することにより応答する送信パルス生成器３０２にクロックに基づいて入力される。送信パルスシーケンスは、送信イネーブル信号（Ｔｘ Ｅｎａｂｌｅ）のタイミングで高電圧送信器３０４の入力に印加される。送信／受信（Ｔ／Ｒ）スイッチ３０６が、図面に示されているように送信器をトランスデューサ素子に結合するように設定されたとき、高電圧送信器３０４が高電圧送信波形を使用してマトリックスアレイの素子１０１ｎを駆動する。対象者内への波形の送信後、受信された音響エコーに応答して変換された電気信号が前置増幅器６８（前置増幅用増幅器とも呼ばれる）の入力に結合されるように、Ｔ／Ｒスイッチ３０６が他方の位置に設定される。受信イネーブル信号（Ｒｘ Ｅｎａｂｌｅ）は、エコー信号受信の期間中、前置増幅器を有効化する。前置増幅器６８の利得は、エコー受信の期間中、高められ、対象者の次第に大きくなる深さから受信された信号にＴＧＣ利得特性を提供する。利得は、複数のスイッチング可能な並列インピーダンスとして集積回路形態で実現された制御可能なフィードバックインピーダンス３１０によりデジタルで調節される。並列インピーダンスのデジタル制御された、より多くのスイッチが閉じるにつれて、より多くのインピーダンスが並列に結合され、前置増幅器のフィードバックインピーダンス３１０が減少する。例えば、米国特許出願された出願人整理番号２０１６ＰＦ００６０４（Ｆｒｅｅｍａｎら）を参照されたい。増幅されたアナログエコー信号はアナログ受信遅延回路３２０に結合され、アナログ受信遅延回路３２０は、アナログビーム形成のためのパッチの他の素子のチャンネルにより他のエコー信号に適用された遅延との関連で、受信されたエコー信号を遅延させる。適用された遅延は、ＦＰＧＡ１０４から受信された遅延データ（Ｄｅｌａｙ Ｄａｔａ）により制御される。遅延されたエコー信号は、図にＣｈａｎｎｅｌ Ｏｕｔとして示されるように、パッチの他のアナログ信号とともに加算ノードに印加され、加算ノードにおいて、エコー信号がパッチ加算アナログ信号の形態で加算される。２Ｄアレイに対する好ましい実施形態では、各６４個の素子の１２８個のパッチから部分的加算信号を生成する１２８個の加算ノードが存在する。これらの１２８個の部分的加算信号は、マルチラインデジタルビーム形成を実行するデジタルＡＳＩＣ１０３のための入力信号である。

図４は、アナログ受信遅延回路３２０の集積回路の実施形態を示す。回路３２０は、容量性回路であり、スイッチ６５の閉鎖によりトランスデューサ素子１０１ｎによって生成された信号をサンプリングし、回路のコンデンサ６２にサンプルを記憶させ、次に、意図される遅延を規定する後の時点で、スイッチ６２の閉鎖によりサンプル結果がコンデンサから読み出される。この手法により遅延された信号は、次に、出力バッファ７４によりパッチ加算ノードに結合され、パッチ加算ノードにおいて、遅延された信号がパッチの他の６３個の素子からのアナログ信号と加算される。信号がコンデンサ６２_１、６２_２、…６２_Ｍに記憶される時点は、書き込み制御装置６４及び読み出し制御装置６６の動作により決定される。書き込み制御装置は、スイッチ６５_１、６５_２、…６５_Ｍのうちの１つの閉鎖を決定するポインター回路であり、スイッチ６５_１、６５_２、…６５_Ｍのうちの１つの一時的な閉鎖が、前置増幅器６８の出力においてトランスデューサ１０１ｎの信号をサンプリングし、コンデンサにサンプルを記憶させる。スイッチがコンデンサに１つのサンプルを「書き込んだ」後、書き込み制御装置が、別のスイッチ６５を閉じて、別のコンデンサ６２に信号の別のサンプルを記憶させる。従って、書き込み制御装置は、エコー受信の期間中、トランスデューサ素子１０１ｎにより受信された信号の複数のサンプルを迅速に連続して記憶させる。サンプルが獲得される周波数は、受信周波数帯に対するナイキストレートを上回り、通常、このレートを十分に上回る。読み出し制御装置６６は、所望の遅延期間にわたって信号サンプルがコンデンサに記憶された後に、記憶された信号サンプルを読み出すことと同様の手法で動作するポインター回路である。読み出し制御装置は、スイッチ６７のうちの１つを閉じ、記憶された信号サンプルを出力バッファ７４に結合し、出力バッファ７４から信号サンプルがさらなる処理のために利用可能となる。迅速な連続動作において、サンプリングされた信号のシーケンスがコンデンサ６２から読み出され、この時点の遅延されたサンプルがパッチ加算ノードにおける加算のために転送される。

アナログＡＳＩＣ１０２のコンポーネントが、デジタル制御されるアナログコンポーネントとみなされ、送信器３０４及びＴ／Ｒスイッチ３０６は、トランスデューサ素子を駆動するために必要な高電圧で動作することが可能でなければならない。好ましい実施形態において、アナログＡＳＩＣは、高電圧に適した集積回路プロセスにより製造され、０．１８μＭなどの比較的大きな形状寸法をもつ。

４つのデジタルＡＳＩＣ１０３の回路が図５に示される。図示される実施形態において、各デジタルＡＳＩＣは、トランスデューサ素子の３２個のパッチから加算されたアナログ信号を処理する３２個のデジタルチャンネル６０１を含む。各デジタルチャンネルは、アナログパッチ信号をデジタル化し、デジタルエコー信号の各シーケンスである８個の受信ビームが同時に形成されるように、８個のデジタルマルチライン出力信号を形成する。８個のマルチライン出力信号は、図面において各チャンネルに対してＭＬ０からＭＬ７として示されている。マルチラインの程度は、回路設計者により決定される通り、４ｘであるか、図５に示されるように８ｘであるか、１６ｘであるか、又は任意のより多数のマルチラインである。動作時、アナログパッチ信号は、逐次近似型ＡＤＣ又はデルタシグマＡＤＣなどの好ましくは１０ミリワット以下を消費するものである低電力ＡＤＣ６０３により、デジタルエコーサンプルのシーケンスに変換される。各デジタルエコーサンプルは、デジタル遅延回路６０４により８個の選択可能な遅延インクリメントだけ遅延され、８個のマルチラインに対して遅延されたエコー信号を生成する。８個のマルチラインサンプルＭＬ０～ＭＬ７は、８個のデジタル加算装置又は加算器（加算回路）６０５に結合され、８個のデジタル加算装置又は加算器（加算回路）６０５において、サンプルが他のチャンネルにより生成されたデジタルエコーサンプルと加算される。前のデジタルＡＳＩＣからの８個のマルチラインのデジタルエコーサンプルは、デシリアライザ（非直列化器）６０２により高レートシリアルデータストリームとして受信され、デシリアライザ６０２が、データストリームのサンプルを８個のマルチラインに対する８個の並列ラインにソートする。次に、ＡＳＩＣの３２チャンネルが、それらの部分的加算マルチライン信号を、これらの８個の並列ラインのデータにシリアルデータストリームの高レートより低いデータレートで加算する。例えば、シリアルデータストリームが１６０ＭＨｚにおいて動作するのに対し、デジタルＡＳＩＣにおける他の回路は２０ＭＨｚでクロックに基づいて動作する。ＡＳＩＣの出力（図中の右下）において、８個の並列ラインのデータがシリアライザ６０７により高レートシリアルデータストリームに再構成され、シリアライザ６０７は、他のチャンネルからのデジタル部分的加算信号との加算のために次のデジタルＡＳＩＣに結合される。デシリアライザ６０２と同様に、シリアライザ６０７は、より高いデータレートで動作する。チェーンにおける最後のデジタルＡＳＩＣの出力において、完全にビーム形成されたシリアルデータ（受信ビームデータ）がＦＰＧＡ１０４に結合され、ＦＰＧＡ１０４は受信されたビームデータを、像ディスプレイデバイス１０８への通信のためにＵＳＢ制御装置１０５に印加する。各デジタルＡＳＩＣは、ＦＰＧＡから制御データを受信し、サンプリング時間及びデジタル遅延回路６０４のための遅延値などの、デジタル変換及びビーム形成プロセスのパラメータを設定する制御レジスタ６０６をさらに含む。

図５に示されるデジタルＡＳＩＣにおいて、使用される集積回路プロセスは、好ましくは、高電圧で動作しなければならないアナログＡＳＩＣの形状寸法より小さな形状寸法に使用するプロセスである。デジタルＡＳＩＣのための適切な形状寸法は６５ｎｍ以下であり、このことが、電力をそのままに維持しながら、アナログＡＳＩＣの回路密度より高い回路密度を可能にする。集積回路プロセスが可能にするクロックレートより低いクロックレートでデジタルＡＳＩＣの大部分を動作させることにより、電力消費の低減がさらに促進される。上述のように、シリアライザ及びデシリアライザは、１６０ＭＨｚなどの高周波で動作するので、選択された集積回路プロセスは、そのクロック周波数で動作することが可能でなければならない。しかし、デジタルＡＳＩＣコア、特にデジタル遅延及び加算器は、２０ＭＨｚでクロックに基づいて動作する。電力消費はクロック周波数に比例するので、回路が設計されるときに目的とする周波数よりはるかに低いこの低い動作周波数が、デジタルＡＳＩＣ１０３により要求される電力をさらに小さくする。さらに、データのより低いクロックレートが、回路間における再同期レジスタの必要性を小さくし、電力消費をさらに低減する。さらに、より低いクロック周波数でデジタルＡＳＩＣを動作させることにより、そうでない場合においてより高いクロック周波数で所望の精度を維持するために必要とされる電源電圧よりも低い電源電圧を使用することができる。電力消費は電圧に依存するので、より低い電圧における動作も電力を削減する。好ましい実施形態において、ＡＤＣ並びにデジタルＡＳＩＣのシリアライザ及びデシリアライザは、より高い電圧で動作するようにされ、ＡＳＩＣコアは、より低い電圧で動作するようにされる。

図５ａは、低電力逐次近似ＡＤＣ６０３のアーキテクチャを示す。変換されるアナログエコー信号、すなわち図のＶ_ＩＮは、サンプル・ホールド回路６２４によりサンプリング及びホールドされる。逐次近似レジスタ（ＳＡＲ：ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ）６２０は、その最上位出力ビットＤ_ｎが値１に設定されるように初期化される。デジタル・アナログコンバータ（ＤＡＣ：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）６２２は、デジタルワードの最上位ビット（Ｄ_ｎ）が１に設定された状態のｎ＋１ビットデジタルワードにアナログとして等価な、電圧Ｖ_ＲＥＦを基準とした比較電圧を生成する。比較器６２６が、アナログエコー信号を比較電圧と比較して、比較電圧がアナログエコー信号より大きい場合、比較器の出力は、ＳＡＲが最上位ビットをゼロに設定することをもたらし、そうでない場合、最上位ビットは値１に維持される。ＳＡＲの最上位の次のビットＤ_ｎ－１が１に設定され、Ｄ_ｎ－１ビットの正しい設定を決定するために別の比較が実行される。ＳＡＲの出力ビットのすべてが正しく設定されるまで本プロセスが履行され、その結果、出力ビットがアナログエコー信号のデジタル値となる。変換終了信号ＥＯＣが変換のこの完了をデジタル遅延回路６０４に通知し、次に、デジタル遅延回路６０４が、ＳＡＲのデジタル値をその次のデジタル信号サンプルとして容認する。次に、サンプル・ホールド回路６２４が新しいエコー信号サンプルを獲得し、ＳＡＲ６２０が初期化され、本プロセスが続く。

図６において、図５に示すデジタル遅延回路、遅延制御、及びデジタルＡＳＩＣの１つのチャンネルの加算回路がさらに詳細に示される。低電力ＡＤＣ６０３がパッチから連続したデジタルエコー信号サンプルを生成するとき、サンプルが書き込みアドレスカウンタ（ＷＡＣ：ｗｒｉｔｅ ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ）６４２のインデックス処理によりマルチポートＲＡＭ６４０に記憶される。遅延されたエコー信号は、８個のマルチラインに対する８個の読み出しアドレスカウンタ（ＲＡＣ：ｒｅａｄ ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ）６４４_０から６４４_７により、ＲＡＭ６４０の８個の出力ポートＱ_０～Ｑ_７から読み出され、８個の読み出しアドレスカウンタ（ＲＡＣ）６４４_０から６４４_７のうちの１つの回路が図に示される。８個を上回るマルチラインが生成される場合、追加的な読み出しアドレスカウンタが追加され得る。各ＲＡＣ６４４は、その読み出しアドレスを、ＲＡＭの８個のアドレスポートＡｄ－ｒ０からＡｄ－ｒ７のうちの１つに送る。読み出されるサンプルのアドレスとそのタイミングとが、デジタルエコー信号の遅延を決定する。マルチラインのためにＲＡＭに送られたアドレスは、ＦＰＧＡ１０４により提供される焦点データに応答して、焦点制御回路６４６_０により設定され、出力アドレスがＲＡＣ６４４_０にクロックに基づいて入力され、動的な焦点処理のために定期的に調節される。ＲＡＭ６４０のＱ出力において生成された遅延されたデジタルエコー信号は、サブサンプル遅延ＦＩＲ６４８_０により、より細かい遅延にさらに分解され得、サブサンプル遅延ＦＩＲ６４８_０は、焦点制御回路から要求される通りにデータをさらに受信する。図においてＣＨ０として示される、マルチラインのための最終的な遅延されたデジタルエコー信号は、加算器６０５_０により他のデジタルチャンネルからのそのマルチラインに対する他のサンプルに加算される。その点まで加算されたサンプルは、Ｄ型フリップフロップ６５０_０にクロックに基づいて入ることにより再同期され、次のチャンネルの加算器に送られる。従って、各チャンネルは、同時に８個のマルチライン（Ｑ_０～Ｑ_７）に対する適切に遅延されたデジタルパッチ信号サンプルを生成する。

好ましいサブサンプル遅延有限インパルス応答（ＦＩＲ：ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）フィルタが図７に示される。この好ましいＦＩＲフィルタは、従来のＦＩＲフィルタと異なり、乗算器を使用しないことにより、電力をそのままに維持する。ＲＡＭ６４０からの連続したエコー信号サンプルは、クロックに基づいてレジスタ７０２に入力され、従って、現在のサンプルＱ_ｎをその入力にもち、前のサンプルＱ_ｎ＋１をその出力にもつ。２つのサンプルの重み付けされた分画が形成されて、より細かく分解された遅延されたサンプル値を生成する。乗算器を使用して重み付けを行う代わりに、使用される重み付け係数は、２の累乗であり、サンプル値の最上位ビットのうちの１つ又は複数の強制ゼロ充填により形成される。従って、加算器７０４は、２回重み付けされたＱ_ｎサンプルを受信するように結合され、一回目にその最上位ビットがゼロにされ（０，Ｑ_ｎ）、さらに、その２個の最上位ビットがゼロにされる（０，０，Ｑ_ｎ）。同様に、加算器７０４は、さらに、２回重み付けされた形態でＱ_ｎ＋１サンプルを受信するように結合され、一回目に２個の最上位ビットがゼロにされ、さらに、３個の最上位ビットがゼロにされる。従って、加算器７０４は、．７５Ｑ_ｎ＋．１２５Ｑ_ｎ＋１の形態の重み付けされたエコー信号を生成する。同様の手法で、加算器７０６が、．１２５Ｑ_ｎ＋．７５Ｑ_ｎ＋１の形態の重み付けされたエコー信号を生成するように結合される。Ｑ_ｎサンプル及びこれらの２回重み付けされたサンプル値が、マルチプレクサ７０８の３個の入力に送られ、送られた値のうちの１つが、焦点制御回路６４６により提供されるＳＳＤ選択信号によりマルチプレクサ出力値として選択される。選択された細かく遅延された値が、再同期のためにレジスタ７１０にクロックに基づいて入力され、そのマルチラインに対する加算器６０５に送られる。図８は、図７に示すサブサンプル遅延ＦＩＲフィルタにより生成され得る典型的な超音波エコー信号の３個の位相シフトを示す。見てわかるように、基本サンプリングクロック周波数の０、１／３、及び２／３の遅延値が、この回路を使用して達成され得る。

電力消費の低減のための図５に示すデジタルＡＳＩＣの重要な特徴は、ＡＤＣ６０３及び後述のデジタルビーム形成（デジタル遅延６０４及び加算器６０５）が同じ集積回路パッケージ内に位置することである。これは、介入するＩＣピン、ＰＣＢトレース、及び接続パッドを通して１つのパッケージから別のパッケージに信号を駆動するために、より多くの電力を必要とする、１つのパッケージ内のＡＤＣから別のパッケージ内のデジタルビーム形成器にデータを伝達する必要性を無くす。パッケージ内相互接続のこの用法により電力が削減される。デジタルＡＳＩＣパッケージは、積層されたダイ又はマルチチップモジュールを使用し得るが、ＡＤＣはデジタルビーム形成器回路と同じシリコンダイにあることが好ましい。

上述の、及び図１及び図２の例示的な超音波システムにより示される様々な実施形態は、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアとの組み合わせにより実施されてよいことが留意されなければならない。超音波システムの様々な実施形態及び／又はコンポーネント、例えば、モジュール、又はモジュール内のコンポーネント及び制御装置もまた、１つ又は複数のコンピュータ又はマイクロプロセッサの一部として実施されてよい。コンピュータ又はプロセッサは、コンピューティングデバイス、入力デバイス、ディスプレイユニット、及びインターフェース、例えば、インターネットにアクセスするためのインターフェースを含んでよい。コンピュータ又はプロセッサは、マイクロプロセッサを含んでよい。マイクロプロセッサは、通信バスに接続されて、例えば、ＰＡＣＳシステムにアクセスしてよい。コンピュータ又はプロセッサは、メモリをさらに含んでよい。上述のメモリデバイスは、ランダムアクセスメモリ（ＲＡＭ）、及び読み出し専用メモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を含んでよい。コンピュータ又はプロセッサは、ハードディスクドライブ又はリムーバブル記憶ドライブ、例えばフロッピーディスクドライブ、光ディスクドライブ、ソリッドステートサムドライブなどの記憶デバイスをさらに含んでよい。記憶デバイスは、コンピュータ又はプロセッサにコンピュータプログラム又は他の命令をロードするための他の同様の手段であってもよい。

本明細書において使用される場合、「コンピュータ（ｃｏｍｐｕｔｅｒ）」又は「モジュール（ｍｏｄｕｌｅ）」又は「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」という用語は、マイクロ制御装置、縮小命令セットコンピュータ（ＲＩＳＣ：ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒ）、ＡＳＩＣ、論理回路、及び、本明細書において説明される機能を実行することが可能な任意の他の回路又はプロセッサを使用したシステムを含む、任意のプロセッサベースの、又はマイクロプロセッサベースのシステムを含んでよい。上述の例は例示に過ぎず、従って、いかなる形でもこれらの用語の定義及び／又は意味を限定することは意図されない。

コンピュータ又はプロセッサは、入力データを処理するために、１つ又は複数の記憶素子に記憶された命令のセットを実行する。記憶素子は、所望により、又は必要に応じてデータ又は他の情報も記憶する。記憶素子は、情報源又は処理マシン内の物理的なメモリ素子の形態であってよい。

マイクロビーム形成器を含む超音波システムの命令のセットは、コンピュータ又はプロセッサに対し、処理マシンとして本発明の様々な実施形態の方法及びプロセスなどの具体的な処理を実行するよう命令する様々なコマンドを含む。命令のセットは、ソフトウェアプログラムの形態であってよい。ソフトウェアは、システムソフトウェア又はアプリケーションソフトウェアなどの、有形かつ非一時的なコンピュータ可読媒体として具現化されている様々な形態であってよい。さらに、ソフトウェアは、独立したプログラム又はモジュールの集合体、より大きなプログラム内のプログラムモジュール、又は、プログラムモジュールの一部分の形態であってよい。ソフトウェアは、オブジェクト指向プログラムの形態のモジュール式プログラムをさらに含んでよい。処理マシンによる入力データの処理は、操作者のコマンドに応答して、若しくは以前の処理の結果に応答して、又は別の処理マシンによりなされた要求に応答して行われる。図２に示す超音波システムでは、例えば、ソフトウェア命令は、メインフレーム超音波システムから、マイクロビーム形成器のＦＰＧＡ１０４により受信される。次に、ＦＰＧＡが、アナログＡＳＩＣ１０２及びデジタルＡＳＩＣ１０３にソフトウェア命令を送り、ソフトウェア命令によりマイクロビーム形成器の構造上のコンポーネントの動作を制御する。

さらに、下記の請求項の限定はミーンズプラスファンクション形式で記載されておらず、そのような請求項の限定が、明示的に「のための手段」という語句を使用し、続いてさらなる構成を欠いた機能の記述がなされない限り、又はそれがなされるまでは、米国特許法第１１２条第６項に基づいて解釈されることは意図されない。

Claims (15)

1. アナログエコー信号を生成するように構成されたトランスデューサ素子のアレイと、
   デジタルマイクロビーム形成器と
   を備えるデジタルマイクロビーム形成のための超音波プローブであって、
   前記トランスデューサ素子に結合されて、前記アナログエコー信号を遅延させ、遅延させたアナログエコー信号を加算して、複数の部分的にビーム形成されたアナログエコー信号を生成するアナログセクションと、
   前記アナログセクションからの前記複数の部分的にビーム形成されたアナログエコー信号を受信してデジタルエコー信号に変換する複数のＡＤＣと、
   前記ＡＤＣに結合され、前記デジタルエコー信号に基づいてデジタルビーム形成されたエコー信号を生成するデジタルビーム形成回路であって、ＦＩＲフィルタを備えるデジタル遅延回路を備える、当該デジタルビーム形成回路と
   を、前記デジタルマイクロビーム形成器が備え、
   前記ＦＩＲフィルタが、乗算器を使用せずに、受信された前記デジタルエコー信号を重み付けすることにより前記デジタルエコー信号のサブサンプル遅延を生成する、
   超音波プローブ。
2. 前記ＦＩＲフィルタが、シフト及び加算重み付け回路を備える、
   請求項１に記載の超音波プローブ。
3. 前記ＦＩＲフィルタが、複数の前記シフト及び加算重み付け回路を備える、
   請求項２に記載の超音波プローブ。
4. 前記ＦＩＲフィルタが、前記シフト及び加算重み付け回路に結合された入力を含むマルチプレクサを備える、
   請求項３に記載の超音波プローブ。
5. 前記ＦＩＲフィルタが、前記デジタルエコー信号を受信するように結合された入力と、
   出力とを含むレジスタを備える、
   請求項４に記載の超音波プローブ。
6. 前記レジスタの前記入力と前記出力とが、前記シフト及び加算重み付け回路に結合された、
   請求項５に記載の超音波プローブ。
7. 前記レジスタの前記入力と前記出力とが、超音波プローブの動作中に右に１つシフトさせた上で、最上位ビットにゼロを付加する前記シフト及び加算重み付け回路にさらに結合された、
   請求項６に記載の超音波プローブ。
8. 前記デジタルビーム形成回路が、選択可能に遅延された前記デジタルエコー信号を生成する前記デジタル遅延回路を備える、
   請求項１に記載の超音波プローブ。
9. 前記デジタル遅延回路が、ランダムアクセスメモリを備える、
   請求項８に記載の超音波プローブ。
10. 前記デジタル遅延回路が、前記ランダムアクセスメモリの入力に結合された書き込みアドレスカウンタを備え、
    前記ランダムアクセスメモリが、前記ＡＤＣのうちの１つの出力に結合された入力を備える、
    請求項９に記載の超音波プローブ。
11. 前記デジタル遅延回路が、
    前記ランダムアクセスメモリの前記入力に結合された読み出しアドレスカウンタと、
    前記読み出しアドレスカウンタに結合された焦点制御回路と
    をさらに備える、
    請求項１０に記載の超音波プローブ。
12. 前記焦点制御回路が、前記ＦＩＲフィルタに結合された、
    請求項１１に記載の超音波プローブ。
13. 前記デジタルビーム形成回路が、複数のデジタル加算回路を備える、
    請求項１に記載の超音波プローブ。
14. 前記デジタルビーム形成回路が、前記ＡＤＣのうちの１つの出力に結合された入力と、前記ＦＩＲフィルタの入力に結合された出力とを備える、
    請求項１３に記載の超音波プローブ。
15. 前記ＦＩＲフィルタが、前記デジタル加算回路のうちの１つに結合された出力を備える、
    請求項１４に記載の超音波プローブ。

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