WO2015045213A1 - 薄膜トランジスタ基板及びその製造方法 - Google Patents

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孝啓 川島
中崎　能彰
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Definitions

  • the present disclosure relates to a thin film transistor substrate and a method for manufacturing the same.
  • Thin film transistors are widely used as switching elements or drive elements in active matrix type display devices such as liquid crystal display devices or organic EL (Electroluminescence) display devices.
  • Patent Document 1 a technique for continuously forming a gate insulating film, a semiconductor layer, and a channel protective layer without exposure to the air when manufacturing a thin film transistor has been disclosed.
  • Patent Document 1 a technique for continuously forming a gate insulating film, a semiconductor layer, and a channel protective layer without exposure to the air when manufacturing a thin film transistor.
  • the thin film transistor described in Patent Document 1 has a side contact structure. A part of the semiconductor layer is removed by etching when the contact regions of the source and drain electrodes and the semiconductor layer are formed. For this reason, variation in threshold voltage in the initial characteristics occurs.
  • the thin film transistor When a thin film transistor is used for a display device, the thin film transistor is provided on the same substrate as other elements such as a capacitor. At this time, the size of the thin film transistor and the capacitor disposed on the substrate is limited, and it is difficult to increase the capacity.
  • the present disclosure provides a thin film transistor substrate that achieves a large capacity and has more stable characteristics and high reliability, and a method for manufacturing the same.
  • a thin film transistor substrate includes a substrate, a gate electrode formed over the substrate, and a first capacitor formed so as to be arranged in a planar direction of the substrate.
  • the second electrode of the capacitance formed above the insulating layer, and the thickness of the insulating layer above the gate electrode is larger than the thickness of the insulating layer above the first electrode .
  • a method of manufacturing a thin film transistor substrate includes a first step of forming a gate electrode and a first electrode of a capacitor above the substrate so as to be arranged side by side in the planar direction of the substrate; A second step of sequentially forming a gate insulating film, a semiconductor layer, and an insulating layer by sequentially forming a first insulating film, a semiconductor film, and a second insulating film on the gate electrode and the first electrode; A part of the semiconductor layer is exposed, a source electrode and a drain electrode are formed above the insulating layer so as to be connected to the semiconductor layer at the exposed part, and the insulating layer is formed above the first electrode.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is a plan view showing a configuration of a pixel in the organic EL display device according to the embodiment.
  • FIG. 3 is an electric circuit diagram showing a simple configuration of a pixel circuit in the organic EL display device according to the embodiment.
  • FIG. 4 is a schematic cross-sectional view of the thin film transistor substrate according to the embodiment.
  • FIG. 5 is a schematic cross-sectional view showing the method for manufacturing the thin film transistor substrate according to the embodiment.
  • FIG. 6 is a schematic cross-sectional view of a thin film transistor according to a comparative example.
  • FIG. 7 is a schematic cross-sectional view illustrating a method of manufacturing a thin film transistor according to a comparative example.
  • FIG. 8A is a diagram illustrating a relationship between current and mobility and gate voltage in a PBTS test of a thin film transistor according to a comparative example.
  • FIG. 8B is a diagram illustrating a relationship between a gate voltage and a current and mobility according to a PBTS test of the thin film transistor according to the embodiment.
  • FIG. 9A is a diagram illustrating a change in threshold voltage in the PBTS test of the thin film transistor according to the embodiment and the comparative example.
  • FIG. 9B is a diagram illustrating a change in S value of the thin film transistor according to the embodiment and the comparative example, as a result of the PBTS test.
  • FIG. 9C is a diagram showing a change in mobility in the PBTS test of the thin film transistor according to the embodiment and the comparative example.
  • FIG. 10A is a diagram illustrating a relationship between current and mobility and gate voltage in an NBTS test of a thin film transistor according to a comparative example.
  • FIG. 10B is a diagram illustrating a relationship between current and mobility and gate voltage in the NBTS test of the thin film transistor according to the embodiment.
  • FIG. 11A is a diagram showing a change in threshold voltage in the NBTS test of the thin film transistor according to the embodiment and the comparative example.
  • FIG. 11B is a diagram showing a change in the S value of the thin film transistor according to the embodiment and the comparative example by the NBTS test.
  • FIG. 11C is a diagram showing a change in mobility in the NBTS test of the thin film transistor according to the embodiment and the comparative example.
  • a thin film transistor substrate includes a substrate, a gate electrode formed above the substrate and a first electrode of a capacitor so as to be arranged in a plane direction of the substrate, and a gate insulation formed on the gate electrode A film, a semiconductor layer formed on the gate insulating film, an insulating layer formed on the semiconductor layer and above the first electrode so that a part of the semiconductor layer is exposed, and an exposed portion of the semiconductor layer.
  • a gate having a source electrode and a drain electrode formed above the insulating layer so as to be connected to the semiconductor layer; and a second electrode having a capacitance facing the first electrode and formed above the insulating layer.
  • the thickness of the insulating layer above the electrode is larger than the thickness of the insulating layer above the first electrode.
  • the thin film transistor substrate is a channel protection type (top contact type) transistor in which a source electrode and a drain electrode are formed above an insulating layer. Since the thickness of the channel protective film formed over the semiconductor layer is increased, the thin film transistor has more stable characteristics and high reliability. Therefore, the thin film transistor substrate according to the present disclosure can increase the capacity, have more stable characteristics, and improve reliability.
  • the insulating layer above the gate electrode includes a first layer and a second layer formed on the first layer, and the insulating layer above the first electrode is the first layer. You may provide only a 2nd layer among a layer and a 2nd layer.
  • the insulating layer above the gate electrode includes the first layer and the second layer
  • the insulating layer between the electrodes of the capacitor includes the second layer without including the first layer. Therefore, by reducing the thickness of the second layer and increasing the thickness of the first layer, the thickness of the insulating layer functioning as the channel protective layer is increased without affecting the capacitance value of the capacitor. can do. Therefore, the thin film transistor according to the present disclosure can increase the capacity, have more stable characteristics, and improve reliability.
  • a second wiring formed opposite to the first wiring and above the insulating layer, and the film thickness of the insulating layer between the first wiring and the second wiring is above the first electrode. It may be larger than the film thickness of the insulating layer.
  • the thin film transistor according to the present disclosure can improve reliability.
  • the insulating layer on the semiconductor layer and the insulating layer between the first wiring and the second wiring are the first layer and the second layer formed on the first layer.
  • the insulating layer above the first electrode may include only the second layer of the first layer and the second layer.
  • the insulating layer above the gate electrode and the insulating layer between the wirings include the first layer and the second layer, whereas the insulating layer between the electrodes of the capacitor does not include the first layer, but the second layer. Is provided. Therefore, by reducing the thickness of the second layer and increasing the thickness of the first layer, the thickness of the insulating layer that functions as a channel protective layer without affecting the capacitance value of the capacitor, and The thickness of the insulating layer between the wirings can be increased. Therefore, the thin film transistor according to the present disclosure can increase the capacity and suppress a short circuit of the wiring, so that reliability can be improved.
  • the gate electrode, the first electrode, and the first wiring are formed on the substrate, and the gate insulating film is formed on the gate electrode, the first electrode, and the first wiring, and the semiconductor layer
  • the gate electrode, the first electrode, and the first wiring may be formed above only the gate electrode and the first wiring and on the gate insulating film.
  • the gate electrode, the first electrode, and the first wiring can be formed by the same process, the number of manufacturing steps can be reduced.
  • the semiconductor layer may be an oxide semiconductor layer.
  • the oxide semiconductor layer may be a transparent amorphous oxide semiconductor.
  • the semiconductor layer is an oxide semiconductor layer, carrier mobility can be increased.
  • the method of manufacturing a thin film transistor substrate according to the present disclosure includes a first step of forming a gate electrode and a first electrode of a capacitor above the substrate so that the thin film transistor substrate is arranged side by side in the planar direction of the substrate, A second step of sequentially forming a gate insulating film, a semiconductor layer, and an insulating layer by sequentially forming a first insulating film, a semiconductor film, and a second insulating film on one electrode, and a part of the semiconductor layer A source electrode and a drain electrode are formed above the insulating layer so as to be exposed and connected to the semiconductor layer at the exposed portion, and a capacitor second electrode is formed above the first electrode and above the insulating layer. A second step above the first electrode so that the film thickness of the insulating layer above the gate electrode is larger than the film thickness of the insulating layer above the first electrode. At least a portion of the film is removed.
  • the thin film transistor substrate is a channel protection type (top contact type) transistor in which a source electrode and a drain electrode are formed above an insulating layer. Since the insulating layer formed over the semiconductor layer functions as a channel protective layer, the thin film transistor has more stable characteristics and high reliability.
  • the gate insulating film, the semiconductor layer, and the insulating layer are formed by continuous film formation, process damage to the semiconductor layer can be reduced, and a thin film transistor having stable characteristics can be manufactured. Accordingly, it is possible to manufacture a thin film transistor substrate that realizes a large capacity and has more stable characteristics and high reliability.
  • the first insulating film, the semiconductor film, and the second insulating film are sequentially formed on the gate electrode and the first electrode in order, thereby forming the first
  • a gate insulating film made of an insulating film is formed, and a semiconductor layer is formed by removing the semiconductor film and the second insulating film above the first electrode, and a third insulating film is formed above the gate electrode and the first electrode.
  • An insulating layer including the second insulating film and the third insulating film may be formed by forming a film.
  • the insulating layer above the gate electrode includes the second insulating film and the third insulating film, whereas the insulating layer between the electrodes of the capacitor includes the third insulating film without including the second insulating film. . Therefore, by forming the third insulating film having a small thickness and forming the second insulating film having a large thickness, the insulating film functioning as a channel protective layer without affecting the capacitance value of the capacitance.
  • the film thickness of the layer can be increased. Accordingly, it is possible to manufacture a thin film transistor that realizes a large capacity and has more stable characteristics and high reliability.
  • the first wiring is further formed above the substrate so as to be arranged in parallel with the gate electrode and the first electrode in the planar direction of the substrate
  • the first insulating film, the semiconductor film, and the second insulating film are successively formed on the gate electrode, the first electrode, and the first wiring in order, so that the gate insulating film, the semiconductor layer, and the insulating layer are sequentially formed.
  • a second wiring is further formed above the first wiring and above the insulating layer.
  • the thickness of the insulating layer above the gate electrode and the first wiring are formed. Removing at least part of the second insulating film above the first electrode so that the thickness of the insulating layer between the first electrode and the second wiring is larger than the thickness of the insulating layer above the first electrode. May be.
  • the insulating layer between the wirings can be enlarged, so that a short circuit of the wirings can be suppressed. Accordingly, a highly reliable thin film transistor substrate can be manufactured.
  • the first insulating film, the semiconductor film, and the second insulating film are sequentially formed on the gate electrode, the first electrode, and the first wiring in order. Then, a gate insulating film made of the first insulating film is formed, and the semiconductor film and the second insulating film above the first electrode are removed to form a semiconductor layer, and the gate electrode, the first electrode, and the first wiring are formed.
  • An insulating layer including the second insulating film and the third insulating film may be formed by forming a third insulating film above the first insulating film.
  • the insulating layer above the gate electrode and the insulating layer between the wirings include the second insulating film and the third insulating film, whereas the insulating layer between the electrodes of the capacitor does not include the second insulating film. And a third insulating film. Therefore, by forming the third insulating film having a small thickness and forming the second insulating film having a large thickness, the insulating film functioning as a channel protective layer without affecting the capacitance value of the capacitance. The thickness of the layer and the thickness of the insulating layer between the wirings can be increased. Therefore, the capacity can be increased and a short circuit of the wiring can be suppressed, so that a highly reliable thin film transistor substrate can be manufactured.
  • the semiconductor layer may be an oxide semiconductor layer.
  • the oxide semiconductor layer may be a transparent amorphous oxide semiconductor.
  • the semiconductor layer is an oxide semiconductor layer, a thin film transistor substrate having high carrier mobility can be manufactured.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to the present embodiment.
  • an organic EL display device 10 includes a TFT substrate (TFT array substrate) 20 on which a plurality of thin film transistors are arranged, an anode 41 that is a lower electrode, and an EL layer 42 that is a light emitting layer made of an organic material. And it is comprised by the laminated structure with the organic EL element (light emission part) 40 which consists of the cathode 43 which is a transparent upper electrode.
  • the TFT substrate 20 has a plurality of pixels 30 arranged in a matrix, and each pixel 30 is provided with a pixel circuit 31.
  • the organic EL element 40 is formed corresponding to each of the plurality of pixels 30, and the light emission of each organic EL element 40 is controlled by the pixel circuit 31 provided in each pixel 30.
  • the organic EL element 40 is formed on an interlayer insulating film (planarization film) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 40 has a configuration in which an EL layer 42 is disposed between the anode 41 and the cathode 43.
  • a hole transport layer is further laminated between the anode 41 and the EL layer 42, and an electron transport layer is further laminated between the EL layer 42 and the cathode 43.
  • another organic functional layer may be provided between the anode 41 and the cathode 43.
  • Each pixel 30 is driven and controlled by a respective pixel circuit 31.
  • the TFT substrate 20 includes a plurality of gate wirings (scanning lines) 50 arranged along the row direction of the pixels 30 and a plurality of gate wirings 50 arranged along the column direction of the pixels 30 so as to intersect the gate wiring 50.
  • Source wiring (signal wiring) 60 and a plurality of power supply wirings (not shown in FIG. 1) arranged in parallel with the source wiring 60 are formed.
  • Each pixel 30 is partitioned by, for example, an orthogonal gate line 50 and a source line 60.
  • the gate wiring 50 is connected to the gate electrode of the thin film transistor operating as a switching element included in each pixel circuit 31 for each row.
  • the source wiring 60 is connected to the source electrode of the thin film transistor operating as a switching element included in each pixel circuit 31 for each column.
  • the power supply wiring is connected to the drain electrode of the thin film transistor operating as a drive element included in each pixel circuit 31 for each column.
  • FIG. 2 is a plan view showing a configuration of a pixel in the organic EL display device according to the present embodiment.
  • the pixel 30 includes thin film transistors 32 and 33, a capacitor 34, and an organic EL element 40. Further, the pixel 30 is connected to a gate wiring 50, a source wiring 60, and a power supply wiring 70 for supplying a predetermined voltage to the electrode of each thin film transistor.
  • FIG. 3 is an electric circuit diagram showing a simple configuration of the pixel circuit in the organic EL display device according to the present embodiment.
  • FIG. 3 shows a simplified configuration of the pixel 30 shown in FIG.
  • the pixel circuit 31 includes a thin film transistor 32 that operates as a driving element, a thin film transistor 33 that operates as a switching element, and a capacitor 34 that stores data to be displayed on the corresponding pixel 30.
  • the thin film transistor 32 is a drive transistor for driving the organic EL element 40
  • the thin film transistor 33 is a switching transistor for selecting the pixel 30.
  • the thin film transistor 32 includes a drain electrode 33d of the thin film transistor 33 and a gate electrode 32g connected to one end of the capacitor 34, a drain electrode 32d connected to the power supply wiring 70, an anode 41 of the organic EL element 40, and the other end of the capacitor 34.
  • a source electrode 32s to be connected and a semiconductor film (not shown) are provided.
  • the thin film transistor 32 supplies a current corresponding to the data voltage held by the capacitor 34 from the power supply wiring 70 to the anode 41 of the organic EL element 40 through the source electrode 32 s. Thereby, in the organic EL element 40, a drive current flows from the anode 41 to the cathode 43, and the EL layer 42 emits light.
  • the thin film transistor 33 includes a gate electrode 33g connected to the gate wiring 50, a source electrode 33s connected to the source wiring 60, a drain electrode 33d connected to one end of the capacitor 34 and the gate electrode 32g of the thin film transistor 32, and a semiconductor film. (Not shown).
  • the voltage applied to the source wiring 60 is stored in the capacitor 34 as a data voltage.
  • the organic EL display device 10 having the above configuration employs an active matrix system in which display control is performed for each pixel 30 located at the intersection of the gate wiring 50 and the source wiring 60. Thereby, the corresponding organic EL element 40 selectively emits light by the thin film transistors 32 and 33 of each pixel 30 (each sub-pixel R, G, B), and a desired image is displayed.
  • the thin film transistor substrate according to the present embodiment is a thin film transistor of a bottom gate type and a channel protection type (top contact).
  • FIG. 4 is a schematic cross-sectional view of the thin film transistor substrate according to the present embodiment.
  • the thin film transistor substrate 100 includes a thin film transistor 101, a capacitor 102, and a wiring crossover portion 103.
  • the thin film transistor 101, the capacitor 102, and the wiring crossover portion 103 are arranged on the substrate 110 side by side in the plane direction.
  • the thin film transistor 101, the capacitor 102, and the wiring crossover portion 103 are formed in different planar regions of the substrate 110, respectively. That is, when the substrate 110 is viewed in plan, the thin film transistor 101, the capacitor 102, and the wiring crossover portion 103 are formed in different regions.
  • the cross section of the thin film transistor substrate 100 shown in FIG. 4 corresponds to, for example, the AA cross section of FIG.
  • the thin film transistor 101 corresponds to, for example, the thin film transistor 32 illustrated in FIG.
  • the capacitor 102 corresponds to, for example, the capacitor 34 illustrated in FIG.
  • the wiring crossover portion 103 is a portion where various wirings overlap.
  • the thin film transistor substrate 100 includes a substrate 110, a gate electrode 120, a first electrode 121, a first wiring 122, a gate insulating film 130, a semiconductor layer 140, an insulating layer 150, and a source.
  • An electrode 160s, a drain electrode 160d, a second electrode 161, and a second wiring 162 are provided.
  • the insulating layer 150 includes a first layer 151 and a second layer 152.
  • the thin film transistor 101 includes a substrate 110, a gate electrode 120, a gate insulating film 130, a semiconductor layer 140, an insulating layer 150 (first layer 151 and second layer 152), a source electrode 160s, and a drain electrode 160d.
  • the capacitor 102 includes a substrate 110, a first electrode 121, a gate insulating film 130, an insulating layer 150 (second layer 152), and a second electrode 161.
  • the wiring crossover portion 103 includes the substrate 110, the first wiring 122, the gate insulating film 130, the semiconductor layer 140, the insulating layer 150 (the first layer 151 and the second layer 152), and the second wiring 162. Prepare.
  • the substrate 110 is a substrate made of a material having electrical insulation.
  • the substrate 110 is made of a glass material such as alkali-free glass, quartz glass, or high heat resistance glass, a resin material such as polyethylene, polypropylene, or polyimide, a semiconductor material such as silicon or gallium arsenide, or a metal such as stainless steel coated with an insulating layer.
  • the substrate 110 may be a flexible substrate such as a resin substrate.
  • the thin film transistor substrate 100 can be used as a flexible display.
  • the gate electrode 120 is formed on the substrate 110 in a predetermined shape.
  • the gate electrode 120 is an electrode made of a conductive material.
  • a material of the gate electrode 120 molybdenum, aluminum, copper, tungsten, titanium, manganese, chromium, tantalum, niobium, silver, gold, platinum, palladium, indium, nickel, neodymium and other metals, metal alloys, indium oxide Conductive metal oxides such as tin (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), and conductive polymers such as polythiophene and polyacetylene can be used.
  • the gate electrode 120 may have a multilayer structure in which these materials are stacked.
  • the gate electrode 120 is an alloy made of molybdenum and tungsten and has a film thickness of 75 nm.
  • the first electrode 121 is formed on the substrate 110 in a predetermined shape.
  • the material and film thickness of the first electrode 121 for example, the same material and film thickness as the gate electrode 120 can be used.
  • the first wiring 122 is formed in a predetermined shape on the substrate 110.
  • the material and film thickness of the first wiring 122 for example, the same material and film thickness as the gate electrode 120 can be used.
  • the gate electrode 120, the first electrode 121, and the first wiring 122 may all be made of the same material. Accordingly, since the gate electrode 120, the first electrode 121, and the first wiring 122 can be formed in the same process, the number of masks used for patterning and the number of manufacturing processes can be reduced.
  • the gate electrode 120, the first electrode 121, and the first wiring 122 are formed on the substrate 110 so as to be arranged side by side in the planar direction of the substrate 110 (direction parallel to the main surface of the substrate 110). That is, the gate electrode 120, the first electrode 121, and the first wiring 122 are formed in the same layer. For example, the gate electrode 120, the first electrode 121, and the first wiring 122 are respectively formed in different planar regions of the substrate 110.
  • the gate insulating film 130 is formed on the gate electrode 120.
  • the gate insulating film 130 is formed on the gate electrode 120 and the substrate 110 so as to cover the gate electrode 120.
  • the gate insulating film 130 is formed over the entire surface and is formed on the substrate 110 so as to cover the gate electrode 120, the first electrode 121, and the first wiring 122.
  • the gate insulating film 130 is made of an electrically insulating material.
  • the gate insulating film 130 is a single layer film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film, or a hafnium oxide film, or a stacked film thereof.
  • the gate insulating film 130 has a laminated structure of a silicon oxide film and a silicon nitride film, and the film thicknesses are 85 nm and 65 nm, respectively.
  • the semiconductor layer 140 is formed in a predetermined shape on the gate insulating film 130.
  • the semiconductor layer 140 is a channel layer of the thin film transistor 101.
  • the semiconductor layer 140 is formed above only the gate electrode 120 and the first wiring 122 among the gate electrode 120, the first electrode 121, and the first wiring 122. In other words, the semiconductor layer 140 is not formed above the first electrode 121.
  • the semiconductor layer 140 is formed on the gate insulating film 130 at a position facing the gate electrode 120 and a position facing the first wiring 122.
  • an island shape is formed on the gate insulating film 130 above the gate electrode 120 and the first wiring 122.
  • the semiconductor layer 140 is, for example, an oxide semiconductor layer.
  • an oxide semiconductor material containing at least one of indium (In), gallium (Ga), and zinc (Zn) is used.
  • the semiconductor layer 140 is made of a transparent amorphous oxide semiconductor (TAOS: Transparent Amorphous Oxide Semiconductor) such as amorphous indium gallium zinc oxide (InGaZnO: IGZO).
  • TAOS Transparent Amorphous Oxide Semiconductor
  • InGaZnO IGZO
  • the film thickness of the semiconductor layer 140 is 30 nm.
  • the ratio of In: Ga: Zn is, for example, about 1: 1: 1.
  • the ratio of In: Ga: Zn may be in the range of 0.8 to 1.2: 0.8 to 1.2: 0.8 to 1.2, but is not limited to this range.
  • a thin film transistor in which a channel layer is formed of a transparent amorphous oxide semiconductor has high carrier mobility and is suitable for a large-screen and high-definition display device. Further, since the transparent amorphous oxide semiconductor can be formed at a low temperature, it can be easily formed on a flexible substrate such as a plastic or a film.
  • the insulating layer 150 is formed on the semiconductor layer 140, above the first electrode 121, and above the first wiring 122 so that a part of the semiconductor layer 140 is exposed.
  • the insulating layer 150 over the semiconductor layer 140 functions as a channel protective layer that protects the semiconductor layer 140.
  • the insulating layer 150 above the first electrode 121 defines the capacitance value of the capacitor 102.
  • the insulating layer 150 between the first wiring 122 and the second wiring 162 is an insulating layer for preventing a short circuit of the wiring in the wiring crossover portion 103.
  • the insulating layer 150 includes a first layer 151 and a second layer 152 formed on the first layer 151.
  • the insulating layer 150 above the gate electrode 120 that is, the insulating layer 150 on the semiconductor layer 140 includes a first layer 151 and a second layer 152.
  • the insulating layer 150 above the first electrode 121 includes only the second layer 152 of the first layer 151 and the second layer 152.
  • the insulating layer 150 between the first wiring 122 and the second wiring 162 includes a first layer 151 and a second layer 152.
  • the first layer 151 is formed above the gate electrode 120 and above the first wiring 122. Specifically, the first layer 151 is formed on the semiconductor layer 140. For example, the first layer 151 is formed above the gate electrode 120 and at a position facing the gate electrode 120, above the first wiring 122, and at a position facing the first wiring 122.
  • the first layer 151 is formed above only the gate electrode 120 and the first wiring 122 among the gate electrode 120, the first electrode 121, and the first wiring 122. In other words, the first layer 151 is not formed above the first electrode 121. That is, the first layer 151 is formed only on the semiconductor layer 140.
  • the first layer 151 is made of a material having electrical insulation.
  • the first layer 151 is a film made of an inorganic material such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an aluminum oxide film, or a film made of an inorganic material containing silicon, oxygen, and carbon. Or a laminated film of these.
  • the first layer 151 is a silicon oxide film and has a thickness of 120 nm.
  • the second layer 152 is formed on the first layer 151. Specifically, the second layer 152 is formed on the first layer 151 and the gate insulating film 130 so as to cover the first layer 151.
  • the second layer 152 is made of an electrically insulating material.
  • the second layer 152 is a film made of an inorganic material such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an aluminum oxide film, or a film made of an inorganic material containing silicon, oxygen, and carbon. Or a laminated film of these.
  • the second layer 152 is a silicon oxide film and has a thickness of 120 nm.
  • a part of the insulating layer 150 (the first layer 151 and the second layer 152) is opened so as to penetrate therethrough. That is, contact holes for exposing part of the semiconductor layer 140 are formed in the first layer 151 and the second layer 152.
  • the semiconductor layer 140 is connected to the source electrode 160s and the drain electrode 160d through the opened portion (contact hole).
  • the thin film transistor 101 and the wiring crossover portion 103 include the first layer 151 and the second layer 152.
  • the capacitor 102 includes only the second layer 152 of the first layer 151 and the second layer 152. That is, the capacitor 102 does not include the first layer 151.
  • the capacitance value of the capacitor 102 depends on the thickness of the second layer 152 and does not depend on the thickness of the first layer 151. Therefore, the capacity 102 can be increased by reducing the thickness of the second layer 152.
  • the thin film transistor 101 since the thin film transistor 101 includes the first layer 151 and the second layer 152, the thickness of the insulating layer 150 as a channel protective layer can be kept large by increasing the thickness of the first layer 151. it can. Therefore, since the thickness of the channel protective layer can be increased without affecting the capacitance value of the capacitor 102, the characteristics of the thin film transistor 101 can be made more stable and the reliability can be improved.
  • the wiring crossover portion 103 since the wiring crossover portion 103 includes the first layer 151 and the second layer 152, the distance between the first wiring 122 and the second wiring 162 is equal to the film thickness of the first layer 151 and the second layer. The total thickness is 152. In the wiring crossover portion 103, in order to prevent a short circuit between the first wiring 122 and the second wiring 162, it is preferable to increase the distance between the wirings.
  • the distance between the first wiring 122 and the second wiring 162 can be increased without affecting the capacitance value of the capacitor 102. Therefore, the possibility of short-circuiting between the first wiring 122 and the second wiring 162 can be reduced.
  • the source electrode 160s and the drain electrode 160d are formed in a predetermined shape above the insulating layer 150. That is, the source electrode 160 s and the drain electrode 160 d are formed above the insulating layer 150 so as to be connected to the semiconductor layer 140 at an exposed portion of the semiconductor layer 140. Specifically, the source electrode 160s and the drain electrode 160d are connected to the semiconductor layer 140 through contact holes formed in the insulating layer 150, and are disposed on the insulating layer 150 so as to be spaced apart from each other in the horizontal direction of the substrate. .
  • the source electrode 160s and the drain electrode 160d are electrodes made of a conductive material.
  • the material of the source electrode 160s and the drain electrode 160d for example, the same material as that of the gate electrode 120 can be used.
  • the source electrode 160s and the drain electrode 160d are molybdenum films and have a film thickness of 100 nm.
  • the second electrode 161 is formed in a predetermined shape above the insulating layer 150. That is, the second electrode 161 is formed opposite to the first electrode 121 and above the insulating layer 150. Specifically, the second electrode 161 is formed on the second layer 152 at a position facing the first electrode 121.
  • the same material and film thickness as the gate electrode 120 can be used, for example.
  • the second wiring 162 is formed in a predetermined shape above the insulating layer 150. That is, the second wiring 162 is formed opposite to the first wiring 122 and above the insulating layer 150. Specifically, the second wiring 162 is formed on the second layer 152 at a position facing the first wiring 122.
  • the material and film thickness of the second wiring 162 for example, the same material and film thickness as the gate electrode 120 can be used.
  • the source electrode 160s, the drain electrode 160d, the second electrode 161, and the second wiring 162 may all be made of the same material. Accordingly, since the source electrode 160s, the drain electrode 160d, the second electrode 161, and the second wiring 162 can be formed in the same process, the number of masks used for patterning and the number of manufacturing processes can be reduced.
  • FIG. 5 is a schematic cross-sectional view showing the method for manufacturing the thin film transistor substrate according to the present embodiment.
  • a substrate 110 is prepared, and a gate electrode 120 having a predetermined shape, a first electrode 121, and First wiring 122 is formed.
  • a metal film is formed over the substrate 110 by a sputtering method, and the metal film is processed using a photolithography method and a wet etching method, whereby a gate electrode 120, a first electrode 121, and a first wiring 122 having a predetermined shape are formed.
  • wet etching of the metal film can be performed using, for example, a chemical solution in which hydrogen peroxide water (H 2 O 2 ) and an organic acid are mixed.
  • a first insulating film, a semiconductor film, and a second insulating film are successively formed on the gate electrode 120, the first electrode 121, and the first wiring 122 in order, whereby the gate insulating film 130, the semiconductor layer 140, and the insulating film are insulated.
  • Layer 150 is formed in sequence.
  • the first insulating film is the gate insulating film 130
  • the semiconductor film is the semiconductor film 140a
  • the second insulating film is the insulating film 151a.
  • the continuous film formation refers to film formation of each layer continuously without interposing any process represented by the cleaning process and the inspection process. Specifically, first, the substrate 110 on which the gate electrode 120, the first electrode 121, and the first wiring 122 are formed is placed in the chamber of the film formation apparatus. Thereafter, the inside of the chamber is sufficiently depressurized so that the substrate 110 can be kept clean without being exposed to the atmosphere.
  • the gate insulating film 130 is formed on the gate electrode 120, the first electrode 121, and the first wiring 122.
  • a silicon nitride film is formed on the gate electrode 120, the first electrode 121, the first wiring 122, and the substrate 110 by a plasma CVD (Chemical Vapor Deposition) method so as to cover the gate electrode 120, the first electrode 121, and the first wiring 122.
  • the silicon oxide film are sequentially formed to form the gate insulating film 130.
  • the silicon nitride film can be formed by using, for example, silane gas (SiH 4 ), ammonia gas (NH 3 ), and nitrogen gas (N 2 ) as the introduction gas.
  • silane gas SiH 4
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • a silicon nitride film is formed using ammonia gas (NH 3 ) at a temperature of 400 ° C.
  • the silicon oxide film can be formed by using, for example, silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as the introduction gas.
  • the insulating film 151a is formed on the semiconductor film 140a by plasma CVD. Specifically, a silicon oxide film is formed on the semiconductor film 140a using silane gas (SiH 4 ) at a temperature of 300 ° C.
  • the gate insulating film 130, the semiconductor film 140a, and the insulating film 151a are successively formed in this order, so that the gate insulating film 130 is first formed.
  • each of the layers can be formed without contaminating impurity elements floating in the atmosphere as much as possible and without touching a chemical solution such as a resist solution and a wet etching solution.
  • the semiconductor film 140a and the insulating film 151a may be sequentially formed without exposure to the air using a multi-chamber film formation apparatus including a plurality of chambers.
  • the gate insulating film 130, the semiconductor film 140a, and the insulating film 151a may be sequentially formed without exposure to the air using a multi-chamber film formation apparatus including a plurality of chambers.
  • a resist 170 having a predetermined shape is formed on the insulating film 151a. Specifically, a resist 170 is formed on the gate electrode 120, the first electrode 121, and the first wiring 122 only above the gate electrode 120 and the first wiring 122 by a photolithography method. That is, the resist 170 is not formed above the first electrode 121.
  • the semiconductor layer 140 and the first layer 151 are formed by patterning the semiconductor film 140a and the insulating film 151a.
  • the insulating film 151a other than the region where the resist 170 is formed is removed by a dry etching method.
  • the semiconductor film 140a other than the region where the resist 170 is formed is removed by wet etching.
  • a reactive ion etching (RIE) method can be used as a dry etching method.
  • RIE reactive ion etching
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas.
  • Parameters such as gas flow rate, pressure, applied power, and frequency are appropriately set depending on the substrate size, etching film thickness, and the like.
  • the semiconductor layer 140a is InGaZnO
  • wet etching is performed using, for example, a chemical solution in which phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed. it can.
  • the semiconductor layer 140 and the first layer 151 are formed by removing the semiconductor film 140a and the insulating film 151a above the first electrode 121.
  • the semiconductor layer 140 is a semiconductor film 140 a patterned in a predetermined shape, and is formed above the gate electrode 120 and the first wiring 122.
  • the first layer 151 is a second insulating film 151 a patterned in a predetermined shape, and is formed above the gate electrode 120 and the first wiring 122.
  • a third insulating film is formed over the gate electrode 120, the first electrode 121, and the first wiring 122, thereby forming the insulating layer 150 including the second insulating film and the third insulating film.
  • the second layer 152 is formed over the first layer 151 and the gate insulating film 130.
  • a silicon oxide film is formed on the first layer 151 and the gate insulating film 130 by a plasma CVD method.
  • a silicon oxide film is formed using silane gas (SiH 4 ) at a temperature of 300 ° C. Note that after the second layer 152 is formed, heat treatment (annealing treatment) is performed at 350 ° C. for 1 h.
  • the insulating layer 150 includes the second insulating film (first layer 151) and the third insulating film (second layer 152) above the gate electrode 120 and the first wiring 122, and includes the first electrode.
  • the third insulating film (second layer 152) is included without including the second insulating film (first layer 151). That is, the insulating layer 150 includes an insulating film formed by the same process.
  • the insulating layer 150 includes a third insulating film (second layer 152) formed on the entire surface and a second insulating film (first layer 151) patterned in a predetermined shape.
  • the insulating layer 150 (the first layer 151 and the second layer 152) is patterned into a predetermined shape so that a part of the semiconductor layer 140 is exposed. Specifically, a contact hole is formed in the insulating layer 150 so that a part of the semiconductor layer 140 of the thin film transistor 101 is exposed. For example, the contact hole is formed by etching away a part of the insulating layer 150 of the thin film transistor 101.
  • a part of the insulating layer 150 is etched by a photolithography method and a dry etching method, so that a contact hole is formed over a region to be a source contact region and a drain contact region of the semiconductor layer 140.
  • the RIE method can be used as the dry etching method.
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas. Parameters such as gas flow rate, pressure, applied power, and frequency are appropriately set depending on the substrate size, etching film thickness, and the like.
  • a source electrode 160 s and a drain electrode 160 d connected to the semiconductor layer 140 are formed on the insulating layer 150.
  • the source electrode 160s and the drain electrode 160d having a predetermined shape are formed on the insulating layer 150 so as to fill the contact holes formed in the insulating layer 150.
  • the second electrode 161 and the second wiring 162 having a predetermined shape are formed on the insulating layer 150.
  • the source electrode 160s and the drain electrode 160d are formed on the insulating layer 150 and in the contact hole with a space therebetween. Further, the second electrode 161 is formed on the insulating layer 150 and above the first electrode 121, and the second wiring 162 is formed on the insulating layer 150 and above the first wiring 122.
  • a molybdenum film is formed on the insulating layer 150 and in the contact hole by a sputtering method, and the molybdenum film is patterned by a photolithography method and a wet etching method, whereby the source electrode 160s, the drain electrode 160d, A second electrode 161 and a second wiring 162 are formed.
  • the wet etching of the molybdenum film can be performed using, for example, a chemical solution in which hydrogen peroxide water (H 2 O 2 ) and an organic acid are mixed.
  • a passivation film (planarization film) is formed so as to cover the source electrode 160s, the drain electrode 160d, the second electrode 161, and the second wiring 162.
  • the passivation film is a silicon oxide film and has a film thickness of 460 nm.
  • a silicon oxide film is formed as a passivation film by a plasma CVD method using silane gas (SiH 4 ) at a temperature of 300 ° C. Thereafter, heat treatment (annealing) is performed at 300 ° C. for 1 h.
  • the thin film transistor substrate 100 can be manufactured as described above.
  • the thin film transistor according to the comparative example is a comparison object for showing the advantageous effects of the thin film transistor substrate 100 according to the present embodiment.
  • FIG. 6 is a schematic cross-sectional view of a thin film transistor according to a comparative example.
  • the thin film transistor 200 includes a substrate 110, a gate electrode 120, a gate insulating film 130, a semiconductor layer 140, an insulating layer 250, a source electrode 160s, and a drain electrode 160d. Prepare. In some cases, redundant description of substantially the same configuration as the thin film transistor substrate 100 may be omitted.
  • the insulating layer 250 is formed on the semiconductor layer 140.
  • the insulating layer 250 is formed on the semiconductor layer 140 and the gate insulating film 130 so as to cover the semiconductor layer 140.
  • Part of the insulating layer 250 is opened so as to penetrate therethrough. That is, a contact hole for exposing a part of the semiconductor layer 140 is formed in the insulating layer 250.
  • the semiconductor layer 140 is connected to the source electrode 160s and the drain electrode 160d through the opened portion (contact hole).
  • the insulating layer 250 is made of an electrically insulating material.
  • the insulating layer 250 is a film made of an inorganic material such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an aluminum oxide film, or a film made of an inorganic material containing silicon, oxygen, and carbon.
  • the insulating layer 250 is a silicon oxide film and has a film thickness of 240 nm.
  • FIG. 7 is a schematic cross-sectional view illustrating a method of manufacturing a thin film transistor according to a comparative example.
  • the formation of the gate electrode 120 shown in FIG. 7A and the continuous formation of the gate insulating film 130 and the semiconductor film 140a are the same as the formation of the gate electrode 120 and the gate insulating film shown in FIG. Since it is the same as the continuous film formation of the semiconductor layer 130 and the semiconductor film 140a, the description is omitted.
  • a resist 270 having a predetermined shape is formed on the semiconductor film 140a. Specifically, a resist 270 is formed above the gate electrode 120 by a photolithography method so as to face the gate electrode 120.
  • the semiconductor layer 140 is formed by patterning the semiconductor film 140a.
  • the semiconductor film 140a other than the region where the resist 270 is formed is removed by wet etching.
  • wet etching can be performed using, for example, a chemical solution in which phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed.
  • an insulating layer 250 is formed on the semiconductor layer 140 and the gate insulating film 130.
  • a silicon oxide film is formed over the semiconductor layer 140 and the gate insulating film 130 so as to cover the semiconductor layer 140 by plasma CVD.
  • the insulating layer 250 is patterned into a predetermined shape so that a part of the semiconductor layer 140 is exposed. Specifically, a contact hole is formed in the insulating layer 250 so that a part of the semiconductor layer 140 is exposed.
  • the contact hole is formed by etching away a part of the insulating layer of the thin film transistor 101. The etching removal method is as described above.
  • the thin film transistor 200 according to the comparative example can be manufactured.
  • the thin film transistor 200 according to the comparative example is different from the thin film transistor 101 according to this embodiment in that the semiconductor layer 140 and the insulating layer 250 are not continuously formed. Specifically, the semiconductor layer 140 of the thin film transistor 200 according to the comparative example is exposed to the resist 270.
  • PBTS test a result of a PBTS (Positive Bias Temperature Stress) test performed on the thin film transistor 200 according to the comparative example and the thin film transistor 101 according to the present embodiment will be described.
  • FIG. 8A is a diagram showing the relationship between current and mobility and gate voltage in a PBTS test of a thin film transistor according to a comparative example.
  • FIG. 8B is a diagram showing a relationship between current and mobility and gate voltage in the PBTS test of the thin film transistor according to this embodiment.
  • FIG. 9A is a diagram showing a change in threshold voltage due to a PBTS test of the thin film transistor according to the present embodiment and the comparative example.
  • a circle indicates the change amount ⁇ Vth_sat of the threshold voltage in the saturation region
  • a square mark indicates the change amount ⁇ Vth_lin of the threshold voltage in the linear region.
  • both the thin film transistor 200 according to the comparative example and the thin film transistor 101 according to the present embodiment show almost no change in the threshold voltage Vth after application of stress. This is considered to be an effect of plasma treatment using ammonia gas (NH 3 ) when the gate insulating film 130 is formed.
  • NH 3 ammonia gas
  • FIG. 9B is a diagram showing a change in the S value by the PBTS test of the thin film transistor according to the present embodiment and the comparative example.
  • a circle indicates the S value variation ⁇ S_sat in the saturation region
  • a square symbol indicates the S value variation ⁇ S_lin in the linear region.
  • the S value (Subthreshold swing value) is one of the values indicating the characteristics of the thin film transistor. As the S value is smaller, the drain current I ds changes more rapidly with respect to the gate-source voltage V gs .
  • the amount of change in the S value of the thin film transistor 101 according to the present embodiment is larger than the amount of change in the S value of the thin film transistor 200 according to the comparative example. That is, the S value of the thin film transistor 101 varies more than that of the thin film transistor 200 when stress is applied. Therefore, it can be said that the thin film transistor 101 has a more unstable characteristic than the thin film transistor 200 according to the comparative example.
  • the thin film transistor 101 according to this embodiment has a steeper slope of the drain current I ds than the thin film transistor 200 according to the comparative example. Therefore, the thin film transistor 101 has better transfer characteristics than the thin film transistor 200 according to the comparative example.
  • FIG. 9C is a diagram showing a change in mobility by the PBTS test of the thin film transistor according to the present embodiment and the comparative example.
  • a circle indicates the change amount ⁇ _sat of the mobility ⁇ in the saturation region
  • a square mark indicates the change amount ⁇ _lin of the mobility ⁇ in the linear region.
  • the amount of change in mobility of the thin film transistor 101 according to the present embodiment is smaller than the amount of change in mobility of the thin film transistor 200 according to the comparative example. That is, the mobility of the thin film transistor 101 does not change greatly even when the thin film transistor 101 is used for a long time.
  • the mobility fluctuation in the saturation region is small. That is, a mobility peak (hereinafter referred to as a mobility curve peak) does not appear in the thin film transistor 101 according to this embodiment.
  • the mobility curve peak does not appear in the thin film transistor 101 according to this embodiment in the initial characteristics. Therefore, as illustrated in FIG. 8B, the mobility is not significantly reduced after the stress is applied, and the thin film transistor 101 has stable characteristics.
  • the thin film transistor 101 according to this embodiment As described above, according to the PBTS test, in the thin film transistor 101 according to this embodiment, a change in threshold voltage and a change in mobility are suppressed even after stress is applied. In particular, the peak of the mobility curve is suppressed, and the remarkable decrease in mobility seen in the thin film transistor 200 according to the comparative example is suppressed. As described above, the thin film transistor 101 according to this embodiment has more stable characteristics and high reliability.
  • NBTS test Subsequently, a result of an NBTS (Negative Bias Temperature Stress) test performed on the thin film transistor 200 according to the comparative example and the thin film transistor 101 according to the present embodiment will be described.
  • NBTS Negative Bias Temperature Stress
  • FIG. 10A is a diagram showing a relationship between a gate voltage and a current and mobility according to an NBTS test of a thin film transistor according to a comparative example.
  • FIG. 10B is a diagram showing a relationship between current and mobility and gate voltage in the NBTS test of the thin film transistor according to this embodiment.
  • FIG. 11A is a diagram showing a change in threshold voltage due to the NBTS test of the thin film transistor according to the present embodiment and the comparative example.
  • a circle indicates the threshold voltage change amount ⁇ Vth_sat in the saturation region
  • a square mark indicates the threshold voltage change amount ⁇ Vth_lin in the linear region.
  • the amount of change in the threshold voltage Vth of the thin film transistor 101 according to this embodiment is smaller than the amount of change in the thin film transistor 200 according to the comparative example. That is, the threshold voltage of the thin film transistor 101 does not vary greatly even when the thin film transistor 101 is used for a long time.
  • FIG. 11B is a diagram showing a change in the S value by the NBTS test of the thin film transistor according to the present embodiment and the comparative example.
  • circles indicate the amount of change ⁇ S_sat of the S value in the saturation region
  • square marks indicate the amount of change ⁇ S_lin of the S value in the linear region.
  • the amount of change in the S value of the thin film transistor 101 according to the present embodiment is the change in the S value of the thin film transistor 200 according to the comparative example in both the saturation region and the linear region. It is smaller than the amount. That is, the S value of the thin film transistor 101 does not change greatly even when the thin film transistor 101 is used for a long time.
  • FIG. 11C is a diagram showing a change in mobility due to the NBTS test of the thin film transistor according to the present embodiment and the comparative example.
  • a circle indicates the change amount ⁇ _sat of the mobility ⁇ in the saturation region
  • a square mark indicates the change amount ⁇ _lin of the mobility ⁇ in the linear region.
  • the amount of change in mobility of the thin film transistor 101 according to this embodiment is smaller than the amount of change in mobility of the thin film transistor 200 according to the comparative example.
  • the mobility fluctuation in the saturation region is small. That is, as shown in FIG. 10B, the mobility curve peak does not appear in the thin film transistor 101 according to this embodiment.
  • the mobility of the thin film transistor 200 according to the comparative example decreases by about 2.63% after stress is applied. Since the mobility curve peak does not appear in the thin film transistor 101 according to this embodiment, a decrease in mobility is suppressed, and the thin film transistor 101 has stable characteristics and high reliability.
  • the thin film transistor substrate 100 includes the substrate 110 and the gate electrode 120 and the capacitor 102 formed above the substrate 110 so as to be arranged in the planar direction of the substrate 110.
  • the thin film transistor substrate 100 is a channel protection type (top contact type) transistor in which a source electrode 160 s and a drain electrode 160 d are formed on an insulating layer 150. Therefore, since the thickness of the channel protective film formed over the semiconductor layer 140 is increased, the thin film transistor 101 has more stable characteristics and high reliability.
  • the insulating layer 150 on the semiconductor layer 140 of the thin film transistor 101 and the insulating layer 150 between the first wiring 122 and the second wiring 162 of the wiring crossover portion 103 are A first layer 151 and a second layer 152 are provided.
  • the insulating layer 150 between the first electrode 121 and the second electrode 161 of the capacitor 102 includes the second layer 152 without including the first layer 151.
  • the capacitance value of the capacitor 102 does not depend on the film thickness of the first layer 151.
  • the capacitance value of the capacitor 102 can be increased.
  • the function of protecting the channel of the thin film transistor 101 can be sufficiently achieved, and a short circuit of the wiring in the wiring crossover portion 103 can be suppressed.
  • the capacitance value can be increased.
  • the gate insulating film 130, the semiconductor layer 140, and the insulating layer 150 are formed by continuous film formation.
  • process damage to the semiconductor layer 140 can be reduced, and as described with reference to FIGS. 8A to 11B, the negative shift amount of the threshold, the S value, and the change amount of mobility are reduced. Accordingly, the thin film transistor 101 included in the thin film transistor substrate 100 has more stable characteristics and improved reliability.
  • the thin film transistor substrate 100 according to the present embodiment it is possible to realize a large capacity, have more stable characteristics, and improve reliability.
  • the present invention is not limited thereto. That is, the thin film transistor substrate according to the present disclosure only needs to include a thin film transistor and a capacitor, and may not include a wiring crossover portion. In other words, the thin film transistor substrate may not include the first wiring and the second wiring.
  • the present invention is not limited to this.
  • the insulating layer according to the present disclosure may have a configuration of three or more layers.
  • the 1st layer concerning this indication may be constituted from a plurality of layers
  • the 2nd layer concerning this indication may be constituted from a plurality of layers.
  • the first layer and the second layer may be composed of a plurality of layers.
  • the insulating layer according to the present disclosure may be a single layer. That is, the insulating layer may be formed on the semiconductor layer and above the first electrode so that a part of the semiconductor layer is exposed.
  • the film thickness of the insulating layer above the gate electrode may be larger than the film thickness of the insulating layer above the first electrode.
  • the first layer 151 may be formed above the first electrode 121. At this time, by removing a part of the first layer 151 above the first electrode 121 by etching or the like, the film thickness of the first layer 151 above the gate electrode 120 is changed to the first layer above the first electrode 121.
  • the film thickness may be larger than 151.
  • the semiconductor layer 140 may be formed above the first electrode 121.
  • the semiconductor layer 140 and the first layer 151 may be formed above the first electrode 121 and on the gate insulating film 130.
  • the gate insulating film 130, the semiconductor film 140a, and the insulating film 151a are continuously formed, only a part of the insulating film 151a above the first electrode 121 may be etched.
  • the gate insulating film 130 may not be formed on the first electrode 121 and the first wiring 122.
  • an insulating layer or the like may be formed between the substrate 110 and the gate electrode 120, the first electrode 121, and the first wiring 122. That is, the gate electrode 120, the first electrode 121, and the first wiring 122 may be formed above the substrate 110.
  • the oxide semiconductor used for the semiconductor layer is not limited to amorphous InGaZnO.
  • a polycrystalline semiconductor such as polycrystalline InGaO or a single crystal semiconductor such as silicon may be used.
  • an organic EL display device is described as a display device using a thin film transistor substrate.
  • the thin film transistor substrate in the above embodiment is used for other display devices using an active matrix substrate such as a liquid crystal display device. Can also be applied.
  • the display device such as the organic EL display device described above can be used as a flat panel display, and is applied to all electronic devices having a display panel such as a television set, a personal computer, and a mobile phone. be able to. In particular, it is suitable for a large-screen and high-definition display device.
  • the thin film transistor substrate and the manufacturing method thereof according to the present disclosure can be used for a display device such as an organic EL display device, for example.

Landscapes

  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

　薄膜トランジスタ基板（１００）は、基板（１１０）の平面方向に並んで配置されるように、基板（１１０）の上方に形成されたゲート電極（１２０）及び容量（１０２）の第１電極（１２１）と、ゲート電極（１２０）上に形成されたゲート絶縁膜（１３０）と、ゲート絶縁膜（１３０）上に形成された半導体層（１４０）と、半導体層（１４０）の一部が露出するように半導体層（１４０）上及び第１電極（１２１）の上方に形成された絶縁層（１５０）と、半導体層（１４０）の露出した部分で半導体層（１４０）と接続されるように絶縁層（１５０）の上方に形成されたソース電極（１６０ｓ）及びドレイン電極（１６０ｄ）と、第１電極（１２１）に対向し、かつ、絶縁層（１５０）の上方に形成された容量（１０２）の第２電極（１６１）とを備え、ゲート電極（１２０）上方の絶縁層（１５０）の膜厚は、第１電極（１２１）の上方の絶縁層（１５０）の膜厚より大きい。

Description

薄膜トランジスタ基板及びその製造方法
　本開示は、薄膜トランジスタ基板及びその製造方法に関する。
　液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。
　従来、薄膜トランジスタを製造する際に、ゲート絶縁膜、半導体層及びチャネル保護層を大気に触れることなく、連続的に形成する技術が開示されている（特許文献１）。これにより、半導体層へのプロセスダメージを低減し、安定な特性を有する薄膜トランジスタを製造することができる。
特開２０１０－０５６５４６号公報
　しかしながら、上記従来技術では、十分に安定な特性を有する薄膜トランジスタを製造することができない。
　特許文献１に記載の薄膜トランジスタは、サイドコンタクト構造である。ソース電極及びドレイン電極と半導体層とのコンタクト領域を形成する際のエッチングにより、半導体層が一部削り取られる。このため、初期特性における閾値電圧のばらつきなどが発生する。
　また、薄膜トランジスタが表示装置に用いられる場合、薄膜トランジスタは、容量などの他の素子と同一の基板に設けられる。このとき、基板に配置される薄膜トランジスタ及び容量のサイズには制限があり、容量の大容量化が困難である。
　そこで、本開示は、容量の大容量化を達成し、かつ、より安定な特性を有し、信頼性の高い薄膜トランジスタ基板及びその製造方法を提供する。
　上記課題を解決するため、本開示の一態様に係る薄膜トランジスタ基板は、基板と、前記基板の平面方向に並んで配置されるように、前記基板の上方に形成されたゲート電極及び容量の第１電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層の一部が露出するように、前記半導体層上及び前記第１電極の上方に形成された絶縁層と、前記半導体層の露出した部分で前記半導体層と接続されるように前記絶縁層の上方に形成されたソース電極及びドレイン電極と、前記第１電極に対向し、かつ、前記絶縁層の上方に形成された前記容量の第２電極とを備え、前記ゲート電極上方の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい。
　また、本開示の一態様に係る薄膜トランジスタ基板の製造方法は、基板の平面方向に並んで配置されるように、前記基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、前記ゲート電極及び前記第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、前記半導体層の一部を露出させ、露出した部分で前記半導体層と接続されるように前記絶縁層の上方にソース電極及びドレイン電極を形成し、前記第１電極の上方、かつ、前記絶縁層の上方に前記容量の第２電極を形成する第３工程とを含み、前記第２工程では、前記ゲート電極の上方の前記絶縁層の膜厚が、前記第１電極の上方の前記絶縁層の膜厚より大きくなるように、前記第１電極の上方の前記第２絶縁膜の少なくとも一部を除去する。
　本開示によれば、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性の高い薄膜トランジスタ基板及びその製造方法を提供することができる。
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態に係る有機ＥＬ表示装置における画素の構成を示す平面図である。 図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の簡略な構成を示す電気回路図である。 図４は、実施の形態に係る薄膜トランジスタ基板の概略断面図である。 図５は、実施の形態に係る薄膜トランジスタ基板の製造方法を示す概略断面図である。 図６は、比較例に係る薄膜トランジスタの概略断面図である。 図７は、比較例に係る薄膜トランジスタの製造方法を示す概略断面図である。 図８Ａは、比較例に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。 図８Ｂは、実施の形態に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。 図９Ａは、実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による閾値電圧の変化を示す図である。 図９Ｂは、実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験によるＳ値の変化を示す図である。 図９Ｃは、実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による移動度の変化を示す図である。 図１０Ａは、比較例に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。 図１０Ｂは、実施の形態に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。 図１１Ａは、実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による閾値電圧の変化を示す図である。 図１１Ｂは、実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験によるＳ値の変化を示す図である。 図１１Ｃは、実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による移動度の変化を示す図である。
　（本開示の概要）
　本開示に係る薄膜トランジスタ基板は、基板と、基板の平面方向に並んで配置されるように、基板の上方に形成されたゲート電極及び容量の第１電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層の一部が露出するように、半導体層上及び第１電極の上方に形成された絶縁層と、半導体層の露出した部分で半導体層と接続されるように絶縁層の上方に形成されたソース電極及びドレイン電極と、第１電極に対向し、かつ、絶縁層の上方に形成された容量の第２電極とを備え、ゲート電極上方の絶縁層の膜厚は、第１電極の上方の絶縁層の膜厚より大きい。
　これにより、容量の第１電極と第２電極との間の絶縁層がゲート電極の上方の絶縁層より小さくなるので、大容量化を実現することができる。また、薄膜トランジスタ基板は、ソース電極及びドレイン電極が絶縁層の上方に形成されたチャネル保護型（トップコンタクト型）のトランジスタである。半導体層上に形成されたチャネル保護膜の膜厚を大きくすることになるので、薄膜トランジスタは、より安定な特性を有し、信頼性が高くなる。したがって、本開示に係る薄膜トランジスタ基板は、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性を高めることができる。
　また、本開示に係る薄膜トランジスタ基板では、ゲート電極上方の絶縁層は、第１層と、第１層上に形成された第２層とを備え、第１電極の上方の絶縁層は、第１層と第２層とのうち第２層のみを備えてもよい。
　これにより、ゲート電極の上方の絶縁層は第１層及び第２層を備えるのに対して、容量の電極間の絶縁層は第１層を備えずに、第２層を備える。したがって、第２層の膜厚を小さくし、かつ、第１層の膜厚を大きくすることで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚を大きくすることができる。したがって、本開示に係る薄膜トランジスタは、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性を高めることができる。
　また、本開示に係る薄膜トランジスタ基板では、薄膜トランジスタ基板は、さらに、基板の平面方向にゲート電極及び第１電極と並んで配置されるように、基板と絶縁層との間に形成された第１配線と、第１配線に対向し、かつ、絶縁層の上方に形成された第２配線とを備え、第１配線と第２配線との間の絶縁層の膜厚は、第１電極の上方の絶縁層の膜厚より大きくてもよい。
　これにより、配線間の絶縁層を大きくすることができるので、配線の短絡を抑制することができる。したがって、本開示に係る薄膜トランジスタは、信頼性を高めることができる。
　また、本開示に係る薄膜トランジスタ基板では、半導体層上の絶縁層、及び、第１配線と第２配線との間の絶縁層は、第１層と、第１層上に形成された第２層とを備え、第１電極の上方の絶縁層は、第１層と第２層とのうち第２層のみを備えてもよい。
　これにより、ゲート電極の上方の絶縁層及び配線間の絶縁層は第１層及び第２層を備えるのに対して、容量の電極間の絶縁層は第１層を備えずに、第２層を備える。したがって、第２層の膜厚を小さくし、かつ、第１層の膜厚を大きくすることで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚、及び、配線間の絶縁層の膜厚を大きくすることができる。したがって、本開示に係る薄膜トランジスタは、容量の大容量化を実現し、配線の短絡を抑制することができるので、信頼性を高めることができる。
　また、本開示に係る薄膜トランジスタ基板では、ゲート電極、第１電極及び第１配線は、基板上に形成され、ゲート絶縁膜は、ゲート電極、第１電極及び第１配線上に形成され、半導体層は、ゲート電極、第１電極及び第１配線のうちゲート電極及び第１配線のみの上方、かつ、ゲート絶縁膜上に形成されてもよい。
　これにより、ゲート電極、第１電極及び第１配線を同一のプロセスで形成することができるので、製造工程数を削減することができる。
　また、本開示に係る薄膜トランジスタ基板では、半導体層は、酸化物半導体層であってもよい。
　また、本開示に係る薄膜トランジスタ基板では、酸化物半導体層は、透明アモルファス酸化物半導体であってもよい。
　これにより、半導体層が酸化物半導体層であるので、キャリア移動度を高めることができる。
　また、本開示に係る薄膜トランジスタ基板の製造方法は、基板の平面方向に並んで配置されるように、基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、ゲート電極及び第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、半導体層の一部を露出させ、露出した部分で半導体層と接続されるように絶縁層の上方にソース電極及びドレイン電極を形成し、第１電極の上方、かつ、絶縁層の上方に容量の第２電極を形成する第３工程とを含み、第２工程では、ゲート電極の上方の絶縁層の膜厚が、第１電極の上方の絶縁層の膜厚より大きくなるように、第１電極の上方の第２絶縁膜の少なくとも一部を除去する。
　これにより、容量の第１電極と第２電極との間の絶縁層がゲート電極の上方の絶縁層より小さくなるので、大容量化を実現することができる。また、薄膜トランジスタ基板は、ソース電極及びドレイン電極が絶縁層の上方に形成されたチャネル保護型（トップコンタクト型）のトランジスタである。半導体層上に形成された絶縁層がチャネル保護層として機能するので、薄膜トランジスタは、より安定な特性を有し、信頼性が高くなる。
　さらに、連続成膜により、ゲート絶縁膜、半導体層及び絶縁層を形成するので、半導体層へのプロセスダメージを低減することができ、安定な特性を有する薄膜トランジスタを製造することができる。したがって、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性が高い薄膜トランジスタ基板を製造することができる。
　また、本開示に係る薄膜トランジスタ基板の製造方法では、第２工程では、ゲート電極及び第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、第１絶縁膜からなるゲート絶縁膜を形成し、第１電極の上方の半導体膜及び第２絶縁膜を除去することで、半導体層を形成し、ゲート電極及び第１電極の上方に第３絶縁膜を成膜することで、第２絶縁膜及び第３絶縁膜を含む絶縁層を形成してもよい。
　これにより、ゲート電極の上方の絶縁層は第２絶縁膜及び第３絶縁膜を備えるのに対して、容量の電極間の絶縁層は第２絶縁膜を備えずに、第３絶縁膜を備える。したがって、膜厚が小さい第３絶縁膜を成膜し、かつ、膜厚が大きい第２絶縁膜を成膜することで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚を大きくすることができる。したがって、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性が高い薄膜トランジスタを製造することができる。
　さらに、半導体膜と第２絶縁膜とを除去する際に共通のマスクを利用することができるので、マスクの個数及び製造工程数を削減することができる。
　また、本開示に係る薄膜トランジスタ基板の製造方法では、第１工程では、さらに、基板の平面方向にゲート電極及び第１電極と並んで配置されるように基板の上方に第１配線を形成し、第２工程では、ゲート電極、第１電極及び第１配線上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成し、第３工程では、さらに、第１配線の上方、かつ、絶縁層の上方に第２配線を形成し、第２工程では、ゲート電極の上方の絶縁層の膜厚と、第１配線と第２配線との間の絶縁層の膜厚とが、第１電極の上方の絶縁層の膜厚より大きくなるように、第１電極の上方の第２絶縁膜の少なくとも一部を除去してもよい。
　これにより、配線間の絶縁層を大きくすることができるので、配線の短絡を抑制することができる。したがって、信頼性が高い薄膜トランジスタ基板を製造することができる。
　また、本開示に係る薄膜トランジスタ基板の製造方法では、第２工程では、ゲート電極、第１電極及び第１配線上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、第１絶縁膜からなるゲート絶縁膜を形成し、第１電極の上方の半導体膜及び第２絶縁膜を除去することで、半導体層を形成し、ゲート電極、第１電極及び第１配線の上方に第３絶縁膜を成膜することで、第２絶縁膜及び第３絶縁膜を含む絶縁層を形成してもよい。
　これにより、ゲート電極の上方の絶縁層及び配線間の絶縁層は、第２絶縁膜及び第３絶縁膜を備えるのに対して、容量の電極間の絶縁層は第２絶縁膜を備えずに、第３絶縁膜を備える。したがって、膜厚が小さい第３絶縁膜を成膜し、かつ、膜厚が大きい第２絶縁膜を成膜することで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚、及び、配線間の絶縁層の膜厚を大きくすることができる。したがって、容量の大容量化を実現し、配線の短絡を抑制することができるので、信頼性が高い薄膜トランジスタ基板を製造することができる。
　また、本開示に係る薄膜トランジスタ基板の製造方法では、半導体層は、酸化物半導体層であってもよい。
　また、本開示に係る薄膜トランジスタ基板の製造方法では、酸化物半導体層は、透明アモルファス酸化物半導体であってもよい。
　これにより、半導体層が酸化物半導体層であるので、高いキャリア移動度を有する薄膜トランジスタ基板を製造することができる。
　（実施の形態）
　以下、薄膜トランジスタ基板、その製造方法、及び、薄膜トランジスタ基板を用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　［有機ＥＬ表示装置］
　まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
　図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
　ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
　有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
　また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
　各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
　ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
　続いて、画素３０の具体的な構成について、図２を用いて説明する。図２は、本実施の形態に係る有機ＥＬ表示装置における画素の構成を示す平面図である。
　図２に示すように、画素３０は、薄膜トランジスタ３２及び３３と、キャパシタ３４と、有機ＥＬ素子４０とを備える。また、画素３０には、各薄膜トランジスタの電極に所定の電圧を供給するためのゲート配線５０、ソース配線６０及び電源配線７０が接続されている。
　ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置における画素回路の簡略な構成を示す電気回路図である。なお、図３は、図２に示す画素３０を簡略化した構成を示している。
　図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とを備える。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
　薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、有機ＥＬ素子４０の陽極４１及びキャパシタ３４の他端に接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
　薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
　なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
　［薄膜トランジスタ基板］
　以下では、本実施の形態に係る薄膜トランジスタ基板について説明する。なお、本実施の形態に係る薄膜トランジスタ基板は、ボトムゲート型、かつ、チャネル保護型（トップコンタクト）の薄膜トランジスタである。
　図４は、本実施の形態に係る薄膜トランジスタ基板の概略断面図である。
　図４に示すように、本実施の形態に係る薄膜トランジスタ基板１００は、薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とを備える。薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とは、基板１１０上に平面方向に並んで配置されている。言い換えると、薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とは、基板１１０の互いに異なる平面領域にそれぞれ形成されている。つまり、基板１１０を平面視した場合に、薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とは、互いに異なる領域にそれぞれ形成されている。
　なお、図４に示す薄膜トランジスタ基板１００の断面は、例えば、図２のＡ－Ａ断面に相当する。薄膜トランジスタ１０１は、例えば、図３に示す薄膜トランジスタ３２に相当する。また、容量１０２は、例えば、図３に示すキャパシタ３４に相当する。また、配線クロスオーバー部１０３は、各種配線が重なる部分である。
　図４に示すように、薄膜トランジスタ基板１００は、基板１１０と、ゲート電極１２０と、第１電極１２１と、第１配線１２２と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層１５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄと、第２電極１６１と、第２配線１６２とを備える。ここで、絶縁層１５０は、第１層１５１と、第２層１５２とを備える。
　薄膜トランジスタ１０１は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層１５０（第１層１５１及び第２層１５２）と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。容量１０２は、基板１１０と、第１電極１２１と、ゲート絶縁膜１３０と、絶縁層１５０（第２層１５２）と、第２電極１６１とを備える。配線クロスオーバー部１０３は、基板１１０と、第１配線１２２と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層１５０（第１層１５１及び第２層１５２）と、第２配線１６２とを備える。
　基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
　なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ基板１００をフレキシブルディスプレイとして利用することができる。
　ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。一例として、ゲート電極１２０は、モリブデンとタングステンとからなる合金であり、膜厚が７５ｎｍである。
　第１電極１２１は、基板１１０上に所定形状で形成される。第１電極１２１の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
　第１配線１２２は、基板１１０上に所定形状で形成される。第１配線１２２の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
　なお、ゲート電極１２０、第１電極１２１及び第１配線１２２は全て、同じ材料から構成されてもよい。これにより、同一の工程でゲート電極１２０、第１電極１２１及び第１配線１２２を形成することができるので、パターニングに用いるマスクの個数及び製造工程数を削減することができる。
　また、ゲート電極１２０、第１電極１２１及び第１配線１２２は、基板１１０の平面方向（基板１１０の主面に平行な方向）に並んで配置されるように、基板１１０上に形成される。つまり、ゲート電極１２０、第１電極１２１及び第１配線１２２は、同層に形成される。例えば、ゲート電極１２０、第１電極１２１及び第１配線１２２は、基板１１０の互いに異なる平面領域にそれぞれ形成される。
　ゲート絶縁膜１３０は、ゲート電極１２０上に形成される。例えば、ゲート絶縁膜１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。具体的には、ゲート絶縁膜１３０は、全面成膜され、ゲート電極１２０、第１電極１２１及び第１配線１２２を覆うように、基板１１０上に形成される。
　ゲート絶縁膜１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。一例として、ゲート絶縁膜１３０は、シリコン酸化膜及びシリコン窒化膜の積層構造であり、膜厚はそれぞれ８５ｎｍと６５ｎｍである。
　半導体層１４０は、ゲート絶縁膜１３０上に所定形状で形成される。半導体層１４０は、薄膜トランジスタ１０１のチャネル層である。例えば、半導体層１４０は、ゲート電極１２０、第１電極１２１及び第１配線１２２のうち、ゲート電極１２０及び第１配線１２２のみの上方に形成される。言い換えると、第１電極１２１の上方には半導体層１４０は形成されない。
　具体的には、半導体層１４０は、ゲート電極１２０に対向する位置、及び、第１配線１２２に対向する位置に、かつ、ゲート絶縁膜１３０上に形成される。例えば、ゲート電極１２０の上方及び第１配線１２２の上方において、ゲート絶縁膜１３０上に島状に形成される。
　半導体層１４０は、例えば、酸化物半導体層である。半導体層１４０の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。一例として、半導体層１４０の膜厚は、３０ｎｍである。
　Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８～１．２：０．８～１．２：０．８～１．２の範囲でもよいが、この範囲には限られない。
　チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
　絶縁層１５０は、半導体層１４０の一部が露出するように、半導体層１４０上、第１電極１２１の上方及び第１配線１２２の上方に形成される。半導体層１４０上の絶縁層１５０は、半導体層１４０を保護するチャネル保護層として機能する。第１電極１２１の上方の絶縁層１５０は、容量１０２の容量値を規定する。第１配線１２２と第２配線１６２との間の絶縁層１５０は、配線クロスオーバー部１０３における配線の短絡を防止するための絶縁層である。
　絶縁層１５０は、第１層１５１と、第１層１５１上に形成された第２層１５２とを備える。具体的には、ゲート電極１２０の上方の絶縁層１５０、すなわち、半導体層１４０上の絶縁層１５０は、第１層１５１と第２層１５２とを備える。第１電極１２１の上方の絶縁層１５０は、第１層１５１と第２層１５２とのうち第２層１５２のみを備える。第１配線１２２と第２配線１６２との間の絶縁層１５０は、第１層１５１と第２層１５２とを備える。
　第１層１５１は、ゲート電極１２０の上方及び第１配線１２２の上方に形成される。具体的には、第１層１５１は、半導体層１４０上に形成される。例えば、第１層１５１は、ゲート電極１２０の上方、かつ、ゲート電極１２０に対向する位置と、第１配線１２２の上方、かつ、第１配線１２２に対向する位置とに形成される。
　つまり、第１層１５１は、ゲート電極１２０、第１電極１２１及び第１配線１２２のうち、ゲート電極１２０及び第１配線１２２のみの上方に形成される。言い換えると、第１電極１２１の上方には第１層１５１は形成されない。すなわち、第１層１５１は、半導体層１４０上のみに形成される。
　第１層１５１は、電気絶縁性を有する材料から構成される。例えば、第１層１５１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。一例として、第１層１５１は、シリコン酸化膜であり、膜厚は１２０ｎｍである。
　第２層１５２は、第１層１５１上に形成される。具体的には、第２層１５２は、第１層１５１を覆うように第１層１５１及びゲート絶縁膜１３０上に形成される。
　第２層１５２は、電気絶縁性を有する材料から構成される。例えば、第２層１５２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。一例として、第２層１５２は、シリコン酸化膜であり、膜厚は１２０ｎｍである。
　また、絶縁層１５０（第１層１５１及び第２層１５２）の一部は、貫通するように開口されている。つまり、第１層１５１及び第２層１５２には、半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１６０ｓ及びドレイン電極１６０ｄに接続されている。
　このように、薄膜トランジスタ１０１及び配線クロスオーバー部１０３は、第１層１５１と第２層１５２とを備える。これに対して、容量１０２は、第１層１５１と第２層１５２とのうち第２層１５２のみを備える。つまり、容量１０２は、第１層１５１を備えない。
　したがって、容量１０２の容量値は、第２層１５２の膜厚に依存し、第１層１５１の膜厚には依存しない。このため、第２層１５２の膜厚を小さくすることで、容量１０２を大容量化することができる。
　一方で、薄膜トランジスタ１０１は、第１層１５１と第２層１５２とを備えるので、第１層１５１の膜厚を大きくすることで、チャネル保護層としての絶縁層１５０の膜厚を大きく保つことができる。したがって、容量１０２の容量値に影響を与えることなく、チャネル保護層の膜厚を大きくすることができるので、薄膜トランジスタ１０１の特性をより安定にすることができ、信頼性を高めることができる。
　また、配線クロスオーバー部１０３は、第１層１５１と第２層１５２とを備えるので、第１配線１２２と第２配線１６２との間の距離は、第１層１５１の膜厚と第２層１５２の膜厚との合計になる。配線クロスオーバー部１０３では、第１配線１２２と第２配線１６２との短絡を防止するためには、配線間の距離を大きくすることが好ましい。
　本実施の形態では、第１層１５１の膜厚を大きくすることで、容量１０２の容量値に影響を与えることなく、第１配線１２２と第２配線１６２との距離を大きくすることができる。したがって、第１配線１２２と第２配線１６２との間で短絡する可能性を低減することができる。
　ソース電極１６０ｓ及びドレイン電極１６０ｄは、絶縁層１５０の上方に所定形状で形成される。つまり、ソース電極１６０ｓ及びドレイン電極１６０ｄは、半導体層１４０の露出した部分で半導体層１４０と接続されるように、絶縁層１５０の上方に形成される。具体的には、ソース電極１６０ｓ及びドレイン電極１６０ｄは、絶縁層１５０に形成されたコンタクトホールを介して半導体層１４０に接続され、絶縁層１５０上において基板水平方向に離間して対向配置されている。
　ソース電極１６０ｓ及びドレイン電極１６０ｄは、導電性を有する材料からなる電極である。ソース電極１６０ｓ及びドレイン電極１６０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。一例として、ソース電極１６０ｓ及びドレイン電極１６０ｄは、モリブデン膜であり、膜厚は１００ｎｍである。
　第２電極１６１は、絶縁層１５０の上方に所定形状で形成される。つまり、第２電極１６１は、第１電極１２１に対向し、かつ、絶縁層１５０の上方に形成される。具体的には、第２電極１６１は、第１電極１２１と対向する位置に、かつ、第２層１５２上に形成される。なお、第２電極１６１の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
　第２配線１６２は、絶縁層１５０の上方に所定形状で形成される。つまり、第２配線１６２は、第１配線１２２に対向し、かつ、絶縁層１５０の上方に形成される。具体的には、第２配線１６２は、第１配線１２２と対向する位置に、かつ、第２層１５２上に形成される。なお、第２配線１６２の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
　なお、ソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２は全て、同じ材料から構成されてもよい。これにより、同一の工程でソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２を形成することができるので、パターニングに用いるマスクの個数及び製造工程数を削減することができる。
　［薄膜トランジスタ基板の製造方法］
　続いて、本実施の形態に係る薄膜トランジスタ基板の製造方法について、図５を用いて説明する。図５は、本実施の形態に係る薄膜トランジスタ基板の製造方法を示す概略断面図である。
　まず、図５の（ａ）に示すように、基板１１０を準備し、基板１１０の平面方向に並んで配置されるように、基板１１０の上方に所定形状のゲート電極１２０、第１電極１２１及び第１配線１２２を形成する。例えば、基板１１０上に金属膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極１２０、第１電極１２１及び第１配線１２２を形成する。なお、金属膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
　次に、ゲート電極１２０、第１電極１２１及び第１配線１２２上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜１３０、半導体層１４０及び絶縁層１５０を順に形成する。なお、例えば、図５の（ａ）に示すように、第１絶縁膜はゲート絶縁膜１３０、半導体膜は半導体膜１４０ａ、第２絶縁膜は絶縁膜１５１ａである。
　ここで、連続成膜とは、洗浄工程及び検査工程に代表される一切の工程を挟まずに、各層を連続して成膜することである。具体的には、まず、成膜装置のチャンバー内に、ゲート電極１２０、第１電極１２１及び第１配線１２２が形成された基板１１０を設置する。その後、基板１１０が大気に触れることなく、清浄な状態を維持できるように、チャンバー内を十分に減圧する。
　十分な減圧状態（真空状態）において、まず、ゲート電極１２０、第１電極１２１及び第１配線１２２上にゲート絶縁膜１３０を成膜する。例えば、ゲート電極１２０、第１電極１２１及び第１配線１２２を覆うように、ゲート電極１２０、第１電極１２１、第１配線１２２及び基板１１０上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜とシリコン酸化膜とを順に成膜することで、ゲート絶縁膜１３０を形成する。
　シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。例えば、アンモニアガス（ＮＨ３）を用いて温度４００℃の条件でシリコン窒化膜を成膜する。また、シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
　次に、例えば、スパッタリング法によって、ゲート絶縁膜１３０上に半導体膜１４０ａを成膜する。具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素雰囲気でのスパッタリング法によって、ゲート絶縁膜１３０上にアモルファスＩｎＧａＺｎＯ膜を成膜する。
　そして、例えば、プラズマＣＶＤ法によって半導体膜１４０ａ上に絶縁膜１５１ａを成膜する。具体的には、シランガス（ＳｉＨ４）を用いて温度３００℃の条件で半導体膜１４０ａ上にシリコン酸化膜を成膜する。
　このようにして、ゲート絶縁膜１３０、半導体膜１４０ａ及び絶縁膜１５１ａを順に連続成膜することで、まず、ゲート絶縁膜１３０を形成する。連続成膜することで、大気中に浮遊する汚染不純物元素を極力排除して、また、レジスト液及びウェットエッチング液等の薬液に触れることなく、各層を形成することができる。
　なお、本実施の形態において、複数のチャンバーを備えるマルチチャンバー型の成膜装置を用いて、半導体膜１４０ａ及び絶縁膜１５１ａを大気に触れることなく、順に成膜してもよい。また、複数のチャンバーを備えるマルチチャンバー型の成膜装置を用いて、ゲート絶縁膜１３０、半導体膜１４０ａ及び絶縁膜１５１ａを大気に触れることなく、順に成膜してもよい。
　続いて、図５の（ｂ）に示すように、絶縁膜１５１ａ上に所定形状のレジスト１７０を形成する。具体的には、ゲート電極１２０、第１電極１２１及び第１配線１２２のうちゲート電極１２０及び第１配線１２２のみの上方にレジスト１７０を、フォトリソグラフィ法によって形成する。すなわち、第１電極１２１の上方には、レジスト１７０を形成しない。
　次に、図５の（ｃ）に示すように、半導体膜１４０ａ及び絶縁膜１５１ａをパターニングすることで、半導体層１４０及び第１層１５１を形成する。例えば、ドライエッチング法により、レジスト１７０が形成された領域以外の絶縁膜１５１ａを除去する。さらに、ウェットエッチング法により、レジスト１７０が形成された領域以外の半導体膜１４０ａを除去する。
　具体的には、絶縁膜１５１ａがシリコン酸化膜である場合、ドライエッチング法として反応性イオンエッチング（ＲＩＥ）法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
　また、半導体膜１４０ａがＩｎＧａＺｎＯである場合、ウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。このように、第１電極１２１の上方の半導体膜１４０ａ及び絶縁膜１５１ａを除去することで、半導体層１４０及び第１層１５１を形成する。半導体層１４０は、所定形状にパターニングされた半導体膜１４０ａであり、ゲート電極１２０及び第１配線１２２の上方に形成される。第１層１５１は、所定形状にパターニングされた第２絶縁膜１５１ａであり、ゲート電極１２０の上方及び第１配線１２２の上方に形成される。
　次に、ゲート電極１２０、第１電極１２１及び第１配線１２２の上方に第３絶縁膜を成膜することで、第２絶縁膜及び第３絶縁膜を含む絶縁層１５０を形成する。具体的には、図５の（ｄ）に示すように、第１層１５１及びゲート絶縁膜１３０上に、第２層１５２を成膜する。例えば、プラズマＣＶＤ法によって第１層１５１及びゲート絶縁膜１３０上にシリコン酸化膜を成膜する。例えば、シランガス（ＳｉＨ４）を用いて温度３００℃の条件でシリコン酸化膜を成膜する。なお、第２層１５２の成膜後、３５０℃で１ｈの熱処理（アニール処理）を行う。
　このように、絶縁層１５０は、ゲート電極１２０の上方及び第１配線１２２の上方では、第２絶縁膜（第１層１５１）及び第３絶縁膜（第２層１５２）を含み、第１電極１２１の上方では、第２絶縁膜（第１層１５１）を含まずに第３絶縁膜（第２層１５２）を含んでいる。つまり、絶縁層１５０は、同一のプロセスで形成された絶縁膜を含んでいる。例えば、絶縁層１５０は、全面に成膜された第３絶縁膜（第２層１５２）と、所定形状にパターニングされた第２絶縁膜（第１層１５１）とを含んでいる。
　次に、図５の（ｅ）に示すように、半導体層１４０の一部を露出させるように、絶縁層１５０（第１層１５１及び第２層１５２）を所定形状にパターニングする。具体的には、薄膜トランジスタ１０１の半導体層１４０の一部を露出させるように、絶縁層１５０にコンタクトホールを形成する。例えば、薄膜トランジスタ１０１の絶縁層１５０の一部をエッチング除去することによってコンタクトホールを形成する。
　具体的には、まず、フォトリソグラフィ法及びドライエッチング法によって絶縁層１５０の一部をエッチングすることにより、半導体層１４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、第１層１５１及び第２層１５２がシリコン酸化膜である場合、ドライエッチング法としてＲＩＥ法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
　次に、半導体層１４０に接続するソース電極１６０ｓ及びドレイン電極１６０ｄを絶縁層１５０上に形成する。例えば、絶縁層１５０に形成したコンタクトホールを埋めるようにして、絶縁層１５０上に所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。また、所定形状の第２電極１６１及び第２配線１６２を絶縁層１５０上に形成する。
　具体的には、絶縁層１５０上及びコンタクトホール内に、互いに間隔を空けてソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。また、絶縁層１５０上、かつ、第１電極１２１の上方に第２電極１６１を形成し、絶縁層１５０上、かつ、第１配線１２２の上方に第２配線１６２を形成する。
　より具体的には、絶縁層１５０上及びコンタクトホール内に、モリブデン膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法によってモリブデン膜をパターニングすることで、ソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２を形成する。モリブデン膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
　最後に、図示していないが、ソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２を覆うようにパッシベーション膜（平坦化膜を）を形成する。例えば、パッシベーション膜は、シリコン酸化膜であり、膜厚は４６０ｎｍである。具体的には、シランガス（ＳｉＨ４）を用いて温度３００℃の条件のプラズマＣＶＤ法によってシリコン酸化膜をパッシベーション膜として成膜する。その後、３００℃で１ｈの熱処理（アニール処理）を行う。
　以上のようにして、薄膜トランジスタ基板１００を製造することができる。
　［比較例］
　続いて、比較例に係る薄膜トランジスタについて、図６及び図７を用いて説明する。比較例に係る薄膜トランジスタは、本実施の形態に係る薄膜トランジスタ基板１００の有利な効果を示すための比較対象である。
　図６は、比較例に係る薄膜トランジスタの概略断面図である。
　図６に示すように、比較例に係る薄膜トランジスタ２００は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層２５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。なお、薄膜トランジスタ基板１００と実質的に同一の構成に対する重複説明を省略する場合がある。
　絶縁層２５０は、半導体層１４０上に形成される。例えば、絶縁層２５０は、半導体層１４０を覆うように半導体層１４０及びゲート絶縁膜１３０上に形成される。
　絶縁層２５０の一部は、貫通するように開口されている。つまり、絶縁層２５０には、半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１６０ｓ及びドレイン電極１６０ｄに接続されている。
　絶縁層２５０は、電気絶縁性を有する材料から構成される。例えば、絶縁層２５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。一例として、絶縁層２５０は、シリコン酸化膜であり、膜厚は２４０ｎｍである。
　続いて、比較例に係る薄膜トランジスタ２００の製造方法について、図７を用いて説明する。図７は、比較例に係る薄膜トランジスタの製造方法を示す概略断面図である。
　なお、図７の（ａ）に示すゲート電極１２０の形成と、ゲート絶縁膜１３０及び半導体膜１４０ａの連続成膜とは、図５の（ａ）に示すゲート電極１２０の形成と、ゲート絶縁膜１３０及び半導体膜１４０ａの連続成膜と同一であるので説明を省略する。
　図７の（ｂ）に示すように、半導体膜１４０ａ上に所定形状のレジスト２７０を形成する。具体的には、ゲート電極１２０の上方に、ゲート電極１２０と対向するように、フォトリソグラフィ法によってレジスト２７０を形成する。
　次に、図７の（ｃ）に示すように、半導体膜１４０ａをパターニングすることで、半導体層１４０を形成する。例えば、ウェットエッチング法により、レジスト２７０が形成された領域以外の半導体膜１４０ａを除去する。半導体膜１４０ａがＩｎＧａＺｎＯである場合、ウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
　次に、図７の（ｄ）に示すように、半導体層１４０及びゲート絶縁膜１３０上に、絶縁層２５０を成膜する。例えば、プラズマＣＶＤ法によって半導体層１４０を覆うように半導体層１４０及びゲート絶縁膜１３０上にシリコン酸化膜を成膜する。
　次に、図７の（ｅ）に示すように、半導体層１４０の一部を露出させるように、絶縁層２５０を所定形状にパターニングする。具体的には、半導体層１４０の一部を露出させるように、絶縁層２５０にコンタクトホールを形成する。例えば、薄膜トランジスタ１０１の絶縁層の一部をエッチング除去することによってコンタクトホールを形成する。エッチング除去の方法は、上述した通りである。
　以上のようにして、比較例に係る薄膜トランジスタ２００を製造することができる。
　比較例に係る薄膜トランジスタ２００は、本実施の形態に係る薄膜トランジスタ１０１と比較して、半導体層１４０と絶縁層２５０とが連続成膜されていない点が異なっている。具体的には、比較例に係る薄膜トランジスタ２００の半導体層１４０は、レジスト２７０に曝されている。
　［ＰＢＴＳ試験］
　続いて、比較例に係る薄膜トランジスタ２００と本実施の形態に係る薄膜トランジスタ１０１とに対して行ったＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験の結果について説明する。
　図８Ａは、比較例に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。図８Ｂは、本実施の形態に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
　ＰＢＴＳ試験は、薄膜トランジスタ２００及び薄膜トランジスタ１０１に対して、ゲート－ソース間電圧Ｖｇｓ＝＋２０Ｖ、ドレイン－ソース間電圧Ｖｄｓ＝０Ｖ、温度Ｔ＝９０℃、期間ｔ＝２０００ｓｅｃの条件の下で行った。
　図９Ａは、本実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による閾値電圧の変化を示す図である。なお、図９Ａにおいて、丸印は、飽和領域における閾値電圧の変化量ΔＶｔｈ＿ｓａｔを示し、四角印は、線形領域における閾値電圧の変化量ΔＶｔｈ＿ｌｉｎを示している。
　図９Ａに示すように、比較例に係る薄膜トランジスタ２００及び本実施の形態に係る薄膜トランジスタ１０１の双方とも、ストレスの印加後において、ほとんど閾値電圧Ｖｔｈの変化は見られない。なお、これは、ゲート絶縁膜１３０を成膜した際にアンモニアガス（ＮＨ３）を用いたプラズマ処理による効果と考えられる。
　図９Ｂは、本実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験によるＳ値の変化を示す図である。なお、図９Ｂにおいて、丸印は、飽和領域におけるＳ値の変化量ΔＳ＿ｓａｔを示し、四角印は、線形領域におけるＳ値の変化量ΔＳ＿ｌｉｎを示している。
　Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　ｓｗｉｎｇ　ｖａｌｕｅ）は、薄膜トランジスタの特性を示す値の１つである。Ｓ値が小さいほど、ゲート－ソース間電圧Ｖｇｓに対してドレイン電流Ｉｄｓは、急激に変化する。
　図９Ｂに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１のＳ値の変化量は、比較例に係る薄膜トランジスタ２００のＳ値の変化量よりも大きくなっている。すなわち、薄膜トランジスタ１０１のＳ値は、ストレスが印加されることによって、薄膜トランジスタ２００よりも大きく変動する。したがって、薄膜トランジスタ１０１は、比較例に係る薄膜トランジスタ２００よりも不安定な特性を有するといえる。
　しかしながら、例えば、図８Ａと図８Ｂとを比較して分かるように、本実施の形態に係る薄膜トランジスタ１０１は、比較例に係る薄膜トランジスタ２００よりもドレイン電流Ｉｄｓの傾きが急である。したがって、薄膜トランジスタ１０１は、比較例に係る薄膜トランジスタ２００よりも優れた伝達特性を有する。
　図９Ｃは、本実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による移動度の変化を示す図である。なお、図９Ｃにおいて、丸印は、飽和領域における移動度μの変化量Δμ＿ｓａｔを示し、四角印は、線形領域における移動度μの変化量Δμ＿ｌｉｎを示している。
　図９Ｃに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１の移動度の変化量は、比較例に係る薄膜トランジスタ２００の移動度の変化量よりも小さくなっている。すなわち、薄膜トランジスタ１０１の移動度は、薄膜トランジスタ１０１を長期間使用した場合であっても、大きく変化しない。
　特に、図９Ｃに示すように、飽和領域における移動度の変動が小さくなっている。すなわち、本実施の形態に係る薄膜トランジスタ１０１には、移動度のピーク（以下、移動度曲線ピークと記載）が現れない。
　例えば、図８Ａに示すように、初期特性（ストレス印加前）では、比較例に係る薄膜トランジスタ２００には、ゲート－ソース間電圧Ｖｇｓ＝０．６Ｖ近辺に移動度曲線ピークが現れている。このため、ストレス印加後は、図８Ａに示すように移動度が顕著に低下している。
　これに対して、図８Ｂに示すように、初期特性では、本実施の形態に係る薄膜トランジスタ１０１には、移動度曲線ピークは現れない。したがって、図８Ｂに示すように、ストレス印加後に、移動度の顕著な低下は起きず、薄膜トランジスタ１０１は、安定な特性を有する。
　以上のように、ＰＢＴＳ試験によると、本実施の形態に係る薄膜トランジスタ１０１は、ストレスの印加後においても、閾値電圧の変化は抑制され、移動度の変化も抑制されている。特に、移動度曲線のピークが抑制され、比較例に係る薄膜トランジスタ２００に見られる移動度の顕著な低下が抑制される。このように、本実施の形態に係る薄膜トランジスタ１０１は、より安定な特性を有し、信頼性が高い。
　［ＮＢＴＳ試験］
　続いて、比較例に係る薄膜トランジスタ２００と本実施の形態に係る薄膜トランジスタ１０１とに対して行ったＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験の結果について説明する。
　図１０Ａは、比較例に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。図１０Ｂは、本実施の形態に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
　ＮＢＴＳ試験は、薄膜トランジスタ２００及び薄膜トランジスタ１０１に対して、ゲート－ソース間電圧Ｖｇｓ＝－２０Ｖ、ドレイン－ソース間電圧Ｖｄｓ＝０Ｖ、温度Ｔ＝９０℃、期間ｔ＝２０００ｓｅｃの条件の下で行った。
　図１１Ａは、本実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による閾値電圧の変化を示す図である。なお、図１１Ａにおいて、丸印は、飽和領域の閾値電圧の変化量ΔＶｔｈ＿ｓａｔを示し、四角印は、線形領域の閾値電圧の変化量ΔＶｔｈ＿ｌｉｎを示している。
　図１１Ａに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１の閾値電圧Ｖｔｈの変化量は、比較例に係る薄膜トランジスタ２００の変化量よりも小さくなっている。すなわち、薄膜トランジスタ１０１の閾値電圧は、薄膜トランジスタ１０１を長期間使用した場合であっても、大きく変動しない。
　図１１Ｂは、本実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験によるＳ値の変化を示す図である。なお、図１１Ｂにおいて、丸印は、飽和領域におけるＳ値の変化量ΔＳ＿ｓａｔを示し、四角印は、線形領域におけるＳ値の変化量ΔＳ＿ｌｉｎを示している。
　図１１Ｂに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１のＳ値の変化量は、飽和領域及び線形領域のいずれにおいても、比較例に係る薄膜トランジスタ２００のＳ値の変化量よりも小さくなっている。すなわち、薄膜トランジスタ１０１のＳ値は、薄膜トランジスタ１０１を長期間使用した場合であっても、大きく変化しない。
　図１１Ｃは、本実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による移動度の変化を示す図である。なお、図１１Ｃにおいて、丸印は、飽和領域における移動度μの変化量Δμ＿ｓａｔを示し、四角印は、線形領域における移動度μの変化量Δμ＿ｌｉｎを示している。
　図１１Ｃに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１の移動度の変化量は、比較例に係る薄膜トランジスタ２００の移動度の変化量によりも小さくなっている。
　特に、図１１Ｃに示すように、飽和領域における移動度の変動が小さくなっている。すなわち、図１０Ｂに示すように、本実施の形態に係る薄膜トランジスタ１０１には、移動度曲線ピークが現れない。なお、図１０Ａに示すように、移動度曲線ピークが現れた場合、ストレス印加後には、比較例に係る薄膜トランジスタ２００の移動度は、２．６３％程度低下する。本実施の形態に係る薄膜トランジスタ１０１は、移動度曲線ピークが現れないので、移動度の低下も抑制され、安定な特性を有し、信頼性が高い。
　［効果など］
　以上のように、本実施の形態に係る薄膜トランジスタ基板１００は、基板１１０と、基板１１０の平面方向に並んで配置されるように、基板１１０の上方に形成されたゲート電極１２０及び容量１０２の第１電極１２１と、ゲート電極１２０上に形成されたゲート絶縁膜１３０と、ゲート絶縁膜１３０上に形成された半導体層１４０と、半導体層１４０の一部が露出するように、半導体層１４０上及び第１電極１２１の上方に形成された絶縁層１５０と、半導体層１４０の露出した部分で半導体層１４０と接続されるように絶縁層１５０の上方に形成されたソース電極１６０ｓ及びドレイン電極１６０ｄと、第１電極１２１に対向し、かつ、絶縁層１５０の上方に形成された容量の第２電極１６１とを備え、ゲート電極１２０上方の絶縁層１５０の膜厚は、第１電極１２１の上方の絶縁層１５０の膜厚より大きい。
　具体的には、本実施の形態に係る薄膜トランジスタ基板１００は、ソース電極１６０ｓ及びドレイン電極１６０ｄが絶縁層１５０上に形成されたチャネル保護型（トップコンタクト型）のトランジスタである。したがって、半導体層１４０上に形成されたチャネル保護膜の膜厚を大きくすることになるので、薄膜トランジスタ１０１は、より安定な特性を有し、信頼性が高くなる。
　また、本実施の形態に係る薄膜トランジスタ基板１００では、薄膜トランジスタ１０１の半導体層１４０上の絶縁層１５０と、配線クロスオーバー部１０３の第１配線１２２と第２配線１６２との間の絶縁層１５０は、第１層１５１と第２層１５２とを備える。これに対し、容量１０２の第１電極１２１と第２電極１６１との間の絶縁層１５０は、第１層１５１を備えずに、第２層１５２を備える。
　したがって、第１層１５１は、第１電極１２１と第２電極１６１との間に形成されていないので、容量１０２の容量値は、第１層１５１の膜厚に依存しない。第２層１５２の膜厚を小さくすることで、容量１０２の容量値を大きくすることができる。一方で、第１層１５１の膜厚を大きくすることで、薄膜トランジスタ１０１のチャネルの保護の機能を十分に果たし、かつ、配線クロスオーバー部１０３での配線の短絡を抑制することができる。
　このように、第１層１５１を厚くすることで、容量値を小さくすることなく、チャネル保護の機能を果たすとともに、配線の短絡を抑制することができ、さらに、第２層１５２を薄くすることで、容量値を大きくすることができる。
　また、本実施の形態に係る薄膜トランジスタ基板１００の製造方法では、連続成膜により、ゲート絶縁膜１３０、半導体層１４０及び絶縁層１５０を形成する。これにより、半導体層１４０へのプロセスダメージを低減することができるので、図８Ａ～図１１Ｂを用いて説明したように、閾値の負シフト量、Ｓ値、移動度の変化量が低減する。これにより、薄膜トランジスタ基板１００が備える薄膜トランジスタ１０１は、より安定な特性を有し、信頼性が向上する。
　つまり、本実施の形態に係る薄膜トランジスタ基板１００によれば、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性を高めることができる。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
　例えば、上記実施の形態では、基板１１０上に薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とを備える構成について説明したが、これに限らない。すなわち、本開示に係る薄膜トランジスタ基板は、薄膜トランジスタと容量とを備えていればよく、配線クロスオーバー部を備えていなくてもよい。言い換えると、薄膜トランジスタ基板は、第１配線及び第２配線を備えていなくてもよい。
　また、上記実施の形態では、絶縁層１５０は第１層１５１と第２層１５２とを含む構成について説明したが、これに限らない。本開示に係る絶縁層は、３層以上の構成でもよい。例えば、本開示に係る第１層が複数の層から構成されていてもよく、本開示に係る第２層が複数の層から構成されていてもよい。あるいは、第１層及び第２層が複数の層から構成されていてもよい。
　また、本開示に係る絶縁層は、単層でもよい。つまり、絶縁層は、半導体層の一部が露出するように半導体層上及び第１電極の上方に形成されていればよい。そのうえで、ゲート電極上方の絶縁層の膜厚が、第１電極上方の絶縁層の膜厚より大きければよい。
　例えば、図４において、第１層１５１は、第１電極１２１の上方に形成されていてもよい。このとき、エッチング除去などにより第１電極１２１の上方の第１層１５１の一部を取り除くことによって、ゲート電極１２０の上方の第１層１５１の膜厚が第１電極１２１の上方の第１層１５１の膜厚より大きくすればよい。
　なお、このとき、第１電極１２１の上方には半導体層１４０が形成されていてもよい。具体的には、第１電極１２１の上方、かつ、ゲート絶縁膜１３０上に、半導体層１４０及び第１層１５１が形成されていてもよい。例えば、図５に示すように、ゲート絶縁膜１３０、半導体膜１４０ａ及び絶縁膜１５１ａを連続成膜した後、第１電極１２１の上方の絶縁膜１５１ａを一部のみエッチングすればよい。
　また、ゲート絶縁膜１３０は、第１電極１２１及び第１配線１２２上に形成されていなくてもよい。
　また、基板１１０とゲート電極１２０、第１電極１２１及び第１配線１２２の間に絶縁層などを形成してもよい。つまり、ゲート電極１２０、第１電極１２１及び第１配線１２２は、基板１１０の上方に形成されればよい。
　また、上記実施の形態では、半導体層に用いる酸化物半導体は、アモルファスのＩｎＧａＺｎＯに限られない。例えば、多結晶ＩｎＧａＯなどの多結晶半導体、又は、シリコンなどの単結晶半導体などでもよい。
　また、上記実施の形態では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
　また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　本開示に係る薄膜トランジスタ基板及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置に利用することができる。
１０　有機ＥＬ表示装置
２０　ＴＦＴ基板
３０　画素
３１　画素回路
３２、３３、１０１、２００　薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ　ドレイン電極
３２ｇ、３３ｇ、１２０　ゲート電極
３２ｓ、３３ｓ、１６０ｓ　ソース電極
３４　キャパシタ
４０　有機ＥＬ素子
４１　陽極
４２　ＥＬ層
４３　陰極
５０　ゲート配線
６０　ソース配線
７０　電源配線
１００　薄膜トランジスタ基板
１０２　容量
１０３　配線クロスオーバー部
１１０　基板
１２１　第１電極
１２２　第１配線
１３０　ゲート絶縁膜
１４０　半導体層
１４０ａ　半導体膜
１５０、２５０　絶縁層
１５１　第１層
１５１ａ　絶縁膜
１５２　第２層
１６１　第２電極
１６２　第２配線
１７０、２７０　レジスト
 

Claims (13)

  1. 　基板と、
    　前記基板の平面方向に並んで配置されるように、前記基板の上方に形成されたゲート電極及び容量の第１電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成された半導体層と、
    　前記半導体層の一部が露出するように、前記半導体層上及び前記第１電極の上方に形成された絶縁層と、
    　前記半導体層の露出した部分で前記半導体層と接続されるように前記絶縁層の上方に形成されたソース電極及びドレイン電極と、
    　前記第１電極に対向し、かつ、前記絶縁層の上方に形成された前記容量の第２電極とを備え、
    　前記ゲート電極上方の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい
    　薄膜トランジスタ基板。
  2. 　前記ゲート電極上方の前記絶縁層は、
    　第１層と、
    　前記第１層上に形成された第２層とを備え、
    　前記第１電極の上方の前記絶縁層は、前記第１層と前記第２層とのうち前記第２層のみを備える
    　請求項１に記載の薄膜トランジスタ基板。
  3. 　前記薄膜トランジスタ基板は、さらに、
    　前記基板の平面方向に前記ゲート電極及び前記第１電極と並んで配置されるように、前記基板と前記絶縁層との間に形成された第１配線と、
    　前記第１配線に対向し、かつ、前記絶縁層の上方に形成された第２配線とを備え、
    　前記第１配線と前記第２配線との間の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい
    　請求項１に記載の薄膜トランジスタ基板。
  4. 　前記半導体層上の前記絶縁層、及び、前記第１配線と前記第２配線との間の前記絶縁層は、
    　第１層と、
    　前記第１層上に形成された第２層とを備え、
    　前記第１電極の上方の前記絶縁層は、前記第１層と前記第２層とのうち前記第２層のみを備える
    　請求項３に記載の薄膜トランジスタ基板。
  5. 　前記ゲート電極、前記第１電極及び前記第１配線は、前記基板上に形成され、
    　前記ゲート絶縁膜は、前記ゲート電極、前記第１電極及び前記第１配線上に形成され、
    　前記半導体層は、前記ゲート電極、前記第１電極及び前記第１配線のうち前記ゲート電極及び前記第１配線のみの上方、かつ、前記ゲート絶縁膜上に形成される
    　請求項３又は４に記載の薄膜トランジスタ基板。
  6. 　前記半導体層は、酸化物半導体層である
    　請求項１～５のいずれか１項に記載の薄膜トランジスタ基板。
  7. 　前記酸化物半導体層は、透明アモルファス酸化物半導体である
    　請求項６に記載の薄膜トランジスタ基板。
  8. 　基板の平面方向に並んで配置されるように、前記基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、
    　前記ゲート電極及び前記第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、
    　前記半導体層の一部を露出させ、露出した部分で前記半導体層と接続されるように前記絶縁層の上方にソース電極及びドレイン電極を形成し、前記第１電極の上方、かつ、前記絶縁層の上方に前記容量の第２電極を形成する第３工程とを含み、
    　前記第２工程では、前記ゲート電極の上方の前記絶縁層の膜厚が、前記第１電極の上方の前記絶縁層の膜厚より大きくなるように、前記第１電極の上方の前記第２絶縁膜の少なくとも一部を除去する
    　薄膜トランジスタ基板の製造方法。
  9. 　前記第２工程では、
    　前記ゲート電極及び前記第１電極上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記第１絶縁膜からなる前記ゲート絶縁膜を形成し、
    　前記第１電極の上方の前記半導体膜及び前記第２絶縁膜を除去することで、前記半導体層を形成し、
    　前記ゲート電極及び前記第１電極の上方に第３絶縁膜を成膜することで、前記第２絶縁膜及び前記第３絶縁膜を含む前記絶縁層を形成する
    　請求項８に記載の薄膜トランジスタ基板の製造方法。
  10. 　前記第１工程では、さらに、前記基板の平面方向に前記ゲート電極及び前記第１電極と並んで配置されるように前記基板の上方に第１配線を形成し、
    　前記第２工程では、前記ゲート電極、前記第１電極及び前記第１配線上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記ゲート絶縁膜、前記半導体層及び前記絶縁層を順に形成し、
    　前記第３工程では、さらに、前記第１配線の上方、かつ、前記絶縁層の上方に第２配線を形成し、
    　前記第２工程では、前記ゲート電極の上方の前記絶縁層の膜厚と、前記第１配線と前記第２配線との間の前記絶縁層の膜厚とが、前記第１電極の上方の前記絶縁層の膜厚より大きくなるように、前記第１電極の上方の前記第２絶縁膜の少なくとも一部を除去する
    　請求項８に記載の薄膜トランジスタ基板の製造方法。
  11. 　前記第２工程では、
    　前記ゲート電極、前記第１電極及び前記第１配線上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記第１絶縁膜からなる前記ゲート絶縁膜を形成し、
    　前記第１電極の上方の前記半導体膜及び前記第２絶縁膜を除去することで、前記半導体層を形成し、
    　前記ゲート電極、前記第１電極及び前記第１配線の上方に第３絶縁膜を成膜することで、前記第２絶縁膜及び前記第３絶縁膜を含む前記絶縁層を形成する
    　請求項１０に記載の薄膜トランジスタ基板の製造方法。
  12. 　前記半導体層は、酸化物半導体層である
    　請求項８～１１のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
  13. 　前記酸化物半導体層は、透明アモルファス酸化物半導体である
    　請求項１２に記載の薄膜トランジスタ基板の製造方法。
     
     
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