WO2015037348A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
gate
semiconductor device
schottky
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透 日吉
和田　圭司
増田　健良
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Definitions

  • the present invention relates to a silicon carbide semiconductor device. More specifically, the present invention relates to a silicon carbide semiconductor device including a transistor element and a Schottky barrier diode.
  • SiC silicon carbide
  • SBD Schottky barrier diode
  • a silicon carbide semiconductor device has a DMOSFET region and an SBD region.
  • the SBD region is a region different from the DMOSFET region.
  • the SBD is composed of a portion of the drain region of the field effect transistor that is not covered with the gate insulating film and a metal.
  • the SBD is formed between two cells of a MOSFET.
  • Japanese Unexamined Patent Application Publication No. 2009-194127 does not specifically disclose the arrangement of SBD regions in a semiconductor device.
  • a semiconductor device is realized in the form of a semiconductor chip.
  • the SBD region and the DMOSFET region By arranging both the SBD region and the DMOSFET region in the semiconductor device, there arises a problem that the area of the semiconductor chip increases.
  • the SBD is integrated with the transistor cell. This increases the size of the transistor cell.
  • an SBD is disposed between a plurality of transistor cells. For this reason, the space
  • An object of the present invention is to provide a silicon carbide semiconductor device capable of integrating transistor elements and Schottky barrier diodes while avoiding a decrease in active region.
  • a silicon carbide semiconductor device includes a silicon carbide layer having a first main surface and a second main surface located on the opposite side to the first main surface.
  • the silicon carbide layer has a first conductivity type, a drift layer that defines the first main surface of the silicon carbide layer, and a second conductivity type that is provided in the drift layer and is different from the first conductivity type.
  • a body region provided with at least one opening exposing the drift layer.
  • a silicon carbide semiconductor device includes: a gate insulating film disposed on a first main surface of a silicon carbide layer and having a first contact hole for exposing the first main surface at a position corresponding to the opening;
  • the Schottky electrode that is Schottky-bonded to the drift layer, the gate electrode that is disposed on the gate insulating film, and the gate insulating film, the gate electrode, and the Schottky electrode are covered through the first contact hole and the opening.
  • a gate pad electrode electrically connected to the electrode.
  • the present invention it is possible to provide a silicon carbide semiconductor device capable of integrating transistor elements and Schottky barrier diodes while avoiding a decrease in active region.
  • FIG. 1 is a plan view schematically showing a configuration of silicon carbide semiconductor device 1 according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. It is a top view which shows arrangement
  • 1 is an equivalent circuit diagram of a silicon carbide semiconductor device 1 according to a first embodiment. It is a circuit diagram showing an example of an inverter circuit configured by silicon carbide semiconductor device 1 according to the first embodiment. It is a top view which shows roughly the structure of 1 A of silicon carbide semiconductor devices which concern on the 2nd Embodiment of this invention.
  • FIG. 1 is a plan view schematically showing a configuration of silicon carbide semiconductor device 1 according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. It is a top view which shows
  • FIG. 8 is a partial cross-sectional view of silicon carbide semiconductor device 1A taken along line VIII-VIII in FIG.
  • FIG. 5 is a cross-sectional view schematically showing a state in which a reverse bias voltage is applied between the drain electrode and the source pad electrode in the configuration shown in FIG. 4. It is sectional drawing which showed typically the state in which the reverse bias voltage was applied to 1 A of silicon carbide semiconductor devices which concern on 2nd Embodiment.
  • FIG. 7 is a plan view schematically showing a configuration of a silicon carbide semiconductor device 1B according to a third embodiment of the present invention.
  • FIG. 12 is a partial cross-sectional view taken along line XII-XII in FIG.
  • FIG. 6 is a plan view showing another embodiment of the arrangement of the Schottky electrode 25.
  • FIG. 6 is a plan view showing still another embodiment of the arrangement of the Schottky electrode 25.
  • a silicon carbide semiconductor device (1, 1A, 1B) includes a first main surface (10a) and a first main surface (10a) positioned opposite to the first main surface (10a).
  • a silicon carbide layer (10) having two main surfaces (10b) is provided.
  • the silicon carbide layer (10) has a first conductivity type, and is provided on the drift layer (12) defining the first main surface (10a) of the silicon carbide layer (10) and the drift layer (12).
  • a body region (13) having a second conductivity type different from the first conductivity type and provided with at least one opening (30a) exposing the drift layer (12).
  • Silicon carbide semiconductor devices (1, 1A, 1B) are arranged on first main surface (10a) of silicon carbide layer (10), and first main surface (10a) is formed on opening (30a).
  • a Schottky junction is formed on the drift layer (12) through the gate insulating film (15) in which the first contact hole (GH1) to be exposed is formed, the first contact hole (GH1), and the opening (30a).
  • the Schottky electrode (25), the gate electrode (27) disposed on the gate insulating film (15), the gate insulating film (15), the gate electrode (27), and the Schottky electrode (25) are covered.
  • the insulating layer (70) so as to overlap the Schottky electrode (25) in a plan view with the insulating layer (70) disposed and having the second contact hole for exposing the gate electrode (27) formed In It is location, and a gate electrode (27) electrically connected to the gates pad electrode (59) through the second contact hole.
  • the gate pad electrode occupies a relatively large area in the semiconductor chip.
  • a Schottky barrier diode is formed under the gate pad electrode. No transistor element is formed below the gate pad electrode. For this reason, reduction of the active region can be prevented.
  • plan view corresponds to viewing the first main surface (or the second main surface) along the normal direction of the first main surface.
  • the opening (30a) is disposed inside the first contact hole (GH1).
  • the Schottky electrode (25) is Schottky joined to both the drift layer (12) and the body region (13).
  • the Schottky electrode is also Schottky joined to the first region, the Schottky electrode can directly inject and withdraw carriers from the first region. Therefore, the breakdown voltage can be ensured more reliably.
  • the depletion layer can be reduced more quickly by injecting carriers from the Schottky electrode into the body region.
  • the reduction of the depletion layer is also referred to as “cancellation of depletion”.
  • the depletion layer when a reverse bias voltage is applied between the drift layer and the body region, the depletion layer can be expanded more quickly by extracting carriers from the Schottky electrode. Thereby, a withstand voltage can be ensured.
  • the silicon carbide layer (10) is disposed in the body region (13), the first region (14) having the first conductivity type, and the body region (13), And a second region (18) having a second conductivity type.
  • the insulating layer (70) is disposed so as to cover the gate insulating film (15) and the gate electrode (27), the third contact hole for exposing the Schottky electrode (25), the first and second The first interlayer insulating film (71) in which the fourth contact holes for exposing the regions (14, 18) are formed, and the second interlayer insulating film (71) disposed on the first interlayer insulating film (71). Interlayer insulating film (72).
  • the silicon carbide semiconductor device (1, 1A, 1B) is disposed on the first interlayer insulating film (71), and is electrically connected to the Schottky electrode (25) through the third contact hole. And a source pad electrode electrically connected to the first and second regions (14, 18) through the four contact holes.
  • the transistor and the free wheel diode can be integrated in one semiconductor chip.
  • a circuit including a transistor and a free wheel diode, such as an inverter circuit can be realized with a smaller and simpler configuration.
  • At least one opening (30a) is a plurality of openings separated from each other by a distance.
  • the gate electrode (27) is electrically connected to the gate pad electrode (59) at the outer periphery of the gate pad electrode (59).
  • the plurality of openings are arranged on the inner side of the gate electrode (27) and are arranged so as to surround the central portion (40, 45) of the gate pad electrode (59).
  • the plurality of openings are arranged at intervals from each other, thereby preventing a region inside the plurality of openings and a region outside the plurality of openings from being divided. be able to. Therefore, the potential of one of these two regions (for example, a region outside the plurality of openings) can be prevented from becoming a floating potential.
  • the possibility of damage to the Schottky barrier diode can be reduced.
  • the probe needle may come into contact with the gate pad electrode.
  • a wire is connected to the gate pad electrode.
  • an impact is likely to be applied to the central portion of the gate pad electrode.
  • the length of the interval between the plurality of openings (30a) is constant. According to this structure, it can prevent that the area
  • the opening (30a) has a groove (TR) that passes through the body region (13) and reaches the drift layer (12).
  • the Schottky electrode (25) is disposed so as to cover the inner peripheral surface of the groove (TR).
  • the area of the Schottky electrode to be Schottky joined to the silicon carbide layer can be increased. Therefore, more carriers can be injected and extracted through the Schottky electrode.
  • the first conductivity type is n-type
  • the second conductivity type is p-type. According to this configuration, the ease of manufacturing the silicon carbide semiconductor device can be improved.
  • FIG. 1 is a plan view schematically showing a configuration of silicon carbide semiconductor device 1 according to the first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along line II-II in FIG. 1 and 2
  • silicon carbide semiconductor device 1 according to one embodiment of the present invention includes a silicon carbide layer 10, a gate insulating film 15, a source electrode 16, a gate electrode 27, and a Schottky electrode. 25, an insulating layer 70, a gate pad electrode 59, a gate runner 66, a source pad electrode 65, a drain electrode 20, and a back surface protective electrode 50.
  • Silicon carbide layer 10 has a first main surface 10a and a second main surface 10b.
  • the second main surface 10b is located on the opposite side to the first main surface 10a.
  • Silicon carbide layer 10 has an n + substrate 11 and a drift layer 12.
  • N + substrate 11 is made of, for example, polytype 4H hexagonal silicon carbide.
  • the n + substrate 11 contains a high concentration of impurities (donor).
  • the concentration of impurities contained in n + substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the type of impurity is, for example, N (nitrogen).
  • the drift layer 12 is disposed on the n + substrate 11.
  • Drift layer 12 is a layer formed by, for example, epitaxial growth.
  • Drift layer 12 is made of, for example, polytype 4H hexagonal silicon carbide.
  • the surface of drift layer 12 defines first main surface 10a of silicon carbide layer 10.
  • the impurity concentration in the drift layer 12 is lower than the impurity concentration in the n + substrate 11.
  • the impurity concentration contained in the drift layer 12 is about 7.5 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of the drift layer 12 is, for example, about 10 ⁇ m or more and about 35 ⁇ m or less.
  • the impurity contained in the drift layer 12 is, for example, nitrogen.
  • silicon carbide semiconductor device 1 includes a plurality of transistor elements 7.
  • the transistor element 7 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • a body region 13 is arranged in the drift layer 12 to constitute a MOSFET.
  • source region 14 (first region) and p + region 18 (second region) are arranged in body region 13.
  • the body region 13 is a region having a p-type different from the n-type.
  • the impurity concentration in the deep part of the body region is about 1 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of body region 13 is not less than about 0.5 ⁇ m and not more than about 1.0 ⁇ m, for example.
  • an opening 30a is provided in a part of the body region 13 located below the gate pad electrode 59. Opening 30a exposes drift layer 12 to first main surface 10a of the silicon carbide layer. That is, the conductivity type of the region below the opening 30a is n-type.
  • the source region 14 is a region having n type.
  • the concentration of impurities contained in the source region 14 is higher than the concentration of impurities contained in the drift layer 12.
  • Source region 14 contains, for example, an impurity such as P (phosphorus) at a concentration of about 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + region 18 is a region having a p-type.
  • the p + region 18 is disposed in contact with the source region 14.
  • the concentration of impurities contained in p + region 18 is higher than the concentration of impurities contained in body region 13.
  • the p + region 18 contains impurities such as aluminum and boron at a concentration of about 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • the gate insulating film 15 is provided at a position facing the channel region CH formed in the body region 13. Gate insulating film 15 is in contact with body region 13, source region 14, and drift layer 12 at first main surface 10 a of silicon carbide layer 10. Gate insulating film 15 is made of, for example, silicon dioxide. The thickness of the gate insulating film 15 (the dimension of the gate insulating film 15 along the normal direction of the first main surface 10a) is, for example, about 50 nm.
  • a contact hole GH 1 (first contact hole) is formed at a position overlapping the opening 30 a, and a contact hole GH 2 is formed at a position overlapping the source region 14 and the p + region 18.
  • Contact holes GH1 and GH2 expose first main surface 10a of silicon carbide layer 10. More specifically, the contact hole GH1 exposes the drift layer 12 through the opening 30a. Contact hole GH2 exposes source region 14 and p + region 18.
  • the Schottky electrode 25 is disposed under the gate pad electrode 59.
  • Schottky electrode 25 is Schottky joined to drift layer 12 through contact hole GH1 and opening 30a.
  • the Schottky electrode 25 and the silicon carbide layer 10 form a Schottky barrier diode (SBD) under the gate pad electrode 59.
  • SBD Schottky barrier diode
  • the material of Schottky electrode 25 is not particularly limited as long as it is a metal that can achieve a Schottky junction with drift layer 12, that is, the silicon carbide semiconductor layer.
  • a metal that can achieve a Schottky junction with drift layer 12 that is, the silicon carbide semiconductor layer.
  • the gate electrode 27 is disposed on the gate insulating film 15. Gate electrode 27 faces drift layer 12, source region 14, and body region 13 so as to extend from the source region 14 of transistor element 7 to the other source region 14.
  • the gate electrode 27 is made of a conductor such as polysilicon doped with impurities or aluminum.
  • the insulating layer 70 is disposed so as to cover the gate insulating film 15, the gate electrode 27, and the Schottky electrode 25.
  • a contact hole SH (second contact hole) for exposing the gate electrode 27 is formed in the insulating layer 70.
  • the insulating layer 70 includes a first interlayer insulating film 71 and a second interlayer insulating film 72.
  • the first interlayer insulating film 71 is disposed so as to cover the gate insulating film 15 and the gate electrode 27.
  • the first interlayer insulating film 71 is made of silicon dioxide.
  • the thickness of first interlayer insulating film 71 is, for example, about 1 ⁇ m.
  • the second interlayer insulating film 72 is disposed on the first interlayer insulating film 71.
  • the second interlayer insulating film 72 is made of silicon dioxide.
  • the thickness of second interlayer insulating film 72 is, for example, about 1 ⁇ m.
  • the second interlayer insulating film 72 may be a film having higher strength than the first interlayer insulating film 71.
  • the second interlayer insulating film 72 may be a film made of silicon nitride (SiN).
  • the contact hole SH is a contact hole that penetrates the first interlayer insulating film 71 and the second interlayer insulating film 72.
  • a contact hole SHa third contact hole for exposing the Schottky electrode 25, and the source region 14 and the p + region 18 are exposed.
  • Contact hole SHb fourth contact hole is formed.
  • the contact holes SHb and GH2 are contact holes that penetrate the first interlayer insulating film 71 and the gate insulating film 15.
  • Source electrode 16 is arranged in contact holes SHb and GH2 and contacts source region 14 and p + region 18. Thereby, source electrode 16 is electrically connected to source region 14 and p + region 18.
  • the source electrode 16 is made of a material having nickel and silicon.
  • the source electrode 16 may be made of a material having titanium, aluminum, and silicon.
  • source electrode 16 is in ohmic contact with source region 14 and p + region 18.
  • the source pad electrode 65 is disposed on the first interlayer insulating film 71.
  • Source pad electrode 65 is made of, for example, aluminum.
  • the source pad electrode 65 is electrically connected to the Schottky electrode 25 through the contact hole SHa. Further, the source pad electrode 65 is electrically connected to the source electrode 16 through the contact holes SHb and GH2.
  • the gate pad electrode 59 and the gate runner 66 are disposed on the second interlayer insulating film 72.
  • Gate pad electrode 59 and gate runner 66 are made of aluminum, for example. However, the gate runner 66 is not shown in FIG.
  • the gate pad electrode 59 is disposed on the second interlayer insulating film 72 so as to cover the Schottky electrode 25. As shown in FIG. 1, the gate pad electrode 59 overlaps the Schottky electrode 25 in plan view.
  • the gate pad electrode 59 is electrically connected to the gate electrode 27 through a contact hole SH formed in the insulating layer 70 (the first interlayer insulating film 71 and the second interlayer insulating film 72).
  • Drain electrode 20 is in contact with second main surface 10b of silicon carbide layer 10. Thereby, the drain electrode 20 is electrically connected to the n + substrate 11.
  • the drain electrode 20 may have a configuration similar to that of the source electrode 16, for example.
  • the drain electrode 20 may be made of another material capable of ohmic contact with the n + substrate 11 such as nickel.
  • the back surface protective electrode 50 is disposed in contact with the drain electrode 20.
  • the back surface protective electrode 50 is made of, for example, titanium, nickel, silver, or an alloy thereof.
  • the drain electrode 20 is the drain electrode of the MOSFET and the cathode of the SBD.
  • FIG. 3 is a plan view showing the arrangement of the gate pad electrode, the gate electrode, and the Schottky electrode.
  • gate electrode 27 overlaps with gate pad electrode 59 at the outer periphery of gate pad electrode 59 in plan view. In other words, the gate electrode 27 is not formed in a region corresponding to the central portion of the gate pad electrode 59.
  • the gate electrode 27 is electrically connected to the gate pad electrode 59 at the outer periphery of the gate pad electrode 59. As described above, the gate pad electrode 59 is electrically connected to the gate electrode 27 through the contact hole SH formed in the insulating layer 70 (not shown in FIG. 3).
  • the gate runner 66 is connected to the gate pad electrode 59 and to the gate electrode 27 through the contact hole SH.
  • a capacitor is formed by the gate electrode 27, the gate insulating film 15 (see FIG. 2), and the body region 13. As the area of the gate electrode 27 increases, the capacitance value of the capacitor increases. As the capacitance value increases, the delay time of the signal transmitted through the gate electrode 27 increases. In order to avoid such a problem, the gate electrode 27 is formed below the gate pad electrode 59 so as to have an area as small as possible while ensuring electrical connection with the gate pad electrode 59.
  • the gate electrode 27 is formed so as to overlap the outer peripheral portion of the gate pad electrode 59 immediately below the gate pad electrode 59. Further, the gate runner 66 is disposed so as to surround the gate electrode 27 and is electrically connected to the gate electrode 27.
  • the Schottky electrode 25 is disposed inside the gate electrode 27.
  • the Schottky electrode 25 is arranged so as to be surrounded by the body region 13. That is, there is no discontinuous portion in the body region 13. Therefore, it is possible to prevent the body region 13 from generating a portion where the potential is floating.
  • FIG. 4 is a diagram showing a general structure below the gate pad electrode. Referring to FIG. 4, body region 13 is present below gate pad electrode 59 through first interlayer insulating film 71 and gate insulating film 15.
  • the gate pad electrode 59 occupies a relatively large area in the semiconductor chip. However, no MOSFET is formed in the region immediately below the gate pad electrode 59.
  • the probe needle when testing a silicon carbide semiconductor device, the probe needle may come into contact with the gate pad electrode. In the wire bonding step, a wire is connected to the gate pad electrode. In these cases, a relatively large force is applied to the gate pad electrode 59. When an element is manufactured in a region under the gate pad electrode 59, there is a concern that the element is damaged by an impact applied to the gate pad electrode. Therefore, in the structure shown in FIG. 4, an element such as a MOSFET is not formed below the gate pad electrode 59.
  • the Schottky electrode 25 is formed below the gate pad electrode 59.
  • an SBD is formed below the gate pad electrode 59.
  • the region below the gate pad electrode 59 is a region where no transistor element is formed. By forming the SBD in this region, it is possible to prevent a decrease in the active region. Since the SBD is composed of the Schottky electrode 25 and the silicon carbide layer 10, the structure is simple. Therefore, the SBD can be disposed below the gate pad electrode 59.
  • the element when an element is manufactured in the region under the gate pad electrode 59, there is a concern that the element may be damaged by an impact applied to the gate pad electrode.
  • two interlayer insulating films 71 and 72 are stacked between the gate pad electrode 59 and the Schottky electrode 25. Therefore, the SBD formed below the gate pad electrode 59 can be protected from an impact applied to the gate pad electrode 59.
  • FIG. 5 is an equivalent circuit diagram of silicon carbide semiconductor device 1 according to the first embodiment.
  • silicon carbide semiconductor device 1 includes a MOS transistor M1 and a Schottky barrier diode D1.
  • the MOS transistor M1 represents an integrated transistor element 7.
  • the drain electrode of the MOS transistor M1 and the cathode electrode of the Schottky barrier diode D1 are electrically connected.
  • the drain electrode of the MOS transistor M1 and the cathode electrode of the Schottky barrier diode D1 are realized by the drain electrode 20.
  • the source electrode of the MOS transistor M1 and the anode electrode of the Schottky barrier diode D1 are electrically connected.
  • the source electrode of the MOS transistor M1 is realized by the source electrode 16 (and the source pad electrode 65) shown in FIG.
  • the anode electrode of the Schottky barrier diode D1 is realized by the Schottky electrode 25.
  • the Schottky electrode 25 is electrically connected to the source of the MOSFET through the source electrode 16 and the source pad electrode 65.
  • FIG. 6 is a circuit diagram showing an example of an inverter circuit configured by silicon carbide semiconductor device 1 according to the first embodiment.
  • inverter circuit 101 is, for example, a single-phase inverter.
  • the inverter circuit 101 is connected to the positive electrode and the negative electrode of the DC power supply 8 via the positive electrode terminal 5 and the negative electrode terminal 6, respectively.
  • the inverter circuit 101 converts DC power supplied from the DC power supply 8 into single-phase AC.
  • Single phase load 9A is an inductive load, for example, a single phase motor.
  • the type of the single-phase load 9A is not particularly limited.
  • Inverter circuit 101 includes silicon carbide semiconductor devices 1-1 to 1-4.
  • the configuration of each of silicon carbide semiconductor devices 1-1 to 1-4 is the same as the configuration shown in FIG. Therefore, each of silicon carbide semiconductor devices 1-1 to 1-4 can be realized by silicon carbide semiconductor device 1 according to the present embodiment.
  • Silicon carbide semiconductor devices 1-1 and 1-2 are connected in series between positive electrode terminal 5 and negative electrode terminal 6.
  • silicon carbide semiconductor devices 1-3 and 1-4 are connected in series between positive electrode terminal 5 and negative electrode terminal 6.
  • the inverter circuit 101 may be a three-phase inverter.
  • two silicon carbide semiconductor devices connected in series between positive electrode terminal 5 and negative electrode terminal 6 may be added to the configuration shown in FIG.
  • a large current such as a surge current can be generated. This surge current may damage the MOS transistor.
  • a freewheeling diode is connected in antiparallel to the MOS transistor.
  • the freewheeling diode is realized by a chip different from the MOS transistor or a discrete element.
  • the MOS transistor and the SBD are integrated on one semiconductor chip. Therefore, the inverter circuit can be realized with a smaller and simpler configuration. Therefore, it is possible to construct a system that is superior in cost.
  • the SBD When the SBD is disposed inside a region where the transistor elements 7 are integrated (referred to as an element region), the number of transistor elements disposed in the element region is reduced. That is, the area of the active region of the silicon carbide semiconductor device is reduced.
  • the SBD is formed in the region below the gate pad electrode 59. While the region below the gate pad electrode 59 has a relatively large area, no transistor element is formed. Therefore, the formation of the SBD in this region can avoid a decrease in the active region.
  • the plurality of openings 30a are formed in the body region 13, and the Schottky electrode 25 is Schottky-joined to the drift layer 12 in each of the plurality of openings 30a.
  • an SBD having a sufficient size can be realized, so that a larger amount of current can flow through the SBD.
  • FIG. 7 is a plan view schematically showing a configuration of silicon carbide semiconductor device 1A according to the second embodiment of the present invention.
  • the configuration of silicon carbide semiconductor device 1 ⁇ / b> A is basically the same as that of silicon carbide semiconductor device 1 according to the first embodiment.
  • Silicon carbide semiconductor device 1A according to the second embodiment is different from silicon carbide semiconductor device 1 according to the first embodiment in the arrangement of Schottky electrodes.
  • this point will be described in detail.
  • FIG. 8 is a partial cross-sectional view of silicon carbide semiconductor device 1A taken along line VIII-VIII in FIG. 7 and 8, Schottky electrode 25 is arranged to cover both drift layer 12 and body region 13. In other words, the opening (30a) is disposed inside the first contact hole (GH1).
  • the end portion 25 a of the Schottky electrode 25 covers the body region 13. Therefore, the Schottky electrode 25 is Schottky joined to both the body region 13 and the drift layer 12.
  • the arrangement of the Schottky electrode 25 (in other words, the opening 30a) in the second embodiment is the same as the arrangement shown in FIG.
  • the Schottky electrode 25 is joined not only to the drift layer 12 but also to the body region 13.
  • This configuration can improve the switching characteristics of the silicon carbide semiconductor device 1A. Thereby, the breakdown voltage of silicon carbide semiconductor device 1A can be further increased. This effect will be described in more detail with reference to the drawings.
  • FIG. 9 is a cross-sectional view schematically showing a state in which a reverse bias voltage is applied between the drain electrode and the source pad electrode in the configuration shown in FIG.
  • the voltage between drain electrode 20 and source pad electrode 65 is set such that the potential of drain electrode 20 is higher than the potential of source pad electrode 65 when the MOSFET (transistor element 7) is off. Is applied.
  • Such a state can occur during the operation of the inverter circuit 101 shown in FIG. In this case, the depletion layer 40 extends from the interface (junction) between the drift layer 12 and the body region 13.
  • source pad electrode 65 cannot be arranged below gate pad electrode 59. Therefore, body region 13 is connected to source pad electrode 65 around gate pad electrode 59. Holes are injected into and extracted from body region 13 by p + region 18 and source pad electrode 65. However, the portion of the body region 13 below the gate pad electrode 59 is relatively far from the position where the source pad electrode 65 and the body region 13 are electrically connected (that is, the position of the p + region 18).
  • the breakdown voltage of the transistor element 7 may be reduced.
  • the reliability of the oxide film is likely to decrease as the impurity concentration in the p-type region increases.
  • FIG. 10 is a cross-sectional view schematically showing a state in which a reverse bias voltage is applied to silicon carbide semiconductor device 1A according to the second embodiment.
  • holes are injected from Schottky electrode 25.
  • depletion of the portion of the body region 13 below the gate pad electrode 59 can be released in a short time without increasing the impurity concentration of the body region 13.
  • the potential of the Schottky electrode 25 becomes lower than the potential of the drain electrode 20. In this case, electrons are extracted from the drift layer 12 by the drain electrode 20. On the other hand, holes are extracted from the body region 13 by the source pad electrode 65 and the Schottky electrode 25. With the Schottky electrode 25, the portion below the gate pad electrode 59 in the body region 13 can be depleted in a shorter time. By spreading the depletion layer 40 as soon as possible, the strength of the electric field applied to the depletion layer 40 can be lowered. Therefore, the breakdown voltage of silicon carbide semiconductor device 1A (MOSFET) can be improved.
  • MOSFET silicon carbide semiconductor device 1A
  • FIG. 11 is a plan view schematically showing a configuration of silicon carbide semiconductor device 1B according to the third embodiment of the present invention.
  • the configuration of silicon carbide semiconductor device 1 ⁇ / b> B is basically the same as that of silicon carbide semiconductor device 1 according to the first embodiment.
  • Silicon carbide semiconductor device 1B according to the third embodiment is different from silicon carbide semiconductor device 1 according to the first embodiment in the cross-sectional shape of SBD.
  • SBD cross-sectional shape of SBD
  • FIG. 12 is a partial cross-sectional view taken along line XII-XII in FIG.
  • opening 30a has a groove (trench TR).
  • Trench TR has side wall surface SW and bottom surface BT. That is, the opening 30a has a side wall surface SW and a bottom surface BT.
  • Side wall surface SW is a surface inclined with respect to main surface 10a of silicon carbide layer 10 so as to approach main surface 10b of silicon carbide layer 10.
  • the two opposing side wall surfaces SW expand in a tapered shape toward the first main surface 10a of the silicon carbide layer 10.
  • Side wall surface SW is, for example, a surface inclined by 50 degrees or more and 80 degrees or less with respect to the ⁇ 000-1 ⁇ plane. More specifically, the side wall surface SW is macroscopically viewed in the plane orientations ⁇ 0-33-8 ⁇ , ⁇ 0-11-2 ⁇ , ⁇ 0-11-4 ⁇ and ⁇ 0-11-1 ⁇ . Any of the following. Note that “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • Such an opening 30a can be formed by, for example, thermal etching.
  • thermal etching is an etching process that is performed by exposing an object to be etched to an etching gas at a high temperature, and is a process that has substantially no physical etching action.
  • the thermal etching process gas contains a halogen element. More preferably, the halogen element is chlorine or fluorine.
  • a process gas containing at least one of Cl 2 , BCl 3, CF 4 , and SF 6 can be used as the process gas, and in particular, Cl 2 can be preferably used.
  • the process gas preferably further contains oxygen gas.
  • the process gas may contain a carrier gas.
  • the carrier gas can be, for example, nitrogen gas, argon gas or helium gas.
  • the heat treatment temperature of the thermal etching is preferably 700 ° C. or higher and 1200 ° C. or lower.
  • the lower limit of this temperature is more preferably 800 ° C, and still more preferably 900 ° C.
  • the etching rate can be set to a sufficiently practical value.
  • the upper limit of this temperature is more preferably 1100 ° C., still more preferably 1000 ° C.
  • the etching rate of SiC is, for example, about 70 ⁇ m / hour.
  • Schottky electrode 25 is arranged so as to cover the inner peripheral surface (side wall surface SW and bottom surface BT) of trench TR. As shown in FIG. 15, the opening 30 a may be filled with the Schottky electrode 25.
  • the third embodiment an effect similar to that of the first embodiment can be achieved.
  • the area of the Schottky electrode 25 that is Schottky joined to the drift layer 12 can be increased. Therefore, more carriers can be injected and extracted through the Schottky electrode.
  • FIG. 13 is a cross-sectional view showing another configuration of silicon carbide semiconductor device 1B according to the third embodiment.
  • end 25a of Schottky electrode 25 covers body region 13.
  • the Schottky electrode 25 is Schottky joined to the body region 13 at the end 25 a of the Schottky electrode 25.
  • FIG. 14 is a diagram showing still another configuration of the silicon carbide semiconductor device according to the third embodiment.
  • bottom surface BT may be omitted from opening 30a. That is, the cross-sectional shape of the opening 30a may be V-shaped. According to such a configuration, the size of the opening 30a can be reduced.
  • FIG. 15 is a diagram showing still another configuration of the silicon carbide semiconductor device according to the third embodiment.
  • bottom surface BT is omitted from opening 30a.
  • the end portion 25 a of the Schottky electrode 25 covers the body region 13.
  • the size of the SBD can be reduced.
  • the depletion layer 40 can be expanded more quickly. By expanding the depletion layer 40 earlier, the breakdown voltage can be further improved.
  • a forward bias is applied to the SBD, depletion of the body region 13 and the drift region can be released earlier.
  • the arrangement of the Schottky electrode 25 in plan view is not limited to the arrangement shown in FIG.
  • FIG. 16 is a plan view showing another embodiment of the arrangement of the Schottky electrode 25.
  • Schottky electrode 25 and opening 30a overlap each other.
  • the plurality of Schottky electrodes 25 (in other words, the plurality of openings 30 a) are located inside the gate electrode 27 in a plan view and are disposed so as to surround the central portion 80 of the gate pad electrode 59.
  • the central portion 80 is a region of the gate pad electrode 59 to which a wire (not shown) is connected.
  • a strong force may be applied to the central portion 80 during wire bonding.
  • a plurality of Schottky electrodes 25 are arranged so as to avoid the central portion 80 of the gate pad electrode 59. Thereby, the possibility that the SBD is damaged due to the impact on the gate pad electrode 59 can be further reduced.
  • the plurality of Schottky electrodes 25 are separated at a constant interval a1.
  • the drift layer 12 is exposed in the opening 30a.
  • the region immediately below the opening 30a is an n-type region. For this reason, when one continuous (in other words, unbroken) opening is formed in the body region 13, the body region 13 is divided into a region inside the opening and a region outside the opening.
  • the region outside the opening is given a potential by the source electrode 16 and the source pad electrode 65.
  • the potential in the region inside the opening is a floating potential.
  • FIG. 17 is a plan view showing still another embodiment of the arrangement of the Schottky electrode 25.
  • the Schottky electrode 25 (opening 30a) shown in FIG. 17 is smaller than the Schottky electrode 25 (opening 30a) shown in FIG.
  • the number of Schottky electrodes 25 (openings 30a) increases, and the gap portion also increases. Therefore, the potential difference between the region inside the plurality of openings 30a and the region outside the plurality of openings 30a can be further reduced.
  • the plurality of Schottky electrodes 25 are not limited to one that surrounds the central portion 80 in a single layer.
  • the plurality of Schottky electrodes 25 may double surround the central portion 80.
  • the number of openings 30a may be singular. Also in this case, the opening 30a only needs to have a break in order to avoid the potential in the region inside the opening 30a from becoming a floating potential.
  • the MOSFET is exemplified as the transistor disposed in the silicon carbide semiconductor device.
  • the transistor element arranged in the silicon carbide semiconductor device according to this embodiment only needs to have a drift layer and a body region. Therefore, the transistor element may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • silicon carbide layer 10 includes n + substrate 11 and n-type drift layer 12.
  • Silicon carbide layer 10 is an n-type silicon carbide layer as a whole. That is, in the above embodiment, the first conductivity type that is the conductivity type of silicon carbide layer 10 is n-type, and the second conductivity type that is the conductivity type of body region 13 is p-type. By forming the p-type region in the n-type silicon carbide layer, the ease of manufacturing the silicon carbide semiconductor device can be improved. However, the first conductivity type may be p-type and the second conductivity type may be n-type.
  • 1, 1A, 1B Silicon carbide semiconductor device 5 positive terminal, 6 negative terminal, 7 transistor element, 8 DC power supply, 9A single phase load, 10 silicon carbide layer, 10a first main surface, 10b second main surface, 11 n + substrate, 12 drift layer, 13 body region, 14 source region, 15 gate insulating film, 16 source electrode, 18 p + region, 20 drain electrode, 25 Schottky electrode, 25a end (Schottky electrode), 27 Gate electrode, 30a opening, 40 depletion layer, 50 back surface protection electrode, 59 gate pad electrode, 65 source pad electrode, 66 gate runner, 70 insulating layer, 71 first interlayer insulating film, 72 second interlayer insulating film, 80 center portion (gate pad electrode), 101 inverter circuit, BT bottom surface, CH channel region, D1 Schottky barrier diode, GH1, GH , SH, SHa, SHb contact hole, M1 MOS transistor, SW side wall surface, TR trench, a1 interval.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

　活性領域の減少を避けつつトランジスタ素子とショットキーバリアダイオードとを集積化することが可能な炭化珪素半導体装置を提供する。炭化珪素半導体装置（１）は、炭化珪素層（１０）と、ゲート絶縁膜（１５）と、第１のコンタクトホール（ＧＨ１）および開口部（３０ａ）を通じて、ドリフト層（１２）にショットキー接合されたショットキー電極（２５）と、ゲート絶縁膜（１５）上に配置されたゲート電極（２７）と、ゲート絶縁膜（１５）、ゲート電極（２７）およびショットキー電極（２５）を覆うように配置されて、ゲート電極（２７）を露出させるための第２のコンタクトホールが形成された絶縁層（７０）と、平面視においてショットキー電極（２５）と重なるように、絶縁層（７０）上に配置されて、第２のコンタクトホールを通じてゲート電極（２７）と電気的に接続されたゲートパッド電極（５９）とを備える。

Description

炭化珪素半導体装置
　本発明は、炭化珪素半導体装置に関する。より特定的には、本発明は、トランジスタ素子とショットキーバリアダイオードとを備えた炭化珪素半導体装置に関する。
　近年、半導体装置を構成する材料に炭化珪素（ＳｉＣ）を採用することが進められつつある。炭化珪素基板を採用した半導体装置として、トランジスタ素子とショットキーバリアダイオード（以下、ＳＢＤとも呼ぶ）とを集積化した半導体装置が提案されている。
　たとえば特開２００９－１９４１２７号公報（特許文献１）によれば、炭化珪素半導体装置は、ＤＭＯＳＦＥＴ領域と、ＳＢＤ領域とを有する。ＳＢＤ領域は、ＤＭＯＳＦＥＴ領域とは異なる領域である。たとえば特開２００３－２２９５７０号公報（特許文献２）によれば、ＳＢＤは、電界効果トランジスタのドレイン領域のうちのゲート絶縁膜に覆われていない部分と、金属とによって構成される。たとえば特開２００９－８８３２６号公報（特許文献３）によれば、ＳＢＤは、ＭＯＳＦＥＴの２つのセルの間に形成される。
特開２００９－１９４１２７号公報 特開２００３－２２９５７０号公報 特開２００９－８８３２６号公報
　特開２００９－１９４１２７号公報は、半導体装置におけるＳＢＤ領域の配置を具体的に開示していない。一般に、半導体装置は半導体チップの形態で実現される。ＳＢＤ領域とＤＭＯＳＦＥＴ領域との両方を半導体装置に配置することにより、半導体チップの面積が増大するという問題が発生する。
　一方、特開２００３－２２９５７０号公報によれば、ＳＢＤがトランジスタセルに一体化される。このため、トランジスタセルのサイズが大きくなる。特開２００３－２２９５７０号公報によれば、複数のトランジスタセルの間にＳＢＤが配置される。このため、複数のトランジスタセル同士の間隔が大きくなる。これらの構成によれば、ＭＯＳＦＥＴの活性領域、すなわちＭＯＳＦＥＴにおいて電流を流すことに寄与する領域の面積が減少する。言い換えると、ある大きさの電流を流すために必要な半導体チップの面積が増加する。
　本発明の目的は、活性領域の減少を避けつつトランジスタ素子とショットキーバリアダイオードとを集積化することが可能な炭化珪素半導体装置を提供することである。
　本発明の一局面に係る炭化珪素半導体装置は、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有する炭化珪素層を備える。炭化珪素層は、第１の導電型を有し、炭化珪素層の第１の主面を規定するドリフト層と、ドリフト層に設けられて、第１の導電型とは異なる第２の導電型を有し、ドリフト層を露出させる少なくとも１つの開口部が設けられたボディ領域とを含む。炭化珪素半導体装置は、炭化珪素層第１の主面上に配置されて、開口部に対応する位置に第１の主面を露出させるための第１のコンタクトホールが形成されたゲート絶縁膜と、第１のコンタクトホールおよび開口部を通じて、ドリフト層にショットキー接合されたショットキー電極と、ゲート絶縁膜上に配置されたゲート電極と、ゲート絶縁膜、ゲート電極およびショットキー電極を覆うように配置されて、ゲート電極を露出させるための第２のコンタクトホールが形成された絶縁層と、平面視においてショットキー電極と重なるように、絶縁層上に配置されて、第２のコンタクトホールを通じてゲート電極と電気的に接続されたゲートパッド電極とを備える。
　本発明によれば、活性領域の減少を避けつつトランジスタ素子とショットキーバリアダイオードとを集積化することが可能な炭化珪素半導体装置を提供することができる。
本発明の第１の実施の形態に係る炭化珪素半導体装置１の構成を概略的に示す平面図である。 図１のＩＩ－ＩＩ線に沿った断面図である。 ゲートパッド電極、ゲート電極およびショットキー電極の配置を示す平面図である。 ゲートパッド電極の下方の一般的な構造を示した図である。 第１の実施の形態に係る炭化珪素半導体装置１の等価回路図である。 第１の実施の形態に係る炭化珪素半導体装置１によって構成されたインバータ回路の一例を示した回路図である。 本発明の第２の実施の形態に係る炭化珪素半導体装置１Ａの構成を概略的に示す平面図である。 図７のＶＩＩＩ－ＶＩＩＩ線に沿った、炭化珪素半導体装置１Ａの一部断面図である。 図４に示した構成において、ドレイン電極とソースパッド電極との間に逆バイアス電圧が印加された状態を模式的に示した断面図である。 第２の実施の形態に係る炭化珪素半導体装置１Ａに逆バイアス電圧が印加された状態を模式的に示した断面図である。 本発明の第３の実施の形態に係る炭化珪素半導体装置１Ｂの構成を概略的に示す平面図である。 図１１のＸＩＩ－ＸＩＩ線に沿った一部断面図である。 第３の実施の形態に係る炭化珪素半導体装置１Ｂの別の構成を示す断面図である。 第３の実施の形態に係る炭化珪素半導体装置のさらに別の構成を示した図である。 第３の実施の形態に係る炭化珪素半導体装置のさらに別の構成を示した図である。 ショットキー電極２５の配置の別の実施形態を示した平面図である。 ショットキー電極２５の配置のさらに別の実施形態を示した平面図である。
　[本願発明の実施形態の説明]
　最初に本発明の実施形態を列記して説明する。
　（１）本発明の実施形態に係る炭化珪素半導体装置（１，１Ａ，１Ｂ）は、第１の主面（１０ａ）と、第１の主面（１０ａ）に対して反対側に位置する第２の主面（１０ｂ）とを有する炭化珪素層（１０）を備える。炭化珪素層（１０）は、第１の導電型を有し、炭化珪素層（１０）の第１の主面（１０ａ）を規定するドリフト層（１２）と、ドリフト層（１２）に設けられて、第１の導電型とは異なる第２の導電型を有し、ドリフト層（１２）を露出させる少なくとも１つの開口部（３０ａ）が設けられたボディ領域（１３）とを含む。炭化珪素半導体装置（１，１Ａ，１Ｂ）は、炭化珪素層（１０）の第１の主面（１０ａ）上に配置されて、開口部（３０ａ）上に第１の主面（１０ａ）を露出させるための第１のコンタクトホール（ＧＨ１）が形成されたゲート絶縁膜（１５）と、第１のコンタクトホール（ＧＨ１）および開口部（３０ａ）を通じて、ドリフト層（１２）にショットキー接合されたショットキー電極（２５）と、ゲート絶縁膜（１５）上に配置されたゲート電極（２７）と、ゲート絶縁膜（１５）、ゲート電極（２７）およびショットキー電極（２５）を覆うように配置されて、ゲート電極（２７）を露出させるための第２のコンタクトホールが形成された絶縁層（７０）と、平面視においてショットキー電極（２５）と重なるように、絶縁層（７０）上に配置されて、第２のコンタクトホールを通じてゲート電極（２７）と電気的に接続されたゲートパッド電極（５９）とを備える。
　この構成によれば、活性領域の減少を避けつつトランジスタ素子とショットキーバリアダイオードとを集積化することが可能な炭化珪素半導体装置を実現することができる。ゲートパッド電極は、半導体チップにおいて比較的大きな面積を占める。このゲートパッド電極の下方にショットキー電極を配置することにより、ゲートパッド電極の下にショットキーバリアダイオードが形成される。ゲートパッド電極の下方にはトランジスタ素子が形成されていない。このため、活性領域の減少を防ぐことができる。
　なお、「平面視」とは、第１の主面の法線方向に沿って第１の主面（あるいは第２の主面）を見ることに相当する。
　（２）好ましくは、開口部（３０ａ）は、第１のコンタクトホール（ＧＨ１）の内側に配置される。ショットキー電極（２５）は、ドリフト層（１２）とボディ領域（１３）との両方にショットキー接合される。
　この構成によれば、ショットキー電極が第１の領域にもショットキー接合されているので、ショットキー電極が第１の領域に対して直接的にキャリアを注入および引き抜くことができる。したがって、より確実に耐圧を確保することができる。
　ドリフト層とボディ領域との間に空乏層が存在する場合、ショットキー電極からボディ領域に対してキャリアを注入することで、空乏層をより速やかに縮小することができる。なお、この明細書では、空乏層の縮小を「空乏化の解除」とも呼ぶ。
　一方、ドリフト層とボディ領域との間に逆バイアス電圧を印加する場合、ショットキー電極からキャリアを引き抜くことにより、空乏層をより速やかに広げることができる。これにより、耐圧を確保することができる。
　（３）好ましくは、炭化珪素層（１０）は、ボディ領域（１３）に配置されて、第１の導電型を有する第１の領域（１４）と、ボディ領域（１３）に配置されて、第２の導電型を有する第２の領域（１８）とをさらに含む。絶縁層（７０）は、ゲート絶縁膜（１５）およびゲート電極（２７）を覆うように配置されて、ショットキー電極（２５）を露出させるための第３のコンタクトホールと、第１および第２の領域（１４，１８）を露出させるための第４のコンタクトホールとが形成された第１の層間絶縁膜（７１）と、第１の層間絶縁膜（７１）の上に配置される第２の層間絶縁膜（７２）とを含む。炭化珪素半導体装置（１，１Ａ，１Ｂ）は、第１の層間絶縁膜（７１）上に配置されて、第３のコンタクトホールを通じてショットキー電極（２５）と電気的に接続されるとともに、第４のコンタクトホールを通じて第１および第２の領域（１４，１８）に電気的に接続されるソースパッド電極とをさらに備える。
　この構成によれば、１つの半導体チップの中に、トランジスタとフリーホイールダイオードとを集積化することができる。これにより、インバータ回路のような、トランジスタとフリーホイールダイオードとを含む回路を、より小型かつ簡素な構成で実現することができる。
　（４）好ましくは、少なくとも１つの開口部（３０ａ）は、間隔によって互いに分離された、複数の開口部である。ゲート電極（２７）は、ゲートパッド電極（５９）の外周部においてゲートパッド電極（５９）と電気的に接続される。平面視において、複数の開口部は、ゲート電極（２７）よりも内側に位置するとともに、ゲートパッド電極（５９）の中央部（４０，４５）を囲むように並べられる。
　この構成によれば、複数の開口部を、互いに間隔を設けて配置することにより、複数の開口部よりも内側の領域と、複数の開口部よりも外側の領域とが分断されることを防ぐことができる。したがって、これら２つの領域の一方（たとえば複数の開口部よりも外側の領域）の電位が浮遊電位になることを防ぐことができる。
　さらに、ショットキーバリアダイオードが損傷する可能性を小さくすることができる。たとえば炭化珪素半導体装置の試験時に、ゲートパッド電極にプローブ針が接触することがある。また、ワイヤボンディング工程において、ゲートパッド電極にワイヤが接続される。これらの場合には、ゲートパッド電極の中央部に衝撃が加わりやすい。ゲートパッド電極の中央部を避けてショットキーバリアダイオードが配置されることにより、ショットキーバリアダイオードが衝撃により損傷する可能性を小さくすることができる。
　（５）好ましくは、複数の開口部（３０ａ）の間の間隔の長さは、一定である。
　この構成によれば、複数の開口部よりも外側の領域とが分断されることを防ぐことができる。
　（６）好ましくは、開口部（３０ａ）は、ボディ領域（１３）を貫通してドリフト層（１２）に達する溝（ＴＲ）を有する。ショットキー電極（２５）は、溝（ＴＲ）の内周面を覆うように配置される。
　この構成によれば、炭化珪素層とショットキー接合されるショットキー電極の面積を大きくすることができる。したがって、ショットキー電極を通じて、より多くのキャリアを注入および引き抜くことができる。
　（７）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
　この構成によれば、炭化珪素半導体装置の製造しやすさを向上することができる。
　[本願発明の実施形態の詳細]
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　＜第１の実施の形態＞
　図１は、本発明の第１の実施の形態に係る炭化珪素半導体装置１の構成を概略的に示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。図１および図２を参照して、本発明の一実施形態に係る炭化珪素半導体装置１は、炭化珪素層１０と、ゲート絶縁膜１５と、ソース電極１６と、ゲート電極２７と、ショットキー電極２５と、絶縁層７０と、ゲートパッド電極５９と、ゲートランナ６６と、ソースパッド電極６５と、ドレイン電極２０と、裏面保護電極５０とを有する。
　炭化珪素層１０は、第１の主面１０ａと、第２の主面１０ｂとを有する。第２の主面１０ｂは、第１の主面１０ａに対して反対側に位置する。
　炭化珪素層１０は、ｎ+基板１１と、ドリフト層１２とを有する。ｎ+基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ｎ+基板１１は、高濃度の不純物（ドナー）を含む。ｎ+基板１１に含まれる不純物の濃度は、たとえば１．０×１０18ｃｍ-3程度である。不純物の種類は、たとえばＮ（窒素）である。
　ドリフト層１２は、ｎ+基板１１の上に配置される。ドリフト層１２は、たとえばエピタキシャル成長によって形成された層である。ドリフト層１２は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ドリフト層１２の表面は、炭化珪素層１０の第１の主面１０ａを規定する。
　ドリフト層１２における不純物濃度は、ｎ+基板１１における不純物濃度よりも低い。たとえばドリフト層１２に含まれる不純物濃度は７．５×１０15ｃｍ-3程度である。ドリフト層１２の厚みは、たとえば１０μｍ程度以上３５μｍ程度以下である。ドリフト層１２に含まれる不純物は、たとえば窒素である。
　この実施の形態において、炭化珪素半導体装置１は、複数のトランジスタ素子７を含む。トランジスタ素子７は、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。ＭＯＳＦＥＴを構成するために、ボディ領域１３がドリフト層１２に配置される。さらに、ソース領域１４（第１の領域）およびｐ+領域１８（第２の領域）がボディ領域１３に配置される。
　ボディ領域１３は、ｎ型とは異なるｐ型を有する領域である。ボディ領域の深部における不純物濃度は１×１０18ｃｍ-3程度である。ボディ領域１３の厚みは、たとえば０．５μｍ程度以上１．０μｍ程度以下である。
　図２に示されるように、ゲートパッド電極５９の下方に位置するボディ領域１３の一部において、開口部３０ａが設けられる。開口部３０ａは、ドリフト層１２を、炭化珪素層の第１の主面１０ａに露出させる。すなわち、開口部３０ａの下の領域の導電型はｎ型である。
　ソース領域１４は、ｎ型を有する領域である。ソース領域１４に含まれる不純物の濃度は、ドリフト層１２に含まれる不純物の濃度よりも高い。ソース領域１４は、たとえばＰ（リン）などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。
　ｐ+領域１８は、ｐ型を有する領域である。ｐ+領域１８はソース領域１４と接するように配置される。ｐ+領域１８に含まれる不純物の濃度は、ボディ領域１３に含まれる不純物の濃度よりも高い。ｐ+領域１８は、たとえばアルミニウムやホウ素などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。
　ゲート絶縁膜１５は、ボディ領域１３に形成されるチャネル領域ＣＨと対向する位置に設けられる。ゲート絶縁膜１５は、炭化珪素層１０の第１の主面１０ａにおいて、ボディ領域１３、ソース領域１４、およびドリフト層１２に接する。ゲート絶縁膜１５はたとえば二酸化珪素からなる。ゲート絶縁膜１５の厚み（第１の主面１０ａの法線方向に沿ったゲート絶縁膜１５の寸法）は、たとえば５０ｎｍ程度である。
　ゲート絶縁膜１５において、開口部３０ａと重なる位置に、コンタクトホールＧＨ１（第１のコンタクトホール）が形成されるとともに、ソース領域１４およびｐ+領域１８と重なる位置にコンタクトホールＧＨ２が形成される。コンタクトホールＧＨ１，ＧＨ２は、炭化珪素層１０の第１の主面１０ａを露出させる。より具体的にはコンタクトホールＧＨ１は、開口部３０ａを通じてドリフト層１２を露出させる。コンタクトホールＧＨ２は、ソース領域１４およびｐ+領域１８を露出させる。
　ショットキー電極２５は、ゲートパッド電極５９の下に配置される。ショットキー電極２５は、コンタクトホールＧＨ１および開口部３０ａを通じて、ドリフト層１２にショットキー接合される。ショットキー電極２５および炭化珪素層１０とにより、ゲートパッド電極５９の下に、ショットキーバリアダイオード（ＳＢＤ）が形成される。
　ショットキー電極２５の材料は、ドリフト層１２すなわち炭化珪素半導体層との間でショットキー接合を達成できる金属であれば特に限定されず、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、モリブデン（Ｍｏ)およびタングステン（Ｗ）などである。
　ゲート電極２７は、ゲート絶縁膜１５上に配置される。ゲート電極２７は、トランジスタ素子７のソース領域１４上から他方のソース領域１４上にまで延在するように、ドリフト層１２、ソース領域１４およびボディ領域１３と対向する。ゲート電極２７は、たとえば不純物が添加されたポリシリコン、あるいはアルミニウムなどの導電体からなっている。
　絶縁層７０は、ゲート絶縁膜１５、ゲート電極２７およびショットキー電極２５を覆うように配置される。絶縁層７０には、ゲート電極２７を露出させるためのコンタクトホールＳＨ（第２のコンタクトホール）が形成される。
　より具体的には、絶縁層７０は、第１の層間絶縁膜７１と、第２の層間絶縁膜７２とを含む。第１の層間絶縁膜７１は、ゲート絶縁膜１５およびゲート電極２７を覆うように配置される。たとえば第１の層間絶縁膜７１は、二酸化珪素からなる。第１の層間絶縁膜７１の厚みはたとえば１μｍ程度である。
　第２の層間絶縁膜７２は、第１の層間絶縁膜７１の上に配置される。たとえば第２の層間絶縁膜７２は、二酸化珪素からなる。第２の層間絶縁膜７２の厚みはたとえば１μｍ程度である。なお、第２の層間絶縁膜７２は、第１の層間絶縁膜７１よりも高い強度を有する膜であってもよい。たとえば、第２の層間絶縁膜７２は、窒化珪素（ＳｉＮ）からなる膜であってもよい。
　コンタクトホールＳＨは、第１の層間絶縁膜７１および第２の層間絶縁膜７２を貫通するコンタクトホールである。第１の層間絶縁膜７１には、コンタクトホールＳＨに加えて、ショットキー電極２５を露出させるためのコンタクトホールＳＨａ（第３のコンタクトホール）と、ソース領域１４およびｐ+領域１８を露出させるためのコンタクトホールＳＨｂ（第４のコンタクトホール）とが形成される。コンタクトホールＳＨｂ，ＧＨ２は、第１の層間絶縁膜７１およびゲート絶縁膜１５を貫通するコンタクトホールである。
　ソース電極１６は、コンタクトホールＳＨｂ，ＧＨ２に配置されてソース領域１４およびｐ+領域１８に接触する。これにより、ソース電極１６は、ソース領域１４およびｐ+領域１８に電気的に接続される。好ましくは、ソース電極１６は、ニッケルおよびシリコンを有する材料からなる。ソース電極１６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。好ましくは、ソース電極１６はソース領域１４およびｐ+領域１８とオーミック接合している。
　ソースパッド電極６５は、第１の層間絶縁膜７１上に配置される。ソースパッド電極６５はたとえばアルミニウムからなる。ソースパッド電極６５は、コンタクトホールＳＨａを通じてショットキー電極２５に電気的に接続される。さらに、ソースパッド電極６５は、コンタクトホールＳＨｂ，ＧＨ２を通じてソース電極１６に電気的に接続される。
　ゲートパッド電極５９およびゲートランナ６６は、第２の層間絶縁膜７２上に配置される。ゲートパッド電極５９およびゲートランナ６６は、たとえばアルミニウムからなる。ただし図２ではゲートランナ６６は示されていない。
　ゲートパッド電極５９は、ショットキー電極２５を覆うように、第２の層間絶縁膜７２上に配置される。図１に示されるように、平面視においてゲートパッド電極５９は、ショットキー電極２５と重なる。
　ゲートパッド電極５９は、絶縁層７０（第１の層間絶縁膜７１および第２の層間絶縁膜７２）に形成されたコンタクトホールＳＨを通じて、ゲート電極２７と電気的に接続される。
　ドレイン電極２０は、炭化珪素層１０の第２の主面１０ｂに接触する。これにより、ドレイン電極２０はｎ+基板１１と電気的に接続されている。ドレイン電極２０は、たとえば上記ソース電極１６と同様の構成を有していてもよい。あるいは、ドレイン電極２０は、たとえばニッケルなど、ｎ+基板１１とオーミック接合可能な他の材料からなっていてもよい。
　裏面保護電極５０は、ドレイン電極２０に接して配置される。裏面保護電極５０は、たとえばチタン、ニッケル、銀やそれらの合金からなる。
　ショットキー電極２５とソースパッド電極６５とが電気的に接続されることで、ＭＯＳＦＥＴのソースとＳＢＤのアノードとが電気的に接続される。一方、ドレイン電極２０は、ＭＯＳＦＥＴのドレイン電極であるとともに、ＳＢＤのカソードでもある。
　図３は、ゲートパッド電極、ゲート電極およびショットキー電極の配置を示す平面図である。図３を参照して、平面視において、ゲート電極２７は、ゲートパッド電極５９の外周部においてゲートパッド電極５９と重なる。言い換えると、ゲート電極２７は、ゲートパッド電極５９の中央部に対応する領域には形成されていない。
　ゲート電極２７は、ゲートパッド電極５９の外周部においてゲートパッド電極５９と電気的に接続される。上記の通り、絶縁層７０（図３には示さず）に形成されたコンタクトホールＳＨを通じてゲートパッド電極５９がゲート電極２７に電気的に接続される。
　同様に、ゲートランナ６６は、ゲートパッド電極５９に接続されるとともに、コンタクトホールＳＨを通じてゲート電極２７に接続される。
　ゲート電極２７、ゲート絶縁膜１５（図２を参照）およびボディ領域１３により、キャパシタが形成される。ゲート電極２７の面積が大きくなるほど、キャパシタの容量値が大きくなる。容量値が大きいほど、ゲート電極２７を伝達する信号の遅延時間が大きくなる。このような問題を回避するために、ゲート電極２７は、ゲートパッド電極５９の下方において、ゲートパッド電極５９との電気的な接続を確保しつつ、できるだけ小さな面積を有するように形成される。
　したがって、この実施の形態では、ゲート電極２７は、ゲートパッド電極５９の直下において、ゲートパッド電極５９の外周部と重なるよう形成される。さらに、ゲートランナ６６がゲート電極２７を囲むように配置されるとともにゲート電極２７に電気的に接続される。
　ショットキー電極２５は、ゲート電極２７よりも内側に配置される。平面視において、ショットキー電極２５は、ボディ領域１３に囲まれるよう配置される。すなわち、ボディ領域１３には不連続な部分が存在しない。したがって、ボディ領域１３に、電位が浮遊する部分が発生することを防止できる。
　図４は、ゲートパッド電極の下方の一般的な構造を示した図である。図４を参照して、ゲートパッド電極５９の下方には、第１の層間絶縁膜７１、およびゲート絶縁膜１５を介してボディ領域１３が存在する。
　ＭＯＳＦＥＴのドレインおよびソースの間に逆バイアス電圧が印加された場合に、素子の保護の観点から、ゲートパッド電極５９の下に高電界が生じることは望ましくない。このためにゲートパッド電極５９の下は、ドリフト層１２およびボディ領域１３によって形成されたｐｎ接合により保護される。
　図１に示されるように、ゲートパッド電極５９は、半導体チップにおいて比較的大きな面積を占める。しかしながら、ゲートパッド電極５９の直下の領域には、ＭＯＳＦＥＴは形成されていない。
　たとえば炭化珪素半導体装置の試験時に、ゲートパッド電極にプローブ針が接触することがある。また、ワイヤボンディング工程において、ゲートパッド電極にワイヤが接続される。これらの場合には、ゲートパッド電極５９に比較的大きな力が加わる。ゲートパッド電極５９下の領域に素子を作製すると、ゲートパッド電極に加わる衝撃によって素子が損傷することが懸念される。このため、図４に示された構造では、ゲートパッド電極５９の下方にＭＯＳＦＥＴ等の素子が形成されていない。
　一方、この実施の形態では、ゲートパッド電極５９の下方においてショットキー電極２５が形成される。これにより、ゲートパッド電極５９の下方にＳＢＤが形成される。上記のように、ゲートパッド電極５９の下方の領域は、トランジスタ素子が形成されていない領域である。この領域にＳＢＤを形成することによって、活性領域の減少を防ぐことができる。ＳＢＤは、ショットキー電極２５と炭化珪素層１０とにより構成されるので構造が単純である。したがって、ゲートパッド電極５９の下方にＳＢＤを配置することを実現できる。
　上記のように、ゲートパッド電極５９下の領域に素子を作製すると、ゲートパッド電極に加わる衝撃によって素子が損傷することが懸念される。この実施の形態では、ゲートパッド電極５９とショットキー電極２５との間に、２つの層間絶縁膜７１，７２が積まれている。したがって、ゲートパッド電極５９の下方に形成されたＳＢＤを、ゲートパッド電極５９に加わる衝撃から保護することができる。
　図５は、第１の実施の形態に係る炭化珪素半導体装置１の等価回路図である。図５を参照して、炭化珪素半導体装置１は、ＭＯＳトランジスタＭ１と、ショットキーバリアダイオードＤ１とを有する。
　ＭＯＳトランジスタＭ１は、集積化されたトランジスタ素子７を表わしている。ＭＯＳトランジスタＭ１のドレイン電極と、ショットキーバリアダイオードＤ１のカソード電極とは電気的に接続される。ＭＯＳトランジスタＭ１のドレイン電極と、ショットキーバリアダイオードＤ１のカソード電極とは、ドレイン電極２０によって実現される。
　ＭＯＳトランジスタＭ１のソース電極と、ショットキーバリアダイオードＤ１のアノード電極とは電気的に接続される。ＭＯＳトランジスタＭ１のソース電極は図２に示すソース電極１６（およびソースパッド電極６５）によって実現される。一方、ショットキーバリアダイオードＤ１のアノード電極は、ショットキー電極２５によって実現される。このショットキー電極２５は、ソース電極１６およびソースパッド電極６５を通じてＭＯＳＦＥＴのソースに電気的に接続される。
　図６は、第１の実施の形態に係る炭化珪素半導体装置１によって構成されたインバータ回路の一例を示した回路図である。図６を参照して、インバータ回路１０１はたとえば単相インバータである。インバータ回路１０１は、正極端子５および負極端子６を介して、直流電源８の正極および負極にそれぞれ接続される。インバータ回路１０１は、直流電源８から供給される直流電力を単相交流に変換する。単相負荷９Ａは、誘導性負荷であり、たとえば単相モータである。ただし単相負荷９Ａの種類は特に限定されるものではない。
　インバータ回路１０１は、炭化珪素半導体装置１－１～１－４を含む。炭化珪素半導体装置１－１～１－４の各々の構成は、図５に示される構成と同じである。したがって炭化珪素半導体装置１－１～１－４の各々を、この実施の形態に係る炭化珪素半導体装置１によって実現することができる。
　炭化珪素半導体装置１－１，１－２は、正極端子５と負極端子６との間に直列に接続される。同じく、炭化珪素半導体装置１－３，１－４は、正極端子５と負極端子６との間に直列に接続される。
　なお、インバータ回路１０１は、三相インバータでもよい。この場合、正極端子５と負極端子６との間に直列に接続される２つの炭化珪素半導体装置を、図６に示す構成に追加すればよい。
　インダクタンス成分を含む負荷、すなわち誘導性負荷をスイッチングする際に、サージ電流のような大電流が発生しうる。このサージ電流により、ＭＯＳトランジスタが損傷する可能性がある。ＭＯＳトランジスタの損傷を回避するために、フリーホイールダイオードがＭＯＳトランジスタに逆並列に接続される。
　多くの例では、フリーホイールダイオードは、ＭＯＳトランジスタとは別のチップ、あるいはディスクリート素子によって実現される。一方、この実施の形態では、ＭＯＳトランジスタとＳＢＤとが１つの半導体チップに集積化されている。したがって、インバータ回路を、より小型かつ簡素な構成で実現することができる。したがって、コスト面で優れたシステムを構築することが可能になる。
　トランジスタ素子７が集積化された領域（素子領域と呼ぶ）の内部にＳＢＤを配置すると、素子領域に配置されるトランジスタ素子の数が減少する。すなわち、炭化珪素半導体装置の活性領域の面積が減少する。
　この実施の形態によれば、ゲートパッド電極５９の下方の領域にＳＢＤが形成される。ゲートパッド電極５９の下方の領域は比較的大きな面積を有する一方で、トランジスタ素子が形成されていない。したがって、この領域にＳＢＤを形成することにより、活性領域の減少を避けることができる。
　さらにこの実施の形態によれば、ボディ領域１３に複数の開口部３０ａが形成されるとともに、複数の開口部３０ａの各々において、ショットキー電極２５がドリフト層１２にショットキー接合される。これにより、十分なサイズを有するＳＢＤを実現することができるので、ＳＢＤにより多くの電流を流すことができる。
　＜第２の実施の形態＞
　図７は、本発明の第２の実施の形態に係る炭化珪素半導体装置１Ａの構成を概略的に示す平面図である。図１および図７を参照して、炭化珪素半導体装置１Ａの構成は、基本的には、第１の実施の形態に係る炭化珪素半導体装置１と同様である。ショットキー電極の配置の点において、第２の実施の形態に係る炭化珪素半導体装置１Ａは、第１の実施の形態に係る炭化珪素半導体装置１と相違する。以下、この点について詳細に説明する。
　図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った、炭化珪素半導体装置１Ａの一部断面図である。図７および図８を参照して、ショットキー電極２５は、ドリフト層１２とボディ領域１３との両方を覆うように配置される。言い換えると、開口部（３０ａ）は、第１のコンタクトホール（ＧＨ１）の内側に配置される。
　ショットキー電極２５の端部２５ａは、ボディ領域１３に被さっている。したがって、ショットキー電極２５は、ボディ領域１３およびドリフト層１２の両方にショットキー接合される。
　なお、第２の実施の形態におけるショットキー電極２５（言い換えると開口部３０ａ）の配置は、図３に示される配置と同様である。
　第２の実施の形態によれば、第１の実施の形態と同様の効果を達成することができる。特に、第２の実施の形態によれば、ショットキー電極２５がドリフト層１２だけでなくボディ領域１３にもショットキー接合されている。
　この構成により、炭化珪素半導体装置１Ａのスイッチング特性を改善することができる。これにより、炭化珪素半導体装置１Ａの耐圧をより高めることができる。この効果について、図面を参照して更に詳細に説明する。
　図９は、図４に示した構成において、ドレイン電極とソースパッド電極との間に逆バイアス電圧が印加された状態を模式的に示した断面図である。図９を参照して、ＭＯＳＦＥＴ（トランジスタ素子７）がオフの状態において、ドレイン電極２０の電位がソースパッド電極６５の電位よりも高くなるようにドレイン電極２０とソースパッド電極６５との間に電圧が印加される。このような状態は、図６に示すインバータ回路１０１の動作中に発生しうる。この場合、ドリフト層１２とボディ領域１３との境界面（接合部）から空乏層４０が広がる。
　ＭＯＳＦＥＴのスイッチング速度が速くなると、ｐ型領域に対して正孔を十分に出し入れすることができない可能性がある。このために、ｐｎ接合の空乏化と空乏化の解除との間での円滑な切換えが難しくなる可能性がある。このような場合には、ＭＯＳＦＥＴのスイッチング速度を遅くしなければならない。
　図４に示された構成においては、ソースパッド電極６５を、ゲートパッド電極５９の下方に配置できない。したがって、ボディ領域１３は、ゲートパッド電極５９の周囲において、ソースパッド電極６５と接続される。ｐ+領域１８およびソースパッド電極６５によって、ボディ領域１３に対する正孔の注入および引抜きが行なわれる。しかし、ボディ領域１３におけるゲートパッド電極５９の下方の部分は、ソースパッド電極６５とボディ領域１３とが電気的に接続された位置（すなわちｐ+領域１８の位置）から比較的離れている。
　ゲートパッド電極５９の下方のボディ領域１３を空乏化するためにはゲートパッド電極５９の周囲においてボディ領域１３に接続されたソースパッド電極６５まで正孔を移動させる必要がある。このためボディ領域１３の空乏化に要する時間が長くなる。逆に、ボディ領域１３の空乏化を解除するためには、ゲートパッド電極５９の周囲からソースパッド電極６５を介して正孔を注入しなければならないので、ボディ領域１３の空乏化を解除するのに要する時間も長くなる。
　ボディ領域１３の空乏化および空乏化の解除に要する時間が長くなることは、ＭＯＳＦＥＴのスイッチング速度の向上を難しくする要因となる。ｐｎ接合の空乏化に時間がかかると、空乏層が十分に広がらないまま、ｐｎ接合に逆バイアス電圧が印加される可能性がある。この場合、空乏層における電界の強度が高くなるため、十分な耐圧を確保できない可能性も生じ得る。
　この問題を解決するために、ボディ領域１３の不純物濃度を高くすることが考えられる。しかし、ボディ領域１３側に空乏層が広がりにくくなるために、トランジスタ素子７の耐圧が低下する可能性がある。また、炭化珪素半導体では、ｐ型領域の表面に酸化膜によって絶縁膜を形成する場合、ｐ型領域の不純物濃度が高くなるほど、その酸化膜の信頼性が低下しやすい。
　図１０は、第２の実施の形態に係る炭化珪素半導体装置１Ａに逆バイアス電圧が印加された状態を模式的に示した断面図である。図１０を参照して、この実施の形態によれば、ショットキー電極２５から正孔が注入される。これにより、ボディ領域１３の不純物濃度を高くしなくても、ボディ領域１３におけるゲートパッド電極５９の下方の部分の空乏化を短時間で解除することができる。
　一方、ＳＢＤおよびＭＯＳＦＥＴに逆バイアスが印加される場合には、ショットキー電極２５の電位がドレイン電極２０の電位よりも低くなる。この場合には、ドレイン電極２０によって、ドリフト層１２から電子が引き抜かれる。一方、ソースパッド電極６５およびショットキー電極２５によって、ボディ領域１３から正孔が引き抜かれる。ショットキー電極２５によって、ボディ領域１３におけるゲートパッド電極５９の下方の部分をより短時間での空乏化することができる。空乏層４０をできるだけ早く広げることによって、空乏層４０に印加される電界の強度を下げることができる。したがって炭化珪素半導体装置１Ａ（ＭＯＳＦＥＴ）の耐圧を向上させることができる。
　＜第３の実施の形態＞
　図１１は、本発明の第３の実施の形態に係る炭化珪素半導体装置１Ｂの構成を概略的に示す平面図である。図１および図１１を参照して、炭化珪素半導体装置１Ｂの構成は、基本的には、第１の実施の形態に係る炭化珪素半導体装置１と同様である。ＳＢＤの断面形状の点において第３の実施の形態に係る炭化珪素半導体装置１Ｂは、第１の実施の形態に係る炭化珪素半導体装置１と相違する。以下、この点について詳細に説明する。
　図１２は、図１１のＸＩＩ－ＸＩＩ線に沿った一部断面図である。図１１および図１２を参照して、開口部３０ａは溝（トレンチＴＲ）を有する。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。すなわち開口部３０ａは側壁面ＳＷおよび底面ＢＴを有する。
　側壁面ＳＷは、炭化珪素層１０の主面１０ｂに近づくように、炭化珪素層１０の主面１０ａに対して傾斜した面である。言い換えると、対向する２つの側壁面ＳＷは、炭化珪素層１０の第１の主面１０ａに向かってテーパ状に拡がっている。
　側壁面ＳＷは、たとえば｛０００－１｝面に対して５０度以上８０度以下傾斜した面である。より具体的には、側壁面ＳＷは、巨視的に見て、面方位｛０－３３－８｝、｛０－１１－２｝、｛０－１１－４｝および｛０－１１－１｝のいずれかを有し得る。なお、「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。
　このような開口部３０ａ（トレンチＴＲ）は、たとえば熱エッチングにより形成することができる。本明細書において「熱エッチング」とは、エッチングされる対象を高温下でエッチングガスにさらすことによって行なわれるエッチング処理であり、物理的エッチング作用を実質的に有しない処理である。熱エッチングのプロセスガスは、ハロゲン元素を含有する。より好ましくは、ハロゲン元素は塩素またはフッ素である。具体的には、プロセスガスとして、Ｃｌ2、ＢＣｌ3、ＣＦ4、およびＳＦ6の少なくともいずれかを含有するプロセスガスを用いることができ、特にＣｌ2を好適に用いることができる。
　またプロセスガスは、さらに酸素ガスを含有することが好ましい。またプロセスガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスであり得る。
　熱エッチングの熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。これによりエッチング速度を十分実用的な値とすることができる。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／時程度になる。
　ショットキー電極２５は、トレンチＴＲの内周面（側壁面ＳＷおよび底面ＢＴ）を覆うように配置される。なお、図１５に示されるように、開口部３０ａは、ショットキー電極２５によって埋められていてもよい。
　第３の実施の形態によれば、第１の実施の形態と同様の効果を達成することができる。特に、第３の実施の形態によれば、ドリフト層１２にショットキー接合されるショットキー電極２５の面積を大きくすることができる。したがって、ショットキー電極を通じて、より多くのキャリアを注入および引き抜くことができる。
　ＳＢＤに順方向に電流を流す場合において、より多くのキャリア（電子）をショットキー電極２５からドリフト層１２に注入することができる。これにより、ドリフト層１２における空乏化を速やかに解除することも可能になる。
　ＳＢＤおよびトランジスタ素子７に逆バイアスが印加される場合には、ショットキー電極２５によって、ボディ領域１３からより多くの正孔を引き抜くことができる。これにより、空乏層４０をより速く広げることができる。
　図１３は、第３の実施の形態に係る炭化珪素半導体装置１Ｂの別の構成を示す断面図である。図１３を参照して、ショットキー電極２５の端部２５ａは、ボディ領域１３に被さっている。ショットキー電極２５の端部２５ａにおいて、ショットキー電極２５がボディ領域１３にショットキー接合される。これにより、ＳＢＤおよびトランジスタ素子に逆バイアスが印加される場合には、ボディ領域１３から正孔をより速く引き抜くことができる。一方、ＳＢＤに順バイアスが印加される場合には、ボディ領域１３およびドリフト領域の空乏化をより早く解除することができる。
　図１４は、第３の実施の形態に係る炭化珪素半導体装置のさらに別の構成を示した図である。図１４を参照して、開口部３０ａから底面ＢＴが省略されてもよい。すなわち、開口部３０ａの断面形状がＶ字形状でもよい。このような構成によれば、開口部３０ａの寸法を小さくすることができる。
　図１５は、第３の実施の形態に係る炭化珪素半導体装置のさらに別の構成を示した図である。図１５を参照して、開口部３０ａから底面ＢＴが省略される。さらに、ショットキー電極２５の端部２５ａは、ボディ領域１３に被さっている。この構成によれば、ＳＢＤの寸法を小さくすることができる。さらに、図１３に示した構造と同じく、ＳＢＤおよびトランジスタ素子に逆バイアスが印加される場合には、正孔をより早く引き抜くことができる。したがって、空乏層４０をより早く広げることができる。空乏層４０をより早く広げることにより、耐圧をより向上させることができる。一方、ＳＢＤに順バイアスが印加される場合には、ボディ領域１３およびドリフト領域の空乏化をより早く解除することができる。
　さらに、平面視におけるショットキー電極２５の配置（ショットキー電極２５の平面レイアウト）は、図３に示された配置に限定されない。
　図１６は、ショットキー電極２５の配置の別の実施形態を示した平面図である。図１６を参照して、ショットキー電極２５と開口部３０ａとは重なっている。複数のショットキー電極２５（言い換えると複数の開口部３０ａ）は、平面視において、ゲート電極２７よりも内側に位置するとともに、ゲートパッド電極５９の中央部８０を囲むように配置される。中央部８０は、図示しないワイヤが接続されるゲートパッド電極５９の領域である。
　たとえばワイヤボンディングの際に、中央部８０に、強い力が加わる可能性がある。図１６によれば、ゲートパッド電極５９の中央部８０を避けるように複数のショットキー電極２５が配置される。これにより、ゲートパッド電極５９への衝撃によりＳＢＤが損傷する可能性をより低減することができる。
　複数のショットキー電極２５（言い換えると開口部３０ａ）は一定の間隔ａ１で分離されている。開口部３０ａにおいてドリフト層１２が露出する。開口部３０ａの直下の領域は、ｎ型の領域である。このため、連続的な（言い換えると切れ目のない）１つの開口部をボディ領域１３に形成すると、ボディ領域１３は、開口部よりも内側の領域と、開口部よりも外側の領域とに分断される。
　開口部よりも外側の領域は、ソース電極１６およびソースパッド電極６５によって電位が与えられる。一方、開口部よりも内側の領域の電位は、浮遊電位になる。複数の開口部を間隔を設けて配置することで、これら２つの領域が電気的に接続される。したがって、開口部よりも外側の領域の電位が浮遊電位になることを防ぐことができる。
　図１７は、ショットキー電極２５の配置のさらに別の実施形態を示した平面図である。図１７に示されたショットキー電極２５（開口部３０ａ）は、図１６に示されたショットキー電極２５（開口部３０ａ）よりも小さい。これにより、ショットキー電極２５（開口部３０ａ）の数が増えるため、ギャップの部分も増える。したがって、複数の開口部３０ａの内側の領域と、複数の開口部３０ａの外側の領域との間の電位差をより小さくすることができる。
　なお、複数のショットキー電極２５は中央部８０を一重に囲むものと限定されない。複数のショットキー電極２５は、たとえば中央部８０を二重に囲んでもよい。
　また、開口部３０ａの数は、単数でもよい。この場合にも、開口部３０ａよりも内側の領域の電位が浮遊電位になるのを避けるため、開口部３０ａは切れ目を有していればよい。
　また、上記実施の形態では、炭化珪素半導体装置に配置されるトランジスタとしてＭＯＳＦＥＴを例示した。しかしながら、この実施の形態にかかる炭化珪素半導体装置に配置されるトランジスタ素子は、ドリフト層およびボディ領域を有していればよい。したがって、トランジスタ素子は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
　また、上記実施の形態では、炭化珪素層１０は、ｎ+基板１１と、ｎ型のドリフト層１２とを有する。炭化珪素層１０は、全体として、ｎ型の炭化珪素の層である。つまり、上記実施の形態では、炭化珪素層１０の導電型である第１の導電型はｎ型であり、ボディ領域１３の導電型である第２の導電型はｐ型である。ｐ型の領域をｎ型の炭化珪素層に形成することによって、炭化珪素半導体装置の製造しやすさを向上することができる。しかしながら第１導電型がｐ型であり、かつ第２導電型がｎ型であってもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１，１Ａ，１Ｂ　炭化珪素半導体装置、５　正極端子、６　負極端子、７　トランジスタ素子、８　直流電源、９Ａ　単相負荷、１０　炭化珪素層、１０ａ　第１の主面、１０ｂ　第２の主面、１１　ｎ+基板、１２　ドリフト層、１３　ボディ領域、１４　ソース領域、１５　ゲート絶縁膜、１６　ソース電極、１８　ｐ+領域、２０　ドレイン電極、２５　ショットキー電極、２５ａ　端部（ショットキー電極）、２７　ゲート電極、３０ａ　開口部、４０　空乏層、５０　裏面保護電極、５９　ゲートパッド電極、６５　ソースパッド電極、６６　ゲートランナ、７０　絶縁層、７１　第１の層間絶縁膜、７２　第２の層間絶縁膜、８０　中央部（ゲートパッド電極）、１０１　インバータ回路、ＢＴ　底面、ＣＨ　チャネル領域、Ｄ１　ショットキーバリアダイオード、ＧＨ１，ＧＨ２，ＳＨ，ＳＨａ，ＳＨｂ　コンタクトホール、Ｍ１　ＭＯＳトランジスタ、ＳＷ　側壁面、ＴＲ　トレンチ、ａ１　間隔。

Claims (7)

  1. 　炭化珪素半導体装置であって、
    　第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する炭化珪素層を備え、
    　前記炭化珪素層は、
    　第１の導電型を有し、前記炭化珪素層の前記第１の主面を規定するドリフト層と、
    　前記ドリフト層に設けられて、前記第１の導電型とは異なる第２の導電型を有し、前記ドリフト層を露出させる少なくとも１つの開口部が設けられたボディ領域とを含み、
    　前記炭化珪素半導体装置は、
    　前記炭化珪素層の前記第１の主面上に配置されて、前記開口部上に前記第１の主面を露出させるための第１のコンタクトホールが形成されたゲート絶縁膜と、
    　前記第１のコンタクトホールおよび前記開口部を通じて、前記ドリフト層にショットキー接合されたショットキー電極と、
    　前記ゲート絶縁膜上に配置されたゲート電極と、
    　前記ゲート絶縁膜、前記ゲート電極および前記ショットキー電極を覆うように配置されて、前記ゲート電極を露出させるための第２のコンタクトホールが形成された絶縁層と、
    　平面視において前記ショットキー電極と重なるように、前記絶縁層上に配置されて、前記第２のコンタクトホールを通じて前記ゲート電極と電気的に接続されたゲートパッド電極とを備える、炭化珪素半導体装置。
  2. 　前記開口部は、前記第１のコンタクトホールの内側に配置され、
    　前記ショットキー電極は、前記ドリフト層と前記ボディ領域との両方にショットキー接合される、請求項１に記載の炭化珪素半導体装置。
  3. 　前記炭化珪素層は、
    　前記ボディ領域に配置されて、前記第１の導電型を有する第１の領域と、
    　前記ボディ領域に配置されて、前記第２の導電型を有する第２の領域とをさらに含み、
    　前記絶縁層は、
    　前記ゲート絶縁膜および前記ゲート電極を覆うように配置されて、前記ショットキー電極を露出させるための第３のコンタクトホールと、前記第１および第２の領域を露出させるための第４のコンタクトホールとが形成された第１の層間絶縁膜と、
    　前記第１の層間絶縁膜の上に配置される第２の層間絶縁膜とを含み、
    　前記炭化珪素半導体装置は、
    　前記第１の層間絶縁膜上に配置されて、前記第３のコンタクトホールを通じて前記ショットキー電極と電気的に接続されるとともに、前記第４のコンタクトホールを通じて前記第１および第２の領域に電気的に接続されるソースパッド電極とをさらに備える、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記少なくとも１つの開口部は、間隔によって互いに分離された、複数の開口部であり、
    　前記ゲート電極は、前記ゲートパッド電極の外周部において前記ゲートパッド電極と電気的に接続され、
    　平面視において、前記複数の開口部は、前記ゲート電極よりも内側に位置するとともに、前記ゲートパッド電極の中央部を囲むように並べられる、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記複数の開口部の間の前記間隔の長さは、一定である、請求項４に記載の炭化珪素半導体装置。
  6. 　前記開口部は、前記ボディ領域を貫通して前記ドリフト層に達する溝を有し、
    　前記ショットキー電極は、前記溝の内周面を覆うように配置される、請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第１の導電型は、ｎ型であり、
    　前記第２の導電型は、ｐ型である、請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
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