WO2014207988A1 - 貼り合わせウェーハの製造方法 - Google Patents

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徳弘 小林
阿賀　浩司
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Definitions

  • the present invention relates to a method for producing a bonded wafer using an ion implantation separation method, and in particular, a reproduction obtained by subjecting a separation wafer produced as a by-product when a bonded wafer is produced by an ion implantation separation method to a regeneration process.
  • the present invention relates to a method for manufacturing a bonded wafer by ion implantation separation using a wafer.
  • a method for manufacturing an SOI wafer particularly a method for manufacturing a thin film SOI wafer that enables high performance of advanced integrated circuits
  • a method of manufacturing an SOI wafer by peeling an ion-implanted wafer after bonding ion implantation separation method: smart
  • a technique called a cutting method is attracting attention.
  • an oxide film is formed on at least one of two silicon wafers, and gas ions such as hydrogen ions or rare gas ions are implanted from the upper surface of one silicon wafer (bond wafer),
  • An ion implantation layer (also referred to as a microbubble layer or an encapsulation layer) is formed inside the wafer.
  • the surface into which the ions are implanted is brought into close contact with the other silicon wafer (base wafer) through an oxide film, and then a heat treatment (peeling heat treatment) is applied to form a microbubble layer as a cleaved surface on one wafer (bond wafer). )
  • a heat treatment peeling heat treatment
  • This ion implantation separation method is not limited to the case of manufacturing a bonded SOI wafer through an insulating film, but is also applied to the case of manufacturing a bonded wafer by directly bonding two wafers.
  • the bond wafer after delamination (peeling wafer) is subjected to reprocessing (refresh processing) including surface treatment such as polishing and etching again, thereby causing a step generated in the unbonded portion, The surface roughness after peeling and the influence of the implanted residual layer are reduced or eliminated, and the wafer can be used repeatedly.
  • reprocessing fresh processing
  • surface treatment such as polishing and etching again
  • Patent Document 3 describes that the polishing margin of the peeled wafer surface is 2 ⁇ m or more, and that the peeled wafer is repeatedly reused as a bond wafer.
  • Patent Document 4 describes that polishing of about 5 ⁇ m can be repeated up to 10 times in repeated reuse of a peeled wafer.
  • Patent Document 5 describes that the polishing margin of the peeled wafer surface is set to 1 to 5 ⁇ m or more, and the peeled wafer is reprocessed many times.
  • the present invention has been made in view of the above-described problems, and suppresses unevenness in the thickness of a marble pattern generated in a thin film when a bonded wafer is manufactured by an ion implantation separation method.
  • the object is to produce a high bonded wafer.
  • an ion-implanted layer is formed by ion-implanting at least one kind of gas ions of hydrogen ions and rare gas ions on the surface of a bond wafer.
  • a thin film is formed on the base wafer by applying a heat treatment to peel off part of the bond wafer with the ion implanted layer.
  • the thickness of the bond wafer and the base wafer is measured before the bond wafer and the base wafer are bonded to each other. Select and bond the combination of bond wafer and base wafer that is less than 5 ⁇ m A method for producing a bonded wafer wherein the is provided.
  • Such a method for manufacturing a bonded wafer can suppress unevenness in the thickness of the thin film and can manufacture a bonded wafer having high film thickness uniformity.
  • a reclaimed wafer that has been subjected to recycle processing accompanied by thickness reduction is applied to the peeled wafer produced as a by-product when the bonded wafer is produced in the method for producing a bonded wafer.
  • This reclaimed wafer can be one that has been subjected to reclaiming with the above-described thickness reduction twice or more, or one that has been subjected to a thickness reduction of 5 ⁇ m or more as the reclaiming with the above-mentioned thickness reduction.
  • the present invention can be suitably applied to such a regenerated wafer that tends to cause film thickness unevenness in particular, and a bonded wafer with high film thickness uniformity can be manufactured while reducing costs.
  • the bond wafer and the base wafer can be made of a silicon single crystal wafer
  • the insulating film can be made of a silicon oxide film
  • the thin film can be an SOI layer. In this way, it is possible to manufacture an SOI wafer with high uniformity of the thin film of the SOI layer.
  • the thickness of the bond wafer and the base wafer is measured before bonding the bond wafer and the base wafer, and the difference between the thicknesses of both wafers is less than 5 ⁇ m and the base wafer. Since a combination to be a wafer is selected and bonded, the film thickness unevenness of the thin film can be suppressed, and a bonded wafer with high film thickness uniformity can be manufactured.
  • the present invention is not limited to this.
  • the regenerated processing with a reduction in thickness is performed on the separation wafer produced as a by-product when the bonded wafer is manufactured.
  • the wafer is often used as a bond wafer or a base wafer.
  • an unused wafer (a wafer that has not been reprocessed, hereinafter referred to as a prime wafer) may be used as the bond wafer and the base wafer.
  • the thickness of a silicon single crystal wafer used as a bond wafer and a base wafer is manufactured with a standard of ⁇ 15 ⁇ m.
  • the thickness variation between wafers is accurate to about ⁇ several ⁇ m. Therefore, the use of prime wafers manufactured in the same manufacturing lot is unlikely to cause film thickness unevenness.
  • the production lots are different and the median thickness of the wafers is shifted, even between prime wafers, the difference in thickness between both wafers may exceed 5 ⁇ m, resulting in film thickness unevenness. Increases frequency.
  • a recycled wafer When a recycled wafer is used as at least one of a bond wafer and a base wafer, the wafer is thinned by a thickness reduction process, so that the possibility that the thickness difference between both wafers exceeds 5 ⁇ m increases.
  • a prime wafer is used as one of the bond wafer or the base wafer and a recycled wafer is used as the other, this possibility is very high. Therefore, the frequency of occurrence of film thickness unevenness is also increased.
  • the bonded SOI wafer manufacturing conditions at this time are shown below.
  • (Oxide film) A 55 nm thermal oxide film is formed on the bond wafer, the base wafer has no oxide film, (Hydrogen ion implantation conditions) Injection energy: 48.7 keV, dose amount: 5 ⁇ 10 16 / cm 2 , (Peeling heat treatment) At 350 ° C. for 4 hours + 500 ° C. for 30 minutes, Ar atmosphere, (Planarization heat treatment) Thickness of SOI layer to about 70 nm by sacrificial oxidation treatment at 1200 ° C for 1 hour in Ar atmosphere (SOI film thickness adjustment)
  • the present inventors have found that the occurrence of film thickness unevenness is caused by the large difference in thickness between the bond wafer and the base wafer, and have completed the present invention.
  • a bonded wafer having a thin film on a base wafer for example, an SOI wafer in which an SOI layer is formed on a silicon single crystal wafer via a silicon oxide film can be manufactured.
  • a bond wafer 10 and a base wafer 11 are prepared.
  • a combination of a bond wafer and a base wafer having a thickness difference of less than 5 ⁇ m, more preferably 3 ⁇ m or less is selected from a plurality of wafers whose thicknesses have been measured in advance.
  • This selection step may be performed before the step of bonding the bond wafer and the base wafer, and is not particularly limited in the order of execution with respect to other steps before the bonding step.
  • the selection step may be performed after the step of forming an ion implantation layer on the bond wafer described below.
  • a prime wafer or a recycled wafer can be used for both the bond wafer and the base wafer.
  • a prime wafer can be used for one of the bond wafer and the base wafer, and a recycled wafer can be used for the other.
  • the reclaimed wafer is a wafer obtained by subjecting the peeled wafer produced as a by-product when the bonded wafer is produced as described above to a rework process accompanied by a reduction in thickness. If the reclaimed wafer is used, the cost can be reduced. Therefore, it is preferable.
  • reclaimed processing with thickness reduction was performed twice or more, that is, reclaimed wafers that were reused twice or more, or reclaimed wafers with thickness reduction of 5 ⁇ m or more as reclaimed processing with thickness reduction,
  • reclaimed wafers that were reused twice or more or reclaimed wafers with thickness reduction of 5 ⁇ m or more as reclaimed processing with thickness reduction
  • the film thickness unevenness of the thin film can be suppressed according to the bonded wafer manufacturing method of the present invention.
  • an oxide film 12 to be a buried oxide film 16 is grown on the bond wafer 10 by, for example, thermal oxidation or CVD.
  • the oxide film 12 formed at this time may be formed only on the base wafer 11 or may be formed on both wafers. When manufacturing a directly bonded wafer, this oxide film does not need to be formed.
  • At least one kind of gas ion of hydrogen ions and rare gas ions is implanted into the bond wafer 10 from above the oxide film 12 by an ion implanter.
  • An ion implantation layer 13 is formed.
  • the ion implantation acceleration voltage is selected so that the target thickness of the peeled silicon (thin film 15) can be obtained.
  • the ion-implanted bond wafer 10 is adhered and bonded to the base wafer 11 so that the implantation surface is in contact.
  • the bonded wafer is held at 350 ° C. to 500 ° C. and subjected to a heat treatment for generating a microbubble layer in the ion implantation layer 13 and is peeled off by the microbubble layer, and a base as shown in FIG.
  • a bonded wafer 14 having a buried oxide film 16 and a thin film 15 formed on the wafer 11 is produced.
  • the bonding strength of the wafers adhered at room temperature can be increased by performing plasma treatment on the surfaces to be bonded in advance and bonding them. Then, as shown in FIG. 1 (j), the bonded wafer 14 can be subjected to planarization heat treatment, bonding heat treatment, polishing, or the like to flatten the peeled surface or increase the bonding strength.
  • a peeled wafer 17 which is the bond wafer 10 after peeling is by-produced.
  • the separation wafer 17 has a step portion that has not been transferred to the base wafer 11 on the outer peripheral portion of the separation surface 18.
  • Such reclaimed processing for removing the stepped portion of the peeled wafer 17 can be used as a reclaimed wafer at the time of manufacturing the next bonded wafer.
  • the reclaiming process of the separation wafer 17 can be performed as follows, for example.
  • the oxide film other than the oxide film on the surface opposite to the peeled surface 18 is removed by cleaning with, for example, an HF aqueous solution.
  • the peeled surface is polished to flatten the peeled surface and remove the damage layer caused by ion implantation, as shown in FIG.
  • the back surface oxide film 12 is removed by performing HF cleaning such as a normal batch type HF liquid bath immersion method, and the same surface and back surface quality as the prime wafer are obtained.
  • HF cleaning such as a normal batch type HF liquid bath immersion method
  • Example 1-5 Comparative Example 1-5)
  • a bonded SOI wafer was prepared using a mirror-polished wafer made of a silicon single crystal having a diameter of 300 mm and a crystal orientation ⁇ 100> as a bond wafer and a base wafer, and the presence or absence of occurrence of film thickness unevenness in the SOI layer was evaluated.
  • Table 3 shows the types, thicknesses, and regeneration conditions of the bond wafer and the base wafer used in Example 1-5 and Comparative Example 1-5.
  • the regeneration condition indicates the number of times the wafer has been used as a recycled wafer so far as the number of times of regeneration, and the amount of polishing in the regeneration polishing process as the amount of regeneration polishing.
  • a combination of those having a thickness difference between the bond wafer and the base wafer measured in advance of less than 5 ⁇ m is selected and bonded.
  • Table 3 shows the results of film thickness unevenness.
  • ⁇ in Table 3 indicates that no film thickness unevenness occurred
  • x indicates that film thickness unevenness occurred.
  • FIG. 2 shows a representative example of the SOI wafer of Example 1-5 in which the film thickness unevenness did not occur
  • FIG. 3 shows a representative example of the SOI wafer of Comparative Example 1-5 in which the film thickness unevenness occurred.
  • the SOI film thickness range (the value obtained by subtracting the minimum value from the maximum value of the in-plane film thickness) of the wafer of Comparative Example 1-5 in which the film thickness unevenness occurred was about 1.5 to 2.5 nm.
  • the SOI film thickness range of the wafer of Example 1-5 with no film thickness unevenness was as good as about 1.2 to 1.8 nm.
  • this invention is not limited to the said embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects.
  • a case where a bonded SOI wafer is manufactured through an insulating film is described.
  • the present invention can also be applied to a case where a bonded wafer is manufactured by directly bonding two wafers. .

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Abstract

　本発明は、ボンドウェーハの表面に、水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、ボンドウェーハのイオン注入した表面と、ベースウェーハの表面とを直接または絶縁膜を介して貼り合わせた後、熱処理を加えてイオン注入層でボンドウェーハの一部を剥離させることにより、ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製する貼り合わせウェーハの製造方法において、ボンドウェーハとベースウェーハを貼り合わせる前に、ボンドウェーハとベースウェーハの厚さを測定し、両ウェーハの厚さの差が５μｍ未満であるボンドウェーハとベースウェーハとなる組み合わせを選択して貼り合わせる貼り合わせウェーハの製造方法である。これにより、薄膜に発生するマーブル模様の膜厚ムラを抑制し、薄膜の膜厚均一性の高い貼り合わせウェーハを製造できる。

Description

貼り合わせウェーハの製造方法
　本発明は、イオン注入剥離法を用いた貼り合わせウェーハの製造方法に関し、特に、イオン注入剥離法によって貼り合わせウェーハを製造した際に副生される剥離ウェーハに再生加工を施して得られた再生ウェーハを用いてイオン注入剥離法によって貼り合わせウェーハを製造する方法に関する。
　ＳＯＩウェーハの製造方法、特に先端集積回路の高性能化を可能とする薄膜ＳＯＩウェーハの製造方法として、イオン注入したウェーハを貼り合わせ後に剥離してＳＯＩウェーハを製造する方法（イオン注入剥離法：スマートカット法（登録商標）とも呼ばれる技術）が注目されている。
　このイオン注入剥離法は、二枚のシリコンウェーハの内、少なくとも一方に酸化膜を形成すると共に、一方のシリコンウェーハ（ボンドウェーハ）の上面から水素イオンまたは希ガスイオン等のガスイオンを注入し、該ウェーハ内部にイオン注入層（微小気泡層又は封入層とも呼ぶ）を形成する。その後、イオンを注入した方の面を、酸化膜を介して他方のシリコンウェーハ（ベースウェーハ）と密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面として一方のウェーハ（ボンドウェーハ）を薄膜状に剥離する。さらに、熱処理（結合熱処理）を加えて強固に結合してＳＯＩウェーハを製造する技術である（特許文献１参照）。この段階では、劈開面（剥離面）がＳＯＩ層の表面となっており、ＳＯＩ膜厚が薄くてかつ均一性も高いＳＯＩウェーハが比較的容易に得られている。
　このイオン注入剥離法は、絶縁膜を介して貼り合わせＳＯＩウェーハを作製する場合に限らず、直接２枚のウェーハを貼り合わせて貼り合わせウェーハを作製する場合にも適用されている。
　このイオン注入剥離法では、剥離後のボンドウェーハ（剥離ウェーハ）に対して、再度、研磨やエッチングなどの表面処理を含む再生加工（リフレッシュ加工）を施すことにより、未結合部に生じる段差や、剥離後の面粗さ、注入残存層の影響を減少もしくは除去し、ウェーハを繰り返し使用することができる。この再生加工の方法に関しては、例えば、特許文献２のように、面取り加工と研磨を組み合わせ、面取り部に存在するイオン注入残存層の影響を取り除く方法が提案されている。
　剥離ウェーハに対して行う再生加工に関しては、特許文献３には、剥離ウェーハ表面の研磨代を２μｍ以上とすることや、剥離ウェーハを繰り返しボンドウェーハとして再利用することが記載されている。また、特許文献４には、剥離ウェーハの繰り返し再利用において、約５μｍの研磨を最大１０回繰り返すことができることが記載されている。更に、特許文献５には、剥離ウェーハ表面の研磨代を１～５μｍ以上とすることや、剥離ウェーハを何回も再生加工することが記載されている。
特開平５－２１１１２８号公報 特開２００１－１５５９７８号公報 特開２００８－２１８９２号公報 特開２００６－１４０４４５号公報 特開２００７－１４９９０７号公報
　イオン注入剥離法により作製された貼り合わせＳＯＩウェーハのＳＯＩ層の膜厚分布を測定すると、マーブル模様の膜厚ムラが見られる場合がある。この膜厚ムラは、ボンドウェーハ剥離後のＳＯＩ層表面の外観検査を行うと目視でも観察され、その膜厚ムラはｍｍ単位のパターンを形成している。
　近年、ＳＯＩ層の膜厚分布の規格が厳しくなっており、剥離時に発生する大きなパターンを持った膜厚ムラをなくすことが重要である。特に、ＥＴＳＯＩ（Ｅｘｔｒｅｍｅｌｙ　Ｔｈｉｎ　ＳＯＩ、極めて薄いＳＯＩ）と呼ばれるＳＯＩ層膜厚が３０ｎｍ以下の品種については、このような膜厚ムラは、製造歩留まりに大きな影響を与えるため、その発生を防止することが望まれている。
　本発明は前述のような問題に鑑みてなされたもので、イオン注入剥離法により貼り合わせウェーハを製造する際に薄膜に発生するマーブル模様の膜厚ムラを抑制し、薄膜の膜厚均一性の高い貼り合わせウェーハを製造することを目的とする。
　上記目的を達成するために、本発明によれば、ボンドウェーハの表面に、水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面と、ベースウェーハの表面とを直接または絶縁膜を介して貼り合わせた後、熱処理を加えて前記イオン注入層で前記ボンドウェーハの一部を剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製する貼り合わせウェーハの製造方法において、前記ボンドウェーハとベースウェーハを貼り合わせる前に、前記ボンドウェーハと前記ベースウェーハの厚さを測定し、両ウェーハの厚さの差が５μｍ未満である前記ボンドウェーハと前記ベースウェーハとなる組み合わせを選択して貼り合わせることを特徴とする貼り合わせウェーハの製造方法が提供される。
　このような貼り合わせウェーハの製造方法であれば、薄膜の膜厚ムラを抑制でき、薄膜の膜厚均一性の高い貼り合わせウェーハを製造できる。
　このとき、前記ボンドウェーハおよび／または前記ベースウェーハとして、前記貼り合わせウェーハの製造方法において貼り合わせウェーハを作製する際に副生された剥離ウェーハに、減厚を伴う再生加工を行った再生ウェーハを用いることができる。この再生ウェーハは、前記減厚を伴う再生加工が２回以上行われたもの、或いは、前記減厚を伴う再生加工として５μｍ以上の減厚が行われたものとすることができる。
　このような、特に膜厚ムラが発生しやすい再生ウェーハを用いる場合に本発明を好適に適用でき、コストを低減しつつ、薄膜の膜厚均一性の高い貼り合わせウェーハを製造できる。
　また、前記ボンドウェーハおよび前記ベースウェーハがシリコン単結晶ウェーハからなり、前記絶縁膜がシリコン酸化膜からなり、前記薄膜がＳＯＩ層とすることができる。
　このようにすれば、ＳＯＩ層の薄膜の膜厚均一性の高いＳＯＩウェーハを製造できる。
　本発明の貼り合わせウェーハの製造方法では、ボンドウェーハとベースウェーハを貼り合わせる前に、ボンドウェーハとベースウェーハの厚さを測定し、両ウェーハの厚さの差が５μｍ未満であるボンドウェーハとベースウェーハとなる組み合わせを選択して貼り合わせるので、薄膜の膜厚ムラを抑制でき、薄膜の膜厚均一性の高い貼り合わせウェーハを製造できる。
本発明の貼り合わせウェーハの製造方法の一例のフロー図である。 実施例１－５の膜厚ムラのないＳＯＩウェーハの代表例を示す図である。 比較例１－５の膜厚ムラのあるＳＯＩウェーハの代表例を示す図である。
　以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
　一般的に、イオン注入剥離法により貼り合わせＳＯＩウェーハを作製する場合には、コスト削減のため、貼り合わせウェーハを作製する際に副生された剥離ウェーハに減厚を伴う再生加工を行った再生ウェーハをボンドウェーハまたはベースウェーハとして用いることが多い。或いは、ボンドウェーハおよびベースウェーハとして未使用のウェーハ（再生加工を行っていないウェーハ、以下、プライムウェーハと呼ぶ。）を用いる場合もある。
　上記したように、イオン注入剥離法により貼り合わせＳＯＩウェーハを作製すると、貼り合わせＳＯＩウェーハのＳＯＩ層にマーブル模様の膜厚ムラが発生するという問題があり、発明者らが詳細に調査したところ、以下のことが判明した。
　ボンドウェーハおよびベースウェーハとしてプライムウェーハを用いる場合、両ウェーハが異なる製造ロットで製造されたものである場合にＳＯＩ層の膜厚ムラの発生頻度が高くなる。ボンドウェーハおよびベースウェーハの少なくとも一方に再生ウェーハを用いる場合には膜厚ムラの発生頻度がより高くなり、また、その再生回数が多いほど発生頻度が増加する傾向がある。そこで、発明者は、プライムウェーハと再生ウェーハを用いた下記の実験を行い、この発生頻度が高くなる傾向について以下のように考察した。
　一般的に、ボンドウェーハとベースウェーハとして用いられるシリコン単結晶ウェーハのウェーハ厚は、±１５μｍの規格で製造される。実際には、同一の製造ロットであれば、ウェーハ間の厚さバラツキは±数μｍ程度の精度である。従って、特に同一の製造ロットで製造されたプライムウェーハを用いれば膜厚ムラが発生する可能性は低い。一方、製造ロットが異なり、ウェーハ厚の中央値がずれているような場合には、プライムウェーハ同士であっても両ウェーハの厚さの差が５μｍを超える場合があり、膜厚ムラが発生する頻度が高くなる。
　ボンドウェーハおよびベースウェーハの少なくとも一方に再生ウェーハを用いる場合には、ウェーハが減厚加工で薄くなっているため、両ウェーハの厚さの差が５μｍを超える可能性が高まる。特に、ボンドウェーハまたはベースウェーハの一方にプライムウェーハを用い、他方に再生ウェーハを用いた場合には、この可能性は非常に高い。そのため、膜厚ムラが発生する頻度もより高くなる。
（実験）
　ボンドウェーハおよびベースウェーハとして、表１に示す厚さを有する直径３００ｍｍ、結晶方位＜１００＞のシリコン単結晶からなる４種類の鏡面研磨ウェーハを用意した。ウェーハ厚は、静電容量式の測定装置を用いてウェーハ全面を測定し、その平均値（小数点以下四捨五入）を採用した。
Figure JPOXMLDOC01-appb-T000001
　これら４種類のウェーハをそれぞれボンドウェーハ、ベースウェーハとして使用し、下記の製造条件でイオン注入剥離法によって貼り合わせＳＯＩウェーハを作製した。その後、ＳＯＩ層の膜厚測定（測定装置：ＫＬＡ－Ｔｅｎｃｏｒ社製Ａｃｕｍａｐ）を行って膜厚ムラの有無を評価した。その結果を表２に示す。
　このときの貼り合わせＳＯＩウェーハ製造条件を以下に示す。
[貼り合わせＳＯＩウェーハ製造条件]
（酸化膜）ボンドウェーハには５５ｎｍの熱酸化膜を形成、ベースウェーハには酸化膜なし、
（水素イオン注入条件）注入エネルギー：４８．７ｋｅＶ、ドーズ量：５×１０１６／ｃｍ２、
（剥離熱処理）３５０℃で４時間＋５００℃で３０分、Ａｒ雰囲気、
（平坦化熱処理）１２００℃で１時間、Ａｒ雰囲気
（ＳＯＩ膜厚調整）犠牲酸化処理によりＳＯＩ層を７０ｎｍ程度まで減厚
Figure JPOXMLDOC01-appb-T000002
　表２の結果より、ボンドウェーハとベースウェーハの厚さの差が５μｍ以上あるとＳＯＩ層の膜厚ムラが発生することが明らかとなった。ここで、表２中の○は膜厚ムラが発生しなかったことを表し、×は膜厚ムラが発生したことを表す。
　ボンドウェーハとベースウェーハの厚さの差が膜厚ムラの発生にどのように関係しているかのメカニズムについては明らかではないが、厚さが異なると剥離熱処理で剥離する際に、剥離領域の固有振動数が異なることに起因するものと推定される。
　以上のように、本発明者は、膜厚ムラの発生がボンドウェーハとベースウェーハの厚さの差が大きいことに起因していることを見出し、本発明を完成させた。
　以下、本発明の貼り合わせウェーハの製造方法を図１を参照しながら説明する。
　本発明では、ベースウェーハ上に薄膜を有する貼り合わせウェーハとして、例えば、シリコン単結晶ウェーハ上にシリコン酸化膜を介してＳＯＩ層が形成されたＳＯＩウェーハを作製することができる。
　まず、図１（ａ）に示すように、ボンドウェーハ１０及びベースウェーハ１１を準備する。このとき、事前に厚さを測定しておいた複数のウェーハの中から、両ウェーハの厚さの差が５μｍ未満、より好ましくは３μｍ以下であるボンドウェーハとベースウェーハとなる組み合わせを選択する。この選択工程は、ボンドウェーハとベースウェーハを貼り合わせる工程の前に行えば良く、その貼り合わせ工程の前の他の工程との間の実施順に特に限定されない。例えば、上記選択工程は、下記のボンドウェーハにイオン注入層を形成する工程の後に行っても良い。
　このように、両ウェーハの厚さの差が５μｍ未満であるボンドウェーハとベースウェーハとなる組み合わせを選択して後述のように貼り合わせれば、剥離後に薄膜の膜厚ムラの発生を抑制でき、薄膜の膜厚均一性の高い貼り合わせウェーハを製造できる。
　ここで、ボンドウェーハとベースウェーハの両方に、プライムウェーハ、または再生ウェーハを用いることができる。或いは、ボンドウェーハとベースウェーハのどちらか一方にプライムウェーハを、他方に再生ウェーハを用いることもできる。尚、再生ウェーハとは、上記のように、貼り合わせウェーハを作製する際に副生される剥離ウェーハに、減厚を伴う再生加工を行ったウェーハであり、再生ウェーハを用いればコストを削減できるので好ましい。特に、減厚を伴う再生加工が２回以上行われた、すなわち２回以上再利用された再生ウェーハや、減厚を伴う再生加工として５μｍ以上の減厚が行われた再生ウェーハのような、従来では薄膜の膜厚ムラが発生しやすい再生ウェーハを用いても、本発明の貼り合わせウェーハの製造方法によれば、薄膜の膜厚ムラを抑制できる。
　次に、図１（ｂ）に示すように、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ１０に、埋め込み酸化膜１６となる酸化膜１２を成長させる。或いは、この際形成する酸化膜１２は、ベースウェーハ１１のみに形成しても良いし、両ウェーハに形成しても良い。直接貼り合わせウェーハを製造する場合には、この酸化膜は形成しなくとも良い。
　次に、図１（ｃ）に示すように、その酸化膜１２の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ１０内にイオン注入層１３を形成する。この際、目標とする剥離シリコン（薄膜１５）の厚さを得ることができるように、イオン注入加速電圧を選択する。
　次に、図１（ｄ）に示すように、イオン注入したボンドウェーハ１０を、注入面が接するように、ベースウェーハ１１と密着させて貼り合わせる。
　そして、貼り合わせたウェーハを３５０℃～５００℃で保持してイオン注入層１３に微小気泡層を発生させる熱処理を施し、微小気泡層にて剥離して、図１（ｉ）に示すようなベースウェーハ１１上に埋め込み酸化膜１６と薄膜１５が形成された貼り合わせウェーハ１４を作製する。
　尚、貼り合わせる面に予めプラズマ処理を施して貼り合わせることによって、室温で密着されたウェーハの結合強度を高めることもできる。
　そして、図１（ｊ）に示すように、この貼り合わせウェーハ１４に、平坦化熱処理、結合熱処理、研磨等を施して、剥離面を平坦化したり、結合強度を高めることもできる。
　上記の製造過程において、図１（ｅ）に示すように、剥離後のボンドウェーハ１０である剥離ウェーハ１７が副生される。剥離ウェーハ１７は、剥離面１８の外周部に、ベースウェーハ１１に移設されなかった段差部を有している。このような剥離ウェーハ１７の段差部等を除去する再生加工して、次回の貼り合わせウェーハの製造時に再生ウェーハとして利用することができる。剥離ウェーハ１７の再生加工は、例えば以下のように行うことができる。
　まず、図１（ｆ）に示すように、例えばＨＦ水溶液による洗浄を行うことにより、剥離面１８とは反対の面の酸化膜以外の酸化膜を除去する。その後、剥離面を研磨することにより、図１（ｇ）に示すように、剥離面を平坦化するとともに、イオン注入によるダメージ層を除去する。その後、図１（ｈ）に示すように、通常のバッチ式ＨＦ液槽浸漬方式のようなＨＦ洗浄を行うことで、裏面の酸化膜１２を除去し、プライムウェーハと同等の表面および裏面品質を持つ再生ウェーハを作製することができる。この再生加工により再生ウェーハの厚さは当初のボンドウェーハの厚さより薄くなる。
　以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１－５、比較例１－５）
　直径３００ｍｍ、結晶方位＜１００＞のシリコン単結晶からなる鏡面研磨ウェーハをボンドウェーハおよびベースウェーハとして用いて貼り合わせＳＯＩウェーハを作製し、ＳＯＩ層の膜厚ムラの発生の有無を評価した。このとき実施例１－５、比較例１－５で用いたボンドウェーハ及びベースウェーハの種類、厚さ、再生条件を表３に示す。再生条件は、それまでに再生ウェーハとして利用した回数を再生回数として、再生研磨加工における研磨代を再生研磨代として示されている。実施例は、予め測定したボンドウェーハとベースウェーハの厚さの差が５μｍ未満となるものの組み合わせを選択し貼り合わせたものである。
　膜厚ムラの結果を表３に示す。ここで、表３中の○は膜厚ムラが発生しなかったこと、×は膜厚ムラが発生したことを表す。表３に示すように、実施例１－５のいずれにおいても膜厚ムラは発生しなかったのに対し、比較例１－５のいずれにおいても膜厚ムラが発生した。図２に膜厚ムラが発生しなかった実施例１－５のＳＯＩウェーハ、図３に膜厚ムラが発生した比較例１－５のＳＯＩウェーハのそれぞれの代表例を示す。
　また、膜厚ムラが発生した比較例１－５のウェーハのＳＯＩ膜厚レンジ（面内膜厚の最大値から最小値を引いた値）は１．５～２．５ｎｍ程度であったのに対し、膜厚ムラのない実施例１－５のウェーハのＳＯＩ膜厚レンジは１．２～１．８ｎｍ程度と良好であった。
Figure JPOXMLDOC01-appb-T000003
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
　例えば、上記では、絶縁膜を介して貼り合わせＳＯＩウェーハを作製する場合について説明しているが、直接２枚のウェーハを貼り合わせて貼り合わせウェーハを作製する場合にも本発明を適用可能である。

Claims (5)

  1. 　ボンドウェーハの表面に、水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面と、ベースウェーハの表面とを直接または絶縁膜を介して貼り合わせた後、熱処理を加えて前記イオン注入層で前記ボンドウェーハの一部を剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製する貼り合わせウェーハの製造方法において、
    　前記ボンドウェーハとベースウェーハを貼り合わせる前に、前記ボンドウェーハと前記ベースウェーハの厚さを測定し、両ウェーハの厚さの差が５μｍ未満である前記ボンドウェーハと前記ベースウェーハとなる組み合わせを選択して貼り合わせることを特徴とする貼り合わせウェーハの製造方法。
  2. 　前記ボンドウェーハおよび／または前記ベースウェーハとして、前記貼り合わせウェーハの製造方法において貼り合わせウェーハを作製する際に副生された剥離ウェーハに、減厚を伴う再生加工を行った再生ウェーハを用いることを特徴とする請求項１に記載された貼り合わせウェーハの製造方法。
  3. 　前記再生ウェーハは、前記減厚を伴う再生加工が２回以上行われたものであることを特徴とする請求項２に記載された貼り合わせウェーハの製造方法。
  4. 　前記再生ウェーハは、前記減厚を伴う再生加工として５μｍ以上の減厚が行われたものであることを特徴とする請求項２または請求項３に記載された貼り合わせウェーハの製造方法。
  5. 　前記ボンドウェーハおよび前記ベースウェーハがシリコン単結晶ウェーハからなり、前記絶縁膜がシリコン酸化膜からなり、前記薄膜がＳＯＩ層であることを特徴とする請求項１から請求項４のいずれか一項に記載された貼り合わせウェーハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304739B2 (en) 2015-01-16 2019-05-28 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor substrate, semiconductor substrate, method for manufacturing combined semiconductor substrate, combined semiconductor substrate, and semiconductor-joined substrate

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6136786B2 (ja) * 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JP2001155978A (ja) 1999-11-29 2001-06-08 Shin Etsu Handotai Co Ltd 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP2004311526A (ja) * 2003-04-02 2004-11-04 Sumitomo Mitsubishi Silicon Corp 半導体基板およびその製造方法
JP2006140445A (ja) 2004-11-09 2006-06-01 Soi Tec Silicon On Insulator Technologies Sa 複合材料ウェーハの製造方法
JP2007149907A (ja) 2005-11-28 2007-06-14 Sumco Corp 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP2008021892A (ja) 2006-07-14 2008-01-31 Shin Etsu Handotai Co Ltd 剥離ウェーハを再利用する方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963505A (en) * 1987-10-27 1990-10-16 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same
EP1807320B1 (en) 2004-10-11 2010-12-08 MeadWestvaco Corporation Slide card for child-resistant package
JP5799740B2 (ja) 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JP2001155978A (ja) 1999-11-29 2001-06-08 Shin Etsu Handotai Co Ltd 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP2004311526A (ja) * 2003-04-02 2004-11-04 Sumitomo Mitsubishi Silicon Corp 半導体基板およびその製造方法
JP2006140445A (ja) 2004-11-09 2006-06-01 Soi Tec Silicon On Insulator Technologies Sa 複合材料ウェーハの製造方法
JP2007149907A (ja) 2005-11-28 2007-06-14 Sumco Corp 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP2008021892A (ja) 2006-07-14 2008-01-31 Shin Etsu Handotai Co Ltd 剥離ウェーハを再利用する方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304739B2 (en) 2015-01-16 2019-05-28 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor substrate, semiconductor substrate, method for manufacturing combined semiconductor substrate, combined semiconductor substrate, and semiconductor-joined substrate

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