TWI567833B - Method of manufacturing wafers - Google Patents
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- 235000012431 wafers Nutrition 0.000 title claims description 257
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000010408 film Substances 0.000 claims description 89
- 238000000034 method Methods 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 8
- 238000012958 reprocessing Methods 0.000 claims description 7
- 239000006227 byproduct Substances 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 6
- 230000001172 regenerating effect Effects 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- -1 hydrogen ions Chemical class 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 238000005498 polishing Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 230000033458 reproduction Effects 0.000 description 3
- 238000003776 cleavage reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000007017 scission Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000004018 waxing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
- H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
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- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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Description
本發明關於一種利用離子植入剝離法之貼合晶圓的製造方法,特別是關於使用再生晶圓且藉由離子植入剝離法來製造貼合晶圓的方法,其中再生晶圓是對藉由離子植入剝離法來製造貼合晶圓時的副產品之剝離晶圓施加再生加工而得。
作為絕緣層上覆矽晶圓(Silicon on insulator wafer,SOI晶圓)的製造方法,特別是使尖端積體電路的高性能化成為可能之薄膜SOI晶圓的製造方法,貼合已進行此植入離子的晶圓後再進行剝離來製造SOI晶圓的方法(離子植入剝離法:SMART-CUT法,註冊商標)廣受注目。
此離子植入剝離法,是在兩片矽晶圓之中,於至少其中一片上形成氧化膜,並由另一片矽晶圓(接合晶圓,bond wafer)的上表面植入氫離子或稀有氣體離子等的氣體離子,於該晶圓的內部形成離子植入層(又稱為微氣泡層或封入層)。之後,將植入有離子那一片的表面隔著氧化膜使其與另一片矽晶圓(基底晶圓)密接,之後加以熱處理(剝離熱處理)將微氣泡層作為劈開面(cleavage plane)薄膜狀地剝離另一片矽晶圓(接合晶圓)。進一步地,該技術亦施加熱處理(結合熱處理)以使
其牢固地結合而製造SOI晶圓(參照專利文獻1)。於此階段,劈開面(剝離面)變成SOI層的表面,比較容易得到一種SOI膜厚薄且均勻性高的SOI晶圓。
此離子植入剝離法並非限定於隔著絕緣膜來製作貼合SOI晶圓的情況,也可以應用於直接將兩片晶圓貼合來製作貼合SOI晶圓的情況。
於此離子植入剝離法中,對於剝離後的接合晶圓(剝離晶圓),藉由再次施加包含研磨和蝕刻等的表面處理的再生加工(又稱為再新加工,refresh process),減少或去除於未結合部所產生的高低差、剝離後的表面粗糙、植入殘留層的影響,而能重複使用晶圓。關於此再生加工的方法,例如可舉出如專利文獻2般,組合去角處理(chamfering process)與研磨,以除去存在於去角部的離子植入殘留層的影響。
關於對剝離晶圓進行的再生加工,於專利文獻3中,記載有將剝離晶圓表面的研磨量設為2μm以上、及重複地將剝離晶圓作為接合晶圓加以再利用的技術。另外,於專利文獻4中,記載有能最多重複10次大約5μm的研磨的技術。進一步地,於專利文獻5中,記載有將剝離晶圓表面的研磨量設為1~5μm以上、及將剝離晶圓不斷進行再生加工的技術。
專利文獻1:日本特開平05-211128號公報
專利文獻2:日本特開2001-155978號公報
專利文獻3:日本特開2008-21892號公報
專利文獻4:日本特開2006-140445號公報
專利文獻5:日本特開2007-149907號公報
若測量藉由離子植入剝離法所製作之貼合SOI晶圓的SOI層的膜厚分布,有時會看到大理石花紋般的膜厚不均。若進行接合晶圓剝離後的SOI層表面的外觀檢查,以目視也能觀察到此膜厚不均,此膜厚不均形成以mm為單位的圖樣(pattern)。
近年來,SOI層的膜厚分布的規格變得嚴格,使具有在剝離時產生的大圖樣之膜厚不均消失是很重要的。特別是關於被稱為極薄SOI(Extremely Thin SOI,ETSOI)之SOI層膜厚為30nm以下的種類,這樣的膜厚不均由於會對製造良率造成很大的影響,因此希望能夠阻止其產生。
本發明是鑑於前述問題而完成,其目的在於抑制藉由離子植入剝離法製造貼合晶圓時於薄膜所產生的大理石花紋般的膜厚不均,且製造一種薄膜的膜厚均勻性高的貼合晶圓。
為了達成上述目的,依據本發明,提供一種貼合晶圓的製造方法,其在接合晶圓的表面離子植入氫離子或稀有氣體離子的至少一種氣體離子並形成離子植入層,將前述接
合晶圓的植入離子後的表面與基底晶圓的表面直接貼合或隔著絕緣膜貼合之後,施加熱處理並以前述離子植入層為界使前述接合晶圓的一部份剝離,藉此製作在前述基底晶圓上具有薄膜之貼合晶圓,該貼合晶圓的製造方法的特徵在於:在前述將接合晶圓與基底晶圓貼合之前,測量前述接合晶圓與前述基底晶圓的厚度,選擇兩晶圓的厚度的差值未滿5μm之由前述接合晶圓與前述基底晶圓所組成的組合來進行貼合。
若是這樣的貼合晶圓的製造方法,能抑制薄膜的膜厚不均,且能製造一種薄膜的膜厚均勻性高的貼合晶圓。
此時,作為前述接合晶圓及/或前述基底晶圓,可以使用對剝離晶圓進行伴隨有減少厚度的再生加工而成的再生晶圓,該剝離晶圓是於前述貼合晶圓的製造方法中製作貼合晶圓時的副產物。前述再生晶圓可以是進行兩次以上前述伴隨有減少厚度的再生加工所得到的晶圓;或者是進行5μm以上的減厚所得的晶圓,該減厚是作為前述伴隨有減少厚度的再生加工。
像這樣,特別是在使用容易產生膜厚不均的再生晶圓時,能夠很適合地應用本發明,且能降低成本並製造一種薄膜的膜厚均勻性高的貼合晶圓。
另外,前述接合晶圓與前述基底晶圓可以是由單晶矽晶圓所構成,前述絕緣膜可以是由矽氧化膜所構成,前述薄膜可以是SOI層。
如此一來,能製造一種SOI層的薄膜的膜厚均勻性高的SOI晶圓。
於本發明的貼合晶圓的製造方法中,由於在將接合晶圓與基底晶圓貼合之前,測量接合晶圓與基底晶圓的厚度,選擇兩晶圓的厚度的差值未滿5μm之由接合晶圓與基底晶圓所組成的組合來進行貼合,因此能抑制薄膜的膜厚不均,且能製造一種薄膜的膜厚均勻性高的貼合晶圓。
10‧‧‧接合晶圓
11‧‧‧基底晶圓
12‧‧‧氧化膜
13‧‧‧離子植入層
14‧‧‧貼合晶圓
15‧‧‧薄膜
16‧‧‧埋置氧化膜
17‧‧‧剝離晶圓
18‧‧‧剝離面
第1圖是本發明之貼合晶圓的製造方法的一例之流程圖。
第2圖是表示實施例1~5的沒有膜厚不均的SOI晶圓的代表例之圖式。
第3圖是表示比較例1~5的有膜厚不均的SOI晶圓的代表例之圖式。
以下針對本發明說明實施方式,但本發明並不限於此實施方式。
一般而言,在藉由離子植入剝離法製作貼合SOI晶圓時,為了降低成本,常利用再生晶圓來作為接合晶圓或基底晶圓,其中再生晶圓是對製作貼合晶圓時的副產物之剝離晶圓進行伴隨有減少厚度的再生加工而得到的。或者是,也有時會利用未使用過的晶圓(未進行過再生加工的晶圓,以下稱為初期晶圓,prime wafer)作為接合晶圓及基底晶圓。
如上所述,若藉由離子植入剝離法製作貼合SOI晶圓,會有在貼合SOI晶圓的SOI層產生大理石花紋般的膜厚
不均的問題,發明人經過詳細地調查,結果得知了以下的事情。
將初期晶圓作為接合晶圓及基底晶圓利用時,若兩片晶圓是在不同的製造批次所製造時,SOI層的膜厚不均的產生頻率就會變高。而若接合晶圓及基底晶圓的至少一片是利用再生晶圓時,膜厚不均的產生頻率會變得更高;此外,有其再生次數越多的話產生頻率也會增加之傾向。於此,發明者利用初期晶圓及再生晶圓進行下述實驗,並針對此產生頻率變高的傾向如以下般進行考察。
一般而言,能作為接合晶圓與基底晶圓利用之單晶矽晶圓的晶圓厚度是以±15μm的規格來製造。實際上,若是同一個製造批次,晶圓間的厚度差值大約是有±數μm的精度。因此,特別是若利用同一個製造批次所製造的初期晶圓的話,膜厚不均產生的可能性較低。另一方面,像是製造批次不同,晶圓厚度的中位數有所差異時,即使是初期晶圓彼此之間,兩片晶圓的厚度的差值也有可能超過5μm,而使膜厚不均產生的頻率變高。
而在接合晶圓及基底晶圓的至少一片是利用再生晶圓時,由於晶圓因減少厚度之處理而變薄,兩片晶圓的厚度的差值超過5μm之可能性提高。特別是,接合晶圓及基底晶圓的其中一片是利用初期晶圓,另一片是利用再生晶圓時,可能性會非常高。因此,膜厚不均產生的頻率也會變得更高。
作為接合晶圓及基底晶圓,準備了具有示於表1的厚度之直徑300mm、由結晶方位<100>的矽單晶而成的4種鏡面研磨晶圓。晶圓厚度是利用靜電電容式的測量裝置來測量整個晶圓,並採用其平均值(小數點以下四捨五入)。
利用這4種晶圓,分別作為接合晶圓、基底晶圓,並以下述的製造條件藉由離子植入剝離法製作貼合SOI晶圓。之後,進行SOI層的膜厚測量(測量裝置:KLA-Tencor公司製造的Acumap裝置)且評價有無膜厚不均。其結果示於表2。
此時的貼合SOI晶圓的製造條件如下所示。
(氧化膜)於接合晶圓形成55nm的熱氧化膜,於基底晶圓沒有氧化膜;(氫離子植入條件)植入能量:48.7keV,劑量(dose):5×1016/cm2;(剝離熱處理)350℃、4小時+500℃、30分鐘,Ar環境;(平坦化熱處理)1200℃、1小時,Ar環境;(SOI膜厚調整)藉由犧牲氧化(sacrificial oxide)處理將SOI層的厚度減少到70nm左右。
由表2的結果,可得知若是接合晶圓與基底晶圓的厚度的差值是5μm以上的話,就會產生SOI層的膜厚不均。於此,表2中的○表示沒有產生膜厚不均,而×表示產生了膜厚不均。
雖然接合晶圓與基底晶圓的厚度的差值和膜厚不均的產生之間有何關係的機制尚未明瞭,但是推測起因是如果厚度不同,以剝離熱處理進行剝離時,剝離區域的自然頻率(natural frequency)就會不同。
如上所述,本發明人發現產生膜厚不均的起因是接合晶圓與基底晶圓的厚度的差值大,而完成本發明。
以下,一邊參照第1圖一邊說明本發明的貼合晶圓的製造方法。
於本發明中,作為在基底晶圓上具有薄膜之貼合晶圓,例如可以製作以下的SOI晶圓:其在單晶矽晶圓上隔著矽氧化膜形成有SOI層。
首先,如第1(a)圖所示,準備接合晶圓10及基底晶圓11。此時,從已事先測量過厚度的複數個晶圓之中,選擇
兩晶圓的厚度的差值未滿5μm之由接合晶圓與基底晶圓所組成的組合,更佳是選擇差值在3μm以下之由接合晶圓與基底晶圓所組成的組合。此選擇步驟只要是在將接合晶圓與基底晶圓貼合之前進行即可,並不特別限定此貼合步驟之前的其他步驟與選擇步驟之間的實施順序。舉例而言,上述選擇步驟可以在下述於接合晶圓形成離子植入層之步驟之後進行。
像這樣,若選擇兩晶圓的厚度的差值未滿5μm之由接合晶圓與基底晶圓所組成的組合且如後述般地貼合的話,能在剝離後抑制薄膜的膜厚不均的產生,且能製造一種薄膜的膜厚均勻性高的貼合晶圓。
此處,接合晶圓及基底晶圓雙方可都是利用初期晶圓或是再生晶圓。或者也可以是,接合晶圓及基底晶圓的其中一方利用初期晶圓,而另一方利用再生晶圓。此外,所謂的再生晶圓,如上述般,是對製作貼合晶圓時的副產物之剝離晶圓進行伴隨有減少厚度的再生加工所得到的晶圓,由於利用再生晶圓的話能減少成本因此較佳。特別是可利用進行兩次以上伴隨有減少厚度的再生加工所得的再生晶圓,也就是已被重複利用兩次以上的再生晶圓;或是進行5μm以上的減厚所得的再生晶圓,該減厚是作為伴隨有減少厚度的再生加工。即使使用像這樣在過去容易產生薄膜的膜厚不均的再生晶圓,若依據本發明的貼合晶圓的製造方法,也能夠抑制薄膜的膜厚不均。
接下來,如第1(b)圖所示,藉由例如熱氧化或化學
氣相沈積(Chemical Vapor Deposition,CVD)等,在接合晶圓10使會成為埋置氧化膜16之氧化膜12成長。或者是,在此時形成之氧化膜12可以只形成於基底晶圓11,也可以都形成於接合晶圓10及基底晶圓11。若是製造直接貼合晶圓時,也可以不形成此氧化膜。
接下來,如第1(c)圖所示,從此氧化膜12上藉由離子植入機,植入氫離子或稀有氣體離子的至少一種氣體離子,在接合晶圓10內形成離子植入層13。這時候,以能得到作為目標之剝離矽(薄膜15)的厚度的方式,來選擇離子植入加速電壓。
接下來,如第1(d)圖所示,以植入面接觸基底晶圓11的方式,使已離子植入之接合晶圓10與基底晶圓11密接並貼合。
繼而,使貼合晶圓保持在350℃~500℃且施加使離子植入層13產生微氣泡層之熱處理,在微氣泡層剝離,製作在如第1(i)圖所示般的基底晶圓11上形成有埋置氧化膜16與薄膜15之貼合晶圓。
此外,藉由對貼合面預先施加電漿處理再貼合,能在室溫下提高密接之晶圓的結合強度。
繼而,如第1(j)圖所示,對此貼合晶圓14施加平坦化熱處理、結合熱處理、研磨等,能使剝離面平坦化,或是提高結合強度。
於上述製造過程中,如第1(e)圖所示,剝離後的接合晶圓10也就是剝離晶圓17作為副產物而產生。剝離晶圓
17中,在剝離面18的外周部上有未被搬移到基底晶圓11之高低差部。進行去除這樣的剝離晶圓17的高低差部等的再生加工,就能在下一次製造貼合晶圓時作為再生晶原來利用。剝離晶圓17的再生加工可以例如是以下述方式進行。
首先,如第1(f)圖所示,藉由進行使用例如HF水溶液之清洗,去除與剝離面18相對的表面上的氧化膜以外之氧化膜。之後,藉由研磨剝離面,如第1(g)圖所示,將剝離面平坦化,且一併去除因離子植入而產生之損傷層。之後,如第1(h)圖所示,藉由進行通常的批次式HF液浸漬方式之HF清洗,去除背面的氧化膜12,而能製作出具有與初期晶圓同等級的正面及背面品質的再生晶圓。由於此再生加工,再生晶圓的厚度變得比當初的接合晶圓的厚度還要薄。
以下,揭示本發明之實施例及比較例以更具體地說明本發明,但本發明並不限於此。
利用直徑300mm、由結晶方位<100>的矽單晶而成的鏡面研磨晶圓,來作為接合晶圓及基底晶圓,製作貼合SOI晶圓,評價SOI層的膜厚不均是否有產生。此時在實施例1~5、比較例1~5所利用之接合晶圓及基底晶圓的種類、厚度、再生條件如表3所示。再生條件中,將到此為止被作為再生晶圓利用過的次數作為再生次數,並將在再生研磨處理時的研磨裕度作為再生研磨裕度來表示。實施例是選擇預先測量過之
由接合晶圓與基底晶圓中的厚度的差值未滿5μm者所組成的組合,進行貼合。
膜厚不均的結果如表3所示。於此,表3中的○表示沒有產生膜厚不均,而×表示產生了膜厚不均。如表3所示,實施例1~5的任一者中都沒有產生膜厚不均;相對於此,比較例1~5的任一者中都產生了膜厚不均。第2圖表示沒有產生膜厚不均之實施例1~5的SOI晶圓的代表例,第3圖則表示產生了膜厚不均之比較例1~5的SOI晶圓的代表例。
另外,產生了膜厚不均之比較例1~5的晶圓的SOI膜厚範圍(面內膜厚的最大值減去最小值之差值)是1.5~2.5nm左右;相對於此,沒有產生膜厚不均之實施例1~5的晶圓的SOI膜厚範圍是1.2~1.8nm左右,相當良好。
此外,本發明並不限於上述實施方式。上述實施方式僅為例示,只要是與本發明之申請專利範圍所載技術思想實質上具有相同構成,能達成同樣作用功效者,無論是什麼都包含於本發明之技術範圍中。
舉例而言,於上述記載中是針對隔著絕緣膜製作貼合SOI晶圓之情形進行說明,但是本發明也能應用於直接貼合兩片晶圓來製作貼合晶圓之情形。
10‧‧‧接合晶圓
11‧‧‧基底晶圓
12‧‧‧氧化膜
13‧‧‧離子植入層
14‧‧‧貼合晶圓
15‧‧‧薄膜
16‧‧‧埋置氧化膜
17‧‧‧剝離晶圓
18‧‧‧剝離面
Claims (5)
- 一種貼合晶圓的製造方法,其在接合晶圓的表面離子植入氫離子或稀有氣體離子的至少一種氣體離子並形成離子植入層,將前述接合晶圓的植入離子後的表面與基底晶圓的表面直接貼合或隔著絕緣膜貼合之後,施加熱處理並以前述離子植入層為界使前述接合晶圓的一部份剝離,藉此製作在前述基底晶圓上具有薄膜之貼合晶圓,該貼合晶圓的製造方法的特徵在於:作為前述接合晶圓及/或前述基底晶圓,是使用對剝離晶圓進行伴隨有減少厚度的再生加工而成的再生晶圓,該剝離晶圓是於前述貼合晶圓的製造方法中製作貼合晶圓時的副產物;前述接合晶圓及前述基底晶圓是由單晶矽晶圓所構成;在前述將接合晶圓與基底晶圓貼合之前,測量前述接合晶圓與前述基底晶圓的厚度,選擇兩晶圓的厚度的差值未滿5μm之由前述接合晶圓與前述基底晶圓所組成的組合來進行貼合。
- 如請求項1所述之貼合晶圓的製造方法,其中,前述再生晶圓是進行兩次以上前述伴隨有減少厚度的再生加工所得的晶圓。
- 如請求項1所述之貼合晶圓的製造方法,其中,前述再生晶圓是進行5μm以上的減厚所得的晶圓,該減厚是作為前 述伴隨有減少厚度的再生加工。
- 如請求項2所述之貼合晶圓的製造方法,其中,前述再生晶圓是進行5μm以上的減厚所得的晶圓,該減厚是作為前述伴隨有減少厚度的再生加工。
- 如請求項1至4中任一項所述之貼合晶圓的製造方法,其中,前述絕緣膜是由矽氧化膜所構成,前述薄膜是SOI層。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013133868A JP5888286B2 (ja) | 2013-06-26 | 2013-06-26 | 貼り合わせウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201511141A TW201511141A (zh) | 2015-03-16 |
TWI567833B true TWI567833B (zh) | 2017-01-21 |
Family
ID=52141364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103120720A TWI567833B (zh) | 2013-06-26 | 2014-06-16 | Method of manufacturing wafers |
Country Status (8)
Country | Link |
---|---|
US (1) | US9859149B2 (zh) |
EP (1) | EP3016133B1 (zh) |
JP (1) | JP5888286B2 (zh) |
KR (1) | KR102095383B1 (zh) |
CN (1) | CN105283943B (zh) |
SG (1) | SG11201510639QA (zh) |
TW (1) | TWI567833B (zh) |
WO (1) | WO2014207988A1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6136786B2 (ja) * | 2013-09-05 | 2017-05-31 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
US10304739B2 (en) | 2015-01-16 | 2019-05-28 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor substrate, semiconductor substrate, method for manufacturing combined semiconductor substrate, combined semiconductor substrate, and semiconductor-joined substrate |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
JP6686962B2 (ja) * | 2017-04-25 | 2020-04-22 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
JP3943782B2 (ja) | 1999-11-29 | 2007-07-11 | 信越半導体株式会社 | 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ |
EP1807320B1 (en) | 2004-10-11 | 2010-12-08 | MeadWestvaco Corporation | Slide card for child-resistant package |
EP1962340A3 (en) | 2004-11-09 | 2009-12-23 | S.O.I. TEC Silicon | Method for manufacturing compound material wafers |
JP5314838B2 (ja) | 2006-07-14 | 2013-10-16 | 信越半導体株式会社 | 剥離ウェーハを再利用する方法 |
JP5799740B2 (ja) | 2011-10-17 | 2015-10-28 | 信越半導体株式会社 | 剥離ウェーハの再生加工方法 |
-
2013
- 2013-06-26 JP JP2013133868A patent/JP5888286B2/ja active Active
-
2014
- 2014-05-19 US US14/895,184 patent/US9859149B2/en active Active
- 2014-05-19 WO PCT/JP2014/002615 patent/WO2014207988A1/ja active Application Filing
- 2014-05-19 KR KR1020157036519A patent/KR102095383B1/ko active IP Right Grant
- 2014-05-19 SG SG11201510639QA patent/SG11201510639QA/en unknown
- 2014-05-19 EP EP14818587.9A patent/EP3016133B1/en active Active
- 2014-05-19 CN CN201480032979.9A patent/CN105283943B/zh active Active
- 2014-06-16 TW TW103120720A patent/TWI567833B/zh active
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Also Published As
Publication number | Publication date |
---|---|
SG11201510639QA (en) | 2016-01-28 |
TW201511141A (zh) | 2015-03-16 |
KR20160023712A (ko) | 2016-03-03 |
WO2014207988A1 (ja) | 2014-12-31 |
CN105283943B (zh) | 2018-05-08 |
KR102095383B1 (ko) | 2020-03-31 |
JP5888286B2 (ja) | 2016-03-16 |
JP2015012009A (ja) | 2015-01-19 |
CN105283943A (zh) | 2016-01-27 |
EP3016133A4 (en) | 2017-03-01 |
US20160118294A1 (en) | 2016-04-28 |
EP3016133B1 (en) | 2020-01-15 |
US9859149B2 (en) | 2018-01-02 |
EP3016133A1 (en) | 2016-05-04 |
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