WO2014202282A1 - Leiterplatte - Google Patents

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conductor
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Michael Pechtold
Thomas Hofmann
Johannes Bock
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Definitions

  • the invention relates to a circuit carrier, such as a printed circuit board, with inner and outer conductor tracks and at least two electronic components. Furthermore, the invention relates to a method for producing a printed circuit board.
  • Circuit boards as circuit carriers of electronic circuits and components, such as control devices, sensors, in the
  • FIG. 1 For a better overview, the illustration of a single MOSFET can be seen in FIG.
  • Such an equidirectional orientation of the transistors 4, 5 in the circuit board 1 in the interconnection of this to a semiconductor bridge H has the disadvantage that the upper source terminal 4b of a transistor 4 to the lower gate terminal 5c of other transistor 5 only by means of a compound 8 of the upper surface side Ol with the lower surface side 02 (for example in the form of a
  • the transistors 4 and 5 are connected via further leads 11 to the terminals 4d, 5d in the upper conductor tracks 2.
  • the invention has for its object to provide a very compact circuit board with at least two electronic components with the shortest possible links. Moreover, it is an object of the invention to provide a method for producing such a printed circuit board.
  • the printed circuit board according to the invention comprises inner and outer conductor tracks, which are arranged on at least one conductor layer, and at least two internal, electronic components whose connection pins are connected to one of the conductor tracks, wherein the at least two electronic components are arranged in the circuit board in that their connection pins to be connected to one another are directed in the direction of a surface side of the printed circuit board.
  • the known from the prior art vias and long links of the electronic components can be significantly reduced or even avoided.
  • the electrical paths or links are shorter by "flipping" one of the two electronic components, such as a transistor
  • the interconnection of the electronic components is on the same board level ("ply") and / or on the same surface side of the board ⁇ terplatte possible.
  • an embodiment of the invention provides that further connection pins of the at least two electronic components to be connected to one another, in particular transistors of a bridge circuit, by means of a component or a component, such as a ceramic capacitor, from another circuit part, eg Supply voltage, are decoupled.
  • the connection pins to be decoupled and the connection pins of the at least two electronic components to be directly connected to one another on opposite surface sides of the circuit board are decoupled or connected. This allows a simple and fast assembly and contacting during manufacture.
  • the at least two electronic components are each arranged in an associated molded cavity and are electrically connected to conductor tracks of at least one conductor layer, wherein the connection pins of the two electronic components to be connected to one another are connected in a conductor layer to a conductor track.
  • the electronic components are spaced from each other.
  • the respective connection pin of the electronic component (s) is designed as a bonding connection, which branches off in the manner of an arm from the associated electronic component and whose free end is contacted with one of the conductor tracks.
  • the connection pins are contacted in particular in connection with several Lei ⁇ terbahnen in a conductor layer with the conductor tracks, in order to avoid plated-through holes.
  • At least one carrier layer in particular a copper carrier above and / or below the electronic Be arranged component.
  • a carrier layer formed of copper can serve as a conductor track and / or connection element, whereby the electrical connection links are further reduced.
  • the inventive method for producing a printed circuit board with internal and / or external conductor tracks and at least two internal electronic components provides that in the circuit board for each electronic component introduced a cavity, in particular lasered, and the electronic components in this cavity can be arranged such that their connection pins to be connected together are directed in the direction of a surface side of the circuit board and that these connecting pins to be connected to one of the conductor tracks of a conductor layer are connected and fixed together and then optionally the cavities with the positioned therein and electrically connected electronic components.
  • Printed circuit board connected to conductor tracks of a conductor layer and decoupled by means of a component between these interconnects.
  • the method is particularly simple and inexpensive and avoids vias.
  • FIG. 4 to 9 show schematically different sectional views.
  • the interconnects 2 ⁇ , 3 ⁇ are formed as copper surfaces or tracks, layers and serve the electrical connection of at least two electronic components 4 ⁇ and 5 ⁇ .
  • the electronic components 4 ⁇ and 5 ⁇ are inside lying in the circuit board 1 ⁇ in ⁇ tegrated.
  • further electronic components not shown in detail may be arranged inside and / or outside.
  • the printed circuit board 1 ⁇ may be formed as a single-layer or multi- layered printed circuit board with inner and / or outer conductor tracks 2 ⁇ and 3 ⁇ .
  • the electronic components 4 ⁇ , 5 ⁇ may be Halbleitererbauele ⁇ elements, such as transistors, power transistors, sensors, diodes, capacitors and / or control devices.
  • the electronic components 4 ⁇ , 5 for connecting the two internal electronic components 4 ⁇ , 5 in particular their connection pins 4a x to 4c 5a ⁇ to 5c with the outer conductor tracks 2 ⁇ , 3 in particular with terminals 4d 4e 5e 5d x in the outer tracks 2 ⁇ , 3 are inner conductor tracks 10 or leads 11 ⁇ provided.
  • the two internal electronic components 4 ⁇ and 5 ⁇ are in the embodiment of Figure 4 transistors which are connected to a Half bridge ⁇ ⁇ by means of the outer conductor tracks 2 ⁇ , 3 ⁇ and the inner leads 11 ⁇ are connected, as shown by the circuit in Figure 5.
  • the transistors are power transistors, in particular so-called MOSFETs.
  • connection pins 4b ⁇ and 5c ⁇ to be electrically connected are by means of the inner lead 11 ⁇ or an electrically conductive layer 6, in particular an electrically conductive adhesive, with the relevant terminals 4e ⁇ or 5f ⁇ in the conductor 3 ⁇ of a conductor layer L2 electrically connected.
  • the electrically conductive layer 6 ⁇ serves the material-conclusive attachment of the respective electronic component 4 ⁇ , 5 ⁇ on the copper layer of the conductor 2 ⁇ or 3 ⁇ .
  • the electronic components 4 5 ⁇ may be integrated in the circuit substrate or circuit board 1 ⁇ both as packaged as well as a "bare the" components.
  • Figure 6 shows in detail the connection of the connecting pins 4c ⁇ and 5b ⁇ of at least two electronic components 4 ⁇ or 5 ⁇ by means of the component 9 ⁇ or a decoupling element, in ⁇ particular of a capacitor on the outside of the surface ⁇ side Ol ⁇ on the associated terminals 4f ⁇ and 5f ⁇ of upper tracks 2 ⁇ in the one conductor layer LI is attached by means of an electrically conductive layer 6 in particular a elekt ⁇ driven conductive adhesive.
  • connection pins 4c ⁇ and 5b ⁇ to be decoupled and their terminals 4f ⁇ and 5e ⁇ in the upper interconnects 2 ⁇ and the connection pins 4b ⁇ and 5c ⁇ and their interconnected directly to one another Terminals 4e ⁇ and 5f x arranged on opposite surface sides of Ol ⁇ and 02 ⁇ of the circuit board 1 ⁇ .
  • the following component carrier is in particular at least one conductor layer, which is arranged above and / or below the electronic component 4 ⁇ and 5 ⁇ and at least one of the interconnects 2 3 ⁇ or 10 and one of the adjacent printed circuit board insulating LPl to LPm is formed.
  • Figure 7 shows an embodiment for a multilayer printed circuit board 1 ⁇ having a plurality of insulating layers LPL to LPm and a plurality of outer strip conductors 2 ⁇ 3 ⁇ and internal interconnects 10, in particular so-called copper intermediate layers in multiple conductor layers LI to Ln.
  • the at least two internal electronic components 4 5 ⁇ are integrated into the second insulating layer LP2.
  • the electronic components 4 ⁇ and 5 ⁇ are arranged spaced from each other.
  • connection pin 4a ⁇ to 4c ⁇ and 5a ⁇ to 5c ⁇ of the electronic components 4 ⁇ and 5 ⁇ is formed as a bond connection, which in the manner of an arm of the associated electronic component 4 ⁇ and 5 ⁇ goes off and whose free end is contacted with one of the conductor tracks 2 ⁇ , 3 ⁇ or 10.
  • the electronic components 4 ⁇ , 5 ⁇ on a component carrier for example a copper carrier
  • the component carrier is aligned and pressed "face up” or “face down” during the laying / stacking of the conductor layers LI to Lm and the insulating layers LP1 to LPm.
  • the component carrier is contacted by drilling and etching processes using micro-vias.
  • the electronic components 4 ⁇ , 5 ⁇ be anorialiert also by drilling and etching processes by micro-vias (supply lines 11 and ⁇ connections 4d x to 4f ⁇ and 5d x to 5f ⁇ .
  • Figure 8 shows an alternative embodiment for a multilayer printed circuit board 1 ⁇ .
  • the at least two internal electronic components 4 5 ⁇ are integrated into the second conductor layer L2.
  • the electronic components 4 ⁇ and 5 ⁇ are introduced into an associated cavity K of a component carrier and assembled and fixed electrically conductive, for example by soldering, sintering, Leitkleben.
  • the component carrier is aligned and pressed "face up” or “face down” when laying / stacking the conductor layers LI to Ln and the insulating layers LP1 to LPm.
  • the at least two electronic components 4 ⁇ and 5 ⁇ may be arranged in each case in an associated molded cavity K and electrically connected to inner and / or outer conductor tracks 2 ⁇ , 3 ⁇ and 10 at least one conductor layer LI to Ln.
  • the connection pins 4b ⁇ and 5c ⁇ of the two electronic components 4 ⁇ and 5 ⁇ to be connected to one another are connected in a conductor layer L3 to a conductor track 4e ⁇ .
  • the exemplary embodiment according to FIG. 8 has the advantage over the exemplary embodiment according to FIG. 7 that no openings / "windows" in the laminate of the insulating layers LP1 to LPm in the area of the electronic components 4 are present when the prepreg layers or insulating layers LP1 to LPm are laid ⁇ , 5, for example, a chip must be.
  • the disadvantage is that the components or electronic components 4 ⁇ , 5 ⁇ in the embodiment of Figure 8 in a cavity K of one of the inner conductor tracks 10 of the respective conductor layer L2 and thus the copper must be assembled.
  • FIG. 9 shows a further alternative exemplary embodiment of a multilayer printed circuit board 1 ⁇ with three insulating layers LP1 to LP3, of which two insulating layers LP1 and LP2 directly adjoin each other without intermediate conductor tracks, and with inner and outer conductor tracks 2 3 10 in three conductor layers LI to L3 are connected.
  • an electrically insulating adhesive 7 or other suitable electrically insulating material in the manner of a layer ordered on ⁇ .
  • the electronic components 4 ⁇ , 5 ⁇ are glued "face up” or “face down” on a Cu carrier film as a component carrier.
  • the structure of the inner layers and thus the iso ⁇ lierlagen LP1 and LP2 are laid and pressed.
  • the core is drilled at the contact points and by chemical processes, the micro-via connections between the inner layers, the insulating layers LP1 to LP2 and the components 4 ⁇ , 5 ⁇ (top and bottom) generated.

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  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Die Erfindung betrifft eine Leiterplatte (1`) mit innen und außen liegenden Leiterbahnen (2`, 3`, 10), die auf wenigstens einer Leiterlage (L1 bis Ln) angeordnet sind, sowie mit mindestens zwei innen liegenden, elektronischen Bauteilen (4`, 5`), welche mittels mindestens eines Anschluss-Pins (4a` bis 4c`, 5a` bis 5c`) mit einer der Leiterbahnen (2`, 3`, 10) verbunden sind, wobei die mindestens zwei elektronischen Bauteile (4`, 5`) derart in der Leiterplatte (1`) angeordnet sind, dass deren miteinander zu verbindende Anschluss-Pins (4a` bis 4c` 5a` bis 5c`) in Richtung einer Oberflächenseite (O1` oder O2`) der Leiterplatte (1`) gerichtet sind.

Description

Beschreibung Leiterplatte
Die Erfindung betrifft einen Schaltungsträger, wie eine Lei- terplatte, mit innen und außen liegenden Leiterbahnen und mindestens zwei elektronischen Bauteilen. Des Weiteren betrifft die Erfindung ein Verfahren zur Herstellung einer Leiterplatte.
Leiterplatten als Schaltungsträger von elektronischen Schal- tungen und Bauteilen, wie Steuergeräte, Sensoren, die im
Allgemeinen von einem Gehäuse umgeben sind, sind hinlänglich bekannt. Die Bestückung und Integration von verschiedenen gehäusten Bauteilen, zum Beispiel Hall-Sensoren, Beschleunigungssensoren, erfolgt üblicherweise zwischen Außenlagen oder Oberflächen eines Schaltungsträgers oder einer Leiterplatte durch unterschiedliche sogenannte „Surface Mounted" Techno¬ logien und „Embedding"-Technologien, die aus der Leiterplattentechnik bekannt sind. Üblicherweise werden derzeit alle elektronischen Bauteile durch die „Embedding" Technologie gleich orientiert integriert.
Figuren 1 bis 3 zum Stand der Technik zeigt eine Leiterplatte 1, mit Leiterbahnen 2 und 3, wobei die Leiterbahnen 2 (= obere Leiterbahnen 2) auf einer Oberflächenseite Ol und die anderen Leiterbahnen 3 (= untere Leiterbahnen 3) auf der gegenüberliegenden Oberflächenseite 02 der Leiterplatte 1 angeordnet sind . Die Leiterplatte 1 ist mit zwei gleich orientierten Transis¬ toren 4 und 5, insbesondere Leistungstransistoren, bestückt, die insbesondere als eine Halbbrücke H geschaltet sind, wie in Figur 1 gezeigt. Dabei weist ein Drain-Anschluss 4c, 5c (=D1, D2) aller in die Leiterplatte 1 zu integrierender Transistoren 4, 5 (Leistungstransistoren) auf eine Oberflächenseite 02 (zum
Beispiel nach unten), während ein Source-Anschluss 4b, 5b (Sl, S2) und ein Gate-Anschluss 4a, 5a (Gl, G2) der Transistoren 4, 5 (Leistungstransistoren) auf die andere, gegenüberliegende Oberflächenseite Ol weist (zum Beispiel nach oben) .
Zur besseren Übersicht ist in Figur 2 die Darstellung eines einzelnen MOSFETs zu sehen.
Eine derartige gleichsinnige Orientierung der Transistoren 4, 5 in die Leiterplatte 1 hat bei der Verschaltung dieser zu einer Halbleiterbrücke H (siehe Figuren 1 und 3) den Nachteil, dass der obere Source-Anschluss 4b des einen Transistors 4 mit demunteren Gate-Anschluss 5c des anderen Transistors 5 nur mit Hilfe einer Verbindung 8 der oberen Oberflächenseite Ol mit der unteren Oberflächenseite 02 (zum Beispiel in Form einer
Durchkontaktierung) bewerkstelligt werden kann.
Das bedeutet eine verlängerte Strecke zwischen den beiden Transistoren 4 und 5 und damit einen höheren ohmschen Widerstand und eine höhere Induktivität der Verbindungsstrecke, die nicht nur von inneren Zuleitungen 11 zu Anschlüssen 4e, 5e, 5f zur Durchkontaktierung herrühren, sondern vor allem auch durch die Durchkontaktierung von Anschluss 4e in der oberen Leiterbahn 2 zum Anschluss 5f in der unteren Leiterbahn 3 und deren Verbindung 8 selbst. Die Transistoren 4 und 5 sind über weitere Zuleitungen 11 mit den Anschlüssen 4d, 5d in den oberen Lei- terbahnen 2 verbunden.
Der Erfindung liegt die Aufgabe zugrunde, eine möglichst kompakte Leiterplatte mit mindestens zwei elektronischen Bauteilen bei möglichst kurzen Verbindungsstrecken anzugeben. Darüber hinaus ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung einer solchen Leiterplatte anzugeben.
Die Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst. Hinsichtlich des Verfahrens wird die Aufgabe erfindungsgemäß durch die im Patentanspruch 8 angegebenen Merkmale gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche .
Die erfindungsgemäße Leiterplatte umfasst innen und außen liegende Leiterbahnen, die auf wenigstens einer Leiterlage angeordnet sind, sowie mindestens zwei innen liegende, elektronische Bauteile, deren Anschluss-Pins mit einer der Leiterbahnen verbunden sind, wobei die mindestens zwei elektronischen Bauteile derart in der Leiterplatte angeordnet sind, dass deren miteinander zu verbindende Anschluss-Pins in Richtung einer Oberflächenseite der Leiterplatte gerichtet sind.
Die aus dem Stand der Technik bekannten Durchkontaktierungen und lange Verbindungsstrecken der elektronischen Bauteile können deutlich reduziert oder gar vermieden werden. Insbesondere sind die elektrischen Pfade oder Verbindungsstrecken durch ein „Umdrehen" eines der beiden elektronischen Bauteile, wie eines Transistors, kürzer. Darüber hinaus ist die Verschaltung der elektronischen Bauteile auf der gleichen Leiterplattenebene („Lage") und/oder auf der gleichen Oberflächenseite der Lei¬ terplatte möglich.
Durch Verkürzung der elektrischen Verbindungsstrecken werden die ohmschen Widerstände und Induktivitäten in der Verbindung der beiden elektronischen Bauteile, wie Transistoren, zueinander reduziert. Dies wiederum führt zu geringeren Verlustleistungen und besserem Schaltverhalten in EMV-Hinsicht .
Ein weiterer Vorteil dieser Anordnung ergibt sich im Fall einer Brückenschaltung zweier Transistoren. Nachdem durch die Umkehrung des einen Transistors die Spannungsanschlüsse auf einer Oberflächenseite der Leiterplatte zu liegen kommen, kann auf dieser Oberflächenseite auch sehr niederimpedant und kurz ein oder mehrere Keramikkondensatoren zur Entkopplung des Brü- ckenkreises von der Versorgungsspannung angeschlossen werden, wodurch solche Bauteile im Allgemeinen kleiner und billiger gewählt werden können und sowohl die EMV als auch die Performance der Brücke verbessert werden kann. Mit anderen Worten: Eine Ausführungsform der Erfindung sieht vor, dass weitere miteinander zu verbindende Anschluss-Pins der mindestens zwei elektronischen Bauteile, insbesondere Tran- sistoren einer Brückenschaltung, mittels eines Bauteils oder eines Bauteils, wie eines Keramikkondensators, von einem anderen Schaltungsteil, z.B. einer Versorgungsspannung, entkoppelt sind . In einer weiteren Ausführungsform sind die zu entkoppelnden Anschluss-Pins und die miteinander direkt zu verbindenden Anschluss-Pins der mindestens zwei elektronischen Bauteilen auf gegenüberliegenden Oberflächenseiten der Leiterplatte entkoppelt bzw. verbunden. Dies ermöglicht eine einfache und schnelle Bestückung und Kontaktierung während der Herstellung.
Gemäß einer möglichen Ausführungsform sind die mindestens zwei elektronischen Bauteile in jeweils einer zugehörigen vergossenen Kavität angeordnet und elektrisch mit Leiterbahnen mindestens einer Leiterlage verbunden, wobei die miteinander zu verbindenden Anschluss-Pins der zwei elektronischen Bauteile in einer Leiterlage mit einer Leiterbahn verbunden sind. Durch die Verbindung mit Leiterbahnen einer Leiterlage sind
Durchkontaktierungen sicher vermieden und kurze Verbindungs- strecken ermöglicht.
Vorzugsweise sind die elektronischen Bauteile voneinander beabstandet angeordnet. Darüber hinaus ist der jeweilige An- schluss-Pin des oder der elektronischen Bauteile als eine Bond-Verbindung ausgebildet, die in Art eines Armes von dem zugehörigen elektronischen Bauteil abgeht und dessen freies Ende mit einer der Leiterbahnen kontaktiert ist. Dabei sind die Anschluss-Pins insbesondere bei Verbindung mit mehreren Lei¬ terbahnen in einer Leiterlage mit den Leiterbahnen kontaktiert, um Durchkontaktierungen zu vermeiden.
Zusätzlich kann mindestens eine Trägerlage, insbesondere ein Kupferträger oberhalb und/oder unterhalb des elektronischen Bauteils angeordnet sein. Eine solche aus Kupfer gebildete Trägerlage kann als Leiterbahn und/oder Anschluss-Element dienen, wodurch die elektrischen Verbindungsstrecken weiter reduziert sind.
Das erfindungsgemäße Verfahren zur Herstellung einer Leiterplatte mit innen und/oder außen liegenden Leiterbahnen und mindestens zwei innen liegenden, elektronischen Bauteilen sieht vor, dass in die Leiterplatte für ein jedes elektronisches Bauteil eine Kavität eingebracht, insbesondere gelasert, wird und die elektronischen Bauteile in diese Kavität derart anordenbar sind, dass deren miteinander zu verbindenden An- schluss-Pins in Richtung einer Oberflächenseite der Leiterplatte gerichtet sind und dass diese zu verbindenden Anschluss-Pins mit einer der Leiterbahnen einer Leiterlage miteinander verbunden und befestigt werden sowie anschließend gegebenenfalls die Kavitäten mit den darin positionierten und elektrisch verbundenen elektronischen Bauteilen vergossen werden. Vorzugsweise werden zu entkoppelnde Anschluss-Pins der elektronischen Bauteile auf einer gegenüberliegenden Oberflächenseite der
Leiterplatte mit Leiterbahnen einer Leiterlage verbunden und mittels eines Bauteils zwischen diesen Leiterbahnen entkoppelt.
Das Verfahren ist besonders einfach und kostengünstig und vermeidet Durchkontaktierungen .
Ausführungsbeispiele der Erfindung werden anhand von Zeichnungen näher erläutert. Dabei zeigen: Fig. 4 bis 9 schematisch in Schnittdarstellung verschiedene
Ausführungsformen für eine Leiterplatte mit innen und außen liegenden Leiterbahnen und mehreren integrierten elektronischen Bauteilen, die miteinander elektrisch verschaltet sind.
Einander entsprechende Bauteile sind in allen Figuren mit den gleichen Bezugszeichen versehen. Figur 4 zeigt ein Ausführungsbeispiel für eine erfindungsgemäße Leiterplatte 1λ mit außen liegenden Leiterbahnen 2λ und 3 von denen die einen Leiterbahnen 2 λ auf einer Oberflächenseite Ol λ in einer Leiterlage LI (= obere Leiterbahnen) und die anderen Leiterbahnen 3 λ auf der gegenüberliegenden Oberflächenseite 02 λ der Leiterplatte 1 λ in einer weiteren Leiterlage L2 angeordnet sind .
Die Leiterbahnen 2λ, 3λ sind dabei als Kupferflächen oder -bahnen, -lagen ausgebildet und dienen der elektrischen Verbindung von wenigstens zwei elektronischen Bauteilen 4λ und 5λ. Hierzu sind die elektronischen Bauteile 4λ, 5λ mit den Lei¬ terbahnen 2λ, 3λ verbunden, insbesondere Stoffschlüssig ver¬ bunden, beispielsweise gelötet.
Im Ausführungsbeispiel nach Figur 4 sind die elektronischen Bauteile 4 λ und 5 λ innen liegend in die Leiterplatte 1 λ in¬ tegriert. Alternativ oder zusätzlich können weitere nicht näher dargestellte elektronische Bauteile innen und/oder außen an- geordnet sein.
Die Leiterplatte 1 λ kann als eine einschichtige oder mehr¬ schichtige Leiterplatte mit innen und/oder außen liegenden Leiterbahnen 2λ und 3λ ausgebildet sein.
Die elektronischen Bauteile 4λ, 5λ können Halbleiterbauele¬ mente, wie Transistoren, Leistungstransistoren, Sensoren, Dioden, Kondensatoren und/oder Steuergeräte sein. Zur Verbindung der zwei innen liegenden, elektronischen Bauteile 4λ, 5 insbesondere deren Anschluss-Pins 4axbis 4c 5a λ bis 5c mit den außen liegenden Leiterbahnen 2λ, 3 insbesondere mit Anschlüssen 4d 4e 5e 5dx in den außen liegenden Leiterbahnen 2λ, 3 sind innen liegende Leiterbahnen 10 oder Zuleitungen 11 λ vorgesehen.
Die zwei innen liegenden elektronischen Bauteile 4 λ und 5 λ sind im Ausführungsbeispiel nach Figur 4 Transistoren, die zu einer Halbbrücke Ηλ mittels der außen liegenden Leiterbahnen 2λ, 3λ und der innen liegenden Zuleitungen 11 λ verschaltet sind, wie anhand der Schaltung in Figur 5 gezeigt. Die Transistoren sind Leistungstransistoren, insbesondere sogenannte MOSFETs.
Dabei bilden die Anschluss-Pins 4a λ bis 4c λ des einen Tran¬ sistors (= 4λ) einen Gate-Anschluss Gl (= 4ax), einen Sour- ce-Anschluss Sl (= 4bx) und einen Drain-Anschluss Dl (= 4cx), und die Anschluss-Pins 5a λ bis 5c λ des anderen Transistors (= 5) λ einen Gate-Anschluss G2 (= 5ax), einen Source-Anschluss S2 (= 5b λ ) und einen Drain-Anschluss D2 (= 5cx), wie in Figur 5 gezeigt. Dabei ist der Source-Anschluss Sl des einen Transistors (= 4λ) mit dem Drain-Anschluss D2 des anderen Transistors (= 5λ) direkt elektrisch miteinander verbunden, wobei der
Drain-Anschluss Dl des einen Transistors (= 4λ) vom Sour¬ ce-Anschluss S2 des anderen Transistors (= 5λ) mittels eines Bauteils 9, insbesondere eines Kondensators, zum Beispiel eines Keramik-Kondensators, verbunden ist. Die mindestens zwei elektronischen Bauteile 4 λ und 5 λ sind derart in der Leiterplatte 1 λ angeordnet, dass deren miteinander zu verbindenden Anschluss-Pins 4b λ (= Soruce-Anschluss Sl) und 5c λ (Drain-Anschluss D2) in Richtung einer Oberflächenseite 02 λ der Leiterplatte 1 λ gerichtet sind und dabei über die außen liegende Leiterbahn 3λ in einer Leiterlage L2 direkt ohne
Durchkontaktierung miteinander elektrisch verbunden sind.
Hierzu sind die elektrisch zu verbindenden Anschluss-Pins 4b λ und 5c λ mittels der innen liegenden Zuleitung 11 λ bzw. einer elektrisch leitfähigen Schicht 6 insbesondere einem elekt- risch leitfähigen Kleber, mit den betreffenden Anschlüssen 4e λ bzw. 5f λ in der Leiterbahn 3λ der einen Leiterlage L2 elektrisch verbunden .
Die elektrisch leitfähige Schicht 6λ dient dabei der stoff- schlüssigen Befestigung des jeweiligen elektronischen Bauteils 4λ, 5λ auf der Kupferlage der Leiterbahn 2λ bzw. 3λ. Die elektronischen Bauteile 4 5 λ können sowohl als gehäuste wie auch als „bare die" Komponenten in den Schaltungsträger oder die Leiterplatte 1λ integriert sein. Figur 6 zeigt im Detail die Verbindung der Anschluss-Pins 4c λ und 5b λ der mindestens zwei elektronischen Bauteile 4λ bzw. 5λ mittels des Bauteils 9λ oder eines Entkopplungselement, ins¬ besondere eines Kondensators, der außen auf der Oberflächen¬ seite Ol λ auf den zugehörigen Anschlüssen 4f λ bzw. 5f λ von oberen Leiterbahnen 2λ in der einen Leiterlage LI mittels einer elektrisch leitfähigen Schicht 6 insbesondere eines elekt¬ risch leitfähigen Klebers, befestigt ist.
Wie in Figur 6 gezeigt, sind die zu entkoppelnden An- schluss-Pins 4c λ und 5b λ und deren Anschlüsse 4f λ und 5e λ in den oberen Leiterbahnen 2 λ und die miteinander direkt zu verbindenden Anschluss-Pins 4b λ und 5c λ und deren Anschlüsse 4e λ bzw. 5fx auf gegenüberliegenden Oberflächenseiten Ol λ bzw. 02 λ der Leiterplatte 1λ angeordnet.
Nachfolgend seien anhand von„bare die" MOSFETs als elektronische Bauteile 4 λ und 5 λ beispielhaft verschiedene mögliche Reali¬ sierungsvarianten gezeigt und beschrieben. Dabei bedeutet:
„face up" : = Source-Anschluss Sl und Gate-Anschluss Gl nach oben orientiert in Richtung der oberen Oberflächenseite Ol .
„face down": Source-Anschluss S2 und Gate-Anschluss G2 nach unten orientiert in Richtung der unteren Oberflächenseite 02.
Bei dem nachfolgenden Komponententräger handelt es sich insbesondere um mindestens eine Leiterlage, die oberhalb und/oder unterhalb des elektronischen Bauteils 4 λ und 5 λ angeordnet ist und aus mindestens einer der Leiterbahnen 2 3 λ oder 10 und einer der angrenzenden Leiterplatten-Isolierlagen LPl bis LPm gebildet ist. Figur 7 zeigt ein Ausführungsbeispiel für eine mehrschichtige Leiterplatte 1 λ mit mehreren Isolierlagen LPl bis LPm und mehreren außen liegenden Leiterbahnen 2λ, 3λ und innen liegenden Leiterbahnen 10, insbesondere sogenannte Kupferzwischenlagen, in mehreren Leiterlagen LI bis Ln .
Die mindestens zwei innen liegenden, elektronischen Bauteile 4 5λ sind in die zweite Isolierlage LP2 integriert. In der Leiterplatte 1λ sind die elektronischen Bauteile 4λ und 5λ voneinander beabstandet angeordnet.
Der jeweilige Anschluss-Pin 4a λ bis 4c λ und 5a λ bis 5c λ der elektronischen Bauteile 4λ bzw. 5λ ist als eine Bond-Verbindung ausgebildet, die in Art eines Armes von dem zugehörigen elektronischen Bauteil 4λ bzw. 5λ abgeht und dessen freies Ende mit einer der Leiterbahnen 2λ, 3λ oder 10 kontaktiert ist.
Dabei werden die elektronischen Bauteile 4λ, 5λ auf einen Komponententräger, zum Beispiel einem Kupfer-Träger,
Cu-Leadframe, Cu-kaschierte Laminatfolie, elektrisch leitend befestigt, insbesondere durch Löten, Sintern, Leitkleben, etc..
Der Komponententräger wird beim Verlegen/Stapeln der Leiter- lagen LI bis Lm und der Isolierlagen LPl bis LPm „face up" bzw. „face down" ausgerichtet und verpresst.
Der Komponententräger wird durch Bohr- und Ätzprozesse mittels Mikro-Vias ankontaktiert .
Die elektronischen Bauteile 4λ, 5λ werden ebenfalls durch Bohr- und Ätzprozesse mittels Mikro-Vias (Zuleitungen 11 und An¬ schlüsse 4dx bis 4f λ und 5dx bis 5f λ ankontaktiert. Figur 8 zeigt ein alternatives Ausführungsbeispiel für eine mehrschichtige Leiterplatte 1 λ . Die mindestens zwei innen liegenden, elektronischen Bauteile 4 5λ sind in die zweite Leiterlage L2 integriert.
Hierbei werden die elektronischen Bauteile 4 λ und 5 λ in einer zugehörigen Kavität K eines Komponententrägers eingebracht und bestückt sowie elektrisch leitend befestigt, zum Beispiel durch Löten, Sintern, Leitkleben.
Der Komponententräger wird beim Verlegen/Stapeln der Leiterlagen LI bis Ln und der Isolierlagen LP1 bis LPm „face up" bzw. „face down" ausgerichtet und verpresst.
Der Komponententräger wird durch Bohr- und Ätzprozesse mittels Mikro-Vias (= innere Zuleitungen 11 λ) ankontaktiert .
Die elektronischen Bauteile 4 λ und 5 λ werden ebenfalls durch Bohr- und Ätzprozesse mittels Mikro-Vias (= Zuleitungen 11 λ) an die Anschlüsse 4dx bis 4f λ bzw. 5dx bis 5f λ einer der innen und/oder außen liegenden Leiterbahnen 2λ, 3 10 einer Lei- terlage LI bis Ln ankontaktiert.
Dabei können die mindestens zwei elektronischen Bauteile 4 λ und 5λ in jeweils einer zugehörigen vergossenen Kavität K angeordnet sein und elektrisch mit innen und/oder außen liegenden Lei- terbahnen 2λ, 3λ und 10 mindestens einer Leiterlage LI bis Ln verbunden sein. Dabei sind die miteinander zu verbindenden Anschluss-Pins 4b λ und 5c λ der zwei elektronischen Bauteile 4λ bzw. 5λ in einer Leiterlage L3 mit einer Leiterbahn 4e λ verbunden .
Das Ausführungsbeispiel nach Figur 8 hat gegenüber dem Aus¬ führungsbeispiel nach Figur 7 den Vorteil, dass beim Verlegen der Prepreg-Lagen oder Isolierlagen LP1 bis LPm keine Öffnun- gen/"Fenster" im Laminat der Isolierlagen LP1 bis LPm im Bereich der elektronischen Bauteile 4λ, 5 zum Beispiel eines Chips, sein müssen. Nachteilig ist, dass die Komponenten oder elektronischen Bauteile 4λ, 5λ im Ausführungsbeispiel nach Figur 8 in eine Kavität K einer der innen liegenden Leiterbahnen 10 der betreffenden Leiterlage L2 und somit des Kupfers assembliert werden müssen.
Figur 9 zeigt ein weiteres alternatives Ausführungsbeispiel für eine mehrschichtige Leiterplatte 1 λ mit drei Isolierlagen LP1 bis LP3, von denen zwei Isolierlagen LP1 und LP2 ohne Zwi- schenleiterbahnen unmittelbar aneinandergrenzen, und mit innen und außen liegenden Leiterbahnen 2 3 10 in drei Leiterlagen LI bis L3 verbunden sind.
Hierzu ist zwischen dem in der Isolierlage LP1 integrierten elektronischen Bauteil 4 λ und der angrenzenden Isolierlage LP2 ein elektrisch isolierender Kleber 7 oder ein anderes geeignetes elektrisch isolierendes Material, in Art einer Schicht, an¬ geordnet . Die elektronischen Bauteile 4λ, 5λ werden „face up" bzw. „face down" auf einer Cu-Trägerfolie als Komponententräger geklebt.
Nachfolgend werden die Aufbauinnenlagen und somit die Iso¬ lierlagen LP1 und LP2 verlegt und verpresst. Der Kern wird an den Kontaktstellen aufgebohrt und durch chemische Prozesse werden die Mikro-Via Verbindungen zwischen den Innenlagen, den Isolierlagen LP1 bis LP2 und den Bauteilen 4λ, 5λ (Ober- und Unterseite) erzeugt.

Claims

Patentansprüche
1. Leiterplatte (1λ) mit innen und außen liegenden Lei¬ terbahnen (2 3 10), die auf wenigstens einer Leiterlage (LI bis Ln) angeordnet sind, sowie mit mindestens zwei innen liegenden, elektronischen Bauteilen (4λ, 5λ), welche mittels mindestens eines Anschluss-Pins (4ax bis 4c 5ax bis 5cx) mit einer der Leiterbahnen (2λ, 3 10) verbunden sind, wobei die mindestens zwei elektronischen Bauteile (4 5λ) derart in der Leiterplatte (1λ) angeordnet sind, dass deren miteinander zu verbindende Anschluss-Pins (4axbis4c 5axbis5cx) in Richtung einer Oberflächenseite (Ol λ oder 02 λ ) der Leiterplatte (1λ) gerichtet sind.
2. Leiterplatte (1λ) nach Anspruch 1,
wobei weitere miteinander zu verbindende Anschluss-Pins (4a λ bis 4c 5a λ bis 5c λ) der mindestens zwei elektronischen Bautei¬ le (4λ, 5λ) über ein Bauteil (9λ) miteinander verbunden sind.
3. Leiterplatte (1λ) nach Anspruch 2,
wobei die über das Bauteil (9) zu verbindenden An¬ schluss-Pins (4ax bis 4c 5ax bis 5cx) und die miteinander direkt zu verbindenden Anschluss-Pins (4a λ bis 4c 5a λ bis 5c λ) der mindestens zwei elektronischen Bauteilen (4λ, 5λ) auf gegenüberliegenden Oberflächenseiten (01 02 λ ) der Leiterplatte (1λ) verbunden sind.
4. Leiterplatte (1λ) nach einem der vorhergehenden Ansprüche, wobei die mindestens zwei elektronischen Bauteile (4 5λ) in j eweils einer zugehörigen vergossenen Kavität (K) angeordnet und elektrisch mit Leiterbahnen (2λ, 3 10) mindestens einer Leiterlage (LI bis Ln) verbunden sind, wobei die miteinander zu verbindenden Anschluss-Pins (4a λ bis 4c 5a λ bis 5c λ) der zwei elektronischen Bauteile (4 5λ) in einer Leiterlage (LI bis Ln) mit einer Leiterbahn (2λ, 3 10) verbunden sind.
5. Leiterplatte (1λ) nach einem der vorhergehenden Ansprüche, wobei die elektronischen Bauteile (4 5λ) voneinander beabstandet angeordnet sind.
6. Leiterplatte (1λ) nach einem der vorhergehenden Ansprüche, wobei der jeweilige Anschluss-Pin (4ax bis 4c 5ax bis 5cx) des oder der elektronischen Bauteile (4 5λ) als eine
Bond-Verbindung ausgebildet ist, die in Art eines Armes von dem zugehörigen elektronischen Bauteil (4 5λ) abgeht und dessen freies Ende mit einer der Leiterbahnen (2λ, 3 10) kontaktiert ist .
7. Leiterplatte (1λ) nach einem der vorhergehenden Ansprüche, wobei mindestens eine Trägerlage oberhalb und/oder unterhalb des elektronischen Bauteils (4 5λ) angeordnet ist.
8. Verfahren zur Herstellung einer Leiterplatte (1λ) mit innen und/oder außen liegenden Leiterbahnen (2λ, 3 10) und mindestens zwei innen liegenden, elektronischen Bauteilen (4λ, 5λ) nach einem der vorhergehenden Ansprüche,
wobei in die Leiterplatte (1λ) für ein jedes elektronisches Bauteil (4 5λ) eine Kavität (K) eingebracht wird und die elektronischen Bauteile (4 5λ) in diese Kavität (K) derart anordenbar sind, deren miteinander zu verbindende An- schluss-Pins (4ax bis 4c 5ax bis 5cx) in Richtung einer
Oberflächenseite (Ol λ oder 02 λ) der Leiterplatte (1λ) gerichtet sind und diese zu verbindenden Anschluss-Pins (4ax bis 4c 5ax bis 5cx) mit einer der Leiterbahnen (2λ, 3 10) einer Leiterlage (LI bis Ln) miteinander verbunden und befestigt werden.
9. Verfahren nach Anspruch 8,
wobei über das Bauteil (9) zu verbindende Anschluss-Pins (4a λ bis 4c 5ax bis 5cx) der elektronischen Bauteile (4 5λ) auf einer gegenüberliegenden Oberflächenseite (01 02 λ ) der Leiterplatte (1λ) mit Leiterbahnen (2λ, 3 10) einer Lei¬ terlage (LI bis Ln) verbunden werden und mittels eines Bau¬ teils (9λ) zwischen diesen Leiterbahnen (2λ, 3 10) miteinander verbunden werden.
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