WO2014199672A1

WO2014199672A1 - 半導体素子、および半導体素子の製造方法

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Abstract

　有機ＴＦＴ（１）のソース電極（１４）およびドレイン電極（１５）のそれぞれの最上層（１４ｂ，１５ｂ）の材料は、最上層以外の層（１４ａ，１４ｂ）の材料よりも半導体層（１６）の材料の仕事関数との差が小さい。ソース電極（１４）およびドレイン電極（１５）は、それぞれの最上層の上面および側面で半導体層（１６）と直接接触し、最上層以外の層と半導体層（１６）との間には、第２ゲート絶縁層（１２）が介在している。

Description

半導体素子、および半導体素子の製造方法

　本発明は、半導体素子、および半導体素子の製造方法に関する。

　近年、次世代のトランジスタ技術として、有機半導体層を用いたＴＦＴ（Thin Film Transistor，薄膜トランジスタ）が注目されている。

　有機ＴＦＴは、１００℃から２００℃まで程度の低温のプロセスによって製造することが可能であるため、プラスチック基板上に直接的に形成することができる。また、有機ＴＦＴは、半導体層および絶縁層がともに有機材料によって形成されているため、曲げに対する耐性が強く、フィルム液晶および電子ペーパ等のフレキシブルディスプレイへの応用が期待されている。

　有機ＴＦＴの一般的な構造としては、ボトムゲート・ボトムコンタクト構造が広く適用されている。ボトムゲート・ボトムコンタクト構造では、ゲート電極およびゲート絶縁層が基板上に形成され、続いて、ゲート絶縁層の上にソース電極およびドレイン電極が形成される。その後、ゲート絶縁層、ソース電極、およびドレイン電極の上に、有機半導体が形成される。

　研究段階においては、有機ＴＦＴにおけるソース電極およびドレイン電極の材料として、有機半導体層との良好なコンタクトを取ることが可能な金属である金が用いられ、ソース電極およびドレイン電極は、Ａｕ（金）の単層膜として形成されることが一般的である。

　ボトムゲート構造の有機ＴＦＴにおいては、ソース電極とドレイン電極との間に位置する、有機半導体層とゲート絶縁層との界面近傍の領域において、有機半導体のチャネルが形成され、有機半導体における電流はチャネル内を流れることができる。

　特許文献１には、ソース電極とドレイン電極との間にゲート絶縁層をさらに設け、有機半導体層を平坦化させる平坦化層とすることにより、有機半導体のチャネルを移動するキャリアの移動度を向上させた有機トランジスタの構造および製造方法が開示されている。

　また、非特許文献１には、ボトムゲート構造の有機トランジスタにおいて、密着層をさらに設けた構成が開示されている。密着層とは、各電極と下地（基板およびゲート絶縁層）との密着力を向上させるために、ゲート電極、ソース電極、およびドレイン電極に設けられた、補助的な金属層である。

日本国公開特許公報「特開２００７－２６６３５５号公報（２００７年１０月１１日公開）」

Sang Mi Cho, Seung Hoon Han, Jun Hee Kim, and Jin Jang, "Photoleakage currents in organic thin-film transistors", Applied Physics Letters Vol.88 071106, 2006. Yu Kimura, Fumio Mochizuki, Takashi Nagase, Takashi Kobayashi, Kazuo Takimiya, Masaaki Ikeda, and Hiroyoshi Naito, "Device Performance of Benzothienobenzothiophene-Based Top-Gate Organic Field-Effect Transistors with Embedded Electrodes", IDW2012予稿集, AMDp2-1, 2012. J. Veres, S. D. Ogier, S. W. Leeming, D. C. Cupertino, and S. Mohialdin Khaffaf, "Low-k Insulators as the Choice of Dielectrics in Organic Field-Effect Transistors", Advanced Functional Materials, Vol. 13, No.3, pp. 199-204, 2003. Tokiyoshi Umeda, Daisuke Kumaki, and Shizuo Tokito1, "Surface-energy-dependent field-effect mobilities up to 1cm2/V s for polymer thin-filmtransistor", Journal of Applied Physics, Vol. 105, Issue 2, DEVICE PHYSICS, 2009.

　しかしながら、特許文献１および２に開示された従来技術には、以下のような問題がある。

　製品段階におけるボトムゲート構造の有機ＴＦＴにおいては、特許文献２に示されているように、ソース電極およびドレイン電極は、複数の層からなっている。すなわち、各電極と下地（基板およびゲート絶縁層）との密着力を向上させるために、ゲート電極、ソース電極、およびドレイン電極には、第１層（密着層）として、Ｔｉ（チタン）またはＣｒ（クロム）等によって形成された金属層が、Ａｕ（金）等によって形成された第２層（コンタクト層）の下部に設けられている。

　ここで、Ｔｉ等によって形成された第１層は、有機半導体層との良好なコンタクトを取ることができないため、密着層の存在によって、有機半導体におけるコンタクト抵抗が増加する。従って、有機半導体のチャネル内に流れる電流が低下し、有機ＴＦＴの特性が低下するという問題が生じる。

　しかし、特許文献１に開示された有機トランジスタにおいては、ソース電極およびドレイン電極は、単層の金属膜として形成されており、特許文献１に開示された有機トランジスタの構造は、研究段階におけるボトムゲート構造の有機ＴＦＴの一般的な構造と同様である。

　従って、特許文献１および２に開示された従来技術では、ソース電極およびドレイン電極が複数の層からなる半導体素子において生じる、特性の低下に対処することができないという問題がある。

　本発明は、上記の問題を解決するためになされたものであり、その目的は、ソース電極およびドレイン電極が複数の層からなる半導体素子において生じる、特性の低下を抑制することができる半導体素子、およびそのような半導体素子の製造方法を提供することである。

　上記の課題を解決するために、本発明の一態様に係る半導体素子は、ゲート電極と、上記ゲート電極を覆う第１ゲート絶縁層と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極と、上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に形成された第２ゲート絶縁層と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に形成され、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層と、を有し、上記ソース電極およびゲート電極は、複数の層からなり、上記ソース電極およびドレイン電極のそれぞれの最上層は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の材料よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料からなり、上記ソース電極およびドレイン電極は、それぞれの最上層の上面および側面で上記半導体層と直接接触し、上記ソース電極およびドレイン電極の最上層以外の層と上記半導体層との間には、上記第２ゲート絶縁層、並びに、上記ソース電極およびドレイン電極の最上層のうち少なくとも１つが介在していることを特徴としている。

　また、上記の課題を解決するために、本発明の一態様に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極を形成するソース電極・ドレイン電極形成工程と、上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に、第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記ソース電極・ドレイン電極形成工程では、上記ソース電極およびドレイン電極をそれぞれ複数の層で形成するとともに、上記ソース電極およびドレイン電極のそれぞれの最上層に、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の材料よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用し、かつ、上記第２ゲート絶縁層形成工程では、上記第１ゲート絶縁層上における、上記ソース電極とドレイン電極とで挟まれた領域に、上記第２ゲート絶縁層を、上記ソース電極の最上層以外の層の合計の厚みおよび上記ドレイン電極の最上層以外の層の合計の厚みよりも厚く、かつ、上記ソース電極の全体の厚みおよび上記ドレイン電極の全体の厚みよりも薄く形成することを特徴としている。

　また、上記の課題を解決するために、本発明の一態様に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極をそれぞれ２層で形成するソース電極・ドレイン電極形成工程と、上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に、第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記ソース電極・ドレイン電極形成工程は、上記第１ゲート絶縁層上に、上記第１ゲート絶縁層との密着層であるソース電極第１層およびドレイン電極第１層を形成する工程と、上記ソース電極第１層およびドレイン電極第１層上に、上記ソース電極第１層およびドレイン電極第１層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料からなるソース電極第２層およびドレイン電極第２層を形成する工程とを有し、上記第２ゲート絶縁層形成工程は、上記ソース電極とドレイン電極とで挟まれた領域における上記ソース電極第１層の側面を覆うソース側第２ゲート絶縁層を形成するソース側第２ゲート絶縁層形成工程と、上記ソース電極とドレイン電極とで挟まれた領域における上記ドレイン電極第１層の側面を覆うドレイン側第２ゲート絶縁層を形成するドレイン側第２ゲート絶縁層形成工程とを有するとともに、上記ソース側第２ゲート絶縁層形成工程およびドレイン側第２ゲート絶縁層形成工程では、上記ソース側第２ゲート絶縁層とドレイン側第２ゲート絶縁層とが互いに離間し、かつ、上記ソース電極とドレイン電極とで挟まれた領域における、上記ソース電極第２層の側面の少なくとも一部およびドレイン電極第２層の側面の少なくとも一部がそれぞれ露出するように上記ソース側第２ゲート絶縁層およびドレイン側第２ゲート絶縁層を形成することを特徴としている。

　また、上記の課題を解決するために、本発明の一態様に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極第１層およびドレイン電極第１層を形成するソース電極第１層・ドレイン電極第１層形成工程と、上記第１ゲート絶縁層、ソース電極第１層、およびドレイン電極第１層上に、上記ソース電極第１層および上記ドレイン電極第１層の上面の少なくとも一部をそれぞれ露出させる開口部を有する第２ゲート絶縁層をパターン形成する第２ゲート絶縁層形成工程と、上記第２ゲート絶縁層上に、上記開口部のうち上記ソース電極第１層を露出させる開口部を介して上記ソース電極第１層に接続し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層およびソース電極第１層を介して上記ゲート電極の一部に重畳するソース電極第２層をパターン形成するとともに、上記第２ゲート絶縁層上に、上記開口部のうち上記ドレイン電極第１層を露出させる開口部を介して、上記ドレイン電極第１層に接続し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層およびドレイン電極第１層を介して上記ゲート電極の一部に重畳するドレイン電極第２層をパターン形成するソース電極第２層・ドレイン電極第２層形成工程と、上記ソース電極第２層およびドレイン電極第２層間、並びに、上記ソース電極第２層およびドレイン電極第２層上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極第１層、ソース電極第２層、ドレイン電極第１層、およびドレイン電極第２層を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記ソース電極第２層・ドレイン電極第２層形成工程では、上記ソース電極第２層およびドレイン電極第２層に、上記ソース電極第１層およびドレイン電極第１層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用することを特徴としている。

　また、上記の課題を解決するために、本発明の一態様に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳する領域に、上記第１ゲート絶縁層を露出させる開口部を有する第２ゲート絶縁層をパターン形成する第２ゲート絶縁層形成工程と、上記開口部内に、無電解メッキにより、ソース電極およびドレイン電極の一部として用いられるメッキ層を、その一部が上記開口部から突出するように形成する開口部内メッキ層形成工程と、上記第２ゲート絶縁層上に、ソース電極およびドレイン電極の最上層として、上記開口部内メッキ層形成工程で形成したメッキ層における上記開口部から突出する部分を被覆し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳する表面メッキ層を形成する表面メッキ層形成工程と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記表面メッキ層形成工程では、上記表面メッキ層に、上記開口部内メッキ層形成工程で形成したメッキ層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用することを特徴としている。

　本発明の一態様に係る半導体素子によれば、ソース電極およびドレイン電極が複数の層からなるボトムゲート構造の半導体素子において生じる、特性の低下を抑制することが可能であるという効果を奏する。また、本発明の一態様に係る半導体素子の製造方法によれば、上述した半導体素子を製造することが可能であるという効果を奏する。

本発明の実施の形態１に係る有機ＴＦＴの断面図である。（ａ）～（ｇ）は、本発明の実施の形態１に係る有機ＴＦＴの断面図であり、有機ＴＦＴの製造における各工程を示す図である。本発明の実施の形態１に係る有機ＴＦＴの比較例としての、有機ＴＦＴの断面図である。（ａ）および（ｂ）は、本発明の実施の形態１に係る有機ＴＦＴの別の比較例としての有機ＴＦＴのそれぞれの断面図である。本発明の実施の形態２に係る有機ＴＦＴの断面図である。一般的な有機ＴＦＴにおける、（ｉ）ゲート絶縁膜の比誘電率（横軸）と、（ｉｉ）有機ＴＦＴが備える有機半導体のキャリアの移動度（縦軸）との間の関係を示すグラフである。本発明の実施の形態３に係る有機ＴＦＴの断面図である。（ａ）は、本発明の実施の形態本発明の実施の形態１または２に係る有機ＴＦＴにおける有機半導体層を形成するために、インクジェットを用いて半導体材料を滴下する製造工程を示す図である。（ｂ）は、本発明の実施の形態３に係る有機ＴＦＴにおける有機半導体層を形成するために、インクジェットを用いて半導体材料を滴下する製造工程を示す図である。本発明の実施の形態４に係る有機ＴＦＴの断面図である。一般的な有機ＴＦＴにおける、（ｉ）ゲート絶縁膜の水接触角（横軸）と、（ｉｉ）有機ＴＦＴが備える有機半導体のキャリアの移動度（縦軸）との間の関係を示すグラフである。（ａ）は、本発明の実施の形態５に係る有機ＴＦＴの第２ゲート絶縁層を形成するために、インクジェットを用いて、有機ＴＦＴが備えるソース電極とドレイン電極との間の空間に、絶縁材料を滴下する製造工程を示す図である。（ｂ）は、本発明の実施の形態５に係る有機ＴＦＴの断面図である。（ａ）は、本発明の実施の形態１から４のいずれか１つに係る有機ＴＦＴのソース電極とドレイン電極１５との間の空間を全体的に充填するように、インクジェットを用いて、絶縁材料を滴下する製造工程を示す図である。（ｂ）は、本発明の実施の形態５に係る有機ＴＦＴのソース電極とドレイン電極との間の空間を全体的に充填しないように、インクジェットを用いて、絶縁材料を滴下する製造工程を示す図である。（ａ）～（ｆ）は、本発明の実施の形態６に係る有機ＴＦＴの断面図であり、有機ＴＦＴの製造における各工程を示す図である。（ａ）は、本発明の実施の形態１から５のいずれか１つに係る有機ＴＦＴにおいて、インクジェットを用いて絶縁材料を滴下することにより、第２ゲート絶縁層を形成する製造工程を示す図である。（ｂ）は、本発明の実施の形態６に係る有機ＴＦＴにおいて、スピンコート装置を用いて、ソース電極第１層とドレイン電極第２層との間の空間に、第２ゲート絶縁層を形成する製造工程を示す図である。本発明の実施の形態７に係る有機ＴＦＴの断面図である。（ａ）は、本発明の実施の形態１から６のいずれか１つに係る有機ＴＦＴの断面図であり、有機半導体のチャネルを制御するためのゲート電圧が、ゲート電極のゲート電極第２層から与えられている様子を示す図である。（ｂ）、本発明の実施の形態７に係る有機ＴＦＴの断面図であり、有機半導体のチャネルを制御するためのゲート電圧が、ゲート電極のゲート電極第２層から与えられている様子を示す図である。（ａ）～（ｄ）は、本発明の実施の形態８に係る有機ＴＦＴの断面図であり、有機ＴＦＴの製造における各工程を示す図である。（ａ）～（ｄ）は、本発明の実施の形態９に係る有機ＴＦＴの断面図であり、有機ＴＦＴの製造における各工程を示す図である。

　〔実施形態１〕
　本発明の実施の一形態について図１～図４に基づいて説明すれば、以下の通りである。

　（有機ＴＦＴ１の構成）
　図１は、本実施形態の有機ＴＦＴ１（半導体素子）の断面図である。有機ＴＦＴ１は、基板１０、第１ゲート絶縁層１１、第２ゲート絶縁層１２、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６（半導体層）を備えている。

　有機ＴＦＴ１は、ボトムゲート構造の有機ＴＦＴであり、ゲート電極１３が、ソース電極１４およびドレイン電極１５に対して下部に設けられている。また、図１には、有機半導体層１６の内部において、ソース電極１４側からドレイン電極１５側へ向かって流れる電流の経路を表す、電流経路１が示されている。

　　（基板１０）
　基板１０は、有機ＴＦＴ１における各種の電極および絶縁層を配設するための基板であり、ガラスまたはプラスチック等の絶縁材料によって製作されている。基板１０は、例えば、ポリエチレンテレフタレートまたはポリイミド等の材料によって製作されてよい。

　　（ゲート電極１３）
　ゲート電極１３は、基板１０の上に設けられている。ここで、基板１０に対するゲート電極１３の側を上側、ゲート電極１３に対する基板１０の側を下側として、以降に詳述する各部材間の上下方向の位置関係を規定する。

　ゲート電極１３は、基板１０との密着層としてのゲート電極第１層１３ａを備えており、また、ゲート電極第１層１３ａの上に、ゲート電極第２層１３ｂを備えている。

　ゲート電極第１層１３ａは、ゲート電極１３と基板１０との密着力を向上させるために設けられた、基板１０と接触している密着層である。ゲート電極第１層１３ａは、ＴｉまたはＣｒ等の金属材料によって形成されている。

　ゲート電極第２層１３ｂは、Ａｌ（アルミニウム）等の金属材料によって形成された電極であり、ゲート電極第１層１３ａの上に設けられている。ゲート電極第２層１３ｂは、有機ＴＦＴ１において、ゲート電極１３を外部と電気的に接続するためのコンタクト層として機能する。なお、ゲート電極第２層１３ｂは、Ａｌの他に、Ａｕ、Ｍｏ（モリブデン）等の金属材料によって形成されてもよい。

　　（第１ゲート絶縁層１１）
　第１ゲート絶縁層１１は、基板１０およびゲート電極１３の表面を覆うように、基板１０およびゲート電極１３の上面に設けられた絶縁層である。第１ゲート絶縁層１１は、例えば、ＰＶＰ（ポリパラビニルフェノール）等の有機絶縁材料によって形成されてもよいし、または、ＳｉＯ_２（二酸化ケイ素）等の無機絶縁材料によって形成されてもよい。

　　（ソース電極１４およびドレイン電極１５）
　ソース電極１４およびドレイン電極１５は、それぞれ、ＦＥＴにおけるソース電極およびドレイン電極であり、互いに離間して第１ゲート絶縁層１１の上に設けられている。

　ソース電極１４は、第１ゲート絶縁層１１との密着層としてのソース電極第１層１４ａを備えており、また、ソース電極第１層１４ａの上に、ソース電極第２層１４ｂを備えている。

　同様に、ドレイン電極１５は、第１ゲート絶縁層１１との密着層としてのドレイン電極第１層１５ａを備えており、また、ドレイン電極第１層１５ａの上に、ドレイン電極第２層１５ｂを備えている。

　ソース電極第１層１４ａおよびドレイン電極第１層１５ａは、それぞれ、ソース電極１４と第１ゲート絶縁層１１との密着力、および、ドレイン電極１５と第１ゲート絶縁層１１との密着力を向上させるために設けられた、第１ゲート絶縁層１１と接触している密着層である。ソース電極第１層１４ａおよびドレイン電極第１層１５ａは、それぞれ、ＴｉまたはＣｒ等の金属材料によって形成されている。

　ソース電極第２層１４ｂは、Ａｕ等の金属材料によって形成された電極であり、ソース電極第１層１４ａの上に設けられている。ソース電極第２層１４ｂは、有機ＴＦＴ１において、ソース電極１４を外部および有機半導体層１６と電気的に接続するためのコンタクト層として機能する。

　同様に、ドレイン電極第２層１５ｂは、Ａｕ等の金属材料によって形成された電極であり、ドレイン電極第１層１５ａの上に設けられている。ドレイン電極第２層１５ｂは、有機ＴＦＴ１において、ドレイン電極１５を外部および有機半導体層１６と電気的に接続するためのコンタクト層として機能する。

　また、ソース電極１４およびドレイン電極１５は、互いに等しい大きさを有するように形成されている。ここで、
　　ｄ１＝（ソース電極第１層１４ａの厚さ，およびドレイン電極第１層１５ａの厚さ）、
　　ｄ２＝（ソース電極第２層１４ｂの厚さ，およびドレイン電極第２層１５ｂの厚さ）、
として、厚さを示す寸法ｄ１およびｄ２をそれぞれ定める。

　なお、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、それぞれ、Ａｕの他に、Ａｌ、Ｍｏ等の金属材料によって形成されてもよい。

　また、ソース電極第１層１４ａおよびソース電極第２層１４ｂにおいて、ドレイン電極第１層１５と対向している側の面を、それぞれ、ソース電極第１層側面１４ａＳおよびソース電極第２層側面１４ｂＳと呼称する。

　そして、ドレイン電極第１層１５ａおよびドレイン電極第２層１５ｂにおいて、ソース電極第１層１４と対向している側の面を、それぞれ、ドレイン電極第１層側面１５ａＳおよびドレイン電極第２層側面１５ｂＳと呼称する。

　　（第２ゲート絶縁層１２）
　第２ゲート絶縁層１２は、第１ゲート絶縁層１１上において互いに離間して配置されたソース電極１４とドレイン電極１５との間の空間を充填するように、第１ゲート絶縁層１１の上に設けられた絶縁層である。なお、本明細書において、充填という言葉は、空間を隙間なく埋めるように部材を設けることを必ずしも意味しておらず、空間の一部に隙間があるように、部材を設けることをも意味している。

　第２ゲート絶縁層１２の材料は、第１ゲート絶縁層１１と同じ絶縁材料であってもよいし、第１ゲート絶縁層１１と異なる絶縁材料であってもよい。

　ここで、第１ゲート絶縁層１１の厚さを示す寸法をＤ、第２ゲート絶縁層１２の厚さを示す寸法をｄとして、寸法Ｄおよびｄをそれぞれ定める。

　そして、第２ゲート絶縁層１２の厚さを示す寸法ｄについて、以下の式（１）
　　ｄ１＜ｄ＜ｄ１＋ｄ２　　　　　　　　　　　　　　　　　　　（１）
の関係が満たされるように、第２ゲート絶縁層１２は、形成されている。

　このとき、式（１）により、第２ゲート絶縁層１２は、（ｉ）ソース電極第１層側面１４ａＳの全体、およびドレイン電極第１層側面１５ａＳの全体を被覆し、かつ、（ｉｉ）ソース電極第２層側面１４ｂＳの一部、およびドレイン電極第２層側面１５ｂＳの一部を被覆するように、ソース電極１４とドレイン電極１５との間に配置されている。

　　（有機半導体層１６）
　有機半導体層１６は、第２ゲート絶縁層１２の表面の全体、ソース電極１４の表面の一部、およびドレイン電極１５の表面の一部を覆うように、第２ゲート絶縁層１２、ソース電極１４、およびドレイン電極１５の上面に設けられている。

　従って、有機半導体層１６は、第１ゲート絶縁層１１および第２ゲート絶縁層１２を介して、ゲート電極１３と対向するように配置されている。有機半導体層１６の材料は、テトラセン等の低分子の有機半導体材料であってもよいし、ＰＰＶ（ポリパラフェニレンビニレン）等の高分子の有機半導体材料であってもよい。

　なお、有機ＴＦＴ１における有機半導体層１６としては、Ｐ型の有機半導体が用いられることが一般的である、本実施形態における有機半導体層１６もまた、Ｐ型の有機半導体層として形成されている。

　（有機ＴＦＴ１の製造方法および製造工程）
　続いて、図２の（ａ）～（ｇ）に基づき、本実施形態の有機ＴＦＴ１の製造方法および製造工程について説明する。図２の（ａ）～（ｇ）は、それぞれ、有機ＴＦＴ１の断面図であり、有機ＴＦＴ１の製造における各工程を示す図である。

　　（第１工程：ゲート電極層母材成膜工程）
　図２の（ａ）は、有機ＴＦＴ１におけるゲート電極１３が備える２つの層である、ゲート電極第１層１３ａおよびゲート電極第２層１３ｂを形成する前の工程として、ゲート電極第１層母材１７ａおよびゲート電極第２層母材１７ｂから成るゲート電極層母材１７を、基板１０の上面全体に成膜する工程（第１工程，工程（ａ１））を示す図である。

　第１工程では、はじめに、基板１０の上面全体に、密着層として機能する材料の層を、ＣＶＤ（Chemical Vapor Deposition）法またはＰＶＤ（Physical Vapor Deposition）法等の公知の方法によって、所定の厚さにおいて成膜させ、ゲート電極第１層母材１７ａを形成する。ここでは、ゲート電極第１層母材１７ａの材料として、Ｔｉを選択し、ゲート電極第１層母材１７ａの厚さを１０ｎｍとして成膜させている。

　続いて、ゲート電極第１層母材１７ａの上面全体に、有機ＴＦＴ１のコンタクト層として機能する材料の層を、ゲート電極第１層母材１７ａと同様に、公知の方法によって、所定の厚さにおいて成膜させ、ゲート電極第２層母材１７ｂを形成する。ここでは、ゲート電極第２層母材１７ｂの材料として、Ａｌを選択し、ゲート電極第２層母材１７ｂの厚さを３００ｎｍとして成膜させている。

　　（第２工程：ゲート電極形成工程）
　図２の（ｂ）は、ゲート電極第１層母材１７ａおよびゲート電極第２層母材１７ｂから成るゲート電極層母材１７から、ゲート電極第１層１３ａおよびゲート電極第２層１３ｂを備えるゲート電極１３を形成する工程（第２工程，工程（ｂ１））を示す図である。

　第２工程では、基板１０の上面全体を被覆するゲート電極層母材１７に対して、公知のフォト技術によってフォトリソグラフィを行い、ゲート電極１３を形成する。

　すなわち、フォトリソグラフィによって、ゲート電極１３を形成するためのパターニングを行い、不要なゲート電極層母材１７（すなわち、不要なゲート電極第１層母材１７ａおよびゲート電極第２層母材１７ｂ）を除去することによってゲート電極１３が形成される。

　なお、図２の（ｂ）においては、基板１０の両端部付近に位置するゲート電極層母材１７を除去し、基板１０の中央付近に位置するゲート電極層母材１７を残すことによって、ゲート電極１３を形成するケースが例示されている。

　ここで、ゲート電極１３のゲート電極第１層１３ａおよびゲート電極第２層１３ｂは、ゲート電極層母材１７のゲート電極第１層母材１７ａおよびゲート電極第２層母材１７ｂにそれぞれ対応する部材である。

　フォトリソグラフィにおいては、ゲート電極１３に対応する位置に存在するゲート電極層母材１７の上に、公知のフォト技術によってパターニングされたフォトレジストマスク（不図示）が設けられている。フォトレジストマスクは、ゲート電極１３が形成された後にアッシング等によって除去される。また、薬液洗浄等によって周囲に付着した残渣を除去する工程を追加してもよい。

　　（第３工程：第１ゲート絶縁層形成工程）
　図２の（ｃ）は、基板１０およびゲート電極１３の上面全体に、第１ゲート絶縁層１１を形成する工程（第３工程，工程（ｃ１））を示す図である。

　第３工程では、基板１０およびゲート電極１３の上面全体に、例えば、スピンコート装置によって、絶縁材料の層を所定の厚さにおいて成膜させ、第１ゲート絶縁層１１を形成する。ここでは、第１ゲート絶縁層１１の材料として、ＰＶＰを選択し、第１ゲート絶縁層１１の厚さを５００ｎｍとして成膜させている。

　なお、第３工程における第１ゲート絶縁層１１を形成する装置は、スピンコート装置に限定されず、任意の公知の薄膜を形成するための他の装置を用いてもよい。

　　（第４工程：ソースドレイン電極層母材成膜工程）
　図２の（ｄ）は、（ｉ）ソース電極１４が備える２つの層である、ソース電極第１層１４ａおよびソース電極第２層１４ｂ、および、（ｉｉ）ドレイン電極１５が備える２つの層である、ドレイン電極第１層１５ａおよびドレイン電極第２層１５ｂを形成する前の工程として、ソースドレイン電極第１層母材１８ａおよびソースドレイン電極第２層母材１８ｂから成るソースドレイン電極層母材１８を、第１ゲート絶縁層１１の上面全体に成膜する工程（第４工程，工程（ｄ１））を示す図である。

　第４工程では、はじめに、第１ゲート絶縁層１１の上面全体に、密着層として機能する材料の層を、ゲート電極第１層母材１７ａと同様に、公知の方法によって、所定の厚さにおいて成膜させ、ソースドレイン電極第１層母材１８ａを形成する。ここでは、ソースドレイン電極第１層母材１８ａの材料として、Ｔｉを選択し、ソースドレイン電極第１層母材１８ａの厚さを１０ｎｍとして成膜させている。

　続いて、ソースドレイン電極第１層母材１８ａの上面全体に、有機ＴＦＴ１のコンタクト層として機能する材料の層を、ソースドレイン電極第１層母材１８ａと同様に、公知の方法によって、所定の厚さにおいて成膜させ、ソースドレイン電極第２層母材１８ｂを形成する。ここでは、ソースドレイン電極第２層母材１８ｂの材料として、Ａｕを選択し、ソースドレイン電極第２層母材１８ｂの厚さを１００ｎｍとして成膜させている。

　なお、第４工程において形成されたソースドレイン電極第１層母材１８ａの厚さは、有機ＴＦＴ１のソース電極第１層１４ａの厚さ、およびドレイン電極第１層１５ａの厚さ（すなわちｄ１）に等しい。また、ソースドレイン電極第２層母材１８ｂの厚さは、有機ＴＦＴ１のソース電極第２層１４ｂの厚さ、およびドレイン電極第２層１５ｂの厚さ（すなわちｄ２）に等しい。

　従って、本実施形態における寸法ｄ１およびｄ２の値は、ｄ１＝１０ｎｍ、ｄ２＝１００ｎｍとして、それぞれ表わされる。

　　（第５工程：ソース電極およびドレイン電極形成工程）
　図２の（ｅ）は、ソースドレイン電極第１層母材１８ａおよびソースドレイン電極第２層母材１８ｂから成るソースドレイン電極層母材１８から、（ｉ）ソース電極第１層１４ａおよびソース電極第２層１４ｂを備えるソース電極１４、および、（ｉｉ）ドレイン電極第１層１５ａおよびドレイン電極第２層１５ｂを備えるドレイン電極１５を形成する工程（第５工程，工程（ｅ１））を示す図である。

　第５工程では、第１ゲート絶縁層１１の上面全体を被覆するソースドレイン電極層母材１８に対して、公知のフォト技術によってフォトリソグラフィを行い、ソース電極１４およびドレイン電極１５を形成する。

　すなわち、フォトリソグラフィによって、ソース電極１４およびドレイン電極１５を形成するためのパターニングを行い、不要なソースドレイン電極層母材１８（すなわち、不要なソースドレイン電極第１層母材１８ａおよびソースドレイン電極第２層母材１８ｂ）を除去することによって、第１ゲート絶縁層１１上において、互いに離間したソース電極１４およびドレイン電極１５が形成される。

　なお、図２の（ｅ）においては、水平方向に関して、ソース電極１４が、ゲート電極１３の２つの側面のうちの１つに対向する側（すなわち左側）に配置され、かつ、ドレイン電極１５が、ゲート電極１３の２つの側面のうちのもう１つに対向する側（すなわち右側）に配置されるケースが例示されている。

　ここで、ソース電極第１層１４ａおよびドレイン電極第１層１５ａは、ソースドレイン電極第１層母材１８ａに対応する部材である。従って、ソース電極第１層１４ａの厚さ、およびドレイン電極第１層１５ａの厚さは、ｄ１＝１０ｎｍとして表される。

　また、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、ソースドレイン電極第１層１８ｂに対応する部材である。従って、ソース電極第２層１４ｂの厚さ、およびドレイン電極第２層１５ｂの厚さは、ｄ２＝１００ｎｍとして表される。

　フォトリソグラフィにおいては、ソース電極１４およびドレイン電極１５にそれぞれ対応する位置に存在するソースドレイン電極層母材１８の上に、公知のフォト技術によってパターニングされたフォトレジストマスク（不図示）が設けられている。フォトレジストマスクは、ソース電極１４およびドレイン電極１５が形成された後にアッシング等によって除去される。また、薬液洗浄等によって周囲に付着した残渣を除去する工程を追加してもよい。

　　（第６工程：第２ゲート絶縁層形成工程）
　図２の（ｆ）は、第１ゲート絶縁層１１上において互いに離間して配置されたソース電極１４とドレイン電極１５との間の空間を充填するように、第１ゲート絶縁層１１の上に第２ゲート絶縁層１２を形成する工程（第６工程，工程（ｆ１））を示す図である。

　第６工程では、ソース電極１４とドレイン電極１５との間の空間を充填するように、第１ゲート絶縁層１１の上面全体に、インクジェット１９０を用いて絶縁材料５６を滴下することにより、絶縁材料の層を所定の厚さにおいて成膜させ、第２ゲート絶縁層１２を形成する。

　本実施形態では、第２ゲート絶縁層１２の材料として、第１ゲート絶縁層１１と同じ材料であるＰＶＰを選択し、また、第２ゲート絶縁層１２の厚さを示す寸法ｄを、ｄ＝５０ｎｍとして成膜させている。

　ここで、寸法ｄ１＝１０ｎｍ、ｄ２＝１００ｎｍ、ｄ＝５０ｎｍについて、
　　ｄ１＝１０ｎｍ　＜　ｄ＝５０ｎｍ　＜　ｄ１＋ｄ２＝１１０ｎｍ
であるので、上述の式（１）の関係が成り立つように、寸法ｄの値は選択されている。

　従って、第２ゲート絶縁層１２は、（ｉ）ソース電極第１層側面１４ａＳの全体、およびドレイン電極第１層側面１５ａＳの全体を被覆し、かつ、（ｉｉ）ソース電極第２層側面１４ｂＳ、およびドレイン電極第２層側面１５ｂＳの一部を被覆するように、ソース電極１４とドレイン電極１５との間に配置されている。

　なお、第１ゲート絶縁層形成工程と第２ゲート絶縁層形成工程との間に、第１ゲート絶縁層形成工程で得られた第１ゲート絶縁層１１に、第１ゲート絶縁層１１の表面エネルギーを第２ゲート絶縁層１２の表面エネルギーの値よりも大きくするための表面処理を施す表面処理工程をさらに含んでもよい。第１ゲート１１の表面エネルギーと、第２ゲート絶縁層１２の表面エネルギーとの間の差異によって得られる効果については、後述の実施形態３および４において詳述する。

　　（第７工程：有機半導体層形成工程）
　図２の（ｇ）は、第２ゲート絶縁層１２の表面の全体、ソース電極１４の表面の一部、およびドレイン電極１５の表面の一部を覆うように、第２ゲート絶縁層１２、ソース電極１４、およびドレイン電極１５の上面に、有機半導体層１６を形成する工程（第７工程，工程（ｇ１））を示す図である。

　第７工程では、真空蒸着等の公知の方法（例えば、インクジェット法またはスピンコート法）を用いて、有機半導体材料の層を、第２ゲート絶縁層１２の表面の全体、ソース電極１４の表面の一部、ドレイン電極１５の表面の一部を覆うように、第２ゲート絶縁層１２、ソース電極１４、およびドレイン電極１５の上面に成膜させ、有機半導体層１６を形成する。

　従って、有機半導体層１６は、第１ゲート絶縁層１１および第２ゲート絶縁層１２を介して、ゲート電極１３と対向するように形成されている。なお、本実施形態では、有機半導体層１６の材料としてＰＰＶを選択し、また、有機半導体の層の厚さを２００ｎｍとして成膜させている。

　図２の（ａ）～（ｇ）においてそれぞれ示された、上述の第１工程から第７工程までの製造工程によって、本実施形態の有機ＴＦＴ１は形成される。

　なお、有機半導体層１６を形成する工程の前に、第２ゲート絶縁層形成工程で得られた第２ゲート絶縁層１２に、第２ゲート絶縁層１２の表面エネルギーを第１ゲート絶縁層１１の表面エネルギーの値よりも大きくするための表面処理を施す表面処理工程をさらに含んでもよい。第１ゲート１１の表面エネルギーと、第２ゲート絶縁層１２の表面エネルギーとの間の差異によって得られる効果については、後述の実施形態３および４において詳述する。

　（比較例としての有機ＴＦＴ１０１）
　本実施形態の有機ＴＦＴ１の比較例としての有機ＴＦＴ１０１について、図３を用いて説明する。図３は、比較例としての有機ＴＦＴ１０１の断面図である。図３の有機ＴＦＴ１０１と同様の構成は、上述の非特許文献２に開示されている。

　比較例としての有機ＴＦＴ１０１が備える各部材は、基板１０、第１ゲート絶縁層１１、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。ここで、比較例としての有機ＴＦＴ１０１が備える各部材は、本実施形態の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示す。

　比較例としての有機ＴＦＴ１０１は、本実施形態の有機ＴＦＴ１から、第２ゲート絶縁層１２を除外した構成であり、本実施形態の有機ＴＦＴ１における第２ゲート絶縁層１２が存在していた空間を、有機半導体層１６によって充填することによって得られる構造を有している。

　図３には、比較例としての有機ＴＦＴ１０１が備える有機半導体層１６の内部において、ソース電極１４側からドレイン電極１５側へ向かって流れる電流の経路を表す、電流経路２が示されている。

　有機ＴＦＴ１０１において、有機半導体層１６は、（ｉ）ソース電極１４のソース電極第１層１４ａ、および、（ｉｉ）ドレイン電極１５のドレイン電極第１層１５ａと電気的に接続されている。また、有機半導体層１６は、（ｉ）ソース電極１４のソース電極第２層１４ｂ、および、（ｉｉ）ドレイン電極１５のドレイン電極第２層１５ｂと電気的に接続されている。

　ここで、有機ＴＦＴ１０１における有機半導体層１６は、Ｐ型の有機半導体であり、５．０ｅＶ程度の大きさの仕事関数を有している。

　また、ソース電極１４およびドレイン電極１１の電極としてそれぞれ機能する、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、Ａｕなどの材料によって形成されている。ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、Ａｕによって形成された場合、４．８ｅＶ程度の大きさの仕事関数を有している。

　なお、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、Ａｕに限らず、Ｃｕ（銅）またはＮｉ（ニッケル）などの材料によって形成されてもよい。ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、Ｃｕによって形成された場合、４．７ｅＶ程度の大きさの仕事関数を有している。また、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂは、Ｎｉによって形成された場合、５．２ｅＶ程度の大きさの仕事関数を有している。

　従って、（ｉ）有機半導体層１６とソース電極第２層１４ｂ、および、（ｉｉ）有機半導体層１６とドレイン電極第２層１５ｂとは、それぞれ、概ね同程度の大きさの仕事関数を有しているため、互いに良好なコンタクトを取ることができる。このため、（ｉ）有機半導体層１６とソース電極第２層１４ｂとの間、および、（ｉｉ）有機半導体層１６とドレイン電極第２層１５ｂとの間におけるコンタクト抵抗の値は低く、多くの量の電流を流すことができる。

　他方、密着層としてそれぞれ機能する、ソース電極第１層１４ａおよびドレイン電極第１層１５ａは、Ｔｉ等の材料によって形成されている。ソース電極第１層１４ａおよびドレイン電極第１層１５ａは、４．０ｅＶ程度の大きさの仕事関数を有している。

　従って、（ｉ）有機半導体層１６とソース電極第１層１４ａ、および、（ｉｉ）有機半導体層１６とドレイン電極第２層１５ａとは、それぞれ異なる大きさの仕事関数を有しているため、互いに良好なコンタクトを取ることができない。このため、（ｉ）有機半導体層１６とソース電極第１層１４ａとの間、および、（ｉｉ）有機半導体層１６とドレイン電極第１層１５ａとの間におけるコンタクト抵抗の値は高く、多くの量の電流を流すことができない。

　すなわち、ソース電極第２層１４ｂと有機半導体層１６との間のコンタクト抵抗の値は、ソース電極第１層１４ａと有機半導体層１６との間のコンタクト抵抗の値よりも小さい。そして、ドレイン電極第２層１５ｂと有機半導体層１６との間のコンタクト抵抗の値は、ドレイン電極第１層１５ａと有機半導体層１６との間のコンタクト抵抗の値よりも小さい。

　有機半導体層１６においては、ソース電極１４とドレイン電極１５との間の、第１ゲート絶縁層１１の界面付近にチャネルが形成され、チャネルの内部に電流が流れる。従って、ソース電極１４からドレイン電極１５へ流れる電流は、ソース電極１４のソース電極第２層１４ｂから出発した後、ドレイン電極１５のドレイン電極第２層１５ｂへ到達するまでに、
　（電流経路２）ソース電極１４とドレイン電極１１との間の、第１ゲート絶縁層１１の界面付近を経由する、
という、上記の（電流経路２）を通じて、有機半導体層１６の内部を流れる。

　従って、比較例としての有機ＴＦＴ１０１においては、密着層としてのソース電極第１層１４ａおよびドレイン電極第１層１５ａが存在することにより、有機半導体層１６において、（電流経路２）を流れる電流の量が低下する。このため、有機ＴＦＴ１０１の特性が低下するという問題が生じる。

　（有機ＴＦＴ１の効果）
　次に、本実施形態の有機ＴＦＴ１の効果について、図１に示された電流経路１を参照し説明する。

　本実施形態の有機ＴＦＴ１は、ソース電極１４とドレイン電極１５との間に、第２ゲート絶縁層１２を備えている。本実施形態の有機ＴＦＴ１は、この点において、比較例としての有機ＴＦＴ１０１と異なっている。

　ここで、比較例としての有機ＴＦＴ１０１と同様に、ソース電極第２層１４ｂと有機半導体層１６との間のコンタクト抵抗の値は、ソース電極第１層１４ａと有機半導体層１６との間のコンタクト抵抗の値よりも小さい。そして、ドレイン電極第２層１５ｂと有機半導体層１６との間のコンタクト抵抗の値は、ドレイン電極第１層１５ａと有機半導体層１６との間のコンタクト抵抗の値よりも小さい。

　有機半導体層１６においては、ソース電極１４とドレイン電極１５との間の、第２ゲート絶縁層１２の界面付近にチャネルが形成され、チャネルの内部において電流が流れる。従って、ソース電極１４からドレイン電極１５へ流れる電流は、ソース電極１４のソース電極第２層１４ｂから出発した後、ドレイン電極１５のドレイン電極第２層１５ｂへ到達するまでに、
　（電流経路１）ソース電極４とドレイン電極１５との間の、第２ゲート絶縁層１２の界面付近を経由する、
という、上記の（電流経路１）を通じて、有機半導体層１６の内部を流れる。

　ここで、（電流経路１）は、ソース電極第１層側面１４ａＳの全体、およびドレイン電極第１層側面１５ａＳの全体を被覆している、第２ゲート絶縁層１２の上面に位置する経路である。このため、（電流経路１）においては、（ｉ）有機半導体層１６とソース電極第１層１４ａとの間、および、（ｉｉ）有機半導体層１６とドレイン電極第１層１５ａとの間におけるコンタクト抵抗の影響が排除されている。

　従って、本実施形態の有機ＴＦＴ１においては、比較例の有機ＴＦＴ１０１における（電流経路２）よりもコンタクト抵抗の低い（電流経路１）を通じて、電流は有機半導体層１６の内部において流れる。ゆえに、有機半導体層１６において、（電流経路１）を通じて、比較例の有機ＴＦＴ１０１における（電流経路２）よりも多くの量の電流を流すことができる。

　このため、本実施形態の有機ＴＦＴ１は、第２ゲート絶縁層１２がさらに設けられることによって、有機ＴＦＴ１の特性の低下を抑制することを可能としている。

　なお、本実施形態の有機半導体層１６と同様の物理的特性（例えば、仕事関数の値など）を有する無機半導体層を用いて、本実施形態の有機ＴＦＴ１と同様の構造を有する半導体素子（例えば、無機ＴＦＴ）を製造することによっても、上述の効果を奏することが可能である。

　（別の比較例としての有機ＴＦＴ１０１ａおよび１０１ｂ）
　本実施形態の有機ＴＦＴ１の別の比較例として、図４の（ａ）に示された有機ＴＦＴ１０１ａ、および、図４の（ｂ）に示された有機ＴＦＴ１０１ｂについて説明する。

　図４の（ａ）は、本実施形態の有機ＴＦＴ１の別の比較例としての有機ＴＦＴ１０１ａの断面図である。有機ＴＦＴ１０１ａは、基板１０、第１ゲート絶縁層１１ａ、第２ゲート絶縁層１２ａ、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。

　ここで、比較例としての有機ＴＦＴ１０１ａが備える各部材は、第１ゲート絶縁層１１ａおよび第２ゲート絶縁層１２ａを除いては、本実施形態の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示す。

　有機ＴＦＴ１０１ａにおける第２ゲート絶縁層１２ａは、特許文献１においてソース電極１４およびドレイン電極１５との間に設けられている平坦化層と同等の構造である。

　すなわち、有機ＴＦＴ１０１ａにおける第２ゲート絶縁層１２ａの厚さを示す寸法ｄａは、
　　ｄａ＝ｄ１＋ｄ２
を満たしている。

　また、第１ゲート絶縁層１１ａにおいて、ゲート電極第２層１３ｂの上面から、第１ゲート絶縁層１１ａの上面までの厚さを示す寸法をＤａとすると、寸法ｄａと寸法Ｄａとの間には、
　　ｄａ≒Ｄａ
の関係が成立している。すなわち、有機ＴＦＴ１０１ａにおける第１ゲート絶縁層１１ａは、第２ゲート絶縁層１２ａと同程度の厚さを有する、厚い絶縁膜である。

　このとき、有機ＴＦＴ１０１ａにおいて、第１ゲート絶縁層１１ａおよび第２ゲート絶縁層１２ａは、ともに厚い寸法を有しているため、有機半導体層１６の内部を流れる電流の量が低下し、有機ＴＦＴ１０１ａの特性の低下が生じる。

　また、図４の（ｂ）は、本実施形態の有機ＴＦＴ１の別の比較例としての有機ＴＦＴ１０１ｂの断面図である。有機ＴＦＴ１０１ｂは、基板１０、第１ゲート絶縁層１１ｂ、第２ゲート絶縁層１２ｂ、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。

　ここで、比較例としての有機ＴＦＴ１０１ｂが備える各部材は、第１ゲート絶縁層１１ｂおよび第２ゲート絶縁層１２ｂを除いては、本実施形態の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示す。

　有機ＴＦＴ１０１ｂにおける第２ゲート絶縁層１２ｂは、特許文献１においてソース電極１４およびドレイン電極１５との間に設けられている平坦化層と同等の構造である。

　すなわち、有機ＴＦＴ１０１ｂにおける第２ゲート絶縁層１２ｂは、有機ＴＦＴ１０１ａにおける第２ゲート絶縁層１２ａと同様であり、有機ＴＦＴ１０１ｂにおける第２ゲート絶縁層１２ｂの厚さを示す寸法ｄｂは、
　　ｄｂ＝ｄ１＋ｄ２
を満たしている。

　また、第１ゲート絶縁層１１ｂにおいて、ゲート電極第２層１３ｂの上面から、第１ゲート絶縁層１１ｂの上面までの厚さを示す寸法をＤｂとすると、寸法ｄｂと寸法Ｄｂとの間には、
　　ｄｂ＞＞Ｄｂ
の関係が成立している。すなわち、有機ＴＦＴ１０１ｂにおける第２ゲート絶縁層１２ｂは、第１ゲート絶縁層１１ｂに比べて十分に小さい厚さを有する、薄い絶縁膜である。

　このとき、有機ＴＦＴ１０１ｂにおける第２ゲート絶縁層１２ｂは、有機ＴＦＴ１０１ａにおける第２ゲート絶縁層１２ａに比べて、より薄い寸法を有している。このため、有機ＴＦＴ１０１ｂは、有機ＴＦＴ１０１ａに比べて、より大きい電流を流すことが可能であり、有機ＴＦＴ１０１ａよりも高い特性を実現することができる。

　しかし、有機ＴＦＴ１０１ｂにおいては、第２ゲート絶縁層１２ｂが薄いため、（ｉ）ゲート電極１３とソース電極１４との間の絶縁耐力、および、（ｉｉ）ゲート電極１３とドレイン電極１５との間の絶縁耐力は、有機ＴＦＴ１０１ａに比べて低い。このため、有機ＴＦＴ１０１ｂは、有機ＴＦＴ１０１ａに比べて、高圧電圧に対する耐性が低く、デバイスの信頼性という点において劣っている。

　他方、本実施形態の有機ＴＦＴ１は、上述の式（１）を満たす第２ゲート絶縁層１２を設けることにより、デバイスの特性および信頼性をともに両立させることが可能である。従って、すなわち、比較例としての有機ＴＦＴ１０１ａおよび有機ＴＦＴ１０１ｂに比べて、優れたデバイスとして実現される。

　〔実施形態２〕
　本発明の他の実施形態について、図５および図６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ２の構成）
　図５は、本実施形態の有機ＴＦＴ２（半導体素子）の断面図である。有機ＴＦＴ２は、基板１０、第１ゲート絶縁層２１、第２ゲート絶縁層２２、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。

　ここで、実施形態２の有機ＴＦＴ２が備える各部材は、第１ゲート絶縁層２１および第２ゲート絶縁層２２を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　　（第１ゲート絶縁層２１）
　第１ゲート絶縁層２１は、基板１０およびゲート電極１３の表面を覆うように、基板１０およびゲート電極１３の上面に設けられた絶縁層である。

　ここで、有機ＴＦＴ２における第１ゲート絶縁層２１は、第２ゲート絶縁層２２よりも誘電率が高い材料によって形成されている。本実施形態においては、第１ゲート絶縁層２１の材料として、比誘電率ε_ｒ１＝３．６のＰＶＰを用いている。

　従って、第１ゲート絶縁層２１の誘電率ε_１は、真空の誘電率ε_０を用いて、
　　ε_１＝ε_０×ε_ｒ１＝３．６×ε_０
として表される。

　なお、第１ゲート絶縁層２１の材料は、ＰＶＰに限定されず、第２ゲート絶縁層２２よりも誘電率が高い材料であればよく、絶縁性能の確保が可能な他の好適な高誘電率の材料（Ｈｉｇｈ－ｋ材料）を用いてもよい。

　　（第２ゲート絶縁層２２）
　第２ゲート絶縁層２２は、第１ゲート絶縁層２１上において互いに離間して配置されたソース電極１４とドレイン電極１５との間の空間を充填するように、第１ゲート絶縁層２１の上に設けられた絶縁層である。第２ゲート絶縁層２２の材料は、第１ゲート絶縁層２１よりも誘電率が低い材料によって形成されている。本実施形態においては、第２ゲート絶縁層２２の材料として、比誘電率ε_ｒ２＝２．０のＣＹＴＯＰ（登録商標）（アモルファスフッ素樹脂，旭硝子株式会社製）を用いている。

　従って、第２ゲート絶縁層２２の誘電率ε_２は、
　　ε_２＝ε_０×ε_ｒ２＝２．０×ε_０
として表される。

　なお、第２ゲート絶縁層２２の材料は、ＣＹＴＯＰに限定されず、第１ゲート絶縁層２１よりも誘電率が低い材料であればよく、絶縁性能の確保が可能な他の好適な低誘電率の材料（Ｌｏｗ－ｋ材料）を用いてもよい。

　（有機ＴＦＴ２の効果）
　本実施形態の有機ＴＦＴ２の効果について、図６を用いて説明する。図６は、一般的な有機ＴＦＴにおける、（ｉ）ゲート絶縁膜の比誘電率（横軸）と、（ｉｉ）有機ＴＦＴが備える有機半導体のキャリアの移動度（縦軸）との間の関係を示すグラフである。

　図６は、上述の非特許文献３に開示されたグラフであり、トップゲート構造およびボトムゲート構造のそれぞれの構造を有する有機ＴＦＴについてのデータを示している。

　ここで、トップゲート構造の有機ＴＦＴとは、ゲート電極を、ソース電極およびドレイン電極に対して上部に設けた構造の有機ＴＦＴを指す。また、ボトムゲート構造の有機ＴＦＴとは、ゲート電極を、ソース電極およびドレイン電極に対して下部に設けた構造の有機ＴＦＴを指しており、本実施形態の有機ＴＦＴ２と同様の構造である。

　さらに、図６における有機ＴＦＴは、ＰＴＴＡ（ポリトリアリルアミン）によって形成されており、それぞれ異なるＰＴＴＡであるＰＴＴＡ１およびＰＴＴＡ２について、データが示されている。

　図６によれば、半導体材料に拘らず、有機ＴＦＴにおけるゲート絶縁膜の比誘電率の値が低くなるにつれて、有機半導体のキャリアの移動度が増加するという傾向が示されている。従って、有機半導体に接触しているゲート絶縁膜の誘電率の値を低くすることにより、有機半導体のキャリアの移動度を高くすることができる。

　このため、有機ＴＦＴ２では、有機半導体層１６と接触している第２ゲート絶縁層２２を、誘電率が低い材料によって形成することにより、有機半導体層１６のキャリアの移動度を高くすることができる。それゆえ、有機ＴＦＴ２の特性を向上させることが可能である。

　他方、Ｓｉ（シリコン）などの無機半導体層を用いた従来の電界効果トランジスタにおいては、トランジスタの電流特性を確保するために、ゲート絶縁層の材料として誘電率が高い材料（すなわち比誘電率が高い材料）が用いられることが一般的である。

　これは、電界効果トランジスタのソースからドレインへと流れる電流の量は、ゲート絶縁層の静電容量の値によって規定されており、ゲート絶縁層の静電容量の値が大きくなるにつれて、ソースからドレインへさらに多くの量の電流を流すことが可能となるためである。

　ここで、ゲート絶縁層の静電容量Ｃは、ゲート絶縁層の厚さｄ、ゲート絶縁層の表面積Ｓ、およびゲート絶縁層の誘電率εを用いて、以下の式（２）によって表される。

　　Ｃ＝（ε×Ｓ）／ｄ　　　　　　　　　　　　　　　　　　　　（２）
　式（２）によれば、ゲート絶縁層の厚さｄを一定とする場合には、ゲート絶縁層の静電容量Ｃを大きくする、すなわち、ゲート絶縁層の材料として誘電率εの大きい絶縁材料を用いることによって、電界効果トランジスタの電流特性を向上させることができる。

　また、ゲート絶縁層の静電容量Ｃを一定とする場合には、ゲート絶縁層の材料として誘電率εの大きい絶縁材料を用いることによって、ゲート絶縁層の厚さｄを大きくすることができ、リーク電流および絶縁破壊を防止するために、電界効果トランジスタの絶縁性能を確保する設計が可能となる。

　従って、有機ＴＦＴ２では、有機半導体層１６と接触していない第１ゲート絶縁層２１の材料として、誘電率εが高い材料を用いている。それゆえ、有機ＴＦＴ２においても、無機半導体層を用いた従来の電界効果トランジスタと同様に、有機ＴＦＴ２の電流特性および絶縁性能の両方を確保することが可能である。

　すなわち、有機ＴＦＴ２では、（ｉ）有機半導体層１６と接触している第２ゲート絶縁層２２を、第１ゲート絶縁層２１に比べて誘電率が低い材料（ここでは、ε_２＝２．０×ε_０）によって形成し、かつ、（ｉｉ）有機半導体層１６と接触していない第１ゲート絶縁層２１を、第２ゲート絶縁層２２に比べて誘電率が高い材料（ここでは、ε_１＝３．６×ε_０）によって形成することにより、有機ＴＦＴ２の特性および絶縁性能の両方を、ともに確保することを可能としている。

　〔実施形態３〕
　本発明の他の実施形態について、図７および図８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ３の構成）
　図７は、本実施形態の有機ＴＦＴ３（半導体素子）の断面図である。有機ＴＦＴ３は、基板１０、第１ゲート絶縁層３１、第２ゲート絶縁層３２、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。

　ここで、実施形態３の有機ＴＦＴ３が備える各部材は、第１ゲート絶縁層３１および第２ゲート絶縁層３２を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　　（第１ゲート絶縁層３１）
　第１ゲート絶縁層３１は、基板１０およびゲート電極１３の表面を覆うように、基板１０およびゲート電極１３の上面に設けられた絶縁層である。

　ここで、有機ＴＦＴ３における第１ゲート絶縁層３１は、第２ゲート絶縁層３２よりも小さい表面エネルギーを有するように形成されている。すなわち、第１ゲート絶縁層３１の材料としては、第２ゲート絶縁層３２の材料よりも、小さい表面エネルギーを有する材料が選択されている。

　なお、有機ＴＦＴ３における第１ゲート絶縁層３１を、第２ゲート絶縁層３２と同じ材料によって形成することも可能である。

　この場合、第２ゲート絶縁層３２の表面にＵＶ（Ultra-Violet）光を照射し、表面改質を行うことによって、第１ゲート絶縁層３１よりも大きい表面エネルギーを有する第２ゲート絶縁層３２を形成することができる。また、第２ゲート絶縁層３２の表面にシランカップリング剤等の単分子膜を塗布することによって、第１ゲート絶縁層３１よりも大きい表面エネルギーを有する第２ゲート絶縁層３２を形成してもよい。

　　（第２ゲート絶縁層３２）
　第２ゲート絶縁層３２は、第１ゲート絶縁層３１上において互いに離間して配置されたソース電極１４とドレイン電極１５との間の空間を充填するように、第１ゲート絶縁層３１の上に設けられた絶縁層である。

　ここで、有機ＴＦＴ３における第２ゲート絶縁層３２は、第１ゲート絶縁層３１よりも大きい表面エネルギーを有するように形成されている。すなわち、第２ゲート絶縁層３２の材料としては、第１ゲート絶縁層３１の材料よりも、大きい表面エネルギーを有する材料が選択されている。

　すなわち、第１ゲート絶縁層３１の表面エネルギーの値をＥＳ１、第２ゲート絶縁層３２の表面エネルギーの値をＥＳ２とすれば、ＥＳ１＜ＥＳ２の関係が成立している。

　なお、上述の第１ゲート絶縁層３１において説明したように、第２ゲート絶縁層３２を、第１ゲート絶縁層３１と同じ材料によって形成することも可能である。

　（有機ＴＦＴ３の効果）
　次に、本実施形態の有機ＴＦＴ３の効果について、図８の（ｂ）を用いて説明する。図８の（ｂ）は、有機ＴＦＴ３の第２ゲート絶縁層３２の表面の全体、ソース電極１４の表面の一部、およびドレイン電極１５の表面の一部を覆うように、第２ゲート絶縁層３２、ソース電極１４、およびドレイン電極１５の上面に有機半導体層１６を形成するために、インクジェット１９０を用いて半導体材料３６を滴下する製造工程（実施形態１における第７工程（工程（ｇ１）に相当）を示す図である。

　いま、図８の（ａ）に示された有機ＴＦＴ３ａを考える。有機ＴＦＴ３ａは、上述の実施形態１または２のいずれかに係る有機ＴＦＴと同等のものであり、例えば、実施形態１の有機ＴＦＴ１と同等のものである。

　ここで、比較例としての有機ＴＦＴ３ａが備える各部材は、第１ゲート絶縁層３１ａおよび第２ゲート絶縁層３２ａを除いては、実施形態３の有機ＴＦＴ３が備える各部材と同様のものであるため、同じ部材番号を用いて示す。

　有機ＴＦＴ３ａにおいて、第２ゲート絶縁層３２ａの表面エネルギーの大きさと、第１ゲート絶縁層３１ａの表面エネルギーの大きさとは、ともに等しい。すなわち、第１ゲート絶縁層３１ａの表面エネルギーの値をＥＳ１ａ、第２ゲート絶縁層３２ａの表面エネルギーの値をＥＳ２ａとすれば、ＥＳ１ａ＝ＥＳ２ａの関係が成立している。

　この点において、比較例としての有機ＴＦＴ３ａは、本実施形態の有機ＴＦＴ３において、第２ゲート絶縁層３２の表面エネルギーＥＳ２が、第１ゲート絶縁層３１の表面エネルギーＥＳ１よりも大きい（すなわち、ＥＳ１＜ＥＳ２）点と異なっている。

　図８の（ａ）は、有機ＴＦＴ３ａの第２ゲート絶縁層３２ａの表面の全体、ソース電極１４の表面の一部、およびドレイン電極１５の表面の一部を覆うように、第２ゲート絶縁層３２ａ、ソース電極１４、およびドレイン電極１５の上面に有機半導体層１６を形成するために、インクジェット１９０を用いて半導体材料３６を滴下する製造工程（実施形態１における第７工程（工程（ｇ１））に相当）を示す図である。

　ここで、インクジェット１９０として、位置合わせの精度が高いインクジェットが必ずしも適用されるとは限らないため、第２ゲート絶縁層３２ａの上面に、インクジェット１９０を用いて半導体材料３６を滴下する時に、半導体材料３６は、必ずしも、第２ゲート絶縁層３２ａの上面に対応する領域に滴下されるとは限らない。

　このため、図８の（ａ）に示されるように、インクジェット１９０を用いて滴下された半導体材料３６の一部は、第２ゲート絶縁層３２ａの上面に対応する領域から位ずれし、第１ゲート絶縁層３１ａの上部に位置しているケースが想定される。

　ここで、有機ＴＦＴ３ａにおいて、第２ゲート絶縁層３２ａの表面エネルギーＥＳ２ａの大きさと、第１ゲート絶縁層３１ａの表面エネルギーＥＳ１ａの大きさとは、ともに等しい値である。このため、第２ゲート絶縁層３２ａと第１ゲート絶縁層３１ａとは、半導体材料３６の液滴に対して共に等しい接触角を形成する。すなわち、第２ゲート絶縁層３２ａと第１ゲート絶縁層３１ａとは、半導体材料３６の液滴に対して同一の濡れ性を有している。

　このため、第１ゲート絶縁層３１ａの上部に滴下された半導体材料３６の一部は、第２ゲート絶縁層３２ａ側へと広がることはなく、そのままの位置に留まり、時間経過に伴う乾燥の後に結晶化される。

　従って、有機ＴＦＴ３ａにおける有機半導体層１６は、第２ゲート絶縁層３２ａの上面に対応する領域に均一に形成されないケースが生じる。

　続いて、図８の（ｂ）を参照し、本実施形態の有機ＴＦＴ３の効果について説明する。いま、図８の（ｂ）に示されるように、インクジェット１９０を用いて滴下された半導体材料３６の一部が、第２ゲート絶縁層３２の上面に対応する領域から位置ずれし、第１ゲート絶縁層３１の上部に位置しているケースを想定する。

　ここで、有機ＴＦＴ３において、第２ゲート絶縁層３２の表面エネルギーＥＳ２は、第１ゲート絶縁層３１の表面エネルギーＥＳ１よりも大きい。このため、第２ゲート絶縁層３２は、第１ゲート絶縁層３１に比べて、半導体材料３６の液滴に対してより小さい接触角を形成する。すなわち、第２ゲート絶縁層３２は、第１ゲート絶縁層３１に比べて、半導体材料３６の液滴に対するより高い濡れ性を有している。

　このため、第１ゲート絶縁層３１の上部に滴下された半導体材料３６の一部は、第１ゲート絶縁層３１の表面から弾かれ、第２ゲート絶縁層３２側へと濡れ広がる。そして、第１ゲート絶縁層３１の上部に滴下された半導体材料３６の一部は、第２ゲート絶縁層３２側へと移動し、時間経過に伴う乾燥の後に結晶化される。

　従って、有機ＴＦＴ３における有機半導体層１６は、第２ゲート絶縁層３２の上面に対応する領域に均一に形成される。これにより、有機ＴＦＴ３の特性をさらに改善することが可能である。

　〔実施形態４〕
　本発明の他の実施形態について、図９および図１０に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ４の構成）
　図９は、本実施形態の有機ＴＦＴ４（半導体素子）の断面図である。有機ＴＦＴ４は、基板１０、第１ゲート絶縁層４１、第２ゲート絶縁層４２、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。

　ここで、実施形態４の有機ＴＦＴ４が備える各部材は、第１ゲート絶縁層４１および第２ゲート絶縁層４２を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　　（第１ゲート絶縁層４１）
　第１ゲート絶縁層４１は、基板１０およびゲート電極１３の表面を覆うように、基板１０およびゲート電極１３の上面に設けられた絶縁層である。

　ここで、有機ＴＦＴ４における第１ゲート絶縁層４１は、第２ゲート絶縁層４２よりも大きい表面エネルギーを有するように形成されている。この点において、有機ＴＦＴ４における第１ゲート絶縁層４１は、有機ＴＦＴ３における第１ゲート絶縁層３１が、第２ゲート絶縁層３２よりも小さい表面エネルギーを有するように形成されている点と異なっている。

　第１ゲート絶縁層４１の材料としては、第２ゲート絶縁層４２の材料よりも、大きい表面エネルギーを有する材料を用いればよい。

　なお、実施形態３と同様に、第１ゲート絶縁層４１を、第２ゲート絶縁層４２と同じ材料によって形成することも可能である。すなわち、第１ゲート絶縁層４１の表面にＵＶ光を照射する、または、シランカップリング剤等の単分子膜を塗布することによって、第２ゲート絶縁層４２よりも大きい表面エネルギーを有する第１ゲート絶縁層４１を形成してもよい。

　なお、第１ゲート絶縁層４１の表面に対して、表面エネルギーを増加させるための表面処理を施す工程（例えば、第１ゲート絶縁層４１の表面にＵＶ光を照射する工程、またはシランカップリング剤等の単分子膜を塗布する工程）は、ソース電極１４およびドレイン電極１５を形成する工程に先立って行われてもよいし、ソース電極１４およびドレイン電極１５を形成する工程の後に行われてもよい。

　　（第２ゲート絶縁層４２）
　第２ゲート絶縁層４２は、第１ゲート絶縁層４１上において互いに離間して配置されたソース電極１４とドレイン電極１５との間の空間を充填するように、第１ゲート絶縁層４１の上に設けられた絶縁層である。

　ここで、有機ＴＦＴ４における第２ゲート絶縁層４２は、第１ゲート絶縁層４１よりも小さい表面エネルギーを有するように形成されている。すなわち、第１ゲート絶縁層４１の表面エネルギーの値をＥＳ１、第２ゲート絶縁層４２の表面エネルギーの値をＥＳ２とすれば、ＥＳ１＞ＥＳ２の関係が成立している。

　この点において、有機ＴＦＴ４における第２ゲート絶縁層４２は、有機ＴＦＴ３における第２ゲート絶縁層３２が、第１ゲート絶縁層３１よりも大きい表面エネルギーを有する（すなわち、ＥＳ１＜ＥＳ２）ように形成されている点と異なっている。

　なお、有機ＴＦＴ３の第２ゲート絶縁層３２において説明したように、第２ゲート絶縁層４２の材料は、第１ゲート絶縁層４１の材料よりも、小さい表面エネルギーを有する材料を用いてもよいし、第１ゲート絶縁層４１と同じ材料を用いてもよい。

　（有機ＴＦＴ４の効果）
　本実施形態の有機ＴＦＴ４の効果について、図１０を用いて説明する。図１０は、一般的な有機ＴＦＴにおける、（ｉ）ゲート絶縁膜の水接触角（横軸）と、（ｉｉ）有機ＴＦＴが備える有機半導体のキャリアの移動度（縦軸）との間の関係を示すグラフである。

　図１０は、上述の非特許文献４に開示されたグラフであり、ボトムゲート構造を有するボトムコンタクト型の有機ＴＦＴについて、ゲート絶縁膜の各材料におけるデータを示されている。なお、図１０におけるゲート絶縁膜は、ＳＡＭ（Self-Assembled Monolayer，自己組織化単分子膜）によって形成されている。

　図１０によれば、有機ＴＦＴにおけるゲート絶縁膜の水接触角の値が大きくなるにつれて、有機半導体のキャリアの移動度が増加するという傾向が示されている。従って、有機ＴＦＴにおけるゲート絶縁膜の表面エネルギーの値が小さくなるにつれて、有機半導体のキャリアの移動度が増加すると論じることができる。

　すなわち、有機半導体に接触しているゲート絶縁膜の表面エネルギーの値を小さくすることにより、有機半導体のキャリアの移動度を高くすることができる。

　このため、有機ＴＦＴ４では、有機半導体層１６と接触している第２ゲート絶縁層４２を、表面エネルギーが小さい材料によって形成することにより、有機半導体層１６のキャリアの移動度を高くすることができる。それゆえ、有機ＴＦＴ４の特性を向上させることが可能である。

　そのため、実施形態３におけるインクジェット１９０とは異なる、精度の高い位置制御性が要求されない装置を用いて、有機半導体層１６を形成する場合（例えば、スピンコート装置を用いて、第２ゲート絶縁層４２の上面に半導体膜を成膜させ、有機半導体層１６を形成する場合）には、実施形態４の有機ＴＦＴ４を容易に構成することができる。そのため、特性において優れたデバイスを実現することができる。

　〔実施形態５〕
　本発明の他の実施形態について、図１１および図１２に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ５の構成）
　本実施形態の有機ＴＦＴ５（半導体素子）の構成について、図１１の（ａ）および（ｂ）を用いて説明する。

　図１１の（ｂ）は、有機ＴＦＴ５の断面図である。有機ＴＦＴ５は、基板１０、第１ゲート絶縁層１１、第２ゲート絶縁層５２、ゲート電極１３、ソース電極１４、ドレイン電極１５、および有機半導体層１６を備えている。

　ここで、実施形態５の有機ＴＦＴ５が備える各部材は、第２ゲート絶縁層５２を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　ここで、第２ゲート絶縁層５２は、ソース側第２ゲート絶縁層５２ａおよびドレイン側第２ゲート絶縁層５２ｂを備えている。

　図１１の（ａ）は、第２ゲート絶縁層５２を形成するために、インクジェット１９０を用いて、ソース電極１４とドレイン電極１５との間の空間に、絶縁材料５６を滴下する製造工程（実施形態１における第６工程（工程（ｆ１））に相当）を示す図である。図１１の（ａ）において滴下されている絶縁材料５６は、ソース側第２ゲート絶縁層５２ａを形成するために用いられている。

　　（第２ゲート絶縁層５２）
　第２ゲート絶縁層５２は、第１ゲート絶縁層１１の上に設けられた絶縁層であり、第１ゲート絶縁層１１上において互いに離間して配置されたソース電極１４とドレイン電極１５との間の空間に設けられている。そして、第２ゲート絶縁層５２は、ソース側第２ゲート絶縁層５２ａおよびドレイン側第２ゲート絶縁層５２ｂを備えている。

　ソース側第２ゲート絶縁層５２ａは、ソース電極１４と接触しており、ソース電極第１層側面１４ａＳの全体を被覆し、かつ、ソース電極第２層側面１４ｂＳの一部を被覆するように設けられている。

　ドレイン側第２ゲート絶縁層５２ｂは、ドレイン電極１５と接触しており、ドレイン電極第１層側面１５ａＳの全体を被覆し、かつ、ドレイン電極第２層側面１５ｂＳの一部を被覆するように設けられている。

　また、ソース側第２ゲート絶縁層５２ａと、ドレイン側第２ゲート絶縁層５２ｂとは、互いに離間して設けられている。すなわち、ソース側第２ゲート絶縁層５２ａと、ドレイン側第２ゲート絶縁層５２ｂとは、互いに接触していない。

　従って、有機ＴＦＴ５における第２ゲート絶縁層５２は、ソース電極１４とドレイン電極１５との間の空間を全体的に充填しないように形成されている。この点において、本実施形態の第２ゲート絶縁層５２は、実施形態１から実施形態４までにおける第２ゲート絶縁層１２、２２、３２、および４２が、ソース電極１４とドレイン電極１５との間の空間を全体的に充填するように形成されている点と異なる。

　このため、有機ＴＦＴ５においては、ソース側第２ゲート絶縁層５２ａと、ドレイン側第２ゲート絶縁層５２ｂとの間の空間をも充填するように、有機半導体層１６が形成されている。

　（有機ＴＦＴ５の効果）
　次に、本実施形態の有機ＴＦＴ５の効果について、図１２の（ｂ）を用いて説明する。図１２の（ｂ）は、有機ＴＦＴ５ａのソース電極１４とドレイン電極１５との間の空間を全体的に充填しないように、インクジェット１９０を用いて、絶縁材料５６を滴下する製造工程（実施形態１における第６工程に相当）を示す図である。

　ここで、図１２の（ａ）に示された有機ＴＦＴ５ａを考える。有機ＴＦＴ５ａは、上述の実施形態１から４までのいずれか１つに係る有機ＴＦＴと同等のものであり、例えば、実施形態１の有機ＴＦＴ１と同等のものである。有機ＴＦＴ５ａが備える各部材は、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示す。

　図１２の（ａ）は、有機ＴＦＴ５ａのソース電極１４とドレイン電極１５との間の空間を全体的に充填するように、インクジェット１９０を用いて、絶縁材料５６を滴下する製造工程（実施形態１における第６工程（工程（ｆ１））に相当）を示す図である。

　有機ＴＦＴ５ａにおいて、絶縁材料５６は、ソース電極１４とドレイン電極１５との間の空間を全体的に充填するように、インクジェット１９０から、第１ゲート絶縁層１１の上面に滴下されている。

　従って、有機ＴＦＴ５ａが備える第２ゲート絶縁層１２は、ソース電極１４とドレイン電極１５との間の空間を全体的に充填するように、絶縁材料５６から形成される。

　有機ＴＦＴ５ａにおいては、インクジェット１９０から、絶縁材料５６を複数回に亘り滴下させることにより、絶縁材料５６が、ソース電極１４とドレイン電極１５との間の空間を全体的に充填するように配置されている。

　他方、図１２を参照すれば、本実施形態の有機ＴＦＴ５において、絶縁材料５６は、（ｉ）ソース電極１４と接触するように、かつ、（ｉｉ）ドレイン電極と接触するように、インクジェット１９０から、第１ゲート絶縁層１１の上面に滴下されている。

　ここで、（ｉ）ソース電極１４と接触するように滴下された、第１ゲート絶縁層１１の上面に位置する絶縁材料５６と、（ｉｉ）ドレイン電極１５と接触するように滴下された、第１ゲート絶縁層１１の上面に位置する絶縁材料５６とは、互いに接触しないよう、離間して設けられている。

　従って、ソース電極１４と接触するように滴下された、第１ゲート絶縁層１１の上面に位置する絶縁材料５６から、ソース電極１４と接触しているソース側第２ゲート絶縁層５２ａが形成される。また、ドレイン電極１５と接触するように滴下された、第１ゲート絶縁層１１の上面に位置する絶縁材料５６から、ドレイン電極１５と接触しているドレイン側第２ゲート絶縁層５２ｂが形成される。

　それゆえ、有機ＴＦＴ５の第２ゲート絶縁層５２において、ソース側第２ゲート絶縁層５２ａと、ドレイン側第２ゲート絶縁層５２ｂとは、互いに接触していない。

　有機ＴＦＴ５の第２ゲート絶縁層５２は、ソース電極１４およびドレイン電極１５と接触するように、部分的に絶縁材料５６を滴下することによって形成されている。従って、有機ＴＦＴ５の第２ゲート絶縁層５２は、有機ＴＦＴ５ａの第２ゲート絶縁層１２に比べて、より少ない絶縁材料５６の滴下回数によって形成される。

　それゆえ、有機ＴＦＴ５の構成によれば、有機半導体層１６のチャネルの中央付近の領域を被覆する絶縁層としては、膜厚が均一である第１ゲート絶縁層１１のみである。有機ＴＦＴ５においては、第２ゲート絶縁層５２は有機半導体層１６のチャネルの中央付近の領域を被覆しないので、第２ゲート絶縁層５２の膜厚の不均一性が、有機ＴＦＴ５の特性に影響を及ぼす程度は小さい。

　このため、第２ゲート絶縁層５２の膜厚は、有機ＴＦＴ５の特性のばらつき等を低減させるために、均一の膜厚となるように形成される必要は必ずしもない。従って、有機ＴＦＴ５は、特性のばらつきが抑制されたデバイスとして実現される。

　〔実施形態６〕
　本発明の他の実施形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ６の構成）
　本実施形態の有機ＴＦＴ６（半導体素子）の構成について、図１３の（ｆ）を用いて説明する。図１３の（ｆ）は、有機ＴＦＴ６に有機半導体層１６が形成され、有機ＴＦＴ６の製造が完了した状態を示す断面図である。有機ＴＦＴ６は、基板１０、第１ゲート絶縁層１１、第２ゲート絶縁層６２、ゲート電極１３、ソース電極６４、ドレイン電極６５、および有機半導体層１６を備えている。

　ここで、実施形態６の有機ＴＦＴ６が備える各部材は、第２ゲート絶縁層６２、ソース電極６４、およびドレイン電極６５を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　（有機ＴＦＴ６の製造方法および製造工程）
　続いて、図１３の（ａ）～（ｆ）を用いて、本実施形態の有機ＴＦＴ６の製造方法および製造工程について説明する。図１３の（ａ）～（ｆ）は、それぞれ、有機ＴＦＴ６の断面図であり、有機ＴＦＴ６の製造における各工程を示す図である。

　　（実施形態６における第１工程：ソースドレイン電極第１層母材成膜工程）
　図１３の（ａ）は、（ｉ）ソース電極６４が備えるソース電極第１層６４ａ、および、（ｉｉ）ドレイン電極６５が備えるドレイン電極第１層６５ａを形成する前の工程として、ソースドレイン電極第１層母材１８ａを、第１ゲート絶縁層１１の上面全体に成膜する工程（実施形態６における第１工程，工程（ｄ２））を示す図である。

　実施形態６における第１工程は、実施形態１における第３工程（図２の（ｃ）を参照）に続く工程である。すなわち、実施形態６における第１工程に先立ち、実施形態１における第１工程（工程（ａ１））から第３工程（工程（ｃ１））までと同様にして、有機ＴＦＴ６の第１ゲート絶縁層１１およびゲート電極１３が、基板１０の上に形成されている。

　実施形態６において、第１ゲート絶縁層１１の材料としては、ＰＭＭＡを選択し、第１ゲート絶縁層１１の膜厚を、Ｄ＝５００ｎｍとするよう、スピンコート装置によってＰＭＭＡを成膜し、第１ゲート絶縁層１１を形成している。

　また、ゲート電極１３のゲート電極第１層１３ａおよびゲート電極第２層１３ｂについて、ゲート電極第１層１３ａの材料としては、Ｃｒを選択し、ゲート電極第２層１３ｂの材料としては、Ａｌを選択している。密着層としてのゲート電極第１層１３ａは、５ｎｍの膜厚を有するように、コンタクト層としてのゲート電極第２層１３ｂは、３００ｎｍの膜厚を有するように、それぞれ形成されている。

　実施形態６における第１工程では、第１ゲート絶縁層１１の上面全体に、密着層として機能する材料の層を、実施形態１における第４工程（図２の（ｄ）を参照）と同様にして、スピンコート装置を用いて、ソースドレイン電極第１層母材１８ａを形成する。ここでは、ソースドレイン電極第１層母材１８ａの材料として、Ｃｒを選択し、ソースドレイン電極第１層母材１８ａの膜厚を、ｄ１＝５ｎｍとして成膜させている。

　　（実施形態６における第２工程：ソース電極第１層およびドレイン電極第１層形成工程）
　図１３の（ｂ）は、ソースドレイン電極第１層母材１８ａから、ソース電極第１層６４ａ、および、ドレイン電極第１層６５ａを形成する工程（実施形態６における第２工程，工程（ｅ２））を示す図である。

　実施形態６における第２工程では、第１ゲート絶縁層１１の上面全体を被覆するソースドレイン電極第１層母材１８ａに対して、実施形態１における第５工程（図２の（ｅ）を参照）と同様にして、フォトリソグラフィを行い、不要なソースドレイン電極第１層母材１８ａを除去し、ソース電極第１層６４ａ、および、ドレイン電極第１層６５ａを形成する。

　これにより、第１ゲート絶縁層１１上において、ソース電極第１層６４ａ、および、ドレイン電極第１層６５ａが、互いに離間して形成される。なお、ソース電極第１層６４ａの膜厚、およびドレイン電極第１層６５ａの膜厚は、ｄ１＝５ｎｍであり、ソースドレイン電極第１層母材１８ａの膜厚と等しい。

　ソース電極第１層６４ａにおいて、ドレイン電極第１層６４ｂと対向している側の面を、ソース電極第１層側面６４ａＳと呼称する。また、ドレイン電極第１層６５ａにおいて、ソース電極第１層６４ａと対向している側の面を、ドレイン電極第１層側面６５ａＳと呼称する。

　　（実施形態６における第３工程：第２ゲート絶縁層形成工程）
　図１３の（ｃ）は、第１ゲート絶縁層１１上において互いに離間して配置されたソース電極第１層６４ａとドレイン電極第１層６５ａとの間の空間に、第１ゲート絶縁層１１の上に位置する第２ゲート絶縁層６２を形成する工程（実施形態６における第３工程，工程（ｆ２））を示す図である。

　実施形態６における第３工程では、第１ゲート絶縁層１１、ソース電極第１層６４ａ、およびドレイン電極第１層６５ａの上面全体に、スピンコート装置を用いて、絶縁材料を成膜させる。ここでは、絶縁材料として、ＣＹＴＯＰを選択し、絶縁材料の膜厚を、ｄ＝１０ｎｍとして製膜させている。

　そして、フォトリソグラフィを行い、ソース電極第１層６４ａおよびドレイン電極第１層６５ａの上面に位置する絶縁材料の膜を除去し、ソース電極第１層６４ａおよびドレイン電極第１層６５ａの上面に開口部１９を形成する。

　これにより、第２ゲート絶縁層６２が、ソース電極第１層６４ａとドレイン電極第１層６５ａとの間の空間に形成される。そして、第２ゲート絶縁層６２は、開口部１９を備えている。なお、第２ゲート絶縁層６２の膜厚は、ｄ＝１０ｎｍであり、フォトリソグラフィが行われる前の絶縁材料の膜厚と等しい。

　また、第２ゲート絶縁層６２は、ソース電極第１層側面６４ａＳの全体、およびドレイン電極第１層側面６５ａＳの側面の全体を被覆するように形成されていればよい。従って、第２ゲート絶縁層６２の全体を通じて、ｄ１＜ｄを満たすように、第２ゲート絶縁層６２を形成する必要はない。

　例えば、ソース電極第１層６４ａおよびドレイン電極第１層６５ａと接触している部分において、第２ゲート絶縁層６２の膜厚がｄ１よりも大きく、ソース電極第１層６４ａおよびドレイン電極第１層６５ａと接触していない部分（例えば、第２ゲート絶縁層６２の中央付近）において、絶縁材料の成膜回数を少なくし、第２ゲート絶縁層６２の膜厚がｄ１よりも小さくなるように、第２ゲート絶縁層６２を形成してもよい。これにより、本実施系他の第２ゲート絶縁層６２は、実施形態５における第２ゲート絶縁層５２と同様の効果を奏する。

　　（実施形態６における第４工程：ソースドレイン電極第２層母材成膜工程）
　図１３の（ｄ）は、（ｉ）ソース電極６４が備えるソース電極第２層６４ｂ、および、（ｉｉ）ドレイン電極６５が備えるドレイン電極第２層６５ｂを形成する前の工程として、ソースドレイン電極第２層母材１８ｂを、第２ゲート絶縁層６２の上面全体に成膜する工程（実施形態６における第４工程，工程（ｇ２））を示す図である。

　実施形態６における第４工程では、第２ゲート絶縁層６２、ソース電極第１層６４ａ、およびドレイン電極第１層６５ａの上面全体に、コンタクト層として機能する材料の層を、実施形態１における第４工程（図２の（ｄ）を参照）と同様にして、スピンコート装置を用いて、ソースドレイン電極第２層母材１８ｂを形成する。

　ここでは、ソースドレイン電極第２層母材１８ｂの材料として、Ａｕを選択している。そして、ソースドレイン電極第２層母材１８ｂの膜厚を、ソース電極第１層６４ａおよびドレイン電極第１層６５ａの上面に形成された開口部１９に対応する位置において、ｄ２＝５０ｎｍとして成膜させている。

　　（実施形態６における第５工程：ソース電極およびドレイン電極形成工程）
　図１３の（ｅ）は、ソースドレイン電極第２層母材１８ｂから、ソース電極第２層６４ｂ、および、ドレイン電極第２層６５ｂを形成し、ソース電極６４およびドレイン電極６５を形成する工程（実施形態６における第５工程，工程（ｈ２））を示す図である。

　実施形態６における第５工程では、ソースドレイン電極第２層母材１８ｂに対して、実施形態１における第５工程（図２の（ｅ）を参照）と同様にして、フォトリソグラフィを行い、ソース電極第１層６４ａおよびドレイン電極第１層６５ａの上面に形成された開口部１９に対応しない位置に配置されたソースドレイン電極第２層母材１８ｂを除去する。

　そして、ソース電極第１層６４ａおよびドレイン電極第１層６５ａの上に、２つのソースドレイン電極第２層母材１８ｂが、それぞれ対向するように残される。残されたソースドレイン電極第２層母材１８ｂは、それぞれ、ソース電極第２層６４ｂおよびドレイン電極第２層６５ｂとなる。

　ソース電極第２層６４ｂにおいて、ドレイン電極第２層６５ｂと対向している側の面を、ソース電極第２層側面６４ｂＳと呼称する。また、ドレイン電極第２層６５ｂにおいて、ソース電極第２層６４ｂと対向している側の面を、ドレイン電極第２層側面６５ｂＳと呼称する。

　これにより、（ｉ）ソース電極第１層６４ａとソース電極第２層６４ｂとを有するソース電極６４、および、（ｉｉ）ドレイン電極第１層６５ａとドレイン電極第２層６５ｂとを有するドレイン電極６５が、互いに離間して形成される。なお、ソース電極第２層６４ｂおよびドレイン電極第２層６５ｂの膜厚は、ｄ２＝５０ｎｍである。

　　（実施形態６における第６工程：有機半導体層形成工程）
　図１３の（ｆ）は、第２ゲート絶縁層６２の表面の全体、ソース電極６４の表面の一部、およびドレイン電極６５の表面の一部を覆うように、第２ゲート絶縁層６２、ソース電極６４、およびドレイン電極６５の上面に、有機半導体層１６を形成する工程（実施形態６における第６工程）を示す図である。

　実施形態６における第６工程は、実施形態１における第７工程（図２の（ｇ）を参照）に相当する工程であり、実施形態１における第７工程（工程（ｇ１））と同様にして、有機半導体層１６が形成され、本実施形態の有機ＴＦＴ６の製造が完了する。

　従って、図１３の（ａ）～（ｆ）においてそれぞれ示された、上述の第１工程から第６工程までの製造工程によって、本実施形態の有機ＴＦＴ６は形成される。

　（有機ＴＦＴ６の効果）
　次に、本実施形態の有機ＴＦＴ６の効果について、図１４の（ｂ）を用いて説明する。図１４の（ｂ）は、スピンコート装置を用いて、ソース電極第１層６４ａとドレイン電極第２層６５ａとの間の空間に、第２ゲート絶縁層６２を形成する製造工程（実施形態６における第３工程を相当）を示す図である。

　ここで、図１４の（ａ）に示された有機ＴＦＴ６ａを考える。有機ＴＦＴ６ａは、上述の実施形態１から５までのいずれか１つに係る有機ＴＦＴと同等のものであり、例えば、実施形態１の有機ＴＦＴ１と同等のものである。有機ＴＦＴ６ａが備える各部材は、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示す。

　図１４の（ａ）は、実施形態６における第３工程に対応する図であり、インクジェット１９０を用いて絶縁材料５６を滴下することにより、第２ゲート絶縁層を形成する製造工程を示す図である。

　図１４の（ａ）は、有機ＴＦＴ５ａを示す図１２の（ａ）と対応する図である。従って、図１４の（ａ）に示された有機ＴＦＴ６ａは、有機ＴＦＴ５ａと同様にして、インクジェット１９０から複数回に亘り滴下された絶縁材料５６が、ソース電極第１層１４ａとドレイン電極第１層１５ａとの間の空間を全体的に充填するように配置されている。

　他方、図１４の（ｂ）に示された本実施形態の有機ＴＦＴ６では、第２ゲート絶縁層６２は、実施形態６における第３工程において説明したように、スピンコート装置およびフォトリソグラフィを用いて、第２ゲート絶縁層６２が形成されている。

　従って、有機ＴＦＴ６の第２ゲート絶縁層６２は、有機ＴＦＴ６ａの第２ゲート絶縁層に比べて、さらに均一性の高い膜厚を有するように形成される。このため、有機ＴＦＴ６は、特性のばらつきが抑制されたデバイスとして実現される。

　〔実施形態７〕
　本発明の他の実施形態について、図１５および図１６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ７の構成）
　本実施形態の有機ＴＦＴ７（半導体素子）の構成について、図１５を用いて説明する。図１５は、有機ＴＦＴ７の断面図である。有機ＴＦＴ７は、基板１０、第１ゲート絶縁層１１、第２ゲート絶縁層７２、ゲート電極１３、ソース電極７４、ドレイン電極７５、および有機半導体層１６を備えている。

　ここで、実施形態７の有機ＴＦＴ７が備える各部材は、第２ゲート絶縁層７２、ソース電極７４、およびドレイン電極７５を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　また、有機ＴＦＴ７の第２ゲート絶縁層７２は、実施形態６における有機ＴＦＴ６の第２ゲート絶縁層６２と同様の部材である。以下、本実施形態のソース電極７４およびドレイン電極７５について、説明を行う。

　　（ソース電極７４）
　ソース電極７４は、実施形態６における第５工程（図１３の（ｅ）を参照）と同様にして形成された電極であり、（ｉ）密着層として機能するソース電極第１層７４ａ、および、（ｉｉ）コンタクト層として機能するソース電極第２層７４ｂを備えている。

　ソース電極第１層７４ａにおいて、ドレイン電極第１層７５ａと対向している側の面を、ソース電極第１層側面７４ａＳと呼称する。また、ドレイン電極第１層７５ａにおいて、ソース電極第１層７４ａと対向している側の面を、ドレイン電極第１層側面７５ａＳと呼称する。

　ソース電極第２層７４ｂにおいて、ドレイン電極第２層７５ｂと対向している側の面を、ソース電極第２層側面７４ｂＳと呼称する。また、ドレイン電極第２層７５ｂにおいて、ソース電極第２層７４ｂと対向している側の面を、ドレイン電極第２層側面７５ｂＳと呼称する。

　ここで、（ｉ）ソース電極７４の側面のうち、ソース電極第１層側面７４ａＳと反対側の側面の端部から、（ｉｉ）ソース電極第１層側面７４ａＳの端部までの間の距離を、寸法Ｓ１として表す。また、（ｉ）ソース電極７４の側面のうち、ソース電極第２層側面７４ｂＳと反対側の側面の端部から、（ｉｉ）ソース電極第２層側面７４ｂＳの端部までの間の距離を、寸法Ｓ２として表す。

　なお、ソース電極７４とドレイン電極７５とが対向している方向を、以降では水平方向と称する。また、図１５においては、ソース電極第１層側面７４ａＳと反対側の側面の端部と、ソース電極第２層側面７４ｂＳと反対側の側面の端部とは、水平方向の位置が互いに一致しているケースが例示されている。

　ソース電極７４においては、寸法Ｓ１とＳ２との間の大小関係として、
　　Ｓ２＞Ｓ１　　　　　　　　　　　　　　　　　　　　　　　（３）
が成立するように、ソース電極第１層７４ａおよびソース電極第２層７４ｂが、それぞれ形成されている。

　従って、（ｉ）ソース電極第１層側面７４ａＳの端部から、（ｉｉ）ソース電極第２層側面７４ｂＳの端部端部までの間の長さを、寸法Ｓ１２として表すと、上記の式（３）により、
　　Ｓ１２＝Ｓ２－Ｓ１＞０　　　　　　　　　　　　　　　　　（４）
である。

　上記の式（４）において示されているように、Ｓ１２＞０であるから、ソース電極第２層側面７４ｂＳの端部は、ソース電極第１層側面７４ａＳの端部に比べて、ドレイン電極７５により近く位置している。従って、ソース電極第２層側面７４ｂＳの端部は、ソース電極第１層側面７４ａＳの端部に比べて、有機半導体層１６の内部により深く侵入している。

　　（ドレイン電極７５）
　ドレイン電極７５は、実施形態６における第５工程（図１３の（ｅ）を参照）と同様にして形成された電極であり、（ｉ）密着層として機能するドレイン電極第１層７５ａ、および、（ｉｉ）コンタクト層として機能するドレイン電極第２層７５ｂを備えている。

　ここで、（ｉ）ドレイン電極７５の側面のうち、ドレイン電極第１層側面７５ａＳと反対側の側面の端部から、（ｉｉ）ドレイン電極第１層側面７５ａＳの端部までの間の距離を、寸法Ｄ１として表す。また、（ｉ）ドレイン電極７５の側面のうち、ドレイン電極第２層側面７５ｂＳと反対側の側面の端部から、（ｉｉ）ドレイン電極第２層側面７５ｂＳの端部までの間の距離を、寸法Ｄ２として表す。

　なお、図１５においては、ドレイン電極第１層側面７５ａＳと反対側の側面の端部と、ドレイン電極第２層側面７５ｂＳと反対側の側面の端部とは、水平方向の位置が互いに一致しているケースが例示されている。

　ドレイン電極７５においては、寸法Ｄ１とＤ２との間の大小関係として、
　　Ｄ２＞Ｄ１　　　　　　　　　　　　　　　　　　　　　　　（５）
が成立するように、ドレイン電極第１層７５ａおよびドレイン電極第２層７５ｂが、それぞれ形成されている。

　従って、（ｉ）ドレイン電極第１層側面７５ａＳの端部から、（ｉｉ）ドレイン電極第２層側面７５ｂＳの端部までの間の長さを、寸法Ｄ１２として表すと、上記の式（５）により、
　　Ｄ１２＝Ｄ２－Ｄ１＞０　　　　　　　　　　　　　　　　　（６）
である。

　上記の式（６）において示されているように、Ｄ１２＞０であるから、ドレイン電極第２層側面７５ｂＳの端部は、ドレイン電極第１層側面７５ａＳに比べて、ソース電極７４により近く位置している。従って、ドレイン電極第２層側面７５ｂＳの端部は、ドレイン電極第１層側面７５ａＳの端部に比べて、有機半導体層１６の内部により深く侵入している。

　いま、ソース電極第１層側面７４ａＳとドレイン電極第１層側面７５ａＳとの間の水平方向の距離を、寸法ＳＤ１として表し、またソース電極第２層側面７４ｂＳとドレイン電極第２層側面７５ｂＳとの間の水平方向の距離を、寸法ＳＤ２として表す。

　このとき、寸法ＳＤ１と寸法ＳＤ２との間の関係は、
　　ＳＤ２＝ＳＤ１－（Ｓ１２＋Ｄ１２）　　　　　　　　　　　（７）
であり、さらに、式（４）および式（６）から、
　　ＳＤ２＜ＳＤ１　　　　　　　　　　　　　　　　　　　　　（８）
となる。

　すなわち、ソース電極第２層側面７４ｂＳとドレイン電極第２層側面７５ｂＳとの間の水平方向の距離を示す寸法ＳＤ２は、ソース電極第１層側面７４ａＳとドレイン電極第１層側面７５ａＳとの間の水平方向の距離を示す寸法ＳＤ１よりも小さい。

　（有機ＴＦＴ７の効果）
　次に、本実施形態の有機ＴＦＴ７の効果について、図１６の（ｂ）を用いて説明する。図１６の（ｂ）は、本実施形態の有機ＴＦＴ７の断面図であり、有機ＴＦＴ７が備える有機半導体層１６のチャネルを制御するためのゲート電圧が、ゲート電極１３のゲート電極第２層１３ｂから与えられている様子を示している。

　いま、図１６の（ａ）に示された有機ＴＦＴ７ａを考える。有機ＴＦＴ７ａは、上述の実施形態１から６までのいずれか１つに係る有機ＴＦＴと同等のものである。図１６の（ａ）は、有機ＴＦＴ７ａの断面図であり、有機ＴＦＴ７ａが備える有機半導体層１６のチャネルを制御するためのゲート電圧が、ゲート電極１３のゲート電極第２層１３ｂから与えられている様子を示している。

　有機ＴＦＴ７ａは、第２ゲート絶縁層７２、ソース電極７４ｃ、およびドレイン電極７５ｃを備えている。そして、ソース電極７４ｃは、ソース電極第１層７４ｃａおよびソース電極第２層７４ｃｂを備えている。また、ドレイン電極７５ｃは、ドレイン電極第１層７５ｃａおよびドレイン電極第２層７５ｃｂを備えている。

　ソース電極第１層７４ｃａにおいて、ドレイン電極第１層７５ｃａと対向している側の面を、ソース電極第１層側面７４ｃａＳと呼称する。また、ドレイン電極第１層７５ｃａにおいて、ソース電極第１層７４ｃａと対向している側の面を、ドレイン電極第１層側面７５ｃａＳと呼称する。

　ソース電極第２層７４ｃｂにおいて、ドレイン電極第２層７５ｂと対向している側の面を、ソース電極第２層側面７４ｃｂＳと呼称する。また、ドレイン電極第２層７５ｃｂにおいて、ソース電極第２層７４ｃｂと対向している側の面を、ドレイン電極第２層側面７５ｃｂＳと呼称する。

　ここで、（ｉ）ソース電極７４ｃの側面のうち、ソース電極第１層側面７４ｃａＳと反対側の側面の端部から、（ｉｉ）ソース電極第１層側面７４ｃａＳの端部までの間の距離を、寸法Ｓ１ａとして表す。また、（ｉ）ソース電極７４ｃの側面のうち、ソース電極第２層側面７４ｃｂＳと反対側の側面の端部から、（ｉｉ）ソース電極第２層側面７４ｃｂＳの端部までの間の距離を、寸法Ｓ２ａとして表す。

　なお、図１６の（ａ）においては、ソース電極第１層側面７４ｃａＳと反対側の側面の端部と、ソース電極第２層側面７４ｃｂＳと反対側の側面の端部とは、水平方向の位置が互いに一致しているケースが例示されている。

　ソース電極７４ｃにおいては、寸法Ｓ１ａとＳ２ａとの間の大小関係として、
　　Ｓ１ａ＞Ｓ２ａ　　　　　　　　　　　　　　　　　　　　　（９）
が成立するように、ソース電極第１層７４ｃａおよびソース電極第２層７４ｃｂが、それぞれ形成されている。

　従って、（ｉ）ソース電極第１層側面７４ｃａＳの端部から、（ｉｉ）ソース電極第２層側面７４ｃｂＳの端部までの間の長さを、寸法Ｓ２ａ１ａとして表すと、上記の式（９）により、
　　Ｓ２ａ１ａ＝Ｓ１ａ－Ｓ２ａ＞０　　　　　　　　　　　　（１０）
である。

　上記の式（１０）において示されているように、Ｓ２ａ１ａ＞０であるから、ソース電極第２層側面７４ｃｂＳの端部は、ソース電極第１層側面７４ｃａＳに比べて、ドレイン電極７５ｃからより遠く位置している。従って、ソース電極第２層側面７４ｃｂＳの端部は、ソース電極第１層側面７４ｃａＳの端部に比べて、有機半導体層１６の内部により浅く侵入している。

　ここで、（ｉ）ドレイン電極７５ｃの側面のうち、ドレイン電極第１層側面７５ｃａＳと反対側の側面の端部から、（ｉｉ）ドレイン電極第１層側面７５ｃａＳの端部までの間の距離を、寸法Ｄ１ａとして表す。また、（ｉ）ドレイン電極７５ｃの側面のうち、ドレイン電極第２層側面７５ｃｂＳと反対側の側面の端部から、（ｉｉ）ドレイン電極第２層側面７５ｃｂＳの端部までの間の距離を、寸法Ｄ２ａとして表す。

　なお、図１６の（ａ）においては、ドレイン電極第１層側面７５ｃａＳと反対側の側面の端部と、ドレイン電極第２層側面７５ｃｂＳと反対側の側面の端部とは、水平方向の位置が互いに一致しているケースが例示されている。

　ドレイン電極７５ｃにおいては、寸法Ｄ１ａとＤ２ａとの間の大小関係として、
　　Ｄ１ａ＞Ｄ２ａ　　　　　　　　　　　　　　　　　　　　（１１）
が成立するように、ドレイン電極第１層７５ｃａおよびドレイン電極第２層７５ｃｂが、それぞれ形成されている。

　従って、（ｉ）ドレイン電極第１層側面７５ｃａＳの端部から、（ｉｉ）ドレイン電極第２層側面７５ｃｂＳの端部までの間の長さを、寸法Ｄ２ａ１ａとして表すと、上記の式（１１）により、
　　Ｄ２ａ１ａ＝Ｄ１ａ－Ｄ２ａ＞０　　　　　　　　　　　　（１２）
である。

　上記の式（１２）において示されているように、Ｄ２ａ１ａ＞０であるから、ドレイン電極第２層側面７５ｃｂＳの端部は、ドレイン電極第１層側面７５ｃａＳに比べて、ソース電極７４ｃからより遠く位置している。従って、ドレイン電極第２層側面７５ｃｂＳの端部は、ドレイン電極第１層側面７５ｃａＳの端部に比べて、有機半導体層１６の内部により浅く侵入している。

　いま、ソース電極第１層側面７４ｃａＳとドレイン電極第１層側面７５ｃａＳとの間の水平方向の距離を、寸法ＳＤ１ａとして表し、またソース電極第２層側面７４ｃｂＳとドレイン電極第２層側面７５ｃｂＳとの間の水平方向の距離を、寸法ＳＤ２ａとして表す。

　このとき、寸法ＳＤ１ａと寸法ＳＤ２ａとの間の関係は、
　　ＳＤ２ａ＝ＳＤ１ａ＋（Ｓ２ａ１ａ＋Ｄ２ａ１ａ）　　　　（１３）
であり、さらに、式（１０）および式（１２）から、
　　ＳＤ２ａ＞ＳＤ１ａ　　　　　　　　　　　　　　　　　　（１４）
となる。

　すなわち、ソース電極第２層側面７４ｃｂＳとドレイン電極第２層側面７５ｃｂＳとの間の水平方向の距離を示す寸法ＳＤ２ａは、ソース電極第１層側面７４ｃａＳとドレイン電極第１層側面７５ｃａＳとの間の水平方向の距離を示す寸法ＳＤ１ａよりも大きい。

　ここで、図１６の（ａ）に示されているように、有機半導体層１６において、ソース電極第２層側面７４ｃｂＳとドレイン電極第２層側面７５ｃｂＳとの間の領域に形成されるチャネルには、ゲート電極第２層１３ｂから、ゲート電圧が与えられる。有機半導体層１６のチャネルは、ゲート電圧によって制御され、ゲート電圧によって、有機ＴＦＴ７ａの出力特性が制御される。

　有機ＴＦＴ７ａにおいては、上述の式（１４）において示されているように、（ｉ）ソース電極第２層側面７４ｃｂＳの端部は、ソース電極第１層側面７４ｃａＳの端部に比べて、有機半導体層１６の内部により浅く侵入しており、かつ、（ｉｉ）ドレイン電極第２層側面７５ｃｂＳの端部は、ドレイン電極第１層側面７５ｃａＳの端部に比べて、有機半導体層１６の内部により浅く侵入している。

　このため、ゲート電極第２層１３ｂから有機半導体層１６のチャネルに与えられるゲート電圧は、有機半導体層１６の内部により深く侵入している、（ｉ）ソース電極第１層側面７４ｃａＳの端部、および、（ｉｉ）ドレイン電極第１層側面７５ｃａＳの端部によって、遮断される。

　他方、有機半導体層１６のチャネルは、有機半導体層１６の内部により浅く侵入している、（ｉ）ソース電極第２層側面７４ｃｂＳの端部と、（ｉｉ）ドレイン電極第２層側面７５ｃｂＳの端部との間の領域において形成される。

　従って、有機半導体層１６に形成されるチャネルは、ゲート電極第２層１３ｂからゲート電圧が与えられることが可能な範囲よりも、さらに広い範囲を有している。

　他方、本実施形態の有機ＴＦＴ７では、図１６の（ｂ）に示されているように、有機半導体層１６において、ソース電極第２層側面７４ｂＳとドレイン電極第２層側面７５ｂＳ
との間の領域に形成されるチャネルには、ゲート電極第２層１３ｂから、ゲート電圧が与えられる。有機半導体層１６のチャネルは、ゲート電圧によって制御され、ゲート電圧によって、有機ＴＦＴ７の出力特性が制御される。

　有機ＴＦＴ７においては、上述の式（８）において示されているように、（ｉ）ソース電極第２層側面７４ｂＳの端部は、ソース電極第１層側面７４ａＳの端部に比べて、有機半導体層１６の内部により深く侵入しており、かつ、（ｉｉ）ドレイン電極第２層側面７５ｂＳの端部は、ドレイン電極第１層側面７５ａＳの端部に比べて、有機半導体層１６の内部により深く侵入している。

　このため、ゲート電極第２層１３ｂから有機半導体層１６のチャネルに与えられるゲート電圧は、有機半導体層１６の内部により深く侵入している、（ｉ）ソース電極第２層側面７４ｂＳの端部、および、（ｉｉ）ドレイン電極第２層側面７５ｂＳの端部によって、遮断される。

　そして、有機半導体層１６のチャネルもまた、有機半導体層１６の内部により深く侵入している、（ｉ）ソース電極第２層側面７４ｂＳの端部と、（ｉｉ）ドレイン電極第２層側面７５ｂＳの端部との間の領域において形成される。

　このため、有機ＴＦＴ７においては、ソース電極第２層７４ｃｂとドレイン電極第２層７５ｃｂとの間の領域全体において、有機半導体層１６のチャネルを、ゲート電圧によって適切に制御することができる。従って、有機ＴＦＴ７においては、チャネルの制御性がより向上し、出力特性の低減を抑制することが可能である。

　〔変形例〕
　なお、有機ＴＦＴ７において、ソース電極７４およびドレイン電極７５が、それぞれ、密着層としてのソース電極第１層７４ａおよびドレイン電極７４ｂを含んでいない構成であってもよい。つまり、ソース電極７４およびドレイン電極７５が、それぞれ、後述の実施形成９のように、複数の導電層からなる構成であってもよい。

　例えば、ソース電極７４およびドレイン電極７５が、それぞれ、２層の複数の導電層からなる構成を例示することができる。

　いま、ソース電極とドレイン電極とが対向している方向を水平方向として、ソース電極第１層において、ドレイン電極第１層と対向している側の面を、ソース電極第１層側面とし、ドレイン電極第１層において、ソース電極第１層と対向している側の面を、ドレイン電極第１層側面と呼称する。

　そして、ソース電極第２層において、ドレイン電極第２層と対向している側の面を、ソース電極第２層側面とし、上記ドレイン電極第２層において、上記ソース電極第２層と対向している側の面を、ドレイン電極第２層側面とする。

　このとき、ソース電極第２層側面とドレイン電極第２層側面との間の水平方向の距離が、ソース電極第１層側面と上記ドレイン電極第１層側面との間の水平方向の距離よりも小さくなるようにすれば、同様の効果を奏することができる。

　〔実施形態８〕
　本発明の他の実施形態について、図１７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ８の構成）
　本実施形態の有機ＴＦＴ８（半導体素子）の構成について、図１７の（ｄ）を用いて説明する。図１７の（ｄ）は、有機ＴＦＴ８に有機半導体層１６が形成され、有機ＴＦＴ８の製造が完了した状態を示す断面図である。有機ＴＦＴ８は、基板１０、第１ゲート絶縁層１１、第２ゲート絶縁層８２、ゲート電極１３、ソース電極８４、ドレイン電極８５、および有機半導体層１６を備えている。

　ここで、実施形態８の有機ＴＦＴ８が備える各部材は、第２ゲート絶縁層８２、ソース電極８４、およびドレイン電極８５を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　有機ＴＦＴ８の第２ゲート絶縁層８２は、実施形態７における有機ＴＦＴ７の第２ゲート絶縁層７２と同様の部材である。また、ソース電極８４は、ソース電極第１層８４ａ、ソース電極第２層８４ｂ（ソース電極中間層）、およびソース電極第３層８４ｃ（ソース電極第２層）を備えており、ドレイン電極８５は、ドレイン電極第１層８５ａ、ドレイン電極第２層８５ｂ（ドレイン電極中間層）、およびドレイン電極第３層８５ｃ（ドレイン電極第２層）を備えている。

　（有機ＴＦＴ８の製造方法および製造工程）
　続いて、図１７の（ａ）～（ｄ）を用いて、本実施形態の有機ＴＦＴ８の製造方法および製造工程について説明する。図１７の（ａ）～（ｄ）は、それぞれ、有機ＴＦＴ８の断面図であり、有機ＴＦＴ８の製造における各工程を示す図である。

　　（実施形態８における第１工程：第２ゲート絶縁層形成工程）
　図１７の（ａ）は、第１ゲート絶縁層１１上において互いに離間して配置されたソース電極第１層８４ａとドレイン電極第１層８５ａとの間の空間に、第１ゲート絶縁層１１の上に位置する第２ゲート絶縁層８２を形成する工程（実施形態８における第１工程）を示す図である。

　実施形態８における第１工程は、実施形態６における第３工程（図１３の（ｃ）を参照）までに対応する工程である。すなわち、実施形態８における第１工程では、実施形態６における第３工程までと同様にして、有機ＴＦＴ８の第１ゲート絶縁層１１、ゲート電極１３、第２ゲート絶縁層８２、ソース電極第１層８４ａ、およびドレイン電極第１層８５ａが、基板１０の上に形成される。そして、ソース電極第１層８４ａおよびドレイン電極第１層８５ａの上面には、開口部１９が形成されている。従って、第２ゲート絶縁層８２は、開口部１９を備えている。

　　（実施形態８における第２工程：ソースドレイン電極第２層形成工程）
　図１７の（ｂ）は、（ｉ）ソース電極８４が備えるソース電極第２層８４ｂ、および、（ｉｉ）ドレイン電極８５が備えるドレイン電極第２層８５ｂを形成する工程（実施形態８における第２工程）を示す図である。

　実施形態８における第２工程では、公知の電気メッキ技術を用いて、ソース電極第１層８４ａの上面の開口部１９を充填するように、ソース電極第２層８４ｂを形成する。同様に、ドレイン電極第１層８５ａの上面の開口部１９を充填するように、ドレイン電極第２層８５ｂを形成する。

　ここでは、ソース電極第２層８４ｂおよびドレイン電極第２層８５ｂの材料として、Ｃｕを選択している。

　なお、ソース電極第２層８４ｂおよびドレイン電極第２層８５ｂは、有機半導体層１６とのコンタクトを取るためのソース電極第３層８４ｃおよびドレイン電極第３層８５ｃの材料の使用量を低減するために設けられた、補助的な導電層である。

　従って、ソース電極第２層８４ｂおよびドレイン電極第２層８５ｂの材料は、Ｃｕに限定されず、ソース電極第３層８４ｃおよびドレイン電極第３層８５ｃの材料に比べて安価な、他の導電材料を使用してもよい。

　　（実施形態８における第３工程：ソースドレイン電極第３層形成工程）
　図１７の（ｃ）は、（ｉ）ソース電極８４が備えるソース電極第３層８４ｃ、および、（ｉｉ）ドレイン電極８５が備えるドレイン電極第３層８５ｃを形成する工程（実施形態８における第３工程）を示す図である。

　実施形態８における第３工程では、公知の電気メッキ技術等のメッキ法を用いて、ソース電極第２層８４ｂの表面を被覆するように、ソース電極第３層８４ｃを形成する。同様に、ドレイン電極第２層８５ｂの表面を被覆するように、ドレイン電極第３層８５ｃを形成する。

　ここでは、ソース電極第３層８４ｃおよびドレイン電極第３層８５ｃの材料として、有機半導体層１６との良好なコンタクトを取ることができるＡｕを選択している。また、ソース電極第３層８４ｃおよびドレイン電極第３層８５ｃは、Ａｕの使用量を低減するため、Ｃｕを材料とするソース電極第２層８４ｂおよびドレイン電極第２層に比べて、薄い膜厚を有する薄膜として形成される。

　従って、実施形態８における第３工程において、（ｉ）ソース電極第１層８４ａ、ソース電極第２層８４ｂ、およびソース電極第３層８４ｃを備えたソース電極８４、および、（ｉｉ）ドレイン電極第１層８５ａ、ドレイン電極第２層８５ｂ、およびドレイン電極第３層８５ｃを備えたドレイン電極８５が形成される。

　ここで、有機ＴＦＴ８において、ソース電極８４およびドレイン電極８５のそれぞれの最上層（すなわち、ソース電極第３層８４ｃおよびドレイン電極第３層８５ｃ）以外の層における、ソース電極８４およびドレイン電極８５のそれぞれの最上層に隣接する層は、第２ゲート絶縁層８２の開口部１９から一部突出して形成されている。

　そして、ソース電極８４およびドレイン電極８５のそれぞれの最上層は、ソース電極８４およびドレイン電極８５のそれぞれの最上層に隣接する層における、第２ゲート絶縁層８５から突出している部分を、被覆（キャップ）している。

　　（実施形態８における第４工程：有機半導体層形成工程）
　図１７の（ｄ）は、第２ゲート絶縁層８２の表面の全体、ソース電極８４の表面の一部、およびドレイン電極８５の表面の一部を覆うように、第２ゲート絶縁層８２、ソース電極８４、およびドレイン電極８５の上面に、有機半導体層１６を形成する工程（実施形態８における第４工程）を示す図である。

　実施形態８における第４工程は、実施形態６における第６工程に相当する工程であり、実施形態６における第６工程と同様にして、すなわち、実施形態１における第７工程（工程（ｇ１））と同様にして、有機半導体層１６が形成され、本実施形態の有機ＴＦＴ８の製造が完了する。

　従って、図１７の（ａ）～（ｄ）においてそれぞれ示された、上述の第１工程から第４工程までの製造工程によって、本実施形態の有機ＴＦＴ８は形成される。

　ここで、本実施形態の有機ＴＦＴ８において、第２ゲート絶縁層８２は、ソース電極８４およびドレイン電極８５のそれぞれの最上層以外の層の一部を覆っており、かつ、開口部１９を有している。第２ゲート絶縁層８２に設けられた開口部１９は、ソース電極８４およびドレイン電極８５のそれぞれの最上層以外の層に面している。

　そして、第２ゲート絶縁層８２に設けられた開口部１９を介して、ソース電極８４およびドレイン電極８５におけるそれぞれの最上層は、ソース電極８４およびドレイン電極８５のそれぞれの最上層以外の層に接続されている。

　（有機ＴＦＴ８の効果）
　本実施形態の有機ＴＦＴ８では、メッキ法を用いて、（ｉ）導電層としてのソース電極第２層８４ｂおよびソース電極第３層８４ｃを備えたソース電極８４、および、（ｉｉ）導電層としてのドレイン電極第２層８５ｂおよびドレイン電極第３層８５ｃを備えたドレイン電極８５が、それぞれ形成されている。

　他方、上述の実施形態１から７までの有機ＴＦＴにおいて、ソース電極およびドレイン電極は、フォトリソグラフィを用いてそれぞれ形成されている。

　フォトリソグラフィにおいては、成膜、フォトレジストの塗布、露光、現像、エッチング、剥離等の多数の製造工程が必要であるのに対して、メッキ法は、より少数の製造工程によって、実施することが可能である。

　従って、メッキ法を用いて、有機ＴＦＴ８を製造することにより、有機ＴＦＴ８の製造に要する時間およびコストを、実施形態１から７までの有機ＴＦＴに比べて、さらに低減することが可能である。

　また、本実施形態の有機ＴＦＴ８では、メッキ法を用いて、Ｃｕを材料とするソース電極第２層８４ｂおよびドレイン電極第２層８５ｂの表面を被覆するように、Ａｕを材料とするソース電極第３層８４ｃおよびドレイン電極第３層８５ｃが形成されており、ソース電極第３層８４ｃおよびドレイン電極第３層８５ｃは、ソース電極第２層８４ｂおよびドレイン電極第２層８５ｂよりも薄い膜厚を有する薄膜として形成されている。

　他方、上述の実施形態１から７までの有機ＴＦＴにおいて用いられているフォトリソグラフィでは、Ａｕの薄膜を、特定の一部の領域のみに形成するのは容易ではなく、Ａｕの薄膜は、コンタクト層として機能する電極全体として形成されることが一般的である。

　従って、メッキ法を用いることにより、フォトリソグラフィに比べて、Ａｕの使用量を低減することができる。

　すなわち、メッキ法を用いて、有機ＴＦＴ８を製造することにより、有機ＴＦＴ８の製造に要するコストを、実施形態１から７までの有機ＴＦＴに比べて、さらに低減することが可能である。

　〔実施形態９〕
　本発明の他の実施形態について、図１８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　（有機ＴＦＴ９の構成）
　本実施形態の有機ＴＦＴ９（半導体素子）の構成について、図１８の（ｄ）を用いて説明する。図１９の（ｄ）は、有機ＴＦＴ９に有機半導体層１６が形成され、有機ＴＦＴ９の製造が完了した状態を示す断面図である。有機ＴＦＴ９は、基板１０、第１ゲート絶縁層９１、第２ゲート絶縁層９２、ゲート電極１３、ソース電極９４、ドレイン電極９５、および有機半導体層１６を備えている。

　ここで、実施形態９の有機ＴＦＴ９が備える各部材は、第２ゲート絶縁層９２、ソース電極９４、およびドレイン電極９５を除いては、実施形態１の有機ＴＦＴ１が備える各部材と同様のものであるため、同じ部材番号を用いて示している。

　有機ＴＦＴ９の第１ゲート絶縁層９１は、実施形態８における有機ＴＦＴ８の第１ゲート絶縁層８１と同様の部材である。また、有機ＴＦＴ９の第２ゲート絶縁層９２は、実施形態８における有機ＴＦＴ８の第２ゲート絶縁層８２と同様の部材である。

　第１ゲート絶縁層９１には、ソース側表面処理部９１ｐｓおよびドレイン側表面処理部９１ｐｄを備えた表面処理部９１ｐが形成されている。

　ソース電極９４は、ソース電極第１層９４ａ（メッキ層，開口部内メッキ層，第１メッキ層）、ソース電極第２層９４ｂ（ソース電極中間層，第２メッキ層）、およびソース電極第３層９４ｃ（表面メッキ層）を備えており、ドレイン電極９５は、ドレイン電極第１層９５ａ（メッキ層，開口部内メッキ層，第１メッキ層）、ドレイン電極第２層９５ｂ（ドレイン電極中間層，第２メッキ層）、およびドレイン電極第３層９５ｃ（表面メッキ層）を備えている。

　有機ＴＦＴ９において、ソース電極第１層９４ａは、ソース側表面処理部９１ｐｓに対応する第１ゲート絶縁層９１上の位置に形成されており、かつ、ドレイン電極第１層９５ａは、ドレイン側表面処理部９１ｐｄに対応する第１ゲート絶縁層９１上の位置に形成されている。

　（有機ＴＦＴ９の製造方法および製造工程）
　続いて、図１８の（ａ）～（ｅ）を用いて、本実施形態の有機ＴＦＴ９の製造方法および製造工程について説明する。図１８の（ａ）～（ｅ）は、それぞれ、有機ＴＦＴ９の断面図であり、有機ＴＦＴ９の製造における各工程を示す図である。

　　（実施形態９における第１工程：第１ゲート絶縁層表面処理工程）
　図１８の（ａ）は、第１ゲート絶縁層９１に対して表面処理を行い、ソース側表面処理部９１ｐｓおよびドレイン側表面処理部９１ｐｄを備えた表面処理部９１ｐを形成する工程（実施形態９における第１工程，工程（ｄ３））を示す図である。

　実施形態９における第１工程は、実施形態１における第３工程（図２の（ｃ）を参照）に続く工程である。

　すなわち、実施形態９における第１工程に先立ち、実施形態１における第１工程（工程（ａ１））から第３工程（工程（ｃ１））までと同様にして、有機ＴＦＴ９の第１ゲート絶縁層９１、ゲート電極１３が、基板１０の上に形成されている。

　実施形態９における第１工程では、第１ゲート絶縁層９１の上面に、第２ゲート絶縁層９２を形成する。第２ゲート絶縁層９２は、第１ゲート絶縁層９１の上面に、ソース電極９４およびドレイン電極９５にそれぞれ対応する位置において開口部１９が設けられるように、パターン形成されている。なお、第２ゲート絶縁層９２のパターン形成は、フォトリソグラフィによって行われてもよいし、または、他の印刷技術によって行われてもよい。

　続いて、ソース電極９４およびドレイン電極９５にそれぞれ対応する位置の開口部１９において露出している、第１ゲート絶縁層９１の上面に対して、公知の無電解メッキ技術（例えば、化学メッキ）を適用することが可能となるように、表面処理が行われる。

　表面処理が行われることにより、第１ゲート絶縁層９１において、（ｉ）ソース側表面処理部９１ｐｓが、ソース電極９４に対応する位置に形成され、かつ、（ｉｉ）ドレイン側表面処理部９１ｐｄが、ドレイン電極９５に対応する位置に形成される。

　本実施形態においては、第１ゲート絶縁層９１の材料として、ＳｉＯ_２（シリカ，二酸化ケイ素）の微粒子を含んだポリイミドを用い、かつ、第２ゲート絶縁層９２の材料として、ＳｉＯ_２の微粒子を含んでいないポリイミドを用いている。

　そして、第２ゲート絶縁層９２のパターン形成を行った後、有機ＴＦＴ９をＨＦ（フッ化水素）等の強酸性の水溶液に含浸させることにより、第１ゲート絶縁層９１の表面に位置するＳｉＯ_２がエッチングされ、第１ゲート絶縁層９１の表面に空孔が形成される。

　続いて、有機ＴＦＴ９を、パラジウムを含んだ溶液に含浸させることにより、第１ゲート絶縁層９１の表面の空孔に、パラジウムが流入する。パラジウムは、無電解メッキの触媒として機能するため、第１ゲート絶縁層９１上に選択的に無電解メッキを行うことが可能となる。

　このようにして、第１ゲート絶縁層９１において、無電解メッキが可能となるように表面処理が行われた、ソース側表面処理部９１ｐｓおよびドレイン側表面処理部９１ｐｄが形成される。

　　（実施形態９における第２工程：ソースドレイン電極第１層形成工程）
　図１８の（ｂ）は、（ｉ）ソース電極９４が備えるソース電極第１層９４ａ、および、（ｉｉ）ドレイン電極９５が備えるドレイン電極第１層９５ａを形成する工程（実施形態９における第２工程，工程（ｅ３））を示す図である。

　実施形態９における第２工程では、公知の無電解メッキ技術を用いて、ソース側表面処理部９１ｐｓの上面を被覆するように、ソース電極第１層９４ａを形成する。同様に、ドレイン側表面処理部９１ｐｄの上面を被覆するように、ドレイン電極第１層９５ａを形成する。

　ソース電極第１層９４ａおよびドレイン電極第１層９５ａは、それぞれ、ソース電極９４およびドレイン電極９５の密着層として機能する。ここでは、ソース電極第１層９４ａおよびドレイン電極第１層９５ａの材料として、Ｎｉを選択している。

　すなわち、Ｎｉを材料とする第１メッキ液９６ａを有機ＴＦＴ９に対して用いることにより、（ｉ）表面処理が行われたソース側表面処理部９１ｐｓの上面、および、（ｉｉ）表面処理が行われたドレイン側表面処理部９１ｐｄの上面に、第１メッキ液９６ａがそれぞれ付着する。このようにして、ソース電極第１層９４ａおよびドレイン電極第１層９５ａが形成される。

　なお、実施形態９における第１工程にて形成されたソース側表面処理部９１ｐｓおよびドレイン側表面処理部９１ｐｄは、金属との強い密着力を有している。すなわち、ソース側表面処理部９１ｐｓおよびドレイン側表面処理部９１ｐｄを、密着層としてのソース電極第１層９４ａおよびドレイン電極第１層９５ａの代替として、密着層として機能させることもできる。

　従って、実施形態９における第２工程を省略し、後述の第３工程において、ソース電極第２層９４ｂおよびドレイン電極第２層９５ｂを、それぞれ、密着層として機能するソース側表面処理部９１ｐｓおよびドレイン側表面処理部９１ｐｄの上面を被覆するように形成してもよい。

　　（実施形態９における第３工程：ソースドレイン電極第２層形成工程）
　図１８の（ｃ）は、（ｉ）ソース電極９４が備えるソース電極第２層９４ｂ、および、（ｉｉ）ドレイン電極９５が備えるドレイン電極第２層９５ｂを形成する工程（実施形態９における第３工程，工程（ｆ３））を示す図である。

　実施形態９における第３工程は、実施形態８における第２工程と同様の工程であり、公知の電気メッキ技術を用いて、ソース電極第２層９４ｂおよびドレイン電極第２層９５ｂがそれぞれ形成される。ここでは、ソース電極第２層９４ｂおよびドレイン電極第２層９５ｂの材料として、Ｃｕを選択している。

　すなわち、Ｃｕを材料とする第２メッキ液９６ｂを有機ＴＦＴ９に対して用いることにより、（ｉ）ソース電極第１層９４ａの上面、および、（ｉｉ）ドレイン電極第１層９５ａの上面に、第２メッキ液９６ｂがそれぞれ付着する。このようにして、ソース電極第２層９４ｂおよびドレイン電極第２層９５ｂが形成される。

　ソース電極第２層９４ｂおよびドレイン電極第２層９５ｂは、電極のコンタクト抵抗を低減させるために設けられた、ソース電極９４およびドレイン電極９５の補助的な導電層である。

　　（実施形態９における第４工程：ソースドレイン電極第３層形成工程）
　図１８の（ｄ）は、（ｉ）ソース電極９４が備えるソース電極第３層９４ｃ、および、（ｉｉ）ドレイン電極９５が備えるドレイン電極第３層９５ｃを形成する工程（実施形態９における第４工程，工程（ｇ３））を示す図である。

　実施形態９における第４工程は、実施形態８における第３工程と同様の工程であり、公知の電気メッキ技術を用いて、ソース電極第３層９４ｃおよびドレイン電極第３層９５ｃがそれぞれ形成される。ここでは、ソース電極第３層９４ｃおよびドレイン電極第３層９５ｃの材料として、Ａｕを選択している。

　すなわち、Ａｕを材料とする第３メッキ液９６ｃを有機ＴＦＴ９に対して用いることにより、（ｉ）ソース電極第２層９４ｂの上面、および、（ｉｉ）ドレイン電極第２層９５ｂの上面に、第３メッキ液９６ｃがそれぞれ付着する。このようにして、ソース電極第３層９４ｃおよびドレイン電極第３層９５ｃが形成される。

　ソース電極第３層９４ｃおよびドレイン電極第３層９５ｃは、有機半導体層１６との良好なコンタクトを取るために設けられた、ソース電極９４およびドレイン電極９５の主たる導電層である。

　　（実施形態９における第５工程：有機半導体層形成工程）
　図１８の（ｅ）は、第２ゲート絶縁層９２の表面の全体、ソース電極９４の表面の一部、およびドレイン電極９５の表面の一部を覆うように、第２ゲート絶縁層９２、ソース電極９４、およびドレイン電極９５の上面に、有機半導体層１６を形成する工程（実施形態９における第５工程）を示す図である。

　実施形態９における第５工程は、実施形態８における第４工程に相当する工程であり、実施形態８における第４工程と同様にして、すなわち、実施形態１における第７工程（工程（ｇ１））と同様にして、有機半導体層１６が形成され、本実施形態の有機ＴＦＴ９の製造が完了する。

　（有機ＴＦＴ９の効果）
　本実施形態の有機ＴＦＴ９では、メッキ法を用いて、（ｉ）ソース電極第１層９４ａと、ソース電極第２層９４ｂと、ソース電極第３層９４ｃとを備えたソース電極９４、および、（ｉｉ）ドレイン電極第１層９５ａと、ドレイン電極第２層９５ｂと、ドレイン電極第３層９５ｃとを備えたドレイン電極９５が、それぞれ形成されている。

　上述の実施形態８の有機ＴＦＴ８においても、（ｉ）ソース電極第２層８４ｂとソース電極第３層８４ｃ、および、（ｉｉ）ドレイン電極第２層８５ｂとドレイン電極第３層９５ｃは、メッキ法によって形成されている。しかし、実施形態８の有機ＴＦＴ８においては、密着層としてのソース電極第１層８４ａおよびドレイン電極第１層８５ａは、フォトリソグラフィを用いて形成されている。

　本実施形態の有機ＴＦＴ９では、密着層としてのソース電極第１層９４ａおよびドレイン電極第１層９５ａもまた、メッキ法を用いて形成されており、この点において実施形態８の有機ＴＦＴ８と異なっている。

　従って、本実施形態の有機ＴＦＴ９は、密着層としてのソース電極第１層９４ａおよびドレイン電極第１層９５ａを、多数の工程を要するフォトリソグラフィを用いることなく製造されるため、実施形態８の有機ＴＦＴ８に比べて、製造に要する時間およびコストをさらに低減することが可能である。

　〔変形例〕
　なお、有機ＴＦＴ９において、ソース電極９４およびドレイン電極９５が、それぞれ、密着層としてのソース電極第１層９４ａおよびドレイン電極第１層９５ａを含まず、かつ、補助的な導電層としてのソース電極第２層９４ｂおよびドレイン電極第２層９５ｂが、複数の層から形成される構成であってもよい。

　この場合、第２ゲート絶縁層９２は、ソース電極９４の最上層（すなわちソース電極第３層９４ｃ）以外の層の合計の厚み、およびドレイン電極の最上層（ドレイン電極第３層９５ｃ）以外の層の合計の厚みよりも厚く、かつ、ソース電極９４の全体の厚みおよび、ドレイン電極９５の全体の厚みよりも薄く形成されていればよい。

　また、有機ＴＦＴ９において、ソース電極９４およびドレイン電極９５におけるそれぞれの最上層（すなわちソース電極第３層９４ｃおよびドレイン電極第３層９５ｃ）は、第２ゲート絶縁層に設けられた開口部１９を介して、ソース電極９４およびドレイン電極９５のそれぞれの最上層以外の層に接続されている。

　上述の密着層としてのソース電極第１層９４ａおよびドレイン電極第１層９５ａを含まず、かつ、補助的な導電層としてのソース電極第２層９４ｂおよびドレイン電極第２層９５ｂが、複数の層から形成される構成においても、同様の構成を設けることにより、同様の効果を奏することができる。

　〔まとめ〕
　本発明の態様１に係る半導体素子（有機ＴＦＴ１）は、ゲート電極（１３）と、上記ゲート電極を覆う第１ゲート絶縁層（１１）と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極（１４）およびドレイン電極（１５）と、上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に形成された第２ゲート絶縁層（１２）と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に形成され、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層（１６）と、を有し、上記ソース電極およびゲート電極は、複数の層からなり、上記ソース電極およびドレイン電極のそれぞれの最上層は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の材料よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料からなり、上記ソース電極およびドレイン電極は、それぞれの最上層の上面および側面で上記半導体層と直接接触し、上記ソース電極およびドレイン電極の最上層以外の層と上記半導体層との間には、上記第２ゲート絶縁層、並びに、上記ソース電極およびドレイン電極の最上層のうち少なくとも１つが介在していることを特徴としている。

　上述したようなボトムゲート・ボトムコンタクト構造を有する半導体素子では、ソース電極とドレイン電極との間に位置する、半導体層とゲート絶縁層との界面部分を電流が流れる。

　このため、ソース電極およびドレイン電極を複数の層で形成する場合、半導体層とゲート絶縁層との界面部分のソース電極およびドレイン電極に、半導体層と良好なコンタクトを取ることができない層が存在すると、コンタクト抵抗が増加し、半導体素子の特性が低下する。

　ソース電極およびドレイン電極のコンタクト抵抗は、該ソース電極およびドレイン電極に、半導体層の材料の仕事関数との差が大きな材料を使用するほど大きくなる。このため、ソース電極およびドレイン電極の材料としては、半導体層の材料の仕事関数との差が小さいほど好ましい。そのような材料としては、一般的には、例えば金が挙げられる。しかしながら、そのような材料は高価である。

　また、ソース電極およびドレイン電極とゲート絶縁層との密着力を向上させるためには、ゲート絶縁層との密着層となる、ゲート電極との密着性（濡れ性）が高い層を設けることが望ましい。しかしながら、このような密着層は、半導体層と良好なコンタクトを取ることができない。このため、ソース電極およびドレイン電極は、半導体層とコンタクトをとるための層以外に、該層よりもゲート電極との密着性（濡れ性）が高い層を、ゲート電極との密着層として備えていることが好ましい。

　上述した半導体素子では、第２ゲート絶縁膜が、ゲート絶縁膜の一部として機能する。そして、ソース電極とドレイン電極とで挟まれた領域における、ソース電極およびドレイン電極の最上層以外の層と半導体層との間には、第２ゲート絶縁層、並びに、ソース電極およびドレイン電極の最上層のうち少なくとも１つが介在している。

　このため、半導体層は、ソース電極およびドレイン電極のそれぞれの最上層以外の層とは、直接接触していない。このため、上記の構成によれば、半導体層と、自身の仕事関数の値とより異なる仕事関数の値を有するソース電極およびドレイン電極のそれぞれの最上層以外の層との間における、電気的なコンタクトが抑制される。

　一方、半導体層は、ソース電極およびドレイン電極のそれぞれの最上層と直接接触している。よって、半導体層は、自身の仕事関数の値とより近い仕事関数の値を有するソース電極およびドレイン電極のそれぞれの最上層と、電気的に良好なコンタクトを取ることができる。

　また、半導体層は、ソース電極およびドレイン電極のそれぞれの最上層以外の層とは、直接接触していない。よって、半導体層と、自身の仕事関数の値とより異なる仕事関数の値を有するソース電極およびドレイン電極のそれぞれの最上層以外の層との間における、電気的なコンタクトが生じることを抑制することができる。

　それゆえ、上記の構成によれば、ソース電極およびドレイン電極が複数の層からなるボトムゲート構造の半導体素子の特性の低下を抑制することができる。

　また、本発明の態様２に係る半導体素子は、上記態様１において、上記ソース電極およびゲート電極は、それぞれ、上記第１ゲート絶縁層との密着層（例えば、ソース電極第１層１４ａおよびドレイン電極第１層１５ａ）を含み、上記第２ゲート絶縁層は、少なくとも上記密着層の厚み（例えば、ｄ１）よりも厚く、かつ、上記ソース電極の全体の厚みおよび上記ドレイン電極の全体の厚み（例えば、ｄ１＋ｄ２）よりも薄く形成されている構成であってもよい。

　上記の構成によれば、ソース電極とドレイン電極とで挟まれた領域における、ソース電極およびドレイン電極の少なくとも最上層の側面の一部は、第２ゲート絶縁層で被覆されておらず、上記領域における密着層の側面は、半導体層と直接接触しないよう、第２ゲート絶縁層で被覆されている。

　このため、第２ゲート絶縁層によって、半導体層と、ソース電極およびドレイン電極の密着層とにおける、電気的なコンタクトが生じることを抑制することができるとともに、ソース電極およびドレイン電極のそれぞれの最上層と半導体層との間で、電気的に良好なコンタクトを取ることができる。

　それゆえ、密着層を含んだボトムゲート構造の半導体素子において、特性の低下を抑制することができる。

　また、本発明の態様３に係る半導体素子は、上記態様１または２において、上記第２ゲート絶縁層は、上記ソース電極の最上層以外の層の合計の厚みおよび上記ドレイン電極の最上層以外の層の合計の厚みよりも厚く、かつ、上記ソース電極の全体の厚みおよび上記ドレイン電極の全体の厚みよりも薄く形成されている構成であってもよい。

　上記の構成によれば、ソース電極とドレイン電極とで挟まれた領域における、ソース電極およびドレイン電極の最上層の側面は、第２ゲート絶縁層で被覆されておらず、上記領域におけるソース電極およびゲート電極の最上層以外の層の側面は、半導体層と直接接触しないよう、第２ゲート絶縁層で被覆されている。

　このため、第２ゲート絶縁層によって、半導体層と、ソース電極およびゲート電極の最上層以外の層とにおける、電気的なコンタクトが生じることを抑制することができるとともに、ソース電極およびドレイン電極のそれぞれの最上層と半導体層との間で、電気的に良好なコンタクトを取ることができる。

　また、本発明の態様４に係る半導体素子は、上記態様１において、上記ソース電極およびゲート電極は、それぞれ、上記第１ゲート絶縁層との密着層（例えば、ソース電極第１層１４ａおよびドレイン電極第１層１５ａ）と最上層（例えば、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂ）との２層からなり、上記第２ゲート絶縁層は、上記ソース電極とドレイン電極とで挟まれた領域における上記ソース電極の密着層の側面（例えば、ソース電極第１層側面１４ａＳ）を覆うソース側第２ゲート絶縁層（５２ａ）と、上記ソース電極とドレイン電極とで挟まれた領域における上記ドレイン電極の密着層の側面（例えば、ドレイン電極第１層側面１５ａＳ）を覆うドレイン側第２ゲート絶縁層（５２ｂ）とを備え、上記ソース側第２ゲート絶縁層とドレイン側第２ゲート絶縁層とは互いに離間して設けられている構成であってもよい。

　上記の構成によれば、ソース側第２ゲート絶縁層およびドレイン側第２ゲート絶縁層第２ゲート絶縁層によって、半導体層と密着層とにおける、電気的なコンタクトが生じることを抑制することができるとともに、ソース電極およびドレイン電極のそれぞれの最上層と半導体層との間で、電気的に良好なコンタクトを取ることができる。

　しかも、上記の構成によれば、ソース側第２ゲート絶縁層とドレイン側第２ゲート絶縁層とが接触していない部分、例えば、ソース電極とドレイン電極とで挟まれた領域における中央部分は、ゲート絶縁層として、均一な第１ゲート絶縁層のみが存在している。このため、ソース電極とドレイン電極とで挟まれた領域全体に第２ゲート絶縁層を形成した場合と比べて、半導体素子の特性の分布や変動を低減することができる。

　また、本発明の態様５に係る半導体素子は、上記態様１または２において、上記第２ゲート絶縁層は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層における、上記ソース電極およびドレイン電極におけるそれぞれの最上層と接触していない表面全体を覆っている構成であってもよい。

　上記の構成によれば、ソース電極およびドレイン電極のそれぞれの最上層が、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層と連結部（例えば第２ゲート絶縁層の開口部（１９）内に形成されたソース電極第２層１４ｂおよびドレイン電極第２層１５ｂ）により部分的に接触している構成であった場合でも、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層は、上記ソース電極およびドレイン電極におけるそれぞれの最上層と接触していない表面全体が、第２ゲート絶縁層で覆われている。また、上記の構成によれば、第２ゲート絶縁層は、ソース電極とドレイン電極とで挟まれた領域とは反対側のソース電極およびドレイン電極のそれぞれの最上層以外の層の側面も覆っている。

　従って、上記の構成によれば、第２ゲート絶縁層によって、半導体層と、ソース電極およびゲート電極の最上層以外の層とにおける、電気的なコンタクトが生じることを抑制することができるとともに、ソース電極およびドレイン電極のそれぞれの最上層と半導体層との間で、電気的に良好なコンタクトを取ることができる。

　また、上記の構成は、インクジェット法を使用しなくても、例えばフォトリソグラフィによって容易に実現することができる。

　また、本発明の態様６に係る半導体素子は、上記態様５において、上記第２ゲート絶縁層は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の一部を覆っているとともに、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層に面する開口部（１９）を有しており、上記ソース電極およびドレイン電極におけるそれぞれの最上層は、上記第２ゲート絶縁層に設けられた開口部を介して、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層（例えば、ソース電極第１層１４ａおよびドレイン電極第１層１５ａ）に接続されている構成であってよい。

　上記構成は、フォトリソグラフィによるパターン形成を用いた第２ゲート絶縁層の形成を可能とする。したがって、上記の構成によれば、第２ゲート絶縁膜の膜厚や形状を正確に制御することが可能となり、半導体素子の特性の分布や変動を低減することが可能となる。

　また、上記の構成によれば、第２ゲート絶縁層に開口部を設けることによって、複数の層を有するソース電極およびドレイン電極を容易に形成することができる。

　また、本発明の態様７に係る半導体素子は、上記態様６において、上記ソース電極およびドレイン電極のそれぞれの最上層（例えば、ソース電極第２層１４ｂおよびドレイン電極第２層１５ｂ）における互いに対向する側の端部は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層（例えば、ソース電極第１層１４ａおよびドレイン電極第１層１５ａ）における互いに対向する側の端部よりも、上記ソース電極とドレイン電極とで挟まれた領域の内側に突出して形成されている構成であってもよい。

　従って、ソース電極およびドレイン電極のそれぞれの最上層と最上層以外の層とでフォトリソグラフィのアライメントずれがあった場合でも、ソース電極とドレイン電極とで挟まれた領域のより内側に位置する、ソース電極およびドレイン電極のそれぞれの最上層における互いに対向する側の端部の間の領域において、半導体層のチャネルが形成される。そして、上述の同じ領域に対して、チャネルを制御するためのゲート電極からのゲート電圧が与えられる。

　それゆえ、ソース電極およびドレイン電極のそれぞれの最上層と最上層以外の層とでフォトリソグラフィのアライメントずれがあった場合でも、半導体層のチャネルの制御性を向上させ、半導体素子の特性の低下を抑制することができる。

　また、本発明の態様８に係る半導体素子は、上記態様５において、上記第２ゲート絶縁層は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の合計の厚みよりも薄く形成されており、かつ、開口部を有し、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層における上記ソース電極およびドレイン電極のそれぞれの最上層に隣接する層は、上記第２ゲート絶縁層の開口部から一部突出して形成されており、上記ソース電極およびドレイン電極のそれぞれの最上層は、上記ソース電極およびドレイン電極のそれぞれの最上層に隣接する層における、上記第２ゲート絶縁層から突出している部分を被覆している構成であってもよい。

　また、上記の構成によれば、上記ソース電極およびドレイン電極のそれぞれの最上層に隣接する層における、上記第２ゲート絶縁層から突出している部分を、上記ソース電極およびドレイン電極のそれぞれの最上層で被覆するだけで、ソース電極とドレイン電極とで挟まれた領域における、ソース電極およびドレイン電極の最上層以外の層と半導体層との間に、第２ゲート絶縁層、並びに、ソース電極およびドレイン電極の最上層を、容易に介在させることができる。また、上記の構成によれば、ソース電極およびドレイン電極の最上層だけが第２ゲート絶縁層から露出した状態を、容易に作り出すことができる。

　また、本発明の態様９に係る半導体素子は、上記態様８において、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層における、少なくとも上記ソース電極およびドレイン電極のそれぞれの最上層に隣接する層は無電解メッキ層である構成であってもよい。

　上記の構成によれば、半導体素子において、少なくともソース電極およびドレイン電極のそれぞれの最上層に隣接する層を、無電解メッキによって形成することができ、ソース電極およびドレイン電極の製作を簡略化することができる。

　また、本発明の態様１０に係る半導体素子は、上記態様９において、上記第１ゲート絶縁層における上記ソース電極およびドレイン電極との接触表面に、無電解メッキの触媒が選択的に付着されている構成であってもよい。

　例えば、第１ゲート絶縁層はポリイミドからなり、第１ゲート絶縁層における上記ソース電極およびドレイン電極との接触表面には、無電解メッキの触媒であるパラジウムが付着した空孔部が選択的に形成されている構成であってもよい。

　上記の構成によれば、上記開口部内に、無電解メッキのみで、ソース電極およびドレイン電極のそれぞれの最上層以外の層を形成することができる。このため、半導体素子の製造にかかるコストを削減することができる。

　しかも、上記の構成によれば、第１ゲート絶縁層におけるソース電極およびドレイン電極との接触表面が、ソース電極およびドレイン電極との密着層として機能するので、第１ゲート絶縁層とソース電極およびドレイン電極との密着性を高めるために、必ずしもソース電極およびドレイン電極側に第１ゲート絶縁層との密着層を形成しなくてもよいというメリットもある。

　また、本発明の態様１１に係る半導体素子は、上記態様５、８～１０のいずれか１項において、上記ソース電極およびゲート電極は、それぞれ３層からなり、上記ソース電極およびドレイン電極のそれぞれの中間層（上記ソース電極およびドレイン電極のそれぞれの最上層に隣接する層である中間層）は、上記ソース電極およびドレイン電極の最下層の材料よりも上記半導体層の材料の仕事関数との差が小さく、かつ、上記ソース電極およびドレイン電極の最上層の材料よりも上記半導体層の材料の仕事関数との差が大きい仕事関数を有する材料からなる構成であってもよい。

　上記の構成によれば、中間層を含んだ３層から成るソース電極およびドレイン電極を備えた半導体素子においても、特性の低下を抑制することができる。

　一般的に上記最上層に用いられる金等の金属は非常に高価であり、その使用量を減らすことが望ましい。上記の構成によれば、上記最上層に使用される材料の使用量を削減することができるとともに、上記中間層により、ソース電極およびドレイン電極のコンタクト抵抗を低減させることができる。

　また、本発明の態様１２に係る半導体素子は、上記態様１～１１のいずれか１つにおいて、上記第２ゲート絶縁層の誘電率の値（ε_２）は、上記第１ゲート絶縁層の誘電率の値（ε_１）よりも小さい構成であってもよい。

　上記の構成によれば、半導体素子の特性を向上させることができる。また、第１ゲート絶縁層の誘電率の値を第２ゲート絶縁層の誘電率の値よりも高くすることで、第１ゲート
絶縁層の誘電率の値が第２ゲート絶縁層の誘電率の値よりも低い場合と比べて、同じ容量が得られる膜厚を厚くすることができる。この結果、リーク電流や半導体素子の耐圧を改善することができる。

　また、本発明の態様１３に係る半導体素子は、上記態様１～１２のいずれか１つにおいて、上記第１ゲート絶縁層と第２ゲート絶縁層とは、互いに異なる表面エネルギーを有している構成であってもよい。

　例えば、第２ゲート絶縁層の表面エネルギーの値を、第１ゲート絶縁層の表面エネルギーの値よりも大きくすることにより、半導体素子の製作精度を向上させることが可能である。他方、第２ゲート絶縁層の表面エネルギーの値を、第１ゲート絶縁層の表面エネルギーの値よりも小さくすることにより、半導体素子の特性を向上させることができる。

　また、本発明の態様１４に係る半導体素子は、上記態様１３において、上記第２ゲート絶縁層の表面エネルギーの値（ＥＳ２）は、上記第１ゲート絶縁層の表面エネルギーの値（ＥＳ１）よりも大きい構成であってもよい。

　上記の構成によれば、上述したように、半導体素子の製作精度を向上させることができる。

　また、本発明の態様１５に係る半導体素子は、上記態様１３において、上記第２ゲート絶縁層の表面エネルギーの値は、上記第１ゲート絶縁層の表面エネルギーの値よりも小さい構成であってもよい。

　上記の構成によれば、上述したように、半導体素子の特性を向上させることができる。

　また、本発明の態様１６に係る半導体素子は、上記態様１～１５のいずれか１つにおいて、上記半導体層は有機半導体層である構成であってもよい。

　上述した構成は、上記半導体が有機半導体である場合に特に好適である。

　また、本発明の態様１７に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極を形成するソース電極・ドレイン電極形成工程と、上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に、第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記ソース電極・ドレイン電極形成工程では、上記ソース電極およびドレイン電極をそれぞれ複数の層で形成するとともに、上記ソース電極およびドレイン電極のそれぞれの最上層に、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の材料よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用し、かつ、上記第２ゲート絶縁層形成工程では、上記第１ゲート絶縁層上における、上記ソース電極とドレイン電極とで挟まれた領域に、上記第２ゲート絶縁層を、上記ソース電極の最上層以外の層の合計の厚みおよび上記ドレイン電極の最上層以外の層の合計の厚みよりも厚く、かつ、上記ソース電極の全体の厚みおよび上記ドレイン電極の全体の厚みよりも薄く形成することを特徴としている。

　上記の構成によれば、半導体層と、ソース電極およびドレイン電極のそれぞれの最上層以外の層とにおける、電気的なコンタクトが生じることを抑制することができるとともに、ソース電極およびドレイン電極のそれぞれの最上層と半導体層との間で、電気的に良好なコンタクトを取ることができる半導体素子を製造することができる。

　また、本発明の態様１８に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極をそれぞれ２層で形成するソース電極・ドレイン電極形成工程と、上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に、第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記ソース電極・ドレイン電極形成工程は、上記第１ゲート絶縁層上に、上記第１ゲート絶縁層との密着層であるソース電極第１層およびドレイン電極第１層を形成する工程と、上記ソース電極第１層およびドレイン電極第１層上に、上記ソース電極第１層およびドレイン電極第１層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料からなるソース電極第２層およびドレイン電極第２層を形成する工程とを有し、上記第２ゲート絶縁層形成工程は、上記ソース電極とドレイン電極とで挟まれた領域における上記ソース電極第１層の側面を覆うソース側第２ゲート絶縁層を形成するソース側第２ゲート絶縁層形成工程と、上記ソース電極とドレイン電極とで挟まれた領域における上記ドレイン電極第１層の側面を覆うドレイン側第２ゲート絶縁層を形成するドレイン側第２ゲート絶縁層形成工程とを有するとともに、上記ソース側第２ゲート絶縁層形成工程およびドレイン側第２ゲート絶縁層形成工程では、上記ソース側第２ゲート絶縁層とドレイン側第２ゲート絶縁層とが互いに離間し、かつ、上記ソース電極とドレイン電極とで挟まれた領域における、上記ソース電極第２層の側面の少なくとも一部およびドレイン電極第２層の側面の少なくとも一部がそれぞれ露出するように上記ソース側第２ゲート絶縁層およびドレイン側第２ゲート絶縁層を形成することを特徴としている。

　上記の構成によれば、半導体層と、ソース電極第１層およびドレイン電極第１層とにおける、電気的なコンタクトが生じることを抑制することができるとともに、ソース電極第２層およびドレイン電極第２層と半導体層との間で、電気的に良好なコンタクトを取ることができる半導体素子を製造することができる。

　しかも、上記の方法によれば、ソース側第２ゲート絶縁層とドレイン側第２ゲート絶縁層とが接触していない部分、例えば、ソース電極とドレイン電極とで挟まれた領域における中央部分に、ゲート絶縁層として、均一な第１ゲート絶縁層のみが存在している半導体素子を製造することができる。このため、ソース電極とドレイン電極とで挟まれた領域全体に第２ゲート絶縁層を形成した場合と比べて、半導体素子の特性の分布や変動を低減することができる半導体素子を提供することができる。

　また、本発明の態様１９に係る半導体素子の製造方法は、上記態様１７または１８において、上記第２ゲート絶縁層形成工程では、上記第２ゲート絶縁層をインクジェット法により形成する構成であってもよい。

　上記の構成によれば、必要な部分にのみ第２ゲート絶縁層を形成することができる。

　また、本発明の態様２０に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極第１層およびドレイン電極第１層を形成するソース電極第１層・ドレイン電極第１層形成工程と、上記第１ゲート絶縁層、ソース電極第１層、およびドレイン電極第１層上に、上記ソース電極第１層および上記ドレイン電極第１層の上面の少なくとも一部をそれぞれ露出させる開口部を有する第２ゲート絶縁層をパターン形成する第２ゲート絶縁層形成工程と、上記第２ゲート絶縁層上に、上記開口部のうち上記ソース電極第１層を露出させる開口部を介して上記ソース電極第１層に接続し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層およびソース電極第１層を介して上記ゲート電極の一部に重畳するソース電極第２層をパターン形成するとともに、上記第２ゲート絶縁層上に、上記開口部のうち上記ドレイン電極第１層を露出させる開口部を介して、上記ドレイン電極第１層に接続し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層およびドレイン電極第１層を介して上記ゲート電極の一部に重畳するドレイン電極第２層をパターン形成するソース電極第２層・ドレイン電極第２層形成工程と、上記ソース電極第２層およびドレイン電極第２層間、並びに、上記ソース電極第２層およびドレイン電極第２層上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極第１層、ソース電極第２層、ドレイン電極第１層、およびドレイン電極第２層を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記ソース電極第２層・ドレイン電極第２層形成工程では、上記ソース電極第２層およびドレイン電極第２層に、上記ソース電極第１層およびドレイン電極第１層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用することを特徴としている。

　また、上記の構成によれば、フォトリソグラフィによるパターン形成を用いて第２ゲート絶縁層を形成することができる。したがって、上記の構成によれば、第２ゲート絶縁膜の膜厚や形状を正確に制御することができ、得られる半導体素子の特性の分布や変動を低減することができる。

　また、本発明の態様２１に係る半導体素子の製造方法は、上記態様２０において、上記ソース電極第２層・ドレイン電極第２層形成工程では、上記ソース電極第２層およびドレイン電極第２層を、上記ソース電極第２層およびドレイン電極第２層における互いに対向する側の端部が、上記ソース電極第１層およびドレイン電極第１層における互いに対向する側の端部よりも、上記ソース電極第１層およびソース電極第２層からなるソース電極と、上記ドレイン電極第１層およびドレイン電極第２層からなるドレイン電極とで挟まれた領域の内側に突出するように形成する構成であってもよい。

　上記の構成によれば、ソース電極およびドレイン電極のそれぞれの最上層と最上層以外の層とでフォトリソグラフィのアライメントずれがあった場合でも、ソース電極とドレイン電極とで挟まれた領域のより内側に位置する、ソース電極およびドレイン電極のそれぞれの最上層における互いに対向する側の端部の間の領域において、半導体層のチャネルが形成される。そして、上述の同じ領域に対して、チャネルを制御するためのゲート電極からのゲート電圧が与えられる。

　それゆえ、上記の構成によれば、ソース電極およびドレイン電極のそれぞれの最上層と最上層以外の層とでフォトリソグラフィのアライメントずれがあった場合でも、半導体層のチャネルの制御性を向上させ、半導体素子の特性の低下を抑制することができる半導体素子を提供することができる。

　また、本発明の態様２２に係る半導体素子の製造方法は、ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳する領域に、上記第１ゲート絶縁層を露出させる開口部を有する第２ゲート絶縁層をパターン形成する第２ゲート絶縁層形成工程と、上記開口部内に、無電解メッキにより、ソース電極およびドレイン電極の一部として用いられるメッキ層（例えば、ソース電極第１層９４ａおよびドレイン電極第１層９５ａ）を、その一部が上記開口部から突出するように形成する開口部内メッキ層形成工程と、上記第２ゲート絶縁層上に、ソース電極およびドレイン電極の最上層として、上記開口部内メッキ層形成工程で形成したメッキ層における上記開口部から突出する部分を被覆し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳する表面メッキ層（例えば、ソース電極第３層９４ｃおよびドレイン電極第３層９５ｃ）を形成する表面メッキ層形成工程と、上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、上記表面メッキ層形成工程では、上記表面メッキ層に、上記開口部内メッキ層形成工程で形成したメッキ層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用することを特徴としている。

　しかも、上記の構成によれば、無電解メッキにより、ソース電極およびドレイン電極の一部として用いられる開口部内メッキ層（例えば、ソース電極第１層９４ａおよびドレイン電極第１層９５ａ）および表面メッキ層を形成するので、ソース電極およびドレイン電極の製作を簡略化することができるとともに、半導体素子の製造にかかるコストを削減することができる。

　また、本発明の態様２３に係る半導体素子の製造方法は、上記態様２２において、上記第２ゲート絶縁層形成工程の前に、上記第１ゲート絶縁層上に、上記ソース電極およびドレイン電極の一部として用いられる、上記第１ゲート絶縁層との密着層を、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するように形成する密着層形成工程をさらに有し、上記第２ゲート絶縁層形成工程では、上記第２ゲート絶縁層を、上記開口部において上記密着層の上面の一部が露出するようにパターン形成し、上記開口部内メッキ層形成工程では、上記開口部から露出している密着層上に、上記メッキ層を形成するとともに、上記密着層形成工程では、上記密着層に、上記開口部内メッキ層形成工程で形成したメッキ層よりも上記半導体層の材料の仕事関数との差が大きい仕事関数を有する材料を使用する構成であってもよい。

　上記の構成によれば、３層から成るソース電極およびドレイン電極を備え、かつ、特性の低下が抑制された半導体素子を製造することができる。

　また、本発明の態様２４に係る半導体素子の製造方法は、上記態様２２において、上記開口部内メッキ層形成工程の前に、上記開口部内の第１ゲート絶縁層の表面に、無電解メッキの触媒を付着させる工程を有している構成であってもよい。

　上記の構成によれば、上記開口部内に、無電解メッキのみで上記開口部内メッキ層および表面メッキ層を形成することができる。このため、半導体素子の製造にかかるコストを削減することができる。

　また、本発明の態様２５に係る半導体素子の製造方法は、上記態様２４において、上記開口部内メッキ層形成工程は、上記開口部内に、無電解メッキにより、上記第１ゲート絶縁層との密着層として用いられる第１メッキ層（例えば、ソース電極第１層９４ａおよびドレイン電極第１層９５ａ）を、上記第２ゲート絶縁層の厚みよりも薄く形成する第１メッキ層形成工程と、上記第１メッキ層上に、無電解メッキにより、上記第１メッキ層よりも上記半導体層の材料の仕事関数との差が大きい仕事関数を有する材料からなる第２メッキ層（例えば、ソース電極第２層９４ｂおよびドレイン電極第２層９５ｂ）を、該第２メッキ層の一部が上記開口部から突出するように形成する第２メッキ層形成工程とを有していることが好ましい。

　上述の半導体素子の製造方法により、本発明の一態様に係る半導体素子を製造することができる。

　上記の構成によれば、３層から成るソース電極およびドレイン電極を備え、かつ、特性の低下が抑制された半導体素子を製造することができるとともに、３層から成るソース電極およびドレイン電極を、無電解メッキのみで形成することができる。

　また、本発明の態様２６に係る半導体素子の製造方法は、上記態様１７～２５のいずれか１つにおいて、上記半導体層形成工程では、上記半導体層をインクジェット法により形成する構成であってもよい。

　また、本発明の態様２７に係る半導体素子の製造方法は、上記態様１７～２５のいずれか１つにおいて、上記半導体層形成工程では、上記半導体をスピンコート法により形成する構成であってもよい。

　また、本発明の態様２８に係る半導体素子の製造方法は、上記態様１７～２７のいずれか１つにおいて、上記第２ゲート絶縁層形成工程では、上記第２ゲート絶縁層の材料に、上記第１ゲート絶縁層の誘電率の値よりも小さい誘電率を有する材料を使用する構成であってもよい。

　上記の構成によれば、得られる半導体素子の特性を向上させることができる。また、第１ゲート絶縁層の誘電率の値を第２ゲート絶縁層の誘電率の値よりも高くすることで、第１ゲート絶縁層の誘電率の値が第２ゲート絶縁層の誘電率の値よりも低い場合と比べて、同じ容量が得られる膜厚を厚くすることができる。この結果、リーク電流や半導体素子の耐圧を改善することができる。

　また、本発明の態様２９に係る半導体素子の製造方法は、上記態様２６において、上記第２ゲート絶縁層形成工程では、上記第２ゲート絶縁層の材料に、上記第１ゲート絶縁層の表面エネルギーの値よりも大きい表面エネルギーを有する材料を使用する構成であってもよい。

　上記の構成によれば、半導体素子の製作精度を向上させることができる。

　また、本発明の態様３０に係る半導体素子の製造方法は、上記態様２７において、上記第２ゲート絶縁層形成工程では、上記第２ゲート絶縁層の材料に、上記第１ゲート絶縁層の表面エネルギーの値よりも小さい表面エネルギーを有する材料を使用する構成であってもよい。

　上記の構成によれば、得られる半導体素子の特性を向上させることができる。

　また、本発明の態様３１に係る半導体素子の製造方法は、上記態様２６において、上記半導体層形成工程の前に、上記第２ゲート絶縁層形成工程で得られた第２ゲート絶縁層に、該第２ゲート絶縁層の表面エネルギーを上記第１ゲート絶縁層の表面エネルギーの値よりも大きくするための表面処理を施す表面処理工程をさらに含む構成であってもよい。

　また、本発明の態様３２に係る半導体素子の製造方法は、上記態様２７において、上記第１ゲート絶縁層形成工程と上記第２ゲート絶縁層形成工程との間に、上記第１ゲート絶縁層形成工程で得られた第１ゲート絶縁層に、該第１ゲート絶縁層の表面エネルギーを上記第２ゲート絶縁層の表面エネルギーの値よりも大きくするための表面処理を施す表面処理工程をさらに含む構成であってもよい。

　また、本発明の態様３３に係る半導体素子の製造方法は、上記態様３１または３２において、上記表面処理は、紫外光照射である構成であってもよい。

　また、本発明の態様３４に係る半導体素子の製造方法は、上記態様３１または３２において、上記表面処理は、シランカップリング剤の単分子膜の塗布である構成であってもよい。

　〔付記事項〕
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

　なお、本発明は、以下のようにも表現できる。

　すなわち、本発明の半導体素子は、有機半導体層を用いた素子であって、ソースドレイン電極は、２層以上の層から構成されており、ゲート絶縁膜は、基板の大部分を占める第１の絶縁膜と、少なくともトランジスタのチャネル領域に形成されている第２の絶縁膜とから構成されており、第２の絶縁膜は、有機半導体層と良好なコンタクトが形成できるソースドレイン電極の最上面層以外の電極表面を有機半導体層に接しないように覆っている。

　また、本発明の半導体素子において、第２の絶縁膜は、第１の絶縁膜と接する第１のソースドレイン電極（密着層）の膜厚よりも厚く、ソースドレイン電極の全膜厚よりも薄い。

　また、本発明の半導体素子において、第２の絶縁膜は、第１の絶縁膜よりも小さな誘電率を有している。

　また、本発明の半導体素子において、第１の絶縁膜と第２の絶縁膜とでは、表面エネルギーが異なっている。

　また、本発明の半導体素子において、第１の絶縁膜は、無電解メッキが可能な材料もしくは表面処理が施されており、第２の絶縁膜は無電解メッキがされない材料もしくは表面処理が施されており、ソースドレイン電極は、第２の絶縁膜のパターンが形成された後に、少なくとも第１層が無電解メッキによって形成される。

　本発明は、半導体素子、および半導体素子の製造方法に利用することができる。

　１，２，３，４，５，６，７，８，９　有機ＴＦＴ（半導体素子）
　１０　基板
　１１，２１，３１，４１，８１，９１　第１ゲート絶縁層
　１２，２２，３２，４２，５２，６２，７２，８２，９２　第２ゲート絶縁層
　１３　ゲート電極
　１４，６４，７４，８４，９４　ソース電極
　１４ａ，６４ａ，７４ａ，８４ａ，９４ａ　ソース電極第１層
　１４ａＳ，６４ａＳ，７４ａＳ　ソース電極第１層側面
　１４ｂ，６４ｂ，７４ｂ　ソース電極第２層
　１４ｂＳ，６４ｂＳ，７４ｂＳ　ソース電極第２層側面
　１５，６５，７５，８５，９５　ドレイン電極
　１５ａ，６５ａ，７５ａ，８５ａ，９５ａ　ドレイン電極第１層
　１５ａＳ，６５ａＳ，７５ａＳ　ドレイン電極第１層側面
　１５ｂ，６５ｂ，７５ｂ　ドレイン電極第２層
　１５ｂＳ，６５ｂＳ，７５ｂＳ　ドレイン電極第２層側面
　１６　有機半導体層（半導体層）
　１７　ゲート電極層母材
　１８　ソースドレイン電極層母材
　１８ａ　ソースドレイン電極第１層母材
　１８ｂ　ソースドレイン電極第２層母材
　１９　開口部
　５２ａ　ソース側第２ゲート絶縁層
　５２ｂ　ドレイン側第２ゲート絶縁層
　８４ｂ　ソース電極第２層（ソース電極中間層）
　８４ｃ　ソース電極第３層（ソース電極第２層）
　８５ｂ　ドレイン電極第２層（ドレイン電極中間層）
　８５ｃ　ドレイン電極第３層（ドレイン電極第２層）
　９４ａ　ソース電極第１層（メッキ層，開口部内メッキ層，第１メッキ層）
　９４ｂ　ソース電極第２層（第２メッキ層）
　９４ｃ　ソース電極第３層（表面メッキ層）
　９５ａ　ドレイン電極第１層（メッキ層，開口部内メッキ層，第１メッキ層）
　９５ｂ　ドレイン電極第２層（第２メッキ層）
　９５ｃ　ドレイン電極第３層（表面メッキ層）
　９１ｐ　表面処理部（空孔部）
　ｄ　寸法（第２ゲート絶縁層の厚さを示す寸法）
　ｄ１　寸法（ソース電極第１層およびドレイン電極第１層の厚さを示す寸法）
　ｄ２　寸法（ソース電極第２層およびドレイン電極第２層の厚さを示す寸法）
　ＳＤ１　寸法　（ソース電極第１層側面とドレイン電極第１層側面との間の水平方向の距離を示す寸法）
　ＳＤ２　寸法　（ソース電極第２層側面とドレイン電極第２層側面との間の水平方向の距離を示す寸法）
　ε_１　誘電率（第１ゲート絶縁層の誘電率）
　ε_２　誘電率（第２ゲート絶縁層の誘電率）
　ＥＳ１　表面エネルギー（第１ゲート絶縁層の表面エネルギー）
　ＥＳ２　表面エネルギー（第２ゲート絶縁層の表面エネルギー）

Claims

　ゲート電極と、
　上記ゲート電極を覆う第１ゲート絶縁層と、
　上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極と、
　上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に形成された第２ゲート絶縁層と、
　上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に形成され、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層と、を有し、
　上記ソース電極およびゲート電極は、複数の層からなり、
　上記ソース電極およびドレイン電極のそれぞれの最上層は、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の材料よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料からなり、
　上記ソース電極およびドレイン電極は、それぞれの最上層の上面および側面で上記半導体層と直接接触し、上記ソース電極およびドレイン電極の最上層以外の層と上記半導体層との間には、上記第２ゲート絶縁層、並びに、上記ソース電極およびドレイン電極の最上層のうち少なくとも１つが介在していることを特徴とする半導体素子。
　ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
　上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極を形成するソース電極・ドレイン電極形成工程と、
　上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に、第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、
　上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、
　上記ソース電極・ドレイン電極形成工程では、上記ソース電極およびドレイン電極をそれぞれ複数の層で形成するとともに、上記ソース電極およびドレイン電極のそれぞれの最上層に、上記ソース電極およびドレイン電極のそれぞれの最上層以外の層の材料よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用し、かつ、
　上記第２ゲート絶縁層形成工程では、上記第１ゲート絶縁層上における、上記ソース電極とドレイン電極とで挟まれた領域に、上記第２ゲート絶縁層を、上記ソース電極の最上層以外の層の合計の厚みおよび上記ドレイン電極の最上層以外の層の合計の厚みよりも厚く、かつ、上記ソース電極の全体の厚みおよび上記ドレイン電極の全体の厚みよりも薄く形成することを特徴とする半導体素子の製造方法。
　ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
　上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極およびドレイン電極をそれぞれ２層で形成するソース電極・ドレイン電極形成工程と、
　上記第１ゲート絶縁層上における、少なくとも、上記ソース電極とドレイン電極とで挟まれた領域に、第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、
　上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、
　上記ソース電極・ドレイン電極形成工程は、
　上記第１ゲート絶縁層上に、上記第１ゲート絶縁層との密着層であるソース電極第１層およびドレイン電極第１層を形成する工程と、
　上記ソース電極第１層およびドレイン電極第１層上に、上記ソース電極第１層およびドレイン電極第１層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料からなるソース電極第２層およびドレイン電極第２層を形成する工程とを有し、
　上記第２ゲート絶縁層形成工程は、
　上記ソース電極とドレイン電極とで挟まれた領域における上記ソース電極第１層の側面を覆うソース側第２ゲート絶縁層を形成するソース側第２ゲート絶縁層形成工程と、
　上記ソース電極とドレイン電極とで挟まれた領域における上記ドレイン電極第１層の側面を覆うドレイン側第２ゲート絶縁層を形成するドレイン側第２ゲート絶縁層形成工程とを有するとともに、
　上記ソース側第２ゲート絶縁層形成工程およびドレイン側第２ゲート絶縁層形成工程では、上記ソース側第２ゲート絶縁層とドレイン側第２ゲート絶縁層とが互いに離間し、かつ、上記ソース電極とドレイン電極とで挟まれた領域における、上記ソース電極第２層の側面の少なくとも一部およびドレイン電極第２層の側面の少なくとも一部がそれぞれ露出するように上記ソース側第２ゲート絶縁層およびドレイン側第２ゲート絶縁層を形成することを特徴とする半導体素子の製造方法。
　ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
　上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳するソース電極第１層およびドレイン電極第１層を形成するソース電極第１層・ドレイン電極第１層形成工程と、
　上記第１ゲート絶縁層、ソース電極第１層、およびドレイン電極第１層上に、上記ソース電極第１層および上記ドレイン電極第１層の上面の少なくとも一部をそれぞれ露出させる開口部を有する第２ゲート絶縁層をパターン形成する第２ゲート絶縁層形成工程と、
　上記第２ゲート絶縁層上に、上記開口部のうち上記ソース電極第１層を露出させる開口部を介して上記ソース電極第１層に接続し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層およびソース電極第１層を介して上記ゲート電極の一部に重畳するソース電極第２層をパターン形成するとともに、上記第２ゲート絶縁層上に、上記開口部のうち上記ドレイン電極第１層を露出させる開口部を介して、上記ドレイン電極第１層に接続し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに、上記第１ゲート絶縁層およびドレイン電極第１層を介して上記ゲート電極の一部に重畳するドレイン電極第２層をパターン形成するソース電極第２層・ドレイン電極第２層形成工程と、
　上記ソース電極第２層およびドレイン電極第２層間、並びに、上記ソース電極第２層およびドレイン電極第２層上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極第１層、ソース電極第２層、ドレイン電極第１層、およびドレイン電極第２層を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、
　上記ソース電極第２層・ドレイン電極第２層形成工程では、上記ソース電極第２層およびドレイン電極第２層に、上記ソース電極第１層およびドレイン電極第１層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用することを特徴とする半導体素子の製造方法。
　ゲート電極を覆う第１ゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
　上記第１ゲート絶縁層上に、平面視で上記ゲート電極を挟んで互いに離間するとともに上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳する領域に、上記第１ゲート絶縁層を露出させる開口部を有する第２ゲート絶縁層をパターン形成する第２ゲート絶縁層形成工程と、
　上記開口部内に、無電解メッキにより、ソース電極およびドレイン電極の一部として用いられるメッキ層を、その一部が上記開口部から突出するように形成する開口部内メッキ層形成工程と、
　上記第２ゲート絶縁層上に、ソース電極およびドレイン電極の最上層として、上記開口部内メッキ層形成工程で形成したメッキ層における上記開口部から突出する部分を被覆し、かつ、平面視で上記ゲート電極を挟んで互いに離間するとともに上記第１ゲート絶縁層を介して上記ゲート電極の一部にそれぞれ重畳する表面メッキ層を形成する表面メッキ層形成工程と、
　上記ソース電極およびドレイン電極間、並びに、上記ソース電極およびドレイン電極上に、上記第１ゲート絶縁層、第２ゲート絶縁層、ソース電極、およびドレイン電極を介して上記ゲート電極に重畳する半導体層を形成する半導体層形成工程と、を有し、
　上記表面メッキ層形成工程では、上記表面メッキ層に、上記開口部内メッキ層形成工程で形成したメッキ層よりも上記半導体層の材料の仕事関数との差が小さい仕事関数を有する材料を使用することを特徴とする半導体素子の製造方法。