WO2014196223A1 - 半導体チップおよび半導体装置 - Google Patents

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Definitions

  • the electrostatic protection element 12 connected between the gate electrode and the source electrode can be disposed by effectively utilizing the space in the normal direction of the substrate surface in the semiconductor chip 1. Therefore, while preventing electrostatic breakdown of the gate oxide film, a gate electrode and a source electrode are provided on one surface side of the substrate as described in Patent Document 1 described above, and a bidirectional Zener diode consisting of a single layer of these electrodes is provided. Compared with the case of using and connecting, the size of the semiconductor chip in the direction parallel to the substrate surface can be reduced, and the semiconductor chip can be downsized.
  • the semiconductor device according to aspect 4 of the present invention is the structure according to any one of the aspects 1 to 3, wherein the MOSFET has a lateral diffusion MOS structure.

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　ＭＯＳＦＥＴのゲート端子（Ｇ１）およびドレイン端子（Ｄ１）を半導体チップ（１）の一方の面側に設け、ソース端子（Ｓ１）を他方の面側に設け、一端側がゲート端子（Ｇ１）に接続され、他端側がソース端子（Ｓ１）に接続された静電気保護素子（１２）を備える。これにより、ＭＯＳＦＥＴを有する半導体チップにおいて、静電耐圧特性を向上させるとともにチップサイズを低減できる。

Description

半導体チップおよび半導体装置
　本発明は、ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）を有する半導体チップおよび半導体装置に関するものである。
　従来、ゲート酸化膜を静電破壊から保護するための静電気保護素子（ＥＳＤ（Electro-Static Discharge）保護素子）を備えたＭＯＳＦＥＴが知られている。
　例えば、特許文献１には、ゲート電極とソース電極との間に双方向ツェナーダイオードを接続し、さらに、ゲート電極に抵抗を接続したＭＯＳＦＥＴが開示されている。
日本国公開特許公報「特開２００８－７８５７９号公報（２００８年４月３日公開）」
　しかしながら、上記特許文献１の技術では、ゲート電極およびソース電極が半導体チップの上面側に設けられており、静電気保護素子としての双方向ツェナーダイオードが単一層のポリシリコン膜で形成されているので、半導体チップのチップ面積が増大してしまうという問題がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＭＯＳＦＥＴを有する半導体チップにおいて、静電耐圧特性を向上させるとともにチップサイズを低減することにある。
　本発明の一態様にかかる半導体チップは、ＭＯＳＦＥＴを有する半導体チップであって、上記ＭＯＳＦＥＴのゲート端子およびドレイン端子が当該半導体チップの一方の面側に設けられ、上記ＭＯＳＦＥＴのソース端子が当該半導体チップの他方の面側に設けられており、一端側が上記ゲート端子に接続され、他端側が上記ソース端子に接続された静電気保護素子を備えていることを特徴としている。
　上記の構成によれば、静電気保護素子を設けることにより、静電耐圧特性を向上させ、ゲート絶縁膜の静電気（ESD（Electro-Static Discharge））による劣化を効果的に防止することができる。また、ＭＯＳＦＥＴのゲート電極を半導体チップの一方の面側に設け、ソース電極を他方の面側に設けることにより、これら両電極を接続する静電気保護素子を当該半導体チップにおける厚さ方向のスペースを有効に用いて配置することができる。これにより、半導体チップの面内方向のサイズを低減し、半導体チップの小型化を図ることができる。
本発明の一実施形態にかかる半導体チップの構成を示す回路図である。 図１に示した半導体チップの構成を示す説明図である。 図１に示した半導体チップに備えられるＭＯＳＦＥＴの構成を示す説明図である。 図１に示した半導体チップに備えられる静電気保護素子の構成を示す説明図である。 図１に示した半導体チップの変形例を示す回路図である。 本発明の他の実施形態にかかる半導体装置の構成を示す回路図である。 図６に示した半導体装置に備えられる半導体チップの構成を示す説明図である。 図６に示した半導体装置に備えられる半導体チップの構成を示す説明図である。 図６に示した半導体装置の変形例を示す回路図である。 図６に示した半導体装置の変形例を示す回路図である。 図１に示した半導体チップに備えられる静電気保護素子の変形例を示す説明図である。
　　〔実施形態１〕
　本発明の一実施形態について説明する。
　図１は本実施形態にかかる半導体チップ１の回路図であり、図２は半導体チップ１の概略構成を示す説明図である。
　図１に示したように、半導体チップ１は、互いに並列に接続された多数のＭＯＳＦＥＴ１１からなるＭＯＳＦＥＴ群１０を備えており、ＭＯＳＦＥＴ群１０のソース端子（各ＭＯＳＦＥＴ１１のソース電極）は半導体チップ１のソース端子Ｓ１に接続され、ドレイン端子（各ＭＯＳＦＥＴ１１のドレイン電極）は半導体チップ１のドレイン端子Ｄ１に接続され、ゲート端子（各ＭＯＳＦＥＴ１１のゲート電極）は半導体チップ１のゲート端子Ｇ１に接続されている。また、半導体チップ１のゲート端子Ｇ１とソース端子Ｓ１との間には、静電気保護素子１２が接続されている。
　なお、各ＭＯＳＦＥＴ１１は、図２の（ａ）に示すように、半導体チップ１の面内方向に沿ってマトリクス状に配置され、互いに並列に接続されている。また、図２の（ｂ）に示したように、ゲート端子Ｇ１およびドレイン端子Ｄ１は半導体チップ１の一方の面に設けられており、ソース端子Ｓ１は半導体チップ１の他方の面に設けられている。
　図３は、ＭＯＳＦＥＴ１１の構成を示す説明図である。この図に示すように、ＭＯＳＦＥＴ１１は、Ｐ型シリコン基板１３、Ｐ型シリコン基板１３上に形成されたＰ型半導体層１４、Ｐ型半導体層１４の一部に不純物イオンを注入することにより形成されたＮ＋領域（Ｎ型拡散領域、ドレイン領域）１５およびＮ＋領域（Ｎ型拡散領域、ソース領域）１６、Ｐ型半導体層１４上に形成されたゲート絶縁膜１７、ゲート絶縁膜１７上に形成されたゲート電極１９、Ｎ＋領域１５に接続されたドレイン電極１８、およびＮ＋領域１６に接続されたソース電極２０を備えた横方向拡散ＭＯＳ（ＬＤＭＯＳ（Laterally diffused MOS））構造のＮチャネル型ＭＯＳＦＥＴである。
　なお、ドレイン電極１８およびゲート電極１９は半導体チップ１の一方の面側に形成されており、ソース電極２０はＰ型シリコン基板１３およびＰ型半導体層１４に設けられたトレンチ部２１を介して半導体チップ１の一方の面側から他方の面側に例えば金属等の導電部材によって接続されている。
　静電気保護素子１２としては、図１に示したように、１対のツェナーダイオードのカソード電極同士を接続することにより形成した双方向ツェナーダイオードからなり、一端側がゲート端子Ｇ１に接続され、他端側がソース端子Ｓ１に接続されている。
　図４は、静電気保護素子１２の構成例を示す説明図である。この図に示すように、静電気保護素子１２は、Ｐ型シリコン基板１３上にＮ型拡散領域（ＤＮ領域）４３およびＰ型半導体領域４４が形成されており、Ｐ型半導体領域４４内にＰ＋領域（Ｐ型拡散領域）４５、ＮＨＶ領域（ドリフト形成用のＮ型拡散領域）４６、Ｐ＋（Ｐ型拡散領域）領域４７が基板面内方向に沿って所定の間隔を隔てて形成され、Ｐ型半導体領域４４を覆うように酸化物層（ＯＸＩＤＥ層）４８が形成されている。また、酸化物層４８に設けられたコンタクトホールを介してＰ＋領域４５およびＰ＋領域４７に金属配線層（Ｍ１層）４９および金属配線層（Ｍ２層）５０がそれぞれ接続されている。なお、金属配線層４９は半導体チップ１のゲート端子Ｇ１（各ＭＯＳＦＥＴ１１のゲート端子）に接続され、金属配線層５０は半導体チップ１のソース端子Ｓ１（各ＭＯＳＦＥＴ１１のソース端子）に接続されている。
　なお、静電気保護素子１２の耐圧特性は、ＭＯＳＦＥＴ１１のゲート端子Ｇ１に印加される電圧に応じて適宜設定すればよい。例えば、ＭＯＳＦＥＴ１１のゲート端子Ｇ１に対する印加電圧の仕様が±２０Ｖである場合、耐圧電圧が±２０Ｖよりも大きくなるように静電気保護素子１２を形成すればよい。静電気保護素子１２の耐圧特性は、例えば、（ｉ）Ｐ＋領域４５，４７とＮＨＶ領域４６との間隔、あるいは（ｉｉ）Ｎ型拡散領域（ＤＮ領域）４３の濃度を制御することにより調整できる。具体的には、Ｐ＋領域４５，４７とＮＨＶ領域４６との間隔を広くするほど静電気保護素子１２のブレークダウン電圧が増大し、Ｎ型拡散領域４３の濃度を低くするほど静電気保護素子１２のブレークダウン電圧が増大する。
　また、静電気保護素子１２の構成は、双方向ツェナーダイオードを実現できる構成であればよく、図４に示した構成に限るものではない。
　例えば、図１１の（ａ）に示すように、Ｐ型シリコン基板１３上に形成されたＰ型半導体層１４内に、Ｐ型シリコン基板１３側から順にＤＰ領域（Ｐ型拡散領域）２２、ＮＷ領域（Ｎ型ウェル領域）２３、ＮＨＶ領域（Ｎ型拡散領域）２４、およびＰ＋領域（Ｐ型拡散領域）２５が積層された構成の静電気保護素子１２を用いてもよい。このように、図１１の（ａ）の例では、半導体チップ１の基板面法線方向に積層された複数の半導体領域からなる複数段のＰＮ接合を備えた双方向ツェナーダイオードが形成されている。
　また、図１１の（ｂ）に示すように、Ｐ型シリコン基板１３上に形成されたＰ型半導体層１４に第１ＮＨＶ領域（Ｎ型拡散領域）２６および第２ＮＨＶ領域（Ｎ型拡散領域）２７を形成し、第１ＮＨＶ領域２６にＮ＋領域２８を形成し、第２ＮＨＶ領域２７にＮ＋領域２９およびＰ＋領域３０を形成した構成の双方向ツェナーダイオードを用いてもよい。
　また、図１１の（ｃ）に示すように、Ｐ型シリコン基板１３上に形成されたＰ型半導体層１４に第１ＮＨＶ領域（Ｎ型拡散領域）３１および第２ＮＨＶ領域（Ｎ型拡散領域）３２を形成し、第１ＮＨＶ領域３１にＮ＋領域３３およびＰ＋領域３４を形成し、第２ＮＨＶ領域３２にＮ＋領域３５およびＰ＋領域３６を形成した構成の双方向ツェナーダイオードを用いてもよい。
　また、本実施形態では、１対のツェナーダイオードのカソード電極同士を接続することにより形成した双方向ツェナーダイオードを用いているが、これに限るものではない。例えば、図５に示すように、１対のツェナーダイオードのアノード電極同士を接続した双方向ツェナーダイオードを用いてもよい。
　以上のように、本実施形態にかかる半導体チップ１は、基板１３の一方の面側に形成されたＭＯＳＦＥＴ１１を有する半導体チップであって、ＭＯＳＦＥＴ１１のゲート端子Ｇ１（ゲート電極１９）およびドレイン端子Ｄ１（ドレイン電極１８）が基板１３の一方の面側に設けられ、ＭＯＳＦＥＴ１１のソース端子Ｓ１（ソース電極２０）が基板１３の他方の面側に設けられており、一端側がゲート端子Ｇ１（ゲート電極１９）に接続され、他端側がソース端子Ｓ１（ソース電極２０）に接続された静電気保護素子１２を備えている。
　これにより、ゲート電極とソース電極との間に接続される静電気保護素子１２を、当該半導体チップ１における基板面法線方向のスペースを有効に利用して配置することができる。したがって、ゲート酸化膜の静電破壊を防止するとともに、上述した特許文献１のようにゲート電極およびソース電極を基板の一方の面側に設け、これら両電極を単一層からなる双方向ツェナーダイオードを用いて接続する場合に比べて、半導体チップの基板面平行方向のサイズを低減し、半導体チップの小型化を図ることができる。
　なお、本実施形態では、本発明をＮチャネル型ＭＯＳＦＥＴに適用する場合について説明したが、本発明の適用対象はこれに限るものではなく、Ｐチャネル型ＭＯＳＦＥＴにも適用できる。この場合、Ｐチャネル型ＭＯＳＦＥＴの各半導体層の構成は特に限定されるものではなく、従来から公知のＰチャネル型ＭＯＳＦＥＴを用いることができる。
　　〔実施形態２〕
　本発明の他の実施形態について説明する。なお、説明の便宜上、実施形態１と同様の機能を有する部材については実施形態１と同じ符号を付し、その説明を省略する。
　図６は本実施形態にかかる半導体装置１００の回路図であり、図７は半導体装置１００に備えられる半導体チップ１ｂの概略構成を示す説明図である。また、図８は、半導体装置１００を上方から見た平面図である。
　図６に示すように、半導体装置１００は、半導体チップ１ｂ、半導体チップ２、ゲート端子Ｇ３、ソース端子Ｓ３、およびドレイン端子Ｄ３を備えている。
　半導体チップ１ｂは、実施形態１に示した半導体チップ１に加えて、基板の一方の面側（ゲート端子Ｇ１（ゲート電極１９）およびドレイン端子Ｄ１（ドレイン電極１８）が形成されている側）に設けられた第２ソース端子Ｓ１ｂと、ソース端子Ｓ１と第２ソース端子Ｓ１ｂとを接続するように設けられた、双方向ツェナーダイオードからなる第２静電気保護素子４２とを備えている。また、半導体チップ１ｂのソース端子Ｓ１は半導体装置１００のソース端子Ｓ３に接続され、半導体チップ１ｂのゲート端子Ｇ１は半導体装置１００のゲート端子Ｇ３に接続され、半導体チップ１ｂのドレイン端子Ｄ１は半導体チップ２のソース端子Ｓ２に接続され、第２ソース端子Ｓ１ｂは半導体チップ２のゲート端子Ｇ２に接続されている。半導体チップ１ｂにおけるその他の構成は実施形態１で示した半導体チップ１と略同様である。なお、第２静電気保護素子４２の構成は特に限定されるものではなく、例えば、静電気保護素子１２と同様のものを用いることができる。
　半導体チップ２は、ＭＯＳＦＥＴ４１を備えており、このＭＯＳＦＥＴ４１のゲート端子Ｇ２は半導体チップ１ｂの第２ソース端子Ｓ１ｂに接続され、ソース端子Ｓ２は半導体チップ１ｂのドレイン端子Ｄ１に接続され、ドレイン端子Ｄ２は半導体装置１００のドレイン端子Ｄ３に接続されている。すなわち、半導体チップ２のＭＯＳＦＥＴ４１は、半導体チップ１ｂの各ＭＯＳＦＥＴ１１に対してカスコード接続されている。なお、ＭＯＳＦＥＴ４１の構成は特に限定されるものではなく、従来から公知の構成からなるＭＯＳＦＥＴを用いることができる。
　以上のように、本実施形態にかかる半導体装置１００は、実施形態１で示した半導体チップ１に加えて、半導体チップ１のＭＯＳＦＥＴ群１０（各ＭＯＳＦＥＴ１１）に対してカスコード接続されたＭＯＳＦＥＴ４１を備えている。これにより、ＭＯＳＦＥＴ１１のドレイン電圧の変化を低減し、ミラー効果による帰還容量の影響を小さくすることができる。
　また、本実施形態にかかる半導体装置１００は、半導体チップ１ｂのソース端子Ｓ１とＭＯＳＦＥＴ４１のゲート端子Ｇ２との間に双方向ツェナーダイオードからなる第２静電気保護素子４２を備えている。これにより、静電気によってＭＯＳＦＥＴ４１のゲート酸化膜が破壊されることを防止できる。
　また、本実施形態では、上記の第２静電気保護素子４２を半導体チップ１ｂにおける基板１３の一方の面に設けている。これにより、第２静電気保護素子４２を、半導体チップ１ｂにおける基板面法線方向のスペースを有効に利用して配置することができる、半導体チップ１ｂのチップサイズを低減して半導体装置１００の小型化を図ることができる。
　なお、本実施形態では、第２静電気保護素子４２が半導体チップ１ｂに備えられている構成について説明したが、これに限るものではない。例えば、図９に示すように第２静電気保護素子４２を半導体チップ１ｂおよび半導体チップ２の外部に配置してもよく、図１０に示すように第２静電気保護素子４２を半導体チップ２に配置してもよい。なお、第２静電気保護素子４２を半導体チップ１ｂに設けない場合、半導体チップ１ｂに代えて、実施形態１と同様の半導体チップ１を用いればよい。
　　〔まとめ〕
　本発明の態様１にかかる半導体チップは、ＭＯＳＦＥＴを有する半導体チップであって、上記ＭＯＳＦＥＴのゲート端子およびドレイン端子が当該半導体チップの一方の面側に設けられ、上記ＭＯＳＦＥＴのソース端子が当該半導体チップの他方の面側に設けられており、一端側が上記ゲート端子に接続され、他端側が上記ソース端子に接続された静電気保護素子を備えていることを特徴としている。
　上記の構成によれば、静電気保護素子を設けることにより、静電耐圧特性を向上させ、ゲート絶縁膜の静電気（ESD（Electro-Static Discharge））による劣化を効果的に防止することができる。また、ＭＯＳＦＥＴのゲート電極を半導体チップの一方の面側に設け、ソース電極を他方の面側に設けることにより、これら両電極を接続する静電気保護素子を、当該半導体チップにおける厚さ方向のスペースを有効に用いて配置することができる。これにより、上述した特許文献１のようにゲート電極およびソース電極を半導体チップの一方の面側に設け、これら両電極を単一層からなる双方向ツェナーダイオードを用いて接続する場合に比べて、半導体チップの面内方向のサイズを低減し、半導体チップの小型化を図ることができる。
　本発明の態様２にかかる半導体装置は、上記態様１において、上記ソース端子は、当該半導体チップに設けられたトレンチ部を介して上記ＭＯＳＦＥＴのソース領域に接続されている構成である。
　上記の構成によれば、半導体チップの一方の面側に設けられたＭＯＳＦＥＴのソース領域と、他方の面側に設けられたソース端子とを接続するための配線の長さを短くし、半導体チップをさらに小型化することができる。
　本発明の態様３にかかる半導体装置は、上記態様１または２において、上記静電気保護素子は、複数段のＰＮ接合を有する双方向ツェナーダイオードである構成としてもよい。
　上記の構成によれば、静電気保護素子を容易に形成することができる。なお、上記双方向ツェナーダイオードは、半導体チップの厚さ方向に沿って配置された複数の半導体層からなるＰＮ接合を有する構成であってもよい。この場合、半導体チップの厚さ方向のスペースを有効に利用して双方向ツェナーダイオードを配置することができるので、半導体チップのサイズをより小さくすることができる。
　本発明の態様４にかかる半導体装置は、上記態様１から３のいずれかにおいて、上記ＭＯＳＦＥＴは、横方向拡散ＭＯＳ構造を有している構成である。
　上記の構成によれば、ゲート電極が基板の一方の面側に形成され、ソース電極が基板の他方の面側に形成された半導体装置を容易に製造することができる。
　本発明の態様５にかかる半導体装置は、上記態様１から４のいずれかにおいて、上記双方向ツェナーダイオードは、一対のツェナーダイオードにおける互いのカソード電極同士またはアノード電極同士が接続された構成である。
　上記の構成によれば、静電気保護素子としての双方向ツェナーダイオードを容易に形成することができる。
　本発明の一態様にかかる半導体装置は、上記したいずれかの半導体チップと、上記ＭＯＳＦＥＴに接続された第２ＭＯＳＦＥＴを有する第２半導体チップと、第２静電気保護素子とを備え、上記第２ＭＯＳＦＥＴのゲート端子は上記第２静電気保護素子を介して上記ＭＯＳＦＥＴのソース端子に接続され、上記第２ＭＯＳＦＥＴのソース端子は上記各ＭＯＳＦＥＴのドレイン端子に接続されていることを特徴としている。
　上記の構成によれば、上記半導体チップのＭＯＳＦＥＴと上記第２半導体チップの第２ＭＯＳＦＥＴとがカスコード接続された半導体装置を形成することができる。また、半導体チップのサイズを低減できるので、半導体装置のサイズを低減できる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　本発明は、ＭＯＳＦＥＴを有する半導体装置およびその製造方法に適用できる。
１，１ｂ　半導体チップ
２　半導体チップ（第２半導体チップ）
１０　ＭＯＳＦＥＴ群
１１　ＭＯＳＦＥＴ
１２　静電気保護素子
１３　Ｐ型シリコン基板（基板）
１７　ゲート絶縁膜
１８　ドレイン電極
１９　ゲート電極
２０　ソース電極
２１　トレンチ部
４１　ＭＯＳＦＥＴ
４２　第２静電気保護素子
１００　半導体装置
Ｄ１～Ｄ３　ドレイン端子
Ｇ１～Ｇ３　ゲート端子
Ｓ１～Ｓ３　ソース端子
Ｓ１ｂ　第２ソース端子
 

Claims (5)

  1. 　ＭＯＳＦＥＴを有する半導体チップであって、
    　上記ＭＯＳＦＥＴのゲート端子およびドレイン端子が当該半導体チップの一方の面側に設けられ、
    　上記ＭＯＳＦＥＴのソース端子が当該半導体チップの他方の面側に設けられており、
    　一端側が上記ゲート端子に接続され、他端側が上記ソース端子に接続された静電気保護素子を備えていることを特徴とする半導体チップ。
  2. 　上記ソース端子は、当該半導体チップに設けられたトレンチ部を介して上記ＭＯＳＦＥＴのソース領域に接続されていることを特徴とする請求項１に記載の半導体チップ。
  3. 　上記静電気保護素子は、複数段のＰＮ接合を有する双方向ツェナーダイオードであることを特徴とする請求項１または２に記載の半導体チップ。
  4. 　上記ＭＯＳＦＥＴは、横方向拡散ＭＯＳ構造を有していることを特徴とする請求項１から３のいずれか１項に記載の半導体チップ。
  5. 　請求項１から４のいずれか１項に記載の半導体チップと、
    　上記ＭＯＳＦＥＴに接続された第２ＭＯＳＦＥＴを有する第２半導体チップと、
    　第２静電気保護素子とを備え、
    　上記第２ＭＯＳＦＥＴのゲート端子は上記第２静電気保護素子を介して上記ＭＯＳＦＥＴのソース端子に接続され、上記第２ＭＯＳＦＥＴのソース端子は上記各ＭＯＳＦＥＴのドレイン端子に接続されていることを特徴とする半導体装置。
     
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