WO2014176823A1 - 检测线路结构及其制造方法、显示面板和显示装置 - Google Patents

检测线路结构及其制造方法、显示面板和显示装置 Download PDF

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WO2014176823A1
WO2014176823A1 PCT/CN2013/078377 CN2013078377W WO2014176823A1 WO 2014176823 A1 WO2014176823 A1 WO 2014176823A1 CN 2013078377 W CN2013078377 W CN 2013078377W WO 2014176823 A1 WO2014176823 A1 WO 2014176823A1
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area
region
array substrate
electrical detection
detection
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方业周
任健
王振伟
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北京京东方光电科技有限公司
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    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections

Definitions

  • the present invention relates to an array substrate technology, and more particularly to a detection line structure and a manufacturing method, a display panel, and a display device. Background technique
  • the existing liquid crystal display industry mostly adopts the Gate Drive on Array (GOA) technology, and in the whole GOA technology, it is subjected to the Array test (AT) and the box process detection ( Various tests such as cell test, CT), electrical test (ET), and final inspection (FOG), and thus many detection circuit structures exist in the prior art.
  • the detection circuit may cause various short-circuit problems, such as short-circuiting of the electrostatic ring between the AT regions or between the electrical detection regions (such as electrostatic discharge (ESD)). Since the integrated circuit (IC) area is connected to the AT area and the electrical detection area, a short circuit of the detection line causes a display failure.
  • the electrical detection region 5 is connected to the AT region 1 and the IC region 7 through the conductive region 2, respectively, and the electrical detection region 5 is also connected to the G0A region 9, in the above connection relationship, once the AT region If the ESD 6 between the 1 or the electrical detection area 5 is short-circuited (such as ESD), the IC area 7 is short-circuited and the IC signal is short-circuited, which causes the G0A to malfunction. Moreover, due to the electrical detection area 5 The AT area 1 and the IC area 7 are connected to each other, and it is difficult to check the short-circuit point, so that the defect cannot be repaired, and the display screen is faulty. Summary of the invention
  • embodiments of the present invention provide a detection circuit structure and a manufacturing method, a display panel, and a display device, which can avoid display failure caused by short circuit of the AT area and the electrical detection area.
  • Embodiments of the present invention provide a detection circuit structure including an array substrate detection region, a plurality of electrical detection regions, and a conductive connection connecting the array substrate detection region and each of the electrical detection regions. a region, an integrated circuit region, and an array substrate gate driving region; wherein, the detecting circuit structure further includes a thin film transistor region; each of the electrical detecting regions is connected to the array substrate gate driving region through the thin film transistor region; The array substrate gate drive regions are connected.
  • the thin film transistor region includes a plurality of thin film transistors connected corresponding to the plurality of test leads in the gate driving region of the array substrate; the plurality of electrical detection regions include a plurality of test leads in the gate driving region of the array substrate The corresponding plurality of array substrate gates drive the electrical detection regions, and the thin film transistor region control regions for controlling the turn-on and turn-off of the respective thin film transistors.
  • the connecting the integrated circuit region directly to the array substrate gate driving region comprises: connecting the integrated circuit region to the array substrate gate driving region through a via and a conductor.
  • the array substrate detection region further includes a lead wire for connecting the thin film transistor region control region.
  • the conductive region is connected to the array substrate detection region through a first via region in its own region, and is connected to each of the electrical detection regions through a second via region in its own region.
  • an electrostatic ring is formed between each of the electrical detection regions.
  • Embodiments of the present invention also provide a display panel, wherein the display panel includes any of the detection line structures described above.
  • Embodiments of the present invention also provide a display device, wherein the display device includes the display panel described above.
  • the embodiment of the present invention further provides a method for fabricating a detection circuit structure, including: forming an array substrate detection region, a plurality of electrical detection regions, an integrated circuit region, and an array substrate gate driving region on a substrate; wherein the integrated circuit The region is directly connected to the array substrate gate driving region, and each of the electrical detection regions is electrically isolated from the array substrate detection region and the array substrate gate driving region;
  • the semiconductor active layer pattern Forming a semiconductor active layer pattern on a substrate on which the array substrate detection region, the plurality of electrical detection regions, the integrated circuit region, the array substrate gate driving region, and the insulating layer have been formed, the semiconductor active layer pattern being used for a connection Test leads in the gate drive region of the array substrate An electrical detection area corresponding to the test lead; and an electrostatic ring is formed between each of the electrical detection areas;
  • the source layer pattern is connected, and the semiconductor active layer pattern is connected to the leads of the corresponding array substrate gate driving region.
  • the semiconductor active layer pattern is used to construct a plurality of thin film transistors corresponding to a plurality of test leads in an array substrate gate driving region;
  • the plurality of electrical detection regions include a plurality of gate driving regions in the array substrate a plurality of array substrate gates corresponding to the test leads driving the electrical detection region, and a thin film transistor region control region for controlling the turn-on and turn-off of each of the thin film transistors;
  • the array substrate detection region further comprising a thin film transistor region for connecting The lead of the control area.
  • the detection circuit structure provided by the embodiment of the present invention does not directly connect the electrical detection region to the IC region, but connects the electrical detection region to the IC region through a thin film transistor (TFT) region, and the detection circuit structure provided by the embodiment of the present invention Adding an electrical detection area (ie, the fifth detection area 55 shown in FIG.
  • TFT thin film transistor
  • the conduction and the cutoff of the TFT area are controlled by the newly added electrical detection area (ie, the TFT area control area), that is, when When the TFT region is in the off state, the AT region and the electrical detection region in the detection circuit structure of the present invention are both disconnected from the IC region, and the IC signal sent from the IC region can be directly sent to the G0A region, thereby effectively avoiding the AT The display screen is faulty due to a short circuit in the area and electrical detection area.
  • FIG. 1 is a schematic diagram of a structure of a detection circuit in the prior art
  • FIG. 2 is a schematic view showing the structure of a detection circuit of the present invention.
  • FIG. 5 are schematic diagrams showing the structure of the detection circuit in the manufacturing process of the present invention.
  • Figure 6 is a cross-sectional view showing the structure of the detecting circuit of the present invention.
  • the second via area 5, electrical detection area, 51, the first G0A electrical detection area, 52, The second GOA electrical detection area, 5 3, the third G0A electrical detection area, 54, the fourth G0A electrical detection area, 55, the TFT area control area, 6, the electrostatic ring, 7, the IC area, 8, the TFT area, 81, First TFT, 82, second TFT, 8 3, third TFT, 84, fourth TFT, 9, G0A region, 91, first test lead in the G0A region, 92, second test lead in the G0A region, 93.
  • a detection circuit structure includes an AT area 1, an electrical detection area (ET Pad) 5, and a conductive area connecting the AT area 1 and the electrical detection area 5.
  • FIG. 2 only shows a schematic diagram of the structure of the detection circuit when the test leads in the G0A region are four. This structure is not intended to limit the present invention. In the actual application process, the G0A region may be added or deleted according to specific conditions. The number of test leads in the middle, and the number of TFTs in the corresponding addition and erasure TFT region, the number of leads in the AT region, and the like.
  • the G0A area includes four test leads, which are respectively the first test lead 91 in the G0A area, and the second test in the G0A area.
  • Leads 92, third test leads 93 in the G0A region, fourth test leads 94 in the G0A region, and correspondingly, the IC regions include four test leads that are connected to test leads in each of the G0A regions.
  • the semiconductor active layer pattern is used to construct a plurality of thin film transistors corresponding to the plurality of test leads in the gate driving region of the array substrate; here, since the TFT region includes a semiconductor active layer pattern, the semiconductor The active layer pattern is used to construct a plurality of thin film transistors corresponding to the plurality of test leads in the gate driving region of the array substrate.
  • the TFT region includes a plurality of test leads corresponding to the plurality of test leads in the G0A region. a TFT;
  • the electrical detection region includes a plurality of G0A electrical detection regions corresponding to the plurality of test leads in the GOA region, and a TFT region control region for controlling the conduction and the turn-off of each of the TFTs;
  • the TFT region includes a plurality of test leads corresponding to the G0A region.
  • the TFTs are: a first TFT 81, a second TFT 82, a third TFT 8.3, and a fourth TFT 84;
  • the first TFT 81 is connected to the first test lead 91 in the GOA region
  • the second TFT 82 is connected to the second test lead 92 in the G0A region
  • the third TFT 83 and the third test lead 93 in the G0A region are connected.
  • the fourth TFT 84 is connected to the fourth test lead 94 in the G0A region;
  • the electrical detection region 5 includes: a first G0A electrical detection region 51, a second G0A electrical detection region 52, a third GO A electrical detection region 53, a fourth G0A electrical detection region 54, and a TFT region control region 55;
  • the electrical detection region is connected to the G0A region through the TFT region, wherein the first G0A electrical detection region 51 is connected to the first test lead 91 in the G0A region through the first TFT 81; the second G0A electrical detection The region 52 is connected to the second test lead 92 in the GOA region through the second TFT 82; the third G0A electrical detection region 53 passes through the third TFT 83 and the third test lead in the GOA region 93 is connected; the fourth G0A electrical detection region 54 is connected to the fourth test lead 94 in the G0A region through the fourth TFT 84; the TFT region control region 55 is directly connected to the first TFT 81, the second The TFT 82, the third TFT 8.3, and the fourth TFT 84 are connected to control
  • the IC region 7 is directly connected to the G0A region 9, wherein the IC region 7 is connected to the GOA region 9 through a via and a conductor, that is, the IC region 7 passes through the third via region 1 0 and a conductor are connected to the G0A region 9;
  • the conductor is a conductive portion in each TFT structure in the TFT region, wherein the conductive portion is: each of the TFTs and the electrical detection region 5 a conductive portion to be connected; then the IC region 7 is connected to the G0A region 9 through vias and conductors further: the IC region 7 passes through the third via region 10, and passes through each of the TFT regions 8.
  • a conductive portion of the TFT not connected to the electrical detection region 5 is connected to the GOA region 9.
  • the electrical detection region 5 since the electrical detection region 5 is connected to the TFT region 8, the electrical detection region 5 and the TFT region 8 must have overlapping portions, and therefore, the IC region 7 passes through the via and the conductor.
  • Connecting to the G0A area 9 is: the IC area 7 is connected to the GOA area through the third via area 10, and the IC area 7 does not pass through the electrical detection area 5, nor does it pass the a portion where the electrical detection region 5 overlaps the TFT region 8, but is connected to the GOA region 9 through a conductive portion of the TFT region 8 in which the TFTs are not connected to the electrical detection region 5; Detecting the TFT area in the area 5
  • the control region 55 is directly connected to the first TFT 81, the second TFT 82, the third TFT 8.3, and the fourth TFT 84.
  • the detection wiring structure of the present invention can control the ON/OFF of the TFT region 8 through the TFT region control region 55, that is, When the TFT region 8 is in the off state, the AT region 1 and the electrical detection region 5 in the detection line structure of the present invention are both disconnected from the IC region 7, such that when the AT region 1 and/or the electrical detection When the region 5 is short-circuited, it does not affect the transmission of the IC signal from the IC region to the G0A region, thereby effectively avoiding display failure caused by the short-circuit of the AT region 1 and/or the electrical detection region 5.
  • the AT area further includes leads for connecting the TFT area control area 55. Since a TFT area control area 55 is added to the electrical detection area 5 of the detection line structure of the present invention, a corresponding lead wire for connecting to the TFT area control area 55 is newly added to the AT area (for example, 2, the lead 14 in the AT region is shown); here, the lead 14 in the AT region is connected to the TFT region control region 55 as: the lead 14 in the AT region passes through the conductive region 2 and the The TFT area control area 55 is connected.
  • a TFT area control area 55 is added to the electrical detection area 5 of the detection line structure of the present invention, a corresponding lead wire for connecting to the TFT area control area 55 is newly added to the AT area (for example, 2, the lead 14 in the AT region is shown); here, the lead 14 in the AT region is connected to the TFT region control region 55 as: the lead 14 in the AT region passes through the conductive region 2 and the The TFT area control area 55 is connected.
  • the conductive region 2 is connected to the AT region 1 through the first via region 3 in its own region, while the conductive region 2 passes through the second via region 4 in its own region and the electrical detection region 5 connections;
  • an electrostatic ring 6 is formed between the electrical detection regions 5; that is, a first electrostatic ring 61 is formed between the first G0A electrical detection region 51 and the second G0A electrical detection region 52, and the second A second electrostatic ring 62 is formed between the G0A electrical detection region 52 and the third G0A electrical detection region 5 3 , and a third electrostatic ring is formed between the third G0A electrical detection region 53 and the fourth G0A electrical detection region 54. 6 3 , a fourth electrostatic ring 64 is formed between the fourth G0A electrical detection region 54 and the TFT region control region 55 .
  • a third via area 10 is formed at a junction of the IC area 7 and the GOA area 9, and the third via area 10 is the IC area 7, the GOA area 9 and The TFT areas 8 are connected together.
  • a fourth via region 1 1 is formed at a junction of the electrical detection region 5 and the TFT region 8; further, the electrical detection region 5 passes through the third via region 10 and the fourth via region 1 1 And the TFT region 8 is connected to the G0A region 9; the conductive region 2 may be made of any film having good electrical conductivity, such as an indium tin oxide (ITO) film, or an indium oxide (IZ0) film.
  • ITO indium tin oxide
  • IZ0 indium oxide
  • the detection circuit structure of the present invention no longer directly connects the electrical detection area to the IC area, but connects the electrical detection area to the IC area through the TFT area, and in the detection line structure of the present invention, Adding an electrical detection area (ie, the fifth detection area 55 shown in FIG. 2), so that the TFT area is controlled to be turned on and off by the newly added electrical detection area (ie, the TFT area control area), that is, when the TFT area is In the disconnected state, the AT region and the electrical detection region in the detection circuit structure of the present invention are disconnected from the IC region, and the IC signal sent from the IC region can be directly sent to the G0A region, thereby effectively avoiding the AT region and the electrical detection region. A display failure due to a short circuit.
  • Embodiments of the present invention also provide a display panel, wherein the display panel includes any of the detection line structures described above.
  • Embodiments of the present invention also provide a display device, wherein the display device includes the display panel described above.
  • Embodiments of the present invention also provide a method of fabricating the above-described detection circuit structure, including forming an AT region 1, an electrical detection region 5, a conductive region 2 connecting the AT region 1 and the electrical detection region 5, an IC region 7, and a G0A.
  • the step of forming the TFT region 8 includes: forming a plurality of TFTs corresponding to the plurality of test leads in the GOA region; forming the electrical detection region 5 includes: forming a plurality of tests in the GG region A plurality of G0A electrical detection regions corresponding to the leads, and a TFT region control region for controlling on and off of the respective TFTs are formed.
  • the specific steps include: forming a first TFT 8 1 , a second TFT 82 , a third TFT 8 3 , and a fourth TFT 84 , and forming a first G0A electrical detection region 5 1 , a second G0A electrical detection region 52 , and a third G0A electrical detection. a region 5 3, a fourth G0A electrical detection region 54 and a TFT region control region 55;
  • the first GOA electrical detection region 51 is connected to the first test lead 91 in the G0A region through the first TFT 8 1
  • the second G0A electrical detection region 52 is connected to the second test lead 92 in the G0A region through the second TFT 82;
  • the third G0A electrical detection region 53 passes through the third TFT 83 and
  • the third test lead 93 is connected in the G0A region;
  • the fourth G0A electrical detection region 54 is connected to the fourth test lead 94 in the G0A region through the fourth TFT 84;
  • the TFT region control region 5 5 Directly connected to the first TFT 8 1 , the second TFT 82 , the third TFT 8 3 , and the fourth TFT 84 such that the TFT region control region 55 controls the first TFT 8 1 , the second TFT 8 2, and the third TFT8 3 and fourth TFT 84 On and off.
  • a first via region 3 and a second via region 4 are formed in the conductive region 2 such that the conductive region 2 is connected to the AT region 1 through the first via region 3 in its own region. Simultaneously connecting the conductive region 2 to the electrical detection region 5 through a second via region 4 in its own region;
  • an electrostatic ring 6 is formed between the electrical detection regions 5, that is, a first electrostatic ring 61 is formed between the first G0A electrical detection region 51 and the second G0A electrical detection region 52.
  • a second electrostatic ring 62 is formed between the second G0A electrical detection region 52 and the third G0A electrical detection region 5 3 , and a third electrostatic ring is formed between the third G0A electrical detection region 53 and the fourth G0A electrical detection region 54.
  • a fourth electrostatic ring 64 is formed between the fourth G0A electrical detection region 54 and the TFT region control region 55.
  • FIG. 3 to FIG. 5 are schematic views showing the structure of the detecting circuit in the manufacturing process of the present invention
  • FIG. 6 is a cross-sectional view showing the structure of the detecting circuit of the present invention (the cross-sectional view is a cross-sectional view taken along the line AA of the structure shown in FIG.
  • the structure of the detection circuit structure of the present invention will be described in detail with reference to FIGS. 3 to 6.
  • the manufacturing method of the above detection circuit structure, the specific steps thereof include:
  • Step 1 forming an AT region 1, an electrical detection region 5, an IC region 7, and a G0A region 9 on the substrate 12 (the G0A region 9 is not shown in FIG. 6); wherein the electrical detection region 5 and the AT region 1 and The G0A area 9 is electrically isolated from each other; the IC area is directly connected to the G0A area;
  • the electrical detection region 5 includes a first G0A electrical detection region 51, a second G0A electrical detection region 52, a third G0A electrical detection region 53, a fourth G0A electrical detection region 54, and a TFT region control region 55; A new lead is added to the AT area 1 for connection with the newly added TFT area control area 55.
  • the G0A area 9 includes the first test lead 91 in the G0A area, the second test lead 92 in the G0A area, and the G0A. a third test lead 9 in the region, a fourth test lead 94 in the G0A region; the IC region 7 includes test leads correspondingly connected to the test leads in the G0A region 9; as shown in FIGS. 3 and 6. ;
  • Step 2 forming an insulating layer on the substrate on which the AT region, the electrical detection region, the IC region, and the MOS region have been formed (ie, on the basis of the substrate obtained in the first step); and preferably forming a third pass by etching a hole region 10 and a fourth via region 1 1 ; wherein the third via region 10 is used to connect the IC region 7, the G0A region 9, and the TFT region 8 Connected
  • the fourth via area 11 is used to connect the electrical detection area 5 and the TFT area 8; that is, the fourth via area 11 is used to connect the first GOA electrical detection area 51 with the first TFT 81, and the connection point
  • the second G0A electrical detection region 52 and the second TFT 82 are connected to the third G0A electrical detection region 53 and the third TFT 83, and the fourth G0A electrical detection region 54 and the fourth TFT 84 are connected;
  • the insulating layer includes a gate insulating layer in each TFT structure in the TFT region, and also includes an insulating layer other than the gate insulating layer in each TFT structure; moreover, the TFT region control region 55 does not pass through
  • the fourth via region 11 is directly connected to the first TFT 81, the second TFT 82, the third TFT 83, and the fourth TFT 84, as shown in FIG. 2;
  • Step 3 On the basis of the substrate obtained in the second step, an electrostatic ring 6 is formed between the electrical detection regions 5, that is, between the first G0A electrical detection region 51 and the second G0A electrical detection region 52.
  • the first electrostatic ring 61 forms a second electrostatic ring 62 between the second G0A electrical detection region 52 and the third G0A electrical detection region 53 in the third G0A electrical detection region 53 and the fourth G0A electrical detection region.
  • a third electrostatic ring 63 is formed between 54 and a fourth electrostatic ring 64 is formed between the fourth G0A electrical detection region 54 and the TFT region control region 55.
  • the semiconductor active layer patterns are a part of each TFT structure in the TFT region 8) in the TFT region 8, the semiconductor active layer pattern being used for Connecting the test leads in the G0A region 9 and the electrical detection region 5 corresponding to the test leads; since the semiconductor active layer pattern belongs to a part of the TFT structure, the semiconductor active layer pattern is used for connection
  • the test lead in the G0A region 9 and the electrical detection region 5 corresponding to the test lead can be further understood as: a test lead in the G0A region 9 passes through the TFT region 8 corresponding to the test lead The electrical detection area 5 is connected;
  • the first G0A electrical detection region 51 is connected to the first test lead 91 in the G0A region through the first TFT 81; the second G0A electrical detection region 52 passes through the second TFT 82 and the G0A region.
  • the second test lead 92 is connected;
  • the third G0A electrical detection region 53 is connected to the third test lead 93 in the GOA region through the third TFT 83;
  • the fourth G0A electrical detection region 54 passes the a fourth TFT 84 is connected to the fourth test lead 94 in the G0A region;
  • the TFT region control region 55 is directly connected to the first TFT 81,
  • the second TFT 82, the third TFT 8.3, and the fourth TFT 84 are connected to control the on and off of the first TFT 81, the second TFT 82, the third TFT 8.3, and the fourth TFT 84;
  • the electrical detection region 5 can pass through the third via region 10 and the fourth via region 1 1 and
  • the TFT region 8 is connected to the G0A region 9; as shown in FIG. 5 and FIG. 6;
  • Step 4 forming a passivation layer on the basis of the substrate obtained in the third step, and forming a first via region 3, a second via region 4, and a deposited conductive layer on the passivation layer by an etching process.
  • the conductive layer connects the first via region 3 and the second via region 4, and graphically forms the conductive region 2, so that the conductive region 2 passes the first pass a hole region 3 connected to the AT region 1 and connected to the electrical detection region 5 through the second via region 4; as shown in FIG. 2 and FIG.
  • the conductive layer includes a conductive layer in each TFT structure in the TFT region, and includes a conductive region other than the conductive layer in each TFT structure, that is, the conductive region 2 shown in FIG. 2, and therefore, the conductive layer Connecting the AT region to the electrical detection region, and connecting the electrical detection region to a semiconductor active layer pattern in each TFT in the corresponding TFT region, and in each TFT in the TFT region
  • the semiconductor active layer pattern is connected to the leads of the corresponding GOA region.
  • step of forming the third via region 10 and the fourth via region 11 by etching in step 2 is only a preferred solution.
  • the third via region may also be used in step 4.
  • 10 and the fourth via region 1 1 are formed simultaneously with the first via region 3 and the second via region 4, and the patterned conductive layers are used to achieve their proper connection relationship.

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Abstract

本发明涉及阵列基板技术。公开了一种检测线路结构，包括阵列基板检测区域（1）、多个电学检测区域（5）、将阵列基板检测区域（1）与各电学检测区域（5）相连接的导电区域（2）、集成电路区域（7）以及阵列基板栅驱动区域（9）；其中，所述检测线路结构还包括薄膜晶体管区域（8）；各电学检测区域（5）通过所述薄膜晶体管区域（8）与阵列基板栅驱动区域（9）连接；所述集成电路区域（7）直接与所述阵列基板栅驱动区域（9）连接。还公开了一种上述检测线路结构的制造方法以及包括上述检测线路结构的显示面板和显示装置，其能避免因AT区域（1）、电学检测区域（5）短路而导致的显示屏故障。

Description

检测线路结构及其制造方法、 显示面板和显示装置 技术领域
本发明涉及阵列基板技术， 尤其涉及一种检测线路结构及制造方法、 显示面板和显示装置。 背景技术
为了降低成本，现有液晶显示行业多采用阵列基板栅驱动（ Gate Drive on Array, GOA)技术， 而且， 在整个 GOA技术中， 要经过阵列基板检测 ( Array test, AT )、对盒工艺检测（ cell test, CT )、电学检测（ Electrical test, ET) 以及终检（FOG) 等各种检测， 因此在现有技术中存在许多检 测线路结构。 在阵列基板到 FOG完成过程中， 检测电路可能产生各种短路 等问题， 如 AT区域之间、 或者电学检测区域之间的静电环产生短路（如 静电释放（ESD)造成）。 由于集成电路（ IC) 区域与 AT区域、 电学检测 区域连接， 因此， 检测线路的短路会造成显示屏故障。
现有技术， 如图 1所示， 电学检测区域 5通过导电区域 2分别与 AT 区域 1、 IC区域 7连接， 而且电学检测区域 5还与 G0A区域 9连接， 在上 述连接关系中， 一旦 AT区域 1之间、 或者电学检测区域 5之间的静电环 6 产生短路（如 ESD造成）， 会导致 IC区域 7短路、 IC 信号发生短路， 进 而导致 G0A无法正常工作； 而且， 由于电学检测区域 5 、 AT 区域 1、 IC 区域 7三者相互连接， 排查短路点困难， 导致该不良不能修复、 进而导致 显示屏故障。 发明内容
有鉴于此， 本发明的实施例提供一种检测线路结构及制造方法、 显示 面板和显示装置， 能避免因 AT区域、 电学检测区域短路而导致的显示屏 故障。
针对现有技术中存在的技术问题， 本发明实施例的技术方案是这样实 现的：
本发明的实施例提供了一种检测线路结构， 包括阵列基板检测区域、 多个电学检测区域、 将阵列基板检测区域与各电学检测区域相连接的导电 区域、 集成电路区域以及阵列基板栅驱动区域； 其中， 所述检测线路结构 还包括薄膜晶体管区域； 各电学检测区域通过所述薄膜晶体管区域与阵列 基板栅驱动区域连接； 所述集成电路区域直接与所述阵列基板栅驱动区域 连接。
优选地， 所述薄膜晶体管区域包括与阵列基板栅驱动区域中的多条测 试引线相对应连接的多个薄膜晶体管； 所述多个电学检测区域包括与阵列 基板栅驱动区域中的多条测试引线相对应的多个阵列基板栅驱动电学检 测区域、 以及用于控制各所述薄膜晶体管导通和截止的薄膜晶体管区域控 制区域。
优选地， 所述集成电路区域直接与所述阵列基板栅驱动区域连接包 括： 所述集成电路区域通过过孔和导体与所述阵列基板栅驱动区域连接。
优选地， 所述阵列基板检测区域还包括用于连接薄膜晶体管区域控制 区域的引线。
优选地， 所述导电区域通过其自身区域中的第一过孔区域与阵列基板 检测区域连接， 且通过其自身区域中的第二过孔区域与各电学检测区域连 接。
优选地， 各电学检测区域之间形成有静电环。
本发明的实施例还提供了一种显示面板， 其中， 所述显示面板包括以 上所述的任一检测线路结构。
本发明的实施例还提供了一种显示装置， 其中， 所述显示装置包括以 上所述的显示面板。
本发明的实施例又提供了一种检测线路结构的制造方法， 包括： 在基板上形成阵列基板检测区域、 多个电学检测区域、 集成电路区域 以及阵列基板栅驱动区域； 其中， 所述集成电路区域直接与所述阵列基板 栅驱动区域连接， 各电学检测区域与所述阵列基板检测区域以及所述阵列 基板栅驱动区域三者相互电隔离；
在已形成有所述阵列基板检测区域、 多个电学检测区域、 集成电路区 域以及阵列基板栅驱动区域的基板上形成绝缘层；
在已形成有所述阵列基板检测区域、 多个电学检测区域、 集成电路区 域、 阵列基板栅驱动区域以及绝缘层的基板上形成半导体有源层图案， 所 述半导体有源层图案用于连接所述阵列基板栅驱动区域中的测试引线和 与所述测试引线对应的电学检测区域； 并在各电学检测区域之间形成静电 环；
形成钝化层， 并在所述钝化层上形成过孔； 以及形成导电层， 所述导 电层将所述阵列基板检测区域与各电学检测区域连接、 将各电学检测区域 与对应的半导体有源层图案连接， 将所述半导体有源层图案与对应的阵列 基板栅驱动区域的引线连接。
优选地， 所述半导体有源层图案用于构造与阵列基板栅驱动区域中的 多条测试引线相对应的多个薄膜晶体管； 所述多个电学检测区域包括与阵 列基板栅驱动区域中的多条测试引线相对应的多个阵列基板栅驱动电学 检测区域、 以及用于控制各所述薄膜晶体管导通和截止的薄膜晶体管区域 控制区域； 所述阵列基板检测区域还包括用于连接薄膜晶体管区域控制区 域的引线。 置， 具有以下的优点和特点：
本发明实施例提供的检测线路结构不再直接将电学检测区域与 IC区 域连接， 而是通过薄膜晶体管（TFT )区域将电学检测区域与 IC区域连接， 且本发明实施例提供的检测线路结构中， 新增一个电学检测区域（即图 2 所示的第五检测区域 55 ), 如此， 通过所述新增的电学检测区域（即 TFT 区域控制区域）控制 TFT区域的导通和截止， 即当所述 TFT区域处于断开 状态时， 本发明检测线路结构中的 AT区域、 电学检测区域均与 IC区域断 开， IC区域发出的 IC信号可直接发送至 G0A区域， 因此， 能有效避免因 AT区域、 电学检测区域短路而导致的显示屏故障。 附图说明
图 1为现有技术中检测线路结构的示意图；
图 2为本发明检测线路结构的示意图；
图 3至图 5为本发明检测线路结构在制造过程中的示意图；
图 6为本发明检测线路结构的剖面图。
附图标记说明
1、 AT区域， 14、 AT区域中的引线， 2、 导电区域， 3、 第一过孔区域，
4、 第二过孔区域， 5、 电学检测区域， 51、 第一 G0A电学检测区域， 52、 第二 GOA电学检测区域， 5 3、 第三 G0A电学检测区域， 54、 第四 G0A电学 检测区域， 55、 TFT区域控制区域， 6、 静电环， 7、 IC区域， 8、 TFT区域， 81、 第一 TFT , 82、 第二 TFT , 8 3、 第三 TFT , 84、 第四 TFT , 9、 G0A 区 域、 91、 G0A 区域中的第一测试引线， 92、 G0A 区域中的第二测试引线， 93、 G0A 区域中的第三测试引线， 94、 G0A 区域中的第四测试引线， 1 0、 第三过孔区域， 1 1、 第四过孔区域， 12、 玻璃基板 具体实施方式
下面将结合具体实施例及附图对本发明的实施方式进行详细描述。 图 2为本发明检测线路结构的示意图， 如图 2所示， 一种检测线路结 构， 包括 AT区域 1 , 电学检测区域（ ET Pad ) 5、 将 AT区域 1与电学检测 区域 5连接的导电区域 2、 I C区域 7以及 G0A区域 9 ; 其中， 所述检测线 路结构还包括 TFT区域 8 ; 这里， 所述电学检测区域 5通过所述 TFT区域 8与 G0A区域 9连接； 所述 IC区域 7直接与所述 G0A区域 9连接。
值得注意的是， 图 2仅给出了 G0A区域中的测试引线为四条时的检测 线路结构示意图， 此结构并非用于限制本发明， 在实际应用过程中， 可以 根据具体情况增删所述 G0A区域中的测试引线的个数、 以及相应的增删 TFT区域中 TFT的个数、 AT区域中引线的个数等。
以图 2为例，对本发明检测线路结构做进一步详细说明；如图 2所示， 所述 G0A区域包括四条测试引线， 分别为 G0A区域中的第一测试引线 91 , G0A 区域中的第二测试引线 92、 G0A 区域中的第三测试引线 93、 G0A 区 域中的第四测试引线 94、 相应地， 所述 IC区域包括与各所述 G0A区域中 测试引线相对应连接的四条测试引线。
进一步的， 半导体有源层图案用于构造与阵列基板栅驱动区域中的多 条测试引线相对应的多个薄膜晶体管； 这里， 由于所述 TFT区域包括半导 体有源层图案， 因此， 所述半导体有源层图案用于构造与阵列基板栅驱动 区域中的多条测试引线相对应的多个薄膜晶体管可以进一步理解为： 所述 TFT区域包括与 G0A区域中的多条测试引线相对应连接的多个 TFT; 所述 电学检测区域包括与 G0A区域中的多条测试引线相对应的多个 G0A电学检 测区域、 以及用于控制各所述 TFT导通和截止的 TFT区域控制区域；
具体的， 所述 TFT区域包括与 G0A区域中的多条测试引线相对应的多 个 TFT为： 第一 TFT81、 第二 TFT82、 第三 TFT8 3、 第四 TFT84 ;
所述第一 TFT81与 GOA 区域中的第一测试引线 91连接， 所述第二 TFT82 与 G0A 区域中的第二测试引线 92连接、 所述第三 TFT8 3与 G0A 区 域中的第三测试引线 93连接、 所述第四 TFT84与 G0A 区域中的第四测试 引线 94连接；
所述电学检测区域 5包括： 第一 G0A电学检测区域 51、第二 G0A电学 检测区域 52、 第三 GO A电学检测区域 5 3、 第四 G0A电学检测区域 54、 TFT 区域控制区域 55 ; 所述电学检测区域通过所述 TFT区域与 G0A区域连接， 其中所述第一 G0A电学检测区域 51通过所述第一 TFT81与所述 G0A 区域 中的第一测试引线 91连接； 所述第二 G0A电学检测区域 52通过所述第二 TFT82与所述 G0A 区域中的第二测试引线 92连接； 所述第三 G0A电学检 测区域 5 3通过所述第三 TFT8 3与所述 G0A区域中的第三测试引线 93连接； 所述第四 G0A电学检测区域 54通过所述第四 TFT84与所述 G0A 区域中的 第四测试引线 94连接；所述 TFT区域控制区域 55直接与所述第一 TFT 81、 第二 TFT82、第三 TFT 8 3以及第四 TFT 84连接，用于控制所述第一 TFT81、 第二 TFT82、 第三 TFT8 3以及第四 TFT84的通断。
进一步的， 所述 IC区域 7直接与所述 G0A区域 9连接， 其中， 所述 IC区域 7通过过孔和导体与所述 G0A区域 9连接， 即所述 IC区域 7通过 第三过孔区域 1 0和导体与所述 G0A区域 9连接； 这里， 所述导体为 TFT 区域中各 TFT结构中的导电部分，其中，这里所述导电部分为：各所述 TFT 中未与所述电学检测区域 5连接的导电部分； 则所述 I C区域 7通过过孔 和导体与所述 G0A区域 9连接进一步为： 所述 I C区域 7通过第三过孔区 域 1 0、 以及通过所述 TFT区域 8中各所述 TFT未与所述电学检测区域 5 连接的导电部分与所述 G0A区域 9连接。
值得注意的是， 由于所述电学检测区域 5与 TFT区域 8连接， 所以电 学检测区域 5与所述 TFT区域 8两个区域必然有重叠的部分， 因此， 所述 IC区域 7通过过孔和导体与所述 G0A区域 9连接为： 所述 IC区域 7通过 第三过孔区域 1 0与所述 G0A区域连接， 而且， 所述 I C区域 7不通过所述 电学检测区域 5 ,也不通过所述电学检测区域 5与 TFT区域 8重叠的部分， 而是通过所述 TFT区域 8中各所述 TFT未与所述电学检测区域 5连接的导 电部分与所述 G0A区域 9连接； 又由于所述电学检测区域 5中的 TFT区域 控制区域 55直接与所述第一 TFT81、 第二 TFT82、 第三 TFT8 3以及第四 TFT84连接， 因此， 本发明检测线路结构能通过所述 TFT区域控制区域 55 控制 TFT区域 8的通断， 即当所述 TFT区域 8处于断开状态时， 本发明检 测线路结构中的 AT区域 1、 电学检测区域 5均与 I C区域 7断开， 如此， 当所述 AT区域 1和 /或所述电学检测区域 5短路时， 并不会影响所述 IC 区域发出的 I C信号传输至 G0A区域， 进而能有效避免因 AT区域 1和 /或 所述电学检测区域 5短路而导致的显示屏故障。
进一步的，所述 AT区域还包括用于连接 TFT区域控制区域 55的引线。 由于在本发明检测线路结构的电学检测区域 5中新增一 TFT区域控制区域 55 , 因此， 相对应的， 在所述 AT区域中新增一条用于与 TFT区域控制区 域 55连接的引线 （如图 2 AT区域中的引线 14所示）； 这里， 所述 AT区 域中的引线 14与所述 TFT区域控制区域 55连接为： 所述 AT区域中的引 线 14通过所述导电区域 2与所述 TFT区域控制区域 55连接。
进一步的，所述导电区域 2通过其自身区域中的第一过孔区域 3与 AT 区域 1连接， 同时所述导电区域 2通过其自身区域中的第二过孔区域 4与 所述电学检测区域 5连接；
进一步的，所述电学检测区域 5之间形成有静电环 6 ;即所述第一 G0A 电学检测区域 5 1与第二 G0A电学检测区域 52之间形成有第一静电环 61 , 所述第二 G0A电学检测区域 52与第三 G0A电学检测区域 5 3之间形成有第 二静电环 62 , 所述第三 G0A电学检测区域 5 3与第四 G0A电学检测区域 54 之间形成有第三静电环 6 3 , 所述第四 G0A电学检测区域 54与 TFT区域控 制区域 55之间形成有第四静电环 64。
值得注意的是， 所述 IC区域 7与所述 G0A区域 9连接处形成有第三 过孔区域 1 0 , 所述第三过孔区域 1 0将所述 IC区域 7、 所述 G0A区域 9以 及 TFT区域 8连接在一起。 所述电学检测区域 5与 TFT区域 8的连接处形 成有第四过孔区域 1 1 ; 进一步的， 所述电学检测区域 5通过所述第三过孔 区域 1 0、 第四过孔区域 1 1 以及 TFT区域 8与 G0A区域 9连接； 所述导电 区域 2采用的材料可以为任何导电性能良好的薄膜， 如铟锡氧化物（ I T0 ) 薄膜、 或铟辞氧化物 （ I Z0 ) 薄膜等。
本发明检测线路结构不再直接将电学检测区域与 IC区域连接， 而是 通过 TFT区域将电学检测区域与 IC区域连接， 且本发明检测线路结构中， 新增一个电学检测区域（即图 2所示的第五检测区域 55 ), 如此， 通过新 增的电学检测区域（即 TFT区域控制区域）控制 TFT区域的通断， 即当所 述 TFT区域处于断开状态时， 本发明检测线路结构中的 AT区域、 电学检 测区域均与 I C区域断开， I C区域发出的 I C信号可直接发送至 G0A区域， 因此， 能有效避免因 AT区域、 电学检测区域短路而导致的显示屏故障。
本发明的实施例还提供了一种显示面板， 其中， 所述显示面板包括以 上所述的任一检测线路结构。
本发明的实施例还提供了一种显示装置， 其中， 所述显示装置包括以 上所述的显示面板。
本发明的实施例还提供了一种上述检测线路结构的制造方法， 其包括 形成 AT区域 1、 电学检测区域 5、 将 AT区域 1与电学检测区域 5连接的 导电区域 2、 I C区域 7以及 G0A区域 9的步骤； 其中， 所述方法还包括下 述步骤： 形成 TFT区域 8 , 以使所述电学检测区域 5通过所述 TFT区域 8 与 G0A区域 9连接， 同时使所述 I C区域 7直接与所述 G0A区域 9连接。
进一步的， 形成 TFT区域 8的步骤中包括： 形成与 G0A区域中的多条 测试引线相对应连接的多个 TFT; 形成所述电学检测区域 5的步骤包括： 形成与 G0A区域中的多条测试引线相对应的多个 G0A电学检测区域、 以及 形成用于控制各所述 TFT导通和截止的 TFT区域控制区域。
具体步骤包括： 形成第一 TFT 8 1、 第二 TFT82、 第三 TFT 8 3以及第 四 TFT 84、 以及形成第一 G0A电学检测区域 5 1、 第二 G0A电学检测区域 52、 第三 G0A电学检测区域 5 3、 第四 G0A电学检测区域 54以及 TFT区域 控制区域 55 ;
通过形成上述电学检测区域 5、 以及形成第一 TFT8 1至第四 TFT84 , 使得所述第一 G0A电学检测区域 5 1通过所述第一 TFT8 1与所述 G0A 区域 中的第一测试引线 91连接； 所述第二 G0A电学检测区域 5 2通过所述第二 TFT82与所述 G0A 区域中的第二测试引线 92连接； 所述第三 G0A电学检 测区域 5 3通过所述第三 TFT8 3与所述 G0A区域中的第三测试引线 9 3连接； 所述第四 G0A电学检测区域 54通过所述第四 TFT84与所述 G0A 区域中的 第四测试引线 94连接；所述 TFT区域控制区域 5 5直接与所述第一 TFT 8 1、 第二 TFT82、 第三 TFT 8 3以及第四 TFT 84连接， 以使所述 TFT区域控制 区域 55控制所述第一 TFT8 1、 第二 TFT8 2、 第三 TFT8 3以及第四 TFT84的 通断。
进一步的， 在所述导电区域 2中形成第一过孔区域 3、 第二过孔区域 4 , 以使所述导电区域 2通过其自身区域中的第一过孔区域 3与 AT区域 1 连接， 同时使所述导电区域 2通过其自身区域中的第二过孔区域 4与所述 电学检测区域 5连接；
进一步的， 在所述电学检测区域 5之间形成静电环 6 , 即在所述第一 G0A电学检测区域 5 1与第二 G0A电学检测区域 52之间形成第一静电环 61 , 在所述第二 G0A电学检测区域 52与第三 G0A电学检测区域 5 3之间形成第 二静电环 62 , 在所述第三 G0A电学检测区域 5 3与第四 G0A电学检测区域 54之间形成第三静电环 63 , 在所述第四 G0A电学检测区域 54与 TFT区域 控制区域 55之间形成第四静电环 64。
图 3至图 5为本发明检测线路结构在制造过程中的示意图， 图 6为本 发明检测线路结构的剖面图（本剖面图为图 2所示的结构沿 A-A虚线做剖 面得到图 6所示的结构）， 结合图 3至图 6详细说明本发明检测线路结构 的制造过程。
上述检测线路结构的制造方法， 其具体步骤包括：
步骤一： 在基板 12上形成 AT区域 1、 电学检测区域 5、 IC区域 7、 G0A区域 9 (图 6未给出 G0A区域 9 ); 其中， 所述电学检测区域 5与所述 AT区域 1以及所述 G0A区域 9三者相互电隔离； 所述 I C区域直接与所述 G0A区域连接；
这里， 所述电学检测区域 5包括第一 G0A电学检测区域 5 1、 第二 G0A 电学检测区域 52、 第三 G0A电学检测区域 5 3、 第四 G0A电学检测区域 54 以及 TFT区域控制区域 55 ; 所述 AT区域 1中新增一引线， 用于与新增的 TFT区域控制区域 55连接； 所述 G0A区域 9包括 G0A 区域中的第一测试 引线 91、 G0A区域中的第二测试引线 92、 G0A区域中的第三测试引线 9 3、 G0A 区域中的第四测试引线 94 ; 所述 IC区域 7包括与所述 G0A区域 9中 的测试引线相应连接的测试引线； 如图 3、 图 6所示；
步骤二： 在已形成有所述 AT区域、 电学检测区域、 IC区域以及 G0A 区域的基板上（即在步骤一所得的基板的基础上）形成绝缘层； 并优选地 通过刻蚀形成第三过孔区域 1 0、 以及第四过孔区域 1 1 ; 其中， 所述第三 过孔区域 1 0用于将所述 IC区域 7、 所述 G0A区域 9以及所述 TFT区域 8 相连接；
所述第四过孔区域 11用于连接所述电学检测区域 5与 TFT区域 8;即 所述第四过孔区域 11用于连接所述第一 G0A电学检测区域 51与第一 TFT81, 连接所述第二 G0A电学检测区域 52与第二 TFT82, 连接所述第三 G0A电学检测区域 53与第三 TFT83, 连接所述第四 G0A电学检测区域 54 与第四 TFT84;
如图 2、 图 4、 图 6所示；
值得注意的是，所述绝缘层包括 TFT区域中各 TFT结构中的栅绝缘层、 也包括除各 TFT结构中的栅绝缘层以外的绝缘层； 而且， 所述 TFT区域控 制区域 55不通过所述第四过孔区域 11而是直接与所述第一 TFT 81、 第二 TFT82、 第三 TFT 83以及第四 TFT 84连接， 如图 2所示；
步骤三： 在步骤二所得到的基板的基础上， 在所述电学检测区域 5之 间形成静电环 6,即在所述第一 G0A电学检测区域 51与第二 G0A电学检测 区域 52之间形成第一静电环 61,在所述第二 G0A电学检测区域 52与第三 G0A电学检测区域 53之间形成第二静电环 62 , 在所述第三 G0A电学检测 区域 53与第四 G0A电学检测区域 54之间形成第三静电环 63,在所述第四 G0A电学检测区域 54与 TFT区域控制区域 55之间形成第四静电环 64。
以及形成 TFT区域 8, 具体为在 TFT区域 8中形成各个半导体有源层 图案 （所述半导体有源层图案为 TFT区域 8中各 TFT结构中的一部分）， 所述半导体有源层图案用于连接所述 G0A区域 9中的测试引线和与所述测 试引线对应的所述电学检测区域 5; 由于半导体有源层图案属于 TFT结构 中的一部分， 因此， 所述半导体有源层图案用于连接所述 G0A区域 9中的 测试引线和与所述测试引线对应的所述电学检测区域 5可以进一步理解 为： 所述 G0A区域 9中的测试引线通过所述 TFT区域 8与所述测试引线对 应的所述电学检测区域 5连接； 即
所述第一 G0A电学检测区域 51通过所述第一 TFT81与所述 G0A 区域 中的第一测试引线 91连接； 所述第二 G0A电学检测区域 52通过所述第二 TFT82与所述 G0A 区域中的第二测试引线 92连接； 所述第三 G0A电学检 测区域 53通过所述第三 TFT83与所述 G0A区域中的第三测试引线 93连接； 所述第四 G0A电学检测区域 54通过所述第四 TFT84与所述 G0A 区域中的 第四测试引线 94连接；所述 TFT区域控制区域 55直接与所述第一 TFT 81、 第二 TFT82、第三 TFT 8 3以及第四 TFT 84连接，用于控制所述第一 TFT81、 第二 TFT82、 第三 TFT8 3以及第四 TFT84的通断；
这里， 由于所述第三过孔区域 1 0、 第四过孔区域 1 1的存在， 使得所 述电学检测区域 5能通过所述第三过孔区域 1 0、第四过孔区域 1 1以及 TFT 区域 8而与 G0A区域 9连接； 如图 5、 图 6所示；
步骤四： 在步骤三所得到的基板的基础上形成钝化层， 并通过刻蚀工 艺在所述钝化层上形成第一过孔区域 3、 以及第二过孔区域 4、 以及沉积 导电层（如沉积导电材料 I T0 ), 所述导电层将第一过孔区域 3和第二过孔 区域 4相连接， 并图形化形成导电区域 2 , 使得所述导电区域 2通过所述 第一过孔区域 3与所述 AT区域 1连接， 并通过所述第二过孔区域 4与所 述电学检测区域 5连接； 如图 2、 图 6所示；
这里， 所述导电层包括 TFT区域中各 TFT结构中的导电层， 以及包括 除各 TFT结构中的导电层以外的导电区域， 即图 2所示的导电区域 2 , 因 此， 所述导电层既将所述 AT区域与所述电学检测区域连接、 又将所述电 学检测区域与对应的所述 TFT区域中各 TFT中的半导体有源层图案连接， 以及将所述 TFT区域中各 TFT中的半导体有源层图案与对应的 G0A区域的 引线连接。
需要注意的是， 步骤二中通过刻蚀形成第三过孔区域 1 0、 以及第四过 孔区域 1 1的步骤只是优选方案， 作为替代方案， 也可以在步骤四中将第 三过孔区域 1 0、 以及第四过孔区域 1 1 , 与第一过孔区域 3、 以及第二过孔 区域 4同时形成， 并利用图形化的导电层来实现它们应有的连接关系。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。 本领域的技术人员应当明白， 在不脱离本发明的精神的情况下， 可以做出各种变形、 替代和改进， 这些变形、 替代和改进也将落入权利要 求书的保护范围内。

Claims

权 利 要 求 书
1、 一种检测线路结构， 包括阵列基板检测区域、 多个电学检测区域、 将 阵列基板检测区域与各电学检测区域相连接的导电区域、 集成电路区域以及 阵列基板栅驱动区域， 其特征在于， 所述检测线路结构还包括薄膜晶体管区 域； 其中， 各电学检测区域通过所述薄膜晶体管区域与阵列基板栅驱动区域 连接； 所述集成电路区域直接与所述阵列基板栅驱动区域连接。
2、 根据权利要求 1所述的检测线路结构， 其中， 所述薄膜晶体管区域包 括与阵列基板栅驱动区域中的多条测试引线相对应连接的多个薄膜晶体管； 所述多个电学检测区域包括与阵列基板栅驱动区域中的多条测试 I线相对应 的多个阵列基板栅驱动电学检测区域、 以及用于控制各所述薄膜晶体管导通 和截止的薄膜晶体管区域控制区域。
3、 根据权利要求 1所述的检测线路结构， 其中， 所述集成电路区域直接 与所述阵列基板栅驱动区域连接包括： 所述集成电路区域通过过孔和导体与 所述阵列基板栅驱动区域连接。
4、 根据权利要求 2所述的检测线路结构， 其中， 所述阵列基板检测区域 还包括用于连接薄膜晶体管区域控制区域的引线。
5、 根据权利要求 1至 4任一项所述的检测线路结构， 其中， 所述导电区 域通过其自身区域中的第一过孔区域与阵列基板检测区域连接， 且通过其自 身区域中的第二过孔区域与各电学检测区域连接。
6、 根据权利要求 1至 4任一项所述的检测线路结构， 其特征在于， 各电 学检测区域之间形成有静电环。
7、 一种显示面板， 其特征在于， 所述显示面板包括权利要求 1至 6任一 项所述的检测线路结构。
8、 一种显示装置， 其特征在于， 所述显示装置包括权利要求 7所述的显 示面板。
9、 一种检测线路结构的制造方法， 包括：
在基板上形成阵列基板检测区域、 多个电学检测区域、 集成电路区域以 及阵列基板栅驱动区域； 其中， 所述集成电路区域直接与所述阵列基板栅驱 动区域连接， 各电学检测区域与所述阵列基板检测区域以及所述阵列基板栅 驱动区域三者相互电隔离； 在已形成有所述阵列基板检测区域、 多个电学检测区域、 集成电路区域 以及阵列基板栅驱动区域的基板上形成绝缘层；
在已形成有所述阵列基板检测区域、 多个电学检测区域、 集成电路区域、 阵列基板栅驱动区域以及绝缘层的基板上形成半导体有源层图案， 所述半导 体有源层图案用于连接所述阵列基板栅驱动区域中的测试引线和与所述测试 引线对应的电学检测区域； 并在各电学检测区域之间形成静电环；
形成钝化层， 并在所述钝化层上形成过孔； 以及形成导电层， 所述导电 层将所述阵列基板检测区域与各电学检测区域连接、 将各电学检测区域与对 应的半导体有源层图案连接， 将所述半导体有源层图案与对应的阵列基板栅 驱动区域的引线连接。
10、 根据权利要求 9所述的方法， 其中， 所述半导体有源层图案用于构 造与阵列基板栅驱动区域中的多条测试引线相对应的多个薄膜晶体管； 所述 多个电学检测区域包括与阵列基板栅驱动区域中的多条测试引线相对应的多 个阵列基板栅驱动电学检测区域、 以及用于控制各所述薄膜晶体管导通和截 止的薄膜晶体管区域控制区域； 所述阵列基板检测区域还包括用于连接薄膜 晶体管区域控制区域的引线。
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