WO2014174716A1 - 電界効果型半導体装置及びその製造方法 - Google Patents

電界効果型半導体装置及びその製造方法 Download PDF

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    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Definitions

  • Embodiments described herein relate generally to a field effect semiconductor device having a metal S / D structure and a method for manufacturing the same.
  • a so-called metal S / D structure in which a source / drain (S / D) metal electrode is adjacent to a channel region has been proposed as a structure that can be expected to have advantages such as reduction of parasitic resistance and simplification of a device fabrication process.
  • a process has been developed in which Ni—InGaAs, which is an alloy of Ni and InGaAs, is formed on the source / drain (S / D) electrodes in a self-aligned manner, and a metal S / D InGaAs-nMOSFET using the process is developed.
  • Ni—InGaAs which is an alloy of Ni and InGaAs
  • the thickness of the S / D electrode layer is preferable to reduce the thickness of the S / D electrode layer to about 1/3 of the gate length from the viewpoint of suppressing the short channel effect.
  • an ultra-thin Ni—InGaAs alloy layer having a film thickness of 10 nm or less can be formed by controlling the Ni deposition amount and the heat treatment temperature (Patent Document 1, Non-Patent Document). 2).
  • a metal S / D InGaAs-nMOSFET having an ultrathin Ni—InGaAs S / D electrode can be fabricated.
  • the contact hole reaches the InGaAs alloy layer and at the same time the RIE for forming the contact hole is completed, the InGaAs alloy layer is not over-etched, but in order to secure a process margin on the entire wafer surface. This over-etching is inevitable.
  • the disappearance of the InGaAs alloy layer under the plug is considered to cause problems such as an increase in junction leakage and an increase in resistance due to a reduction in contact area. Therefore, the alloy layer under the plug remains even after a sufficient process margin is secured. It is hoped that
  • the problem to be solved by the present invention is to realize a reliable connection between a contact plug and a metal source / drain electrode while ensuring a process margin of RIE for forming a contact hole. It is an object to provide a field effect semiconductor device capable of suppressing the increase and a manufacturing method thereof.
  • a field effect semiconductor device is formed on a surface portion of a semiconductor substrate, a gate electrode provided on the semiconductor substrate via a gate insulating film, and a channel region under the gate electrode.
  • a source / drain electrode made of an alloy of a metal and a semiconductor constituting the semiconductor substrate, and a contact plug in contact with the source / drain electrode, and the source / drain electrode in a region immediately below the contact plug And the semiconductor substrate are present at a deeper position on the semiconductor substrate side than the interface between the source / drain electrodes in the other regions and the semiconductor substrate.
  • the method of manufacturing a field effect semiconductor device includes a step of forming a gate electrode on a semiconductor substrate through a gate insulating film, and a surface region of the semiconductor substrate with a channel region under the gate electrode interposed therebetween. Forming a first source / drain electrode made of an alloy of a metal and a semiconductor of the semiconductor substrate, and forming an interlayer insulating film so as to cover the gate electrode and the first source / drain electrode.
  • a contact hole connected to the first source / drain electrode in the interlayer insulating film, and forming a metal and the semiconductor substrate in a surface portion of the semiconductor substrate at a bottom of the contact hole A second source / drain electrode formed of an alloy with a semiconductor and formed deeper in the semiconductor substrate than the first source / drain electrode. A and forming, in the contact hole, forming a contact plug to contact the second source / drain electrode.
  • the interface between the metal S / D electrode immediately below the contact plug and the semiconductor substrate is located deeper on the semiconductor substrate side than the interface between the S / D electrode and the semiconductor substrate in other regions. , S / D electrodes are formed. Therefore, even if overetching for forming the contact hole occurs, the contact plug and the metal S / D electrode are reliably connected. Thereby, a sufficient process margin can be ensured in the RIE for forming the contact hole without causing problems such as junction leakage and an increase in resistance.
  • FIG. 1 is a sectional view showing a schematic structure of an InGaAs-MOSFET according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the first embodiment.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the first embodiment.
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the first embodiment.
  • FIG. 5 is a cross-sectional view showing a schematic structure of an InGaAs-MOSFET according to the second embodiment.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the second embodiment.
  • FIG. 7 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the second embodiment.
  • FIG. 8 is a cross-sectional view showing a schematic structure of an InGaAs-MOSFET according to the third embodiment.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the third embodiment.
  • FIG. 10 is a cross-sectional view showing a manufacturing process of the InGaAs-MOSFET of the third embodiment.
  • FIG. 1 is a sectional view showing a schematic structure of an InGaAs-MOSFET according to the first embodiment.
  • a gate electrode 13 is formed on an In x Ga 1-x As substrate (semiconductor substrate) 10 via a gate insulating film 12, and is formed on the surface portion of the substrate 10 with the gate electrode 13 interposed therebetween.
  • a source electrode and a drain electrode (hereinafter referred to as source / drain electrodes or S / D electrodes) 20 made of metal electrodes are formed. That is, the MOSFET of this embodiment has a so-called metal S / D structure in which a metal electrode such as Ni—InGaAs is adjacent to the channel as the S / D electrode 20.
  • Al 2 O 3, HfO 2 , La 2 O 3 or a mixture thereof can be used.
  • a material of the gate electrode 13 used Ta, TaN, Ti, TiN, Ni, Au, various metals or NiSix and NiGex such an alloy such as Pt, also a poly-Si 1-x Ge x or the like which has been subjected to heavy doping be able to.
  • the gate stack structure and materials there are no restrictions on the gate stack structure and materials.
  • the material of the S / D electrode 20 it is possible to use an alloy containing Co, Pt, etc. in addition to Ni.
  • An interlayer insulating film 17 is provided on the substrate 10 on which the gate insulating film 12 and the gate electrode 13 are formed.
  • a contact hole is formed in the interlayer insulating film 17 and the contact plug 30 is buried in the contact hole, whereby the contact plug 30 is connected to the S / D electrode 20.
  • the portion (second S / D electrode) 22 immediately below the plug of the S / D electrode 20 is deeper than the peripheral portion (first S / D electrode) 21 immediately below the plug of the S / D electrode 20. To the position. That is, the interface between the second S / D electrode 22 and the semiconductor substrate 10 immediately below the plug is located deeper on the semiconductor substrate side than the interface between the first S / D electrode 21 and the semiconductor substrate 10 in the peripheral portion. Existing.
  • the plug 30 includes a barrier metal 31 such as Ti or TiN, and a conductive film 32 made of W, Pd, Al, Cu, Au, or an alloy thereof. There are no restrictions on the structure and material of the plug, and the use of the barrier metal 31 is not essential.
  • an element isolation embedded insulating film 11 is formed so as to surround an element formation region in an In x Ga 1-x As substrate 10, and then, via a gate insulating film 12.
  • the gate electrode 13 is formed.
  • an In x Ga 1-x As substrate 10 an In x Ga 1-x As layer is formed by epitaxial growth on a compound semiconductor substrate such as InP or GaAs or on a Si or Ge substrate.
  • the In x Ga 1-x As layer can be formed by bonding to various base substrates.
  • a metal film 14 containing Ni is deposited to form an S / D electrode.
  • a gate sidewall insulating film may be formed on the side surface of the gate electrode 13 with SiO 2 , SiN, or the like.
  • the thickness of the deposited metal film 14 is preferably 30 nm or less, but more preferably 10 nm or less.
  • the film thickness of the alloy is preferably about 10 nm or less from the viewpoint of resistance to the short channel effect, and for this purpose, the amount of deposited metal is 10 nm. This is because it is preferable to limit to the following.
  • a first S / D electrode made of an alloy of the above metal and InGaAs and having a thickness of 10 nm or less is obtained by performing heat treatment and alloying treatment. 21 is formed.
  • the temperature of the heat treatment for alloying is desirably 200 to 350 ° C. This is because the alloying reaction hardly occurs at a temperature lower than this temperature range, and the alloy layer becomes thick at a high temperature.
  • etching of the metal film 14 that connects the gate electrode 13 and the S / D electrode 21 is performed.
  • Ni is deposited, it is possible to perform etching while maintaining a selection ratio between the material of the gate electrode 13 and the S / D electrode 21 of Ni—InGaAs with HCl. Thereby, electrical separation between the gate electrode 13 and the S / D electrode 21 is performed.
  • an insulating film 16 serving as an etching stopper for contact hole etching such as SiN is deposited.
  • an interlayer insulating film 17 such as SiO 2 is deposited.
  • the film thickness of these films 17 is arbitrary and may be set according to the application.
  • CMP chemical mechanical polishing
  • contact holes 18 are formed on the interlayer insulating film 17 and the stopper insulating film 16 by using RIE.
  • RIE reactive ion etching
  • the underlying S / D electrode 21 is over-etched, and in some cases, as shown in FIG. 3G, the alloy layer 21 becomes extremely thin or all of the alloy layer 21 is etched. Is assumed. If the contact plug is formed in a state where the alloy layer 21 has disappeared, there is a possibility that problems such as an increase in leakage current and an increase in resistance due to a reduction in contact area may be caused. Therefore, in this embodiment, the alloy layer is re-formed after the contact hole is formed.
  • a metal film 19 such as Ni is deposited as shown in FIG. Although it is desirable to deposit the same metal as that previously used for forming the S / D electrode, the metal species of the deposited metal may be changed.
  • the thickness of the deposited metal film 19 is desirably 30 nm or less.
  • a heat treatment is performed at 200 to 350 ° C. to thereby form the alloy layer 22, that is, the second S / D electrode. 22 is formed.
  • the S / D electrode 22 is formed in the contact hole portion to a position deeper than the surrounding region 21. That is, as the metal S / D electrode 20, S / D electrodes 21 and 22 having different film thicknesses are formed in the region 22 immediately below the contact plug (contact hole) and the other region 21.
  • the unreacted metal film 19 is selectively etched with HCl or the like. Thereafter, the barrier metal 31 and the plug metal 32 are deposited to form the contact plug 30, whereby the structure shown in FIG. 1 is obtained. Thereafter, a wiring process according to the Si-LSI process can be performed.
  • Ni is deposited again. And the heat treatment are performed, a Ni—InGaAs alloy layer 22 is newly formed immediately below the contact hole 18.
  • the contact plug 30 and the Ni—InGaAs layer (S / D electrode) 20 are securely connected, and a sufficient process margin is achieved in the RIE for forming the contact hole without causing problems such as junction leakage and increased resistance. Can be secured.
  • the MOSFET of the present embodiment can suppress junction leakage and increase in resistance. This is effective for realizing a CMOS-LSI with high performance and low power consumption.
  • FIG. 5 is a cross-sectional view showing a schematic structure of an InGaAs-MOSFET according to the second embodiment.
  • symbol is attached
  • the difference between the present embodiment and the first embodiment described above is that the metal S / D electrode is not formed after the contact hole is formed, but the metal S / D electrode is formed thick in advance in a region other than the vicinity of the gate. It is to be done.
  • gate sidewall insulating films 41 are formed on both sides of the gate electrode 13.
  • the thickness of the S / D electrode 50 is thin at the portion (first S / D electrode) 51 below the gate sidewall insulating film 41 and thick at the portion outside it (second S / D electrode) 52. ing. That is, the thickness of the S / D electrode 50 is thick at the contact portion between the S / D electrode 50 and the contact plug 31, and the thickness of the S / D electrode 50 is thin near the gate.
  • the contact hole does not penetrate the S / D electrode 20 due to the formation of the contact hole.
  • the S / D electrode 50 can be made sufficiently thin in the vicinity of the gate.
  • a gate insulating film 12 and a gate are formed.
  • An electrode 13 is formed on the substrate 10.
  • a thin first S / D electrode 51 is formed in a region of the substrate 10 excluding the gate portion (channel region).
  • a Ni film deposition process, a heat treatment process, and an unreacted Ni film removal process may be performed as in the first embodiment.
  • a gate sidewall insulating film 41 is formed.
  • the gate sidewall insulating film 41 is formed by, for example, depositing a silicon oxide film on the entire surface and then etching back the silicon oxide film so that the oxide film 41 remains on the sidewall of the gate electrode 13. It only has to be executed.
  • a metal film 42 containing Ni is deposited for the formation of the S / D electrode.
  • the thickness of the deposited metal film 42 is desirably 30 nm or less, for example, 20 nm.
  • the metal film is thicker than the first embodiment because the alloyed region is a region excluding the vicinity of the gate, and it is not necessary to limit the film thickness of the alloy layer to about 10 nm or less. .
  • a second S / D electrode 52 made of an alloy of the above metal and InGaAs is formed by performing a heat treatment and an alloying treatment.
  • the metal S / D electrode 50 S / D electrodes 51 and 52 having different film thicknesses are formed in a region immediately below the gate sidewall insulating film 41 and other regions.
  • the temperature of the heat treatment for alloying is desirably 200 to 350 ° C. The reason why the heat treatment is performed in this temperature range is that the alloying reaction is unlikely to occur at low temperatures and the alloy layer becomes thick at high temperatures.
  • etching of the metal film 42 that connects the gate electrode 13 and the S / D electrode 50 is performed.
  • Ni is deposited as the metal film 42, it is possible to etch the metal film 42 while ensuring a selective ratio between the metal film 42 and the Ni / InGaAs S / D electrode 50 with HCl. Thereby, electrical separation between the gate electrode 13 and the S / D electrode 50 is performed.
  • an insulating film 16 serving as an etching stopper in etching a contact hole such as SiN is deposited.
  • an interlayer insulating film 17 made of SiO 2 or the like is deposited on the substrate 10.
  • the film thickness of these films is arbitrary and may be set according to the application.
  • CMP chemical mechanical polishing
  • contact holes 18 are formed on the interlayer insulating film 17 and the stopper insulating film 16 by using RIE.
  • RIE reactive ion etching
  • the barrier metal 31 and the plug metal 32 are deposited to form the contact plug 30, thereby obtaining the structure shown in FIG.
  • the S / D electrode 50 is formed thin in the region 51 below the gate sidewall insulating film 41 in the vicinity of the gate, and the S / D electrode 50 is thick in the region 52 immediately below the contact plug. Is formed. For this reason, in this embodiment, even if some over-etching occurs in the S / D electrode 50 for contact hole formation, the S / D electrode 50 does not disappear. Therefore, the second embodiment can obtain the same effect as the first embodiment.
  • FIG. 8 is a cross-sectional view showing a schematic structure of an InGaAs-MOSFET according to the third embodiment. 1 and 5 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is different from the second embodiment described above in that the thickness of the S / D electrode 20 is changed using the gate sidewall insulating film 41 and the sidewall insulating film 41 is finally removed. is there.
  • the thickness of the S / D electrode 60 is reduced at the portion (second S / D electrode) 62 in the vicinity of the gate portion (channel region).
  • the S / D electrode 60 in the outer portion (first S / D electrode) 61 is thicker than the vicinity portion 62 of the gate portion.
  • the difference between this embodiment and FIG. 5 is that there is no gate sidewall insulating film 41.
  • gate insulating film 12 and a gate are formed.
  • An electrode 13 is formed on the substrate 10.
  • gate sidewall insulating films 41 such as silicon oxide films are formed on both side surfaces of the gate portion 13.
  • the metal film 42 containing Ni is deposited for the formation of the S / D electrode, a heat treatment is performed, whereby the above metal, InGaAs, and A first S / D electrode 61 made of the above alloy is formed.
  • the thickness of the deposited metal film 42 is desirably 30 nm or less, for example, 20 nm.
  • the metal film 42 that has not been alloyed is etched, and the sidewall insulating film 41 is further etched.
  • the metal film 43 containing Ni is deposited for the formation of the S / D electrode, a heat treatment is performed, whereby the metal (Ni) described above is performed.
  • a second S / D electrode 62 made of an alloy of InAs and InGaAs is formed.
  • the thickness of the deposited metal film 43 is 10 nm or less. This is because the film thickness of the alloy layer included in the S / D electrode near the gate is 10 nm or less.
  • the unreacted metal film 43 is etched.
  • an insulating film 16 such as SiN is deposited.
  • the insulating film 16 serves as an etching stopper during etching for forming a contact hole.
  • an interlayer insulating film 17 such as SiO 2 is deposited.
  • the film thickness of these films 16 and 17 may be any value, and may be set according to the application.
  • the surface of the interlayer insulating film 17 is planarized by chemical mechanical polishing (CMP).
  • contact holes 18 are formed in the interlayer insulating film 17 and the stopper insulating film 16 using RIE.
  • RIE reactive ion etching
  • the thin S / D electrode 60 (62) is formed in the vicinity of the gate, and the thick S / D electrode 60 (61) is formed immediately below the contact plug. For this reason, the S / D electrode 60 does not disappear even if some over-etching occurs due to contact hole formation. Therefore, the third embodiment can obtain the same effects as those of the second embodiment.
  • the semiconductor substrate is not necessarily a bulk substrate, and may be a semiconductor substrate in which a semiconductor layer is formed on the substrate.
  • the material of the channel region is In x Ga 1-x As (0 ⁇ x ⁇ 1), but the material of the channel region is not limited to In x Ga 1-x As.
  • the material of the channel region may be InP, In x Ga 1-x Sb, Si 1-x Ge x , or Ge 1-x Sn x .
  • the laminated structure it is possible to apply the laminated structure to the material of the channel region.
  • the material of the channel region is not necessarily limited to a compound semiconductor, but may be a single layer of Ge or Si, and the embodiment can be applied to a semiconductor in which a metal S / D structure is effective.
  • the metal for alloying with the semiconductor substrate is not limited to Ni, and metals such as Co and Pt can also be used.

Landscapes

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Abstract

　本実施形態の電界効果型半導体装置は、メタルＳ／Ｄ構造を有する電界効果型半導体装置であって、半導体基板と、基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下のチャネル領域を挟んで半導体基板の表面部に形成され、金属と半導体基板を構成する半導体との合金からなるソース／ドレイン電極と、ソース／ドレイン電極にコンタクトするコンタクトプラグと、を含んでいる。ソース／ドレイン電極は、コンタクトプラグ直下の領域のソース／ドレイン電極と半導体基板との界面が、その他の領域のソース／ドレイン電極と半導体基板との界面よりも基板側の深い位置に存在している。

Description

電界効果型半導体装置及びその製造方法
　本発明の実施形態は、メタルＳ／Ｄ構造を有する電界効果型半導体装置及びその製造方法に関する。
　Ｓｉ－ＭＯＳＦＥＴの微細化限界に直面しつつある現在、微細化によらないＬＳＩの低消費電力化が大きな課題となっている。例えば、ＭＯＳＦＥＴのチャネル領域に従来のＳｉよりも移動度の高いIII－Ｖ族半導体やＧｅを用いる研究が精力的に行われている。
　一方、ソース／ドレイン（Ｓ／Ｄ）金属電極が、チャネル領域に隣接された、いわゆるメタルＳ／Ｄ構造が、寄生抵抗の低減及び素子の作製プロセスの簡便化といった利点を期待できる構造として提案されている。例えば、ＮｉとＩｎＧａＡｓとの合金であるＮｉ－ＩｎＧａＡｓがソース／ドレイン（Ｓ／Ｄ）電極に自己整合的に形成されるプロセスが開発され、それを利用したメタルＳ／ＤのＩｎＧａＡｓ－ｎＭＯＳＦＥＴの試作が報告されている（非特許文献１）。
　また、メタルＳ／ＤのＭＯＳＦＥＴの微細化には、短チャネル効果を抑制する観点から、Ｓ／Ｄ電極層の厚みをゲート長の１／３程度に薄膜化することが好ましい。これに関して、Ｎｉ蒸着量と熱処理温度とが制御されることによって、膜厚１０ｎｍ以下の極薄膜のＮｉ－ＩｎＧａＡｓ合金層の形成が可能であることが報告されている（特許文献１，非特許文献２）。
　従って、これらの技術が組み合わされることで、極薄Ｎｉ－ＩｎＧａＡｓのＳ／Ｄ電極を有するメタルＳ／ＤのＩｎＧａＡｓ－ｎＭＯＳＦＥＴが作製可能である。
特開２０１３－００８８３２号公報
S. H. Kim et al., IEDM Tech. Dig., pp.596 (2010). T. Irisawa et al., Ext. Abst. SSDM, pp.947 (2011).
　通常のＳｉ－ＣＭＯＳ－ＬＳＩのコンタクト形成工程において、反応性イオンエッチング（ＲＩＥ）を用いて層間絶縁膜内にコンタクトホールが形成され、コンタクト金属プラグがコンタクトホール内に埋め込まれるプロセスが行われる。しかし、極薄Ｓ／Ｄ電極を有するメタルＳ／ＤのＩｎＧａＡｓ－ｎＭＯＳＦＥＴに同等のプロセスが実施された場合、ＩｎＧａＡｓ合金層がオーバーエッチングされ、プラグ下のＩｎＧａＡｓ合金層が消失するという問題が生じる可能性がある。
　原理的には、コンタクトホールがＩｎＧａＡｓ合金層に到達すると同時に、コンタクトホールを形成するためのＲＩＥが終了されればＩｎＧａＡｓ合金層のオーバーエッチングは生じないが、ウェハ全面でプロセスマージンを確保するためには、このオーバーエッチングは避けられない。プラグ下におけるＩｎＧａＡｓ合金層の消失は、接合リークの増大や、コンタクト面積の縮小による抵抗の増大といった問題を招くものと考えられるため、プラグ下の合金層は、プロセスマージンを十分確保した上でも残存させることが望まれる。
　本発明が解決しようとする課題は、コンタクトホール形成のためのＲＩＥのプロセスマージンを確保しつつ、コンタクトプラグと金属ソース／ドレイン電極との確実な接続を実現することができ、接合リークや抵抗の増大を抑制できる電界効果型半導体装置及びその製造方法を提供することである。
　本発明の電界効果型半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部に形成され、金属と前記半導体基板を構成する半導体との合金からなるソース／ドレイン電極と、前記ソース／ドレイン電極にコンタクトするコンタクトプラグと、を具備し、前記コンタクトプラグ直下の領域の前記ソース／ドレイン電極と前記半導体基板との界面が、その他の領域の前記ソース／ドレイン電極と前記半導体基板との界面よりも前記半導体基板側の深い位置に存在する。
　また、本発明の電界効果型半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部内に、金属と前記半導体基板の半導体との合金からなる第１のソース／ドレイン電極を形成する工程と、前記ゲート電極及び前記第１のソース／ドレイン電極を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜内に、前記第１のソース／ドレイン電極に接続されるコンタクトホールを形成する工程と、前記コンタクトホールの底部における前記半導体基板の表面部内に、金属と前記半導体基板を構成する半導体との合金からなり、前記第１のソース／ドレイン電極よりも前記半導体基板内の深い位置まで形成される第２のソース／ドレイン電極を、形成する工程と、前記コンタクトホール内に、前記第２のソース／ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、を含む。
　本発明によれば、コンタクトプラグ直下のメタルＳ／Ｄ電極と半導体基板との界面が、その他の領域のＳ／Ｄ電極と半導体基板との界面よりも半導体基板側の深い位置に存在するように、Ｓ／Ｄ電極が形成されている。そのため、コンタクトホールの形成のためのオーバーエッチングが生じても、コンタクトプラグとメタルＳ／Ｄ電極とが確実に接続される。これにより、接合リークや、抵抗の増大といった問題生じさせずに、コンタクトホール形成のためのＲＩＥにおいて十分なプロセスマージンを確保することができる。
図１は、第１の実施形態に係わるＩｎＧａＡｓ－ＭＯＳＦＥＴの概略構造を示す断面図である。 図２は、第１の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。 図３は、第１の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。 図４は、第１の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。 図５は、第２の実施形態に係わるＩｎＧａＡｓ－ＭＯＳＦＥＴの概略構造を示す断面図である。 図６は、第２の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。 図７は、第２の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。 図８は、第３の実施形態に係わるＩｎＧａＡｓ－ＭＯＳＦＥＴの概略構造を示す断面図である。 図９は、第３の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。 図１０は、第３の実施形態のＩｎＧａＡｓ－ＭＯＳＦＥＴの製造工程を示す断面図である。
　以下、実施形態の電界効果型半導体装置を、図面を参照して説明する。
　（第１の実施形態）
　図１は、第１の実施形態に係わるＩｎＧａＡｓ－ＭＯＳＦＥＴの概略構造を示す断面図である。
　図１に示されるように、ＩｎxＧａ1-xＡｓ基板（半導体基板）１０上に、ゲート絶縁膜１２を介してゲート電極１３が形成され、ゲート電極１３を挟んで基板１０の表面部に、金属電極からなるソース電極及びドレイン電極（以下では、ソース／ドレイン電極、又は、Ｓ／Ｄ電極と表記する）２０が形成されている。即ち、本実施形態のＭＯＳＦＥＴは、Ｓ／Ｄ電極２０としてＮｉ－ＩｎＧａＡｓ等の金属電極がチャネルに隣接する、いわゆるメタルＳ／Ｄ構造となっている。
　ゲート絶縁膜１２としては、Ａｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 等やそれらの混合物を用いることができる。ゲート電極１３の材料としては、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｔ等の各種金属やＮｉＳｉｘやＮｉＧｅｘ等の合金、また高濃度ドーピングを施したポリＳｉ1-xＧｅx 等を用いることができる。さらに、ゲートスタック構造及び材料に制限はない。また、Ｓ／Ｄ電極２０の材料としては、Ｎｉの他、Ｃｏ，Ｐｔ等を含む合金を用いることも可能である。
　ゲート絶縁膜１２及びゲート電極１３が形成された基板１０上に、層間絶縁膜１７が設けられている。層間絶縁膜１７内にコンタクトホールが形成され、このコンタクトホール内にコンタクトプラグ３０が埋め込まれることにより、Ｓ／Ｄ電極２０にコンタクトプラグ３０が接続されている。Ｓ／Ｄ電極２０のプラグ直下の部分（第２のＳ／Ｄ電極）２２は、Ｓ／Ｄ電極２０のプラグ直下の周辺部分（第１のＳ／Ｄ電極）２１と比べて基板１０の深い位置まで形成されている。即ち、プラグ直下の第２のＳ／Ｄ電極２２と半導体基板１０との界面は、その周辺部分の第１のＳ／Ｄ電極２１と半導体基板１０との界面より、半導体基板側の深い位置に存在している。プラグ３０は、Ｔｉ，ＴｉＮ等のバリア金属３１と、Ｗ，Ｐｄ，Ａｌ，Ｃｕ，Ａｕ又はそれらの合金からなる導電膜３２とを含む。プラグの構造及び材料に制限はなく、またバリア金属３１を用いることも必須ではない。
　次に、本実施形態の製造方法を、図２乃至図４を参照して説明する。
　まず、図２の（ａ）に示されるように、ＩｎxＧａ1-xＡｓ基板１０内に素子形成領域を囲むように素子分離埋め込み絶縁膜１１が形成された後、ゲート絶縁膜１２を介してゲート電極１３が形成される。ＩｎxＧａ1-xＡｓ基板１０の形成法に制限は無く、ＩｎＰやＧａＡｓ等の化合物半導体基板上に若しくはＳｉやＧｅの基板上に、ＩｎxＧａ1-xＡｓ層をエピタキシャル成長で形成することや、ＩｎxＧａ1-xＡｓ層を各種母体基板に貼り合わせて形成することができる。
　次いで、図２の（ｂ）に示されるように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜１４が、堆積される。金属の堆積前に、ＳｉＯ2 やＳｉＮ等でゲート側壁絶縁膜がゲート電極１３の側面上に形成されても良い。ただし、例えばＴａＮがゲート電極１３に用いられる場合、ＴａＮ酸化物がゲート電極１３の側面上に自然に形成されるため、ゲート側壁絶縁膜の形成は必須ではない。堆積する金属膜１４の膜厚は、３０ｎｍ以下が望ましいが、１０ｎｍ以下とすることが更に望ましい。これは、その後の熱処理でＩｎＧａＡｓとの合金化が実行されるが、合金の膜厚は短チャネル効果に対する耐性の観点から、１０ｎｍ程度以下とすることが望ましく、そのためには金属の堆積量を１０ｎｍ以下に制限することが好ましいためである。
　次いで、図２の（ｃ）に示されるように、熱処理を施して合金化処理を行うことにより、上記の金属とＩｎＧａＡｓとの合金からなる１０ｎｍ以下の厚さを有する第１のＳ／Ｄ電極２１が、形成される。合金化のための熱処理の温度は、２００～３５０℃が望ましい。これは、この温度範囲より低温では合金化反応が生じにくく、また高温では合金層が厚くなるためである。
　合金化のための熱処理後、ゲート電極１３とＳ／Ｄ電極２１とを繋ぐ金属膜１４のエッチングが、実行される。Ｎｉが堆積された場合には、ＨＣｌでゲート電極１３の材料とＮｉ－ＩｎＧａＡｓのＳ／Ｄ電極２１との選択比を持たせつつエッチングすることが可能である。これにより、ゲート電極１３とＳ／Ｄ電極２１との電気的分離が行われる。
　続いて、Ｓｉ－ＬＳＩプロセスに準じた後工程を行う。まず、図２の（ｄ）に示されるように、ＳｉＮ等のコンタクトホールエッチングの際のエッチングストッパとなる絶縁膜１６が堆積される。
　次いで、図３の（ｅ）に示されるように、ＳｉＯ2 等の層間絶縁膜１７が堆積される。これらの膜１７の膜厚は、任意で、用途に応じて設定すれば良い。層間絶縁膜１７の堆積後、化学機械研磨（ＣＭＰ）を行って、層間絶縁膜１７の表面平坦化が実行される。
　次いで、図３の（ｆ）に示されるように、層間絶縁膜１７及びストッパ絶縁膜１６に対して、ＲＩＥを用いて、コンタクトホール１８の形成が、実行される。それぞれの膜のＲＩＥではプロセスマージンを確保するために、エッチングレートから逆算されたエッチング時間より長い時間のエッチングを行う必要がある。
　この際、下地のＳ／Ｄ電極２１がオーバーエッチングされ、場合によっては図３の（ｇ）に示されるように、合金層２１が極めて薄くなったり、合金層２１の全てがエッチングされたりすることが、想定される。合金層２１が消失した状況でコンタクトプラグが形成されると、リーク電流の増大やコンタクト面積の縮小による抵抗の増大といった問題を招く可能性がある。そこで本実施形態では、コンタクトホールの形成後に合金層の再形成が実行される。
　合金層の再形成において、図４の（ｈ）に示されるように、Ｎｉ等の金属膜１９が堆積される。先にＳ／Ｄ電極の形成のために使用された金属と同一の金属が堆積されることが望ましいが、堆積される金属の金属種を変更してもよい。堆積される金属膜１９の膜厚は、３０ｎｍ以下とすることが望ましい。
　次いで、図４の（ｉ）に示されるように、Ｓ／Ｄ電極２１の形成時と同様に、２００～３５０℃で熱処理が行われることによって合金層２２、即ち、第２のＳ／Ｄ電極２２が形成される。このとき、コンタクトホール部には、その周囲の領域２１より深い位置までＳ／Ｄ電極２２が形成されることになる。即ち、金属Ｓ／Ｄ電極２０として、コンタクトプラグ（コンタクトホール）直下の領域２２とそれ以外の領域２１において、それぞれ膜厚の異なるＳ／Ｄ電極２１，２２が形成されることになる。
　次いで、図４の（ｊ）に示されるように、未反応の金属膜１９はＨＣｌ等で選択的にエッチングされる。その後、バリアメタル３１及びプラグ金属３２の堆積を行って、コンタクトプラグ３０が形成されることにより、上述の図１に示す構造が、得られる。これ以降は、Ｓｉ－ＬＳＩプロセスに準じた配線工程を行うことが可能である。
　このように本実施形態によれば、極薄Ｎｉ－ＩｎＧａＡｓ層２１を有するメタルＳ／Ｄ－ＩｎＧａＡｓ－ＭＯＳＦＥＴに対して、層間絶縁膜１７内にコンタクトホール１８が形成された後、再度Ｎｉの堆積と熱処理とが行われることで、コンタクトホール１８直下に新たにＮｉ－ＩｎＧａＡｓ合金層２２が形成される。これにより、コンタクトプラグ３０とＮｉ－ＩｎＧａＡｓ層（Ｓ／Ｄ電極）２０とが確実に接続され、接合リークや抵抗の増大といった問題生じさせずに、コンタクトホール形成のためのＲＩＥにおいて十分なプロセスマージンを確保することができる。
　即ち、本実施形態は、コンタクトホール形成のためのＲＩＥのプロセスマージンを確保しつつ、コンタクトプラグと金属ソース／ドレイン電極との確実な接続を取ることができる。従って、本実施形態のＭＯＳＦＥＴは、接合リークや抵抗の増大を抑制することが可能となる。これは、高性能・低消費電力のＣＭＯＳ－ＬＳＩの実現に有効である。
　（第２の実施形態）
　図５は、第２の実施形態に係わるＩｎＧａＡｓ－ＭＯＳＦＥＴの概略構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態が先に説明した第１の実施形態と異なる点は、コンタクトホール形成後に金属Ｓ／Ｄ電極が形成されるのではなく、ゲート近傍を除く領域で予め金属Ｓ／Ｄ電極が厚く形成されることにある。
　本実施形態では、上述の図１と同様の構成に加え、ゲート電極１３の両側部にゲート側壁絶縁膜４１が形成されている。そして、Ｓ／Ｄ電極５０の厚みは、ゲート側壁絶縁膜４１下の部分（第１のＳ／Ｄ電極）５１では薄く、それより外側の部分（第２のＳ／Ｄ電極）５２では厚くなっている。即ち、Ｓ／Ｄ電極５０とコンタクトプラグ３１とのコンタクト部分ではＳ／Ｄ電極５０の厚さは厚く、ゲート近傍ではＳ／Ｄ電極５０の厚さは薄くなっている。コンタクト部分におけるＳ／Ｄ電極５０の領域５２がゲート近傍部のＳ／Ｄ電極５０の領域５１より厚いために、コンタクトホール形成によりコンタクトホール（コンタクトプラグ）がＳ／Ｄ電極２０を突き抜けることはない。さらに、ゲート近傍ではＳ／Ｄ電極５０を十分薄くできる。
　次に、本実施形態の製造方法を、図６及び図７を参照して説明する。
　まず、図６の（ａ）に示されるように、ＩｎxＧａ1-xＡｓ基板１０内に素子形成領域を囲むように素子分離埋め込み絶縁膜１１が形成された後、ゲート絶縁膜１２及びゲート電極１３が、基板１０上に形成される。続いて、基板１０のゲート部（チャネル領域）を除く領域内に薄い厚さの第１のＳ／Ｄ電極５１が形成される。このＳ／Ｄ電極５１の形成には、先の第１の実施形態と同様に、Ｎｉ膜の堆積、熱処理、未反応のＮｉ膜の除去プロセスを行えばよい。
　次いで、図６の（ｂ）に示されるように、ゲート側壁絶縁膜４１が、形成される。このゲート側壁絶縁膜４１の形成は、例えば全面にシリコン酸化膜を堆積した後、シリコン酸化膜に対してエッチバックを施すことにより、ゲート電極１３の側壁上に酸化膜４１が残存するように、実行されればよい。
　次いで、図６の（ｃ）に示されるように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜４２が堆積される。堆積される金属膜４２の膜厚は、３０ｎｍ以下が望ましく、例えば２０ｎｍとする。第１の実施形態よりも金属膜の膜厚が厚いのは、合金化される領域がゲート近傍を除く領域であるため、合金層の膜厚を１０ｎｍ程度以下に制限する必要はないからである。
　次いで、図６の（ｄ）に示されるように、熱処理を施して合金化処理を行うことにより、上記の金属とＩｎＧａＡｓとの合金からなる第２のＳ／Ｄ電極５２が形成される。これにより、金属Ｓ／Ｄ電極５０として、ゲート側壁絶縁膜４１の直下の領域とそれ以外の領域とで膜厚の異なるＳ／Ｄ電極５１，５２が形成されることになる。なお、合金化のための熱処理の温度は、２００～３５０℃が望ましい。この温度範囲により熱処理が実行されるのは、低温では合金化反応が生じにくく、また高温では合金層が厚くなるためである。
　合金化のための熱処理の後、ゲート電極１３とＳ／Ｄ電極５０とを繋ぐ金属膜４２のエッチングが、実行される。Ｎｉが金属膜４２として堆積された場合には、ＨＣｌで金属膜４２とＮｉ－ＩｎＧａＡｓのＳ／Ｄ電極５０との選択比が確保されつつ、金属膜４２をエッチングすることが可能である。これにより、ゲート電極１３とＳ／Ｄ電極５０との電気的分離が行われる。
　続いて、Ｓｉ－ＬＳＩプロセスに準じた後工程が、実行される。まず、図７の（ｅ）に示されるように、ＳｉＮ等のコンタクトホールのエッチングの際のエッチングストッパとなる絶縁膜１６が、堆積される。
　次いで、図７の（ｆ）に示されるように、ＳｉＯ2 等からなる層間絶縁膜１７が、基板１０上に堆積される。これらの膜の膜厚は任意で、用途に応じて設定すれば良い。層間絶縁膜１７の堆積後、化学機械研磨（ＣＭＰ）を行って、層間絶縁膜１７の表面平坦化が行われる。
　次いで、図７の（ｇ）に示されるように、層間絶縁膜１７及びストッパ絶縁膜１６に対して、ＲＩＥを用いて、コンタクトホール１８の形成が行われる。それぞれの膜１６，１７に対するＲＩＥではプロセスマージンを確保するために、エッチングレートから逆算したエッチング時間より長い時間のエッチングを行う必要がある。この際、オーバーエッチングが生じても、コンタクトホール形成領域におけるＳ／Ｄ電極５０の膜厚が厚いため、コンタクトホール１８がＳ／Ｄ電極５０を突き抜けることはない。
　これ以降の工程において、バリアメタル３１及びプラグ金属３２の堆積を行って、コンタクトプラグ３０を形成することにより、上述の図５に示す構造が得られる。
　このように本実施形態によれば、ゲート近傍のゲート側壁絶縁膜４１の下方の領域５１では、Ｓ／Ｄ電極５０が薄く形成され、コンタクトプラグ直下の領域５２では、Ｓ／Ｄ電極５０が厚く形成されている。このため、本実施形態において、コンタクトホール形成のために多少のオーバーエッチングがＳ／Ｄ電極５０に生じても、Ｓ／Ｄ電極５０が消失してしまうことはない。従って、第２の実施形態は、先の第１の実施形態と同様の効果が得られる。
　（第３の実施形態）
　図８は、第３の実施形態に係わるＩｎＧａＡｓ－ＭＯＳＦＥＴの概略構造を示す断面図である。なお、図１及び図５と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態が先に説明した第２の実施形態と異なる点は、ゲート側壁絶縁膜４１を利用してＳ／Ｄ電極２０の厚みを変えると共に、最終的に側壁絶縁膜４１を除去することにある。
　本実施形態では、上述の図５と同様に、ゲート部（チャネル領域）の近傍部分（第２のＳ／Ｄ電極）６２で、Ｓ／Ｄ電極６０の厚みは薄くなっており、その部分６２より外側の部分（第１のＳ／Ｄ電極）６１におけるＳ／Ｄ電極６０の厚さはゲート部の近傍部分６２より厚くなっている。本実施形態と図５との違いはゲート側壁絶縁膜４１が無いことである。
　次に、本実施形態の製造方法を、図９及び図１０を参照して説明する。
　まず、図９の（ａ）に示されるように、ＩｎxＧａ1-xＡｓ基板１０内に素子形成領域を囲むように素子分離埋め込み絶縁膜１１が形成された後、ゲート絶縁膜１２及びゲート電極１３が、基板１０上に形成される。続いて、ゲート部１３の両側面上にシリコン酸化膜等のゲート側壁絶縁膜４１が形成される。
　次いで、図９の（ｂ）に示されるように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜４２が堆積された後、熱処理が実行されることにより、上記の金属とＩｎＧａＡｓとの合金からなる第１のＳ／Ｄ電極６１が形成される。このとき、堆積される金属膜４２の膜厚は、３０ｎｍ以下が望ましく、例えば２０ｎｍとする。
　次いで、図９の（ｃ）に示されるように、合金化のための熱処理の後、合金化しなかった金属膜４２がエッチングされ、更に、側壁絶縁膜４１がエッチングされる。
　次いで、図９の（ｄ）に示されるように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜４３が堆積された後、熱処理が実行されることにより、上記の金属（Ｎｉ）とＩｎＧａＡｓとの合金からなる第２のＳ／Ｄ電極６２が形成される。このとき、堆積される金属膜４３の膜厚は、１０ｎｍ以下とする。これは、ゲート近傍のＳ／Ｄ電極内に含まれる合金層の膜厚を１０ｎｍ以下にするためである。
　次いで、図１０の（ｅ）に示されるように、未反応の金属膜４３がエッチングされる。
　続いて、Ｓｉ－ＬＳＩプロセスに準じた後工程を行う。まず、図１０の（ｆ）に示されるように、ＳｉＮ等の絶縁膜１６が堆積される。絶縁膜１６は、コンタクトホールを形成するためのエッチング時におけるエッチングストッパとなる。続いて、ＳｉＯ2 等の層間絶縁膜１７が、堆積される。これらの膜１６，１７の膜厚は任意の値でよく、用途に応じて設定すれば良い。層間絶縁膜１７の堆積後、化学機械研磨（ＣＭＰ）によって、層間絶縁膜１７の表面平坦化が行われる。
　次いで、図１０の（ｇ）に示されるように、層間絶縁膜１７及びストッパ絶縁膜１６内に、ＲＩＥを用いて、コンタクトホール１８が形成される。それぞれの膜１６，１７に対するＲＩＥは、プロセスマージンを確保するために、エッチングレートから逆算したエッチング時間より長い時間のエッチングを行う必要がある。この際、オーバーエッチングが生じても、コンタクトホール１８が形成される領域の下地のＳ／Ｄ電極６０の膜厚が厚いため、コンタクトホール１８の突き抜けが生じることはない。
　次いで、バリアメタル３１及びプラグ金属３２の堆積を行ってコンタクトプラグを形成することにより、上述の図８に示される構造が得られる。
　このように本実施形態によれば、ゲート近傍では薄いＳ／Ｄ電極６０（６２）が形成され、コンタクトプラグ直下で厚いＳ／Ｄ電極６０（６１）が形成される。このため、コンタクトホール形成のために、多少のオーバーエッチングが生じても、Ｓ／Ｄ電極６０が消失してしまうことはない。従って、第３の実施形態は、第２の実施形態と同様の効果が得られる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　半導体基板は必ずしもバルク基板である必要はなく、基板上に半導体層を形成した半導体基板であっても良い。
　実施形態では、チャネル領域の材料をＩｎxＧａ1-xＡｓ（０＜ｘ＜１）とすることを前提としていたが、チャネル領域の材料はＩｎxＧａ1-xＡｓに限るものではない。例えば、チャネル領域の材料は、ＩｎＰ、ＩｎxＧａ1-xＳｂ、Ｓｉ1-xＧｅx、Ｇｅ1-xＳｎx を適用することも可能である。また、無論、チャネル領域の材料に、それらの積層構造を適用することが可能である。さらに、チャネル領域の材料は、必ずしも化合物半導体に限らず、ＧｅやＳｉの単層であっても良く、実施形態は、メタルＳ／Ｄ構造が有効な半導体に適用することができる。
　また、半導体基板と合金化させるための金属は、Ｎｉに限るものではなくＣｏやＰｔ等の金属を用いることも可能である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１０…ＩｎxＧａ1-xＡｓ基板（半導体基板）
　１１…素子分離埋め込み絶縁膜
　１２…ゲート絶縁膜
　１３…ゲート電極
　１４，１９，４２，４３…金属膜
　１６…ストッパ絶縁膜
　１７…層間絶縁膜
　２０，５０，６０…金属Ｓ／Ｄ電極
　２１，５１，６１…第１のＳ／Ｄ電極
　２２，５２，６２…第２のＳ／Ｄ電極
　３１…バリアメタル
　３２…プラグ電極
　４１…ゲート側壁絶縁膜

Claims (12)

  1. 　半導体基板と、
    　前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部に形成され、金属と前記半導体基板を構成する半導体との合金からなるソース／ドレイン電極と、
    　前記ソース／ドレイン電極にコンタクトするコンタクトプラグと、
    　を具備し、
    　前記コンタクトプラグ直下の領域の前記ソース／ドレイン電極と前記半導体基板との界面が、その他の領域の前記ソース／ドレイン電極と前記半導体基板との界面よりも前記半導体基板側の深い位置に存在することを特徴とする電界効果型半導体装置。
  2. 　前記チャネル領域は、ＩｎxＧａ1-xＡｓ（０＜ｘ＜１）、ＩｎＰ、ＩｎxＧａ1-xＳｂ（０＜ｘ＜１）、ＳｉxＧｅ1-x（０＜ｘ＜１）のグループの中から選択される１つから形成されている、ことを特徴とする請求項１に記載の電界効果型半導体装置。
  3. 　前記ソース／ドレイン電極は、Ｎｉ，Ｃｏ，Ｐｔのグループから選択される少なくとも１つと前記半導体基板を構成する半導体との合金であることを特徴とする請求項２に記載の電界効果型半導体装置。
  4. 　半導体基板と、
    　前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極を挟んで前記半導体基板上に設けられたゲート側壁絶縁膜と、
    　前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部内に形成され、金属と前記半導体基板を構成する半導体との合金からなるソース／ドレイン電極と、
    　前記ソース／ドレイン電極にコンタクトするコンタクトプラグと、
    　を具備し、
    　前記ゲート側壁絶縁膜の下方の第１領域に隣り合う前記チャネル領域側と反対側の第２領域における前記ソース／ドレイン電極の膜厚は、前記ゲート側壁絶縁膜の下方の前記第１領域における前記ソース／ドレイン電極の膜厚よりも厚い、ことを特徴とする電界効果型半導体装置。
  5. 　前記チャネル領域は、ＩｎxＧａ1-xＡｓ（０＜ｘ＜１）、ＩｎＰ、ＩｎxＧａ1-xＳｂ（０＜ｘ＜１）、ＳｉxＧｅ1-x（０＜ｘ＜１）のグループの中から選択される１つから形成されている、ことを特徴とする請求項４に記載の電界効果型半導体装置。
  6. 　前記ソース／ドレイン電極は、Ｎｉ，Ｃｏ，Ｐｔのグループから選択される少なくとも１つと前記半導体基板を構成する半導体との合金であることを特徴とする請求項５に記載の電界効果型半導体装置。
  7. 　半導体基板と、
    　前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    　前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部内に形成され、金属と前記半導体基板を構成する半導体との合金からなるソース／ドレイン電極と、
    　前記ソース／ドレイン電極にコンタクトするコンタクトプラグと、
    　を具備し、
    　前記ゲート電極の近傍領域よりも外側の領域における前記ソース／ドレイン領域の膜厚は、前記ゲート電極の前記近傍領域における前記ソース／ドレイン電極の膜厚よりも厚いことを特徴とする電界効果型半導体装置。
  8. 　前記チャネル領域は、ＩｎxＧａ1-xＡｓ（０＜ｘ＜１）、ＩｎＰ、ＩｎxＧａ1-xＳｂ（０＜ｘ＜１）、ＳｉxＧｅ1-x（０＜ｘ＜１）のグループの中から選択される１つから形成されている、ことを特徴とする請求項７に記載の電界効果型半導体装置。
  9. 　前記ソース／ドレイン電極は、Ｎｉ，Ｃｏ，Ｐｔのグループから選択される少なくとも１つと前記半導体基板を構成する半導体との合金であることを特徴とする請求項８に記載の電界効果型半導体装置。
  10. 　半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部内に、金属と前記半導体基板の半導体との合金からなる第１のソース／ドレイン電極を形成する工程と、
    　前記ゲート電極及び前記第１のソース／ドレイン電極を覆うように層間絶縁膜を形成する工程と、
    　前記層間絶縁膜内に、前記第１のソース／ドレイン電極に接続されるコンタクトホールを形成する工程と、
    　前記コンタクトホールの底部における前記半導体基板の表面部内に、金属と前記半導体基板を構成する半導体との合金からなり、前記第１のソース／ドレイン電極よりも前記半導体基板内の深い位置まで形成される第２のソース／ドレイン電極を、形成する工程と、
    　前記コンタクトホール内に、前記第２のソース／ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、
    　を含むことを特徴とする電界効果型半導体装置の製造方法。
  11. 　半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極下のチャネル領域を挟んで前記半導体基板の表面部内に、金属と前記半導体基板の半導体との合金からなる第１のソース／ドレイン電極を形成する工程と、
    　前記ゲート電極の側部上に、前記第１のソース／ドレイン電極を部分的に覆うゲート側壁絶縁膜を形成する工程と、
    　前記チャネル領域側に対して反対側におけるゲート側壁絶縁膜に覆われない前記半導体基板の領域内に、金属と前記半導体基板の半導体との合金からなり、前記第１のソース／ドレイン電極よりも前記半導体基板内の深い位置まで形成される第２のソース／ドレイン電極を、形成する工程と、
    　前記ゲート電極及び前記第１及び第２のソース／ドレイン電極を覆うように層間絶縁膜を形成する工程と、
    　前記層間絶縁膜内に、前記第２のソース／ドレイン電極に接続されるコンタクトホールを形成する工程と、
    　前記コンタクトホール内に前記第２のソース／ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、
    　を含むことを特徴とする電界効果型半導体装置の製造方法。
  12. 　半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極の側部上にゲート側壁絶縁膜を形成する工程と、
    　前記ゲート電極及び前記ゲート側壁絶縁膜を挟んで前記半導体基板の表面部上に、金属と前記半導体基板の半導体との合金からなる第１のソース／ドレイン電極を形成する工程と、
    　前記第１のソース／ドレイン電極の形成の後に、前記ゲート側壁絶縁膜を除去する工程と、
    　前記ゲート側壁絶縁膜の除去により露出した前記半導体基板の表面部内に、金属と前記半導体基板の半導体との合金からなり、前記第１のソース／ドレイン電極よりも前記半導体基板内の浅い位置に形成される第２のソース／ドレイン電極を、形成する工程と、
    　前記ゲート電極、前記第１及び第２のソース／ドレイン電極を覆うように層間絶縁膜を形成する工程と、
    　前記層間絶縁膜に、前記第１のソース／ドレイン電極に接続されるコンタクトホールを形成する工程と、
    　前記コンタクトホール内に前記第１のソース／ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、
    　を含むことを特徴とする電界効果型半導体装置の製造方法。
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