WO2014169626A1 - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

Info

Publication number
WO2014169626A1
WO2014169626A1 PCT/CN2013/086891 CN2013086891W WO2014169626A1 WO 2014169626 A1 WO2014169626 A1 WO 2014169626A1 CN 2013086891 W CN2013086891 W CN 2013086891W WO 2014169626 A1 WO2014169626 A1 WO 2014169626A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
terminal
electrode
gate
signal
Prior art date
Application number
PCT/CN2013/086891
Other languages
English (en)
French (fr)
Inventor
李付强
李成
安星俊
Original Assignee
京东方科技集团股份有限公司
鄂尔多斯市源盛光电有限责任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司 filed Critical 京东方科技集团股份有限公司
Priority to EP13863685.7A priority Critical patent/EP2988306A4/en
Priority to US14/368,403 priority patent/US9305509B2/en
Publication of WO2014169626A1 publication Critical patent/WO2014169626A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • Shift register unit gate drive circuit and display device
  • the present invention relates to the field of display technologies, and in particular, to a shift register unit, a gate driving circuit, and a display device. Background technique
  • TFT-LCD Thin Film Transistor-Liquid Crystal Display
  • the basic principle is to input a certain width for each pixel row from top to bottom by gate (Gate) driving.
  • the square wave is strobed, and then the signal required for each row of pixels is sequentially outputted from top to bottom by a source driver.
  • a display device for manufacturing such a structure is generally manufactured by a process of using a gate driving circuit and a source driving circuit through a COF (Chip On Film) or a COG (Chip On Glass).
  • COF Chip On Film
  • COG Chip On Glass
  • the design of the G0A (Gate Driver on Array) circuit is often used in the manufacture of the existing display device, which not only saves cost but also achieves symmetrical aesthetics on both sides of the panel compared to the conventional COF or COG process.
  • the design also eliminates the Bonding area of the gate drive circuit and the peripheral wiring space, thereby realizing the design of the narrow frame of the display device and improving the productivity and yield of the display device.
  • each stage of the shift register unit in order to achieve precise control of each stage of the gate drive signal, each stage of the shift register unit usually needs to include a plurality of functional modules, such as for realizing the gate drive signal potential level change.
  • Embodiments of the present invention provide a shift register unit, a gate driving circuit, and a display device, which can reduce the structure of a shift register unit and further reduce the number of transistors used.
  • a shift register unit including: an input module, connected to a first signal input end, and a second a signal input end, a first voltage end, a second voltage end, and the first output module, configured to: according to the signal input by the first signal input end, the signal input by the second signal input end, the first a voltage input by the voltage terminal and a voltage input by the second voltage terminal to control a scanning direction of the shift register unit; a first output module, connected to the first clock signal end, the first node, and the first signal output end, Controlling a potential of the first signal output end output signal according to a signal output by the input module and a first clock signal input by the first clock signal end, the first node being the first output module and the a connection point of the second output module;
  • a second output module connected to the first node, the second clock signal end, and the second signal output end, configured to control the device according to the signal of the first node and the second clock signal input by the second clock signal end The potential of the output signal of the second signal output terminal.
  • Another aspect of an embodiment of the present invention provides a gate driving circuit including a plurality of stages of shift register units as described above;
  • each of the remaining shift register units is connected to the second signal input end of the adjacent shift register unit adjacent thereto;
  • the other signal output terminal of each of the other shift register units is connected to the first signal input terminal of the next stage shift register unit adjacent thereto.
  • a display device including the gate drive circuit as described above is provided.
  • the shift register unit, the gate driving circuit and the display device of the embodiment of the invention can effectively reduce the number of functional modules in the shift register unit and the structure of the shift register unit, thereby further reducing the number of transistors used, thereby The narrow bezel design of the display device is realized while ensuring stable operation of the circuit.
  • FIG. 1 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • 2 is a schematic structural diagram of another shift register unit according to an embodiment of the present invention
  • FIG. 3 is a schematic diagram of a circuit connection structure of a shift register unit according to an embodiment of the present invention
  • FIG. 4 is a waveform diagram of signal timing when a shift register unit is in operation according to an embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention. detailed description
  • the transistors used in all the embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the sources and drains of the transistors used herein are symmetrical, the source and the drain are indistinguishable. of. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, one of the first poles is referred to as a first pole, and the other pole is referred to as a second pole. In addition, the transistor can be divided into an N-type and a P-type according to the characteristics of the transistor.
  • each of the shift register units can include a plurality of N-type transistors and a plurality of P-type transistors at the same time, wherein The first pole of the transistor can be the source of the transistor, and the second pole of the transistor can be the drain of the transistor.
  • the shift register unit of the embodiment of the present invention includes: an input module 11, a first output module 12, and a second output module 13.
  • the input module 11 is connected to the first signal input terminal INPUT1, the second signal input terminal INPUT2, the first voltage terminal VI, the second voltage terminal V2, and the first output module 12 for inputting a signal according to the first signal input terminal INPUT1,
  • the signal input from the two signal input terminals INPUT2, the voltage input from the first voltage terminal VI, and the voltage input from the second voltage terminal V2 control the scanning direction of the shift register unit.
  • the first output module 12 is connected to the first clock signal terminal CK, the first node A, and the first signal output terminal OUTPUT1 for controlling the first according to the signal input by the input module 11 and the first clock signal input by the first clock signal terminal CK.
  • the signal output terminal OUTPUT1 outputs the potential of the signal
  • the first node A is a connection point of the first output module 12 and the second output module 13.
  • the second output module 13 is connected to the first node, the second clock signal terminal CKB and the second signal output terminal OUTPUT2 for controlling the second clock signal according to the signal of the first node A and the second clock signal terminal CKB.
  • the shift register unit of the embodiment of the present invention can effectively reduce the number of functional blocks in the shift register unit and the structure of the shift register unit, thereby further reducing the number of transistors used. Therefore, the narrow bezel design of the display device is realized while ensuring stable operation of the circuit.
  • the input module 11 may include:
  • the first transmission gate F1 is connected to the first signal input terminal INPUT1, the first voltage terminal VI, and the second voltage terminal V2, and the output end of the first transmission gate F1 is connected to the first output module 12.
  • the second transmission gate F2 is connected to the second signal input terminal INPUT2, the first voltage terminal VI, and the second voltage terminal V2, and the output end of the second transmission gate F2 is connected to the first output module.
  • a plurality of transmission gate circuits may be included, and the transmission gate circuit may be used as an analog switch for transmitting an analog signal, and each transmission gate circuit may include a set of parallel settings. N-type transistor and P-type transistor.
  • the transmission gate circuit can also adopt other circuit structures or components having switching functions in the prior art, which is not limited by the present invention.
  • the first transmission gate F1 may include:
  • the first pole of the first transistor T1 is connected to the first signal input end
  • the gate of the first transistor T1 is connected to the first voltage terminal VI, and the second pole of the first transistor T1 is connected to the first output module 12.
  • the first electrode of the second transistor T2 is connected to the first signal input terminal INPUT1, the gate of the second transistor T2 is connected to the second voltage terminal V2, and the second electrode of the second transistor T2 is connected to the first output.
  • Module 12 the first electrode of the second transistor T2 is connected to the first signal input terminal INPUT1, the gate of the second transistor T2 is connected to the second voltage terminal V2, and the second electrode of the second transistor T2 is connected to the first output.
  • the second transmission gate F2 may include:
  • a third transistor T3 the first electrode of the third transistor T3 is connected to the second signal input terminal INPUT2, the gate of the third transistor T3 is connected to the second voltage terminal V2, and the second electrode of the third transistor T3 is connected to the first output Module 12.
  • the first pole of the fourth transistor T4 is connected to the second signal input end
  • the gate of the fourth transistor T4 is connected to the first voltage terminal VI, the fourth crystal The second pole of the tube T4 is coupled to the first output module 12.
  • the input module 11 of such a structure is used when the signal output by the upper and lower stage shift register unit is used as the input signal of the first signal input terminal I NPUT1 or the second signal input terminal INPUT2 of the shift register unit of the present stage, Module 11 can implement bidirectional scanning of the gate drive circuit. Specifically, the first signal input terminal INPUT1 can input the signal N-1 OUT outputted by the first signal output terminal OUTPUT1 of the upper shift register unit, and the second signal input terminal INPUT2 can be input to the first signal output terminal of the lower shift register unit.
  • the signal output from 0UTPUT1 is N+1 0UT.
  • the first transistor T1 and the third transistor T3 employ N-type transistors
  • the second transistor T2 and the fourth transistor T4 employ P-type transistors.
  • the input module 11 of such a structure when the first voltage terminal VI inputs a high level VDD and the second voltage terminal V2 inputs a low level VSS, the high level outputted by the upper shift register unit can pass the input.
  • the module 11 pre-charges the first output module 12, and the high level outputted by the lower shift register unit can reset the first output module 12 through the input module 11, thereby realizing the scanning of the gate driving circuit from the top to the bottom. drive.
  • the high level output by the lower shift register unit can precharge the first input module 12 through the input module 11, the upper level The high level outputted by the shift register unit can reset the first input module 12 through the input module 11, thereby realizing the scan driving of the gate driving circuit from the bottom up direction.
  • the first signal input terminal INPUT1 may also input the signal N+1 OUT outputted by the first signal output terminal OUTPUT1 of the lower shift register unit, and the second signal input terminal INPUT2 may also be input to the first of the upper shift register unit.
  • the signal output terminal OUTPUT1 outputs the signal N-1 0UT. Bidirectional scanning of the gate drive circuit can also be achieved by employing the first voltage terminal VI and the second voltage terminal V2 as opposed to the foregoing.
  • the first input The output module 12 can include:
  • the third transmission gate F3 is connected to the input module 11 and the first clock signal terminal CK, respectively.
  • the output end of the third transmission gate F3 is connected to the second node B, and the second node B is the output end of the third transmission gate F3.
  • Capacitor C one end of the capacitor C is connected to the second node B, and the other end of the capacitor C is connected to the fourth voltage terminal V4.
  • the first inverter F4 is connected to the first clock signal terminal CK, the third voltage terminal V3, and the fourth voltage terminal V4, and the output terminal of the first inverter F4 is connected to the control terminal of the third transmission gate F3.
  • a plurality of inverter circuits may be included, and the inverter circuit may perform 180° inversion processing on the phase of the input signal, and each inverter
  • Each of the circuits may include a pair of N-type transistors and P-type crystal structure or components arranged in series, which is not limited in the present invention.
  • the third voltage terminal V3 can be a high level VDD
  • the fourth voltage terminal V4 can be a ground terminal or a low level VSS.
  • the first output module 12 adopts a circuit structure to control the potential of the output signal of the first signal output terminal OUTPUT1 according to the change of the input signal potential of the input module 11, and the signal outputted by the first signal output terminal OUTPUT1 can be input to the upper or lower stage shift.
  • the signal input terminal of the bit register unit performs bidirectional scanning of the gate drive circuit as an enable or reset signal.
  • the first node A and the second node B may be different nodes. Since the potential of the second node B satisfies the timing of the signal outputted by the first signal output terminal OUTPUT1, the second node B and the second node may be A signal output terminal 0UTPUT1 is connected.
  • the disadvantage is that the driving capability at the second node B is relatively low, so that it is difficult to drive a large-scale circuit, thereby affecting the product quality of the display device.
  • the first output module 12 may further include:
  • the first signal output terminal OUTPUT1 is connected to the first node A. Since the inverter has the effect of improving the driving capability, the series-connected inverter structure can effectively improve the output signal of the first signal output terminal OUTPUT1 without changing the phase of the output signal. Drive capability.
  • the first node A and the second node B have a pair of inverters connected in series, which are the second inverter F5 and the third inverter F6, respectively. .
  • the third transmission gate F3 may include:
  • the fifth transistor T5 the first electrode of the fifth transistor T5 is connected to the input module 11, the gate of the fifth transistor T5 is connected to the first clock signal terminal CK, and the second electrode of the fifth transistor T5 is connected to the second node B.
  • the sixth transistor T6, the first pole of the sixth transistor T6 is connected to the input module 11, and the second pole of the sixth transistor T6 is connected to the second node B.
  • the first inverter F4 may include:
  • the seventh transistor T7 the first transistor of the seventh transistor T7 is connected to the third voltage terminal V3, the gate of the seventh transistor T7 is connected to the first clock signal terminal CK, and the second electrode of the seventh transistor T7 is connected to the sixth transistor.
  • the gate of T6 The gate of T6.
  • the eighth transistor T8 the first electrode of the eighth transistor T8 is connected to the fourth voltage terminal V4, the gate of the eighth transistor T8 is connected to the first clock signal terminal CK, and the second electrode of the eighth transistor T8 is connected to the sixth transistor T6. Gate.
  • the first node A and the second node B have a second inverter F5 and a third inverter F6 connected in series, and the second inverter F5 includes:
  • the first electrode of the ninth transistor T9 is connected to the third voltage terminal V3
  • the gate of the ninth transistor T9 is connected to the second node B
  • the second electrode of the ninth transistor T9 is connected to the third inverter F6.
  • the tenth transistor T10, the first pole of the tenth transistor T10 is connected to the fourth voltage terminal V4, the gate of the tenth transistor T10 is connected to the second node B, and the second pole of the tenth transistor T10 is connected to the third inverter F6.
  • the third inverter F6 includes:
  • the eleventh transistor T11, the first electrode of the eleventh transistor T11 is connected to the third voltage terminal V3, the gate of the eleventh transistor T11 is connected to the second inverter F5, and the second pole of the eleventh transistor T11 Connect to the first node A.
  • the twelfth transistor T12, the first pole of the twelfth transistor T12 is connected to the fourth voltage terminal V4, the gate of the twelfth transistor T12 is connected to the second inverter F5, and the second pole of the twelfth transistor T12 Connect to the first node A.
  • the second pole of the ninth transistor T9 and the second pole of the tenth transistor T10 are respectively connected to the gate of the eleventh transistor T11 and the gate of the twelfth transistor T12, thereby implementing the second inverter F5.
  • the output is connected to the input of the third inverter F6.
  • the first output module 12 of such a structure can control the potential of the output signal of the first signal output terminal 0UTPUT1 according to the signal input from the input module 11 and the clock signal input from the first clock signal terminal CK.
  • the transistors T5, T8, T10, and T12 are ⁇ -type transistors, and the transistors T6, T7, T9, and Til are exemplified by a ⁇ -type transistor. . It should be understood that when the type of the above transistor is changed, the same function as that of the above embodiment can be realized by correspondingly changing the third voltage terminal V3, the fourth voltage terminal V4, and the first clock signal CK.
  • the second output module 13 may include:
  • the NAND gate F7 is connected to the first node A, the third voltage terminal V3, the fourth voltage terminal V4 and the second clock signal terminal CKB, and the output of the NAND gate F7 is connected to the fourth inverter F8.
  • the fourth inverter F8 is connected to the NAND gate F7, the third voltage terminal V3, and the fourth voltage terminal V4, respectively, and the output terminal of the fourth inverter F8 is connected to the second signal output terminal 0UTPUT2.
  • the NAND gate circuit may be formed by stacking a set of AND gate circuits and a set of non-gate circuits, and the AND gate circuit and the NOT gate circuit may be A pair of N-type transistors and P-type transistors arranged in series are included.
  • the NAND circuit can also adopt other NAND functional circuit structures or components in the prior art, which is not limited by the present invention.
  • the NAND gate F7 may include:
  • the thirteenth transistor T13, the first pole of the thirteenth transistor T13 is connected to the third voltage end
  • the gate of the thirteenth transistor T13 is connected to the first node A, and the second pole of the thirteenth transistor T13 is connected to the fourth inverter F8.
  • the fourteenth transistor T14, the gate of the fourteenth transistor T14 is connected to the first node A, and the second electrode of the fourteenth transistor T14 is connected to the fourth inverter F8.
  • the fifteenth transistor T15, the first pole of the fifteenth transistor T15 is connected to the third voltage end
  • the gate of the fifteenth transistor T15 is connected to the second clock signal terminal CKB, the fifteenth crystal
  • the second pole of the body tube T15 is connected to the fourth inverter F8.
  • the sixteenth transistor T16, the first pole of the sixteenth transistor T16 is connected to the fourth voltage terminal V4, the gate of the sixteenth transistor T16 is connected to the second clock signal terminal CKB, and the second pole of the sixteenth transistor T16 The first pole of the fourteenth transistor T14 is connected.
  • the fourth inverter F8 may include:
  • the seventeenth transistor T17, the first pole of the seventeenth transistor T17 is connected to the third voltage terminal V3, the gate of the seventeenth transistor T17 is connected to the NAND gate F7, and the second pole of the seventeenth transistor T17 is connected.
  • the two signal outputs are 0UTPUT2.
  • the eighteenth transistor T18, the first pole of the eighteenth transistor T18 is connected to the fourth voltage terminal V4, the gate of the eighteenth transistor T18 is connected to the NAND gate F7, and the second pole of the eighteenth transistor T18 is connected.
  • the two signal outputs are 0UTPUT2.
  • the second pole of the thirteenth transistor T13, the second pole of the fourteenth transistor T14, and the second pole of the fifteenth transistor T15 are respectively connected to the gate of the seventeenth transistor T17 and the eighteenth transistor T18
  • the gates are connected to each other to achieve a connection between the NAND gate F7 output and the fourth inverter F 8 input.
  • the transistors T14, T16, and T18 are ⁇ -type transistors, and the transistors T13, T15, and T17 are exemplified by a ⁇ -type transistor. It should be understood that when the type of the above transistor is changed, the same function as that of the above embodiment can be realized by correspondingly changing the third voltage terminal V3, the fourth voltage terminal V4, and the second clock signal CKB.
  • the design of the circuit structure is effectively reduced in shifting compared with the prior art.
  • the number of functional modules in the register unit, the structure of the shift register unit is reduced, further reducing the number of components used, thereby significantly simplifying the circuit design and production, and effectively controlling the circuit area and the wiring space.
  • the design of the narrow frame of the display device is realized while ensuring stable operation of the circuit.
  • Phase 1 the first signal input terminal INPUT1 of the shift register unit of this stage and the previous stage
  • the first signal output terminal of the shift register unit is connected to receive the signal STV_N-1 from the shift register unit of the upper stage; the second signal input terminal INPUT2 of the shift register unit of the present stage and the shift register unit of the next stage
  • the first signal output terminal is connected to receive a signal STV_N+1 from the next stage shift register unit.
  • the signal STV_N-1 is at a high level.
  • the transmission gate F3 is turned on, and the signal STV_N-1 is charged to the capacitor C through the transmission gate F3.
  • the capacitor C is at a high potential, and is amplified by the two-stage inverters F5 and F6 to output a high level of STV_N to the first signal output terminal OUTPUT1 of the shift register unit of the present stage.
  • Phase 2 In this phase, when the first clock signal input by the first clock signal terminal CK is low level, and the second clock signal input by the second clock signal terminal CKB is high level, the transmission gate F3 is turned off. The capacitor C voltage cannot be discharged, so that the voltage remains high, the signal STV-N continues to remain high, and the second clock signal input from the second clock signal terminal CKB is high, and the NAND gate F7 passes through the inverter F8. The 0ut_N high level is output to the second signal output terminal OUTPUT2 of the shift register unit of the present stage.
  • Phase 3 In this phase, the first clock signal input by the first clock signal terminal CK is at a high level, and the second clock signal input by the second clock signal terminal CKB is at a low level, and the signal STV-N-1 Low level, the transfer gate F3 is turned on, the signal STV_N_1 is discharged to the capacitor C through the transfer gate F3, so that the capacitor C is at a low potential, after the amplification of the two-stage inverters F5 and F6, to the shift register unit of the present stage A signal output terminal OUTPUT1 outputs STV_N low level, and the Out-Op level is outputted through the subsequent inverter and the NAND gate to the second signal output terminal OUTPUT2 of the shift register unit of the present stage.
  • the precharge and reset modes can be switched by changing the high and low potentials of the signals STV_N_1, STV-N+ VDD and VSS, respectively, and the gate drive circuit is respectively implemented from top to bottom or bottom to top. Two-way scanning.
  • the shift register unit of the embodiment of the invention can effectively reduce the number of functional modules in the shift register unit and the structure of the shift register unit, thereby further reducing the number of transistors used, thereby realizing the stable operation of the circuit.
  • the gate driving circuit of the embodiment of the present invention includes multiple stages as described above. Bit register unit.
  • the second signal output terminal OUTPUT2 of each stage of the shift register unit SR outputs the row scan signal G of the current stage.
  • the first signal output terminal 0UTPUT1 of each of the remaining shift register units is connected to the second signal input terminal I NPUT2 of the adjacent shift register unit adjacent thereto.
  • the first signal output terminal 0UTPUT1 of each of the other shift register units is connected to the first signal input terminal INPUT1 of the next-stage shift register unit adjacent thereto.
  • the first signal input terminal INPUT1 of the first stage shift register unit SR0 can input the frame start signal STV; the second signal input terminal INPUT2 of the last stage shift register unit SRn can input the reset signal RST.
  • the frame start signal STV and the reset signal RST can be provided to the first stage shift register unit SR0 and the last stage shift register unit SRn by the same data line.
  • the gate driving circuit of the embodiment of the invention includes a plurality of shift register units, which can effectively reduce the number of functional modules in the shift register unit and reduce the structure of the shift register unit, thereby further reducing the number of transistors used.
  • the narrow bezel design of the display device is realized while ensuring stable operation of the circuit.
  • the input module 11 can realize the bidirectional of the gate drive circuit. scanning.
  • the first signal input terminal I NPUT1 may input the signal N-1 OUT outputted by the first signal output terminal OUTPUT1 of the upper shift register unit
  • the second signal input terminal INPUT2 may input the first signal output of the lower shift register unit.
  • the signal output from terminal 0UTPUT1 is N+1 0UT.
  • the first transistor T1 and the third transistor T3 employ N-type transistors
  • the second transistor T2 and the fourth transistor T4 employ P-type transistors.
  • the input module 11 of such a structure when the first voltage terminal VI inputs a high level VDD and the second voltage terminal V2 inputs a low level VSS, the high level outputted by the upper shift register unit can pass the input.
  • the module 11 pre-charges the first output module 12, and the high level outputted by the lower shift register unit can reset the first output module 12 through the input module 11, thereby realizing the scanning of the gate driving circuit from the top to the bottom. drive.
  • the second voltage terminal V2 When the first voltage terminal VI inputs a low level VSS, the second voltage terminal V2 inputs a high level VDD
  • the high level outputted by the lower shift register unit can precharge the first input module 12 through the input module 11, and the high level outputted by the upper shift register unit can reset the first input module 12 through the input module 11. Thereby, the scan driving of the gate driving circuit from the bottom up direction is realized.
  • the first signal input terminal INPUT1 may also input the signal N+1 OUT outputted by the first signal output terminal OUTPUT1 of the lower shift register unit, and the second signal input terminal INPUT2 may also be input to the first of the upper shift register unit.
  • the signal output terminal OUTPUT1 outputs the signal N-1 0UT. Bidirectional scanning of the gate drive circuit can also be achieved by employing the first voltage terminal VI and the second voltage terminal V2 as opposed to the foregoing.
  • Embodiments of the present invention also provide a display device including the gate driving circuit as described above. Since the structure of the gate driving circuit has been described in detail in the foregoing embodiments, it will not be described herein.
  • the display device of the embodiment of the invention includes a gate driving circuit, including a plurality of shift register units, which can effectively reduce the number of functional modules in the shift register unit and the structure of the shift register unit, thereby further reducing the transistor
  • the number of uses ensures a narrow bezel design of the display device while ensuring stable operation of the circuit.

Abstract

本发明涉及显示技术领域。提供一种移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括输入模块、第一输出模块以及第二输出模块，与现有技术相比，可以有效简化移位寄存器单元的结构，进一步减少晶体管的使用数量。本发明实施例用于实现扫描驱动。

Description

移位寄存器单元、 栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域， 尤其涉及一种移位寄存器单元、 栅极驱 动电路及显示装置。 背景技术
薄膜晶体管液晶显示器 ( Thin Film Trans i s tor-Liquid Crystal Display, TFT-LCD ) 实现一帧画面显示的基本原理是， 通过栅极（Gate) 驱动依次从上到下对每一像素行输入一定宽度的方波进行选通， 再通过 源极（Source)驱动将每一行像素所需的信号依次从上往下输出。 目前， 制造这样一种结构的显示器件通常是将栅极驱动电路和源极驱动电路通 过 C0F ( Chip On Film, 覆晶薄膜） 或 COG ( Chip On Glass, 芯片直接 固定在玻璃上） 工艺制作在玻璃面板上， 但是当分辨率较高时， 栅极驱 动和源极驱动的输出均较多， 驱动电路的长度也将增大， 这将不利于模 组驱动电路的绑定 （Bonding) 工艺。
为了克服以上问题， 在现有显示器件的制造中常采用 G0A ( Gate Driver on Array ) 电路的设计， 相比于传统的 C0F或 COG工艺， 其不仅 节约了成本， 而且可以做到面板两边对称的美观设计， 同时也省去了栅 极驱动电路的 Bonding 区域以及外围布线空间， 从而实现了显示装置窄 边框的设计， 提高了显示装置的产能和良率。
在现有的 G0A电路设计中， 为了实现对每一级栅极驱动信号的精确 控制， 每一级移位寄存器单元中通常需要包括多种功能模块， 如用于实 现栅极驱动信号电位高低变化的上拉模块和下拉模块、 用于控制上拉或 下拉状态的控制模块以及用于实现扫描或复位功能的输入模块， 每个功 能模块又包括多个晶体管。 随着显示技术的不断发展， 人们对于窄边框 显示装置的需求也在日益增加。 窄边框显示装置的关键在于如何进一步 减少 G0A电路中晶体管的使用数量， 现有 G0A电路的设计中， 由于移位 寄存器单元中多种功能模块的限制， 结构较为复杂， 因此难以进一步减 少晶体管的使用数量。 发明内容
本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置， 可以筒化移位寄存器单元的结构， 进一步减少晶体管的使用数量。
为解决现有技术中存在的问题，本发明的实施例采用如下技术方案： 本发明实施例的一方面， 提供一种移位寄存器单元， 包括： 输入模块， 连接第一信号输入端、 第二信号输入端、 第一电压端、 第二电压端以及所述第一输出模块， 用于根据所述第一信号输入端输入 的信号、 所述第二信号输入端输入的信号、 所述第一电压端输入的电压 以及所述第二电压端输入的电压控制所述移位寄存器单元的扫描方向； 第一输出模块， 连接第一时钟信号端、 第一节点以及第一信号输出 端， 用于根据所述输入模块输出的信号和所述第一时钟信号端输入的第 一时钟信号控制所述第一信号输出端输出信号的电位， 所述第一节点为 所述第一输出模块和所述第二输出模块的连接点；
第二输出模块， 连接所述第一节点、 第二时钟信号端以及第二信号 输出端， 用于根据所述第一节点的信号和所述第二时钟信号端输入的第 二时钟信号控制所述第二信号输出端输出信号的电位。
本发明实施例的另一方面， 提供一种栅极驱动电路， 包括多级如上 所述的移位寄存器单元；
除第一级移位寄存器单元外， 其余每个移位寄存器单元的本级信号 输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端；
除最后一级移位寄存器单元外， 其余每个移位寄存器单元的本级信 号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。
本发明实施例的又一方面， 提供一种显示装置， 包括如上所述的栅 极驱动电路。
本发明实施例的移位寄存器单元、 栅极驱动电路及显示装置， 可以 有效减少移位寄存器单元中的功能模块数量， 筒化移位寄存器单元的结 构， 从而可以进一步减少晶体管的使用数量， 因此在保证电路稳定工作 的同时实现了显示装置的窄边框设计。 附图说明
图 1为本发明实施例的一种移位寄存器单元的结构示意图； 图 2为本发明实施例的另一移位寄存器单元的结构示意图； 图 3 为本发明实施例的一种移位寄存器单元的电路连接结构示意 图；
图 4为本发明实施例的一种移位寄存器单元工作时的信号时序波形 图；
图 5为本发明实施例的一种栅极驱动电路的结构示意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案 进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实 施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术 人员所获得的所有其他实施例， 都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管 或其他特性相同的器件， 由于这里采用的晶体管的源极、 漏极是对称的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分晶体管除 栅极之外的两极， 将其中一级称为第一极， 将另一极称为第二极。 此外， 按照晶体管的特性区分可以将晶体管分为 N型和 P型， 在本发明实施例 中， 每一级移位寄存器单元中可以同时包括多个 N型晶体管和多个 P型 晶体管， 其中， 晶体管的第一极可以是晶体管的源极， 晶体管的第二极 则可以是晶体管的漏极。
如图 1所示， 本发明实施例的移位寄存器单元包括： 输入模块 11、 第一输出模块 12 以及第二输出模块 1 3。
输入模块 11连接第一信号输入端 INPUT1、第二信号输入端 INPUT2、 第一电压端 VI、 第二电压端 V2 以及第一输出模块 12 , 用于根据第一信 号输入端 INPUT1输入的信号、 第二信号输入端 INPUT2输入的信号、 第 一电压端 VI输入的电压以及第二电压端 V2输入的电压控制该移位寄存 器单元的扫描方向。
第一输出模块 12连接第一时钟信号端 CK、 第一节点 A 以及第一信 号输出端 0UTPUT1 , 用于根据输入模块 11输入的信号和第一时钟信号端 CK输入的第一时钟信号控制第一信号输出端 0UTPUT1输出信号的电位， 该第一节点 A为第一输出模块 12和第二输出模块 1 3的连接点。 第二输出模块 13, 连接该第一节点 、 第二时钟信号端 CKB以及第 二信号输出端 0UTPUT2, 用于根据第一节点 A 的信号和第二时钟信号端 CKB输入的第二时钟信号控制第二信号输出端 0UTPUT2输出信号的电位。
本发明实施例的移位寄存器单元可以有效减少移位寄存器单元中的 功能模块数量， 筒化移位寄存器单元的结构， 从而可以进一步减少晶体 管的使用数量。 因此， 在保证电路稳定工作的同时实现了显示装置的窄 边框设计。
示例性地， 如图 2所示， 在本发明实施例的移位寄存器中， 输入模 块 11可以包括：
第一传输门 F1, 分别连接第一信号输入端 INPUT1、 第一电压端 VI、 第二电压端 V2, 该第一传输门 F1的输出端连接第一输出模块 12。
第二传输门 F2, 分别连接第二信号输入端 INPUT2、 第一电压端 VI、 第二电压端 V2, 该第二传输门 F2的输出端连接第一输出模块。
需要说明的是， 在本发明实施例的移位寄存器单元中， 可以包括多 个传输门电路， 该传输门电路可以作为传输模拟信号的模拟开关， 每个 传输门电路均可以包括一组并联设置的 N型晶体管和 P型晶体管。 当然， 传输门电路还可以采用现有技术中其他具有开关功能的电路结构或元器 件， 本发明对此并不作限制。
具体地， 如图 3所示， 第一传输门 F1可以包括：
第一晶体管 T1, 该第一晶体管 T1 的第一极连接第一信号输入端
INPUT1, 该第一晶体管 T1 的栅极连接第一电压端 VI, 该第一晶体管 T1 的第二极连接第一输出模块 12。
第二晶体管 T2, 该第二晶体管 T2 的第一极连接第一信号输入端 INPUT1, 该第二晶体管 T2的栅极连接第二电压端 V2, 该第二晶体管 T2 的第二极连接第一输出模块 12。
第二传输门 F2可以包括：
第三晶体管 T3, 该第三晶体管 T3 的第一极连接第二信号输入端 INPUT2, 该第三晶体管 T3的栅极连接第二电压端 V2, 该第三晶体管 T3 的第二极连接第一输出模块 12。
第四晶体管 T4, 该第四晶体管 T4 的第一极连接第二信号输入端
INPUT2, 该第四晶体管 T4 的栅极连接所述第一电压端 VI, 该第四晶体 管 T4的第二极连接第一输出模块 12。
采用这样一种结构的输入模块 11 , 当分别采用上下级移位寄存器单 元输出的信号作为本级移位寄存器单元的第一信号输入端 I NPUT1 或第 二信号输入端 INPUT2的输入信号时， 输入模块 11可以实现栅极驱动电 路的双向扫描。 具体地， 第一信号输入端 INPUT1可以输入上级移位寄存 器单元的第一信号输出端 0UTPUT1 输出的信号 N-1 OUT , 第二信号输入 端 INPUT2可以输入下级移位寄存器单元的第一信号输出端 0UTPUT1输出 的信号 N+1 0UT。
在如图 3 所示的移位寄存器单元中， 第一晶体管 T1 和第三晶体管 T3采用 N型晶体管，第二晶体管 T2和第四晶体管 T4则采用 P型晶体管。 对于这样一种结构的输入模块 1 1而言，当第一电压端 VI输入高电平 VDD、 第二电压端 V2输入低电平 VSS时，上级移位寄存器单元输出的高电平可 以通过输入模块 1 1对第一输出模块 12进行预充， 下级移位寄存器单元 输出的高电平可以通过输入模块 11对第一输出模块 12进行复位， 从而 实现栅极驱动电路自上向下方向的扫描驱动。
当第一电压端 VI输入低电平 VSS、 第二电压端 V2输入高电平 VDD 时，下级移位寄存器单元输出的高电平可以通过输入模块 11对第一输入 模块 12进行预充，上级移位寄存器单元输出的高电平可以通过输入模块 11 对第一输入模块 12 进行复位， 从而实现栅极驱动电路自下向上方向 的扫描驱动。
可替换地，第一信号输入端 INPUT1也可以输入下级移位寄存器单元 的第一信号输出端 0UTPUT1输出的信号 N+1 OUT ,第二信号输入端 INPUT2 也可以输入上级移位寄存器单元的第一信号输出端 0UTPUT1输出的信号 N-1 0UT。 通过采用与前述相反的第一电压端 VI和第二电压端 V2同样可 以实现栅极驱动电路的双向扫描。
需要说明的是， 以上也只是对输入模块 11 进行双向扫描的举例说 明。 应当理解， 当第一晶体管 T1和第三晶体管 T3采用 P型晶体管， 第 二晶体管 T2和第四晶体管 T4采用 N型晶体管时， 通过改变第一电压端 VI 和第二电压端 V2输入电压的高低同样可以实现栅极驱动电路的双向 扫描。
示例性地， 如图 2所示， 在本发明实施例的移位寄存器中， 第一输 出模块 12可以包括：
第三传输门 F3, 分别连接输入模块 11和第一时钟信号端 CK, 该第 三传输门 F3 的输出端连接第二节点 B, 该第二节点 B为第三传输门 F3 的输出端与第一节点 A之间的一点。 需要说明的是， 在本实施例中， 第 二节点 B和第一节点 A可以为同一点。
电容 C, 该电容 C的一端连接第二节点 B, 该电容 C的另一端连接第 四电压端 V4。
第一反相器 F4, 分别连接第一时钟信号端 CK、 第三电压端 V3、 第 四电压端 V4, 该第一反相器 F4的输出端连接第三传输门 F3的控制端。
需要说明的是， 在本发明实施例的移位寄存器单元中， 可以包括多 个反相器电路， 该反相器电路可以将所输入信号的相位进行 180° 反相 处理， 每个反相器电路均可以包括一对串联设置的 N型晶体管和 P型晶 路结构或元器件， 本发明对此并不作限制。
第三电压端 V3可以为高电平 VDD, 第四电压端 V4可以为接地端或 低电平 VSS。 第一输出模块 12采用这样一种电路结构可以根据输入模块 11输入信号电位的变化控制第一信号输出端 0UTPUT1输出信号的电位， 该第一信号输出端 0UTPUT1输出的信号可以输入至上级或下级移位寄存 器单元的信号输入端， 作为开启或复位信号实现栅极驱动电路的双向扫 描。
在实际应用的过程中，第一节点 A和第二节点 B可以是不同的节点， 由于第二节点 B电位满足第一信号输出端 0UTPUT1所输出信号的时序， 因此可以将第二节点 B与第一信号输出端 0UTPUT1相连接。 但其不足之 处在于， 第二节点 B处的驱动能力相对较低， 从而难以驱动较大规模的 电路， 进而影响到显示器件的产品质量。
为了提高第一信号输出端 0UTPUT1 所输出信号的驱动能力， 如图 2 所示， 第一输出模块 12还可以包括：
在第一节点 A和第二节点 B之间设置的至少一对串联的反相器。 其中， 第一信号输出端 0UTPUT1与第一节点 A相连接。 由于反相器 具有提高驱动能力的效果， 因此可以利用串联成对的反相器结构在不改 变输出信号相位的基础上有效提高第一信号输出端 0UTPUT1输出信号的 驱动能力。 例如， 在如图 2所示的移位寄存器单元中， 第一节点 A和第 二节点 B之间具有一对串联的反相器，分别是第二反相器 F5以及第三反 相器 F6。
具体地， 如图 3所示， 第三传输门 F3可以包括：
第五晶体管 T5, 该第五晶体管 T5的第一极连接输入模块 11, 该第 五晶体管 T5的栅极连接第一时钟信号端 CK, 该第五晶体管 T5的第二极 连接第二节点 B。
第六晶体管 T6, 该第六晶体管 T6的第一极连接输入模块 11, 该第 六晶体管 T6的第二极连接第二节点 B。
第一反相器 F4可以包括：
第七晶体管 T7, 该第七晶体管 T7的第一极连接第三电压端 V3, 该 第七晶体管 T7的栅极连接第一时钟信号端 CK, 该第七晶体管 T7的第二 极连接第六晶体管 T6的栅极。
第八晶体管 T8, 该第八晶体管 T8的第一极连接第四电压端 V4, 第 八晶体管 T8的栅极连接第一时钟信号端 CK, 第八晶体管 T8的第二极连 接第六晶体管 T6的栅极。
第一节点 A和第二节点 B之间具有串联的第二反相器 F5和第三反相 器 F6, 该第二反相器 F5包括：
第九晶体管 T9, 该第九晶体管 T9的第一极连接第三电压端 V3, 该 第九晶体管 T9 的栅极连接第二节点 B, 该第九晶体管 T9 的第二极连接 第三反相器 F6。
第十晶体管 T10, 该第十晶体管 T10的第一极连接第四电压端 V4, 该第十晶体管 T10的栅极连接第二节点 B, 该第十晶体管 T10的第二极 连接第三反相器 F6。
第三反相器 F6包括：
第十一晶体管 T11, 该第十一晶体管 T11 的第一极连接第三电压端 V3,该第十一晶体管 T11的栅极连接第二反相器 F5,该第十一晶体管 T11 的第二极连接第一节点 A。
第十二晶体管 T12, 该第十二晶体管 T12 的第一极连接第四电压端 V4,该第十二晶体管 T12的栅极连接第二反相器 F5,该第十二晶体管 T12 的第二极连接第一节点 A。 具体地，第九晶体管 T9的第二极和第十晶体管 T10的第二极均分别 与第十一晶体管 T11 的栅极以及第十二晶体管 T12的栅极相连， 从而实 现第二反相器 F5输出端与第三反相器 F6输入端的连接。
当然， 第一节点 A和第二节点 B之间还可以根据实际设计的需要串 联更多对反相器， 在此不——举例。 这样一种结构的第一输出模块 12可 以根据输入模块 11输入的信号和第一时钟信号端 CK输入的时钟信号控 制第一信号输出端 0UTPUT1输出信号的电位。
需要说明的是，在如图 3所示的移位寄存器单元中，是以晶体管 T5、 T8、 T10、 T12采用 Ν型晶体管， 晶体管 T6、 T7、 T9、 Til采用 Ρ型晶体 管为例进行的说明。 应当理解， 当上述晶体管的类型发生变化时， 通过 相应的改变第三电压端 V3、 第四电压端 V4以及第一时钟信号 CK即可以 实现与上述实施例同样的功能。
进一步地， 如图 2所示， 在本发明实施例的移位寄存器中， 第二输 出模块 13可以包括：
与非门 F7, 分别连接第一节点 A、 第三电压端 V3、 第四电压端 V4 和第二时钟信号端 CKB, 该与非门 F7的输出端连接第四反相器 F8。
第四反相器 F8分别连接与非门 F7、第三电压端 V3、第四电压端 V4, 该第四反相器 F8的输出端连接第二信号输出端 0UTPUT2。
需要说明的是， 在本发明实施例的移位寄存器单元中， 与非门电路 可以是由一组与门电路与一组非门电路叠加而成， 该与门电路与该非门 电路均可以包括一对串联设置的 N型晶体管和 P型晶体管。 当然， 与非 门电路还可以采用现有技术中其他具有与非功能的电路结构或元器件， 本发明对此并不作限制。
具体地， 如图 3所示， 该与非门 F7可以包括：
第十三晶体管 T13, 该第十三晶体管 T13 的第一极连接第三电压端
V3, 该第十三晶体管 T13 的栅极连接第一节点 A, 该第十三晶体管 T13 的第二极连接第四反相器 F8。
第十四晶体管 T14, 该第十四晶体管 T14的栅极连接第一节点 A, 该 第十四晶体管 T14的第二极连接第四反相器 F8。
第十五晶体管 T15, 该第十五晶体管 T15 的第一极连接第三电压端
V3, 该第十五晶体管 T15 的栅极连接第二时钟信号端 CKB, 该第十五晶 体管 T15的第二极连接第四反相器 F8。
第十六晶体管 T16, 该第十六晶体管 T16 的第一极连接第四电压端 V4, 该第十六晶体管 T16 的栅极连接第二时钟信号端 CKB, 该第十六晶 体管 T16的第二极连接第十四晶体管 T14的第一极。
第四反相器 F8可以包括：
第十七晶体管 T17, 该第十七晶体管 T17 的第一极连接第三电压端 V3, 该第十七晶体管 T17的栅极连接与非门 F7, 该第十七晶体管 T17的 第二极连接第二信号输出端 0UTPUT2。
第十八晶体管 T18, 该第十八晶体管 T18 的第一极连接第四电压端 V4, 该第十八晶体管 T18的栅极连接与非门 F7, 该第十八晶体管 T18的 第二极连接第二信号输出端 0UTPUT2。
具体地， 第十三晶体管 T13的第二极、 第十四晶体管 T14的第二极 和第十五晶体管 T15的第二极均分别与第十七晶体管 T17的栅极以及第 十八晶体管 T18 的栅极相连， 从而实现与非门 F7 输出端与第四反相器 F 8输入端的连接。
需要说明的是，在如图 3所示的移位寄存器单元中，是以晶体管 T14、 T16、 T18采用 Ν型晶体管， 晶体管 T13、 T15、 T17采用 Ρ型晶体管为例 进行的说明。 应当理解， 当上述晶体管的类型发生变化时， 通过相应的 改变第三电压端 V3、 第四电压端 V4 以及第二时钟信号 CKB即可以实现 与上述实施例同样的功能。
在如图 3所示的移位寄存器单元中， 分别包括 9 个 N型晶体管、 9 个 P型晶体管以及 1个电容， 与现有技术相比， 这种电路结构的设计中 有效减少了移位寄存器单元中的功能模块数量， 筒化了移位寄存器单元 的结构， 进一步减少了元器件的使用数量， 从而显著筒化了电路设计与 生产的难度， 有效控制了电路区域与布线空间的大小， 在保证电路稳定 工作的同时实现了显示装置窄边框的设计。
采用这样一种结构的移位寄存器单元， 通过改变控制信号电平的高 低可以实现栅极驱动电路的双向扫描。 具体地， 可以结合图 4所示的信 号时序状态图， 对本发明实施例图 3所示的移位寄存器单元的驱动方法 及工作状态进行详细描述。
第①阶段：本级移位寄存器单元的第一信号输入端 INPUT1与上一级 移位寄存器单元的第一信号输出端相连接， 接收来自上一级移位寄存器 单元的信号 STV_N-1; 本级移位寄存器单元的第二信号输入端 INPUT2与 下一级移位寄存器单元的第一信号输出端相连接， 接收来自下一级移位 寄存器单元的信号 STV_N+1。 在该阶段中， 信号 STV_N-1 为高电平， 当 第一时钟信号端 CK输入的第一时钟信号为高电平时， 传输门 F3开启， 信号 STV_N-1通过传输门 F3给电容 C充电， 使得电容 C处于高电位， 经 过两级反相器 F5、 F6的放大作用， 向本级移位寄存器单元的第一信号输 出端 0UTPUT1输出 STV_N高电平。
第②阶段： 在该阶段中， 当第一时钟信号端 CK输入的第一时钟信号 为低电平， 且第二时钟信号端 CKB输入的第二时钟信号为高电平时， 传 输门 F3 关闭， 电容 C 电压无法放电， 从而使得电压保持高电位， 信号 STV-N继续保持高电位， 又由于第二时钟信号端 CKB输入的第二时钟信 号为高电平， 与非门 F7经过反相器 F8向本级移位寄存器单元的第二信 号输出端 0UTPUT2输出 0ut_N高电平。
第③阶段： 在该阶段中， 第一时钟信号端 CK输入的第一时钟信号为 高电平， 且第二时钟信号端 CKB 输入的第二时钟信号为低电平， 信号 STV-N-1 为低电平， 传输门 F3开启， 信号 STV_N_1通过传输门 F3给电 容 C放电， 使得电容 C为低电位， 经过两级反相器 F5、 F6的放大作用， 向本级移位寄存器单元的第一信号输出端 0UTPUT1输出 STV_N低电平， 经过后续反相器以及与非门向本级移位寄存器单元的第二信号输出端 0UTPUT2输出 Out—ίΗ氐电平。
如此实现了从 Out-N-1到本级 Out.N, 再至 0ut_N+l 的移位， 即实 现了自上而下的栅极行驱动扫描输出。 需要说明的是， 在本发明实施例 中， 通过改变信号 STV_N_1、 STV-N+ VDD与 VSS的高低电位可以转换 预充和复位的方式， 分别实现栅极驱动电路从上至下或从下至上的双向 扫描。
本发明实施例的移位寄存器单元， 可以有效减少移位寄存器单元中 的功能模块数量， 筒化移位寄存器单元的结构， 从而可以进一步减少晶 体管的使用数量， 从而在保证电路稳定工作的同时实现了显示装置的窄 边框设计。
如图 5所示， 本发明实施例的栅极驱动电路包括多级如上所述的移 位寄存器单元。 其中， 每一级移位寄存器单元 SR 的第二信号输出端 0UTPUT2输出本级的行扫描信号 G。
除第一级移位寄存器单元 SR0外， 其余每个移位寄存器单元的第一 信号输出端 0UTPUT1连接与其相邻的上一级移位寄存器单元的第二信号 输入端 I NPUT2。
除最后一级移位寄存器单元 SRn外， 其余每个移位寄存器单元的第 一信号输出端 0UTPUT1 连接与其相邻的下一级移位寄存器单元的第一信 号输入端 INPUT1。
在本发明实施例中， 第一级移位寄存器单元 SR0的第一信号输入端 INPUT1可以输入帧起始信号 STV; 最后一级移位寄存器单元 SRn的第二 信号输入端 INPUT2可以输入复位信号 RST。 其中， 可以采用同一条数据 线向第一级移位寄存器单元 SR0和最后一级移位寄存器单元 SRn分时提 供帧起始信号 STV和复位信号 RST。
本发明实施例的栅极驱动电路， 包括多个移位寄存器单元， 可以有 效减少移位寄存器单元中的功能模块数量， 筒化移位寄存器单元的结构， 从而可以进一步减少晶体管的使用数量， 从而在保证电路稳定工作的同 时实现了显示装置的窄边框设计。
当分别采用上下级移位寄存器单元输出的信号作为本级移位寄存器 单元的第一信号输入端 INPUT1或第二信号输入端 I NPUT2的输入信号时， 输入模块 11可以实现栅极驱动电路的双向扫描。 具体地， 第一信号输入 端 I NPUT1可以输入上级移位寄存器单元的第一信号输出端 0UTPUT1输出 的信号 N-1 OUT , 第二信号输入端 INPUT2可以输入下级移位寄存器单元 的第一信号输出端 0UTPUT1输出的信号 N+1 0UT。
在如图 3 所示的移位寄存器单元中， 第一晶体管 T1 和第三晶体管 T3采用 N型晶体管，第二晶体管 T2和第四晶体管 T4则采用 P型晶体管。 对于这样一种结构的输入模块 1 1而言，当第一电压端 VI输入高电平 VDD、 第二电压端 V2输入低电平 VSS时，上级移位寄存器单元输出的高电平可 以通过输入模块 1 1对第一输出模块 12进行预充， 下级移位寄存器单元 输出的高电平可以通过输入模块 11对第一输出模块 12进行复位， 从而 实现栅极驱动电路自上向下方向的扫描驱动。
当第一电压端 VI输入低电平 VSS、 第二电压端 V2输入高电平 VDD 时，下级移位寄存器单元输出的高电平可以通过输入模块 11对第一输入 模块 12进行预充，上级移位寄存器单元输出的高电平可以通过输入模块 11 对第一输入模块 12 进行复位， 从而实现栅极驱动电路自下向上方向 的扫描驱动。
可替换地，第一信号输入端 INPUT1也可以输入下级移位寄存器单元 的第一信号输出端 0UTPUT1输出的信号 N+1 OUT ,第二信号输入端 INPUT2 也可以输入上级移位寄存器单元的第一信号输出端 0UTPUT1输出的信号 N-1 0UT。 通过采用与前述相反的第一电压端 VI和第二电压端 V2同样可 以实现栅极驱动电路的双向扫描。
需要说明的是， 以上也只是对输入模块 11 进行双向扫描的举例说 明。 应当理解， 当第一晶体管 T1和第三晶体管 T3采用 P型晶体管， 第 二晶体管 T2和第四晶体管 T4采用 N型晶体管时， 通过改变第一电压端 VI 和第二电压端 V2输入电压的高低同样可以实现栅极驱动电路的双向 扫描。
本发明实施例还提供一种显示装置，包括如上所述的栅极驱动电路。 由于栅极驱动电路的结构在前述实施例中已做了详细的描述， 此处 不做赘述。
本发明实施例的显示装置， 包括栅极驱动电路， 包括多个移位寄存 器单元， 可以有效减少移位寄存器单元中的功能模块数量， 筒化移位寄 存器单元的结构， 从而可以进一步减少晶体管的使用数量， 从而在保证 电路稳定工作的同时实现了显示装置的窄边框设计。
以上所描述的仅为本发明的具体实施方式， 本发明的保护范围并不 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本 发明的保护范围应以权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括：
输入模块， 连接第一信号输入端、 第二信号输入端、 第一电压端、 第二电压端以及所述第一输出模块， 用于根据所述第一信号输入端输入 的信号、 所述第二信号输入端输入的信号、 所述第一电压端输入的电压 以及所述第二电压端输入的电压控制所述移位寄存器单元的扫描方向； 第一输出模块， 连接第一时钟信号端、 第一节点以及第一信号输出 端， 用于根据所述输入模块输出的信号和所述第一时钟信号端输入的第 一时钟信号控制所述第一信号输出端输出信号的电位， 所述第一节点为 所述第一输出模块和所述第二输出模块的连接点； 以及
第二输出模块， 连接所述第一节点、 第二时钟信号端以及第二信号 输出端， 用于根据所述第一节点的信号和所述第二时钟信号端输入的第 二时钟信号控制所述第二信号输出端输出信号的电位。
2、 根据权利要求 1所述的移位寄存器单元， 其中， 所述输入模块包 括：
第一传输门， 分别连接所述第一信号输入端、 所述第一电压端、 所 述第二电压端， 所述第一传输门的输出端连接所述第一输出模块；
第二传输门， 分别连接所述第二信号输入端、 所述第一电压端、 所 述第二电压端， 所述第二传输门的输出端连接所述第一输出模块。
3、 根据权利要求 2所述的移位寄存器单元， 其中， 所述第一传输门 包括：
第一晶体管， 所述第一晶体管的第一极连接所述第一信号输入端， 所述第一晶体管的栅极连接所述第一电压端， 所述第一晶体管的第二极 连接所述第一输出模块；
第二晶体管， 所述第二晶体管的第一极连接所述第一信号输入端， 所述第二晶体管的栅极连接所述第二电压端， 所述第二晶体管的第二极 连接所述第一输出模块；
所述第二传输门包括：
第三晶体管， 所述第三晶体管的第一极连接所述第二信号输入端， 所述第三晶体管的栅极连接所述第二电压端， 所述第三晶体管的第二极 连接所述第一输出模块；
第四晶体管， 所述第四晶体管的第一极连接所述第二信号输入端， 所述第四晶体管的栅极连接所述第一电压端， 所述第四晶体管的第二极 连接所述第一输出模块。
4、 根据权利要求 1所述的移位寄存器单元， 其中， 所述第一输出模 块包括：
第三传输门， 分别连接所述输入模块和所述第一时钟信号端， 所述 第三传输门的输出端连接第二节点， 所述第二节点为所述第三传输门的 输出端与所述第一节点之间的一点；
电容， 所述电容的一端连接所述第二节点， 所述电容的另一端连接 第四电压端；
第一反相器， 分别连接所述第一时钟信号端、 第三电压端、 所述第 四电压端， 所述第一反相器的输出端连接所述第三传输门的控制端。
5、 根据权利要求 4所述的移位寄存器单元， 其中， 所述第一输出模 块还包括：
在所述第一节点和所述第二节点之间设置的至少一对串联的反相 器。
6、 根据权利要求 5所述的移位寄存器单元， 其中， 所述第三传输门 包括：
第五晶体管， 所述第五晶体管的第一极连接所述输入模块， 所述第 五晶体管的栅极连接所述第一时钟信号端， 所述第五晶体管的第二极连 接所述第二节点；
第六晶体管， 所述第六晶体管的第一极连接所述输入模块， 所述第 六晶体管的第二极连接所述第二节点；
所述第一反相器包括：
第七晶体管， 所述第七晶体管的第一极连接所述第三电压端， 所述 第七晶体管的栅极连接所述第一时钟信号端， 所述第七晶体管的第二极 连接所述第六晶体管的栅极；
第八晶体管， 所述第八晶体管的第一极连接所述第四电压端， 所述 第八晶体管的栅极连接所述第一时钟信号端， 所述第八晶体管的第二极 连接所述第六晶体管的栅极； 所述第一节点和所述第二节点之间包括串联的第二反相器和第三反 相器， 所述第二反相器包括：
第九晶体管， 所述第九晶体管的第一极连接所述第三电压端， 所述 第九晶体管的栅极连接所述第二节点， 所述第九晶体管的第二极连接所 述第三反相器；
第十晶体管， 所述第十晶体管的第一极连接所述第四电压端， 所述 第十晶体管的栅极连接所述第二节点， 所述第十晶体管的第二极连接所 述第三反相器；
所述第三反相器包括：
第十一晶体管， 所述第十一晶体管的第一极连接所述第三电压端， 所述第十一晶体管的栅极连接所述第二反相器， 所述第十一晶体管的第 二极连接所述第一节点；
第十二晶体管， 所述第十二晶体管的第一极连接所述第四电压端， 所述第十二晶体管的栅极连接所述第二反相器， 所述第十二晶体管的第 二极连接所述第一节点。
7、 根据权利要求 1所述的移位寄存器单元， 其中， 所述第二输出模 块包括：
与非门， 分别连接所述第一节点、 第三电压端、 第四电压端和所述 第二时钟信号端， 所述与非门的输出端连接第四反相器；
所述第四反相器， 分别连接所述与非门、 所述第三电压端、 所述第 四电压端， 所述第四反相器的输出端连接所述第二信号输出端。
8、 根据权利要求 7所述的移位寄存器单元， 其中所述与非门包括： 第十三晶体管， 所述第十三晶体管的第一极连接所述第三电压端， 所述第十三晶体管的栅极连接所述第一节点， 所述第十三晶体管的第二 极连接所述第四反相器；
第十四晶体管， 所述第十四晶体管的栅极连接所述第一节点， 所述 第十四晶体管的第二极连接所述第四反相器；
第十五晶体管， 所述第十五晶体管的第一极连接所述第三电压端， 所述第十五晶体管的栅极连接所述第二时钟信号端， 所述第十五晶体管 的第二极连接所述第四反相器；
第十六晶体管， 所述第十六晶体管的第一极连接所述第四电压端， 所述第十六晶体管的栅极连接所述第二时钟信号端， 所述第十六晶体管 的第二极连接所述第十四晶体管的第一极；
所述第四反相器包括：
第十七晶体管， 所述第十七晶体管的第一极连接所述第三电压端， 所述第十七晶体管的栅极连接所述与非门， 所述第十七晶体管的第二极 连接所述第二信号输出端；
第十八晶体管， 所述第十八晶体管的第一极连接所述第四电压端， 所述第十八晶体管的栅极连接所述与非门， 所述第十八晶体管的第二极 连接所述第二信号输出端。
9、 一种栅极驱动电路， 包括多级如权利要求 1至 8任一所述的移位 寄存器单元；
除第一级移位寄存器单元外， 其余每个移位寄存器单元的第一信号 输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端；
除最后一级移位寄存器单元外， 其余每个移位寄存器单元的第一信 号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。
1 0、 根据权利要求 9所述的栅极驱动电路， 其中所述第一级移位寄 存器单元的第一信号输入端输入帧起始信号； 所述最后一级移位寄存器 单元的第二信号输入端输入复位信号。
1 1、 一种显示装置， 包括如权利要求 9或 1 0所述的栅极驱动电路。
PCT/CN2013/086891 2013-04-15 2013-11-11 移位寄存器单元、栅极驱动电路及显示装置 WO2014169626A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP13863685.7A EP2988306A4 (en) 2013-04-15 2013-11-11 SHIFT REGISTER UNIT, GRID CONTROL CIRCUIT, AND DISPLAY DEVICE
US14/368,403 US9305509B2 (en) 2013-04-15 2013-11-11 Shift register unit, gate driving circuit and display apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310128679.8 2013-04-15
CN201310128679.8A CN103208251B (zh) 2013-04-15 2013-04-15 一种移位寄存器单元、栅极驱动电路及显示装置

Publications (1)

Publication Number Publication Date
WO2014169626A1 true WO2014169626A1 (zh) 2014-10-23

Family

ID=48755463

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/086891 WO2014169626A1 (zh) 2013-04-15 2013-11-11 移位寄存器单元、栅极驱动电路及显示装置

Country Status (4)

Country Link
US (1) US9305509B2 (zh)
EP (1) EP2988306A4 (zh)
CN (1) CN103208251B (zh)
WO (1) WO2014169626A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160275849A1 (en) * 2015-03-18 2016-09-22 Innolux Corporation Display devices

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103208251B (zh) * 2013-04-15 2015-07-29 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
JP6245422B2 (ja) * 2013-07-24 2017-12-13 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 走査回路、及び表示装置
CN103761954B (zh) * 2014-02-17 2016-10-19 友达光电(厦门)有限公司 显示面板与栅极驱动器
CN103854587B (zh) * 2014-02-21 2017-03-01 北京大学深圳研究生院 栅极驱动电路及其单元和一种显示器
CN103927982B (zh) * 2014-03-24 2016-08-17 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN104036714B (zh) 2014-05-26 2017-02-01 京东方科技集团股份有限公司 Goa电路、显示基板及显示装置
CN104157252B (zh) * 2014-07-29 2017-01-18 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN104167195B (zh) * 2014-08-26 2016-08-17 昆山龙腾光电有限公司 栅极驱动电路单元及其显示面板
CN104318886B (zh) 2014-10-31 2017-04-05 京东方科技集团股份有限公司 一种goa单元及驱动方法，goa电路和显示装置
CN104464663B (zh) * 2014-11-03 2017-02-15 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管goa电路
CN104464817B (zh) * 2014-12-05 2018-06-15 深圳市华星光电技术有限公司 液晶显示装置及其移位寄存器
US9678593B2 (en) * 2014-12-31 2017-06-13 Shenzhen China Star Optoelectronics Technology Co. Gate on array circuit applied to liquid crystal display device
CN104485080B (zh) * 2014-12-31 2017-02-22 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
CN104951142B (zh) * 2015-07-15 2018-04-27 厦门天马微电子有限公司 一种触控显示面板和显示装置
CN104933982B (zh) * 2015-07-15 2017-06-30 京东方科技集团股份有限公司 移位寄存单元、移位寄存器、栅极驱动电路和显示装置
CN104978922B (zh) 2015-07-29 2017-07-18 京东方科技集团股份有限公司 移位寄存器、显示装置及移位寄存器驱动方法
US9824658B2 (en) * 2015-09-22 2017-11-21 Shenzhen China Star Optoelectronics Technology Co., Ltd GOA circuit and liquid crystal display device
CN105225635B (zh) * 2015-10-20 2018-03-23 信利（惠州）智能显示有限公司 阵列基板行驱动电路、移位寄存器、阵列基板及显示器
CN105225625B (zh) * 2015-11-05 2018-01-23 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
CN105243995B (zh) * 2015-11-25 2017-09-01 上海天马有机发光显示技术有限公司 移位寄存器及其驱动方法、栅极驱动电路及其相关器件
CN105427821B (zh) * 2015-12-25 2018-05-01 武汉华星光电技术有限公司 适用于In Cell型触控显示面板的GOA电路
KR102433746B1 (ko) * 2015-12-30 2022-08-17 엘지디스플레이 주식회사 게이트 드라이브 ic와 이를 포함한 표시장치
CN105529009B (zh) * 2016-02-04 2018-03-20 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105788555B (zh) * 2016-05-19 2018-04-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
US20170358266A1 (en) * 2016-06-13 2017-12-14 Wuhan China Star Optoelectronics Technology Co., Ltd. Goa circuit and liquid crystal display
CN106023937B (zh) * 2016-07-28 2018-09-18 武汉华星光电技术有限公司 栅极驱动电路
CN106601190B (zh) * 2017-03-06 2018-12-21 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106952606B (zh) * 2017-05-18 2020-07-10 上海天马有机发光显示技术有限公司 一种移位寄存电路单元、移位寄存电路及显示面板
CN107154234B (zh) 2017-07-20 2020-01-21 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
US10311919B2 (en) * 2017-07-27 2019-06-04 Micron Technology, Inc. Apparatuses and methods for calibrating sense amplifiers in a semiconductor memory
CN107507598A (zh) * 2017-09-28 2017-12-22 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN107564459B (zh) * 2017-10-31 2021-01-05 合肥京东方光电科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN107863066A (zh) * 2017-11-30 2018-03-30 武汉天马微电子有限公司 一种移位寄存器、显示面板、显示装置和驱动方法
CN110299116B (zh) * 2018-03-23 2021-01-26 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
KR102575564B1 (ko) * 2018-03-26 2023-09-08 삼성디스플레이 주식회사 주사 구동부
CN108847185A (zh) * 2018-06-26 2018-11-20 昆山国显光电有限公司 扫描电路及其驱动方法、显示面板和显示装置
CN109686334B (zh) * 2019-02-18 2021-01-22 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、和显示装置
CN109920380B (zh) 2019-03-01 2020-10-30 合肥京东方卓印科技有限公司 移位寄存器单元、栅极驱动电路及其控制方法和显示装置
CN112041921B (zh) * 2019-04-02 2022-06-14 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法以及栅极驱动电路、显示装置
WO2021056239A1 (zh) * 2019-09-25 2021-04-01 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN111341261B (zh) * 2020-04-14 2022-06-17 合肥京东方显示技术有限公司 移位寄存器及其驱动方法、信号驱动电路及显示装置
CN111540313B (zh) 2020-05-11 2021-10-08 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、显示基板和装置
CN112185297B (zh) 2020-10-26 2023-12-05 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动方法，栅极驱动电路和显示装置
US11893943B2 (en) 2021-01-26 2024-02-06 CHONGQING BOE DISPLAY TECHNOLOGY Co.,Ltd. Shift register unit and driving method thereof, gate driving circuit, and display substrate
CN113643642B (zh) * 2021-08-05 2022-12-06 武汉华星光电技术有限公司 栅极驱动电路及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030063079A1 (en) * 2001-10-02 2003-04-03 Shinichi Abe Flip-flop circuit, shift register and scan driving circuit for display device
CN101377956A (zh) * 2007-08-31 2009-03-04 群康科技(深圳)有限公司 移位寄存器及液晶显示器
CN102081969A (zh) * 2009-12-01 2011-06-01 群康科技(深圳)有限公司 移位寄存电路及双向传输栅极驱动电路
CN103208251A (zh) * 2013-04-15 2013-07-17 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3016354B2 (ja) * 1996-01-31 2000-03-06 日本電気株式会社 マルチプレクサ回路
JP2002132203A (ja) * 2000-10-25 2002-05-09 Matsushita Electric Ind Co Ltd パネル駆動用半導体回路装置
JP2003115194A (ja) * 2001-10-01 2003-04-18 Texas Instr Japan Ltd シフトレジスタ
KR101319356B1 (ko) * 2006-06-09 2013-10-16 엘지디스플레이 주식회사 액정표시장치의 쉬프트 레지스터 및 이의 구동방법
KR101243807B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 쉬프트 레지스터
JP5358449B2 (ja) * 2006-11-20 2013-12-04 コピン コーポレーション 低電力消費用途のためのシフトレジスタ
WO2012008186A1 (ja) * 2010-07-13 2012-01-19 シャープ株式会社 シフトレジスタおよびこれを備えた表示装置
CN102903323B (zh) * 2012-10-10 2015-05-13 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030063079A1 (en) * 2001-10-02 2003-04-03 Shinichi Abe Flip-flop circuit, shift register and scan driving circuit for display device
CN101377956A (zh) * 2007-08-31 2009-03-04 群康科技(深圳)有限公司 移位寄存器及液晶显示器
CN102081969A (zh) * 2009-12-01 2011-06-01 群康科技(深圳)有限公司 移位寄存电路及双向传输栅极驱动电路
CN103208251A (zh) * 2013-04-15 2013-07-17 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160275849A1 (en) * 2015-03-18 2016-09-22 Innolux Corporation Display devices

Also Published As

Publication number Publication date
CN103208251B (zh) 2015-07-29
EP2988306A1 (en) 2016-02-24
US20150243237A1 (en) 2015-08-27
EP2988306A4 (en) 2016-12-28
US9305509B2 (en) 2016-04-05
CN103208251A (zh) 2013-07-17

Similar Documents

Publication Publication Date Title
WO2014169626A1 (zh) 移位寄存器单元、栅极驱动电路及显示装置
US10121437B2 (en) Shift register and method for driving the same, gate driving circuit and display device
WO2018161528A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
US9530370B2 (en) Shift register unit and driving method thereof, gate driving circuit and display device
US9928797B2 (en) Shift register unit and driving method thereof, gate driving apparatus and display apparatus
US9558843B2 (en) Shift register unit, gate driving circuit, and display device comprising the same
US20170039968A1 (en) Shift register, gate driving circuit, display apparatus and gate driving method
WO2016155052A1 (zh) Cmos栅极驱动电路
WO2016070543A1 (zh) 移位寄存器单元、栅极驱动电路及显示装置
US9928922B2 (en) Shift register and method for driving the same, gate driving circuit and display device
US20150302936A1 (en) Shift register unit, gate driving circuit, and display device
JP2015506048A (ja) 駆動回路、シフトレジスター、ゲート駆動器、アレイ基板及び表示装置
CN105118414A (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
WO2017181481A1 (zh) 减小时钟信号负载的cmos goa电路
US9536623B2 (en) Gate drive circuit and shift register
WO2016115782A1 (zh) 一种goa单元及驱动方法、goa电路及显示装置
WO2014173025A1 (zh) 移位寄存器单元、栅极驱动电路与显示器件
US11227562B2 (en) Shift register, driving method thereof, gate driver circuit and display device
US9721513B2 (en) NAND gate latched driving circuit and NAND gate latched shift register
WO2015014026A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US8532248B2 (en) Shift register unit circuit, shift register, array substrate and liquid crystal display
WO2015003444A1 (zh) 移位寄存器单元及栅极驱动电路、显示装置
CN106782663B (zh) 一种移位寄存器及栅极驱动电路
WO2022007147A1 (zh) Goa电路以及显示面板
WO2018201690A1 (zh) 扫描驱动电路及其驱动方法、阵列基板和显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14368403

Country of ref document: US

Ref document number: 2013863685

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13863685

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE