WO2014155691A1 - 半導体装置とその製造方法 - Google Patents

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pixel electrode
semiconductor device
film
forming
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富康 斉藤
宏道 市川
辰也 三瀬
竹内　哲也
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Fujitsu Semiconductor Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H10K59/80518—Reflective anodes, e.g. ITO combined with thick metallic layers

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • An organic EL display using a light emission phenomenon by organic electroluminescence has features such as self-light emission and high-speed response, and is being applied to a portable terminal, a large-sized television, and the like.
  • organic layer structures in organic EL displays.
  • the basic structure of an organic EL display is to form a hole transport layer, a light emitting layer, and an electron transport layer in this order as an organic layer on the pixel electrode, and to form a transparent electrode as the uppermost layer.
  • the light emitting layer and the electron transport layer are formed as one layer.
  • An organic EL display is provided as a part of a semiconductor device together with a transistor for driving a pixel electrode and the like, and displays a predetermined image by injecting holes and electrons from each of the pixel electrode and the transparent electrode into the light emitting layer.
  • a semiconductor device equipped with such an organic EL display has room for improvement in terms of improving reliability.
  • An object of the present invention is to improve the reliability of a semiconductor device in the semiconductor device and the manufacturing method thereof.
  • a semiconductor substrate a first insulating film formed on the semiconductor substrate, and a plurality of pixel electrodes formed on the first insulating film at intervals And a second insulating film formed on the first insulating film between adjacent pixel electrodes, and the upper surface of the second insulating film is higher than the upper surface of the pixel electrode,
  • a semiconductor device is provided in which the entire upper surface of the pixel electrode is exposed.
  • a semiconductor substrate a first insulating film formed on the semiconductor substrate, and an upper surface formed on the first insulating film with a space therebetween.
  • a plurality of pixel electrodes having side surfaces, a second insulating film formed on the first insulating film between adjacent pixel electrodes, and formed on the pixel electrode and the first insulating film
  • the upper surface of the pixel electrode is positioned higher than the upper surface of the second insulating film between the plurality of pixel electrodes, and the organic layer is on the upper surface of the pixel electrode.
  • a semiconductor device having a first bottom surface positioned at a first bottom surface and a second bottom surface that is continuous with the first bottom surface and has an obtuse angle with the first bottom surface.
  • a step of forming a first insulating film on a semiconductor substrate and a plurality of pixel electrodes are formed on the first insulating film at intervals.
  • a step of forming a first insulating film on a semiconductor substrate, a step of forming a conductive film on the first insulating film, and patterning the conductive film As a result, a plurality of pixel electrodes each having an upper surface and a side surface are formed at intervals, and the second electrode is formed on the pixel electrode and on the first insulating film between the adjacent pixel electrodes. Forming the insulating film, removing the second insulating film from above the pixel electrode while leaving the second insulating film between the adjacent pixel electrodes, and the second insulating film.
  • a first bottom surface located on the surface, contiguous with said first bottom surface, a method of manufacturing a semiconductor device having a second bottom outer corner formed by the first bottom surface is obtuse is provided.
  • the organic layer can be formed thick on the shoulder of the pixel electrode by making the upper surface of the second insulating film higher than the upper surface of the pixel electrode. Therefore, the organic layer can withstand a current having a high current density caused by the electric field concentrated on the shoulder, and the reliability of the semiconductor device can be improved.
  • FIG. 1 is a cross-sectional view (part 1) of the semiconductor device used for the investigation in the course of manufacturing.
  • FIG. 2 is a cross-sectional view (part 2) of the semiconductor device used for the investigation during manufacturing.
  • FIG. 3 is a cross-sectional view (part 3) of the semiconductor device used for the investigation in the middle of manufacture.
  • FIG. 4 is a cross-sectional view (part 4) of the semiconductor device used for the investigation in the course of manufacturing.
  • FIG. 5 is a cross-sectional view (part 5) of the semiconductor device used for the investigation in the middle of manufacture.
  • FIG. 6 is a cross-sectional view (part 6) of the semiconductor device used for the investigation in the middle of manufacture.
  • FIG. 7 is a sectional view (No.
  • FIG. 8 is a cross-sectional view (part 8) of the semiconductor device used for the investigation in the middle of manufacture.
  • FIG. 9 is an enlarged cross-sectional view (part 1) in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10 is an enlarged cross-sectional view (part 2) in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 11 is an enlarged cross-sectional view (part 3) in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12 is an enlarged cross-sectional view (part 4) of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 13 is an enlarged cross-sectional view (part 5) in the course of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 14 is an enlarged cross-sectional view (part 6) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 15 is an enlarged cross-sectional view (part 7) in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 16 is an enlarged cross-sectional view (part 6) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 17 is a cross-sectional view of the semiconductor device according to the first embodiment including a transistor.
  • FIG. 18 is an enlarged cross-sectional view (part 1) in the middle of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19 is an enlarged cross-sectional view (part 2) of the semiconductor device according to the second embodiment during manufacture.
  • FIG. 20 is an enlarged cross-sectional view (part 3) during the manufacturing of the semiconductor device according to the second embodiment.
  • FIG. 21 is a cross-sectional view of the semiconductor device according to the second embodiment including a transistor.
  • FIG. 22 is an enlarged cross-sectional view (part 1) in the middle of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 23 is an enlarged cross-sectional view (part 2) of the semiconductor device according to the third embodiment during manufacture.
  • FIG. 24 is an enlarged cross-sectional view (part 3) in the middle of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 25 is an enlarged cross-sectional view (part 4) in the middle of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 26 is a cross-sectional view of the semiconductor device according to the third embodiment including a transistor.
  • FIG. 27 is an enlarged cross-sectional view (part 1) in the middle of manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 28 is an enlarged cross-sectional view (part 2) in the middle of manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 29 is an enlarged cross-sectional view (part 3) during the manufacturing of the semiconductor device according to the fourth embodiment.
  • FIG. 30 is an enlarged cross-sectional view (part 4) of the semiconductor device according to the fourth embodiment during manufacture.
  • FIG. 31 is a cross-sectional view of a semiconductor device according to the fourth embodiment including a transistor.
  • 1 to 8 are cross-sectional views of the semiconductor device used for the investigation in the course of manufacturing. Hereinafter, a method for manufacturing the semiconductor device will be described.
  • a trench for STI Shallow Trench Isolation
  • a semiconductor substrate 1 such as a silicon substrate
  • an element isolation insulating film 2 such as a silicon oxide film is formed therein.
  • LOCOS Local Oxidation of Silicon
  • a thermal oxide film and a polysilicon film to be the gate insulating film 3 are formed in the active region of the semiconductor substrate 1 defined by the element isolation insulating film 2, and the polysilicon film is patterned to form the gate electrode 4.
  • impurities are introduced into the semiconductor substrate 1 by ion implantation using the gate electrode 4 and the insulating sidewall 5 as a mask, and next to the gate electrode 4.
  • a source / drain region 6 is formed.
  • a refractory metal silicide layer such as a cobalt silicide layer may be formed on the surface layer of the source / drain region 6 in order to reduce the resistance of the source / drain region 6.
  • the first insulating film 10, the first wiring layer 12, the second insulating film 13, the second wiring layer 15, and the third insulating film 16 are formed in this order.
  • a silicon oxide film is formed as a first insulating film 10, a second insulating film 13, and a third insulating film 16 by a CVD (Chemical Vapor Deposition) method.
  • first wiring layer 12 and the second wiring layer 15 a titanium nitride film, a copper-containing aluminum film, and a titanium nitride film are formed in this order by sputtering.
  • the conductor plug 14 and the third conductor plug 17 are embedded.
  • Each of the conductor plugs 11, 14, and 17 plays a role of electrically connecting the wiring layers above and below them.
  • a first titanium nitride film 21a, a copper-containing aluminum film 21b, and a second nitride are formed on each of the third insulating film 16 and the third conductor plug 17 by sputtering.
  • a titanium film 21 c is formed, and these laminated films are used as the conductive film 21.
  • the first titanium nitride film 21a plays a role of improving the adhesion between the third insulating film 16 and the copper-containing aluminum film 21b.
  • the second titanium nitride film 21c plays a role of preventing oxidation of the copper-containing aluminum film 21b.
  • a photoresist is applied on the conductive film 21, and it is exposed and developed to form a resist film 22.
  • the conductive film 21 is dry-etched using the resist film 22 as a mask to form a plurality of pixel electrodes 21p at intervals.
  • a gas used in the dry etching for example, there is a mixed gas of chlorine gas (Cl 2 ) and oxygen gas (O 2 ).
  • a silicon oxide film is formed as the fourth insulating film 25 on the entire upper surface of the semiconductor substrate 1, and the gaps between the pixel electrodes 21p are filled with the fourth insulating film 25.
  • a silicon oxide film having a thickness of 700 nm to 1000 nm formed by a CVD method using TEOS® (Tetraethyl orthosilicate) gas is employed as the fourth insulating film 25.
  • the fourth insulating film 25 may be formed by HDP (High Density Plasma) CVD using silane gas.
  • the lower side of the fourth insulating film 25 is first formed using TEOS gas, and the upper side of the fourth insulating film 25 is formed thereon by HDPCVD using silane (SiH 4 ) gas. Good.
  • An organic layer such as a hole transport layer is formed later on the pixel electrode 21p.
  • holes are formed from the pixel electrode 21p to the organic layer. Can not be injected.
  • the thickness of the fourth insulating film 25 is increased by polishing using a CMP (Chemical-Mechanical-Polishing) method. make it thin.
  • the fourth insulating film 25 on the pixel electrode 21p is completely removed by the CMP method, the upper surface of the pixel electrode 21p is damaged by a polishing pad (not shown). In this example, the pixel electrode 21p The polishing is stopped before the upper surface of the surface appears.
  • the fourth insulating film 25 remaining on the pixel electrode 21p is completely removed by etching, and the upper surface 21x of the pixel electrode 21p is exposed.
  • the etching is performed by dry etching.
  • a mixed gas of CF 4 gas, argon gas, and oxygen gas is used as the etching gas for the dry etching, and the entire surface of the fourth insulating film 25 is covered with the etching gas. Expose.
  • over-etching is performed so as not to leave a residue of the fourth insulating film 25 on the pixel electrode 21p. Since the etching rate of the fourth insulating film 25 with respect to the etching gas is faster than that of the pixel electrode 21p, the upper surface 25x of the fourth insulating film 25 is lower than the upper surface 21x of the pixel electrode 21p by this overetching.
  • the fourth insulating film 25 is previously polished and flattened in the step of FIG. 5, the flatness of the upper surface 25x of the fourth insulating film 25 is good even after the etching in this step.
  • the basic structure of the semiconductor device 30 for the organic EL display is completed through the steps so far.
  • a hole transport layer 31 and a light emitting layer 32 are formed in this order by a vapor deposition method, thereby forming an organic layer 33 having a two-layer structure.
  • the light emitting layer 32 also functions as an electron transport layer.
  • each layer is not particularly limited.
  • ⁇ -NPD diphenylnaphthyldiamine
  • Alq3 tris (8-quinolinolato) aluminum
  • the thickness of each layer is not particularly limited, and the hole transport layer 31 can be formed to a thickness of about 50 nm, and the light emitting layer 32 can be formed to a thickness of about 50 nm.
  • the heights of the upper surfaces 21x and 25x of the pixel electrode 21p and the fourth insulating film 25 are different as described above due to the over-etching of FIG. It is formed on a base with a step.
  • the film thickness T of the hole transport layer 31 is not uniform in the substrate plane due to the step.
  • the shoulder portion 21s of the pixel electrode 21p protrudes above the fourth insulating film 25, it is difficult for the hole transport layer 31 to be deposited on the shoulder portion 21s, and the hole transport layer 31 in the shoulder portion 21s.
  • the film thickness T becomes thinner than other portions.
  • an ITO (Indium-Tin-Oxide) film is formed on the organic layer 33 as a transparent electrode film 34 by vapor deposition, and a transparent glass substrate 35 is further adhered thereon.
  • the organic EL display unit 40 including the organic layer 33, the transparent electrode film 34, and the transparent glass substrate 35 is formed in the semiconductor device 30.
  • a predetermined voltage is applied between the transparent electrode film 34 and the pixel electrode 21p with the transparent electrode film 34 of the organic EL display unit 40 as a cathode and the pixel electrode 21p as an anode.
  • holes and electrons are injected from the pixel electrode 21p and the transparent electrode film 34, respectively, and are combined in the light emitting layer 32 to generate light L.
  • a part of the light L travels upward and passes through the transparent glass substrate 35, and the rest of the light L is reflected by the pixel electrode 21p and then passes through the transparent glass substrate 35.
  • the second titanium nitride film 21c containing titanium nitride that is harder to be oxidized than aluminum is formed on the uppermost layer of the pixel electrode 21p, it is possible to prevent the surface of the pixel electrode 21p from being oxidized and its reflectance from being lowered, The light L can be efficiently reflected by the pixel electrode 21p.
  • the film thickness T of the hole transport layer 31 in the shoulder portion 21s of the pixel electrode 21p is thinner than the other portions.
  • the shoulder portion 21s located at the edge of the pixel electrode 21p is a portion where the electric field E tends to concentrate originally, and a lot of current flows along the electric field E and the current density is high. Easy to be.
  • the hole transport layer 31 becomes thin at such a portion as described above, the hole transport layer 31 may be destroyed due to a high current density, and holes may be directly injected from the pixel electrode 21p into the light emitting layer 32. As a result, a light emission failure occurs in the vicinity of the pixel electrode 21p, and the reliability of the semiconductor device 30 decreases.
  • the hole transport layer 31 is formed thick overall, and the film thickness T of the hole transport layer 31 at the shoulder 21s is increased.
  • the hole transport layer 31 is thickened, the distance between the pixel electrode 21p and the transparent electrode film 34 is widened and the electric field between them is weakened. Therefore, the current flowing along the electric field is also weakened, and the organic EL display unit 40 The brightness will be reduced.
  • 9 to 16 are enlarged sectional views in the middle of manufacturing the semiconductor device according to the present embodiment, and correspond to the enlarged sectional views in the vicinity of the third insulating film 16 described above.
  • FIGS. 9 to 16 the same elements as those described in FIGS. 1 to 8 are denoted by the same reference numerals as those in FIGS. 1 to 8, and description thereof will be omitted below.
  • this semiconductor device To manufacture this semiconductor device, the steps shown in FIGS. 1 and 2 are performed, and as shown in FIG. 9, sputtering is performed on each of the third insulating film 16 and the third conductor plug 17. Then, the conductive film 21 is formed.
  • a first titanium nitride film 21a, a copper-containing aluminum film 21b, and a second titanium nitride film 21c are formed in this order from the bottom.
  • a titanium film may be formed by sputtering before forming these films in order to improve the adhesion of the first titanium nitride film 21a and the second titanium nitride film 21c.
  • the film thickness of the conductive film 21 is not particularly limited, but in this embodiment, the first titanium nitride film 21a is formed to a thickness of 50 nm to 100 nm, and the copper-containing aluminum film 21b is formed to a thickness of about 100 nm to 200 nm. .
  • the second titanium nitride film 21c is formed to a thickness of about 100 nm to 200 nm, which is the same as the copper-containing aluminum film 21b.
  • a photoresist is applied on the conductive film 21, and it is exposed and developed to form a resist film 22.
  • the conductive film 21 is dry-etched using the resist film 22 as a mask to form a plurality of pixel electrodes 21p at intervals.
  • a gas used in the dry etching for example, there is a mixed gas of chlorine gas and oxygen gas.
  • a silicon oxide film is formed as the fourth insulating film 25 on the pixel electrode 21p and on the third insulating film 16 between the adjacent pixel electrodes 21p.
  • a silicon oxide film having a thickness of 700 nm to 1000 nm formed by a CVD method using TEOS gas is employed as the fourth insulating film 25.
  • the fourth insulating film 25 may be formed by HDPCVD using silane gas.
  • the lower side of the fourth insulating film 25 may be formed first using TEOS gas, and the upper side of the fourth insulating film 25 may be formed thereon by HDPCVD using silane gas.
  • the fourth insulating film 25 is formed to fill a gap between the adjacent pixel electrodes 21p, and the fourth insulating film 25 on the pixel electrodes 21p is unnecessary.
  • the thickness of the fourth insulating film 25 is reduced by polishing by the CMP method.
  • the polishing is stopped before the upper surface 21x of the pixel electrode 21p appears in this step, and the upper surface 21x.
  • the fourth insulating film 25 is left on the surface.
  • This etching is performed by dry etching using a mixed gas of CF 4 gas, argon gas, and oxygen gas as an etching gas, and the entire surface of the fourth insulating film 25 is exposed to the etching gas.
  • over-etching is performed so as not to leave a residue of the fourth insulating film 25 on the pixel electrode 21p.
  • the etching rate of the fourth insulating film 25 with respect to the etching gas is higher than that of the pixel electrode 21p. Is also fast. Therefore, as described with reference to FIG. 6, in this embodiment, the upper surface 25x of the fourth insulating film 25 is lower than the upper surface 21x of the pixel electrode 21p by this over-etching.
  • the upper surfaces 21x and 25x of the pixel electrode 21p and the fourth insulating film 25 are exposed to an etching gas, whereby the height of the upper surface 21x of the pixel electrode 21p is set to the fourth insulating film 25. Lower than the height of the upper surface 25x.
  • etching gas a gas that makes the etching rate of the pixel electrode 21p faster than that of the fourth insulating film 25 is used.
  • a gas for example, there is a mixed gas of a chlorine-based gas obtained by mixing a chlorine (Cl 2 ) gas and a boron trichloride (BCl 3 ) gas and oxygen (O 2 ).
  • the second titanium nitride film 21c as the uppermost layer of the pixel electrode 21p is completely removed by this etching, the surface of the copper-containing aluminum film 21b that is easily oxidized is oxidized and the reflectance of the surface is lowered. End up.
  • the etching is stopped at a depth in the middle of the second titanium nitride film 21c to leave the second titanium nitride film 21c on the copper-containing aluminum film 21b, and the reflectance of the pixel electrode 21p is increased. Prevent it from dropping.
  • the etching is performed at a depth in the middle of the second titanium nitride film 21c by controlling the etching time. It is easy to stop.
  • the basic structure of the semiconductor device 50 for the organic EL display is completed through the steps so far.
  • an organic layer 33 having a two-layer structure is formed on each of the pixel electrode 21p and the fourth insulating film 25 by performing the same process as described in FIG.
  • the organic layer 33 is formed by laminating the hole transport layer 31 made of ⁇ -NPD as a material and the light emitting layer 32 made of Alq3 in this order, and the light emitting layer 32 is an electron transport layer. It also serves as a function.
  • the thickness of the organic layer 33 is not particularly limited, and the hole transport layer 31 can be formed to a thickness of about 50 nm, and the light emitting layer 32 can be formed to a thickness of about 50 nm.
  • the upper surface 25x of the fourth insulating film 25 is positioned higher than the upper surface 21x of the pixel electrode 21p. Therefore, the hole transport layer 31 is deposited thick on the shoulder 21s of the pixel electrode 21p, and the film thickness T of the hole transport layer 31 on the shoulder 21s can be increased.
  • an ITO film is formed as a transparent electrode film 34 on the organic layer 33 by a vapor deposition method, and a transparent glass substrate 35 is further stuck thereon.
  • the transparent electrode film 34 is not limited to the ITO film, and an IZO (Indium Zinc Oxide) film may be formed as the transparent electrode film 34.
  • the organic EL display unit 40 including the organic layer 33, the transparent electrode film 34, and the transparent glass substrate 35 is formed in the semiconductor device 50.
  • FIG. 17 is a cross-sectional view of the semiconductor device 50 including the transistor TR.
  • a predetermined image is displayed on the organic EL display unit 40 by applying a predetermined voltage to the pixel electrode 21p by using the transistor TR as a switch while using the transparent electrode film 34 as a cathode.
  • the shoulder portion of the pixel electrode 21p is increased.
  • the electric field E concentrates on the shoulder 21s of the pixel electrode 21p due to the voltage applied under actual use, and the current density of the current flowing through the shoulder 21s is increased by the electric field E, the electric field E is thickly deposited on the shoulder 21s.
  • the hole transport layer 31 can withstand a high current density.
  • the entire upper surface 21x of the pixel electrode 21p is exposed by the etching of FIG. 13, the light L (see FIG. 17) generated by the light emitting layer 32 is reflected by the entire upper surface 21x, and the organic EL display unit The luminance of 40 can also be improved.
  • the reliability of the semiconductor device is further improved by adding a process to the first embodiment.
  • 18 to 20 are enlarged cross-sectional views of the semiconductor device according to the present embodiment during manufacture. 18 to 20, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
  • the upper surface 21x of the pixel electrode 21p is replaced with the upper surface of the fourth insulating film 25 as shown in FIG.
  • a semiconductor device 50 having a structure lower than 25x is obtained.
  • the corners of the fourth insulating film 25 are cut by exposing each of the pixel electrode 21p and the fourth insulating film 25 to an etching atmosphere.
  • the fourth insulating film 25 has a side surface 25y at a position higher than the upper surface 21x of the pixel electrode 21p, and the side surface 25y is inclined by the etching in this step so that the upper surface 25x of the fourth insulating film 25
  • the internal angle ⁇ between the side surface 25y becomes an obtuse angle.
  • the etching gas used in the dry etching is not particularly limited as long as it has an action of etching the fourth insulating film 25.
  • an etching gas that makes the etching rate of the pixel electrode 21p slower than that of the fourth insulating film 25.
  • an etching gas for example, there is a mixed gas of CF 4 gas, argon gas, and oxygen gas.
  • the organic EL display unit 40 is formed in the semiconductor device 50 as shown in FIG.
  • the hole transport layer 31 is formed in the organic EL portion 40.
  • the hole transport layer 31 is formed in the organic EL portion 40.
  • FIG. 21 is a cross-sectional view of the semiconductor device 50 including the transistor TR.
  • the interval S between the side surface 25y of the fourth insulating film 25 and the hole transport layer 31 is widened as shown in FIG.
  • Some electric fields E concentrated on the shoulder 21s of the pixel electrode 21p face the direction along the side surface 25y, and the current I flows in the direction along the side surface 25y in the plane of the hole transport layer 31 due to the electric field E.
  • the current density does not increase excessively in the hole transport layer 31 on the side of the side surface 25y by widening the interval S in this embodiment, and the hole transport layer 31 is generated by the current. It can be suppressed from being destroyed.
  • the reliability of the semiconductor device is improved by a method different from that in the first embodiment or the second embodiment.
  • 22 to 25 are enlarged cross-sectional views of the semiconductor device according to the present embodiment during manufacture. 22 to 25, the same elements as those described in the first embodiment and the second embodiment are denoted by the same reference numerals as those in these embodiments, and the description thereof is omitted below.
  • sputtering is performed on each of the third insulating film 16 and the third conductor plug 17 in the same manner as in FIG. 9 of the first embodiment.
  • the conductive film 21 is formed by the method.
  • the second titanium nitride film 21c is formed to be as thick as the copper-containing aluminum film 21b, but in this embodiment, the second titanium nitride film 21c is formed thinner than the first embodiment. May be.
  • the second titanium nitride film 21c is formed to a thickness of about 50 nm to 100 nm, which is the same as that of the first titanium nitride film 21a.
  • the film thickness of the copper-containing aluminum film 21b is about 100 nm to 200 nm.
  • a photoresist is applied on the conductive film 21, and it is exposed and developed to form a resist film 22.
  • the conductive film 21 is dry-etched using the resist film 22 as a mask, thereby forming a plurality of pixel electrodes 21p having inclined side surfaces 21y at intervals.
  • a mixed gas of chlorine (Cl 2 ) gas, boron trichloride (BCl 3 ) gas, and oxygen (O 2 ) gas can be used as an etching gas.
  • the etching conditions for inclining the side surface 21y are not particularly limited. However, by adopting an etching condition in which a large amount of aluminum oxidation product generated from the conductive film 21 during etching adheres to the lower portion of the side surface 21y, the lower portion of the side surface 21y is protected by the oxidation product, and the upper portion of the side surface 21y. Is preferably etched. Examples of such etching conditions include a condition in which the flow rate of the oxygen gas is set higher than the flow rate of a chlorine-based gas that is a mixed gas of chlorine gas and boron trichloride gas.
  • the side surface 21y may be inclined by adjusting the flow rate ratio of the above chlorine gas and boron trichloride gas. Further, the side surface 21y may be inclined by inclining the side surface of the resist film 22 in advance.
  • the angle ⁇ of the shoulder portion 21s defined as the angle between the upper surface 21x and the side surface 21y of the pixel electrode 21p becomes an obtuse angle, as shown in the circle of FIG.
  • the organic EL display section 40 is formed in the semiconductor device 60 as shown in FIG. 25 by performing the steps of FIGS. 15 to 16 described in the first embodiment.
  • the hole transport layer 31 is formed in the organic EL portion 40. Since the angle ⁇ of the shoulder portion 21s of the pixel electrode 21p is made obtuse as described above, the hole transport layer 31 is deposited thickly around the shoulder portion 21s. To do. As a result, compared to the case where the angle ⁇ is 90 ° or less, the film thickness T of the hole transport layer 31 at the shoulder 21s can be increased in the present embodiment.
  • the organic layer 33 includes a first bottom surface 33x located on the upper surface 21x of the pixel electrode 21p, and a second bottom surface 33y located on the side surface 21y of the pixel electrode 21p and continuing to the first bottom surface 33x.
  • the outer angle ⁇ between the bottom surfaces 33x and 33y is an obtuse angle.
  • FIG. 26 is a cross-sectional view of the semiconductor device 60 including the transistor TR.
  • the film thickness T of the hole transport layer 31 is increased in the shoulder portion 21s. To do.
  • the hole transport layer 31 deposited thickly on the shoulder portion 21s can withstand a high current density, The reliability of the semiconductor device 60 can be improved.
  • the reliability of the semiconductor device is improved by a method different from the first to third embodiments.
  • FIG. 27 to 30 are enlarged cross-sectional views of the semiconductor device according to this embodiment in the middle of manufacture.
  • the same elements as those described in the first to third embodiments are denoted by the same reference numerals as those in these embodiments, and the description thereof is omitted below.
  • a silicon oxide film having a thickness of 500 nm to 1000 nm is formed on each of the pixel electrode 21p and the fourth insulating film 25 by plasma CVD using silane gas as a film forming gas.
  • the silicon oxide film is used as a fifth insulating film 37.
  • the fifth insulating film 37 is not limited to the silicon oxide film, and an insulating film having an etching rate faster than that of the pixel electrode 21p can be formed as the fifth insulating film 37.
  • Examples of such an insulating film include a silicon nitride film and a silicon oxynitride film in addition to a silicon oxide film.
  • the fifth insulating film 37 is etched back to remove the fifth insulating film 37 from the upper surface 21x of the pixel electrode 21p, and the fifth insulating film 37 is formed on the side surface 21y of the pixel electrode 21p.
  • the insulating film 37 is left as a sidewall 37a.
  • the etch back can be performed, for example, by anisotropically etching the fifth insulating film 37 by dry etching using a mixed gas of CF 4 gas, argon gas, and oxygen gas as an etching gas.
  • the basic structure of the semiconductor device 70 for an organic EL display is obtained through the steps so far.
  • the organic EL display section 40 is formed in the semiconductor device 70 as shown in FIG.
  • the hole transport layer 31 included in the organic EL portion 40 is deposited along the gently inclined surface 37b of the sidewall 37a, and therefore the film thickness T at the shoulder portion 21s of the pixel electrode 21p is set. It can be thick enough.
  • the organic layer 33 has a first bottom surface 33x on the pixel electrode 21p and a second bottom surface 33y located on the sidewall 37a and continuing to the first bottom surface 33x. These bottom surfaces 33x,
  • the outer angle ⁇ between 33y is an obtuse angle.
  • FIG. 31 is a cross-sectional view of the semiconductor device 70 including the transistor TR.
  • the film of the hole transport layer 31 on the shoulder portion 21s of the pixel electrode 21p is formed by forming the sidewall 37a beside the pixel electrode 21p. Increase the thickness T.
  • the hole transport layer 31 having a sufficiently thick film thickness T can withstand the current.
  • the film thickness T is thus thick, the current density of the current I flowing in the in-plane direction through the hole transport layer 31 due to the electric field E does not increase excessively, and the hole transport layer 31 is destroyed by the current I. Can be suppressed.

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Abstract

【課題】半導体装置とその製造方法において、半導体装置の信頼性を向上させること。 【解決手段】半導体基板１と、半導体基板１の上に形成された第１の絶縁膜１６と、第１の絶縁膜１６の上に間隔をおいて形成された複数の画素電極２１ｐと、隣り合う画素電極２１ｐの間の第１の絶縁膜１６の上に形成された第２の絶縁膜２５とを有し、第２の絶縁膜２５の上面２５ｘが画素電極２１ｐの上面２１ｘよりも高く、画素電極２１ｐの上面２１ｘの全面が露出した半導体装置による。

Description

半導体装置とその製造方法
　本発明は、半導体装置とその製造方法に関する。
　有機エレクトロルミネッセンス（OEL: Organic Electro Luminescence）による発光現象を利用した有機ＥＬディスプレイは、自発光や高速応答性などの特徴を有しており、携帯端末や大型テレビ等に適用されつつある。
　有機ＥＬディスプレイの有機層の構造にはいくつかのタイプがある。画素電極の上に有機層として順にホール輸送層、発光層、及び電子輸送層を形成し、最上層に透明電極を形成するのが有機ELディスプレイの基本的な構造である。これ以外にも発光層と電子輸送層とを一つの層とする構造もある。
　有機ELディスプレイは、画素電極を駆動するためのトランジスタ等と共に半導体装置の一部として設けられ、画素電極と透明電極の各々から発光層にホールと電子を注入することにより所定の画像を表示する。
　このような有機ELディスプレイを備えた半導体装置は信頼性の向上という観点において改善の余地がある。
特開２００８－６６２２０号公報
　半導体装置とその製造方法において、半導体装置の信頼性を向上させることを目的とする。
　以下の開示の一観点によれば、半導体基板と、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に間隔をおいて形成された複数の画素電極と、隣り合う前記画素電極の間の前記第１の絶縁膜の上に形成された第２の絶縁膜とを有し、前記第２の絶縁膜の上面が前記画素電極の上面よりも高く、前記画素電極の前記上面の全面が露出した半導体装置が提供される。
　また、その開示の他の観点によれば、半導体基板と、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に間隔をおいて形成され、上面及び側面を有する複数の画素電極と、隣り合う前記画素電極の間の前記第１の絶縁膜の上に形成された第２の絶縁膜と、前記画素電極上及び前記第１の絶縁膜上に形成された有機層とを有し、前記画素電極の前記上面は、複数の前記画素電極の間の前記第２の絶縁膜の上面より高く位置し、前記有機層は、前記画素電極の前記上面上に位置する第１の底面と、前記第１の底面と連続し、前記第１の底面となす外角が鈍角である第２の底面を有する半導体装置が提供される。
　そして、その開示の更に他の観点によれば、半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、複数の画素電極を間隔をおいて形成する工程と、前記画素電極の上と、隣り合う前記画素電極の間の前記第１の絶縁膜の上とに第２の絶縁膜を形成する工程と、隣り合う前記画素電極の間に前記第２の絶縁膜を残しながら、前記画素電極の上から前記第２の絶縁膜を除去する工程と、前記画素電極の上面の高さを前記第２の絶縁膜の上面の高さよりも低くする工程とを有する半導体装置の製造方法が提供される。
　更に、その開示の別の観点によれば、半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に導電膜を形成する工程と、前記導電膜をパターニングすることにより、上面と側面とを有する画素電極を間隔をおいて複数形成する工程と、前記画素電極の上と、隣り合う前記画素電極の間の前記第１の絶縁膜の上とに第２の絶縁膜を形成する工程と、隣り合う前記画素電極の間に前記第２の絶縁膜を残しながら、前記画素電極の上から前記第２の絶縁膜を除去する工程と、前記第２の絶縁膜を除去する工程の後に、前記画素電極上及び前記第２の絶縁膜上に有機層を形成する工程とを有し、前記画素電極の前記上面は、複数の前記画素電極の間の前記第２の絶縁膜の上面より高く位置し、前記有機層は、前記画素電極の前記上面上に位置する第１の底面と、前記第１の底面と連続し、前記第１の底面となす外角が鈍角である第２の底面を有する半導体装置の製造方法が提供される。
　以下の開示によれば、例えば第２の絶縁膜の上面を画素電極の上面よりも高くすることで画素電極の肩部に有機層を厚く形成ことができる。よって、肩部に集中する電界が原因で生じる高い電流密度の電流に有機層が耐えることが可能となり、半導体装置の信頼性を向上させることが可能となる。
図１は、調査に用いた半導体装置の製造途中の断面図（その１）である。 図２は、調査に用いた半導体装置の製造途中の断面図（その２）である。 図３は、調査に用いた半導体装置の製造途中の断面図（その３）である。 図４は、調査に用いた半導体装置の製造途中の断面図（その４）である。 図５は、調査に用いた半導体装置の製造途中の断面図（その５）である。 図６は、調査に用いた半導体装置の製造途中の断面図（その６）である。 図７は、調査に用いた半導体装置の製造途中の断面図（その７）である。 図８は、調査に用いた半導体装置の製造途中の断面図（その８）である。 図９は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。 図１０は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。 図１１は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その３）である。 図１２は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その４）である。 図１３は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その５）である。 図１４は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その６）である。 図１５は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その７）である。 図１６は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その６）である。 図１７は、トランジスタを含めた第１実施形態に係る半導体装置の断面図である。 図１８は、第２実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。 図１９は、第２実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。 図２０は、第２実施形態に係る半導体装置の製造途中の拡大断面図（その３）である。 図２１は、トランジスタを含めた第２実施形態に係る半導体装置の断面図である。 図２２は、第３実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。 図２３は、第３実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。 図２４は、第３実施形態に係る半導体装置の製造途中の拡大断面図（その３）である。 図２５は、第３実施形態に係る半導体装置の製造途中の拡大断面図（その４）である。 図２６は、トランジスタを含めた第３実施形態に係る半導体装置の断面図である。 図２７は、第４実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。 図２８は、第４実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。 図２９は、第４実施形態に係る半導体装置の製造途中の拡大断面図（その３）である。 図３０は、第４実施形態に係る半導体装置の製造途中の拡大断面図（その４）である。 図３１は、トランジスタを含めた第４実施形態に係る半導体装置の断面図である。
　本実施形態の説明に先立ち、本願発明者が行った調査について説明する。その調査においては、有機ELディスプレイを備えた半導体装置を製造するときにどのような不都合が生じるのかが調べられた。
　図１～図８は、その調査に用いた半導体装置の製造途中の断面図である。以下に、その半導体装置の製造方法について説明する。
　最初に、図１に示すように、シリコン基板等の半導体基板１にSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン膜等の素子分離絶縁膜２を形成する。なお、素子分離構造としてLOCOS (Local Oxidation of Silicon)を採用してもよい。
　そして、素子分離絶縁膜２で画定された半導体基板１の活性領域にゲート絶縁膜３となる熱酸化膜とポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてゲート電極４を形成する。
　次いで、ゲート電極４の横に絶縁性サイドウォール５を形成した後、ゲート電極４と絶縁性サイドウォール５とをマスクにするイオン注入で半導体基板１に不純物を導入し、ゲート電極４の横にソースドレイン領域６を形成する。
　なお、ソースドレイン領域６を低抵抗化するために、ソースドレイン領域６の表層にコバルトシリサイド層等の高融点金属シリサイド層を形成してもよい。
　続いて、第１の絶縁膜１０、第１の配線層１２、第２の絶縁膜１３、第２の配線層１５、及び第３の絶縁膜１６をこの順に形成する。これらのうち、第１の絶縁膜１０、第２の絶縁膜１３、及び第３の絶縁膜１６としてCVD (Chemical Vapor Deposition)法で酸化シリコン膜を形成する。
　また、第１の配線層１２及び第２の配線層１５としては、スパッタ法で窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に形成する。
　なお、第１の絶縁膜１０、第２の絶縁膜１３、及び第３の絶縁膜１６の各々にはホールが形成され、各ホールにタングステンを材料とする第１の導体プラグ１１、第２の導体プラグ１４、及び第３の導体プラグ１７が埋め込まれる。各導体プラグ１１、１４、１７は、これらの上下にある配線層同士を電気的に接続する役割を担う。
　次に、図２に示すように、第３の絶縁膜１６と第３の導体プラグ１７の各々の上にスパッタ法で第１の窒化チタン膜２１ａ、銅含有アルミニウム膜２１ｂ、及び第２の窒化チタン膜２１ｃを形成し、これらの積層膜を導電膜２１とする。
　これらの膜のうち、第１の窒化チタン膜２１ａは、第３の絶縁膜１６と銅含有アルミニウム膜２１ｂとの密着性を向上させる役割を担う。一方、第２の窒化チタン膜２１ｃは銅含有アルミニウム膜２１ｂの酸化を防止する役割を担う。
　続いて、図３に示すように、導電膜２１の上にフォトレジストを塗布し、それを露光、現像してレジスト膜２２を形成する。
　そして、レジスト膜２２をマスクにしながら導電膜２１をドライエッチングすることにより複数の画素電極２１ｐを間隔をおいて形成する。そのドライエッチングで使用するガスとしては、例えば塩素ガス（Cl2）と酸素ガス（O2）との混合ガスがある。
　この後に、レジスト膜２２は除去される。
　次に、図４に示すように、半導体基板１の上側全面に第４の絶縁膜２５として酸化シリコン膜を形成し、その第４の絶縁膜２５で各画素電極２１ｐの間の隙間を埋め込む。
　この例では、第４の絶縁膜２５としてTEOS (Tetraethyl orthosilicate)ガスを使用するCVD法で形成された厚さが７００nm～１０００nmの酸化シリコン膜を採用する。
　なお、シランガスを使用するHDP (High Density Plasma) CVD法で第４の絶縁膜２５を形成してもよい。また、最初にTEOSガスを用いて第４の絶縁膜２５の下側を形成し、その上にシラン（SiH4）ガスを使用するHDPCVD法で第４の絶縁膜２５の上側を形成してもよい。
　上記の画素電極２１ｐの上には後でホール輸送層等の有機層が形成されるが、画素電極２１ｐの上に第４の絶縁膜２５が形成された状態では画素電極２１ｐから有機層にホールを注入することができない。
　そこで、次の図５の工程では、画素電極２１ｐの上の不要な第４の絶縁膜２５を除去する準備として、CMP(Chemical Mechanical Polishing)法による研磨で第４の絶縁膜２５の厚さを薄くする。
　なお、CMP法で画素電極２１ｐの上の第４の絶縁膜２５を完全に除去してしまうと、研磨パッド（不図示）によって画素電極２１ｐの上面が傷ついてしまうので、この例では画素電極２１ｐの上面が現れる前に研磨を停止する。
　そして、図６に示すように、画素電極２１ｐの上に残存している第４の絶縁膜２５をエッチングして完全に除去し、画素電極２１ｐの上面２１ｘを露出させる。そのエッチングはドライエッチングにより行われ、この例ではそのドライエッチングのエッチングガスとしてCF4ガスとアルゴンガスと酸素ガスとの混合ガスを使用すると共に、そのエッチングガスに第４の絶縁膜２５の全面を曝す。
　本工程では画素電極２１ｐの上に第４の絶縁膜２５の残渣を残さないためにオーバーエッチングが行われる。上記のエッチングガスに対する第４の絶縁膜２５のエッチング速度は画素電極２１ｐのそれよりも速いので、このオーバーエッチングにより第４の絶縁膜２５の上面２５ｘが画素電極２１ｐの上面２１ｘよりも低下する。
　更に、図５の工程で第４の絶縁膜２５を予め研磨して平坦化してあるので、本工程のエッチングの後にも第４の絶縁膜２５の上面２５ｘの平坦性は良好となる。
　ここまでの工程により、有機ELディスプレイ用の半導体装置３０の基本構造が完成する。
　この後は、その半導体装置３０に有機ELディスプレイ部を形成する工程に移る。
　まず、図７に示すように、蒸着法によりホール輸送層３１と発光層３２とをこの順に形成することにより、二層構造の有機層３３を形成する。なお、発光層３２は電子輸送層としての機能も兼ねる。
　また、各層の材料は特に限定されないが、この例ではホール輸送層３１の材料としてα-NPD（ジフェニルナフチルジアミン）を用い、発光層３２の材料としてAlq3（トリス（8-キノリノラト）アルミニウム）を用いる。更に、各層の膜厚も特に限定されず、ホール輸送層３１は約５０nmの厚さに形成し、発光層３２は約５０nmの厚さに形成し得る。
　ここで、この例では図６のオーバーエッチングが原因で前述のように画素電極２１ｐと第４の絶縁膜２５の各々の上面２１ｘ、２５ｘの高さが相違しているため、ホール輸送層３１は段差のある下地の上に形成されることになる。
　その段差が原因でホール輸送層３１の膜厚Tは基板面内で均一とはならない。特に、この構造では画素電極２１ｐの肩部２１ｓが第４の絶縁膜２５の上に突出しているので、肩部２１ｓにホール輸送層３１が堆積し難くなり、肩部２１ｓにおけるホール輸送層３１の膜厚Tが他の部分よりも薄くなる。
　更に、ホール輸送層３１の成膜方法として段差被覆性が悪い蒸着法を採用することによりこのような膜厚Tの減少が助長される。
　次に、図８に示すように、有機層３３の上に透明電極膜３４としてITO（Indium Tin Oxide）膜を蒸着法で形成し、更にその上に透明ガラス基板３５を貼付する。
　以上により、有機層３３、透明電極膜３４、及び透明ガラス基板３５を備えた有機ELディスプレイ部４０が半導体装置３０に形成されたことになる。
　実使用下においては、有機ELディスプレイ部４０の透明電極膜３４を陰極にし、画素電極２１ｐを陽極にして、透明電極膜３４と画素電極２１ｐとの間に所定の電圧を印加する。これにより、画素電極２１ｐと透明電極膜３４からそれぞれホールと電子が注入され、それらが発光層３２において結合することにより光Lが生成される。
　その光Lの一部は上方に進行して透明ガラス基板３５を透過し、光Lの残りは画素電極２１ｐで反射した後に透明ガラス基板３５を透過する。
　特に、画素電極２１ｐの最上層にアルミニウムよりも酸化され難い窒化チタンを含む第２の窒化チタン膜２１ｃを形成したため、画素電極２１ｐの表面が酸化されてその反射率が低下するのを防止でき、画素電極２１ｐで光Lを効率的に反射できる。
　ここで、この例では前述のように画素電極２１ｐの肩部２１ｓにおけるホール輸送層３１の膜厚Tが他の部分よりも薄くなる。
　図８の点線円内に示すように、画素電極２１ｐのエッジに位置する肩部２１ｓは電界Eがもともと集中し易い部分であり、その電界Eに沿って多くの電流が流れて電流密度が高くなり易い。このような部分で前述のようにホール輸送層３１が薄くなると、高い電流密度が原因でホール輸送層３１が破壊され、画素電極２１ｐから発光層３２にホールが直接注入されるおそれがある。これにより、その画素電極２１ｐの近傍で発光不良が生じ、半導体装置３０の信頼性が低下してしまう。
　これを解決するためにホール輸送層３１を全体的に厚く形成し、肩部２１ｓでのホール輸送層３１の膜厚Tを厚くすることも考えられる。しかし、ホール輸送層３１を厚くすると、画素電極２１ｐと透明電極膜３４との間隔が広くなってこれらの間の電界が弱まるため、その電界に沿って流れる電流も弱くなり、有機ELディスプレイ部４０の輝度が低下してしまう。
　以下に、各実施形態について説明する。
　（第１実施形態）
　本実施形態では、信頼性が向上された有機ELディスプレイ用の半導体装置について説明する。
　図９～図１６は、本実施形態に係る半導体装置の製造途中の拡大断面図であって、前述の第３の絶縁膜１６付近の拡大断面図に相当する。
　なお、図９～図１６において図１～図８で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。
　この半導体装置を製造するには、上記の図１～図２の工程を行うことにより、図９に示すように、第３の絶縁膜１６と第３の導体プラグ１７の各々の上にスパッタ法で導電膜２１を形成する。
　その導電膜２１として、下から順に、第１の窒化チタン膜２１ａ、銅含有アルミニウム膜２１ｂ、及び第２の窒化チタン膜２１ｃを形成する。
　なお、第１の窒化チタン膜２１ａや第２の窒化チタン膜２１ｃの密着性を高めるためにこれらの膜を成膜する前にスパッタ法でチタン膜を形成してもよい。
　導電膜２１の膜厚は特に限定されないが、本実施形態では第１の窒化チタン膜２１ａを５０nm～１００nmの厚さに形成し、銅含有アルミニウム膜２１ｂを１００nm～２００nm程度の厚さに形成する。
　また、第２の窒化チタン膜２１ｃは、銅含有アルミニウム膜２１ｂと同じ程度の１００nm～２００nm程度の厚さに形成する。
　次に、図１０に示すように、導電膜２１の上にフォトレジストを塗布し、それを露光、現像してレジスト膜２２を形成する。
　そして、レジスト膜２２をマスクにしながら導電膜２１をドライエッチングすることにより複数の画素電極２１ｐを間隔をおいて形成する。そのドライエッチングで使用するガスとしては、例えば塩素ガスと酸素ガスとの混合ガスがある。
　この後に、レジスト膜２２は除去される。
　続いて、図１１に示すように、画素電極２１ｐの上と、隣り合う画素電極２１ｐの間の第３の絶縁膜１６の上とに、第４の絶縁膜２５として酸化シリコン膜を形成する。
　本実施形態では第４の絶縁膜２５としてTEOSガスを使用するCVD法で形成された厚さが７００nm～１０００nmの酸化シリコン膜を採用する。
　なお、シランガスを使用するHDPCVD法で第４の絶縁膜２５を形成してもよい。また、最初にTEOSガスを用いて第４の絶縁膜２５の下側を形成し、その上にシランガスを使用するHDPCVD法で第４の絶縁膜２５の上側を形成してもよい。
　第４の絶縁膜２５は隣り合う画素電極２１ｐの間の隙間を埋めるために形成されるものであり、画素電極２１ｐの上の第４の絶縁膜２５は不要である。
　そこで、次の図１２の工程では、画素電極２１ｐの上の不要な第４の絶縁膜２５を除去する準備として、CMP法による研磨で第４の絶縁膜２５の厚さを薄くする。
　なお、CMP法で使用する研磨パッド（不図示）によって画素電極２１ｐの上面２１ｘが傷つくのを防止するために、本工程では画素電極２１ｐの上面２１ｘが現れる前に研磨を停止して、上面２１ｘの上に第４の絶縁膜２５を残す。
　続いて、図１３に示すように、隣り合う画素電極２１ｐの間に第４の絶縁膜２５を残しながら、画素電極２１ｐの上から第４の絶縁膜２５を除去することにより、画素電極２１ｐの上面２１ｘの全面を露出させる。
　このエッチングは、エッチングガスとしてCF4ガスとアルゴンガスと酸素ガスとの混合ガスを使用するドライエッチングにより行われ、そのエッチングガスに第４の絶縁膜２５の全面が曝される。
　本工程では画素電極２１ｐの上に第４の絶縁膜２５の残渣を残さないためにオーバーエッチングが行われるが、上記のエッチングガスに対する第４の絶縁膜２５のエッチング速度は画素電極２１ｐのそれよりも速い。よって、図６で説明したのと同様に、本実施形態でもこのオーバーエッチングにより第４の絶縁膜２５の上面２５ｘが画素電極２１ｐの上面２１ｘよりも低下する。
　なお、図１２の工程で第４の絶縁膜２５を予め研磨して平坦化してあるので、本工程のエッチングの後にも第４の絶縁膜２５の上面２５ｘの平坦性は良好となる。
　その後、図１４に示すように、画素電極２１ｐと第４の絶縁膜２５の各々の上面２１ｘ、２５ｘをエッチングガスに曝すことにより、画素電極２１ｐの上面２１ｘの高さを第４の絶縁膜２５の上面２５ｘの高さよりも低くする。
　上記のエッチングガスとしては、画素電極２１ｐのエッチング速度が第４の絶縁膜２５のそれよりも速くなるガスが使用される。そのようなガスとしては、例えば、塩素（Cl2）ガスと三塩化ホウ素（BCl3）ガスとを混合してなる塩素系ガスと酸素（O2）との混合ガスがある。
　また、このエッチングで画素電極２１ｐの最上層の第２の窒化チタン膜２１ｃを完全に除去してしまうと、酸化され易い銅含有アルミニウム膜２１ｂの表面が酸化して当該表面の反射率が低下してしまう。
　そこで、この例では、第２の窒化チタン膜２１ｃの途中の深さでエッチングを停止することにより銅含有アルミニウム膜２１ｂの上に第２の窒化チタン膜２１ｃを残し、画素電極２１ｐの反射率が低下するのを防止する。
　本実施形態では前述のように第２の窒化チタン膜２１ｃを銅含有アルミニウム膜２１ｂと同じ程度に厚く形成したため、エッチング時間をコントロールすることにより第２の窒化チタン膜２１ｃの途中の深さでエッチングを停止するのは容易である。
　ここまでの工程により、有機ELディスプレイ用の半導体装置５０の基本構造が完成する。
　この後は、その半導体装置５０に有機ELディスプレイ部を形成する工程に移る。
　まず、図１５に示すように、図７で説明したのと同じ工程を行うことにより、画素電極２１ｐと第４の絶縁膜２５の各々の上に二層構造の有機層３３を形成する。前述のように、有機層３３は、α-NPDを材料とするホール輸送層３１と、Alq3を材料とする発光層３２とをこの順に積層してなり、このうちの発光層３２は電子輸送層としての機能も兼ねる。
　更に、有機層３３の膜厚も特に限定されず、ホール輸送層３１は約５０nmの厚さに形成し、発光層３２は約５０nmの厚さに形成し得る。
　ここで、本実施形態では第４の絶縁膜２５の上面２５ｘが画素電極２１ｐの上面２１ｘよりも高い位置にある。そのため、画素電極２１ｐの肩部２１ｓにおいてホール輸送層３１が厚く堆積し、肩部２１ｓでのホール輸送層３１の膜厚Tを厚くすることができる。
　次に、図１６に示すように、有機層３３の上に透明電極膜３４としてITO膜を蒸着法で形成し、更にその上に透明ガラス基板３５を貼付する。なお、透明電極膜３４はITO膜に限定されず、IZO(Indium Zinc Oxide)膜を透明電極膜３４として形成してもよい。
　以上により、有機層３３、透明電極膜３４、及び透明ガラス基板３５を備えた有機ELディスプレイ部４０が半導体装置５０に形成されたことになる。
　図１７は、トランジスタTRを含めた半導体装置５０の断面図である。
　実使用下においては、透明電極膜３４を陰極として使用しつつ、トランジスタTRをスイッチとして用いることにより画素電極２１ｐに所定の電圧を印加することで有機ELディスプレイ部４０に所定の画像を表示する。
　以上説明した本実施形態によれば、図１６の円内に示したように、第４の絶縁膜２５の上面２５ｘを画素電極２１ｐの上面２１ｘよりも高くすることにより、画素電極２１ｐの肩部２１ｓにおいてホール輸送層３１の膜厚Tを厚くする。
　よって、実使用下に印加する電圧が原因で画素電極２１ｐの肩部２１ｓに電界Eが集中し、電界Eによって肩部２１ｓを流れる電流の電流密度が上昇しても、肩部２１ｓに厚く堆積したホール輸送層３１が高い電流密度に耐えることができる。
　その結果、画素電極２１ｐから発光層３２にホールが直接注入されるのが防止されるため、画素電極２１ｐの近傍で発光不良が生じなくなり、ひいては半導体装置５０の信頼性が向上する。
　しかも、図１３のエッチングにより画素電極２１ｐの上面２１ｘの全面を露出させたため、発光層３２で生成された光L（図１７参照）が上面２１ｘの全面で反射するようになり、有機ELディスプレイ部４０の輝度を向上させることもできる。
　（第２実施形態）
　本実施形態では第１実施形態に工程を追加することで半導体装置の信頼性を更に向上させる。
　図１８～図２０は、本実施形態に係る半導体装置の製造途中の拡大断面図である。なお、図１８～図２０において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　本実施形態に係る半導体装置を製造するには、第１実施形態の図９～図１４の工程を行うことにより、図１８のように画素電極２１ｐの上面２１ｘが第４の絶縁膜２５の上面２５ｘよりも低い構造の半導体装置５０を得る。
　次に、図１９に示すように、画素電極２１ｐと第４の絶縁膜２５の各々をエッチング雰囲気に曝すことにより第４の絶縁膜２５の角を削る。
　第４の絶縁膜２５は、画素電極２１ｐの上面２１ｘよりも高い位置に側面２５ｙを有しており、本工程のエッチングによりその側面２５ｙが傾斜して、第４の絶縁膜２５の上面２５ｘと側面２５ｙとの間の内角の角度αが鈍角になる。
　そのドライエッチングで使用するエッチングガスは、第４の絶縁膜２５をエッチングする作用を有するものであれば特に限定されない。但し、画素電極２１ｐを不要にエッチングするのを防止するために、画素電極２１ｐのエッチング速度が第４の絶縁膜２５のそれよりも遅くなるエッチングガスを使用するのが好ましい。そのようなエッチングガスとしては、例えばCF4ガスとアルゴンガスと酸素ガスとの混合ガスある。
　この後は、第１実施形態で説明した図１５～図１６の工程を行うことにより、図２０に示すように半導体装置５０に有機ELディスプレイ部４０を形成する。
　その有機EL部４０にはホール輸送層３１が形成されるが、上記のように第４の絶縁膜２５の側面２５ｙを傾斜させたことで、図２０の円内に示すように、当該側面２５ｙとホール輸送層３１の上面との間隔Sを広めることができる。
　図２１は、トランジスタTRを含めたこの半導体装置５０の断面図である。
　以上説明した本実施形態によれば、図２０に示したように、第４の絶縁膜２５の側面２５ｙとホール輸送層３１との間隔Sが広げられる。画素電極２１ｐの肩部２１ｓに集中する電界Eのなかには側面２５ｙに沿う方向を向いたものがあり、その電界Eが原因でホール輸送層３１の面内に側面２５ｙに沿う方向に電流Iが流れることがある。そのような電流Iが発生しても、本実施形態では間隔Sを広げたことで側面２５ｙの横のホール輸送層３１内において電流密度が過度に上昇せず、その電流でホール輸送層３１が破壊されるのを抑制できる。
　（第３実施形態）
　本実施形態では、第１実施形態や第２実施形態とは異なる方法で半導体装置の信頼性を向上させる。
　図２２～図２５は、本実施形態に係る半導体装置の製造途中の拡大断面図である。なお、図２２～図２５において、第１実施形態や第２実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　本実施形態に係る半導体装置を製造するには、図２２に示すように、第１実施形態の図９と同様にして第３の絶縁膜１６と第３の導体プラグ１７の各々の上にスパッタ法で導電膜２１を形成する。
　但し、第１実施形態では第２の窒化チタン膜２１ｃを銅含有アルミニウム膜２１ｂと同じ程度に厚く形成したが、本実施形態では第１実施形態よりも第２の窒化チタン膜２１ｃを薄く形成してもよい。この例では、第２の窒化チタン膜２１ｃを第１の窒化チタン膜２１ａと同程度の５０nm～１００nm程度の膜厚に形成する。また、銅含有アルミニウム膜２１ｂの膜厚は１００nm～２００nm程度とする。
　次いで、図２３に示すように、導電膜２１の上にフォトレジストを塗布し、それを露光、現像してレジスト膜２２を形成する。
　そして、レジスト膜２２をマスクにしながら導電膜２１をドライエッチングすることにより、側面２１ｙが傾斜した複数の画素電極２１ｐを間隔をおいて形成する。そのドライエッチングでは、例えば、塩素（Cl2）ガス、三塩化ホウ素（BCl3）ガス、及び酸素（O2）ガスの混合ガスをエッチングガスとして使用し得る。
　側面２１ｙを傾斜させるエッチング条件は特に限定されない。但し、エッチング時に導電膜２１から発生するアルミニウムの酸化生成物が側面２１ｙの下部に多く付着するエッチング条件を採用することで、側面２１ｙの下部をその酸化生成物で保護しつつ、側面２１ｙの上部をエッチングするのが好ましい。そのようなエッチング条件としては、例えば、上記の酸素ガスの流量を、塩素ガスと三塩化ホウ素ガスとの混合ガスである塩素系ガスの流量よりも多くする条件が挙げられる。
　また、上記の塩素ガスと三塩化ホウ素ガスの流量比を調節して側面２１ｙを傾斜させてもよい。更に、レジスト膜２２の側面を予め傾斜させておくことにより側面２１ｙを傾斜させてもよい。
　このように側面２１ｙを傾斜させることにより、図２３の円内に示すように、画素電極２１ｐの上面２１ｘと側面２１ｙの間の角度として定義される肩部２１ｓの角度βが鈍角になる。
　この後に、レジスト膜２２は除去される。
　次に、図２４に示すように、第１実施形態の図１１～図１３と同じ工程を行うことにより、第４の絶縁膜２５の上面２５ｘが画素電極２１ｐの上面２１ｘよりも低い構造の半導体装置６０を得る。
　この後は、第１実施形態で説明した図１５～図１６の工程を行うことにより、図２５に示すように半導体装置６０に有機ELディスプレイ部４０を形成する。
　その有機EL部４０にはホール輸送層３１が形成されるが、上記のように画素電極２１ｐの肩部２１ｓの角度βを鈍角にしたので、肩部２１ｓの周囲にホール輸送層３１が厚く堆積する。その結果、角度βが９０°以下の場合と比較して、本実施形態では肩部２１ｓでのホール輸送層３１の膜厚Tを厚くすることができる。
　なお、有機層３３は、画素電極２１ｐの上面２１ｘ上に位置する第１の底面３３ｘと、画素電極２１ｐの側面２１ｙ上に位置して第１の底面３３ｘと連続する第２の底面３３ｙとを有するが、各底面３３ｘ、３３ｙの間の外角γは鈍角となる。
　図２６は、トランジスタTRを含めたこの半導体装置６０の断面図である。
　以上説明した本実施形態によれば、図２５に示したように、画素電極２１ｐの肩部２１ｓの角度βを鈍角にすることにより、当該肩部２１ｓにおいてホール輸送層３１の膜厚Tを厚くする。
　よって、肩部２１ｓに集中する電界Eが原因で肩部２１ｓを出入りする電流の電流密度が上昇しても、肩部２１ｓに厚く堆積したホール輸送層３１が高い電流密度に耐えることができ、半導体装置６０の信頼性を向上させることができる。
　更に、電界Eが原因でホール輸送層３１をその面内方向に流れる電流Iが生じても、肩部２１ｓにおけるホール輸送層３１の膜厚Tが厚いため電流Iの電流密度が過度に上昇せず、その電流Iでホール輸送層３１が破壊されるのを抑制できる。
　（第４実施形態）
　本実施形態では、第１～第３実施形態とは異なる方法で半導体装置の信頼性を向上させる。
　図２７～図３０は、本実施形態に係る半導体装置の製造途中の拡大断面図である。なお、図２７～図３０において、第１～第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　まず、前述の図１～図６の工程を行うことにより、図２７に示すように、第４の絶縁膜２５の上面２５ｘが画素電極２１ｐの上面２１ｘよりも低下した構造を作製する。
　次に、図２８に示すように、画素電極２１ｐと第４の絶縁膜２５の各々の上に、シランガスを成膜ガスとするプラズマCVD法により酸化シリコン膜を５００nm～１０００nmの厚さに形成し、その酸化シリコン膜を第５の絶縁膜３７とする。
　第５の絶縁膜３７は酸化シリコン膜に限定されず、画素電極２１ｐよりもエッチング速度が速い絶縁膜を第５の絶縁膜３７として形成し得る。そのような絶縁膜としては、酸化シリコン膜の他に窒化シリコン膜や酸窒化シリコン膜がある。
　次いで、図２９に示すように、第５の絶縁膜３７をエッチバックすることにより、画素電極２１ｐの上面２１ｘから第５の絶縁膜３７を除去すると共に、画素電極２１ｐの側面２１ｙに第５の絶縁膜３７をサイドウォール３７ａとして残す。
　そのエッチバックは、例えばCF4ガスとアルゴンガスと酸素ガスとの混合ガスをエッチングガスとして使用するドライエッチングにより第５の絶縁膜３７を異方的にエッチングすることで行い得る。
　ここまでの工程により、有機ELディスプレイ用の半導体装置７０の基本構造が得られる。
　この後は、第１実施形態で説明した図１５～図１６の工程を行うことにより、図３０に示すように、半導体装置７０に有機ELディスプレイ部４０を形成する。
　図３０の円内に示すように、有機EL部４０が備えるホール輸送層３１は、サイドウォール３７ａの緩やかな傾斜面３７ｂに沿って堆積するため、画素電極２１ｐの肩部２１ｓにおける膜厚Tを十分に厚くすることができる。
　なお、有機層３３は、画素電極２１ｐ上の第１の底面３３ｘと、サイドウォール３７ａ上に位置して第１の底面３３ｘに連続した第２の底面３３ｙとを有するが、これらの底面３３ｘ、３３ｙの間の外角γは鈍角となる。
　図３１は、トランジスタTRを含めたこの半導体装置７０の断面図である。
　以上説明した本実施形態によれば、図３０の円内に示したように、画素電極２１ｐの横にサイドウォール３７ａを形成することにより、画素電極２１ｐの肩部２１ｓにおけるホール輸送層３１の膜厚Tを厚くする。
　よって、肩部２１ｓに集中する電界Eによって電流密度が上昇しても、十分に厚い膜厚Tを有するホール輸送層３１がその電流に耐えることができる。
　また、このように膜厚Tが厚いため、電界Eが原因でホール輸送層３１をその面内方向に流れる電流Iの電流密度が過度に上昇せず、その電流Iでホール輸送層３１が破壊されるのを抑制できる。

                                                                                

Claims (20)

  1. 　半導体基板と、
    　前記半導体基板の上に形成された第１の絶縁膜と、
    　前記第１の絶縁膜の上に間隔をおいて形成された複数の画素電極と、
    　隣り合う前記画素電極の間の前記第１の絶縁膜の上に形成された第２の絶縁膜とを有し、
    　前記第２の絶縁膜の上面が前記画素電極の上面よりも高く、前記画素電極の前記上面の全面が露出したことを特徴とする半導体装置。
  2. 　前記第２の絶縁膜は、前記画素電極の前記上面よりも高い位置に側面を有しており、
    　前記第２の絶縁膜の前記上面と前記側面との間の内角の角度が鈍角であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記画素電極と前記第２の絶縁膜の上に形成され、発光層を含む有機層と、
    　前記有機層の上に形成された透明電極膜と、
    　前記透明電極膜の上に設けられた透明基板とを更に有することを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
  4. 　半導体基板と、
    　前記半導体基板の上に形成された第１の絶縁膜と、
    　前記第１の絶縁膜の上に間隔をおいて形成され、上面及び側面を有する複数の画素電極と、
    　隣り合う前記画素電極の間の前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    　前記画素電極上及び前記第１の絶縁膜上に形成された有機層とを有し、
    　前記画素電極の前記上面は、複数の前記画素電極の間の前記第２の絶縁膜の上面より高く位置し、
    　前記有機層は、前記画素電極の前記上面上に位置する第１の底面と、前記第１の底面と連続し、前記第１の底面となす外角が鈍角である第２の底面を有することを特徴とする半導体装置。
  5. 前記画素電極の側面と前記上面との間の内角の角度が鈍角であり、前記有機層の前記第２の底面は、前記画素電極の前記側面上に位置することを特徴とする請求項４に記載の半導体装置。
  6. 　前記第２の絶縁膜の上と前記画素電極の前記側面とに形成されたサイドウォールと、を有し、
    　前記第２の底面は、前記サイドウォール上に位置することを特徴とする請求項４に記載の半導体装置。
  7. 　半導体基板の上に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜の上に、複数の画素電極を間隔をおいて形成する工程と、
    　前記画素電極の上と、隣り合う前記画素電極の間の前記第１の絶縁膜の上とに第２の絶縁膜を形成する工程と、
    　隣り合う前記画素電極の間に前記第２の絶縁膜を残しながら、前記画素電極の上から前記第２の絶縁膜を除去する工程と、
    　前記画素電極の上面の高さを前記第２の絶縁膜の上面の高さよりも低くする工程と、
    　を有する半導体装置の製造方法。
  8. 　前記画素電極の前記上面の高さを前記第２の絶縁膜の前記上面の高さよりも低くする工程は、前記画素電極の前記上面をエッチングすることにより行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　前記画素電極を形成する工程は、
    　前記第１の絶縁膜の上にアルミニウム膜を形成する工程と、
    　前記アルミニウム膜の上に窒化チタン膜を形成する工程と、
    　前記窒化チタン膜と前記アルミニウム膜とをパターニングして前記画素電極にする工程とを有し、
    　前記画素電極の前記上面をエッチングするときに、該エッチングを前記窒化チタン膜の途中の深さで停止させることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 　前記画素電極の上面の高さを前記第２の絶縁膜の上面の高さよりも低くする工程の後に、前記第２の絶縁膜の前記上面と側面との間の内角の角度を鈍角にする工程を更に有することを特徴とする請求項７乃至請求項９のいずれか１項に記載の半導体装置の製造方法。
  11. 　前記第２の絶縁膜の前記上面と前記側面との間の内角の角度を鈍角にする工程は、エッチングにより前記第２の絶縁膜の角を削ることにより行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記画素電極上及び前記第２の絶縁膜上に、有機層を形成する工程を有することを特徴とする請求項７乃至請求項１１のいずれか１項に記載の半導体装置の製造方法。
  13. 　半導体基板の上に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜の上に導電膜を形成する工程と、
    　前記導電膜をパターニングすることにより、上面と側面とを有する画素電極を間隔をおいて複数形成する工程と、
    　前記画素電極の上と、隣り合う前記画素電極の間の前記第１の絶縁膜の上とに第２の絶縁膜を形成する工程と、
    　隣り合う前記画素電極の間に前記第２の絶縁膜を残しながら、前記画素電極の上から前記第２の絶縁膜を除去する工程と、
    　前記第２の絶縁膜を除去する工程の後に、前記画素電極上及び前記第２の絶縁膜上に有機層を形成する工程とを有し、
    　前記画素電極の前記上面は、複数の前記画素電極の間の前記第２の絶縁膜の上面より高く位置し、
    　前記有機層は、前記画素電極の前記上面上に位置する第１の底面と、前記第１の底面と連続し、前記第１の底面となす外角が鈍角である第２の底面を有する半導体装置の製造方法。
  14. 　前記導電膜をパターニングする工程は、前記上面と前記側面との間の内角の角度が鈍角の前記画素電極を間隔をおいて複数形成する工程を有し、
    　前記第２の底面は前記側面上に位置することを特徴する請求項１３に記載の半導体装置の製造方法。
  15. 　前記画素電極を形成する工程は、
    　前記導電膜の上にレジスト膜を形成する工程と、
    　前記レジスト膜をマスクにしながら、酸素ガスの流量が塩素系ガスの流量よりも多いエッチングガスを使用するドライエッチングにより前記導電膜をエッチングして、前記画素電極を形成する工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記第２の絶縁膜を除去する工程の後であって前記有機層を形成する工程の前に、前記画素電極の上と前記第２の絶縁膜の上とに第３の絶縁膜を形成する工程と、
    　前記第３の絶縁膜をエッチバックすることにより、前記画素電極の前記側面にサイドウォールを形成する工程と、
    　を有し、
    　前記第２の底面は、前記サイドウォールの上面上に位置することを特徴とする請求項１３に記載の半導体装置の製造方法。
  17. 　前記画素電極の上から前記第２の絶縁膜を除去する工程は、前記第２の絶縁膜をエッチングすることにより、前記画素電極の前記上面を露出させることにより行われることを特徴とする請求項７乃至請求項１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　前記第２の絶縁膜をエッチングするときにオーバーエッチングを行うことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　前記第２の絶縁膜をエッチングする前に、前記画素電極の前記上面に前記第２の絶縁膜が残る程度に該第２の絶縁膜を研磨することを特徴とする請求項１７又は請求項１８に記載の半導体装置の製造方法。
  20. 　前記有機層の上に透明電極膜を形成する工程と、
    　前記透明電極膜の上に透明基板を設ける工程とを更に有することを特徴とする請求項７乃至請求項１９のいずれか１項に記載の半導体装置の製造方法。
                                                                                    
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