WO2014125890A1 - 基板、半導体装置、撮像装置および基板の製造方法 - Google Patents

基板、半導体装置、撮像装置および基板の製造方法 Download PDF

Info

Publication number
WO2014125890A1
WO2014125890A1 PCT/JP2014/051389 JP2014051389W WO2014125890A1 WO 2014125890 A1 WO2014125890 A1 WO 2014125890A1 JP 2014051389 W JP2014051389 W JP 2014051389W WO 2014125890 A1 WO2014125890 A1 WO 2014125890A1
Authority
WO
WIPO (PCT)
Prior art keywords
bump
substrate
crystal grain
substrate according
grain size
Prior art date
Application number
PCT/JP2014/051389
Other languages
English (en)
French (fr)
Inventor
千裕 右田
菊地　広
良章 竹本
Original Assignee
オリンパス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オリンパス株式会社 filed Critical オリンパス株式会社
Publication of WO2014125890A1 publication Critical patent/WO2014125890A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a substrate, and more particularly, to a substrate in which a large number of electrode portions protrude from the substrate, a semiconductor device using the same, an imaging device, and a method for manufacturing the substrate.
  • Silicon wafer direct bonding that joins wafers (substrates) on which a large number of minute bumps that function as electrodes are formed, which demands smaller and higher performance semiconductor devices in order to increase the functionality and size of the system.
  • This silicon wafer direct bonding is used in a MEMS (Micro Electro Mechanical Systems) device or the like.
  • Patent Document 1 discloses a method of providing minute irregularities on the upper surface of the bump using a pressing device. It is said that the formed minute unevenness becomes a crushing margin that absorbs the dimensional variation in the height direction of the bump, and the load necessary for bonding can be reduced.
  • Patent Document 1 has a problem in that the crystal structure of the bump is plastically deformed by pressing, and it becomes difficult to bond the wafers together.
  • the present invention has been made in view of such problems, and a main object thereof is a substrate that can be satisfactorily bonded without planarizing an electrode portion, and a semiconductor device and an imaging device including the substrate. And it is providing the manufacturing method of a board
  • the substrate of the first aspect of the present invention is a substrate comprising a base material having a predetermined thickness and an electrode part formed on one surface in the thickness direction of the base material, wherein the electrode part is
  • the first bump is formed so as to protrude from one surface of the base material, and has a conductive first crystal grain, and is laminated on the first bump.
  • a second bump having crystal grains, and the crystal grain size of the first crystal grains is larger than the crystal grain size of the second crystal grains.
  • the first crystal grains are formed by heat treatment, so that the crystal grain size of the first crystal grains is increased. Also good.
  • the heat treatment may be annealed.
  • the base material may be formed of any one of silicon, compound semiconductor, resin, ceramics, and glass.
  • the substrate of the first aspect may include a wiring provided on the base material and connected to the electrode portion.
  • the first bump and the second bump are any one of gold, copper, nickel, tin, aluminum, lead, and indium. One may be formed.
  • the first bump and the second bump are any one of gold, copper, nickel, tin, aluminum, lead, and indium.
  • An alloy having one as a main component may be used.
  • the first bump and the second bump may be formed of the same material.
  • the second bump may be formed by plating the first bump.
  • the first bump and the second bump are formed by different methods of an electroplating method and an electroless plating method. May be.
  • the first bump and the second bump are the same as each other among an electroplating method and an electroless plating method. It may be formed.
  • the first bump in the substrate of the second aspect, may be formed by vacuum deposition or printing before the heat treatment.
  • a semiconductor device is a semiconductor device in which a plurality of substrates are stacked and the plurality of substrates are electrically connected to each other, at least one of the plurality of substrates being the above
  • the substrate of the first aspect may be used.
  • the imaging device according to the fourteenth aspect of the present invention may include the substrate according to the first aspect.
  • a substrate manufacturing method is a substrate manufacturing method for manufacturing a substrate in which an electrode portion is formed on one surface in the thickness direction of a base material having a predetermined thickness.
  • a first bump having conductive first crystal grains is formed so as to protrude from one surface of the substrate, and a second bump having conductive second crystal grains is formed on the first bump.
  • the crystal grains of the first crystal grains are larger than the crystal grains of the second crystal grains.
  • the substrate, semiconductor device, imaging device, and substrate manufacturing method of each aspect described above it is possible to bond the substrates satisfactorily without planarizing the bumps.
  • the substrate 10 of the present embodiment is formed on a base material 15 formed in a sheet shape having a predetermined thickness and one surface 15 a in the thickness direction D of the base material 15.
  • the plurality of electrode portions 20 are provided.
  • the substrate 15 can be formed of a semiconductor such as silicon or a compound semiconductor, or an insulator such as resin, ceramics, or glass.
  • the compound semiconductor means a semiconductor formed by bonding two or more atoms such as gallium arsenide (GaAs) by ionic bonds.
  • the base material 15 is formed of a silicon wafer.
  • Each electrode part 20 is formed in a substantially cylindrical shape.
  • the electrode portion 20 includes a first bump 21 formed so as to protrude from one surface 15 a of the base material 15, and a second bump 22 formed by being stacked on the first bump 21.
  • the first bump 21 is formed by annealing (heat treatment) the bump 25 (first bump 21 before heat treatment) formed by an electroplating method.
  • the first bump 21 has a plurality of first crystal grains 21a and is formed of any one of conductive gold, copper, nickel, tin, aluminum, lead, and indium. In the present embodiment, the first bump 21 is made of gold.
  • an electrode pad 24 formed of a conductive metal is provided between the one surface 15 a of the base material 15 and the first bump 21.
  • the electrode pad 24 is electrically connected to the first bump 21.
  • the electrode pad 24 also functions as a seed layer when the first bump 21 is formed by an electroplating method.
  • the second bump 22 is formed by an electroplating method.
  • the second bump 22 has a plurality of second crystal grains 22a, and is any one of conductive gold, copper, nickel, tin, aluminum, lead, and indium, or gold, copper, It is made of an alloy mainly containing any one of nickel, tin, aluminum, lead, and indium.
  • the main component mentioned here means containing 50% or more of an element (metal) by weight.
  • the second bump 22 is made of gold. That is, the first bump 21 and the second bump 22 are formed of the same material. The second bump 22 contacts the first bump 21, and the first bump 21 and the second bump 22 are metal-bonded.
  • the crystal grain size of the first crystal grain 21a is larger than the crystal grain size of the second crystal grain 22a.
  • the first crystal grain 21a is coarser than the second crystal grain 22a.
  • the crystal grain size of the first crystal grain 21a is preferably about 2 to 3 times larger than the crystal grain size of the second crystal grain 22a.
  • the crystal grain sizes of the crystal grains 21a and 22a can be measured by a known line segment method or the like.
  • the second bump 22 is harder (higher hardness) than the first bump 21 because the crystal grain size of the second crystal grain 22a is smaller than the crystal grain size of the first crystal grain 21a.
  • a resist layer 101 is formed on one surface 15a of the base material 15 on which the electrode pads 24 are formed.
  • a plurality of openings 102 are formed in the resist layer 101 according to the pattern for forming the electrode portion 20, that is, the position of the electrode pad 24.
  • each bump 25 has a plurality of crystal grains 25a.
  • the bumps 25 are formed so as to protrude from one surface 15a of the substrate 15.
  • the upper surfaces of the plurality of formed bumps 25 have a dimensional variation in a predetermined height direction (a variation in the distance from the upper surface of the bump 25 to the one surface 15a).
  • the base material 15 is annealed, for example, by placing it in a furnace at about 200 ° C. for a predetermined time.
  • the crystal grains 25a of the bumps 25 are recrystallized, and as shown in FIG. 5, the first bumps 21 having the first crystal grains 21a having a crystal grain size larger than the crystal grains 25a are formed.
  • the crystal grain size of the first crystal grain 21a is preferably about 2 to 3 times larger than the crystal grain size of the crystal grain 25a. As the crystal grain size of the crystal grain 25a increases, the unevenness of the upper surface of the first bump 21 becomes larger than the unevenness of the upper surface of the bump 25.
  • second bumps 22 are formed on the upper surfaces of the first bumps 21 by an electroplating method.
  • the side surfaces of the first bumps 21 are masked with a resist or the like.
  • gold contained in the plating solution is deposited on the upper surface of the first bump 21, and the second bump 22 is formed.
  • the crystal grain size of the second crystal grain 22 a of the second bump 22 is approximately the same as the crystal grain size of the crystal grain 25 a of the bump 25 described above, and the first crystal grain of the first bump 21. It is smaller than the crystal grain size of 21a.
  • the crystal grain size of the crystal grains 21a and 22a is not particularly limited.
  • the upper surfaces of the formed plurality of electrode portions 20 have dimensional variations in a predetermined height direction. Since the crystal grain size of the second crystal grain 22 a is approximately the same as the crystal grain size of the crystal grain 25 a of the bump 25, the upper surface of the second bump 22 is larger than the unevenness of the upper surface of the first bump 21. The unevenness of becomes smaller. Thereafter, a step of removing the resist is appropriately performed to complete the substrate 10.
  • the substrate 10 thus configured is bonded to a known second substrate 50 shown in FIG. 6 and constitutes the semiconductor device 2 together with the second substrate 50. That is, the semiconductor device 2 includes a pair of substrates 10 and 50 that are stacked.
  • the second substrate 50 includes a second base material 55 and a plurality of second electrode portions 60 formed on the second base material 55.
  • the second substrate 55 can be formed in the same manner as the substrate 15.
  • the second electrode portion 60 is formed in the same manner as the second bump 22. That is, the second electrode portion 60 has a hardness higher than that of the first bump 21.
  • an electrode pad 61 configured similarly to the electrode pad 24 is provided between the second base 55 and the second electrode portion 60.
  • the second bump 22 and the second electrode part 60 are disposed so as to face each other, and the second bump 22 and the second electrode part 60 are joined.
  • the substrate 10 is manufactured as described above, positioning is performed with the second bumps 22 of the substrate 10 and the second electrode portions 60 of the second substrate 50 facing each other, as shown in FIG. .
  • a known wafer bonding apparatus or the like can be used for positioning.
  • the surfaces of the base materials 15 and 55 and the electrode portions 20 and 60 may be cleaned by plasma cleaning or reverse sputtering.
  • the second bump 22 of the corresponding electrode portion 20 and the second bump 22 of the corresponding electrode portion 20 of the set of the second bump 22 and the second electrode portion 60 of the corresponding electrode portion 20 20 A of electrode parts with the shortest distance with the 2nd electrode part 60, and 60 A of 2nd electrode parts contact.
  • the electrode portion 20A and the second electrode portion 60A have other electrode portions.
  • a relatively large compressive force acts as compared with 20 and the other second electrode part 60.
  • the first bump 21 of the electrode portion 20A has a lower hardness than the second bump 22 and the second electrode portion 60A of the electrode portion 20A, the first bump 21 is quickly compressed in the thickness direction D. Since the second bump 22 has a higher hardness than the first bump 21, the compressive force acting between the substrate 10 and the second substrate 50 is reliably transmitted to the first bump 21. Thereby, the electrode part 20A and the second electrode part 60A are joined.
  • the electrode unit 20 other than the electrode unit 20A and the second electrode unit 60A and the second electrode unit 60 are also sequentially contacted and compressed according to the distance between the opposing electrodes.
  • the opposing electrode part 20 and the second electrode part 60 are reliably electrically connected and joined by being compressed.
  • the semiconductor device 2 is manufactured through the above steps.
  • a photoelectric conversion element that generates a signal charge corresponding to the amount of incident light is disposed on one of the substrate 10 and the second substrate 50, and a processing circuit that processes the signal charge generated by the photoelectric conversion element is disposed on the other side,
  • a solid-state imaging device can be obtained by dicing the semiconductor device 2 to an appropriate size.
  • FIG. 8 is a block diagram illustrating a schematic configuration of the imaging device 6.
  • the imaging device 6 include a digital single-lens camera, an endoscope, a microscope, and the like.
  • the imaging device 6 includes a lens unit unit 200, a solid-state imaging device 5, an image signal processing device 210, a recording device 220, a camera control device 230, and a display device 240.
  • the lens unit 200 is driven and controlled by the camera control device 230 such as zoom, focus, and diaphragm, and forms an image of the subject on the solid-state imaging device 5.
  • the camera control device 230 such as zoom, focus, and diaphragm
  • a photoelectric conversion element (not shown) that generates a signal charge corresponding to the amount of incident light is arranged on one of the substrate 10 and the second substrate 50, and the signal charge generated by the photoelectric conversion element is placed on the other side.
  • This is a solid-state imaging device obtained by dicing the semiconductor device 2 on which processing circuits to be processed are sized to an appropriate size.
  • the solid-state imaging device 5 is driven and controlled by the camera control device 230, converts light from a subject incident on the solid-state imaging device 5 via the lens unit 200 into an electrical signal, and outputs an image signal corresponding to the incident light amount.
  • the image is output to the image signal processing device 210.
  • the image signal processing device 210 performs processing such as signal amplification, conversion into image data, various corrections, and image data compression on the image signal input from the solid-state imaging device 5.
  • the image signal processing apparatus 210 uses a memory (not shown) as temporary storage means for image data in each process.
  • the recording device 220 is a detachable recording medium such as a semiconductor memory, and records or reads image data.
  • the camera control device 230 is a control device that performs overall control of the imaging device 6.
  • the display device 240 is a display device such as a liquid crystal that displays an image based on the image data imaged on the solid-state imaging device 5 and processed by the image signal processing device 210 or the image data read from the recording device 220. .
  • the imaging device 6 configured as described above acquires an image of a subject as image data, and records the acquired image data in the recording device 220 or displays it on the display device 240.
  • the second bump 22 of the electrode portion 20 ⁇ / b> A.
  • the second electrode portion 60A comes into contact with. Since the crystal grain size of the first crystal grain 21 a is larger than the crystal grain size of the second crystal grain 22 a, the first bump 21 is lower in hardness than the second bump 22.
  • the first bump 21 having a hardness lower than that of the second bump 22 is formed in the thickness direction.
  • the electrode part 20A and the second electrode part 60A are electrically connected and joined to each other.
  • the electrode unit 20 and the second electrode unit 60 other than the electrode unit 20A and the second electrode unit 60A are also sequentially compressed and connected.
  • the first bumps 21 suitably function and compress as a so-called “crushing allowance”, so that the electrode parts 20 are not flattened,
  • the substrate 10 and the second substrate 50 can be favorably bonded.
  • the crystal grain size of the first crystal grain 21a can be easily increased as compared with the crystal grain size of the second crystal grain 22a. Thereby, the hardness of the first bump 21 can be made lower than that of the second bump 22.
  • Each of the bump 25 and the second bump 22 is formed of gold, which is the same material, by electroplating. Therefore, the bumps 25 and 22 can be formed by the same process using the same plating solution, and the substrate 10 can be easily manufactured. Further, according to the semiconductor device 2 of the present embodiment, the substrate 10 can be stacked on the second substrate 50 and reliably bonded.
  • the upper surface of the second bump 22 of each electrode portion 20 is flattened so that the height is constant. Also good.
  • the planarization of the second bump 22 can be performed by grinding or chemical mechanical polishing. By flattening the second bump 22 in this way, the substrate 10 can be more easily joined to the second substrate 50.
  • the semiconductor device 2 has been described as being configured by laminating the substrate 10 of the present invention and the known second substrate 50, the semiconductor device 2 is configured in a state where a pair of the substrates 10 of the present invention is laminated. May be. In this case, of the pair of substrates 10, the second bump 22 of one substrate 10 and the second bump 22 of the other substrate 10 are joined.
  • each of the bump 25 and the second bump 22 is formed by an electroplating method, that is, the bump 25 and the second bump 22 are formed by the same method.
  • the bumps 25 and 22 may be formed by an electroless plating method.
  • the bumps 25 may be formed by an electroplating method, and the second bumps 22 may be formed by an electroless plating method.
  • the bump 25 may be formed by an electroless plating method, and the second bump 22 may be formed by an electroplating method.
  • the first bump 21 and the second bump 22 are made of the same material.
  • the first bump 21 and the second bump 22 may be formed of different materials.
  • the first bump 21 may be formed of nickel and the second bump 22 may be formed of gold. With this configuration, it is possible to reduce the material cost required for manufacturing the substrate using nickel while securing reliability by connecting the substrate and the outside with gold.
  • the first bump 21 and the second bump 22 are formed by electroplating, but these are formed by vacuum deposition (metal material deposition), printing, sputtering, dropping of molten solder microdroplets, and the like. It may be.
  • the substrate 10 includes the electrode pads 24, the substrate 10 may not include the electrode pads 24. Also for the second substrate 50, the electrode pads 61 may not be provided.
  • the substrates can be favorably bonded to each other without flattening the bumps.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Wire Bonding (AREA)

Abstract

　所定の厚さを有する基材と、前記基材の厚さ方向の一方の面に形成された電極部とを備える基板であって、前記電極部は、前記基材の一方の面から突出するように形成され、導電性の第一の結晶粒を有する第一のバンプと、前記第一のバンプに積層して形成され、導電性の第二の結晶粒を有する第二のバンプと、を備え、前記第一の結晶粒の結晶粒径は、前記第二の結晶粒の結晶粒径よりも大きい。

Description

基板、半導体装置、撮像装置および基板の製造方法
　本発明は、基板、より詳しくは、基板上に多数の電極部が突出して形成された基板、これを用いた半導体装置、撮像装置、および基板の製造方法に関する。
　本願は、２０１３年２月１２日に、日本に出願された特願第２０１３－０２４３２７号に基づき優先権を主張し、その内容をここに援用する。
　システムの高機能化・小型化のために、より小型で高性能な半導体装置が要請され、電極として機能する微小なバンプが多数形成されたウエハ（基板）同士を接合する「シリコンウエハ直接接合」という手法が検討されている。このシリコンウエハ直接接合は、ＭＥＭＳ（微小電気機械システム：Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）デバイスなどに用いられている。
　シリコンウエハ直接接合において、バンプ同士を電気的に接続するためには、ウエハに荷重をかける必要があるが、必要な荷重はバンプの数とともに増加する。例えば、８インチ（２３．２ｃｍ）のウエハ全面に１０μｍ程度の径を有するバンプが形成された場合、バンプの数は数億個になり、接合に必要な荷重は数トンになる。
　ここで、バンプの高さにバラつきがあると、高く形成されたバンプに荷重が集中することになり、このバンプへのダメージが懸念される。このため、接合荷重の低減を図るために、バンプの上面を研削や化学機械研磨（ＣＭＰ）などにより平坦化することも検討されているが、数億個以上のバンプを均一にダメージなく平坦化することは容易ではなく、納期やコストの面で問題がある。
　この問題に関連して、特許文献１には、押し付け装置を用いてバンプの上面に微小な凹凸を設ける方法が開示されている。形成された微小な凹凸は、バンプの高さ方向の寸法バラつきを吸収する潰れ代となり、接合に必要な荷重が低下できるとされている。
日本国特開２００１－２６７３７１号公報
　しかしながら、特許文献１に記載の方法では、押し付けによりバンプの結晶組織が塑性変形し、ウエハ同士が接合しにくくなるという問題がある。
　本発明は、このような問題点に鑑みてなされており、その主な目的は、電極部を平坦化することなく、良好に接合することができる基板、およびこの基板を備える半導体装置、撮像装置、そして、基板の製造方法を提供することである。
　上記課題を解決するために、この発明は以下の手段を提案している。
　本発明の第１の態様の基板は、所定の厚さを有する基材と、前記基材の厚さ方向の一方の面に形成された電極部とを備える基板であって、前記電極部は、前記基材の一方の面から突出するように形成され、導電性の第一の結晶粒を有する第一のバンプと、前記第一のバンプに積層して形成され、導電性の第二の結晶粒を有する第二のバンプと、を備え、前記第一の結晶粒の結晶粒径は、前記第二の結晶粒の結晶粒径よりも大きい。
　本発明の第２の態様によれば、上記第１の態様の基板において、前記第一の結晶粒は、熱処理されることによって、前記第一の結晶粒の前記結晶粒径が大きく形成されてもよい。
　本発明の第３の態様によれば、上記第２の態様の基板において、前記熱処理は焼鈍しでもよい。
　本発明の第４の態様によれば、上記第１の態様の基板において、前記基材は、シリコン、化合物半導体、樹脂、セラミックス、ガラスのいずれか１つで形成されてもよい。
　本発明の第５の態様によれば、上記第１の態様の基板において、前記基材に設けられ、前記電極部と接続された配線を備えてもよい。
　本発明の第６の態様によれば、上記第１の態様の基板において、前記第一のバンプおよび前記第二のバンプは、金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つで形成されてもよい。
　本発明の第７の態様によれば、上記第１の態様の基板において、前記第一のバンプおよび前記第二のバンプは、金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つを主成分とする合金であってもよい。
　本発明の第８の態様によれば、上記第１の態様の基板において、前記第一のバンプと前記第二のバンプとは、同一の材料で形成されてもよい。
　本発明の第９の態様によれば、上記第１の態様の基板において、前記第二のバンプは、前記第一のバンプにメッキ処理をすることで形成されてもよい。
　本発明の第１０の態様によれば、上記第１の態様の基板において、前記第一のバンプと前記第二のバンプとは、電気メッキ方法および無電解メッキ方法のうちの互いに異なる方法で形成されてもよい。
　本発明の第１１の態様によれば、上記第１の態様の基板において、前記第一のバンプと前記第二のバンプとは、電気メッキ方法および無電解メッキ方法のうちの互いに同一の方法で形成されてもよい。
　本発明の第１２の態様によれば、上記第２の態様の基板において、前記第一のバンプは、前記熱処理をする前に真空蒸着または印刷で形成されてもよい。
　本発明の第１３の態様に係る半導体装置は、複数の基板を積層して、前記複数の基板同士を電気的に接続した半導体装置であって、前記複数の基板のうちの少なくとも１つは上記第１の態様の基板であってもよい。
　本発明の第１４の態様に係る撮像装置は、上記第１の態様の基板を備えてもよい。
　本発明の第１５の態様に係る基板の製造方法は、所定の厚さを有する基材の厚さ方向の一方の面に電極部を形成した基板を製造する基板の製造方法であって、前記基材の一方の面から突出するように導電性の第一の結晶粒を有する第一のバンプを形成し、導電性の第二の結晶粒を有する第二のバンプを前記第一のバンプに積層して形成し、前記第一の結晶粒の結晶粒径は、前記第二の結晶粒の結晶粒径よりも大きい。
　上記各態様の基板、半導体装置、撮像装置および基板の製造方法によれば、バンプを平坦化せずに良好に基板同士を接合することができる。
本発明の一実施形態の基板の上面図である。 同基板の側面の断面図である。 同基板の製造方法の一例における一過程を示す図である。 同基板の製造方法の一例における一過程を示す図である。 同基板の製造方法の一例における一過程を示す図である。 同基板および第二の基板を有する半導体装置の側面の断面図である。 同半導体装置の製造方法の一例における一過程を示す図である。 同半導体装置から形成した固体撮像装置を備える撮像装置のブロック図である。 同半導体装置の製造方法の変形例における一過程を示す図である。
　以下、本発明に係る半導体装置の一実施形態を、図１から図９を参照しながら説明する。
　図１および図２に示すように、本実施形態の基板１０は、所定の厚さを有するシート状に形成された基材１５と、基材１５の厚さ方向Ｄの一方の面１５ａに形成された複数の電極部２０とを有している。
　基材１５は、シリコン、化合物半導体などの半導体、または、樹脂、セラミックス、ガラスなどの絶縁体で形成することができる。化合物半導体とは、例えば、ヒ化ガリウム（ＧａＡｓ）などの２つ以上の原子がイオン結合により結合してできる半導体のことを意味する。
　本実施形態では、基材１５はシリコンウエハで形成されている。
　各電極部２０は、略円柱状に形成されている。電極部２０は、基材１５の一方の面１５ａから突出するように形成された第一のバンプ２１と、第一のバンプ２１に積層して形成された第二のバンプ２２とを備えている。
　第一のバンプ２１は、後で詳しく述べるように電気メッキ方法で形成されたバンプ２５（熱処理をする前の第一のバンプ２１）を焼鈍し（熱処理）して形成されている。
　第一のバンプ２１は、複数の第一の結晶粒２１ａを有していて、導電性の金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つで形成されている。本実施形態では、第一のバンプ２１は金で形成されている。熱処理をする前の第一のバンプ２１であるバンプ２５は、焼鈍しをすると、バンプ２５を構成する結晶粒の粒径が大きくなり、第一のバンプ２１の第一の結晶粒２１ａが形成される。
　本実施形態では、基材１５の一方の面１５ａと第一のバンプ２１との間には、導電性の金属で形成された電極パッド２４が設けられている。電極パッド２４は第一のバンプ２１に電気的に接続されている。電極パッド２４は、第一のバンプ２１を電気メッキ方法で形成する際のシード層としても機能する。
　第二のバンプ２２は、電気メッキ方法で形成されている。第二のバンプ２２は、複数の第二の結晶粒２２ａを有していて、導電性の金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つ、あるいは、金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つを主成分とする合金で形成されている。ここで言う主成分とは、元素（金属）を重量比で５０％以上含むことを意味する。
　本実施形態では、第二のバンプ２２は金で形成されている。すなわち、第一のバンプ２１と第二のバンプ２２とは、同一の材料で形成されている。第二のバンプ２２は第一のバンプ２１に接触し、第一のバンプ２１と第二のバンプ２２とは金属結合している。
　第一の結晶粒２１ａの結晶粒径は、第二の結晶粒２２ａの結晶粒径よりも大きい。言い換えれば、第一の結晶粒２１ａは第二の結晶粒２２ａよりも粗大化している。第一の結晶粒２１ａの結晶粒径は、第二の結晶粒２２ａの結晶粒径よりも２倍以上３倍以下程度大きいことが好ましい。結晶粒２１ａ、２２ａの結晶粒径は、公知の線分法などにより測定することができる。
　第二の結晶粒２２ａの結晶粒径が第一の結晶粒２１ａの結晶粒径よりも小さいことで、第二のバンプ２２は第一のバンプ２１よりも硬い（硬度が高い）。
　次に、以上のように構成された基板１０の製造方法について説明する。
　まず、図３に示すように、電極パッド２４を形成した基材１５の一方の面１５ａ上にレジスト層１０１を形成する。レジスト層１０１に、電極部２０を形成するパターン、すなわち電極パッド２４の位置に応じて複数の開口１０２を形成する。
　次に、公知の電気メッキ方法（メッキ処理）により、各開口１０２内において、メッキ液に含まれる金を析出させる。レジスト層１０１を除去すると、図４に示すように複数のバンプ２５が形成される。各バンプ２５は複数の結晶粒２５ａを有している。バンプ２５は、基材１５の一方の面１５ａから突出するように形成されている。形成された複数のバンプ２５の上面は、所定の高さ方向の寸法バラつき（バンプ２５の上面から一方の面１５ａまでの距離のバラつき）を有する。
　ここで、基材１５を、例えば２００℃程度の炉の中に所定時間入れることなどにより焼鈍しをする。これにより、バンプ２５の結晶粒２５ａが再結晶し、図５に示すように、結晶粒２５ａよりも結晶粒径が大きい第一の結晶粒２１ａを有する第一のバンプ２１が形成される。
　第一の結晶粒２１ａの結晶粒径は、結晶粒２５ａの結晶粒径よりも２倍以上３倍以下程度大きいことが好ましい。
　結晶粒２５ａの結晶粒径が大きくなることで、バンプ２５の上面の凹凸に比べて第一のバンプ２１の上面の凹凸は大きくなる。
　続いて、図２に示すように、各第一のバンプ２１の上面に電気メッキ方法により第二のバンプ２２を形成する。メッキ処理を施す前に、第一のバンプ２１の側面にレジストなどでマスクをする。このようにメッキ処理をすることで、メッキ液に含まれる金が第一のバンプ２１の上面に析出し、第二のバンプ２２が形成される。
　第二のバンプ２２の第二の結晶粒２２ａの結晶粒径は、前述のバンプ２５の結晶粒２５ａの結晶粒径と同程度の大きさであり、第一のバンプ２１の第一の結晶粒２１ａの結晶粒径よりも小さい。ただし、第二の結晶粒２２ａの結晶粒径が第一の結晶粒２１ａの結晶粒径よりも小さければ、結晶粒２１ａ、２２ａの結晶粒径は、特に限定されない。
　形成された複数の電極部２０の上面は、所定の高さ方向の寸法バラつきを有する。第二の結晶粒２２ａの結晶粒径がバンプ２５の結晶粒２５ａの結晶粒径と同程度の大きさであるため、第一のバンプ２１の上面の凹凸に比べて第二のバンプ２２の上面の凹凸は小さくなる。
　この後で、レジストを除去する工程などを適宜行い、基板１０が完成する。
　このように構成された基板１０は、図６に示す公知の第二の基板５０と接合されて、第二の基板５０とともに半導体装置２を構成する。すなわち、半導体装置２は積層された一対の基板１０、５０を有する。
　第二の基板５０は、第二の基材５５と、第二の基材５５に形成された複数の第二の電極部６０とを有している。
　第二の基材５５は、基材１５と同様に形成することができる。第二の電極部６０は、第二のバンプ２２と同様に形成されている。すなわち、第二の電極部６０は第一のバンプ２１よりも硬度が高い。この例では、第二の基材５５と第二の電極部６０との間には、電極パッド２４と同様に構成された電極パッド６１が設けられている。
　第二のバンプ２２と第二の電極部６０とは対向するように配置され、第二のバンプ２２と第二の電極部６０とが接合されている。
　次に、本半導体装置２の製造方法について説明する。
　前述のように基板１０を製造した後で、図７に示すように、基板１０の第二のバンプ２２と第二の基板５０の第二の電極部６０とを対向させた状態で位置決めを行う。位置決めには、公知のウエハ接合装置などを用いることができる。接合前に、基材１５、５５の表面および電極部２０、６０をプラズマクリーニングや逆スパッタなどにより清浄化してもよい。
　基板１０に対して第二の基板５０を近づけると、対応する電極部２０の第二のバンプ２２と第二の電極部６０との組のうち、対応する電極部２０の第二のバンプ２２と第二の電極部６０との距離が最も短い電極部２０Ａと第二の電極部６０Ａとが接触する。
　基板１０および第二の基板５０を加熱しつつ加圧する（基板１０と第二の基板５０とを近づけるように押圧する）と、電極部２０Ａおよび第二の電極部６０Ａには、他の電極部２０および他の第二の電極部６０に比べて比較的大きい圧縮力が作用する。電極部２０Ａの第一のバンプ２１は、電極部２０Ａの第二のバンプ２２および第二の電極部６０Ａに比べて硬度が低いため、速やかに厚さ方向Ｄに圧縮される。第二のバンプ２２は第一のバンプ２１よりも硬度が高いため、基板１０と第二の基板５０との間に作用する圧縮力が確実に第一のバンプ２１に伝達する。これにより、電極部２０Ａと第二の電極部６０Ａとが接合する。
　電極部２０Ａ、第二の電極部６０Ａ以外の電極部２０、第二の電極部６０も、対向する電極間の距離に応じて順次接触、圧縮されていく。
　対向する電極部２０と、第二の電極部６０とは、圧縮されることで確実に電気的に接続され、接合される。
　以上の工程により、半導体装置２が製造される。
　基板１０と第二の基板５０との一方に、入射光量に応じた信号電荷を生成する光電変換素子を配置し、他方に、光電変換素子で生成した信号電荷を処理する処理回路を配置し、半導体装置２を適切な大きさにダイシングすることで、固体撮像装置とすることができる。
　次に、図８を用いて上記固体撮像装置５を備える本発明の撮像装置６について説明する。図８は、撮像装置６の概略構成を示したブロック図である。撮像装置６の具体的な例としては、例えば、デジタル一眼カメラ、内視鏡、顕微鏡等を挙げることができる。
　撮像装置６は、レンズユニット部２００、固体撮像装置５、画像信号処理装置２１０、記録装置２２０、カメラ制御装置２３０、および表示装置２４０から構成される。
　レンズユニット部２００は、カメラ制御装置２３０によってズーム、フォーカス、絞りなどが駆動制御され、被写体の像を固体撮像装置５に結像させる。
　固体撮像装置５は、基板１０および第二の基板５０の一方に、入射光量に応じた信号電荷を生成する不図示の光電変換素子が配置され、他方に、光電変換素子で生成した信号電荷を処理する処理回路が配置された半導体装置２を、適切な大きさにダイシングした固体撮像装置である。固体撮像装置５は、カメラ制御装置２３０によって駆動・制御され、レンズユニット部２００を介して固体撮像装置５内に入射した被写体からの光を電気信号に変換し、入射光量に応じた画像信号を画像信号処理装置２１０に出力する。
　画像信号処理装置２１０は、固体撮像装置５から入力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。画像信号処理装置２１０は、各処理における画像データの一時記憶手段として図示しないメモリを利用する。
　記録装置２２０は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。
　カメラ制御装置２３０は、撮像装置６の全体の制御を行う制御装置である。
　表示装置２４０は、固体撮像装置５に結像され、画像信号処理装置２１０によって処理された画像データ、または記録装置２２０から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
　このように構成された撮像装置６は、被写体の像を画像データとして取得し、取得した画像データを記録装置２２０に記録したり、表示装置２４０に表示したりする。
　本実施形態の基板１０、半導体装置２、撮像装置６、および基板１０の製造方法によれば、基板１０に対して第二の基板５０を近づけたときに、電極部２０Ａの第二のバンプ２２に第二の電極部６０Ａが接触する。第一の結晶粒２１ａの結晶粒径は第二の結晶粒２２ａの結晶粒径よりも大きいため、第一のバンプ２１は第二のバンプ２２よりも硬度が低い。電極部２０Ａに第二の電極部６０Ａが接触した状態で基板１０および第二の基板５０を加熱しつつ加圧すると、第二のバンプ２２よりも硬度が低い第一のバンプ２１が厚さ方向Ｄに圧縮され、電極部２０Ａと第二の電極部６０Ａとが電気的に接続、接合される。
　電極部２０Ａ、第二の電極部６０Ａ以外の電極部２０、第二の電極部６０も、順次圧縮、接続されていく。
　複数の電極部２０間には高さ方向の寸法バラつきがあるが、第一のバンプ２１がいわゆる「潰れ代」として好適に機能して圧縮されるため、電極部２０を平坦化せずに、基板１０と第二の基板５０とを良好に接合することができる。
　焼鈍しの熱処理をすることで、第二の結晶粒２２ａの結晶粒径に比べて第一の結晶粒２１ａの結晶粒径を容易に大きくできる。これにより、第一のバンプ２１を第二のバンプ２２よりもさらに硬度を低くすることができる。
　バンプ２５、第二のバンプ２２のそれぞれが、電気メッキ方法により、同一の材料である金で形成されている。このため、バンプ２５、２２を同一のメッキ液を用いて同一のプロセスで形成することができ、基板１０を容易に製造することができる。
　また、本実施形態の半導体装置２によれば、基板１０を第二の基板５０に積層し、確実に接合させることができる。
　前記実施形態では、基板１０に第二の基板５０を接合する前に、図９に示すように、各電極部２０の第二のバンプ２２の上面の高さが一定になるように平坦化してもよい。第二のバンプ２２の平坦化は、研削や化学機械研磨などにより行うことができる。このように第二のバンプ２２を平坦化することで、基板１０を第二の基板５０に、より接合しやすくすることができる。
　半導体装置２は、本発明の基板１０と公知の第二の基板５０とを積層させて構成されると説明したが、半導体装置２は、本発明の基板１０を一対積層させた状態で構成されてもよい。この場合、一対の基板１０のうち、一方の基板１０の第二のバンプ２２と他方の基板１０の第二のバンプ２２とが接合されることになる。
　以上、本発明の一実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られず、本発明の要旨を逸脱しない範囲の構成の変更、組み合わせなども含まれる。
　例えば、前記実施形態では、バンプ２５、第二のバンプ２２のそれぞれが電気メッキ方法により形成されている、すなわち、バンプ２５と第二のバンプ２２とが互いに同一の方法により形成されているとした。しかし、バンプ２５、２２は、それぞれ無電解メッキ方法で形成されてもよい。バンプ２５が電気メッキ方法で形成され、かつ、第二のバンプ２２が無電解メッキ方法で形成されていてもよい。バンプ２５が無電解メッキ方法で形成され、かつ、第二のバンプ２２が電気メッキ方法で形成されていてもよい。このように、メッキ方法の種類を変えることなどにより、熱処理をすることなく第一のバンプを形成しても、第二の結晶粒の結晶粒径に比べて第一の結晶粒の結晶粒径が大きくなるように調節することができる。
　前記実施形態では、第一のバンプ２１と第二のバンプ２２とは同一の材料で形成されているとした。しかし、第一のバンプ２１と第二のバンプ２２とは異なる材料で形成されていてもよい。例えば、第一のバンプ２１をニッケルで形成するとともに、第二のバンプ２２を金で形成してもよい。このように構成することで、基板と外部とを金で接続して信頼性を確保しつつ、ニッケルを用いて基板の製造に要する材料コストを低減させることができる。
　第一のバンプ２１および第二のバンプ２２は電気メッキ方法で形成されているとしたが、これらは真空蒸着（金属材料の蒸着）、印刷、スパッタリング、溶融はんだの微小滴の滴下などで形成されていてもよい。
　基板１０は電極パッド２４を備えるとしたが、基板１０が電極パッド２４を備えなくてもよい。第二の基板５０についても、電極パッド６１を備えなくてもよい。
　上記一実施形態の基板、半導体装置、撮像装置および基板の製造方法によれば、バンプを平坦化せずに良好に基板同士を接合することができる。
　２　半導体装置
　６　撮像装置
　１０　基板
　１５　基材
　１５ａ　一方の面
　２０　電極部
　２１　第一のバンプ
　２１ａ　第一の結晶粒
　２２　第二のバンプ
　２２ａ　第二の結晶粒

Claims (15)

  1. 　所定の厚さを有する基材と、前記基材の厚さ方向の一方の面に形成された電極部とを備える基板であって、
    　前記電極部は、
    　前記基材の一方の面から突出するように形成され、導電性の第一の結晶粒を有する第一のバンプと、
    　前記第一のバンプに積層して形成され、導電性の第二の結晶粒を有する第二のバンプと、
    　を備え、
    　前記第一の結晶粒の結晶粒径は、前記第二の結晶粒の結晶粒径よりも大きい
    　基板。
  2. 　前記第一の結晶粒は、熱処理されることによって、前記第一の結晶粒の前記結晶粒径が大きく形成されている請求項１に記載の基板。
  3. 　前記熱処理は焼鈍しである請求項２に記載の基板。
  4. 　前記基材は、シリコン、化合物半導体、樹脂、セラミックス、ガラスのいずれか１つで形成されている請求項１に記載の基板。
  5. 　前記基材に設けられ、前記電極部と接続された配線を備える請求項１に記載の基板。
  6. 　前記第一のバンプおよび前記第二のバンプは、金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つで形成されている請求項１に記載の基板。
  7. 　前記第一のバンプおよび前記第二のバンプは、金、銅、ニッケル、錫、アルミニウム、鉛、およびインジウムのいずれか１つを主成分とする合金である請求項１に記載の基板。
  8. 　前記第一のバンプと前記第二のバンプとは、同一の材料で形成されている請求項１に記載の基板。
  9. 　前記第二のバンプは、前記第一のバンプにメッキ処理をすることで形成されている請求項１に記載の基板。
  10. 　前記第一のバンプと前記第二のバンプとは、電気メッキ方法および無電解メッキ方法のうちの互いに異なる方法で形成されている請求項１に記載の基板。
  11. 　前記第一のバンプと前記第二のバンプとは、電気メッキ方法および無電解メッキ方法のうちの互いに同一の方法で形成されている請求項１に記載の基板。
  12. 　前記第一のバンプは、前記熱処理をする前に真空蒸着または印刷で形成されている請求項２に記載の基板。
  13. 　複数の基板を積層して、前記複数の基板同士を電気的に接続した半導体装置であって、
    　前記複数の基板のうちの少なくとも１つは請求項１に記載の基板である
    　半導体装置。
  14. 　請求項１に記載の基板を備える撮像装置。
  15. 　所定の厚さを有する基材の厚さ方向の一方の面に電極部を形成した基板を製造する基板の製造方法であって、
    　前記基材の一方の面から突出するように導電性の第一の結晶粒を有する第一のバンプを形成し、
    　導電性の第二の結晶粒を有する第二のバンプを前記第一のバンプに積層して形成し、
    　前記第一の結晶粒の結晶粒径は、前記第二の結晶粒の結晶粒径よりも大きい
    　基板の製造方法。
PCT/JP2014/051389 2013-02-12 2014-01-23 基板、半導体装置、撮像装置および基板の製造方法 WO2014125890A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013024327A JP2014154749A (ja) 2013-02-12 2013-02-12 基板、半導体装置、撮像装置および基板の製造方法
JP2013-024327 2013-02-12

Publications (1)

Publication Number Publication Date
WO2014125890A1 true WO2014125890A1 (ja) 2014-08-21

Family

ID=51353900

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/051389 WO2014125890A1 (ja) 2013-02-12 2014-01-23 基板、半導体装置、撮像装置および基板の製造方法

Country Status (2)

Country Link
JP (1) JP2014154749A (ja)
WO (1) WO2014125890A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113506849A (zh) * 2018-12-14 2021-10-15 新唐科技日本株式会社 半导体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016189692A1 (ja) * 2015-05-27 2016-12-01 オリンパス株式会社 基板、半導体装置、および基板の製造方法
CN113764565A (zh) * 2018-02-01 2021-12-07 新唐科技日本株式会社 半导体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340595A (ja) * 1999-05-31 2000-12-08 Matsushita Electronics Industry Corp 金バンプおよびその形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5454310B2 (ja) * 2010-04-01 2014-03-26 株式会社ニコン 基板貼り合わせ装置および基板貼り合わせ方法
JP5207215B2 (ja) * 2011-04-05 2013-06-12 株式会社ニコン 加熱加圧システム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340595A (ja) * 1999-05-31 2000-12-08 Matsushita Electronics Industry Corp 金バンプおよびその形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113506849A (zh) * 2018-12-14 2021-10-15 新唐科技日本株式会社 半导体装置

Also Published As

Publication number Publication date
JP2014154749A (ja) 2014-08-25

Similar Documents

Publication Publication Date Title
US11476291B2 (en) Semiconductor device and method of manufacturing thereof
US7510902B2 (en) Image sensor chip package and method of fabricating the same
TWI387075B (zh) 半導體封裝以及攝影機模組
US8994163B2 (en) Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
TWI458070B (zh) 具有連接主動晶片之內插物之堆疊微電子組件
US9793316B1 (en) Imager module with interposer chip
WO2014083750A1 (ja) 光学装置及びその製造方法
US9865567B1 (en) Heterogeneous integration of integrated circuit device and companion device
CN108140628B (zh) 半导体装置和用于制造半导体装置的方法
US9706092B1 (en) Imager module with castellated interposer chip
CN104620385B (zh) 半导体装置、半导体装置的制造方法和电子装置
WO2014125890A1 (ja) 基板、半導体装置、撮像装置および基板の製造方法
JP2008135719A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4919803B2 (ja) 半導体撮像素子のパッケージの製造方法
US20140103522A1 (en) Semiconductor substrate, semiconductor device, and method of manfacturing semiconductor substrate
WO2010082464A1 (ja) 半導体装置及びその製造方法
KR102525398B1 (ko) 열압착 본딩, 공융 본딩, 및 솔더 본딩을 사용하는 마이크로머신 pMUT 어레이들 및 전자기기들을 위한 통합 기법들
JP5528000B2 (ja) 半導体装置の製造方法
US9425135B2 (en) Electrode body, wiring substrate, and semiconductor device
TWI242819B (en) Method for manufacturing chip on glass type image sensor and structure of the same
JP2017201664A (ja) クロスバンプ
US10236267B2 (en) Methods of forming flip chip systems
JP2005116566A (ja) 半導体素子固定用接着剤、半導体素子への接着材の供給方法、半導体装置及び半導体装置の製造方法
CN115172192A (zh) 一种多芯粒晶圆级集成的混合键合方法
TW200418158A (en) Flip chip package and method of fabrication

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14751678

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14751678

Country of ref document: EP

Kind code of ref document: A1