WO2014122877A1 - 半導体装置 - Google Patents

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WO2014122877A1
WO2014122877A1 PCT/JP2014/000087 JP2014000087W WO2014122877A1 WO 2014122877 A1 WO2014122877 A1 WO 2014122877A1 JP 2014000087 W JP2014000087 W JP 2014000087W WO 2014122877 A1 WO2014122877 A1 WO 2014122877A1
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gate bipolar
insulated gate
bipolar transistor
conductor plate
semiconductor device
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▲爽▼清 陳
裕章 市川
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富士電機株式会社
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present invention relates to a semiconductor device used for a power conversion device or the like that stores power devices and converts DC power into AC power.
  • the power converter is a power conditioner (PCS: Power Conditioning Subsystem) equipped with a function to convert the power generated by a power generation unit such as a solar cell, fuel cell, gas engine, etc. into grid power or uninterruptible power supply (UPS: Uninterruptible Power Supply) are widely used.
  • PCS Power Conditioning Subsystem
  • UPS Uninterruptible Power Supply
  • IGBTs Insulated Gate Bipolar Transistors
  • FWDs Free Wheeling Diodes
  • the power semiconductor module described in patent documents 1 is proposed, for example.
  • the power semiconductor module accommodates one phase of a three-level inverter circuit in a case.
  • the inductance in the case is reduced by wiring the U terminal and the M terminal in which current flows in opposite directions so that one is disposed on the other in close proximity to the other. There is.
  • the power semiconductor module described in patent document 2 is proposed as another example of the conventional module.
  • external terminals P, M, N, U, and M terminals thereof are M1 and M2, respectively, when a three-level inverter is configured as in the three-level inverter described in Patent Document 1.
  • the terminals are arranged in a straight line in the order of M1, P, N, M2, U, or in the order of M1, N, P, M2, U.
  • the semiconductor module described in patent document 3 as another example of the conventional module is proposed.
  • This semiconductor module is a series connection circuit of IGBTs connected between the P terminal and the N terminal of the DC power supply, and an AC switch connected between the connection point of the series connection circuit and the neutral point of the DC power supply
  • an IGBT in which two diodes are connected in antiparallel is connected in series to form a bi-directional switch, and two reverse blocking IGBTs are connected in antiparallel in both.
  • the reverse blocking IGBT is an IGBT having withstand voltage characteristics in the reverse direction.
  • a semiconductor device described in Patent Document 4 As yet another example of the conventional module, a semiconductor device described in Patent Document 4 is proposed.
  • This semiconductor device has a series connection circuit of IGBTs connected between the P terminal and the N terminal of the DC power supply of the three-level inverter circuit, and between the connection point of this series connection circuit and the neutral point of the DC power supply.
  • First and second IGBTs in which diodes are connected in anti-parallel to each other are connected in series, and an intermediate terminal provided at a connection point of the first and second IGBTs is provided.
  • the semiconductor device can perform the insulation test while preventing the breakdown of the IGBT or the diode.
  • a semiconductor device described in Patent Document 5 is proposed.
  • This semiconductor device is a large-capacity semiconductor device used for a device such as an inverter, in which three IGBT chips are provided on an insulating substrate, and are arranged in a zigzag form to connect these IGBT chips in parallel. I am trying to do it.
  • the inductance in a case can be reduced by wiring so that a U terminal and M terminal may be piled up.
  • the terminal P and the terminal N are close to each other and the terminal P and the terminal M1 and the terminal N and the terminal M2 are adjacent to each other, the overlapping width between the terminals is narrow and the inductance is sufficiently reduced.
  • proximity wiring becomes easy between the P-C1 wiring and the M wiring, and the M wiring and the N-E2 wiring, but the M wiring, the P-C1 wiring and the N-E2 are described.
  • the facing width to the wiring is narrow, and the inductance can not be sufficiently reduced. Further, in the above Patent Documents 4 and 5, there is no description about the reduction of the inductance, and only the configuration of the three-level inverter circuit is disclosed. Therefore, the present invention has been made focusing on the unsolved problems of the above-described conventional example, and the inductance is reliably reduced by causing the intermediate potential conductor plate to face the positive side conductor plate and the negative side conductor plate.
  • An object of the present invention is to provide a semiconductor device.
  • the positive side conductor plate and the negative side conductor plate face from one direction to the intermediate potential conductor plate on the insulating substrate on which at least four semiconductor elements constituting the three-level power conversion circuit are mounted.
  • the inductance can be greatly reduced by widening the facing area of the middle potential conductor plate, the positive side conductor plate and the negative side conductor plate, in which currents flow in opposite directions to each other.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention. It is a top view which shows the semiconductor element mounted in the insulating substrate joined to the base board of the semiconductor device shown in FIG. It is a circuit diagram showing an example of a three level power conversion circuit. It is an elevation view which shows arrangement
  • FIG. 10 is a plan view showing a semiconductor element mounted on an insulating substrate joined to a base plate of the semiconductor device shown in FIG. 9; It is a figure which simplifies and demonstrates the emitted-heat state of the semiconductor element for every operation mode of the semiconductor device which concerns on the 2nd Embodiment of this invention.
  • FIG. 18 is a plan view showing an insulating substrate on which a semiconductor element is mounted in a modified example of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 16 is a diagram schematically illustrating the heat generation state of the semiconductor element in each operation mode in a modification of the semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device concerning a 4th embodiment of the present invention, it is a top view showing the insulating substrate carrying a semiconductor element.
  • FIG. 21 is a plan view showing an insulating substrate on which a semiconductor element is mounted in a modified example of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 17 is a diagram schematically illustrating the heat generation state of the semiconductor element in each operation mode in a modification of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 16 is a perspective view showing a modification of the semiconductor device corresponding to the semiconductor device according to the first embodiment of the present invention shown in FIG. 1 in which the arrangement positions of the two external connection terminals are mutually replaced.
  • FIG. 21 is a plan view showing an insulating substrate on which a semiconductor element is mounted in a modified example of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 17 is a diagram schematically illustrating the heat generation state of the semiconductor element in each operation mode in a modification of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 16 is a perspective view showing a modification of the semiconductor device corresponding to the semiconductor device according to the first embodiment
  • FIG. 16 is a perspective view showing another modified example of the semiconductor device corresponding to the semiconductor device according to the first embodiment of the present invention shown in FIG. 1.
  • FIG. 16 is a plan view showing still another modified example of the semiconductor device corresponding to the semiconductor device according to the first embodiment of the present invention shown in FIG. 1.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view showing the semiconductor element mounted on the insulating substrate joined to the base plate of the semiconductor device shown in FIG.
  • the semiconductor device illustrated in FIG. 1 can be applied to a power conditioner (PCS).
  • PCS power conditioner
  • the semiconductor device 1 has a case 2 molded of an insulating resin.
  • the case 2 exposes a hole provided in the base plate 3 in order to fix the base plate 3 with a screw and covers the other portion on the base plate 3. Further, a terminal disposition surface 4 is formed on the upper surface side of the case 2.
  • a protrusion 5 extending in the longitudinal direction of the terminal disposition surface 4 is provided at a lateral center portion of the terminal disposition surface 4.
  • the first external connection terminal tm1 (P) to be the positive terminal P of the DC power supply the second external connection terminal tm2 (M1) to be the intermediate terminal, and the third The external connection terminal tm3 (M2), the fourth external connection terminal tm4 (N) to be the negative terminal N of the DC power supply, and the fifth external connection terminal tm5 (U) to be the AC output terminal U are in this order linear. It is arranged in series.
  • a first auxiliary terminal ts1 (T1P) for outputting a collector voltage of an insulated gate bipolar transistor T1 described later from the right side and a gate terminal for supplying a gate voltage of the insulated gate bipolar transistor T1 are provided on the front end side of the terminal arrangement surface 4
  • a fourth auxiliary terminal ts4 (T2G) and a fifth auxiliary terminal ts5 (T2E) for outputting the emitter voltage of the insulated gate bipolar transistor T2 are disposed.
  • the gate voltage of the sixth auxiliary terminal ts6 (T3E) to which the emitter voltage of the insulated gate bipolar transistor T3 described later is output and the gate voltage of the insulated gate bipolar transistor T3 are supplied to the rear end side of the terminal disposition surface 4
  • a seventh auxiliary terminal ts7 (T3G) serving as a gate terminal is juxtaposed.
  • an eighth auxiliary terminal ts8 (T4E) to which an emitter voltage of an insulated gate bipolar transistor T4, which will be described later, is output is provided on the rear end face side of the terminal arrangement surface 4 and a gate voltage of the insulated gate bipolar transistor T4.
  • a ninth auxiliary terminal ts9 (T4G) serving as a gate terminal to be supplied is juxtaposed.
  • Eleven auxiliary terminals ts11 (TH1) are arranged.
  • the ridge 5 of the case 2 includes a portion between the first and second external connection terminals tm1 and tm2, a portion between the second and third external connection terminals tm2 and tm3, and a third and fourth portion.
  • a plurality of lateral slits are formed in a portion between the external connection terminals tm3 and tm4 and a portion between the fourth and fifth external connection terminals tm4 and tm5. These slits 6 are for extending the creepage distance of the respective portions so as to ensure insulation of the respective portions.
  • the case 2 has a plurality of slits 7 formed in the same manner as the slits 6 at portions below the first auxiliary terminal ts1 to the eleventh auxiliary terminal ts11.
  • These slits 7 are for extending the creeping distance of the auxiliary terminals ts1 to ts11 so as to ensure insulation of the portions of the base plate 3 (ground potential).
  • the number of the slits 6 and 7 may be set according to the desired withstand voltage.
  • an insulating substrate 11 in which conductor patterns are formed on both sides of a ceramic (for example, alumina) substrate having good heat conductivity is disposed on the base plate 3.
  • six insulating substrates 11 are disposed on the base plate 3.
  • four insulated gate bipolar transistors T1 to T4 constituting a circuit of one phase shown in FIG. has been implemented.
  • T1 to T4 are mounted on the same insulating substrate 11, and T2 and T4 are mounted on the other same insulating substrate 11.
  • the insulated gate bipolar transistors T1 to T4, T3 and T4 are reverse blocking insulated gate bipolar transistors.
  • three insulating substrates 11 (referred to as SB11 to SB13) on which T1 and T3 are mounted and three insulating substrates 11 (referred to as SB21 to SB23) on which T2 and T4 are mounted are respectively
  • the insulating substrates SB11 to SB13 are connected in parallel, and the insulating substrates SB21 to SB23 are connected in parallel.
  • the entire area inside the case 2 on the base plate 3 is divided into four areas by the longitudinal center line L1 and the transverse center line L2 shown in FIG. 2, respectively, as shown in FIG. Areas DA1, DA2, DA3 and DA4 are used.
  • an insulated gate bipolar transistor T1 as a semiconductor element to be described later and a free wheeling diode D1 connected in antiparallel to this are disposed in the area DA1. That is, in the area of the area DA1 of each of the insulating substrates SB11 to SB13, the insulated gate bipolar transistor T1 and the free wheeling diode D1 connected in antiparallel to this are mounted. Further, the insulated gate bipolar transistor T1 and the free wheeling diode D1 are arranged in a straight line in the longitudinal direction of the base plate 3.
  • an insulated gate bipolar transistor T2 as a semiconductor element to be described later and a free wheeling diode D2 connected in antiparallel to this are disposed. That is, in the area of the area DA2 of each of the insulating substrates SB21 to SB23, the insulated gate bipolar transistor T2 and the free wheeling diode D2 connected in antiparallel to this are mounted. Further, the insulated gate bipolar transistor T2 and the free wheeling diode D2 are arranged linearly in the longitudinal direction of the base plate 3.
  • a reverse blocking type insulated gate bipolar transistor T3 as a semiconductor element to be a bidirectional switch element described later is disposed. That is, the reverse blocking type insulated gate bipolar transistor T3 is mounted in the area of the area DA3 of the insulating substrates SB21 to SB23. Furthermore, these reverse blocking insulated gate bipolar transistors T 3 are arranged linearly in the longitudinal direction of the base plate 3.
  • a reverse blocking type insulated gate bipolar transistor T4 as a semiconductor element to be a bidirectional switch element described later is disposed. That is, the reverse blocking insulating gate bipolar transistor T4 is mounted in the area of the area DA4 of the insulating substrates SB11 to SB13. Further, these reverse blocking insulated gate bipolar transistors T 4 are arranged linearly in the longitudinal direction of the base plate 3.
  • the circuit configuration of the three-level power conversion (inverter) circuit incorporated in the semiconductor device 1, for example, the circuit configuration for the U phase is, as shown in FIG. 3, an insulated gate bipolar transistor T1 and an isolation gate connected in series.
  • a gate bipolar transistor T2 and a bidirectional switch element 12 connected to a junction C1 of the emitter of the insulated gate bipolar transistor T1 and the collector of the insulated gate bipolar transistor T2 are provided.
  • Bidirectional switch element 12 includes reverse blocking insulated gate bipolar transistor T3 having a collector connected to node C1, and reverse blocking insulated gate bipolar transistor T4 connected in antiparallel to reverse blocking insulated gate bipolar transistor T3. It consists of
  • a conductive pattern 121a and a conductive pattern 121b are disposed at one end of each of the insulating substrates SB11 to SB13.
  • the conductive pattern 121a is electrically connected to a third auxiliary terminal ts3 (T1E) that outputs the emitter voltage of the insulated gate bipolar transistor T1.
  • the conductive pattern 121b is electrically connected to a second auxiliary terminal ts2 (T1G) which is a gate terminal for supplying the gate voltage of the insulated gate bipolar transistor T1.
  • a conductive pattern 121h and a conductive pattern 121g are disposed at the other end of each of the insulating substrates SB11 to SB13.
  • the conductive pattern 121h is electrically connected to a sixth auxiliary terminal ts6 (T3E) that outputs the emitter voltage of the reverse blocking insulated gate bipolar transistor T3.
  • the conductive pattern 121g is electrically connected to a seventh auxiliary terminal ts7 (T3G) serving as a gate terminal for supplying the gate voltage of the reverse blocking insulated gate bipolar transistor T3.
  • Each of the insulating substrates SB11 to SB13 has a conductive pattern 121c and a conductive pattern 121d, which are arranged in the area DA1 on which the insulating gate bipolar transistor T1 is mounted.
  • the conductive pattern 121c connects the collector of the insulated gate bipolar transistor T1 and the cathode of the free wheeling diode D1 through a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • the conductive pattern 121 d is electrically connected to the emitter of the insulated gate bipolar transistor T1.
  • Each of the insulating substrates SB11 to SB13 has a conductive pattern 121f and a conductive pattern 121e arranged in the area DA4 on which the reverse blocking insulating gate bipolar transistor T3 is mounted.
  • the conductive pattern 121f is connected to the collector of the reverse blocking insulating gate bipolar transistor T3 via a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • the conductive pattern 121e is electrically connected to the emitter of the reverse blocking insulated gate bipolar transistor T3.
  • the conductive patterns 121a, 121b, 121g and 121h of the insulating substrate SB12 are the conductive patterns 121a, 121b, 121g and 121h of the adjacent insulating substrate SB11 on the right and the conductive patterns 121a, 121b, 121g and 121h of the adjacent insulating substrate SB13 on the left. And the wire 130 of FIG. 3 respectively.
  • the third auxiliary terminal ts3 (T1E) and the conductive pattern 121a of the insulating substrate SB13 are connected via the wire 130.
  • the third auxiliary terminal ts3 can be connected to the conductive pattern 121a of the insulating substrate SB11 or the insulating substrate SB12 through the wire 130 depending on the position of the third auxiliary terminal ts3 (T1E).
  • the second auxiliary terminal ts2 (T1G) and the conductive pattern 121b of the insulating substrate SB13 are connected via the wire 130.
  • the second auxiliary terminal ts2 (T1G) can be connected to the conductive pattern 121b of the insulating substrate SB11 or the insulating substrate SB12 through the wire 130.
  • the first auxiliary terminal ts1 (T1P) and the conductive pattern 121c of the insulating substrate SB12 are connected via the wire 130.
  • the first auxiliary terminal ts1 can be connected to the conductive pattern 121c of the insulating substrate SB11 or the insulating substrate SB13 through the wire 130.
  • the sixth auxiliary terminal ts6 (T3E) and the conductive pattern 121h of the insulating substrate SB12 are connected via the wire 130. According to the position of the sixth auxiliary terminal ts6 (T3E), the sixth auxiliary terminal ts6 (T3E) can be connected to the conductive pattern 121h of the insulating substrate SB11 or the insulating substrate SB13 through the wire 130.
  • the seventh auxiliary terminal ts7 (T3G) and the conductive pattern 121g of the insulating substrate SB12 are connected via the wire 130.
  • the seventh auxiliary terminal ts7 can be connected to the conductive pattern 121g of the insulating substrate SB11 or the insulating substrate SB13 through the wire 130.
  • the gate pad of the insulated gate bipolar transistor T1 and the conductive pattern 121b are connected by the wire 130.
  • the emitter of the insulated gate bipolar transistor T1, the anode of the free wheeling diode D1, and the conductive pattern 121d are connected by a wire 130.
  • the gate pad of the reverse blocking insulated gate bipolar transistor T3 and the conductive pattern 121g are connected by the wire 130.
  • the emitter of the reverse blocking insulated gate bipolar transistor T3 and the conductive pattern 121e are connected by a wire 130.
  • the conductive pattern 121 d and the conductive pattern 121 a, and the conductive pattern 121 e and the conductive pattern 121 h are also connected by the wire 130.
  • a conductive pattern 122a and a conductive pattern 122b are disposed at one end of each of the insulating substrates SB21 to SB23.
  • the conductive pattern 122a is electrically connected to a fifth auxiliary terminal ts5 (T2E) that outputs the emitter voltage of the insulated gate bipolar transistor T2.
  • the conductive pattern 122b is electrically connected to a fourth auxiliary terminal ts4 (T2G) which is a gate terminal for supplying the gate voltage of the insulated gate bipolar transistor T2.
  • T2G fourth auxiliary terminal ts4
  • the conductive pattern 122g is electrically connected to an eighth auxiliary terminal ts8 (T4E) that outputs the emitter voltage of the reverse blocking insulated gate bipolar transistor T4.
  • the conductive pattern 122f is electrically connected to a ninth auxiliary terminal ts9 (T4G) serving as a gate terminal for supplying the gate voltage of the reverse blocking insulated gate bipolar transistor T4.
  • Each of the insulating substrates SB21 to SB23 has a conductive pattern 122c and a conductive pattern 122d disposed in the area DA2 on which the insulated gate bipolar transistor T2 is mounted.
  • the conductive pattern 122c connects the collector of the insulated gate bipolar transistor T2 and the cathode of the free wheeling diode D2 through a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • the conductive pattern 122 d is electrically connected to the emitter of the insulated gate bipolar transistor T2.
  • the conductive pattern 122c is disposed across the area DA2 and the area DA3 such that the collector of the insulated gate bipolar transistor T2 and the emitter of the reverse blocking insulated gate bipolar transistor T4 are electrically connected to each other.
  • Each of the insulating substrates SB21 to SB23 has a conductive pattern 122e and a part of the conductive pattern 122c which are disposed in the area DA3 on which the reverse blocking insulating gate bipolar transistor T4 is mounted.
  • the conductive pattern 122e is connected to the collector of the reverse blocking insulating gate bipolar transistor T4 via a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • a portion of conductive pattern 122c is electrically connected to the emitter of reverse blocking insulated gate bipolar transistor T4.
  • the conductive patterns 122a, 122b, 122g, 122f of the insulating substrate SB22 are the conductive patterns 122a, 122b, 122g, 122f of the adjacent insulating substrate SB21 on the right and the conductive patterns 122a, 122b, 122g, 122f of the adjacent insulating substrate SB13 on the left. And wires 130 respectively.
  • the fourth auxiliary terminal ts4 (T2G) and the conductive pattern 122b of the insulating substrate SB23 are connected via the wire 130.
  • the fourth auxiliary terminal ts4 (T2G) can be connected to the conductive pattern 122b of the insulating substrate SB21 or the insulating substrate SB22 through the wire 130 depending on the position of the fourth auxiliary terminal ts4 (T2G).
  • the fifth auxiliary terminal ts5 (T2E) and the conductive pattern 122a of the insulating substrate SB23 are connected via the wire 130.
  • the fifth auxiliary terminal ts5 can be connected to the conductive pattern 122a of the insulating substrate SB21 or the insulating substrate SB22 through the wire 130.
  • the eighth auxiliary terminal ts8 (T4E) and the conductive pattern 122g of the insulating substrate SB23 are connected via the wire 130. According to the position of the eighth auxiliary terminal ts8 (T4E), the eighth auxiliary terminal ts8 (T4E) can be connected to the conductive pattern 122g of the insulating substrate SB21 or the insulating substrate SB22 through the wire 130.
  • the ninth auxiliary terminal ts9 (T4G) and the conductive pattern 122f of the insulating substrate SB23 are connected via the wire 130.
  • the ninth auxiliary terminal ts9 can be connected to the conductive pattern 122f of the insulating substrate SB21 or the insulating substrate SB22 through the wire 130.
  • the gate pad of the insulated gate bipolar transistor T 2 and the conductive pattern 122 b are connected by the wire 130.
  • the emitter of the insulated gate bipolar transistor T2, the anode of the free wheeling diode D2 and the conductive pattern 122d are connected by a wire 130.
  • the gate pad of the reverse blocking insulated gate bipolar transistor T4 and the conductive pattern 122f are connected by the wire 130.
  • the emitter of the reverse blocking insulated gate bipolar transistor T4 and the conductive pattern 121g are connected by the wire 130 via a part of the conductive pattern 121c.
  • the conductive pattern 122 d and the conductive pattern 122 a are also connected by the wire 130.
  • the collector of the insulated gate bipolar transistor T1 is connected to a first external connection terminal tm1 (P) as a positive side terminal connected to the positive electrode side of the DC power supply.
  • the emitter of the insulated gate bipolar transistor T2 is connected to a fourth external connection terminal tm4 (N) as a negative side terminal connected to the negative electrode side of the DC power supply.
  • a connection point C2 between the emitter of the reverse blocking insulated gate bipolar transistor T3 of the bidirectional switch element 12 and the collector of the reverse blocking insulated gate bipolar transistor T4 is a second external connection terminal tm2 (M1), It is connected to the second external connection terminal tm2 (M1) and connected to the third external connection terminal tm3 (M2) of the same potential.
  • a connection point C1 of the emitter of the insulated gate bipolar transistor T1 and the collector of T2 is connected to a fifth external connection terminal tm5 (U) as an AC output terminal.
  • the circuit for one phase (for example, U phase) shown in FIG. 3 of the three-level power conversion circuit is configured by four insulated gate bipolar transistors T1 to T4.
  • the insulated gate bipolar transistors T1 to T4 are mounted on each of the insulated substrates SB11 to SB13, and the insulated gate bipolar transistors T1 are connected in parallel with each other. T3 are connected in parallel to one another.
  • insulated gate bipolar transistors T2 and T4 are mounted on each of insulating substrates SB21 to SB23, insulated gate bipolar transistors T2 are connected in parallel with each other, and insulated gate bipolar transistors T4 are connected in parallel with each other.
  • the semiconductor device shown in FIG. 2 is configured.
  • the insulated gate bipolar transistors T1 and T3 mounted on the insulated substrate SB11 and the insulated gate bipolar transistors T2 and T4 mounted on the insulated substrate SB21 have a current capacity of 300 A
  • the insulated substrates SB11 and SB21, SB12 The total current capacity of all the insulated gate bipolar transistors T1 to T4 is 900 A by forming three pairs of S.22 and S.sub.B22 and SB13 and S.sub.B23.
  • the positive side conductor plate 21 is connected to each of the insulating substrates SB11 to SB13
  • the negative side conductor plate 22 is connected to each of the insulating substrates SB21 to SB23 as shown in FIG. Further, as shown in FIG.
  • a common intermediate potential conductor plate 23 is connected to each of the insulating substrates SB11 to SB13 and SB21 to SB23. Further, as shown in FIG. 2, a common AC output conductor plate 24 is connected to the insulating substrates SB11 to SB13 and SB21 to SB23.
  • FIG. 4 is an elevation view showing the arrangement of the positive side conductor plate 21, the negative side conductor plate 22, the intermediate potential conductor plate 23 and the AC output conductor plate 24.
  • the positive side conductor plate 21, the negative side conductor plate 22, the intermediate potential conductor plate 23 and the AC output conductor plate 24 are perpendicular to the respective insulating substrates SB11 to SB13 and SB21 to SB23. It stands up and extends in the lateral direction.
  • the positive side conductor plate 21 and the negative side conductor plate 22 are disposed to face the intermediate potential conductor plate 23 in proximity to one surface side, that is, the front side.
  • the AC output conductor plate 24 is disposed close to and facing the rear side of the intermediate potential conductor plate 23.
  • a second external connection terminal tm2 (M1) is formed extending upward at the right end of the intermediate potential conductor plate 23, and a third external connection terminal tm3 (M2) is formed extending upward at the center portion. It is done. Further, the first external connection terminal tm1 (P) is formed on the right side of the second external connection terminal tm2 (M1) in the positive side conductor plate 21 so as to extend upward. Furthermore, a fourth external connection terminal tm4 (N) is formed on the negative side conductor plate 22 so as to extend upward at the left position of the third external connection terminal tm3 (M2). Furthermore, the fifth external connection terminal tm5 (U) is formed on the AC output conductor plate 24 so as to extend upward at the left position of the fourth external connection terminal tm4 (N).
  • Each of the first to fifth external connection terminals tm1 to tm5 has a through hole 25 formed on the top thereof.
  • the case 2 has a recess (not shown) formed for inserting a nut at a position where the first external connection terminal tm1 to the fifth external connection terminal tm5 on the upper surface of the protrusion 5 are arranged, Nuts (not shown) are respectively inserted into the recesses.
  • the upper ends of the first external connection terminal tm1 to the fifth external connection terminal tm5 are projected upward from the upper surface of the ridge 5 of the case 2 and bent at the upper surface position of the ridge 5 to form the respective through holes 25 It is made to oppose the internal thread part 26 of the nut inserted in the recessed part of the protrusion 5. As shown in FIG.
  • FIGS. 5 to 8 are schematic diagrams for explaining the heat generation state of the semiconductor element for each operation mode of the semiconductor device according to the first embodiment of the present invention.
  • a modification in which each insulating substrate SB11 to SB13 and SB21 to SB23 are divided into two and one insulated gate bipolar transistor is mounted on each is shown as an example of the first embodiment. ing.
  • such three insulating substrates are arranged in each of the areas DA1 to DA4.
  • Insulated gate bipolar transistor T1 arranged in SB11 to SB13 and reverse blocking insulated gate bipolar transistor T4 mounted on area DA3 of each insulating substrate SB21 to SB23 located diagonally to area DA1 generate heat. Become. On the other hand, heat is not generated in the areas DA2 and DA4.
  • each insulating substrate SB21 to SB23 Insulated gate bipolar transistor T2 mounted in area DA2 and reverse blocking insulated gate bipolar transistor T4 mounted in area DA4 of insulating substrates SB11 to SB13 located diagonally to area DA2 generate heat. Become. On the other hand, heat is not generated in the areas DA1 and DA3.
  • the semiconductor device 1 when the semiconductor device 1 is in the operating state, all the regions DA1 to DA4 do not generate heat, but in the two diagonal regions or in the lateral direction. Two adjacent areas only generate heat. That is, only two partial regions generate heat depending on the operation mode. Therefore, as in the example of the conventional module described above, heat generation can be dispersed as compared to the case where heat generation occurs in the entire insulating substrate on the base plate 3, and the semiconductor device 1 is in an overheated state. It can be reliably prevented.
  • the semiconductor device 1 of this embodiment when used as a power conditioner (PCS) in a mega solar system using the above-described solar cell, the semiconductor device 1 only operates as an inverter.
  • the heat generation of the diodes D1 and D2 is small. Therefore, in the mode shown in FIGS. 7 and 8 described above, the heat generation of the free wheeling diodes D1 and D2 is small.
  • the regions DA4 of the respective insulating substrates SB11 to SB13 carrying the reverse blocking insulating gate bipolar transistor T3 having a large heat generation amount and the respective insulating substrates having the reverse blocking insulating gate bipolar transistor T4 having a large heat generation amount mounted thereon It is possible to suppress the simultaneous generation of heat in the area DA3 of SB21 to SB23 and the occurrence of thermal interference. Therefore, according to the first embodiment, the heat generation region changes for each operation mode, and the heat generation region is partial, so that efficient heat dispersion can be performed.
  • the positive-side conductor plate 21 and the negative-side conductor plate 22 are disposed facing each other in the vicinity of one surface side, that is, the front side of the intermediate potential conductor plate 23 with respect to the intermediate potential conductor plate 23. . Therefore, current flows from the first external connection terminal tm1 (P) to each insulated gate bipolar transistor T1, and further to each reverse blocking insulated gate bipolar transistor T3 to the second external connection terminal tm2 (M1) or the third external It flows to the connection terminal tm3 (M2). As a result, the direction of the current flowing in the intermediate potential conductor plate 23 and the direction of the current flowing in the positive side conductor plate 21 are opposite to each other.
  • the current flows from the second external connection terminal tm2 (M1) or the third external connection terminal tm3 (M2) to each reverse blocking insulated gate bipolar transistor T4, and further to each fourth external gate connected to each insulated gate bipolar transistor T2.
  • connection terminal tm4 N
  • the direction of the current flowing to the intermediate potential conductor plate 23 and the direction of the current flowing to the negative side conductor plate 22 are opposite to each other.
  • the inductance between the conductor plate 22 can be reduced.
  • the positive side conductor plate 21 and the negative side conductor plate 22 respectively face the intermediate potential conductor plate 23, the opposing area to the intermediate potential conductor plate 23 can be widened, and the inductance reduction effect is more exhibited. can do.
  • the positive side conductor plate 21 and the negative side conductor plate 22 are arranged in a straight line, the positive side conductor plate 21 and the negative side conductor plate 22 are electrically connected to the conductive patterns 121c on the respective insulating boards SB11 to SB13.
  • the conductive patterns 122d on the respective insulating substrates SB21 to SB23 can be electrically connected by ultrasonic bonding, for example, at the bonding portion 140 shown in FIG.
  • FIG. 9 is a perspective view showing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a plan view showing the semiconductor element mounted on the insulating substrate joined to the base plate 3 of the semiconductor device shown in FIG.
  • the second embodiment is a semiconductor device in which the arrangement position of the reverse blocking insulated gate bipolar transistor T3 and the arrangement position of the reverse blocking insulated gate bipolar transistor T4 in the first embodiment are mutually replaced. That is, in the second embodiment, as shown in FIG. 10, the reverse blocking type insulated gate bipolar transistor T4 disposed in the area DA3 of the base plate 3 in the first embodiment described above corresponds to each insulating substrate SB11 to SB13.
  • the reverse blocking type insulated gate bipolar transistor T3 arranged in the area DA4 is mounted on each of the insulating substrates SB21 to SB23 and arranged in the area DA3.
  • the conductive pattern of the insulating substrate 11 is also changed from the first embodiment.
  • a conductive pattern 123a and a conductive pattern 123b are disposed at one end of each of the insulating substrates SB11 to SB13.
  • the conductive pattern 123a is electrically connected to a third auxiliary terminal ts3 (T1E) that outputs the emitter voltage of the insulated gate bipolar transistor T1.
  • the conductive pattern 123b is electrically connected to a second auxiliary terminal ts2 (T1G) which is a gate terminal for supplying the gate voltage of the insulated gate bipolar transistor T1.
  • a conductive pattern 123g and a conductive pattern 123f are disposed at the other end of each of the insulating substrates SB11 to SB13.
  • the conductive pattern 123g is electrically connected to an eighth auxiliary terminal ts8 (T4E) that outputs the emitter voltage of the reverse blocking insulated gate bipolar transistor T4.
  • the conductive pattern 123f is electrically connected to a ninth auxiliary terminal ts9 (T4G) which is a gate terminal for supplying the gate voltage of the reverse blocking insulating gate bipolar transistor T4.
  • Each of the insulating substrates SB11 to SB13 has a conductive pattern 123c and a conductive pattern 123e arranged in the area DA1 on which the insulated gate bipolar transistor T1 is mounted.
  • the conductive pattern 123c connects the collector of the insulated gate bipolar transistor T1 and the cathode of the free wheeling diode D1 via a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • the conductive pattern 123e electrically connects the emitter of the insulated gate bipolar transistor T1.
  • the conductive pattern 123e is disposed across the area DA1 and the area DA4 such that the emitter of the insulated gate bipolar transistor T1 and the emitter of the reverse blocking insulated gate bipolar transistor T4 are electrically connected to each other. .
  • the collector of the reverse blocking insulating gate bipolar transistor T4 is soldered in a region DA4 on which the reverse blocking insulating gate bipolar transistor T4 is mounted, a solder containing tin, or a conductive material such as silver and tin Connect via conductive paste.
  • the conductive pattern 123e is electrically connected to the emitter of the reverse blocking insulated gate bipolar transistor T4.
  • the conductive patterns 123a, 123b, 123f and 123g of the insulating substrate SB12 are the conductive patterns 123a, 123b, 123f and 123g of the adjacent insulating substrate SB11 on the right and the conductive patterns 123a, 123b, 123f and 123g of the adjacent insulating substrate SB13 on the left.
  • the third auxiliary terminal ts3 (T1E) and the conductive pattern 123a of the insulating substrate SB13 are connected via the wire 130.
  • the third auxiliary terminal ts3 (T1E) can be connected to the conductive pattern 123a of the insulating substrate SB11 or the insulating substrate SB12 through the wire 130 depending on the position of the third auxiliary terminal ts3 (T1E).
  • the second auxiliary terminal ts2 (T1G) and the conductive pattern 123b of the insulating substrate SB13 are connected via the wire 130.
  • the second auxiliary terminal ts2 can be connected to the conductive pattern 123b of the insulating substrate SB11 or the insulating substrate SB12 through the wire 130 depending on the position of the second auxiliary terminal ts2 (T1G).
  • the first auxiliary terminal ts1 (T1P) and the conductive pattern 123c of the insulating substrate SB12 are connected via the wire 130. According to the position of the first auxiliary terminal ts1 (T1P), the first auxiliary terminal ts1 (T1P) can be connected to the conductive pattern 123c of the insulating substrate SB11 or the insulating substrate SB13 through the wire 130.
  • the eighth auxiliary terminal ts8 (T4E) and the conductive pattern 123g of the insulating substrate SB12 are connected via a wire 130.
  • the eighth auxiliary terminal ts8 (T4E) can be connected to the conductive pattern 123g of the insulating substrate SB11 or the insulating substrate SB13 through the wire 130.
  • the ninth auxiliary terminal ts9 (T4G) and the conductive pattern 123f of the insulating substrate SB12 are connected via a wire 130. According to the position of the ninth auxiliary terminal ts9 (T4G), the ninth auxiliary terminal ts9 (T4G) can be connected to the conductive pattern 123f of the insulating substrate SB11 or the insulating substrate SB13 through the wire 130.
  • the gate pad of the insulated gate bipolar transistor T1 and the conductive pattern 123b are connected by a wire 130.
  • the emitter of the insulated gate bipolar transistor T1, the anode of the free wheeling diode D1, and the conductive pattern 123e are connected by a wire 130.
  • the gate pad of the reverse blocking insulated gate bipolar transistor T4 and the conductive pattern 123f are connected by the wire 130.
  • the emitter of the reverse blocking insulated gate bipolar transistor T4 and the conductive pattern 123e are connected by a wire 130.
  • the conductive pattern 123e is also connected to the conductive pattern 123a and the conductive pattern 123g by the wire 130.
  • a conductive pattern 124a and a conductive pattern 124b are disposed at one end of each of the insulating substrates SB21 to SB23.
  • the conductive pattern 124a is electrically connected to a fifth auxiliary terminal ts5 (T2E) that outputs the emitter voltage of the insulated gate bipolar transistor T2.
  • the conductive pattern 124b is electrically connected to a fourth auxiliary terminal ts4 (T2G) which is a gate terminal for supplying the gate voltage of the insulated gate bipolar transistor T2.
  • a conductive pattern 124g and a conductive pattern 124f are disposed at the other end of each of the insulating substrates SB21 to SB23.
  • the conductive pattern 124g is connected to a sixth auxiliary terminal ts6 (T3E) that outputs the emitter voltage of the reverse blocking insulated gate bipolar transistor T3.
  • the conductive pattern 124f is electrically connected to a seventh auxiliary terminal ts7 (T3G) which is a gate terminal for supplying the gate voltage of the reverse blocking insulated gate bipolar transistor T3.
  • Each of the insulating substrates SB21 to SB23 has a conductive pattern 124d and a conductive pattern 124c arranged in the area DA2 on which the insulated gate bipolar transistor T2 is mounted.
  • the conductive pattern 124d connects the collector of the insulated gate bipolar transistor T2 and the cathode of the free wheeling diode D2 through a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • the conductive pattern 124c electrically connects the emitter of the insulated gate bipolar transistor T2.
  • the conductive pattern 124d is connected to the area DA2 such that the collector of the insulated gate bipolar transistor T2, the cathode of the free wheeling diode D2, and the collector of the reverse blocking insulated gate bipolar transistor T3 are electrically connected to each other. It is arranged across the area DA3.
  • Each of the insulating substrates SB21 to SB23 has a conductive pattern 124d and a conductive pattern 124e arranged in the area DA3 on which the reverse blocking insulating gate bipolar transistor T3 is mounted.
  • the conductive pattern 124d connects the collector of the reverse blocking insulating gate bipolar transistor T3 via a solder containing tin or a conductive paste containing a conductive material such as silver and tin.
  • the conductive pattern 124 e is electrically connected to the emitter of the reverse blocking insulated gate bipolar transistor T3.
  • the conductive patterns 124a, 124b, 124f, 124g of the insulating substrate SB22 are the conductive patterns 124a, 124b, 124f, 124g of the adjacent insulating substrate SB21 on the right and the conductive patterns 124a, 124b, 124f, 124g of the adjacent insulating substrate SB23 on the left. And the wires 130 shown in FIG.
  • the fourth auxiliary terminal ts4 (T2G) and the conductive pattern 124b of the insulating substrate SB23 are connected via the wire 130.
  • the fourth auxiliary terminal ts4 (T2G) can be connected to the conductive pattern 124b of the insulating substrate SB21 or the insulating substrate SB22 through the wire 130 depending on the position of the fourth auxiliary terminal ts4 (T2G).
  • the fifth auxiliary terminal ts5 (T2E) and the conductive pattern 124a of the insulating substrate SB23 are connected via the wire 130.
  • the fifth auxiliary terminal ts5 can be connected to the conductive pattern 124b of the insulating substrate SB21 or the insulating substrate SB22 via the wire 130.
  • the sixth auxiliary terminal ts6 (T3E) and the conductive pattern 124g of the insulating substrate SB23 are connected via the wire 130. According to the position of the sixth auxiliary terminal ts6 (T3E), the sixth auxiliary terminal ts6 (T3E) can be connected to the conductive pattern 124g of the insulating substrate SB21 or the insulating substrate SB22 through the wire 130.
  • the seventh auxiliary terminal ts7 (T3G) and the conductive pattern 124f of the insulating substrate SB23 are connected via the wire 130.
  • the seventh auxiliary terminal ts7 can be connected to the conductive pattern 124f of the insulating substrate SB21 or the insulating substrate SB22 via the wire 130.
  • the gate pad of the insulated gate bipolar transistor T2 and the conductive pattern 124b are connected by the wire 130.
  • the emitter of the insulated gate bipolar transistor T2, the anode of the free wheeling diode D2 and the conductive pattern 124c are connected by a wire 130.
  • the gate pad of the reverse blocking insulated gate bipolar transistor T3 and the conductive pattern 124f are connected by the wire 130.
  • the emitter of the reverse blocking insulated gate bipolar transistor T3 and the conductive pattern 124e are connected by a wire 130.
  • the conductive pattern 124 a and the conductive pattern 124 c, and further, the conductive pattern 124 e and the conductive pattern 124 g are also connected by the wire 130.
  • the position where the sixth auxiliary terminal ts6 (T3E) is arranged and the position where the eighth auxiliary terminal ts8 (T4E) is arranged It mutually interchanges with the longitudinal direction of case 2 from the position in 1st Embodiment shown in FIG. Further, the position at which the seventh auxiliary terminal ts7 (T3G) is arranged and the position at which the ninth auxiliary terminal ts9 (T4G) is arranged are also mutually interchanged in the longitudinal direction of the case 2 from the position shown in FIG. .
  • the other configuration is the same as the configuration of the first embodiment described above. Therefore, the parts corresponding to those in FIG. 1 and FIG. 2 are given the same reference numerals, and the detailed description thereof will be omitted.
  • FIG. 11 is a diagram schematically illustrating the heat generation state of the semiconductor element for each operation mode of the semiconductor device according to the second embodiment.
  • the insulating substrates SB11 to SB23 in the regions DA1 to DA4 are shown by a grid
  • the insulating bipolar transistors T1 and T2 and the reverse blocking insulating bipolar transistors mounted on the insulating substrates SB11 to SB23 are shown.
  • T3 and T4 are indicated by reference numerals in the grid and their heat generation state is indicated by hatching.
  • the positions of the positive side conductor plate 21, the negative side conductor plate 22, the intermediate potential conductor plate 23 and the AC output conductor plate 24 are not changed as shown in FIG. For this reason, as in the first embodiment described above, the direction of the current flowing through the intermediate potential conductor plate 23 and the direction of the current flowing through the positive side conductor plate 21 disposed in proximity to this are opposite to each other. The direction of the current flowing to the intermediate potential conductor plate 23 and the direction of the current flowing to the negative side conductor plate 22 disposed close to this are also opposite to each other. Thus, the inductance between the intermediate potential conductor plate 23 and the positive side conductor plate 21 and the inductance between the intermediate potential conductor plate 23 and the negative side conductor plate 22 can be reduced.
  • the inductance in the semiconductor device 1 can be reduced.
  • the entire base plate 3 in the semiconductor device 1 does not generate heat simultaneously, but the heat generation region moves in accordance with the operation mode, so that the heat dispersion is surely performed and the semiconductor device 1 is in an overheated state. Can be reliably prevented.
  • FIG. 12 is a diagram showing a circuit configuration of an example of the three-level power conversion circuit according to the second embodiment, shown in (a), and a terminal arrangement shown in (b).
  • FIG. 13 is a diagram showing a circuit configuration of another example of the three-level power conversion circuit in the second embodiment, shown in (a), and a terminal arrangement shown in (b).
  • the terminal arrangement of Case 2 in an example of the three-level power conversion circuit in this second embodiment is a modification of the terminal arrangement in the first embodiment as shown in FIG. 12 (b).
  • the circuit configuration shown in FIG. 12A is the same as that of the first embodiment shown in FIG.
  • the internal wiring pattern is changed from the circuit configuration using the reverse blocking type insulated gate bipolar transistors T3 and T4 shown in FIG. 12A described above in the circuit configuration of the three-level power conversion circuit. Even if the circuit configuration of another example shown in FIG. 13A using insulated gate bipolar transistors T3 'and T4' is changed, the terminal arrangement of case 2 shown in FIG. The same AC output voltage can be obtained in the same operation mode with the terminal arrangement shown in 2.).
  • free-wheeling diodes D3 and D4 corresponding to these are used in place of the reverse blocking insulated gate bipolar transistors T3 and T4 shown in FIG. Insulated gate bipolar transistors T3 'and T4' respectively connected in reverse parallel are applied. And, the same as that used in the circuit shown in FIG. 12 (a), the free-wheeling diode D4 is anti-parallel to the emitter of the insulated gate bipolar transistor T1 in which the free-wheeling diode D1 is connected anti-parallel. The collector of the insulated gate bipolar transistor T4 'connected to the is connected.
  • the emitter of the insulated gate bipolar transistor T4 ' is connected to the collector of the insulated gate bipolar transistor T3' in which the free wheeling diode D3 is connected in antiparallel.
  • a fifth external connection terminal tm5 (U) is further connected to a connection point of the emitter of the insulated gate bipolar transistor T4 'and the collector of the insulated gate bipolar transistor T3'.
  • the emitter of the insulated gate bipolar transistor T3 ' is connected to the collector of the insulated gate bipolar transistor T2 in which the free wheeling diode D2 is connected in antiparallel.
  • a cathode of a diode D5 is connected to a connection point of the emitter of the insulated gate bipolar transistor T1 and the collector of the insulated gate bipolar transistor T4 '.
  • the anode of the diode D5 is connected to the cathode of the diode D6, and the anode of the diode D6 is connected to the connection point between the emitter of the insulated gate bipolar transistor T3 'and the collector of the insulated gate bipolar transistor T2.
  • Second and third external connection terminals tm2 (M1) and tm3 (M2) are connected to a connection point between the anode of the diode D5 and the cathode of the diode D6.
  • FIG. 14 is a diagram showing a comparison between a current path in the circuit configuration shown in FIG. 12A and a current path in the circuit configuration shown in FIG. 13A in a state where a positive voltage is output in the second embodiment. It is.
  • the fifth external connection terminal tm5 (U) is used in the three-level voltage conversion circuit having different circuit configurations as shown in FIGS. 12A and 13A.
  • the insulating gate bipolar transistor T1 is switched in the circuit shown in FIG.
  • the reverse blocking insulated gate bipolar transistor T4 is turned on, and the insulated gate bipolar transistor T2 and the reverse blocking insulated gate bipolar transistor T3 are turned off.
  • the insulated gate bipolar transistor T1 is switched, the insulated gate bipolar transistor T4 'is turned on, and the insulated gate bipolar transistors T2 and T3' are turned off.
  • the path of the current flowing in the three-level voltage conversion circuit having the configuration shown in FIG. 12A starts from the positive electrode side of the capacitor C11 as shown in FIG.
  • the inductive load L is returned to the negative side of the capacitor C11.
  • an output voltage of + E (V) is applied to the inductive load L.
  • the path of the current flowing to the 3-level voltage conversion circuit having the configuration shown in FIG. 13 (a) is the insulated gate bipolar transistors T1 and T4 'from the positive electrode side of capacitor C11.
  • the inductive load L is returned to the negative side of the capacitor C11.
  • FIG. 15 is a diagram showing a comparison between a current path in the circuit configuration shown in FIG. 12A and a current path in the circuit configuration shown in FIG. 13A in a state where a negative voltage is output in the second embodiment It is.
  • the voltage output from the fifth external connection terminal tm5 (U) is the DC voltage -E (V) for charging the capacitor C12, as shown in FIG.
  • the insulated gate bipolar transistor T2 is switched, and a gate signal for turning on the reverse blocking insulated gate bipolar transistor T3 is input.
  • the remaining insulated gate bipolar transistor T1 and the reverse blocking insulated gate bipolar transistor T4 receive gate signals that turn off the transistors T1 and T4, respectively.
  • the path of the current flowing to the three-level voltage conversion circuit having the configuration shown in FIG. 12A starts from the positive electrode side of the capacitor C12 and passes through the inductive load L, as shown in FIG. It becomes a path returned to the negative electrode side of the capacitor C12 through the insulated gate bipolar transistor T2. Therefore, the output voltage -E (V) can be applied to the inductive load L.
  • the path of the current flowing in the three-level voltage conversion circuit having the configuration shown in FIG. 13A starts from the positive electrode side of capacitor C12 and passes through inductive load L as shown in FIG.
  • the current path returns to the negative side of the capacitor C12 through the insulated gate bipolar transistor T3 'and the second insulated gate bipolar transistor T2. Therefore, the output voltage -E (V) can be applied to the inductive load L.
  • the reverse blocking insulating gate bipolar transistor T3 is turned on. A gate signal is input, and gate signals to be turned off are input to all the other insulated gate bipolar transistors T1 and T2 and the reverse blocking insulated gate bipolar transistor T4.
  • the current flowing in the three-level voltage conversion circuit having the configuration shown in FIG. 12A starts from the connection point between capacitors C11 and C12 and passes through inductive load L as shown in FIG.
  • the reverse blocking insulated gate bipolar transistor T3 provides a path back to the connection point between the capacitors C11 and C12. Therefore, the output voltage applied to the inductive load L is 0 (V).
  • FIG. 16 (b) the current path flowing through the three-level voltage conversion circuit having the configuration shown in FIG.
  • the arrangement positions of the first to fifth external connection terminals tm1 to tm5 and the first to eleventh auxiliary terminals ts1 to ts11 Is common to the circuit configuration, and the same output voltage can be obtained for the same kind of gate signal in each operation mode. Therefore, the user can use the semiconductor device 1 without being aware of the configuration of the three-level power conversion circuit incorporated in the semiconductor device 1, and a highly compatible semiconductor device can be provided.
  • FIG. 17 is a plan view showing an insulating substrate on which a semiconductor element is mounted in the semiconductor device according to the third embodiment of the present invention.
  • the base plate 3 and the first auxiliary terminals ts1 to the eleventh auxiliary terminals ts11 shown in FIG. 2 are not shown.
  • the insulated gate bipolar transistors T1 and T2 having the largest amount of heat generation in the first embodiment described above are arranged diagonally to each other.
  • insulated gate bipolar transistors T2 arranged in the area DA2 are used as insulating substrates SB21 to SB23.
  • the reverse blocking insulating gate bipolar transistor T4 arranged in the area DA3 is arranged in the area DA2 of each of the insulating substrates SB21 to SB23.
  • the negative side conductor plate 22 is arranged in the area DA3 Close to the back side and facing each other. Furthermore, the AC output conductor plate 24 is divided into the areas DA2 and DA4 and arranged.
  • the positive side conductor plate 21 is disposed close to the front side and opposed to the intermediate potential conductor plate 23, and the negative side conductor plate 22 is closely opposed to the rear side. Are arranged.
  • the direction of the current flowing in the middle potential conductor plate 23 and the direction of the current flowing in the positive side conductor plate 21 are opposite to each other, and the direction of the current flowing in the middle potential conductor plate 23 is opposite to the direction of the current flowing in the negative side conductor plate 22
  • the inductance between the intermediate potential conductor plate 23 and the positive side conductor plate 21 and the inductance between the intermediate potential conductor plate 23 and the negative side conductor plate 22 can be reduced as described above.
  • the conductive pattern is also changed by replacing the insulated gate bipolar transistor T2 and the reverse blocking insulated gate bipolar transistor T4.
  • the heat generation state for each operation mode is as shown in FIG. ) To (d) in a simplified manner. That is, as shown in FIG. 18A, when the operation is a mode in which the reverse blocking type insulated gate bipolar transistor T4 enters the recovery state by switching by inputting a gate pulse to the gate of the insulated gate bipolar transistor T1 as shown in FIG.
  • Insulated gate bipolar transistors T1 and regions DA1 mounted on respective insulating substrates SB11 to SB13 arranged on DA1 are reverse blocking type insulations mounted on respective insulating substrates SB21 to SB23 arranged in a region DA2 adjacent on the left side
  • the gate bipolar transistor T4 generates heat. On the other hand, heat is not generated in the areas DA3 and DA4.
  • the semiconductor device 1 when the semiconductor device 1 is in the operating state, all the regions DA1 to DA4 do not generate heat at the same time as in the first embodiment described above. Only heat generation occurs in two regions adjacent to or two regions adjacent to each other. That is, heat generation occurs only in two partial regions depending on the operation mode. Therefore, as in the example of the conventional module described above, the heat generation can be dispersed as compared to the case where the heat generation occurs in the entire insulating substrate on the base plate 3, and the semiconductor device 1 becomes overheated. It can be reliably prevented.
  • the insulated gate bipolar transistor T2 and the reverse blocking insulated gate bipolar transistor T4 arranged in the areas DA2 and DA3 are arranged in the areas DA3 and DA2, respectively, in the first embodiment described above.
  • the present invention is not limited to the above configuration, and as shown in FIGS. 19 and 20, in the third embodiment, the reverse blocking insulated gate bipolar transistor T4 and reverse blocking insulating of the regions DA2 and DA4 are isolated.
  • the gate bipolar transistor T3 may be changed to a configuration in which the gate bipolar transistor T3 is disposed in the area DA4 and the area DA2, respectively.
  • FIG. 19 is a plan view showing an insulating substrate on which a semiconductor device is mounted in a modification of the semiconductor device according to the third embodiment of the present invention
  • FIG. 20 is a semiconductor device according to the third embodiment of the present invention.
  • a modification it is a figure which simplifies and explains a heat generation state of a semiconductor device for every operation mode.
  • the arrangement relationship between the positive side conductor plate 21, the negative side conductor plate 22, the intermediate potential conductor plate 23 and the AC output conductor plate 24 is the same as the third one described above.
  • This embodiment is the same as the second embodiment, and can exhibit an inductance reduction effect.
  • FIG. 21 is a plan view showing an insulating substrate on which a semiconductor element is mounted in a semiconductor device according to a fourth embodiment of the present invention.
  • the base plate 3 and the first to eleventh auxiliary terminals shown in FIG. 2 are not shown.
  • the insulated gate bipolar transistors T1 and T3 or the insulated gate bipolar transistors T1 and T4 among the four insulated gate bipolar transistors T1 to T4 constituting the three-level power conversion circuit are mounted.
  • insulating substrates SB11 to SB13 Three identical insulating substrates SB11 to SB13 are arranged adjacent to each other, and three identical insulating substrates SB21 to SB23 on which insulated gate bipolar transistors T2 and T4 or insulated gate bipolar transistors T2 and T3 are mounted are adjacent to each other.
  • these insulating substrates SB11 to SB13 and the insulating substrates SB21 to SB23 are not adjacent to each other.
  • insulated gate bipolar transistors T1 and T2 are alternately arranged not adjacent to each other, reverse blocking type insulation
  • the gate bipolar transistors T3 and T4 are alternately arranged without being adjacent to each other.
  • the intermediate potential conductor plate 23 and the AC output conductor plate 24 are arranged in the same manner as in the first embodiment described above.
  • positive side conductor plate 21 is in close proximity to substantially the entire length from the front side to intermediate potential conductor plate 23, and negative side conductor plate 22 is in close proximity to the entire surface from the rear side. ing.
  • the opposing area between the intermediate potential conductor plate 23 and the positive side conductor plate 21 through which currents in opposite directions flow and the opposing area between the intermediate potential conductor plate 23 and the negative side conductor plates 22 through which currents in opposite directions flow The present embodiment can be wider than the first embodiment, whereby the inductance reduction effect can be more exhibited.
  • FIG. 22 is a schematic diagram illustrating the heat generation state of each operation mode of the semiconductor device according to the fourth embodiment of the present invention.
  • the operation is the insulated gate bipolar transistor T1 is in the switching state and the reverse blocking insulated gate bipolar transistor T4 is in the recovery mode, as shown in FIG. Do.
  • the staggered form in FIG. 22 (a) is reversed. Heats up in a staggered manner.
  • the insulated gate bipolar transistor T1 recovers in the switching state of the reverse blocking insulated gate bipolar transistor T3, as shown in FIG. 22C, heat is generated alternately.
  • FIG. 23 is a plan view showing an insulating substrate on which a semiconductor element is mounted in a modification of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 24 is a diagram schematically illustrating the heat generation state of the semiconductor element in each operation mode in the modification of the semiconductor device according to the fourth embodiment of the present invention.
  • the front-to-back arrangement of insulated gate bipolar transistors T2 and reverse blocking insulated gate bipolar transistors T4 of the respective insulating substrates SB21 to SB23 can be interchanged. .
  • the heat generation state in the third embodiment and the heat generation state in the fourth embodiment shown in FIGS. 24 (a) to 24 (d) are mixed, and the first to fourth embodiments described above are realized. The same function and effect as the form can be obtained.
  • FIG. 25 is a perspective view showing a modification of the semiconductor device according to the first embodiment of the present invention shown in FIG.
  • FIG. 26 is a plan view showing another modified example of the semiconductor device corresponding to the first embodiment of the present invention shown in FIG. That is, as shown in FIG. 26, in addition to the first to fifth external connection terminals tm1 to tm5 and the first to eleventh auxiliary terminals ts1 to ts11 in FIG.
  • the terminal formation hole 31 may be formed.
  • the position of the auxiliary terminal can be changed or added according to the specification of the user, and a highly versatile semiconductor device can be provided.
  • the present invention is limited to the application of the above-described power conditioner (PCS: Power Conditioning Subsystem) to a semiconductor device because the desired circuit configuration can be obtained only by the combination of terminal connections of the semiconductor module.
  • PCS Power Conditioning Subsystem
  • the present invention can be applied to semiconductor devices of other devices such as uninterruptible power supply (UPS) and other arbitrary power conversion devices and switching ICs for high frequency applications.
  • UPS uninterruptible power supply
  • SYMBOLS 1 Semiconductor device, 2 ... Molded body, 3 ... Base board, 4 ... Terminal arrangement surface, 5 ... Protrusion, tm1 ... 1st external connection terminal, tm2 ... 2nd external connection terminal, tm 3 ...

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Abstract

　中間電位導体板と正側導体板及び負側導体板とを対面させてインダクタンスを確実に低減させるようにした半導体装置を提供する。３レベル電力変換回路を構成する少なくとも４つの半導体素子を搭載した絶縁基板（１１）と、この絶縁基板を配置するベース板（３）と、前記ベース板上に、前記半導体素子の内の１つの半導体素子に接続される直流正側電位の正側導体板（２１）と、前記半導体素子の内の他の１つの半導体素子に接続される直流負側電位の負側導体板（２２）と、前記半導体素子の内の残りの２つの半導体素子に接続された中間電位の中間電位導体板（２３）とを備え、前記正側導体板及び前記負側導体板を前記中間電位導体板に対して近接対面させて配置させた。

Description

半導体装置
　本発明は、パワーデバイスを格納し、直流電力を交流電力に変換する電力変換装置などに使用する半導体装置に関する。
　電力変換装置は、太陽電池、燃料電池、ガスエンジン等の発電ユニットの発電電力を系統電力に変換する機能備えたパワーコンディショナー（ＰＣＳ：Power Conditioning Subsystem）や無停電電源装置（ＵＰＳ：Uninterruptible Power Supply）等に広く用いられている。
　このような電力変換装置には、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）やフリー・ホイーリング・ダイオード（ＦＷＤ：Free Wheeling Diode）などのパワーデバイスを絶縁基板上に実装し、樹脂ケースに格納した半導体モジュールが用いられている。
　この種の電力変換装置に使用する半導体モジュールの一例としては、例えば、特許文献１に記載されているパワー半導体モジュールが提案されている。
　このパワー半導体モジュールは、ケース内に３レベルインバータ回路の１相分の回路を収容している。この３レベルインバータ回路では、互いに逆方向に電流が流れるＵ端子とＭ端子とを一方が他方の上に近接して配置されるように配線することで、ケース内のインダクタンスを低減するようにしている。
　また、従来のモジュールの他の例として、特許文献２において記載されているパワー半導体モジュールが提案されている。このパワー半導体モジュールにおいては、特許文献１に記載されている３レベルインバータと同様に３レベルインバータを構成した場合に、外部端子Ｐ，Ｍ，Ｎ，Ｕを、そのＭ端子をＭ１、Ｍ２の２端子とし、端子配列をＭ１、Ｐ、Ｎ、Ｍ２、Ｕの順序、又はＭ１、Ｎ、Ｐ、Ｍ２、Ｕの順序で一直線状に配置している。この構成により、インバータの動作モードを３レベルから２レベルモードとしたときに配線インダクタンスの影響で生ずる跳ね上がり電圧が大きくなることを防止している。
　また、従来のモジュールのさらに他の例として、特許文献３に記載されている半導体モジュールが提案されている。この半導体モジュールは、直流電源のＰ端子とＮ端子との間に接続されるＩＧＢＴの直列接続回路と、この直列接続回路の接続点と直流電源の中性点との間に接続される交流スイッチ素子を一つのパッケージに内蔵することにより、配線インダクタタンスの低減と装置の低価格化を実現するようにしている。ここで、３レベルインバータを構成する場合として、２個のダイオードを逆並列接続したＩＧＢＴを直列に接続して双方向スイッチとする場合と、２個の逆阻止ＩＧＢＴを逆並列に接続して双方向スイッチとする場合とが記載されている。逆阻止ＩＧＢＴは、逆方向の耐圧特性を有するＩＧＢＴである。
　また、従来のモジュールのさらにまた他の例として、特許文献４に記載の半導体装置が提案されている。この半導体装置は、３レベルインバータ回路の直流電源のＰ端子とＮ端子との間に接続されるＩＧＢＴの直列接続回路と、この直列接続回路の接続点と直流電源の中性点との間に互いにダイオードを逆並列に接続した第１及び第２のＩＧＢＴを直列に接続し、第１及び第２のＩＧＢＴの接続個所に設けた中間端子とを備えている。この構成により、半導体装置は、ＩＧＢＴやダイオードの破壊を防ぎながら絶縁試験を行うことができる。
　さらに、従来のモジュールのさらにまた他の例として、特許文献５に記載された半導体装置が提案されている。この半導体装置は、インバータなどの装置に用いられる大容量の半導体装置であって、そこにおいて、絶縁基板上に３つのＩＧＢＴチップを設け、これらＩＧＢＴチップを並列に接続するために、千鳥状に配置するようにしている。
特開２０１２－１１００９５号公報 特開２０１１－２５４６７２号公報 特開２００８－１９３７７９号公報 特開２０１１－１９３６４６号公報 特開２００２－３６８１９２号公報
　ところで、上記特許文献１では、Ｕ端子とＭ端子とを重ねるように配線することで、ケース内のインダクタンスを低減することができる。また、上記特許文献２では、端子Ｐと端子Ｎとが近接し、端子Ｐと端子Ｍ１及び端子Ｎと端子Ｍ２とを隣接させているが、各端子間の重なり幅が狭く十分なインダクタンスの低減を行うことができないという未解決の課題がある。
　また、上記特許文献３では、Ｐ－Ｃ１配線とＭ配線、及びＭ配線とＮ－Ｅ２配線とは近接配線が容易となる旨記載されているが、Ｍ配線とＰ－Ｃ１配線及びＮ－Ｅ２配線との対面幅は狭く十分なインダクタンスの低減を行うことができない。
　また、上記特許文献４及び５では、インダクタンス低減についての記述はなく、単に３レベルインバータ回路の構成が開示されているだけである。
　そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、中間電位導体板と正側導体板及び負側導体板とを対面させてインダクタンスを確実に低減させるようにした半導体装置を提供することを目的としている。
　上記目的を達成するために、本発明に係る半導体装置の第１の態様は、３レベル電力変換回路を構成する少なくとも４つの半導体素子を搭載した絶縁基板と、該絶縁基板を配置するベース板と、前記ベース板上に、前記半導体素子の内の１つの半導体素子に接続される直流正側電位の正側導体板と、前記半導体素子の内の他の１つの半導体素子に接続される直流負側電位の負側導体板と、前記半導体素子の内の残りの２つの半導体素子に接続された中間電位の中間電位導体板とを備えている。そして、前記正側導体板及び前記負側導体板を前記中間電位導体板に対して近接対面させて配置させている。
　本発明によれば、３レベル電力変換回路を構成する少なくとも４つの半導体素子を搭載した絶縁基板に中間電位導体板に対して、正側導体板及び負側導体板を一方向から対面させることにより、互いに逆方向に電流が流れる中間電位導体板と正側導体板及び負側導体板との対向面積を広く取ってインダクタンスを大幅に低減することができる。
本発明の第１の実施形態に係る半導体装置を示す斜視図である。 図１に示す半導体装置のベース板に接合された絶縁基板に搭載した半導体素子を示す平面図である。 ３レベル電力変換回路の一例を示す回路図である。 正側導体板、負側導体板、中間電位導体板及び交流出力用導体板の配置を示す立面図である。 本発明の第１の実施形態に係る半導体装置の一の動作モードにおける半導体素子の発熱状態を説明する模式図である。 本発明の第１の実施形態に係る半導体装置の他の動作モードにおける半導体素子の発熱状態を説明する模式図である。 本発明の第１の実施形態に係る半導体装置のさらに他の動作モードにおける半導体素子の発熱状態を説明する模式図である。 本発明の第１の実施形態に係る半導体装置のさらに他の動作モードにおける半導体素子の発熱状態を説明する模式図である。 本発明の第２の実施形態に係る半導体装置を示す斜視図である。 図９に示す半導体装置のベース板に接合された絶縁基板に搭載した半導体素子を示す平面図である。 本発明の第２の実施形態に係る半導体装置の動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。 第２の実施形態における３レベル電力変換回路の一例の回路構成を（ａ）に、端子配置を（ｂ）に示す図である。 第２の実施形態における３レベル電力変換回路の別の例の回路構成を（ａ）に、端子配置を（ｂ）に示す図である。 第２の実施形態において正電圧を出力する状態で、図１２（ａ）に示す回路構成における電流経路と、図１３（ａ）に示す回路構成における電流経路との比較を示す図である。 第２の実施形態において負電圧を出力する状態で、図１２（ａ）に示す回路構成における電流経路と、図１３（ａ）に示す回路構成における電流経路との比較を示す図である。 第２の実施形態において零電圧を出力する状態で、図１２（ａ）に示す回路構成における電流経路と、図１３（ａ）に示す回路構成における電流経路との比較を示す図である。 本発明の第３の実施形態に係る半導体装置において、半導体素子を搭載した絶縁基板を示す平面図である。 本発明の第３の実施形態に係る半導体装置の動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。 本発明の第３の実施形態に係る半導体装置の変形例において、半導体素子を搭載した絶縁基板を示す平面図である。 本発明の第３の実施形態に係る半導体装置の変形例において、動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。 本発明の第４の実施形態に係る半導体装置において、半導体素子を搭載した絶縁基板を示す平面図である。 本発明の第４の実施形態に係る半導体装置の動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。 本発明の第４の実施形態に係る半導体装置の変形例において、半導体素子を搭載した絶縁基板を示す平面図である。 本発明の第４の実施形態に係る半導体装置の変形例において、動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。 図１に示す本発明の第１の実施形態に係る半導体装置に対応する半導体装置において二つの外部接続端子の配置位置を互いに入れ替えた状態の変形例を示す斜視図である。 図１に示す本発明の第１の実施形態に係る半導体装置に対応する半導体装置の他の変形例を示す斜視図である。 図１に示す本発明の第１の実施形態に係る半導体装置に対応する半導体装置のさらに他の変形例を示す平面図である。
　以下、図面を参照してこの発明の実施の形態について説明する。
　図１は、本発明の第１の実施形態に係る半導体装置を示す斜視図である。図２は図１に示す半導体装置のベース板に接合された絶縁基板に搭載された半導体素子を示す平面図である。図１に示す半導体装置は、パワーコンディショナー（ＰＣＳ：Power Conditioning Subsystem）に適用することができる。
　半導体装置１は、図１に示すように、絶縁性の樹脂で成型されたケース２を有する。このケース２は、ベース板３をねじで固定するためにベース板３に設けた穴部を露出させるとともにベース板３上の他の部分を覆っている。また、ケース２の上面側には、端子配置面４が形成されている。この端子配置面４の横方向の中央部には、端子配置面４の長手方向に延びる突条５が設けられている。突条５上には、その右端側から、直流電源の正側端子Pとなる第１の外部接続端子ｔｍ１（Ｐ）、中間端子となる第２の外部接続端子ｔｍ２（Ｍ１）と第３の外部接続端子ｔｍ３（Ｍ２）、直流電源の負側端子Ｎとなる第４の外部接続端子ｔｍ４（Ｎ）及び交流出力端子Ｕとなる第５の外部接続端子ｔｍ５（Ｕ）がその順に直線状に直列配置されている。
　端子配置面４の前端側には、右側から後述する絶縁ゲートバイポーラトランジスタＴ１のコレクタ電圧を出力する第１の補助端子ｔｓ１（Ｔ１Ｐ）と、絶縁ゲートバイポーラトランジスタＴ１のゲート電圧を供給するゲート端子となる第２の補助端子ｔｓ２（Ｔ１Ｇ）、後述する絶縁ゲートバイポーラトランジスタＴ１のエミッタ電圧を出力する第３の補助端子ｔｓ３（Ｔ１Ｅ）、後述する絶縁ゲートバイポーラトランジスタＴ２のゲート電圧を供給するゲート端子となる第４の補助端子ｔｓ４（Ｔ２Ｇ）及び絶縁ゲートバイポーラトランジスタＴ２のエミッタ電圧を出力する第５の補助端子ｔｓ５（Ｔ２Ｅ）が配置されている。
　端子配置面４の後端側には、右端寄り位置に後述する絶縁ゲートバイポーラトランジスタＴ３のエミッタ電圧が出力される第６の補助端子ｔｓ６（Ｔ３Ｅ）及び絶縁ゲートバイポーラトランジスタＴ３のゲート電圧を供給するゲート端子となる第７の補助端子ｔｓ７（Ｔ３Ｇ）が併置されている。また、端子配置面４の後端面側には、左端寄り位置に後述する絶縁ゲートバイポーラトランジスタＴ４のエミッタ電圧が出力される第８の補助端子ｔｓ８（Ｔ４Ｅ）及び絶縁ゲートバイポーラトランジスタＴ４のゲート電圧を供給するゲート端子となる第９の補助端子ｔｓ９（Ｔ４Ｇ）が併置されている。さらに、端子配置面４の後端面側には、中央部にケース２内に埋設されてケース２の内部温度を検出するサーミスタ１５０に接続されたサーミスタ用の第１０補助端子ｔｓ１０（ＴＨ２）及び第１１の補助端子ｔｓ１１（ＴＨ１）が配置されている。
　さらに、ケース２の突条５には、第１及び第２の外部接続端子ｔｍ１及びｔｍ２間の部分と、第２及び第３の外部接続端子ｔｍ２及びｔｍ３間の部分と、第３及び第４の外部接続端子ｔｍ３及びｔｍ４間の部分と、第４及び第５の外部接続端子ｔｍ４及びｔｍ５間の部分に形成された複数の横方向のスリットを有している。これらスリット６は、前記各部分の絶縁を確保するようにその部分の沿面距離を延長するためのものである。
　ケース２は、第１の補助端子ｔｓ１～第１１の補助端子ｔｓ１１の下方側の各部分にスリット６と同様に形成された複数のスリット７を有している。これらスリット７は、各補助端子ｔｓ１～ｔｓ１１とベース板３（接地電位）との部分の絶縁を確保するようにその部分の沿面距離を延長するためのものである。ここで、各スリット６及び７の数は、所望の絶縁耐圧に応じて設定すればよい。
　図２に示すように、ベース板３上には、伝熱性の良いセラミックス（例えばアルミナ）基板の両面に導体パターンが形成された絶縁基板１１が配置されている。図２の例では、ベース板３上に、６枚の絶縁基板１１が配置されている。この６枚の絶縁基板１１の２枚ごとに、３レベル電力変換装置（インバータ）回路の３相のうちの図３に示す１相分の回路を構成する４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４が実装されている。その４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４のうち、Ｔ１とＴ３が同一の絶縁基板１１に、Ｔ２とＴ４が他の同一の絶縁基板１１に実装されている。絶縁ゲートバイポーラトランジスタＴ１～Ｔ４のうち、Ｔ３，Ｔ４は、逆阻止型絶縁ゲートバイポーラトランジスタである。
　図２の例では、Ｔ１とＴ３とを実装した絶縁基板１１を３枚（ＳＢ１１～ＳＢ１３と記す）、Ｔ２とＴ４とを実装した絶縁基板１１を３枚（ＳＢ２１～ＳＢ２３と記す）を、各絶縁基板ＳＢ１１～ＳＢ１３を並列に接続し、また、各絶縁基板ＳＢ２１～ＳＢ２３を並列に接続して用いている。
　ここで、図２に示した長手方向の中央線Ｌ１及び横方向の中央線Ｌ２によってベース板３上のケース２の内部の全体のエリアを４つの領域に分割し、図２に示すようにそれぞれ領域ＤＡ１、ＤＡ２、ＤＡ３、及びＤＡ４とする。
　図２の例では、領域ＤＡ１には、後述する半導体素子としての絶縁ゲートバイポーラトランジスタＴ１及びこれに逆並列に接続されるフリー・ホイーリング・ダイオードＤ１を配置する。つまり、各絶縁基板ＳＢ１１～ＳＢ１３の領域ＤＡ１のエリアには、絶縁ゲートバイポーラトランジスタＴ１及びこれに逆並列に接続されるフリー・ホイーリング・ダイオードＤ１が搭載されている。さらに、これら絶縁ゲートバイポーラトランジスタＴ１とフリー・ホイーリング・ダイオードＤ１は、ベース板３の長手方向に直線状に配置されている。
　領域ＤＡ２には、後述する半導体素子としての絶縁ゲートバイポーラトランジスタＴ２及びこれに逆並列に接続されるフリー・ホイーリング・ダイオードＤ２を配置する。つまり、各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ２のエリアには、絶縁ゲートバイポーラトランジスタＴ２及びこれに逆並列に接続されるフリー・ホイーリング・ダイオードＤ２が搭載されている。さらにこれら絶縁ゲートバイポーラトランジスタＴ２とフリー・ホイーリング・ダイオードＤ２は、ベース板３の長手方向に直線状に配置されている。
　領域ＤＡ３には、後述する双方向スイッチ素子となる半導体素子としての逆阻止型絶縁ゲートバイポーラトランジスタＴ３が配置されている。つまり、各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ３のエリアには、逆阻止型絶縁ゲートバイポーラトランジスタＴ３が搭載されている。さらにこれら逆阻止型絶縁ゲートバイポーラトランジスタＴ３は、ベース板３の長手方向に直線状に配置されている。
　領域ＤＡ４には、後述する双方向スイッチ素子となる半導体素子としての逆阻止型絶縁ゲートバイポーラトランジスタＴ４が配置されている。つまり、各絶縁基板ＳＢ１１～ＳＢ１３の領域ＤＡ４のエリアには、逆阻止型絶縁ゲートバイポーラトランジスタＴ４がそれぞれ搭載されている。さらに、これら逆阻止型絶縁ゲートバイポーラトランジスタＴ４は、ベース板３の長手方向に直線状に配置されている。
　ここで、半導体装置１に内蔵される３レベル電力変換（インバータ）回路の回路構成、例えばＵ相分の回路構成は、図３に示すように、直列に接続された絶縁ゲートバイポーラトランジスタＴ１及び絶縁ゲートバイポーラトランジスタＴ２と、これら絶縁ゲートバイポーラトランジスタＴ１のエミッタ及び絶縁ゲートバイポーラトランジスタＴ２のコレクタとの接続点Ｃ１に接続された双方向スイッチ素子１２とを備えている。
　双方向スイッチ素子１２は、コレクタが接続点Ｃ１に接続された逆阻止型絶縁ゲートバイポーラトランジスタＴ３とこの逆阻止型絶縁ゲートバイポーラトランジスタＴ３に逆並列に接続された逆阻止型絶縁ゲートバイポーラトランジスタＴ４とで構成されている。
　各絶縁基板ＳＢ１１～ＳＢ１３の一端には、導電パターン１２１ａと導電パターン１２１ｂとが配置されている。導電パターン１２１ａは、絶縁ゲートバイポーラトランジスタＴ１のエミッタ電圧を出力する第３の補助端子ｔｓ３（Ｔ１Ｅ）と電気的に接続する。導電パターン１２１ｂは、絶縁ゲートバイポーラトランジスタＴ１のゲート電圧を供給するゲート端子となる第２の補助端子ｔｓ２（Ｔ１Ｇ）と電気的に接続される。
　各絶縁基板ＳＢ１１～ＳＢ１３の他端には、導電パターン１２１ｈと導電パターン１２１ｇとが配置されている。導電パターン１２１ｈは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタ電圧を出力する第６の補助端子ｔｓ６（Ｔ３Ｅ）と電気的に接続する。導電パターン１２１ｇは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のゲート電圧を供給するゲート端子となる第７の補助端子ｔｓ７（Ｔ３Ｇ）と電気的に接続される。
　各絶縁基板ＳＢ１１～ＳＢ１３は、絶縁ゲートバイポーラトランジスタＴ１を実装した領域ＤＡ１に配置された導電パターン１２１ｃと、導電パターン１２１ｄを有している。導電パターン１２１ｃは、絶縁ゲートバイポーラトランジスタＴ１のコレクタとフリー・ホイーリング・ダイオードＤ１のカソードとを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続される。導電パターン１２１ｄは、絶縁ゲートバイポーラトランジスタＴ１のエミッタと電気的に接続される。
　各絶縁基板ＳＢ１１～ＳＢ１３は、逆阻止型絶縁ゲートバイポーラトランジスタＴ３を実装した領域ＤＡ４に配置された導電パターン１２１ｆと導電パターン１２１ｅを有している。導電パターン１２１ｆは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のコレクタに、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続される。導電パターン１２１ｅは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタと電気的に接続される。
　絶縁基板ＳＢ１２の導電パターン１２１ａ、１２１ｂ、１２１ｇ、１２１ｈは、右側の隣接する絶縁基板ＳＢ１１の導電パターン１２１ａ、１２１ｂ、１２１ｇ、１２１ｈおよび左側の隣接する絶縁基板ＳＢ１３の導電パターン１２１ａ、１２１ｂ、１２１ｇ、１２１ｈと図３のワイヤ１３０によりそれぞれ接続されている。
　第３の補助端子ｔｓ３（Ｔ１Ｅ）と絶縁基板ＳＢ１３の導電パターン１２１ａとは、ワイヤ１３０を介して接続されている。第３の補助端子ｔｓ３（Ｔ１Ｅ）の位置により、第３の補助端子ｔｓ３（Ｔ１Ｅ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１２の導電パターン１２１ａとワイヤ１３０を介して接続することができる。
　第２の補助端子ｔｓ２（Ｔ１Ｇ）と絶縁基板ＳＢ１３の導電パターン１２１ｂとは、ワイヤ１３０を介して接続されている。第２の補助端子ｔｓ２（Ｔ１Ｇ）の位置により、第２の補助端子ｔｓ２（Ｔ１Ｇ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１２の導電パターン１２１ｂとワイヤ１３０を介して接続することができる。
　第１の補助端子ｔｓ１（Ｔ１Ｐ）と絶縁基板ＳＢ１２の導電パターン１２１ｃとは、ワイヤ１３０を介して接続されている。第１の補助端子ｔｓ１（Ｔ１Ｐ）の位置により、第１の補助端子ｔｓ１（Ｔ１Ｐ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１３の導電パターン１２１ｃとワイヤ１３０を介して接続することができる。
　第６の補助端子ｔｓ６（Ｔ３Ｅ）と絶縁基板ＳＢ１２の導電パターン１２１ｈとは、ワイヤ１３０を介して接続されている。第６の補助端子ｔｓ６（Ｔ３Ｅ）の位置により、第６の補助端子ｔｓ６（Ｔ３Ｅ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１３の導電パターン１２１ｈとワイヤ１３０を介して接続することができる。
　第７の補助端子ｔｓ７（Ｔ３Ｇ）と絶縁基板ＳＢ１２の導電パターン１２１ｇとは、ワイヤ１３０を介して接続されている。第７の補助端子ｔｓ７（Ｔ３Ｇ）の位置により、第７の補助端子ｔｓ７（Ｔ３Ｇ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１３の導電パターン１２１ｇとワイヤ１３０を介して接続することができる。
　絶縁ゲートバイポーラトランジスタＴ１のゲートパッドと導電パターン１２１ｂとは、ワイヤ１３０により接続されている。絶縁ゲートバイポーラトランジスタＴ１のエミッタとフリー・ホイーリング・ダイオードＤ１のアノードと導電パターン１２１ｄとは、ワイヤ１３０により接続されている。
　逆阻止型絶縁ゲートバイポーラトランジスタＴ３のゲートパッドと導電パターン１２１ｇとは、ワイヤ１３０により接続されている。逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタと導電パターン１２１ｅとは、ワイヤ１３０により接続されている。
　また、導電パターン１２１ｄと導電パターン１２１ａ、及び導電パターン１２１ｅと導電バターン１２１ｈもワイヤ１３０により接続される。
　各絶縁基板ＳＢ２１～ＳＢ２３の一端には、導電パターン１２２ａと導電パターン１２２ｂとが配置されている。導電パターン１２２ａは、絶縁ゲートバイポーラトランジスタＴ２のエミッタ電圧を出力する第５の補助端子ｔｓ５（Ｔ２Ｅ）と電気的に接続する。導電パターン１２２ｂは、絶縁ゲートバイポーラトランジスタＴ２のゲート電圧を供給するゲート端子となる第４の補助端子ｔｓ４（Ｔ２Ｇ）と電気的に接続する。
　各絶縁基板ＳＢ２１～ＳＢ２３の他端には、導電パターン１２２ｇと導電パターン１２２ｆとが配置されている。導電パターン１２２ｇは、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタ電圧を出力する第８の補助端子ｔｓ８（Ｔ４Ｅ）と電気的に接続する。導電パターン１２２ｆは、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のゲート電圧を供給するゲート端子となる第９の補助端子ｔｓ９（Ｔ４Ｇ）と電気的に接続する。
　各絶縁基板ＳＢ２１～ＳＢ２３は、絶縁ゲートバイポーラトランジスタＴ２を実装した領域ＤＡ２に配置された導電パターン１２２ｃと導電パターン１２２ｄを有している。導電パターン１２２ｃは、絶縁ゲートバイポーラトランジスタＴ２のコレクタとフリー・ホイーリング・ダイオードＤ２のカソードとを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続する。導電パターン１２２ｄは、絶縁ゲートバイポーラトランジスタＴ２のエミッタと電気的に接続する。
ここで、導電パターン１２２ｃは、絶縁ゲートバイポーラトランジスタＴ２のコレクタと逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタとが互いに電気的に接続されるように、領域ＤＡ２と領域ＤＡ３に亘って配置される。
　各絶縁基板ＳＢ２１～ＳＢ２３は、逆阻止型絶縁ゲートバイポーラトランジスタＴ４を実装した領域ＤＡ３に配置された導電パターン１２２ｅと導電パターン１２２ｃの一部を有している。導電パターン１２２ｅは、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のコレクタに、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続される。導電パターン１２２ｃの一部は、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタと電気的に接続される。
　絶縁基板ＳＢ２２の導電パターン１２２ａ、１２２ｂ、１２２ｇ、１２２ｆは、右側の隣接する絶縁基板ＳＢ２１の導電パターン１２２ａ、１２２ｂ、１２２ｇ、１２２ｆおよび左側の隣接する絶縁基板ＳＢ１３の導電パターン１２２ａ、１２２ｂ、１２２ｇ、１２２ｆとワイヤ１３０によりそれぞれ接続されている。
　第４の補助端子ｔｓ４（Ｔ２Ｇ）と絶縁基板ＳＢ２３の導電パターン１２２ｂとは、ワイヤ１３０を介して接続されている。第４の補助端子ｔｓ４（Ｔ２Ｇ）の位置により、第４の補助端子ｔｓ４（Ｔ２Ｇ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２２ｂとワイヤ１３０を介して接続することができる。
　第５の補助端子ｔｓ５（Ｔ２Ｅ）と絶縁基板ＳＢ２３の導電パターン１２２ａとは、ワイヤ１３０を介して接続されている。第５の補助端子ｔｓ５（Ｔ２Ｅ）の位置により、第５の補助端子ｔｓ５（Ｔ２Ｅ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２２ａとワイヤ１３０を介して接続することができる。
　第８の補助端子ｔｓ８（Ｔ４Ｅ）と絶縁基板ＳＢ２３の導電パターン１２２ｇとは、ワイヤ１３０を介して接続されている。第８の補助端子ｔｓ８（Ｔ４Ｅ）の位置により、第８の補助端子ｔｓ８（Ｔ４Ｅ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２２ｇとワイヤ１３０を介して接続することができる。
　第９の補助端子ｔｓ９（Ｔ４Ｇ）と絶縁基板ＳＢ２３の導電パターン１２２ｆとは、ワイヤ１３０を介して接続されている。第９の補助端子ｔｓ９（Ｔ４Ｇ）の位置により、第９の補助端子ｔｓ９（Ｔ４Ｇ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２２ｆとワイヤ１３０を介して接続することができる。
　絶縁ゲートバイポーラトランジスタＴ２のゲートパッドと導電パターン１２２ｂとは、ワイヤ１３０により接続されている。絶縁ゲートバイポーラトランジスタＴ２のエミッタとフリー・ホイーリング・ダイオードＤ２のアノードと導電パターン１２２ｄとは、ワイヤ１３０により接続されている。
　逆阻止型絶縁ゲートバイポーラトランジスタＴ４のゲートパッドと導電パターン１２２ｆとは、ワイヤ１３０により接続されている。逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタと導電パターン１２１ｇとは、導電パターン１２１ｃの一部を介してワイヤ１３０により接続されている。
　また、導電パターン１２２ｄと導電パターン１２２ａもワイヤ１３０で接続される。
　そして、双方向スイッチ素子１２の逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタ及び逆阻止型絶縁ゲートバイポーラトランジスタＴ４のコレクタの接続点Ｃ２が、主回路端子を構成する中間端子Ｍ１となる第２の外部接続端子ｔｍ２（Ｍ１）に接続されている。
　また、絶縁ゲートバイポーラトランジスタＴ１のコレクタが、直流電源の正極側に接続される正側端子としての第１の外部接続端子ｔｍ１（Ｐ）に接続されている。
　さらに、絶縁ゲートバイポーラトランジスタＴ２のエミッタが、直流電源の負極側に接続される負側端子としての第４の外部接続端子ｔｍ４（Ｎ）に接続されている。
　さらにまた、双方向スイッチ素子１２の逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタと逆阻止型絶縁ゲートバイポーラトランジスタＴ４のコレクタとの接続点Ｃ２が、第２の外部接続端子ｔｍ２（Ｍ１）と、この第２の外部接続端子ｔｍ２（Ｍ１）に接続されて、これと同電位の第３の外部接続端子ｔｍ３（Ｍ２）に接続されている。
　また、絶縁ゲートバイポーラトランジスタＴ１のエミッタ及びＴ２のコレクタの接続点Ｃ１が、交流出力端子としての第５の外部接続端子ｔｍ５（Ｕ）に接続されている。
　本実施形態では、３レベル電力変換回路の図３に示す一相（例えばＵ相）分の回路が、４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４で構成されている。これら絶縁ゲートバイポーラトランジスタＴ１～Ｔ４のうち、絶縁ゲートバイポーラトランジスタＴ１とＴ３とが各絶縁基板ＳＢ１１～ＳＢ１３の各々に搭載され、絶縁ゲートバイポーラトランジスタＴ１が互いに並列に接続され、また、絶縁ゲートバイポーラトランジスタＴ３が互いに並列に接続されている。さらに、絶縁ゲートバイポーラトランジスタＴ２とＴ４とが各絶縁基板ＳＢ２１～ＳＢ２３の各々に搭載され、絶縁ゲートバイポーラトランジスタＴ２が互いに並列に接続され、また、絶縁ゲートバイポーラトランジスタＴ４が互いに並列に接続されている。このようにして、図２に示す半導体装置が構成されている。
　したがって、絶縁基板ＳＢ１１に搭載された絶縁ゲートバイポーラトランジスタＴ１とＴ３、及び絶縁基板ＳＢ２１に搭載された絶縁ゲートバイポーラトランジスタＴ２とＴ４の電流容量が３００Ａであるものとすると、絶縁基板ＳＢ１１とＳＢ２１、ＳＢ１２とＳＢ２２、及びＳＢ１３とＳＢ２３の３組とすることで、すべての絶縁ゲートバイポーラトランジスタＴ１～Ｔ４の合計の電流容量が９００Ａとなる。
　そして、各絶縁基板ＳＢ１１～ＳＢ１３には正側導体板２１が、各絶縁基板ＳＢ２１～ＳＢ２３には負側導体板２２が図２に示すように接続されている。また、各絶縁基板ＳＢ１１～ＳＢ１３及びＳＢ２１～ＳＢ２３には、図２に示すように、共通の中間電位導体板２３が接続されている。さらに、各絶縁基板ＳＢ１１～ＳＢ１３及びＳＢ２１～ＳＢ２３には、図２に示すように、共通の交流出力用導体板２４が接続されている。
　図４は正側導体板２１、負側導体板２２、中間電位導体板２３及び交流出力用導体板２４の配置を示す立面図である。図４に示すように、これら正側導体板２１、負側導体板２２、中間電位導体板２３及び交流出力用導体板２４は、各絶縁基板ＳＢ１１～ＳＢ１３及びＳＢ２１～ＳＢ２３に対して垂直方向に立ち上がり、且つ左右方向に延長している。正側導体板２１及び負側導体板２２は、図２に示すように、中間電位導体板２３に対してその一面側すなわち前面側に近接して対面して配置されている。また、交流出力用導体板２４は中間電位導体板２３の後方側に近接して対面して配置されている。
　中間電位導体板２３には、右端側に第２の外部接続端子ｔｍ２（Ｍ１）が上方に延長して形成され、中央部に第３の外部接続端子ｔｍ３（Ｍ２）が上方に延長して形成されている。また、正側導体板２１には、第２の外部接続端子ｔｍ２（Ｍ１）の右側位置に第１の外部接続端子ｔｍ１（Ｐ）が上方に延長して形成されている。さらに、負側導体板２２には、第３の外部接続端子ｔｍ３（Ｍ２）の左側位置に第４の外部接続端子ｔｍ４（Ｎ）が上方に延長して形成されている。なおさらに、交流出力用導体板２４には、第４の外部接続端子ｔｍ４（Ｎ）の左側位置に第５の外部接続端子ｔｍ５（Ｕ）が上方に延長して形成されている。
　これら第１の外部接続端子ｔｍ１～第５の外部接続端子ｔｍ５は、それぞれの上部に形成された貫通穴２５を有している。
　ケース２は突条５の上面の第１の外部接続端子ｔｍ１～第５の外部接続端子ｔｍ５がそれぞれ配置される位置に、ナットを挿入するために形成された凹部（図示しない）を有し、その凹部にそれぞれナット（図示しない）が挿入されている。第１の外部接続端子ｔｍ１～第５の外部接続端子ｔｍ５の上端が、ケース２の突条５の上面から上方に突出され、突条５の上面位置で折曲げられ、それぞれの貫通穴２５を突条５の凹部に挿入されたナットの雌ねじ部２６に対向させている。
　次に、上記第１の実施形態の動作を説明する。
　図５～図８は、本発明の第１の実施形態に係る半導体装置の動作モード毎の半導体素子の発熱状態を説明する模式図である。
　図５～図８においては、各絶縁基板ＳＢ１１～ＳＢ１３及びＳＢ２１～ＳＢ２３を２つに分割して、それぞれに１つの絶縁ゲートバイポーラトランジスタを搭載した変形例が第１の実施形態の一例として示されている。この例では、このような３枚の絶縁基板が領域ＤＡ１～ＤＡ４のそれぞれに配置されている。
　今、動作が絶縁ゲートバイポーラトランジスタＴ１のゲートにゲートパルスを入力してスイッチングさせ、逆阻止型絶縁ゲートバイポーラトランジスタＴ４がリカバリするモードであるときには、図５に示すように、領域ＤＡ１の各絶縁基板ＳＢ１１～ＳＢ１３に配置された絶縁ゲートバイポーラトランジスタＴ１と、領域ＤＡ１とは対角に位置した各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ３に搭載されている逆阻止型絶縁ゲートバイポーラトランジスタＴ４が発熱することになる。一方、領域ＤＡ２及びＤＡ４では、発熱を生じない。
　また、動作が絶縁ゲートバイポーラトランジスタＴ２の各ゲートにゲートパルスを供給してスイッチングさせ、逆阻止型絶縁ゲートバイポーラトランジスタＴ３がリカバリするモードとなると、図６に示すように、各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ２に搭載された絶縁ゲートバイポーラトランジスタＴ２と、領域ＤＡ２とは対角に位置した各絶縁基板ＳＢ１１～ＳＢ１３の領域ＤＡ４に搭載されている逆阻止型絶縁ゲートバイポーラトランジスタＴ４が発熱することになる。一方、領域ＤＡ１及びＤＡ３では、発熱を生じない。
　さらに、動作が逆阻止型絶縁ゲートバイポーラトランジスタＴ３の各ゲートにゲートパルスを供給してスイッチングさせ、絶縁ゲートバイポーラトランジスタＴ１がリカバリするモードでは、図７に示すように、各絶縁基板ＳＢ１１～ＳＢ１３の領域ＤＡ１に搭載されたフリー・ホイーリング・ダイオードＤ１が発熱するとともに、領域ＤＡ１とは横方向に隣接して位置した各絶縁基板ＳＢ１１～ＳＢ１３の領域ＤＡ４に搭載された逆阻止型絶縁ゲートバイポーラトランジスタＴ３が発熱することになる。一方、領域ＤＡ２及びＤＡ３では、発熱を生じない。
　さらに、動作が逆阻止型絶縁ゲートバイポーラトランジスタＴ４の各ゲートにゲートパルスを供給してスイッチングさせ、絶縁ゲートバイポーラトランジスタＴ２がリカバリするモードでは、図８に示すように、各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ２に搭載されたフリー・ホイーリング・ダイオードＤ１が発熱するとともに、領域ＤＡ１とは横方向に隣接して位置し、各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ３に搭載された逆阻止型絶縁ゲートバイポーラトランジスタＴ４が発熱することになる。一方、領域ＤＡ１及びＤＡ４では、発熱を生じない。
　このように、第１の実施形態によると、半導体装置１を動作状態としたときに、領域ＤＡ１～ＤＡ４の全ての領域が発熱することはなく、対角位置にある２つの領域又は横方向に隣接した２つの領域が発熱するだけである。すなわち、動作モードに応じて部分的な２つの領域が発熱を生じるだけである。
　したがって、前述した従来のモジュールの例のように、ベース板３上の絶縁基板の全体で発熱が生じる場合に比較して、発熱を分散させることができ、半導体装置１が過熱状態となることを確実に防止することができる。
　しかも、本実施形態の半導体装置１を前述した太陽電池を使用したメガソーラーシステムにおけるパワーコンディショナー（ＰＣＳ）として使用する場合には、半導体装置１がインバータとして動作するだけであるので、フリー・ホイーリング・ダイオードＤ１及びＤ２の発熱は少ない。したがって、前述した図７及び図８に示すモードでは、フリー・ホイーリング・ダイオードＤ１及びＤ２の発熱が少ない。これにより、発熱量の大きい逆阻止型絶縁ゲートバイポーラトランジスタＴ３を搭載している各絶縁基板ＳＢ１１～ＳＢ１３の領域ＤＡ４と発熱量の大きい逆阻止型絶縁ゲートバイポーラトランジスタＴ４を搭載している各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ３が同時に発熱すること、および熱干渉が発生することを抑制することができる。
　したがって、上記第１の実施形態によると、動作モード毎に発熱領域が変化するとともに、発熱領域が部分的であり、効率的な熱分散を行うことができる。
　また、第１の実施形態では、中間電位導体板２３に対して、正側導体板２１及び負側導体板２２が中間電位導体板２３の一面側すなわち前面側に近接して対面配置されている。このため、電流が第１の外部接続端子ｔｍ１（Ｐ）から各絶縁ゲートバイポーラトランジスタＴ１を通じ、さらに各逆阻止型絶縁ゲートバイポーラトランジスタＴ３を通じて第２の外部接続端子ｔｍ２（Ｍ1）又は第３の外部接続端子ｔｍ３（Ｍ２）に流れる。これにより、中間電位導体板２３に流れる電流の方向と正側導体板２１に流れる電流の方向とが互いに逆である状態となる。この状態では、中間電位導体板２３と正側導体板２１とが互いに近接して配置されているので、中間電位導体板２３に流れる電流によって生ずる磁場と正側導体板２１に流れる電流によって生ずる磁場とは、互いに打ち消し合う。この結果、中間電位導体板２３に流れる電流と正側導体板２１に流れる電流に及ぼす磁場の影響は小さくなり、その結果に基づく中間電位導体板２３及び正側導体板２１との間のインダクタンスを低減させることができる。
　同様に、電流が第２の外部接続端子ｔｍ２（Ｍ1）又は第３の外部接続端子ｔｍ３（Ｍ２）から各逆阻止型絶縁ゲートバイポーラトランジスタＴ４を通じ、さらに各絶縁ゲートバイポーラトランジスタT２を通じて第４の外部接続端子ｔｍ４（Ｎ）に流れる場合にも、中間電位導体板２３に流れる電流の方向と負側導体板２２に流れる電流の方向は、互いに逆となり、互いに近接した中間電位導体板２３及び負側導体板２２との間のインダクタンスを低減させることができる。
　しかも、正側導体板２１及び負側導体板２２は、それぞれ中間電位導体板２３と対向しているので中間電位導体板２３との対向面積を広くとなることができ、インダクタンス低減効果をより発揮することができる。
　さらに、正側導体板２１と負側導体板２２とが直線状に配置されているので、これら正側導体板２１と負側導体板２２とが、各絶縁基板ＳＢ１１～ＳＢ１３上の導電パターン１２１ｃと、各絶縁基板ＳＢ２１～ＳＢ２３上の導電パターン１２２ｄとに、例えば図２に示す接合部１４０におけるで超音波接合によって、電気的に接続することができる。
　次に、本発明の第２の実施形態を図９及び図１０について説明する。
図９は、本発明の第２の実施形態に係る半導体装置を示す斜視図である。図１０は、図９に示す半導体装置のベース板３に接合された絶縁基板に搭載した半導体素子を示す平面図である。
　この第２の実施形態は、第１の実施形態における逆阻止型絶縁ゲートバイポーラトランジスタＴ３の配置位置と逆阻止型絶縁ゲートバイポーラトランジスタＴ４の配置位置を互いに入れ替えた半導体装置である。
　すなわち、第２の実施形態では、図１０に示すように、前述した第１の実施形態におけるベース板３の領域ＤＡ３に配置されていた逆阻止型絶縁ゲートバイポーラトランジスタＴ４が各絶縁基板ＳＢ１１～ＳＢ１３に搭載され、領域ＤＡ４に配置されている。これに伴って、領域ＤＡ４に配置されていた逆阻止型絶縁ゲートバイポーラトランジスタＴ３が各絶縁基板ＳＢ２１～ＳＢ２３に搭載され、領域ＤＡ３に配置されている。これに伴って、絶縁基板１１の導電パターンも第１の実施形態から変更されている。
　各絶縁基板ＳＢ１１～ＳＢ１３の一端には、導電パターン１２３ａと導電パターン１２３ｂとが配置されている。導電パターン１２３ａは、絶縁ゲートバイポーラトランジスタＴ１のエミッタ電圧を出力する第３の補助端子ｔｓ３（Ｔ１Ｅ）と電気的に接続する。導電パターン１２３ｂは、絶縁ゲートバイポーラトランジスタＴ１のゲート電圧を供給するゲート端子となる第２の補助端子ｔｓ２（Ｔ１Ｇ）と電気的に接続する。
　各絶縁基板ＳＢ１１～ＳＢ１３の他端には、導電パターン１２３ｇと導電パターン１２３ｆとが配置されている。導電パターン１２３ｇは、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタ電圧を出力する第８の補助端子ｔｓ８（Ｔ４Ｅ）と電気的に接続する。導電パターン１２３ｆは、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のゲート電圧を供給するゲート端子となる第９の補助端子ｔｓ９（Ｔ４Ｇ）と電気的に接続する。
　各絶縁基板ＳＢ１１～ＳＢ１３は、絶縁ゲートバイポーラトランジスタＴ１を実装した領域ＤＡ１に配置された導電パターン１２３ｃと導電パターン１２３ｅとを有している。導電パターン１２３ｃは、絶縁ゲートバイポーラトランジスタＴ１のコレクタとフリー・ホイーリング・ダイオードＤ１のカソードとを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続する。導電パターン１２３ｅは、絶縁ゲートバイポーラトランジスタＴ１のエミッタを電気的に接続する。
　ここで、導電パターン１２３ｅは、絶縁ゲートバイポーラトランジスタＴ１のエミッタと逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタとが互いに電気的に接続されるように、領域ＤＡ１と領域ＤＡ４に亘って配置されている。
　各絶縁基板ＳＢ１１～ＳＢ１３は、逆阻止型絶縁ゲートバイポーラトランジスタＴ４を実装した領域ＤＡ４には、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のコレクタを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続する。導電パターン１２３ｅは、逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタと電気的に接続する。
　絶縁基板ＳＢ１２の導電パターン１２３ａ、１２３ｂ、１２３ｆ、１２３ｇは、右側の隣接する絶縁基板ＳＢ１１の導電パターン１２３ａ、１２３ｂ、１２３ｆ、１２３ｇおよび左側の隣接する絶縁基板ＳＢ１３の導電パターン１２３ａ、１２３ｂ、１２３ｆ、１２３ｇと、図１０のワイヤ１３０によりそれぞれ接続されている。
　第３の補助端子ｔｓ３（Ｔ１Ｅ）と絶縁基板ＳＢ１３の導電パターン１２３ａとは、ワイヤ１３０を介して接続されている。第３の補助端子ｔｓ３（Ｔ１Ｅ）の位置により、第３の補助端子ｔｓ３（Ｔ１Ｅ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１２の導電パターン１２３ａとワイヤ１３０を介して接続することができる。
　第２の補助端子ｔｓ２（Ｔ１Ｇ）と絶縁基板ＳＢ１３の導電パターン１２３ｂとは、ワイヤ１３０を介して接続されている。第２の補助端子ｔｓ２（Ｔ１Ｇ）の位置により、第２の補助端子ｔｓ２（Ｔ１Ｇ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１２の導電パターン１２３ｂとワイヤ１３０を介して接続することができる。
　第１の補助端子ｔｓ１（Ｔ１Ｐ）と絶縁基板ＳＢ１２の導電パターン１２３ｃとは、ワイヤ１３０を介して接続されている。第１の補助端子ｔｓ１（Ｔ１Ｐ）の位置により、第１の補助端子ｔｓ１（Ｔ１Ｐ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１３の導電パターン１２３ｃとワイヤ１３０を介して接続することができる。
　第８の補助端子ｔｓ８（Ｔ４Ｅ）と絶縁基板ＳＢ１２の導電パターン１２３ｇとは、ワイヤ１３０を介して接続されている。第８の補助端子ｔｓ８（Ｔ４Ｅ）の位置により、第８の補助端子ｔｓ８（Ｔ４Ｅ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１３の導電パターン１２３ｇとワイヤ１３０を介して接続することができる。
　第９の補助端子ｔｓ９（Ｔ４Ｇ）と絶縁基板ＳＢ１２の導電パターン１２３ｆとは、ワイヤ１３０を介して接続されている。第９の補助端子ｔｓ９（Ｔ４Ｇ）の位置により、第９の補助端子ｔｓ９（Ｔ４Ｇ）は、絶縁基板ＳＢ１１または絶縁基板ＳＢ１３の導電パターン１２３ｆとワイヤ１３０を介して接続することができる。
　絶縁ゲートバイポーラトランジスタＴ１のゲートパッドと導電パターン１２３ｂとは、ワイヤ１３０で接続されている。絶縁ゲートバイポーラトランジスタＴ１のエミッタとフリー・ホイーリング・ダイオードＤ１のアノードと導電パターン１２３ｅとは、ワイヤ１３０により接続されている。
　逆阻止型絶縁ゲートバイポーラトランジスタＴ４のゲートパッドと導電パターン１２３ｆとは、ワイヤ１３０により接続されている。逆阻止型絶縁ゲートバイポーラトランジスタＴ４のエミッタと導電パターン１２３ｅとは、ワイヤ１３０により接続されている。
　また、導電パターン１２３ｅも導電パターン１２３ａと導電パターン１２３ｇとにワイヤ１３０により接続される。
　各絶縁基板ＳＢ２１～ＳＢ２３の一端には、導電パターン１２４ａと導電パターン１２４ｂが配置されている。導電パターン１２４ａは、絶縁ゲートバイポーラトランジスタＴ２のエミッタ電圧を出力する第５の補助端子ｔｓ５（Ｔ２Ｅ）と電気的に接続する。導電パターン１２４ｂは、絶縁ゲートバイポーラトランジスタＴ２のゲート電圧を供給するゲート端子となる第４の補助端子ｔｓ４（Ｔ２Ｇ）と電気的に接続する。
　各絶縁基板ＳＢ２１～ＳＢ２３の他端には、導電パターン１２４ｇと導電パターン１２４ｆが配置されている。導電パターン１２４ｇは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタ電圧を出力する第６の補助端子ｔｓ６（Ｔ３Ｅ）と接続する。導電パターン１２４ｆは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のゲート電圧を供給するゲート端子となる第７の補助端子ｔｓ７（Ｔ３Ｇ）と電気的に接続する。
　各絶縁基板ＳＢ２１～ＳＢ２３は、絶縁ゲートバイポーラトランジスタＴ２を実装した領域ＤＡ２に配置された導電パターン１２４ｄと導電パターン１２４ｃを有している。導電パターン１２４ｄは、絶縁ゲートバイポーラトランジスタＴ２のコレクタとフリー・ホイーリング・ダイオードＤ２のカソードとを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続する。導電パターン１２４ｃは、絶縁ゲートバイポーラトランジスタＴ２のエミッタを電気的に接続する。
　ここで、導電パターン１２４ｄは、絶縁ゲートバイポーラトランジスタＴ２のコレクタ、フリー・ホイーリング・ダイオードＤ２のカソード、および逆阻止型絶縁ゲートバイポーラトランジスタＴ３のコレクタが互いに電気的に接続されるように、領域ＤＡ２と領域ＤＡ３に亘って配置されている。
　各絶縁基板ＳＢ２１～ＳＢ２３は、逆阻止型絶縁ゲートバイポーラトランジスタＴ３を実装した領域ＤＡ３に配置された導電パターン１２４ｄと導電パターン１２４ｅを有している。導電パターン１２４ｄは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のコレクタを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続する。導電パターン１２４ｅは、逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタと電気的に接続する。
　絶縁基板ＳＢ２２の導電パターン１２４ａ、１２４ｂ、１２４ｆ、１２４ｇは、右側の隣接する絶縁基板ＳＢ２１の導電パターン１２４ａ、１２４ｂ、１２４ｆ、１２４ｇおよび左側の隣接する絶縁基板ＳＢ２３の導電パターン１２４ａ、１２４ｂ、１２４ｆ、１２４ｇと、図１０のワイヤ１３０によりそれぞれ接続されている。
　第４の補助端子ｔｓ４（Ｔ２Ｇ）と絶縁基板ＳＢ２３の導電パターン１２４ｂとは、ワイヤ１３０を介して接続されている。第４の補助端子ｔｓ４（Ｔ２Ｇ）の位置により、第４の補助端子ｔｓ４（Ｔ２Ｇ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２４ｂとワイヤ１３０を介して接続することができる。
　第５の補助端子ｔｓ５（Ｔ２Ｅ）と絶縁基板ＳＢ２３の導電パターン１２４ａとは、ワイヤ１３０を介して接続されている。第５の補助端子ｔｓ５（Ｔ２Ｅ）の位置により、第５の補助端子ｔｓ５（Ｔ２Ｅ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２４ｂとワイヤ１３０を介して接続することができる。
　第６の補助端子ｔｓ６（Ｔ３Ｅ）と絶縁基板ＳＢ２３の導電パターン１２４ｇとは、ワイヤ１３０を介して接続されている。第６の補助端子ｔｓ６（Ｔ３Ｅ）の位置により、第６の補助端子ｔｓ６（Ｔ３Ｅ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２４ｇとワイヤ１３０を介して接続することができる。
　第７の補助端子ｔｓ７（Ｔ３Ｇ）と絶縁基板ＳＢ２３の導電パターン１２４ｆとは、ワイヤ１３０を介して接続されている。第７の補助端子ｔｓ７（Ｔ３Ｇ）の位置により、第７の補助端子ｔｓ７（Ｔ３Ｇ）は、絶縁基板ＳＢ２１または絶縁基板ＳＢ２２の導電パターン１２４ｆとワイヤ１３０を介して接続することができる。
　絶縁ゲートバイポーラトランジスタＴ２のゲートパッドと導電パターン１２４ｂとは、ワイヤ１３０により接続されている。絶縁ゲートバイポーラトランジスタＴ２のエミッタとフリー・ホイーリング・ダイオードＤ２のアノードと導電パターン１２４ｃとは、ワイヤ１３０により接続されている。
　逆阻止型絶縁ゲートバイポーラトランジスタＴ３のゲートパッドと導電パターン１２４ｆとは、ワイヤ１３０により接続されている。逆阻止型絶縁ゲートバイポーラトランジスタＴ３のエミッタと導電パターン１２４ｅとは、ワイヤ１３０により接続されている。
　また、導電パターン１２４ａと導電パターン１２４ｃ、さらに導電パターン１２４ｅと導電パターン１２４ｇもそれぞれワイヤ１３０で接続される。
　したがって、図９に示すように、ケース２の端子配置面４において、第６の補助端子ｔｓ６（Ｔ３Ｅ）が配置される位置と第８の補助端子ｔｓ８（Ｔ４Ｅ）が配置される位置とが、図１に示す第１の実施形態における位置からケース２の長手方向に互いに入れ替えられている。また、第７の補助端子ｔｓ７（Ｔ３Ｇ）が配置される位置と第９の補助端子ｔｓ９（Ｔ４Ｇ）が配置される位置も、図１に示す位置からケース２の長手方向に互いに入れ替えられている。
　その他の構成は前述した第１の実施形態の構成と同様である。このため、図１及び図２との対応部分には同一符号を付し、その詳細説明はこれを省略する。
　この第２の実施形態の配置は、前述した第１の実施形態における逆阻止型絶縁ゲートバイポーラトランジスタＴ３の配置と、逆阻止型絶縁ゲートバイポーラトランジスタＴ４の配置とを互いに長手方向に入れ替えた構成を有する。したがって、前述した第１の実施形態において発熱を生ずる領域も図示しないが当然に互いに長手方向に入れ替えられたことになる。
　図１１は、第２の実施形態にかかる半導体装置の動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。図１１においては、領域ＤＡ１～ＤＡ４における各絶縁基板ＳＢ１１～ＳＢ２３を格子の目で示し、これらの各絶縁基板ＳＢ１１～ＳＢ２３に搭載された各絶縁バイポーラトランジスタＴ１、Ｔ２及び各逆阻止型絶縁バイポーラトランジスタＴ３、Ｔ４を格子の目の中に参照数字で示し、その発熱状態をハッチングで示している。
　絶縁ゲートバイポーラトランジスタＴ１がスイッチング状態で、逆阻止型絶縁ゲートバイポーラトランジスタＴ４がリカバリとなるモードでは、図１１（ａ）に示すように、領域ＤＡ１及びＤＡ４で発熱を生じる。このときの発熱量としては領域ＤＡ１の方が領域ＤＡ４より多くなる。
　絶縁ゲートバイポーラトランジスタＴ２がスイッチング状態で、逆阻止型絶縁ゲートバイポーラトランジスタＴ３がリカバリとなるモードでは、図１１（ｂ）に示すように、領域ＤＡ２及びＤＡ３で発熱が生じる。このときの発熱量は領域ＤＡ２の方が領域ＤＡ３より多くなる。
　さらに、逆阻止型絶縁ゲートバイポーラトランジスタＴ３がスイッチング状態で絶縁ゲートバイポーラトランジスタＴ１がリカバリとなるモードでは、図１１（ｃ）に示すように、領域ＤＡ１及びこれに対角位置の領域ＤＡ３で発熱が生じる。このときの発熱量は、領域ＤＡ１でフリー・ホイーリング・ダイオードＤ１が発熱するだけであるので、領域ＤＡ３の方が領域ＤＡ１より多くなる。
　逆阻止型絶縁ゲートバイポーラトランジスタＴ４がスイッチング状態で絶縁ゲートバイポーラトランジスタＴ２がリカバリとなるモードでは、図１１（ｄ）に示すように、領域ＤＡ２及びこれに対角位置の領域ＤＡ４で発熱が生じる。このときの発熱量は領域ＤＡ２でフリー・ホイーリング・ダイオードＤ２が発熱するだけであるので、領域ＤＡ４の方が領域ＤＡ２より多くなる。
　正側導体板２１、負側導体板２２、中間電位導体板２３及び交流出力用導体板２４については、図１０に示すように配置位置に変更がない。このため、前述した第１の実施形態と同様に、中間電位導体板２３に流れる電流の方向とこれに近接して配置された正側導体板２１に流れる電流の方向は、互いに逆となり、また、中間電位導体板２３に流れる電流の方向とこれに近接して配置された負側導体板２２に流れる電流の方向もまた互いに逆となる。これにより、中間電位導体板２３及び正側導体板２１との間のインダクタンス及び中間電位導体板２３及び負側導体板２２との間のインダクタンスを低減させることができる。
　したがって、第２の実施形態でも、半導体装置１内でのインダクタンスを低減することができる。また、半導体装置１内のベース板３の全体が同時に発熱するのではなく、発熱領域が動作モードに応じて移動することになり、熱分散を確実に行って半導体装置１が過熱状態となることを確実に防止することができる。
　図１２は、この第２の実施形態における３レベル電力変換回路の一例の回路構成を（ａ）に、端子配置を（ｂ）に示す図である。図１３は、この第２の実施形態における３レベル電力変換回路の別の例の回路構成を（ａ）に、端子配置を（ｂ）に示す図である。
　前述のように、この第２の実施形態における３レベル電力変換回路の一例におけるケース２の端子配置は、図１２（ｂ）に示すように、第1の実施形態における端子配置を変更したものであるが、図１２（ａ）に示す回路構成は、図３に示した第１の実施形態における回路構成と同一のままである。
　さらに、この第２の実施形態では、３レベル電力変換回路の回路構成を前述した図１２（ａ）に示す逆阻止型絶縁ゲートバイポーラトランジスタＴ３及びＴ４を使用した回路構成から内部配線パターンを入れ替えて、絶縁ゲートバイポーラトランジスタＴ３′及びＴ４′を使用する図１３（ａ）に示す別の例の回路構成に変更しても、図１３（ｂ）に示すケース２の端子配置は、図１２（ｂ）に示した端子配置のままで、同一の動作モードで同じ交流出力電圧を得ることができる。
　すなわち、図１３（ａ）に示す３レベル電力変換回路には、図１２（ａ）に示す逆阻止型絶縁ゲートバイポーラトランジスタＴ３及びＴ４に代えてこれらに対応するフリー・ホイーリング・ダイオードＤ３及びＤ４をそれぞれ逆並列に接続した絶縁ゲートバイポーラトランジスタＴ３′及びＴ４′を適用している。
　そして、図１２（ａ）に示す回路に用いられているものと同じ、フリー・ホイーリング・ダイオードＤ１を逆並列に接続した絶縁ゲートバイポーラトランジスタＴ１のエミッタには、フリー・ホイーリング・ダイオードＤ４を逆並列に接続した絶縁ゲートバイポーラトランジスタＴ４′のコレクタが接続されている。さらに、絶縁ゲートバイポーラトランジスタＴ４′のエミッタが、フリー・ホイーリング・ダイオードＤ３を逆並列に接続した絶縁ゲートバイポーラトランジスタＴ３′のコレクタに接続されている。絶縁ゲートバイポーラトランジスタＴ４′のエミッタと絶縁ゲートバイポーラトランジスタＴ３′のコレクタの接続点には、第５の外部接続端子ｔｍ５（Ｕ）がさらに接続されている。
　そして、絶縁ゲートバイポーラトランジスタＴ３′のエミッタは、フリー・ホイーリング・ダイオードＤ２を逆並列に接続した絶縁ゲートバイポーラトランジスタＴ２のコレクタに接続されている。
　さらに、絶縁ゲートバイポーラトランジスタＴ１のエミッタ及び絶縁ゲートバイポーラトランジスタＴ４′コレクタの接続点には、ダイオードＤ５のカソードが接続されている。ダイオードＤ５のアノードがダイオードＤ６のカソードに接続され、ダイオードＤ６のアノードが絶縁ゲートバイポーラトランジスタＴ３′のエミッタと絶縁ゲートバイポーラトランジスタＴ２のコレクタとの接続点に接続されている。ダイオードＤ５のアノードとダイオードＤ６のカソードとの接続点には、第２及び第３の外部接続端子ｔｍ２（Ｍ１）及びｔｍ３（Ｍ２）が接続されている。
　図１４は、第２の実施形態において正電圧を出力する状態で、図１２（ａ）に示す回路構成における電流経路と、図１３（ａ）に示す回路構成における電流経路との比較を示す図である。
　この場合、図１２（ａ）と図１３（ａ）とに示すように互いに異なる回路構成を有する３レベル電圧変換回路において、図１４に示すように、第５の外部接続端子ｔｍ５（Ｕ）から出力される電圧がコンデンサＣ１１を充電する直流電圧＋Ｅ（Ｖ）となる第１の動作モードを実現するには、図１２（ａ）に示す構成の回路においては、絶縁ゲートバイポーラトランジスタＴ１をスイッチング動作させ、逆阻止型絶縁ゲートバイポーラトランジスタＴ４をオン状態とし、絶縁ゲートバイポーラトランジスタＴ２及び逆阻止型絶縁ゲートバイポーラトランジスタＴ３をオフ状態とする。一方、図１３（ａ）に示す構成の回路においては、絶縁ゲートバイポーラトランジスタＴ１をスイッチング動作させ、絶縁ゲートバイポーラトランジスタＴ４′をオン状態とし、絶縁ゲートバイポーラトランジスタＴ２及びＴ３′をオフ状態とする。
　この場合に、図１２（ａ）に示す構成の３レベル電圧変換回路に流れる電流の経路は、図１４（ａ）に示すように、コンデンサＣ１１の正極側から出発し、絶縁ゲートバイポーラトランジスタＴ１を通り、誘導性負荷Lを通ってコンデンサＣ１１の負極側に戻る経路となる。このため、誘導性負荷Lには、＋Ｅ（Ｖ）の出力電圧が印加される。
　これに対して図１３（ａ）に示す構成の３レベル電圧変換回路に流れる電流の経路は、図１４（ｂ）に示すように、コンデンサＣ１１の正極側から絶縁ゲートバイポーラトランジスタＴ１及びＴ４′を通り、誘導性負荷Lを通ってコンデンサＣ１１の負極側に戻る経路となる。これにより、誘導性負荷Ｌには、＋Ｅ（Ｖ）の出力電圧が印加される。
　したがって、図１２（ａ）に示す構成の回路の４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４、及び図１３（ａ）に示す構成の回路の４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４′に対しては、同一種類のゲート信号を与えることにより、同じ出力電圧が出力されることになる。
　図１５は、第２の実施形態において負電圧を出力する状態で、図１２（ａ）に示す回路構成における電流経路と、図１３（ａ）に示す回路構成における電流経路との比較を示す図である。
　上記と逆に第５の外部接続端子ｔｍ５（Ｕ）から出力される電圧がコンデンサＣ１２を充電する直流電圧-Ｅ（Ｖ）となる第２の動作モードを実現するには、図１５に示すように、図１２（ａ）に示す構成の回路においては、絶縁ゲートバイポーラトランジスタＴ２をスイッチング動作させ、逆阻止型絶縁ゲートバイポーラトランジスタＴ３をオン状態とするゲート信号を入力する。残りの絶縁ゲートバイポーラトランジスタＴ１及び逆阻止型絶縁ゲートバイポーラトランジスタＴ４については、トランジスタＴ１とＴ４とをそれぞれオフ状態とするゲート信号を入力する。
　この場合に図１２（ａ）に示す構成の３レベル電圧変換回路に流れる電流の経路は、図１５（ａ）に示すように、コンデンサＣ１２の正極側から出発し、誘導性負荷Ｌを通り、絶縁ゲートバイポーラトランジスタＴ２を通ってコンデンサＣ１２の負極側に戻る経路となる。このため、誘導性負荷Ｌには、出力電圧－Ｅ（Ｖ）を印加することができる。
　これに対して、図１３（ａ）に示す構成の３レベル電圧変換回路に流れる電流の経路は、図１５（ｂ）に示すように、コンデンサＣ１２の正極側から出発し誘導性負荷Ｌを通って、絶縁ゲートバイポーラトランジスタＴ３′及び第２の絶縁ゲートバイポーラトランジスタＴ２を通ってコンデンサＣ１２の負極側に戻る電流経路となる。このため、誘導性負荷Ｌには、出力電圧－Ｅ（Ｖ）を印加することができる。
　この場合も、図１２（ａ）に示す構成の回路の４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４、及び図１３（ａ）に示す構成の４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４′に対しては、同一のゲート信号を与えることにより、図１２（ａ）の構成及び図１３（ａ）の構成で同じ出力電圧が出力されることになる。
　さらにまた、第５の外部接続端子ｔｍ５（Ｕ）の出力電圧を０（Ｖ）とする第３の動作モードでは、図１６に示すように、逆阻止型絶縁ゲートバイポーラトランジスタＴ３をオン状態とするゲート信号を入力し、他の全ての絶縁ゲートバイポーラトランジスタＴ１、Ｔ２及び逆阻止型絶縁ゲートバイポーラトランジスタＴ４には、オフ状態とするゲート信号を入力する。
　この場合に図１２（ａ）に示す構成の３レベル電圧変換回路に流れる電流は、図１６（ａ）に示すように、コンデンサＣ１１及びＣ１２間の接続点から出発し、誘導性負荷Ｌを通り、逆阻止型絶縁ゲートバイポーラトランジスタＴ３を通ってコンデンサＣ１１及びＣ１２間の接続点に戻る経路となる。このため、誘導性負荷Ｌに印加される出力電圧は０（Ｖ）となる。
　一方、図１３（ａ）に示す構成の３レベル電圧変換回路に流れる電流経路は、図１６（ｂ）に示すように、コンデンサＣ１１及びＣ１２間の接続点が誘導性負荷Ｌを通り、絶縁ゲートバイポーラトランジスタＴ３′を通ってダイオードＤ６を通ってコンデンサＣ１１及びＣ１２間の接続点に戻る電流経路が形成され、誘導性負荷Ｌに印加される出力電圧は０（Ｖ）となる。
　したがって、この動作モードでも図１２（ａ）に示す構成の回路の４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４、及び図１３（ａ）に示す構成の回路の４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４′に対しては、同一種類のゲート信号を与えることにより、図１２（ａ）の構成及び図１３（ａ）の構成で同じ出力電圧が出力されることになる。
　このように、半導体装置１に内蔵される３レベル電力変換回路の構成が異なる場合でも、第１～第５の外部接続端子ｔｍ１～ｔｍ５と第１～第１１の補助端子ｔｓ１～ｔｓ１１の配置位置は回路構成に対して共通とし、各動作モードで同一種類のゲート信号に対して同一の出力電圧が得られることになる。したがって、ユーザーが半導体装置１に内蔵される３レベル電力変換回路の構成を意識することなく使用することができ、互換性の高い半導体装置を提供することができる。
　次に、本発明の第３の実施形態を図１７及び図１８について説明する。
　図１７は、本発明の第３の実施形態にかかる半導体装置において、半導体素子を搭載した絶縁基板を示す平面図である。図２で示したベース板３、第１補助端子ｔｓ１～第１１補助端子ｔｓ１１については図示を省略する。この第３の実施形態では、前述した第１の実施形態において発熱量の一番大きい絶縁ゲートバイポーラトランジスタＴ１及びＴ２を互いに対角位置に配置するようにしたものである。
　すなわち、第３の実施形態は、図１７に示すように、前述した第１の実施形態における図２に示す構成において、領域ＤＡ２に配置されていた絶縁ゲートバイポーラトランジスタＴ２を各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ３に配置し、領域ＤＡ３に配置されていた逆阻止型絶縁ゲートバイポーラトランジスタＴ４を各絶縁基板ＳＢ２１～ＳＢ２３の領域ＤＡ２に配置した構成を有する。
　この配置替えに応じて、中間電位導体板２３に対する負側導体板２２及び交流出力用導体板２４の配置関係が変更されている。
　すなわち、中間電位導体板２３及び正側導体板２１の配置は、前述した第１の実施形態における配置と同様であるが、負側導体板２２が領域ＤＡ３に配置されて中間電位導体板２３の背面側に近接して対面している。さらに、交流出力用導体板２４が領域ＤＡ２及びＤＡ４に分割されて配置されている。
　他の構成については、前述した第１の実施形態と同様の構成である。したがって、図２との対応部分には同一符号を付し、その詳細説明はこれを省略する。
　この第３の実施形態によると、中間電位導体板２３に対して、正側導体板２１が正面側に近接して対面して配置され、負側導体板２２が背面側に近接して対面して配置されている。中間電位導体板２３に流れる電流の方向と正側導体板２１に流れる電流の方向が互いに逆となり、また中間電位導体板２３に流れる電流の方向と負側導体板２２に流れる電流の方向が互いに逆となり、これによって前述のように、中間電位導体板２３と正側導体板２１との間のインダクタンス及び中間電位導体板２３と負側導体板２２との間のインダクタンスを低減することができる。
　また、絶縁ゲートバイポーラトランジスタＴ２と逆阻止型絶縁ゲートバイポーラトランジスタＴ４を配置換えしたことにより、導電パターンもまた変更されている。
　また、熱の発生に関しては、第３の実施形態では、前述した第１の実施形態に対して、領域ＤＡ２及びＤＡ３を入れ替えたものであるため、動作モード毎の発熱状態は、図１８（ａ）～（ｄ）に簡略化して示すようになる。
　すなわち、動作が絶縁ゲートバイポーラトランジスタＴ１のゲートにゲートパルスを入力してスイッチングさせ、逆阻止型絶縁ゲートバイポーラトランジスタＴ４がリカバリ状態となるモードであるときには、図１８（ａ）に示すように、領域ＤＡ１に配置された各絶縁基板ＳＢ１１～ＳＢ１３に搭載された絶縁ゲートバイポーラトランジスタＴ１及び領域ＤＡ１とは左側に隣接する領域ＤＡ２に配置された各絶縁基板ＳＢ２１～ＳＢ２３に搭載されている逆阻止型絶縁ゲートバイポーラトランジスタＴ４が発熱することになる。一方、領域ＤＡ３及びＤＡ４では発熱を生じない。
　また、動作が絶縁ゲートバイポーラトランジスタＴ２のゲートにゲートパルスを供給してスイッチングさせ、逆阻止型絶縁ゲートバイポーラトランジスタＴ３がリカバリ状態とするモードとなると、図１８（ｂ）に示すように、領域ＤＡ３に配置された各絶縁基板ＳＢ２１～ＳＢ２３に搭載された絶縁ゲートバイポーラトランジスタＴ２及び領域ＤＡ３の右側に隣接する領域ＤＡ４に配置された各絶縁基板ＳＢ１１～ＳＢ１４に搭載されている逆阻止型絶縁ゲートバイポーラトランジスタＴ３が発熱することになる。一方、領域ＤＡ１及びＤＡ２では発熱を生じない。
　さらに、動作が逆阻止型絶縁ゲートバイポーラトランジスタＴ３のゲートにゲートパルスを供給してスイッチングさせ、絶縁ゲートバイポーラトランジスタＴ１がリカバリ状態となるモードでは、図１８（ｃ）に示すように、領域ＤＡ１の各絶縁基板ＳＢ１１～ＳＢ１３に搭載されたフリー・ホイーリング・ダイオードＤ１が発熱するとともに、その後方側の領域ＤＡ４の各絶縁基板ＳＢ１１～ＳＢ１３に搭載された逆阻止型絶縁ゲートバイポーラトランジスタＴ３が発熱することになる。一方、領域ＤＡ２及びＤＡ３では発熱を生じない。
　さらに、動作が逆阻止型絶縁ゲートバイポーラトランジスタＴ４のゲートにゲートパルスを供給してスイッチングさせ、絶縁ゲートバイポーラトランジスタＴ２がリカバリするモードでは、図１８（ｄ）に示すように、領域ＤＡ２の各絶縁基板ＳＢ２１～ＳＢ２３に搭載された逆阻止型絶縁ゲートバイポーラトランジスタＴ４が発熱するともに、その後側に隣接する領域ＤＡ３のフリー・ホイーリング・ダイオードＤ１が発熱する。一方、領域ＤＡ１及びＤＡ４では発熱を生じない。
　このように、第３の実施形態によると、半導体装置１を動作状態としたときに、前述した第１の実施形態と同様に領域ＤＡ１～ＤＡ４の全ての領域が同時に発熱することはなく、左右に隣接する２つの領域又は前後に隣接する２つの領域で発熱が生じるだけである。すなわち、動作モードに応じて部分的な２つの領域で発熱が生じるだけである。
　したがって、前述した従来のモジュールの例のように、ベース板３上の絶縁基板の全体に発熱が生じる場合に比較して、発熱を分散させることができ、半導体装置１が過熱状態となることを確実に防止することができる。
　上記第３の実施形態においては、前述した第１の実施形態において、領域ＤＡ２及びＤＡ３に配置された絶縁ゲートバイポーラトランジスタＴ２と逆阻止型絶縁ゲートバイポーラトランジスタＴ４とをそれぞれ領域ＤＡ３とＤＡ２に配置されるように入れ替えた場合について説明した。しかしながら、本発明は上記構成に限定されるものではなく、図１９及び図２０に示すように、第３の実施形態において、領域ＤＡ２及びＤＡ４の逆阻止型絶縁ゲートバイポーラトランジスタＴ４と逆阻止型絶縁ゲートバイポーラトランジスタＴ３とをそれぞれ領域ＤＡ４と領域ＤＡ２とに配置されるように入れ替えた構成に変更してもよい。
　図１９は本発明の第３の実施形態に係る半導体装置の変形例において、半導体装置を搭載した絶縁基板を示す平面図であり、図２０は本発明の第３の実施形態に係る半導体装置の変形例において、動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。
　この変形例の場合には、詳細説明はこれを省略するが、正側導体板２１、負側導体板２２、中間電位導体板２３及び交流出力用導体板２４の配置関係は、前述した第３の実施形態と同じであり、インダクタンス低減効果を発揮することができる。また、前述した図１８（ａ）～（ｄ）のモードにおける発熱状態が、図２０（ａ）～（ｄ）に示すようになる。これにより、前述した第３の実施形態と同様に、前後に隣接する２つの領域と左右に隣接する２つの領域が発熱することになり、前述した第１～第３の実施形態と同様の作用効果を得ることができる。
　次に、本発明の第４の実施形態を図２１及び図２２について説明する。
　図２１は、本発明の第４の実施形態に係る半導体装置において、半導体素子を搭載した絶縁基板を示す平面図である。図２で示したベース板３、第１～第１１の補助端子については図示を省略する。
　前述した第１～第３の実施形態では、３レベル電力変換回路を構成する４つの絶縁ゲートバイポーラトランジスタＴ１～Ｔ４のうち、絶縁ゲートバイポーラトランジスタＴ１とＴ３あるいは絶縁ゲートバイポーラトランジスタＴ１とＴ４とを実装した３枚の同じ各絶縁基板ＳＢ１１～ＳＢ１３が隣接して配置され、絶縁ゲートバイポーラトランジスタT２とT４あるいは絶縁ゲートバイポーラトランジスタＴ２とＴ３とを実装した３枚の同じ各絶縁基板ＳＢ２１～ＳＢ２３が隣接して配置されて、Ｔ１～Ｔ４のうちの参照文字の参照数字が同一である同一機能のトランジスタが互いに隣接して配置されている。しかし、この第４の実施形態では、前述した第１～第３の実施形態とは異なり、図２１に示すように、これらの各絶縁基板ＳＢ１１～ＳＢ１３と各絶縁基板ＳＢ２１～ＳＢ２３が隣接されず交互に右側から参照文字の参照数字の順にＳＢ１１，ＳＢ２１，ＳＢ１２，ＳＢ２２，ＳＢ１３，ＳＢ２３のように配置されて、絶縁ゲートバイポーラトランジスタＴ１とＴ２が隣接されずに交互に配置され、逆阻止型絶縁ゲートバイポーラトランジスタＴ３とＴ４が隣接されずに交互に配置されるようにしたものである。
　この場合には、図２１に示すように、中間電位導体板２３及び交流出力用導体板２４は前述した第１の実施形態と同様に配置される。これに対し中間電位導体板２３に対して正面側から正側導体板２１が略全長に亘って近接して対面し、背面側から負側導体板２２が略全面に亘って近接して対面している。
　このため、互いに逆方向の電流が流れる中間電位導体板２３と正側導体板２１との対向面積、及び互いに逆方向の電流が流れる中間電位導体板２３と負側導体板２２との対向面積が第１の実施形態より広くとることができ、これにより、インダクタンス低減効果をより発揮することができる。
　図２２は、本発明の第４の実施形態に係る半導体装置の動作モード毎の発熱状態を簡略化して説明する的図である。詳細説明はこれを省略するが、動作が絶縁ゲートバイポーラトランジスタＴ１がスイッチング状態で、逆阻止型絶縁ゲートバイポーラトランジスタＴ４がリカバリとなるモードでは、図２２（ａ）に示すように、千鳥状に発熱する。
　動作が絶縁ゲートバイポーラトランジスタＴ２のスイッチング状態で、逆阻止型絶縁ゲートバイポーラトランジスタＴ３がリカバリとなるモードでは、図２２（ｂ）に示すように、図２２（ａ）の千鳥状とは前後反転した千鳥状に発熱する。
　さらに、動作が逆阻止型絶縁ゲートバイポーラトランジスタＴ３のスイッチング状態で絶縁ゲートバイポーラトランジスタＴ１がリカバリとなるモードでは、図２２（ｃ）に示すように、１つ置きに発熱する。
　なおさらに、動作が逆阻止型絶縁ゲートバイポーラトランジスタＴ４のスイッチング状態で絶縁ゲートバイポーラトランジスタＴ２がリカバリとなるモードでは、図２２（ｄ）に示すように、図２２（ｃ）に示されるモードで発熱しなかった１つ置きの絶縁基板中の２つの領域が発熱する。
　したがって、この第４の実施形態でも、半導体装置１内でのインダクタンスを低減することができる。また、半導体装置１内のベース板３の全体が同時に発熱するのではなく、発熱領域が動作モードに応じて移動することになり、熱分散を確実に行って半導体装置１が過熱状態となることを確実に防止することができる。
　図２３は、本発明の第４の実施形態に係る半導体装置の変形例において、半導体素子を搭載した絶縁基板を示す平面図である。図２４は、本発明の第４の実施形態に係る半導体装置の変形例において、動作モード毎の半導体素子の発熱状態を簡略化して説明する図である。
　上記第４の実施形態においては、図２３及び図２４に示すように、各絶縁基板ＳＢ２１～ＳＢ２３の絶縁ゲートバイポーラトランジスタＴ２と逆阻止型絶縁ゲートバイポーラトランジスタＴ４の前後方向の配列を入れ替えることもできる。この場合には、図２４（ａ）～（ｄ）に示す前述した第３実施形態の発熱状態と第４実施形態の発熱状態とが混在した発熱状態となり、前述した第１～第４の実施形態と同様の作用効果を得ることができる。
　また、上記第１～第４の実施形態においては、絶縁ゲートバイポーラトランジスタＴ１、Ｔ２と逆阻止型絶縁ゲートバイポーラトランジスタＴ３、Ｔ４を搭載した絶縁基板の組を３組配置する場合について説明している。本発明はこれに限定されるものではなく、必要とする電流量に応じて絶縁基板の組数を任意に決定することができる。
　また、上記第１～第４の実施形態においては、ケース２に形成する第１～第５の外部接続端子ｔｍ１～ｔｍ５の配置位置が固定である場合について説明したが、これに限定されるものではない。図２５は、図１に示す本発明の第１の実施形態に係る半導体装置において、２つの外部接続端子の配置位置を互いに入れ替えた状態の変形例を示す斜視図である。すなわち、図２５に示すように、第１の外部接続端子ｔｍ１（Ｐ）と第２の外部接続端子ｔｍ２（Ｍ１）の配置位置が互いに入れ替えるようにしてもよい。
　また、上記第１～第４の実施形態においては、ケース２に内蔵する３レベル電力変換回路に必要な数の外部接続端子及び補助端子を設ける場合について説明している。本発明は、これに限定されるものではない。図２６は、図１に示す本発明の第１の実施形態に対応する半導体装置の他の変形例を示す平面図である。すなわち、図２６に示すように、前述した図１における第１～第５の外部接続端子ｔｍ１～ｔｍ５、第１～第１１の補助端子ｔｓ１～ｔｓ１１の他に補助端子が形成可能な領域に補助端子形成用孔３１を形成するようにしてもよい。この場合には、ユーザーの仕様に応じて補助端子の位置を変更したり、追加したりすることが可能となり、汎用性の高い半導体装置を提供することができる。
　また、上記第１～第４の実施形態では、３レベル電力変換回路が図１２（ａ）あるいは図１３（ａ）に示す構成である場合について説明したが、本発明はこれに限定されるものではない。すなわち、本発明では、双方向スイッチ素子を前述した特許文献４に記載されているように、ダイオードを逆並列に接続された２個の絶縁ゲートバイポーラトランジスタのコレクタ同士を接続して直列に接続した双方向スイッチ素子を構成する３レベル電力変換回路も適用することができる。この場合には、特許文献４に記載されているように、絶縁ゲートバイポーラトランジスタのコレクタの接続点には、絶縁試験における大きな電位差による絶縁ゲートバイポーラトランジスタの破壊を防止する中間端子を設ける必要がある。このため、図１に示す本発明の第１の実施形態にかかる半導体装置に対応する半導体装置のさらに他の変形例を示す斜視図である。図２７に示すように、ケース２の端子配置面４に中間端子ｔｃを配置する。
　また、本発明は、半導体モジュールの端子接続の組み合わせだけで所望する回路構成が得られることから、本発明は上述したパワーコンディショナー（ＰＣＳ：Power Conditioning Subsystem）の半導体装置への適用に限定されるものではなく、無停電電源装置（ＵＰＳ）や他の任意の電力変換装置や高周波用途のスイッチングＩＣ等の他の装置の半導体装置に適用することができる。
　１…半導体装置、２…成型体、３…ベース板、４…端子配置面、５…突条、ｔｍ１…第１の外部接続端子、ｔｍ２…第２の外部接続端子、ｔｍ３…第３の外部接続端子、ｔｍ４…第４の外部接続端子、ｔｍ５…第５の外部接続端子、ｔｓ１～ｔｓ１１…補助端子、ＳＢ１１、ＳＢ１２、ＳＢ１３、ＳＢ２１、ＳＢ２２、ＳＢ２３…絶縁基板、２１…正側導体板、２２…負側導体板、２３…中間電位導体板、２４…交流出力用導体板、１２１ａ～１２１ｈ、１２２ａ～１２２ｇ、１２３ａ～１２３ｇ、１２４ａ～１２４ｇ…導電パターン、１３０…ワイヤ、１４０…接合部、１５０…サーミスタ

Claims (10)

  1. 　３レベル電力変換回路を構成する少なくとも４つの半導体素子を搭載した絶縁基板と、
    　該絶縁基板を配置するベース板と、
    　前記ベース板上に、前記半導体素子の内の１つの半導体素子に接続される直流正側電位の正側導体板と、前記半導体素子の内の他の１つの半導体素子に接続される直流負側電位の負側導体板と、前記半導体素子の内の残りの２つの半導体素子に接続された中間電位の中間電位導体板とを備え、
    　前記正側導体板及び前記負側導体板を前記中間電位導体板に対して近接対面させて配置させたことを特徴とする半導体装置。
  2. 　前記負側導体板は、前記正側導体板の延長線上に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記半導体素子を覆う絶縁樹脂材の成型体を有し、前記正側導体板に形成された第１の外部接続端子、前記中間電位導体板に形成された第２及び第３の外部接続端子、前記負側導体板に接続された第４の外部接続端子が前記成型体の１面上に導出され、前記第１の外部接続端子，前記第２及び第３の外部接続端子，前記第４の外部接続端子の順に一直線上に並列配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記中間電位導体板の前記正側導体板及び前記負側導体板とは反対側に交流出力用導体板が対面配置され、該交流出力用導体板に形成された第５の外部接続端子が前記第４の外部接続端子の第３の外部接続端子とは反対側に配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記第１の外部接続端子と前記第２の外部接続端子とが入れ替え配置されていることを特徴とする請求項３又は４に記載の半導体装置。
  6. 　前記３レベル電力変換回路は、直流回路の正側電位にコレクタが接続される第１の絶縁ゲートバイポーラトランジスタと、前記直流回路の負側電位にエミッタが接続される第２の絶縁ゲートバイポーラトランジスタと、前記第１の絶縁ゲートバイポーラトランジスタのエミッタと前記第２の絶縁ゲートバイポーラトランジスタのコレクタとの接続点に、一端が接続された双方向スイッチ素子とを備え、
    　前記双方スイッチの他端に前記前記中間電位導体板が接続され、前記第１の絶縁ゲートバイポーラトランジスタのコレクタに前記正側導体板が接続され、前記第２の絶縁ゲートバイポーラトランジスタのエミッタに前記負側導体板が接続されている
    　ことを特徴とする請求項３から５のいずれか１項に記載の半導体装置。
  7. 　前記双方向スイッチ素子は、逆阻止型絶縁ゲートバイポーラトランジスタの逆並列回路で構成されていることを特徴とする請求項６に記載の半導体装置。
  8. 　前記半導体装置の、一直線上に並列配置された前記第１の外部接続端子乃至第４の外部接続端子を挟んで対向する２辺のうちの一方の側に第１の絶縁ゲートバイポーラトランジスタのゲート・エミッタ用の第１の補助端子、第２の絶縁ゲートバイポーラトランジスタのゲート・エミッタ用の第２の補助端子が配置され、他方の側に第３の絶縁ゲートバイポーラトランジスタのゲート・エミッタ用の第３の補助端子、第４の絶縁ゲートバイポーラトランジスタのゲート・エミッタ用の第４の補助端子が配置され、
    　前記第３の補助端子及び前記第４の補助端子は、前記３レベル電力変換回路を適用した場合と、前記３レベル電力変換回路とは半導体素子の接続並びに配置が異なる他の３レベル電力変換回路を適用した場合とで、配置が共通化されていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 　前記他の３レベル電力変換回路は、直流回路の正側電位にコレクタが接続される第１の絶縁ゲートバイポーラトランジスタと、前記直流回路の負側電位にエミッタが接続される第２の絶縁ゲートバイポーラトランジスタと、前記第２の絶縁ゲートバイポーラトランジスタのコレクタにエミッタが接続された第３の絶縁ゲートバイポーラトランジスタと、前記第１の絶縁ゲートバイポーラトランジスタのエミッタにコレクタが接続された第４の絶縁ゲートバイポーラトランジスタと、前記第２の絶縁ゲートバイポーラトランジスタコレクタ及び前記第３の絶縁ゲートバイポーラトランジスタのエミッタの接続点と、前記第１の絶縁ゲートバイポーラトランジスタのエミッタ及び前記第４の絶縁ゲートバイポーラトランジスタのコレクタの接続点との間に直列に接続された第１及び第２のダイオードと、からなり、
    　該第１及び第２のダイオードの接続点に接続された前記中間電位導体板と、前記第１の絶縁ゲートバイポーラトランジスタのコレクタに接続された前記正側導体板と、前記第２の絶縁ゲートバイポーラトランジスタのエミッタに接続された前記負側導体板と、前記第４の絶縁ゲートバイポーラトランジスタのエミッタと前記第３の絶縁ゲートバイポーラトランジスタのコレクタとの接続点に接続された前記交流出力用導体板とを備えていることを特徴とする請求項８に記載の半導体装置。
  10. 　前記成型体は、前記第１の補助端子乃至第４の補助端子を外部へ導出するための補助端子形成用孔部を、前記第１の補助端子乃至第４の補助端子が、内蔵する３レベル電力変換回路の半導体素子の接続もしくは配置に応じて選択して外部へ導出できるように複数個所に形成されていることを特徴とする請求項８又は９に記載の半導体装置。
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