WO2014117433A1 - 移位寄存器单元、移位寄存器、阵列基板和显示装置 - Google Patents

移位寄存器单元、移位寄存器、阵列基板和显示装置 Download PDF

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Definitions

  • Shift register unit shift register, array substrate, and display device
  • the present invention relates to the field of displays, and more particularly to a shift register unit, a shift register, an array substrate, and a display device.
  • the shift register is composed of a plurality of cascaded shift register units, and each shift register unit sequentially outputs a signal to realize the progressive drive of the gate.
  • the existing shift register unit includes three working states of sampling, output, and reset.
  • the output signal of the latter shift register unit serves as a reset signal of the previous shift register unit to stop the output of the previous shift register unit.
  • the previous shift register unit did not receive a reset signal from the next shift register unit, the previous shift register unit will not stop output. Therefore, the reset of the previous shift register unit in the prior art is controlled by the latter shift register unit. If the reset signal from the latter shift register unit cannot be smoothly or delayed fed back to the previous shift register unit, If the previous shift register unit does not stop outputting according to a predetermined time, the entire array substrate or even the liquid crystal display may not work properly. Therefore, it is necessary to solve the problem that the shift register unit cannot be reset independently. Summary of the invention
  • a technical problem to be solved by embodiments of the present invention is to provide a shift register unit, a shift register, an array substrate, and a display device such that each shift register unit can be independently reset.
  • the embodiment of the present invention adopts the following technical solutions:
  • a first aspect of the embodiments of the present invention provides a shift register unit, including:
  • the sampling portion includes a first switching tube and a second switching tube
  • the output portion includes a fifth switching tube, a sixth switching tube, a first capacitor and a second capacitor
  • the reset portion includes a third switching tube, Fourth switch tube;
  • a source of the first switch tube is connected to an input end of the shift register unit, receives an input signal from the input end, a gate of the first switch tube is connected to a first clock signal; and the second switch tube a second clock signal is coupled to the gate and the source, the second clock signal is inverted from the first clock signal;
  • a gate and a source of the third switch are connected to the first clock signal;
  • a gate of the fourth switch is connected to the second clock signal, a source of the fourth switch is connected to a power input signal;
  • a source of the fifth switch is connected to the second clock, the fifth a gate of the switch tube is connected to the drains of the first switch tube and the second switch tube, and a drain of the fifth switch tube is connected to an output end of the shift register
  • the first to sixth switching transistors are all MOS transistors or thin film transistors.
  • the thin film transistor is a P-type thin film transistor or an N-type thin film transistor.
  • the power input signal is at a high level;
  • the output signal of the shift register unit is high Level
  • an output signal of the shift register unit is high Level.
  • the power input signal is at a low level
  • an output signal of the shift register unit is low Level
  • the first clock signal is low level
  • the second clock signal is high level
  • the output signal of the shift register unit is low Level.
  • a second aspect of the embodiments of the present invention provides a shift register including n cascaded shift register units, wherein n is an integer greater than 1, wherein an input terminal of the first shift register unit is connected To the signal input of the shift register, the output of the nth shift register unit is coupled to the signal output of the shift register.
  • a third aspect of the embodiments of the present invention provides an array substrate including the above shift register.
  • a fourth aspect of the embodiments of the present invention provides a liquid crystal display comprising the above array substrate.
  • the structure of the shift register unit is such that after receiving the input signal, the shift register unit can output a corresponding output signal, and after the output signal is output, reset itself, without waiting for the next step. After the output signal of the shift register unit is used as the reset signal, it is reset according to the reset signal. The normal operation of the shift register unit is ensured, thereby ensuring the normal operation of the entire array substrate or even the liquid crystal display.
  • FIG. 1 is a schematic structural diagram of a shift register unit in an embodiment of the present invention.
  • FIG. 2 is a schematic structural view of a shift register unit of a P-type thin film transistor in an embodiment of the present invention
  • FIG. 3 is a timing chart of a shift register unit of a P-type thin film transistor according to an embodiment of the present invention
  • FIG. 4 is a schematic structural view of a shift register unit of an N-type thin film transistor according to an embodiment of the present invention
  • FIG. 5 is a timing chart of a shift register unit of an N-type thin film transistor in an embodiment of the present invention. detailed description
  • a first aspect of an embodiment of the present invention provides a shift register unit.
  • the shift register unit includes:
  • the sampling portion includes a first switching tube T1 and a second switching tube T2, and the output portion includes a fifth switching tube T5, a sixth switching tube ⁇ 6, a first capacitor C1 and a second capacitor C2, and the reset portion includes a third switching tube ⁇ 3 , the fourth switch tube ⁇ 4;
  • the source of the first switch T1 is connected to the input end of the shift register unit, receives an input signal IN from the input end, and the gate of the first switch T1 is connected to the first clock signal CK.
  • the gate and the source of the second switch T2 are connected to the second clock signal CKB, the second clock signal CKB is inverted with the first clock signal CK; the gate of the third switch T3 and The source is connected to the first clock signal CK; the gate of the fourth switch T4 is connected to the second clock signal CKB, and the source of the fourth switch T4 is connected to the power input signal V;
  • the source of the switch tube T5 is connected to the second clock signal CKB, and the gate of the fifth switch tube T5 is connected to the drains of the first switch tube T1 and the second switch tube T2, the fifth switch a drain of the tube T5 is connected to an output end of the shift register unit; a gate of the sixth switch tube T6 is connected to a drain of the third switch tube T3 and the fourth switch tube T4, the sixth The source
  • the structure of the shift register unit is such that after receiving the input signal, the shift register unit can output a corresponding output signal, and after the output signal is output, reset itself, without waiting for the next After the output signal of a shift register unit is used as a reset signal, it is reset according to the reset signal.
  • the normal operation of the shift register unit is ensured, thereby ensuring the normal operation of the entire array substrate or even the liquid crystal display.
  • the high level is VGH
  • the low level is VGH
  • each of the first to sixth switching tubes may be a MOS transistor or a thin film transistor.
  • the thin film transistor may be a P-type thin film transistor or an N-type thin film transistor, wherein the polysilicon thin film transistor has a high mobility, and is particularly suitable for a shift register unit.
  • the input signal IN is a low level VGL
  • the second clock signal CKB is a high level VGH
  • the output signal OUT of the shift register unit is a high level VGH
  • the shift register unit enters a sampling phase.
  • the input signal IN is a low level VGL
  • the first clock signal CK is a low level VGL
  • the first and third switching tubes T1 and ⁇ 3 are turned on
  • the second clock signal CKB is VGH, so that the second switching transistor 2 and the fourth switching transistor 4 cannot be turned on. Therefore, at this time, the levels of N1 and ⁇ 2 are correspondingly pulled down (low level VGL+Vth (the threshold voltage of any thin film transistor)), and thus the sixth switching transistor T6 is turned on. Since the source of the sixth switching transistor T6 is connected to the high level VGH and the drain is connected to the output terminal of the shift register unit, the output signal OUT of the shift register unit is at a high level VGH.
  • the output end of the sixth switching tube T6 outputs a high level VGH, and at this time, between the N1 point and the output end of the sixth switching tube T6 When a capacitor C1 is charged and the input signal IN is charged, the voltage difference across the first capacitor C1 is (high level VGH ⁇ level VGL - threshold voltage Vth).
  • the input signal is a high level VGH
  • the first clock signal CK is a high level VGH
  • the second clock signal CKB is a low level VGL
  • the shift register The output signal of the unit is a low level VGL
  • the shift register unit enters an output stage.
  • the input signal IN and the first clock signal CK are both at a high level VGH, so that the first switching transistor T1 is turned off, and the level of the N1 point is maintained due to the action of the first capacitor C1, which is still (low level) VGL+threshold voltage Vth), so T5 turns on and outputs a low level VGL.
  • the second and fourth switching tubes T2 and ⁇ 4 are turned on, and since the source of the fourth switching tube ⁇ 4 is connected to the high level VGH, at this time, ⁇ 2 points The level is high level VGH, and the sixth switch tube ⁇ 6 is turned off.
  • the output signal of the shift register unit is the low level VGL output from the fifth switching transistor ⁇ 5.
  • the input signal IN is a high level VGH
  • the first clock signal CK is a low level VGL
  • the second clock signal CKB is a high level VGH
  • the shift register unit enters a reset phase.
  • the first clock signal CK is at a low level VGL
  • the input signal IN is at a high level VGH
  • the first switching transistor T1 is turned on, so that the level of the N1 point is pulled high to a high level VGH
  • the fifth switching tube T5 is turned off.
  • the third switching transistor T3 is turned on, and the potential of the N2 is pulled down to (low level VGL+threshold voltage Vth), so that the sixth switching transistor T6 is turned on, so that The output signal OUT of the shift register unit is again pulled high to VGH, enabling independent reset of the shift register unit.
  • the second capacitor C2 maintains the N2 point at the low level VGL, ensuring the conduction of the sixth switching transistor T6, so that the output signal OUT is always at the high level VGH, which is improved.
  • the stability of the output signal OUT is improved.
  • the shift register unit can also implement an independent reset function, and the power input signal V at this time is a low level VGL, due to N
  • the shift register unit of the thin film transistor operates in a similar manner to the shift register unit of the P-type thin film transistor, and will not be described herein.
  • the input signal IN, the first clock signal CK, the second clock signal CKB, and the output signal OUT of the shift register unit of the N-type thin film transistor are all inverted to the shift register unit of the P-type thin film transistor.
  • Figure 5 the input signal IN, the first clock signal CK, the second clock signal CKB, and the output signal OUT of the shift register unit of the N-type thin film transistor are all inverted to the shift register unit of the P-type thin film transistor.
  • a second aspect of the present embodiment provides a shift register including n cascaded shift register units, wherein n is an integer greater than 1, wherein an input terminal of the first shift register unit Connected to a signal input of the shift register, an output of the nth shift register unit is coupled to a signal output of the shift register.
  • the shift register provided by the embodiment of the present invention has the same technical features as the shift register unit provided by the embodiment of the present invention, the same technical effect can be produced and the same technical problem can be solved.
  • a third aspect of the embodiment provides an array substrate including the above shift register.
  • a fourth aspect of the embodiment provides a display device including the above array substrate.
  • the liquid crystal display can be: a liquid crystal panel, an electronic paper, an OLED panel, a mobile phone, a tablet, a television Any product or component that has a display function, such as a computer, monitor, laptop, digital photo frame, navigator, etc.
  • active organic light emitting diode displays using low temperature polysilicon technology are examples of active organic light emitting diode displays using low temperature polysilicon technology.

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Abstract

本发明涉及显示器领域。具体地，本发明实施例公开了一种移位寄存器单元、移位寄存器、阵列基板和显示装置，使得各移位寄存器单元能够独立复位。该移位寄存器单元，包括：采样部分、输出部分和复位部分，其中，所述采样部分包括第一开关管和第二开关管，所述输出部分包括第五开关管、第六开关管、第一电容和第二电容，所述复位部分包括第三开关管、第四开关管。

Description

移位寄存器单元、 移位寄存器、 阵列基板和显示装置 技术领域
本发明涉及显示器领域， 尤其涉及一种移位寄存器单元、 移位寄存器、 阵列基板和显示装置。
背景技术
随着显示技术的不断发展， 采用薄膜晶体管的有源阵列显示器已成为最 为常见的平板显示装置， 其栅极驱动电路通常以移位寄存器的方式实现。 移 位寄存器由多个级联的移位寄存器单元组成， 各个移位寄存器单元依次输出 信号， 以实现栅极的逐行驱动。
现有的移位寄存器单元包括采样、 输出、 复位三个工作状态。 在相邻的 两个移位寄存器单元中， 后一个移位寄存器单元的输出信号作为前一个移位 寄存器单元的复位信号， 以使前一个移位寄存器单元停止输出。 但是， 如果 前一个移位寄存器单元没有接收到来自后一个移位寄存器单元的复位信号， 前一个移位寄存器单元就不会停止输出。 因此， 现有技术中前一个移位寄存 器单元的复位是由后一个移位寄存器单元来控制的， 如果来自后一个移位寄 存器单元的复位信号无法顺利或延迟反馈给前一个移位寄存器单元， 则前一 个移位寄存器单元就不会按照预定的时间停止输出， 则可能导致整个阵列基 板甚至液晶显示器的无法正常工作。 故而， 需要解决移位寄存器单元无法独 立复位的问题。 发明内容
本发明实施例所要解决的技术问题在于提供一种移位寄存器单元、 移位 寄存器、 阵列基板和显示装置， 使得各移位寄存器单元能够独立复位。
为解决上述技术问题， 本发明实施例采用如下技术方案：
本发明实施例的第一方面提供了一种移位寄存器单元， 包括：
采样部分、 输出部分和复位部分，
其中， 所述采样部分包括第一开关管和第二开关管， 所述输出部分包括 第五开关管、 第六开关管、 第一电容和第二电容， 所述复位部分包括第三开 关管、 第四开关管； 所述第一开关管的源极连接所述移位寄存器单元的输入端， 接收来自所 述输入端的输入信号， 所述第一开关管的栅极连接第一时钟信号； 所述第二 开关管的栅极和源极连接第二时钟信号， 所述第二时钟信号与所述第一时钟 信号反相； 所述第三开关管的栅极和源极连接所述第一时钟信号； 所述第四 开关管的栅极连接所述第二时钟信号， 所述第四开关管的源极连接电源输入 信号； 所述第五开关管的源极连接所述第二时钟信号， 所述第五开关管的栅 极连接所述第一开关管和所述第二开关管的漏极， 所述第五开关管的漏极连 接所述移位寄存器单元的输出端； 所述第六开关管的栅极连接所述第三开关 管和所述第四开关管的漏极，所述第六开关管的源极连接所述电源输入信号， 所述第六开关管的漏极连接所述移位寄存器单元的输出端； 所述第一电容的 一端连接所述第五开关管的栅极，另一端连接所述移位寄存器单元的输出端； 所述第二电容的一端连接所述第六开关管的栅极， 另一端连接所述电源输入 信号。
根据一实施例， 所述第一至第六开关管均为 MOS管或薄膜晶体管。 根据一实施例，所述薄膜晶体管为 P型薄膜晶体管或为 N型薄膜晶体管。 根据一实施例， 当所述第一至第六开关管均为 P型薄膜晶体管时， 所述 电源输入信号为高电平；
在第一时间段内， 当所述输入信号为低电平， 所述第一时钟信号为低电 平， 所述第二时钟信号为高电平时， 所述移位寄存器单元的输出信号为高电 平；
在第二时间段内， 当所述输入信号为高电平， 所述第一时钟信号为高电 平， 所述第二时钟信号为低电平时， 所述移位寄存器单元的输出信号为低电 平；
在第三时间段内， 当所述输入信号为高电平， 所述第一时钟信号为低电 平， 所述第二时钟信号为高电平时， 所述移位寄存器单元的输出信号为高电 平。
根据一实施例， 当所述第一至第六开关管均为 N型薄膜晶体管时， 所述 电源输入信号为低电平；
在第一时间段内， 当所述输入信号为高电平， 所述第一时钟信号为高电 平， 所述第二时钟信号为低电平时， 所述移位寄存器单元的输出信号为低电 平； 在第二时间段内， 当所述输入信号为低电平， 所述第一时钟信号为低电 平， 所述第二时钟信号为高电平时， 所述移位寄存器单元的输出信号为高电 平；
在第三时间段内， 当所述输入信号为低电平， 所述第一时钟信号为高电 平， 所述第二时钟信号为低电平时， 所述移位寄存器单元的输出信号为低电 平。
本发明实施例的第二方面提供了一种移位寄存器， 包括 n个级联的上述 移位寄存器单元， 所述 n为大于 1的整数， 其中， 第 1个移位寄存器单元的 输入端连接至所述移位寄存器的信号输入端， 第 n个移位寄存器单元的输出 端连接至所述移位寄存器的信号输出端。
本发明实施例的第三方面提供了一种阵列基板， 包括上述移位寄存器。 本发明实施例的第四方面提供了一种液晶显示器， 包括上述阵列基板。 在本发明的实施例中， 该移位寄存器单元的结构使得该移位寄存器单元 在接收输入信号后， 可以输出相应的输出信号， 并在输出输出信号后， 自行 复位， 无需在等待到下一移位寄存器单元的输出信号作为复位信号之后， 再 根据复位信号进行复位。 保证了移位寄存器单元的正常工作， 进而保证了整 个阵列基板甚至液晶显示器的正常工作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例描述中所需要使用的附图作筒单地介绍。 显而易见地， 下面描述中的附 图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创 造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例中的移位寄存器单元的结构示意图；
图 2为本发明实施例中的 P型薄膜晶体管的移位寄存器单元的结构示意 图；
图 3为本发明实施例中的 P型薄膜晶体管的移位寄存器单元的时序图； 图 4为本发明实施例中的 N型薄膜晶体管的移位寄存器单元的结构示意 图；
图 5为本发明实施例中的 N型薄膜晶体管的移位寄存器单元的时序图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是 全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创 造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例的第一方面提供了一种移位寄存器单元。 为了方便对该移 位寄存器单元的描述， 如图 1所示， 所述移位寄存器单元包括：
其中， 采样部分包括第一开关管 T1和第二开关管 T2, 输出部分包括第 五开关管 T5、 第六开关管 Τ6、 第一电容 C1和第二电容 C2, 复位部分包括 第三开关管 Τ3、 第四开关管 Τ4;
具体的， 所述第一开关管 T1的源极连接所述移位寄存器单元的输入端， 接收来自所述输入端的输入信号 IN, 所述第一开关管 T1的栅极连接第一时 钟信号 CK; 所述第二开关管 T2的栅极和源极连接第二时钟信号 CKB, 所述 第二时钟信号 CKB与所述第一时钟信号 CK反相； 所述第三开关管 T3的栅 极和源极连接所述第一时钟信号 CK; 所述第四开关管 T4的栅极连接所述第 二时钟信号 CKB, 所述第四开关管 T4的源极连接电源输入信号 V； 所述第 五开关管 T5的源极连接所述第二时钟信号 CKB,所述第五开关管 T5的栅极 连接所述第一开关管 T1和所述第二开关管 T2的漏极， 所述第五开关管 T5 的漏极连接所述移位寄存器单元的输出端；所述第六开关管 T6的栅极连接所 述第三开关管 T3和所述第四开关管 T4的漏极， 所述第六开关管 T6的源极 连接所述电源输入信号 V,所述第六开关管 T6的漏极连接所述移位寄存器单 元的输出端； 所述第一电容 C1的一端连接所述第五开关管 T5的栅极， 另一 端连接所述移位寄存器单元的输出端；所述第二电容 C2的一端连接所述第六 开关管 T6的栅极， 另一端连接所述电源输入信号 V。
在本实施例的技术方案中， 该移位寄存器单元的结构使得该移位寄存器 单元在接收输入信号后， 可以输出相应的输出信号， 并在输出输出信号后， 自行复位，无需在等待到下一移位寄存器单元的输出信号作为复位信号之后， 再根据复位信号进行复位。 保证了移位寄存器单元的正常工作， 进而保证了 整个阵列基板甚至液晶显示器的正常工作。
需要说明的是， 在本发明实施例中， 高电平均为 VGH表示， 低电平均为
VGL表示。 优选的，所述第一至第六开关管均可以为 MOS管或薄膜晶体管。进一步 的， 所述薄膜晶体管可为 P型薄膜晶体管或为 N型薄膜晶体管， 其中， 由于 多晶硅薄膜晶体管的迁移率较高， 尤其适用于移位寄存器单元。
如图 3所示， 当所述第一至第六开关管均为 P型薄膜晶体管时， 在第一 时间段 tl内， 所述输入信号 IN为低电平 VGL, 所述第一时钟信号 CK为低 电平 VGL, 所述第二时钟信号 CKB为高电平 VGH, 则所述移位寄存器单元 的输出信号 OUT为高电平 VGH;
具体的， 在第一时间段 tl内， 所述移位寄存器单元进入采样阶段。
此时， 所述输入信号 IN为低电平 VGL, 并且， 所述第一时钟信号 CK 为低电平 VGL, 使得第一、 三开关管 Tl、 Τ3导通； 同时， 由于所述第二时 钟信号 CKB 与所述第一时钟信号 CK反相， 则所述第二时钟信号 CKB 为 VGH, 则第二开关管 Τ2和第四开关管 Τ4无法导通。 所以此时 Nl、 Ν2点的 电平相应的被拉低到 （低电平 VGL+Vth (任一个薄膜晶体管的门限电压 ) ), 故而第六开关管 T6导通。 由于第六开关管 T6的源极连接高电平 VGH, 漏极 连接所述移位寄存器单元的输出端， 则所述移位寄存器单元的输出信号 OUT 为高电平 VGH。
并且由于 N1点的电平为 （低电平 VGL+Vth ), 第六开关管 T6的输出端 输出高电平 VGH, 此时， 位于 N1点和第六开关管 T6的输出端之间的第一 电容 C1被充电， 对输入信号 IN进行充电， 则第一电容 C1两端的电压差为 (高电平 VGH 氐电平 VGL-门限电压 Vth )。
在第二时间段 t2 内， 所述输入信号为高电平 VGH, 所述第一时钟信号 CK为高电平 VGH, 所述第二时钟信号 CKB为低电平 VGL, 则所述移位寄 存器单元的输出信号为低电平 VGL;
具体的， 在第二时间段 t2内， 所述移位寄存器单元进入输出阶段。
此时， 输入信号 IN和第一时钟信号 CK均为高电平 VGH, 使得第一开 关管 T1关断， 由于第一电容 C1的作用， N1点的电平得以保持， 仍为 （低 电平 VGL+门限电压 Vth ), 故而 T5导通， 输出低电平 VGL。 同时， 由于第 二时钟信号 CKB的电平为低电平 VGL, 故而第二、 四开关管 T2、 Τ4导通， 由于第四开关管 Τ4 的源极连接高电平 VGH, 此时 Ν2 点的电平为高电平 VGH, 关断了第六开关管 Τ6。 此时， 移位寄存器单元的输出信号为第五开关 管 Τ5输出的低电平 VGL。 在第三时间段 t3内， 所述输入信号 IN为高电平 VGH, 所述第一时钟信 号 CK为低电平 VGL, 所述第二时钟信号 CKB为高电平 VGH, 则所述移位 寄存器单元的输出信号为高电平 VGH。
具体的， 在第三时间段 t3内， 所述移位寄存器单元进入复位阶段。
此时， 第一时钟信号 CK为低电平 VGL, 输入信号 IN为高电平 VGH, 第一开关管 T1导通， 使得 N1点的电平被拉高到高电平 VGH, 第五开关管 T5被关断。 同时， 由于第一时钟信号 CK为低电平 VGL, 第三开关管 T3导 通， N2的电位被拉低至（低电平 VGL+门限电压 Vth ), 使得第六开关管 T6 被导通， 使得移位寄存器单元的输出信号 OUT再次被拉高为高电平 VGH, 实现移位寄存器单元的独立复位。
另外， 在该移位寄存器单元的其他阶段， 第二电容 C2保持了 N2点处于 低电平 VGL, 保证了第六开关管 T6的导通， 使得输出信号 OUT始终为高电 平 VGH, 提高了输出信号 OUT的稳定性。
如图 4所示， 当所述第一至第六开关管均为 N型薄膜晶体管时， 移位寄 存器单元也可实现独立复位功能， 此时的电源输入信号 V为低电平 VGL, 由 于 N型薄膜晶体管的移位寄存器单元工作过程与 P型薄膜晶体管的移位寄存 器单元类似， 在此不再赘述。
需要说明的是， N型薄膜晶体管的移位寄存器单元的输入信号 IN、 第一 时钟信号 CK、 第二时钟信号 CKB和输出信号 OUT均反相于 P型薄膜晶体 管的移位寄存器单元， 具体参见图 5。
另外， 一般薄膜晶体管的源极和漏极是可以互换设置的。
本实施例的第二方面提供了一种移位寄存器， 包括 n个级联的上述移位 寄存器单元， 所述 n为大于 1的整数， 其中， 第 1个所述移位寄存器单元的 输入端连接至所述移位寄存器的信号输入端， 第 n个所述移位寄存器单元的 输出端连接至所述移位寄存器的信号输出端。
由于本发明实施例提供的移位寄存器与上述本发明实施例所提供的移位 寄存器单元具有相同的技术特征， 所以也能产生相同的技术效果， 解决相同 的技术问题。
本实施例的第三方面提供了一种阵列基板， 包括上述移位寄存器。
本实施例的第四方面提供了一种显示装置， 包括上述阵列基板。 所述液 晶显示器可以为： 液晶面板、 电子纸、 OLED 面板、 手机、 平板电脑、 电视 机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何具有显示功能的产品或 部件。 尤其是采用低温多晶硅技术的有源有机发光二极管显示器。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括：
采样部分、 输出部分和复位部分，
其中， 所述采样部分包括第一开关管和第二开关管， 所述输出部分包括 第五开关管、 第六开关管、 第一电容和第二电容， 所述复位部分包括第三开 关管、 第四开关管；
所述第一开关管的源极连接所述移位寄存器单元的输入端， 接收来自所 述输入端的输入信号， 所述第一开关管的栅极连接第一时钟信号； 所述第二 开关管的栅极和源极连接第二时钟信号， 所述第二时钟信号与所述第一时钟 信号反相； 所述第三开关管的栅极和源极连接所述第一时钟信号； 所述第四 开关管的栅极连接所述第二时钟信号， 所述第四开关管的源极连接电源输入 信号； 所述第五开关管的源极连接所述第二时钟信号， 所述第五开关管的栅 极连接所述第一开关管和所述第二开关管的漏极， 所述第五开关管的漏极连 接所述移位寄存器单元的输出端； 所述第六开关管的栅极连接所述第三开关 管和所述第四开关管的漏极，所述第六开关管的源极连接所述电源输入信号， 所述第六开关管的漏极连接所述移位寄存器单元的输出端； 所述第一电容的 一端连接所述第五开关管的栅极，另一端连接所述移位寄存器单元的输出端； 所述第二电容的一端连接所述第六开关管的栅极， 另一端连接所述电源输入 信号。
2、根据权利要求 1所述的移位寄存器单元， 其中， 所述第一至第六开关 管均为 M0S管或薄膜晶体管。
3、 根据权利要求 2所述的移位寄存器单元， 其中， 所述薄膜晶体管为 P 型薄膜晶体管或为 N型薄膜晶体管。
4、根据权利要求 3所述的移位寄存器单元， 其中， 当所述第一至第六开 关管均为 P型薄膜晶体管时， 所述电源输入信号为高电平；
在第一时间段内， 当所述输入信号为低电平， 所述第一时钟信号为低电 平， 所述第二时钟信号为高电平时， 所述移位寄存器单元的输出信号为高电 平；
在第二时间段内， 当所述输入信号为高电平， 所述第一时钟信号为高电 平， 所述第二时钟信号为低电平时， 所述移位寄存器单元的输出信号为低电 平；
在第三时间段内， 当所述输入信号为高电平， 所述第一时钟信号为低电 平， 所述第二时钟信号为高电平时， 所述移位寄存器单元的输出信号为高电 平。
5、根据权利要求 3所述的移位寄存器单元， 其中， 当所述第一至第六开 关管均为 N型薄膜晶体管时， 所述电源输入信号为低电平；
在第一时间段内， 当所述输入信号为高电平， 所述第一时钟信号为高电 平， 所述第二时钟信号为低电平时， 所述移位寄存器单元的输出信号为低电 平；
在第二时间段内， 当所述输入信号为低电平， 所述第一时钟信号为低电 平， 所述第二时钟信号为高电平时， 所述移位寄存器单元的输出信号为高电 平；
在第三时间段内， 当所述输入信号为低电平， 所述第一时钟信号为高电 平， 所述第二时钟信号为低电平时， 所述移位寄存器单元的输出信号为低电 平。
6、一种移位寄存器， 包括 n个级联的如权利要求 1-5任一项所述的移位 寄存器单元， 所述 n为大于 1的整数， 其中， 第 1个移位寄存器单元的输入 端连接至所述移位寄存器的信号输入端， 第 n个移位寄存器单元的输出端连 接至所述移位寄存器的信号输出端。
7、 一种阵列基板， 包括如权利要求 6所述的移位寄存器。
8、 一种显示装置， 包括如权利要求 7所述的阵列基板。
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