WO2014106929A1 - 表示装置、駆動装置、駆動方法、および電子機器 - Google Patents

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    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements

Definitions

  • the present disclosure relates to a display device having a current-driven display element, a driving device and a driving method used in such a display device, and an electronic apparatus including such a display device.
  • a display device that uses a current-driven optical element whose emission luminance changes according to a flowing current value, for example, an organic EL (Electro-Luminescence) element, as a light emitting element.
  • Display devices have been developed and commercialized. Unlike a liquid crystal element or the like, a light emitting element is a self light emitting element and does not require a light source (backlight). Therefore, the organic EL display device has features such as higher image visibility, lower power consumption, and faster element response speed than a liquid crystal display device that requires a light source.
  • Patent Document 1 discloses a display panel including a pixel array unit and a control line driving unit including a shift register and a plurality of buffer circuits.
  • the control driving unit supplies a control signal to the pixels via the control line.
  • the buffer circuit is supplied with at least two voltages (VDD / VSS), and selects and outputs one of these voltages based on a set signal and a reset signal supplied from the outside. It has become.
  • electronic circuits are desired to have a simple configuration from the viewpoint of cost, circuit layout area, degree of freedom of circuit layout, and the like, and a simple configuration is also expected for a driver circuit in a display device.
  • the display device includes a unit pixel, a switch, and a nonlinear element.
  • the switch performs on / off control between the second terminal to which the DC signal is applied and the third terminal connected to the unit pixel, based on the pulse signal applied to the first terminal.
  • the non-linear element is inserted between the first terminal and the third terminal.
  • the drive device includes a switch and a nonlinear element.
  • the switch performs on / off control between the second terminal to which the DC signal is applied and the third terminal connected to the unit pixel, based on the pulse signal applied to the first terminal.
  • the non-linear element is inserted between the first terminal and the third terminal.
  • a driving method is based on the pulse signal applied to the first terminal, between the second terminal to which the DC signal is applied and the third terminal connected to the unit pixel. On-off control is performed, and nonlinear operation is performed between the first terminal and the third terminal.
  • An electronic apparatus includes the display device, and includes, for example, a mobile terminal device such as a television device, a digital camera, a personal computer, a video camera, or a mobile phone.
  • a mobile terminal device such as a television device, a digital camera, a personal computer, a video camera, or a mobile phone.
  • a signal is applied to the unit pixel based on the pulse signal.
  • the switch is on / off controlled between the second terminal to which the DC signal is applied and the third terminal to which the unit pixel is connected, A non-linear operation is performed by a non-linear element between the first terminal and the third terminal.
  • the second terminal and the unit pixel to which the DC signal is applied based on the pulse signal applied to the first terminal A simple circuit is realized by providing a switch for on / off control between the third terminal connected to the terminal and a non-linear element inserted between the first terminal and the third terminal. it can.
  • FIG. 11 is a block diagram illustrating a configuration example of a display device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a subpixel illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a power supply line driving unit illustrated in FIG. 1. It is explanatory drawing showing arrangement
  • FIG. 4 is a layout diagram illustrating a layout configuration example of a drive circuit and its peripheral portion illustrated in FIG. 3.
  • FIG. 6 is a timing waveform diagram illustrating an operation example of the drive unit according to the first embodiment.
  • FIG. 6 is a timing waveform diagram illustrating an operation example of a sub-pixel according to the first embodiment.
  • FIG. 4 is a timing waveform diagram illustrating an operation example of the drive circuit illustrated in FIG. 3. It is a circuit diagram showing the example of 1 structure of the power supply line drive part which concerns on a comparative example.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of the drive circuit illustrated in FIG. 9.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a power supply line driving unit according to a modification of the first embodiment. It is a circuit diagram showing the example of 1 structure of the power supply line drive part which concerns on the other modification of 1st Embodiment.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a drive unit according to the second embodiment.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a sub-pixel according to the second embodiment.
  • FIG. 9 is a timing waveform diagram illustrating an operation example of a drive circuit according to a second embodiment. It is explanatory drawing showing the operation example of the drive circuit which concerns on 2nd Embodiment, and a sub pixel. It is a circuit diagram showing the example of 1 composition of the sub pixel concerning the modification of a 2nd embodiment. It is explanatory drawing showing the example of 1 structure of the module which mounted the display apparatus which concerns on embodiment. It is a perspective view showing the external appearance structure of the application example 1 of the display apparatus which concerns on embodiment. It is a perspective view showing the external appearance structure of the application example 2 of the display apparatus which concerns on embodiment.
  • FIG. 1 illustrates a configuration example of a display device according to the first embodiment.
  • the display device 1 is an active matrix display device using organic EL elements.
  • the drive device and the drive method according to the embodiment of the present disclosure are embodied by the present embodiment, they will be described together.
  • the display device 1 includes a display unit 10 and a drive unit 20.
  • the display unit 10 has a plurality of pixels Pix arranged in a matrix. Each pixel Pix has red, green, and blue sub-pixels 11.
  • the display unit 10 includes a plurality of scanning lines WSL and a plurality of power supply lines PL extending in the row direction, and a plurality of data lines DTL extending in the column direction. One ends of these scanning lines WSL, power supply lines PL, and data lines DTL are connected to the drive unit 20.
  • Each of the sub-pixels 11 described above is disposed at the intersection of the scanning line WSL and the data line DTL.
  • FIG. 2 shows an example of the circuit configuration of the sub-pixel 11.
  • the subpixel 11 includes a write transistor WSTr, a drive transistor DRTr, an organic EL element OLED, and capacitive elements Cs and Csub. That is, in this example, the sub-pixel 11 has a so-called “2Tr2C” configuration including two transistors (the write transistor WSTr and the drive transistor DRTr) and the two capacitance elements Cs and Csub. .
  • the write transistor WSTr and the drive transistor DRTr are composed of, for example, an N-channel MOS (Metal Oxide Semiconductor) type TFT (Thin Film Transistor).
  • the write transistor WSTr has a gate connected to the scanning line WSL, a source connected to the data line DTL, and a drain connected to the gate of the drive transistor DRTr and one end of the capacitive element Cs.
  • the drive transistor DRTr has a gate connected to the drain of the write transistor WSTr and one end of the capacitive element Cs, a drain connected to the power supply line PL, and a source connected to the other end of the capacitive element Cs and the anode of the organic EL element OLED. Has been.
  • the capacitor element Cs has one end connected to the gate or the like of the drive transistor DRTr and the other end connected to the source or the like of the drive transistor DRTr.
  • the capacitive element Csub has one end connected to the anode of the organic EL element OLED and the other end connected to the cathode of the organic EL element OLED. That is, in this example, the capacitive element Csub is connected in parallel with the organic EL element OLED.
  • the organic EL element OLED is a light emitting element that emits light of a color (red, green, blue) corresponding to each sub-pixel 11, an anode is connected to a source of the driving transistor DRTr and the like, and a driving unit 20 is connected to the cathode.
  • the cathode voltage Vcath is supplied.
  • the drive unit 20 drives the display unit 10 based on the video signal Sdisp and the synchronization signal Ssync supplied from the outside.
  • the driving unit 20 includes a video signal processing unit 21, a timing generation unit 22, a scanning line driving unit 23, a power line driving unit 26, and a data line driving unit 27. Yes.
  • the video signal processing unit 21 performs predetermined signal processing on the video signal Sdisp supplied from the outside to generate a video signal Sdisp2.
  • Examples of the predetermined signal processing include gamma correction and overdrive correction.
  • the timing generation unit 22 supplies control signals to the scanning line driving unit 23, the power supply line driving unit 26, and the data line driving unit 27 based on the synchronization signal Ssync supplied from the outside, and these are mutually connected. It is a circuit that controls to operate in synchronization.
  • the scanning line driving unit 23 sequentially selects the sub-pixels 11 for each row by sequentially applying the scanning signal WS to the plurality of scanning lines WSL in accordance with the control signal supplied from the timing generation unit 22. .
  • the power supply line driving unit 26 sequentially applies the power supply signal DS to the plurality of power supply lines PL in accordance with the control signal supplied from the timing generation unit 22, thereby performing the light emission operation and the extinction operation of the subpixels 11 for each row. Control is performed.
  • the power signal DS transitions between the voltage Vccp and the voltage Vini.
  • the voltage Vini is a voltage for initializing the sub-pixel 11
  • the voltage Vccp is a voltage for causing the organic EL element OLED to emit light by flowing a current Ids through the driving transistor DRTr.
  • FIG. 3 shows a configuration example of the power supply line driving unit 26.
  • the power supply line drive unit 26 includes a voltage generation unit 31, a shift register 32, and a plurality of drive circuits 33.
  • the voltage generator 31 generates a voltage Vccp.
  • the voltage generator 31 supplies the voltage Vccp to each drive circuit 33 via the wiring L1.
  • the shift register 32 generates a plurality of scanning signals Ss for selecting a pixel line to be driven based on a control signal (not shown) supplied from the timing generator 22.
  • Each scanning signal Ss corresponds to each pixel line in the display unit 10.
  • the kth scanning signal Ss (k) corresponds to the kth pixel line.
  • Each scanning signal Ss is a signal that transitions between a high level voltage VH and a low level voltage VL.
  • the low level voltage VL is lower than the voltage Vini by a threshold voltage Vth of a transistor 35 (described later) of the drive circuit 33 (Vini ⁇ Vth).
  • the shift register 32 supplies the scanning signal Ss (k) to the kth drive circuit 33 (k) via the kth wiring L2 (k).
  • Each drive circuit 33 generates a power supply signal DS based on the voltage Vccp supplied from the voltage generator 31 and the scanning signal Ss supplied from the shift register 32. Each drive circuit 33 is provided corresponding to each pixel line in the display unit 10. Specifically, for example, the kth drive circuit 33 (k) generates the kth power supply signal DS (k) based on the voltage Vccp and the kth scan signal Ss (k). The drive circuit 33 (k) applies the power signal DS (k) to the power line PL (k) related to the kth pixel line.
  • Each drive circuit 33 has transistors 34 and 35.
  • the transistors 34 and 35 are composed of, for example, N-channel MOS type TFTs, similarly to the write transistor WSTr and the drive transistor DRTr.
  • the gate of the transistor 34 is connected to the source of the transistor 35 and the wiring L2 (k)
  • the drain is connected to the wiring L1
  • the source is connected to the drain and gate of the transistor 35.
  • the power supply line PL (k) In addition to being connected, it is connected to the power supply line PL (k).
  • the drain of the transistor 35 is connected to the gate of the transistor 35 and the source of the transistor 34 and to the power supply line PL (k), and the source is connected to the gate of the transistor 34. It is connected to the wiring L2 (k). That is, the transistor 35 is so-called diode-connected.
  • the transistor 34 is formed with a channel width W wider than the channel width W of the transistor 35.
  • FIG. 4 shows the arrangement of the power line drive unit 26 in the display device 1.
  • the scanning line drive unit 23 is arranged in the left frame region of the substrate 30 where the display unit 10 is formed, and the power line drive unit 26 is arranged in the right frame region.
  • the wiring L1 is provided so as to extend in the vertical direction.
  • a shift register 32 is arranged on the right side of the wiring L1, and a plurality of drive circuits 33 are arranged in a region 39 on the left side of the wiring L1.
  • FIG. 5 shows a layout configuration example of the drive circuit 33 and its peripheral portion.
  • the display device 1 is manufactured using a manufacturing process capable of forming two metal layers, a lower layer metal M1 and an upper layer metal M2.
  • the lower layer metal M1 is made of, for example, molybdenum Mo
  • the upper layer metal M2 is made of, for example, aluminum Al.
  • the sheet resistance of the upper metal M2 is lower than that of the lower metal M1.
  • the gates (gate portions GP) of the transistors 34 and 35 are composed of the lower layer metal M1, and the drains and sources of the transistors 34 and 35 are connected to the upper layer metal M2.
  • the wiring L1 is formed of an upper layer metal M2, and is connected to the drain of the transistor 34.
  • the wiring L2 is formed of the upper layer metal M2 at a portion other than the portion intersecting with the wiring L1, and is formed of the lower layer metal M1 at a portion intersecting with the wiring L1.
  • the wiring L2 is connected to the gate (gate portion GP) of the transistor 34 and to the upper metal M2 connected to the source of the transistor 35 via a contact CT.
  • the power supply line PL is formed of the upper layer metal M2, is connected to the source of the transistor 34 and the drain of the transistor 35, and is connected to the gate of the transistor 35 through the contact CT.
  • the data line driving unit 27 includes a pixel voltage Vsig that indicates the emission luminance of each sub-pixel 11 according to the video signal Sdisp2 supplied from the video signal processing unit 21 and the control signal supplied from the timing generation unit 22.
  • a signal Sig including a voltage Vofs for performing Vth correction described later is generated and applied to each data line DTL.
  • the drive unit 20 performs correction (Vth correction) on the sub-pixel 11 to suppress the influence of the element variation of the drive transistor DRTr on the image quality. Thereafter, the pixel voltage Vsig is written to the sub-pixel 11 and ⁇ (mobility) correction different from the above-described Vth correction is performed. After that, the organic EL element OLED of the sub-pixel 11 emits light with a luminance corresponding to the written pixel voltage Vsig.
  • the sub-pixel 11 corresponds to a specific example of “unit pixel” in the present disclosure.
  • the capacitive element Cs corresponds to a specific example of “first capacitive element” in the present disclosure.
  • the capacitive element Csub corresponds to a specific example of “second capacitive element” in the present disclosure.
  • the organic EL element OLED corresponds to a specific example of “display element” in the present disclosure.
  • the transistor 34 corresponds to a specific example of “switch” in the present disclosure.
  • the transistor 35 corresponds to a specific example of “nonlinear element” in the present disclosure.
  • the scanning signal Ss corresponds to a specific example of “pulse signal” in the present disclosure.
  • the wiring L2 corresponds to a specific example of “first wiring” in the present disclosure
  • the wiring L1 corresponds to a specific example of “second wiring” in the present disclosure
  • the high level voltage VH corresponds to a specific example of “first voltage” in the present disclosure
  • the low level voltage VL corresponds to a specific example of “second voltage” in the present disclosure
  • the voltage Vini corresponds to a specific example of “third voltage” in the present disclosure
  • the voltage Vccp corresponds to a specific example of “fourth voltage” in the present disclosure
  • the voltage Vofs corresponds to a specific example of “reset voltage” in the present disclosure.
  • the video signal processing unit 21 performs predetermined signal processing on the video signal Sdisp supplied from the outside to generate a video signal Sdisp2.
  • the timing generation unit 22 supplies control signals to the scanning line driving unit 23, the power supply line driving unit 26, and the data line driving unit 27 based on the synchronization signal Ssync supplied from the outside, and these are synchronized with each other. And control to work.
  • the scanning line driving unit 23 sequentially selects the sub-pixels 11 for each row by sequentially applying the scanning signal WS to the plurality of scanning lines WSL in accordance with the control signal supplied from the timing generation unit 22.
  • the power supply line driving unit 26 sequentially applies the power supply signal DS to the plurality of power supply lines PL in accordance with the control signal supplied from the timing generation unit 22, thereby performing the light emission operation and the extinction operation of the subpixels 11 for each row. Take control.
  • the data line driving unit 27 performs pixel voltage Vsig and Vth correction for instructing the light emission luminance of each sub-pixel 11 in accordance with the video signal Sdisp2 supplied from the video signal processing unit 21 and the control signal supplied from the timing generation unit 22.
  • a signal Sig including a voltage Vofs for performing is generated and applied to each data line DTL.
  • the display unit 10 performs display based on the scanning signal WS, the power supply signal DS, and the signal Sig supplied from the driving unit 20.
  • FIG. 6A and 6B are timing charts of the operation of the drive unit 20.
  • FIG. 6A shows the waveform of the scanning signal WS
  • FIG. 6B shows the waveform of the power supply signal DS
  • FIG. 6C shows the waveform of the signal Sig. Indicates.
  • a scanning signal WS (k) is a scanning signal WS for driving the sub-pixel 11 in the k-th line
  • the scanning signals WS (k + 1), WS (k + 2), WS (K + 3) are scanning signals WS for driving the sub-pixels 11 of the (k + 1) th line, the (k + 2) th line, and the (k + 3) th line, respectively.
  • the scanning line driving unit 23 of the driving unit 20 sequentially applies a scanning signal WS having two pulses PP1 and PP2 to the scanning line WSL (FIG. 6A). At that time, the scanning line driving unit 23 applies two pulses PP1 and PP2 to one scanning line WSL in one horizontal period (1H).
  • the power supply line driving unit 26 becomes the voltage Vini only for a predetermined period (for example, a period from timing t0 to t2) including the start timing (for example, timing t1) of the pulse PP1 with respect to the power supply line PL, and becomes the voltage Vccp for the other periods.
  • a power supply signal DS is applied (FIG. 6B).
  • the data line driving unit 27 applies the pixel voltage Vsig to the data line DTL during a predetermined period including the pulse PP2 (for example, the period from timing t4 to t7), and applies the voltage Vofs during other periods (FIG. 6 ( C)).
  • the drive unit 20 drives the k-th sub-pixel 11 in one horizontal period (for example, timings t1 to t7), and (k + 1) line in the next horizontal period (for example, timings t7 to t8).
  • the sub-pixel 11 of the eye is driven.
  • the driving unit 20 drives all the sub-pixels 11 of the display unit 10 in one frame period.
  • FIG. 7 shows a timing chart of the operation of the sub-pixel 11 in the period from the timing t0 to t7,
  • A shows the waveform of the scanning signal WS
  • B shows the waveform of the power supply signal DS
  • C shows the waveform of the signal Sig
  • D shows the waveform of the gate voltage Vg of the drive transistor DRTr
  • E shows the waveform of the source voltage Vs of the drive transistor DRTr.
  • 7B to 7E show the waveforms using the same voltage axis.
  • the drive unit 20 initializes the sub-pixel 11 within one horizontal period (1H) (initialization period P1), and performs Vth correction for suppressing the influence of the element variation of the drive transistor DRTr on the image quality (Vth In the correction period P2), the pixel voltage Vsig is written to the sub-pixel 11 and ⁇ correction is performed (writing / ⁇ correction period P3). After that, the organic EL element OLED of the sub-pixel 11 emits light with a luminance corresponding to the written pixel voltage Vsig (light emission period P4).
  • the initialization period P1 corresponds to a specific example of “first sub period” in the present disclosure
  • the Vth correction period P2 corresponds to a specific example of “second sub period” in the present disclosure.
  • the power supply line driving unit 26 changes the power supply signal DS from the voltage Vccp to the voltage Vini at the timing t0 prior to the initialization period P1 (FIG. 7B).
  • the drive transistor DRTr is turned on, and the source voltage Vs of the drive transistor DRTr is set to the voltage Vini (FIG. 7E).
  • the drive unit 20 performs Vth correction during the period from timing t2 to t3 (Vth correction period P2).
  • the power supply line drive unit 26 changes the power supply signal DS from the voltage Vini to the voltage Vccp at the timing t2 (FIG. 7B).
  • the drive transistor DRTr operates in the saturation region, and a current Ids flows from the drain to the source. With this current Ids, the source voltage Vs rises (FIG. 7E).
  • the organic EL element OLED maintains a reverse bias state, and no current flows through the organic EL element OLED.
  • the gate-source voltage Vgs decreases, and thus the current Ids decreases.
  • the current Ids converges toward “0” (zero).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from the high level to the low level at timing t3 (FIG. 7A). As a result, the write transistor WSTr is turned off. Then, the data line driving unit 27 sets the signal Sig to the pixel voltage Vsig at timing t4 (FIG. 7C).
  • the driving unit 20 writes the pixel voltage Vsig to the sub-pixel 11 and performs ⁇ correction during the period from timing t5 to t6 (writing / ⁇ correction period P3).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from low level to high level at timing t5 (FIG. 7A). Accordingly, the write transistor WSTr is turned on, and the gate voltage Vg of the drive transistor DRTr rises from the voltage Vofs to the pixel voltage Vsig (FIG. 7D).
  • the gate-source voltage Vgs of the drive transistor DRTr becomes larger than the threshold voltage Vth (Vgs> Vth), and the current Ids flows from the drain to the source, so that the source voltage Vs of the drive transistor DRTr rises (FIG. 7 ( E)).
  • Vgs> Vth the threshold voltage
  • the current Ids flows from the drain to the source, so that the source voltage Vs of the drive transistor DRTr rises
  • the influence of element variations of the drive transistor DRTr is suppressed ( ⁇ (mobility) correction)
  • the gate-source voltage Vgs of the drive transistor DRTr is set to a voltage Vemi corresponding to the pixel voltage Vsig. Is done.
  • the drive unit 20 causes the sub-pixel 11 to emit light in a period after the timing t6 (light emission period P4).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from a high level to a low level (FIG. 7A).
  • the write transistor WSTr is turned off, and the gate of the drive transistor DRTr becomes floating, so that the voltage between the terminals of the capacitive element Cs, that is, the gate-source voltage Vgs of the drive transistor DRTr is maintained thereafter.
  • the source voltage Vs of the drive transistor DRTr increases (FIG.
  • the gate voltage Vg of the drive transistor DRTr also increases (FIG. 7D).
  • the source voltage Vs of the drive transistor DRTr becomes larger than the threshold voltage Vel of the organic EL element OLED and the voltage Vcath (Vel + Vcath) by such bootstrap operation, the voltage between the anode and the cathode of the organic EL element OLED is increased. A current flows and the organic EL element OLED emits light. That is, the source voltage Vs increases according to the element variation of the organic EL element OLED, and the organic EL element OLED emits light.
  • the light emission period P4 shifts to the initialization period P1.
  • the drive unit 20 is driven to repeat this series of operations.
  • the source voltage Vs is increased in accordance with the element variation of the organic EL element OLED in the light emission period P ⁇ b> 4, so that deterioration in image quality due to the element variation of the organic EL element OLED can be suppressed. it can.
  • the drive circuit 33 generates a power signal DS based on the voltage Vccp supplied from the voltage generator 31 and the scanning signal Ss supplied from the shift register 32.
  • FIG. 8 shows a timing chart of the operation of the drive circuit 33, (A) shows the waveform of the scanning signal Ss, and (B) shows the waveform of the power supply signal DS.
  • the voltage of the scanning signal Ss changes from the low level voltage VL to the high level voltage VH (FIG. 8A).
  • the transistor 34 of the drive circuit 33 is turned on, the transistor 35 is turned off, and the voltage Vccp generated by the voltage generator 31 is applied to the power supply line PL via the transistor 34.
  • the power supply signal DS changes to the voltage Vccp (FIG. 8B).
  • the drive circuit 33 supplies a current to each subpixel 11 connected to the power supply line PL in the Vth correction period P2, the writing / ⁇ correction period P3, and the light emission period P4.
  • the drive circuit 33 repeats the above operation. As a result, each subpixel 11 connected to the power supply line PL repeats a series of operations from initialization to light emission.
  • the drive circuit 33 is configured using the transistor 34 functioning as a switch and the transistor 35 functioning as a nonlinear element (diode).
  • the circuit configuration of the drive unit 26 can be simplified.
  • the drive circuit 33 since the channel width W of the transistor 34 is larger than the channel width W of the transistor 35, the sub-pixel 11 can be easily driven and the circuit area of the drive circuit 33 can be reduced. That is, the drive circuit 33 supplies current to the subpixel 11 by turning on the transistor 34 in the Vth correction period P2, the writing / ⁇ correction period P3, and the light emission period P4. In particular, in the light emission period P4, a driving current for supplying light from the organic EL element OLED is supplied. This drive current increases as the light emission luminance of the organic EL element OLED increases. Therefore, it is desirable that the on-resistance of the transistor 34 be sufficiently low, and it is desirable that the channel width W of the transistor 34 be wide.
  • the drive circuit 33 applies the voltage Vini to the power supply line PL, and sets the source voltage Vs of the sub-pixel 11 to the voltage Vini.
  • the channel width W of the transistor 35 can be reduced.
  • the wiring L1 is formed of the upper layer metal M2 having a low sheet resistance, the resistance value of the wiring L1 can be lowered and the subpixel 11 is driven. Can be easier.
  • the wiring L1 is disposed between the driving circuit 33 and the shift register 32, so that the sub-pixels 11 can be easily driven. That is, for example, when the wiring L1 is disposed between the display unit 10 and the drive circuit 33, the wiring L1 and the power supply line PL cross each other. That is, in this case, it is necessary to form the wiring L1 or the power supply line PL with the lower layer metal M1 having a high sheet resistance, and a parasitic capacitance is formed at the intersection. As a result, the rise time tr of the power supply signal DS applied to the power supply line PL becomes longer, and for example, it may be difficult to generate a pulse having a short time width.
  • the wiring L1 is disposed between the drive circuit 33 and the shift register 32. Therefore, the wiring L1 can be formed of the upper layer metal M2 having a low sheet resistance, and the power signal DS rises. The time tr can be shortened.
  • the wiring L1 and the wiring L2 intersect, and the wiring L2 needs to be formed of the lower layer metal M1 having a high sheet resistance at the intersection.
  • the wiring L2 is connected to the transistors 33 and 34, and unlike the power supply line PL extending into the display panel 10, since the capacitive load is small, the shift register 32 can relatively easily connect the wiring L2. Can be driven. Therefore, the possibility that the waveform of the power supply signal DS becomes dull can be reduced.
  • FIG. 9 shows a configuration example of the power supply line driving unit 26R according to the comparative example.
  • the power line driver 26R includes a voltage generator 31R, shift registers 32RA and 32RB, and a plurality of driver circuits 33R.
  • the voltage generation unit 31R generates the voltage Vccp, supplies the voltage Vccp to each drive circuit 33R via the wiring L1, generates the voltage Vini, and supplies the voltage Vini to each drive circuit via the wiring L3. 33R is supplied.
  • the shift register 32RA generates a plurality of scanning signals SsA for selecting a pixel line to be driven based on a control signal (not shown) supplied from the timing generator 22. For example, the shift register 32RA supplies the scanning signal SsA (k) to the kth driving circuit 33R (k) via the kth wiring L2A (k). Similarly, the shift register 32RB generates a plurality of scanning signals SsB for selecting a pixel line to be driven based on a control signal (not shown) supplied from the timing generation unit 22. For example, the shift register 32RB supplies the scanning signal SsB (k) to the kth drive circuit 33R (k) via the kth wiring L2B (k).
  • Each drive circuit 33R generates the power supply signal DS based on the voltages Vccp and Vini supplied from the voltage generation unit 31R, the scanning signal SsA supplied from the shift register 33RA, and the scanning signal SsB supplied from the shift register 33RB. To do.
  • Each drive circuit 33R includes a transistor 35R.
  • the transistor 35R is configured by, for example, an N-channel MOS type TFT, similarly to the transistor 34 and the like.
  • the drain of the transistor 35R is connected to the source of the transistor 34 and to the power supply line PL (k), the gate is connected to the wiring L2B (k), and the source is connected to the wiring L3. Is done.
  • FIG. 10 shows a timing chart of the operation of the drive circuit 33R.
  • A shows the waveform of the scanning signal SsA
  • B shows the waveform of the scanning signal SsB
  • C shows the power supply signal DS. Waveform is shown.
  • the voltage of the scanning signal SsB changes from the high level voltage VH to the low level voltage VL (FIG. 10B).
  • the transistor 35R is turned off, and the application of the voltage Vini to the power supply line PL is stopped.
  • the voltage of the scanning signal SsA changes from the low level voltage VL to the high level voltage VH (FIG. 10A).
  • the transistor 34 is turned on, the voltage Vccp generated by the voltage generator 31R is applied to the power supply line PL through the transistor 34, and the power supply signal DS changes to the voltage Vccp (FIG. 10C).
  • the voltage of the scanning signal SsA changes from the high level voltage VH to the low level voltage VL (FIG. 10A).
  • the transistor 34 is turned off, and the application of the voltage Vccp to the power supply line PL is stopped.
  • the voltage of the scanning signal SsB changes from the low level voltage VL to the high level voltage VH (FIG. 10B).
  • the transistor 35R is turned on, the voltage Vini generated by the voltage generation unit 31R is applied to the power supply line PL via the transistor 35R, and the power supply signal DS changes to the voltage Vini (FIG. 10C).
  • the voltage generator 31R generates the voltages Vccp and Vini
  • the drive circuit 33R generates the voltage Vccp based on the two scanning signals SsA and SsB generated by the shift registers 32RA and 32RB. , Vini is selected and output.
  • the driving circuit 33R is configured by using the two transistors 34 and 35R functioning as switches as described above.
  • the power line driver 26R needs two shift registers 32RA and RB for on / off control of the two transistors 34 and 35R and two wirings L1 and L3 for transmitting the voltages Vccp and Vini, respectively. turn into.
  • the circuit scale of the power supply line driving unit 26R increases, the circuit and wiring arrangement area increases, and the degree of freedom in circuit layout may be reduced.
  • the degree of freedom of product design as the entire display device may be reduced. That is, in recent years, from the viewpoint of product design, a panel with a narrow frame region is often preferred, but the power line drive unit 26R is formed in a so-called frame region as in the case of FIG. Can be difficult.
  • the driving circuit 33 is configured using the transistor 34 functioning as a switch and the transistor 35 functioning as a nonlinear element (diode).
  • the power supply line driving unit 26 can realize a simple configuration of one shift register 34 and one wiring L1, and can realize a function equivalent to that of the power supply line driving unit 26R. Therefore, in the power supply line driving unit 26, the circuit scale can be reduced, the circuit and wiring arrangement area can be reduced, and the degree of freedom in circuit layout can be increased. Moreover, since the panel of a narrow frame area
  • the drive circuit is configured using the transistor functioning as a switch and the transistor functioning as a nonlinear element (diode), the configuration of the power supply line driving unit can be simplified.
  • the circuit scale can be reduced, the circuit and wiring arrangement area can be reduced, the degree of freedom in circuit layout can be increased, and the degree of freedom in product design as a whole display device can be increased. Can do.
  • the subpixel since the channel width W of the transistor 34 is larger than the channel width W of the transistor 35, the subpixel can be easily driven and the circuit area of the drive circuit can be reduced.
  • the wiring L1 is formed of an upper layer metal having a low sheet resistance, the resistance value of the wiring L1 can be lowered and the subpixel can be driven easily.
  • the wiring L1 is arranged between the drive circuit and the shift register, it is possible to easily drive the sub-pixel.
  • the display unit is configured using only the NMOS transistor without using the PMOS transistor, the display unit is manufactured even in a process in which the PMOS transistor cannot be manufactured, such as an oxide TFT (TOSTFT) process. can do.
  • TOSTFT oxide TFT
  • the diode-connected transistor 35 is provided in the drive circuit 33.
  • a diode 35B is provided as shown in FIG. May be.
  • the power line driver 26B has a drive circuit 33B.
  • the anode of the diode 35B is connected to the power supply line PL (k), and the cathode is connected to the wiring L2 (k).
  • the transistors 34 and 35 of the drive circuit are configured by N-channel MOS type TFTs.
  • the power supply line drive unit 26C includes a drive circuit 33C, a voltage generation unit 31C, and a shift register 32C.
  • the drive circuit 33C includes transistors 36 and 37.
  • the transistors 36 and 37 are P-channel MOS type TFTs.
  • the transistor 36 functions as a non-linear element (diode), and the transistor 37 functions as a switch.
  • the voltage generator 31C generates the voltage Vini.
  • the shift register 32C generates a plurality of scanning signals Ss for selecting a pixel line to be driven based on a control signal (not shown) supplied from the timing generator 22.
  • the high level voltage VH of each scanning signal Ss is a voltage (Vccp +
  • the drive circuit 33C (k) when the voltage of the scanning signal Ss (k) is the low level voltage VL, the transistor 37 is turned on and the transistor 36 is turned off. Thereby, the drive circuit 33C (k) outputs the voltage Vini as the power supply signal DS (k).
  • the drive circuit 33C (k) When the voltage of the scanning signal Ss (k) is the high level voltage VH, the transistor 37 is turned off and the transistor 36 is turned on transiently.
  • the channel width (W) of the transistor 36 can be made wider than the channel width (W) of the transistor 37.
  • the power supply line drive unit 26 is configured using the drive circuit 33.
  • the present invention is not limited to this.
  • the drive circuit 33 is used for scanning instead of or in addition to this.
  • the line driving unit 23 may be configured. In this case, the configuration of the scanning line driving unit 23 can be simplified.
  • the present technology is applied to a display device using an organic EL element.
  • the present technology is not limited to this.
  • the present technology is applied to a display device using a liquid crystal display element. May be.
  • the present invention can be applied to a circuit that selects a pixel to which a pixel voltage is written (corresponding to the scan driving unit 23 in the above embodiment).
  • one initialization period P1 is provided before the Vth correction period P2.
  • the present invention is not limited to this, and instead of this, for example, A plurality of initialization periods P1 may be provided.
  • the plurality of initialization periods P1 can be provided over a plurality of horizontal periods, for example. Thereby, since a long initialization period P1 can be secured, the subpixel 11 can be initialized more reliably.
  • one Vth correction period P2 is provided between the initialization period P1 and the write / ⁇ correction period P3.
  • the present invention is not limited to this. Instead of this, for example, a plurality of Vth correction periods P2 may be provided. In this case, the plurality of Vth correction periods P2 can be provided over a plurality of horizontal periods, for example. Thereby, since a long Vth correction period P2 can be ensured, Vth correction can be performed more reliably.
  • the display device 2 according to the second embodiment will be described.
  • the extinction operation is performed by writing the voltage Vofs to the sub-pixel 11 before the sub-pixel 11 is initialized.
  • symbol is attached
  • the display device 2 includes a drive unit 40.
  • the driving unit 40 has a scanning line driving unit 43.
  • the scanning line driving unit 43 sequentially applies a scanning signal WS having three pulses PP0 to PP2 to the scanning line WSL as described below.
  • FIGS. 13A and 13B are timing charts showing the operation of the drive unit 40.
  • FIG. 13A shows the waveform of the scanning signal WS
  • FIG. 13B shows the waveform of the power supply signal DS
  • FIG. 13C shows the waveform of the signal Sig. Indicates.
  • the scanning line driving unit 43 of the driving unit 40 applies the pulse PP0 to one scanning line WSL in one horizontal period (1H), and applies to the scanning line WSL in the next one horizontal period (1H).
  • Two pulses PP1 and PP2 are applied. That is, the scanning line driving unit 23 according to the first embodiment applies two pulses PP1 and PP2 to one scanning line WSL in one horizontal period (1H).
  • the scanning line driving unit 43 further applies a pulse PP0 to the scanning line WSL in one horizontal period (1H) immediately before the one horizontal period (1H).
  • the pulse PP0 is a predetermined period (eg, timings t31 to t32) within a period in which the signal Sig indicates the voltage Vofs and the power supply signal DS related to the pixel line to which the pulse PP0 is supplied indicates the voltage Vccp. ).
  • FIGS. 14A and 14B are timing charts showing the operation of the sub-pixel 11 of the display device 2.
  • FIG. 14A shows the waveform of the scanning signal WS
  • FIG. 14B shows the waveform of the power supply signal DS
  • FIG. The waveform of the signal Sig is shown
  • (D) shows the waveform of the gate voltage Vg of the drive transistor DRTr
  • (E) shows the waveform of the source voltage Vs of the drive transistor DRTr.
  • the drive unit 40 performs the extinction operation in the period from the timing t31 to t32 (extinction operation period P0) prior to the initialization period P1.
  • the scanning line driving unit 43 changes the voltage of the scanning signal WS from the low level to the high level at the timing t31 during the period in which the data line driving unit 27 applies the voltage Vofs to the data signal line DTL. (FIGS. 14A and 14C).
  • the write transistor WSTr is turned on, and the gate voltage Vg of the drive transistor DRTr is lowered from the voltage based on the pixel voltage Vsig written one frame period before and set to the voltage Vofs (FIG. 14D )).
  • the source voltage Vs of the drive transistor DRTr also decreases, and the current Ids of the drive transistor DRTr becomes “0” (zero).
  • the organic EL element OLED is quenched, and the light emission period P4 ends.
  • the extinction operation period P0 corresponds to a specific example of “third sub-period” in the present disclosure.
  • the scanning line driving unit 43 changes the voltage of the scanning signal WS from the high level to the low level (FIG. 14A). As a result, the write transistor WSTr is turned off.
  • the power supply line driving unit 26 changes the power supply signal DS from the voltage Vccp to the voltage Vini as in the case of the first embodiment (FIG. 14B).
  • the drive transistor DRTr is turned on, and the source voltage Vs of the drive transistor DRTr is lowered and set to the voltage Vini (FIG. 14E).
  • the gate voltage Vg of the drive transistor DRTr also decreases with the decrease of the source voltage Vs (FIG. 14D).
  • the power supply signal DS is drawn so as to rapidly change from the voltage Vccp to the voltage Vini at the timing t ⁇ b> 0, but actually, the power supply signal DS is changed from the voltage Vccp as shown below. It changes with a certain time constant toward the voltage Vini.
  • FIGS. 15A and 15B are timing charts showing the operation of the drive unit 40.
  • FIG. 15A shows the waveform of the scanning signal WS
  • FIG. 15B shows the waveform of the scanning signal Ss
  • FIG. Waveform is shown.
  • FIG. 16 shows operations of the drive circuit 33 and the sub-pixel 11.
  • the shift register 32 of the power line driver 26 changes the voltage of the scanning signal Ss from the high level voltage VH to the low level voltage VL at the timing t0 (FIG. 15B).
  • the transistor 35 is turned on transiently, and the drive transistors DRTr of the plurality of sub-pixels 11 connected to the power supply line PL are connected via the transistor 35 as shown in FIG.
  • the current I1 flows through the shift register 32.
  • the source voltage Vs of the driving transistor DRTr is set to the voltage Vini with a certain time constant, and the power supply signal is set as shown by the waveform W1 in FIG.
  • the DS changes from the voltage Vccp to the voltage Vini with a certain time constant.
  • the gate voltage Vg and the source voltage Vs of the drive transistor DRTr of the sub-pixel 11 are set to predetermined voltages that do not depend on the pixel voltage Vsig.
  • the drive unit 40 writes the voltage Vofs to the sub-pixel 11, so that the gate voltage Vg immediately before timing t0.
  • the source voltage Vs is a predetermined voltage unrelated to the pixel voltage Vsig written before one frame period.
  • the power supply signal DS decreases from the voltage Vccp to the voltage Vini in the same manner regardless of the pixel voltage Vsig written before one frame period in the period from the timing t0 to t2.
  • the drive unit 40 initializes the sub-pixel 11 (initialization period P1) and performs Vth correction (Vth correction period P2), similarly to the drive unit 20 according to the first embodiment.
  • 11 is written with the pixel voltage Vsig and ⁇ correction is performed (writing / ⁇ correction period P3).
  • the organic EL element OLED of the sub-pixel 11 emits light with a luminance corresponding to the written pixel voltage Vsig (light emission period P4).
  • the display device 2 performs the extinction operation by writing the voltage Vofs to the sub-pixel 11 before the sub-pixel 11 is initialized.
  • the power supply signal DS can be lowered from the voltage Vccp toward the voltage Vini almost in the same manner regardless of the pixel voltage Vsig written before one frame period.
  • the display device 2 can reduce the possibility that the image quality will deteriorate.
  • the subpixel 11 is performing the light emission operation immediately before the timing t0.
  • the gate voltage Vg and the source voltage Vs of the driving transistor DRTr of the sub-pixel 11 are voltages according to the pixel voltage Vsig written before one frame period, and the organic EL element OLED corresponds to the pixel voltage Vsig. Current is flowing. Therefore, the change in the voltage of the power supply signal DS after the timing t0 may vary depending on the pixel voltage Vsig written before one frame period.
  • the waveform W1 is shown in FIG.
  • the voltage of the power signal DS changes with a certain time constant.
  • the voltage of the power signal DS may change with a longer time constant than when the pixel voltage Vsig is low.
  • the change in the voltage of the power supply signal DS varies depending on the pixel voltage Vsig written before one frame period, for example, the voltage of the power supply signal DS at the timing t2 varies depending on the pixel voltage Vsig.
  • the degree of Vth correction differs depending on the pixel voltage Vsig written before one frame period, and the image quality may be deteriorated.
  • the subpixel 11 is sufficiently initialized in the initialization period P1. There is a risk that the image quality may not be able to be achieved.
  • the power supply signal DS is 1 during the period from the timing t0 to t2. Regardless of the pixel voltage Vsig written before the frame period, the voltage Vccp can be decreased toward the voltage Vini in substantially the same manner. Further, since the extinction operation is performed before the sub-pixel 11 is initialized, almost no current flows through the organic EL element OLED immediately before the timing t0, so that the power signal DS changes from the voltage Vccp to the voltage Vini. Can be reduced with a short time constant. Thereby, in the display apparatus 2, a possibility that image quality may fall can be reduced.
  • the extinction operation is performed before the sub-pixels are initialized, so that the possibility that the image quality is lowered can be reduced.
  • one extinction operation period P0 is provided before the initialization period P1, but the present invention is not limited to this, and instead, for example, A plurality of extinction operation periods P0 may be provided.
  • the plurality of extinction operation periods P0 can be provided over a plurality of horizontal periods, for example. Thereby, since a long extinction operation period P0 can be secured, the extinction operation can be performed more reliably.
  • the voltage Vofs is applied to the gate of the drive transistor DRTr via the write transistor WSTr in the extinction operation period P0 prior to the initialization period P1, but the present invention is not limited to this.
  • a control transistor CTr may be provided, and the voltage Vofs may be applied to the gate of the drive transistor DRTr via the control transistor CTr.
  • the drain of the control transistor CTr is connected to the gate of the drive transistor DRTr, the control signal CTL is supplied to the gate, and the voltage Vofs is supplied to the source. Then, by turning on the control transistor CTr, the voltage Vofs is applied to the gate of the drive transistor DRTr.
  • the voltage Vofs is applied to the gate of the drive transistor DRTr via the control transistor CTr.
  • the present invention is not limited to this, and a voltage different from the voltage Vofs may be applied.
  • the control transistor CTr is used for the extinction operation.
  • the control transistor CTr is not limited to this.
  • the extinction operation, the initialization operation in the initialization period P1, and the Vth correction operation in the Vth correction period P2 are not limited thereto. It may be used for any one or more of them.
  • the display device of the above embodiment is a television device, a digital camera, a notebook personal computer, a mobile terminal device such as a mobile phone, or a video camera, and the like.
  • the present invention can be applied to display devices for electronic devices in various fields that display images.
  • the display device may be incorporated into an electronic apparatus according to each application example described later, for example, as a module as illustrated in FIG.
  • a display unit 920 and drive circuits 930A and 930B are formed on a substrate 910.
  • an external connection terminal (not shown) for connecting the drive circuit 930 and an external device is formed.
  • a flexible printed circuit board (FPC) 950 for signal input / output is connected to the external connection terminal.
  • the display unit 920 includes the display unit 10, and the drive circuits 930 ⁇ / b> A and 930 ⁇ / b> B include all or part of the drive units 20 and 40.
  • FIG. 19 illustrates an appearance of a television device.
  • This television device has a main body 110 and a display unit 120, and the display unit 120 is constituted by the display device described above.
  • FIG. 20A shows the appearance of an electronic book
  • FIG. 20B shows the appearance of another electronic book.
  • Each of these electronic books has, for example, a main body 210 and a display unit 220, and the display unit 220 is configured by the display device described above.
  • FIG. 21 shows the appearance of a smartphone.
  • This smartphone has, for example, a main body part 310 and a display part 320, and the display part 320 is constituted by the display device described above.
  • FIG. 22A and 22B show the appearance of the digital camera
  • FIG. 22A shows the appearance of the digital camera viewed from the front (subject side)
  • FIG. 22B shows the digital camera behind the image (image side).
  • the digital camera includes, for example, a flash light emitting unit 410, a display unit 420, a menu switch 430, and a shutter button 440
  • the display unit 420 is configured by the display device described above.
  • FIGS. 23A and 23B show the appearance of a single-lens reflex digital camera with interchangeable lenses.
  • FIG. 23A shows the appearance of the digital camera viewed from the front (subject side), and FIG. The appearance of the digital camera viewed from behind (image side) is shown.
  • the digital camera includes, for example, a main body (camera body) 450, an interchangeable photographing lens unit (interchangeable lens) 460, a grip 470, a monitor 480, and a viewfinder 490. It is comprised by the display apparatus.
  • FIG. 24 shows the appearance of a notebook personal computer.
  • This notebook personal computer has, for example, a main body 510, a keyboard 520, and a display 530, and the display 530 is constituted by the display device described above.
  • FIG. 25 shows the appearance of the video camera.
  • the video camera includes, for example, a main body 610, a lens 620, a start / stop switch 630, and a display unit 640, and the display unit 640 includes the display device described above.
  • FIG. 26 shows the appearance of the head mounted display.
  • the head-mounted display has, for example, a glasses-shaped display unit 710 and an ear hook unit 720, and the display unit 710 is configured by the display device described above.
  • the present technology has been described above with some embodiments and modifications, and application examples to electronic devices. However, the present technology is not limited to these embodiments and the like, and various modifications are possible. is there. According to the present technology, for example, a panel with a narrow frame region can be realized, so that the degree of freedom in product design of electronic devices can be increased.
  • the capacitive element Csub is provided in the sub-pixel 11.
  • the present invention is not limited to this, and instead, for example, as shown in the sub-pixel 11D shown in FIG.
  • the element Csub may not be provided. That is, in this example, the sub-pixel 11D has a so-called “2Tr1C” configuration including two transistors (the write transistor WSTr and the drive transistor DRTr) and one capacitor element Cs.
  • a unit pixel (1) a unit pixel; A switch that performs on / off control between a second terminal to which a DC signal is applied and a third terminal connected to the unit pixel, based on a pulse signal applied to the first terminal; A display device comprising: a non-linear element inserted between the first terminal and the third terminal.
  • the nonlinear element is a first transistor having a drain and a gate connected to the third terminal, and a source connected to the first terminal;
  • a first wiring that is connected to the first terminal and transmits the pulse signal
  • the display device further including: a second wiring that is connected to the second terminal and intersects the first wiring and transmits the DC signal.
  • the pulse signal transitions between a first voltage that turns on the switch and turns off the nonlinear element and a second voltage that turns off the switch.
  • the display device according to any one of (1) to (6).
  • the unit pixel includes a display element and a driving transistor that supplies a driving current to the display element.
  • the unit pixel further includes a first capacitor element and a write transistor,
  • the drive transistor has a gate, a source connected to the display element, and a drain connected to the third terminal,
  • the first capacitive element is inserted between a gate and a source of the driving transistor,
  • the write transistor applies a reset voltage during a write preparation period and a pixel voltage during a write period to the gate of the drive transistor by being turned on. Display device.
  • the writing preparation period includes a first sub period and a second sub period arranged after the first sub period,
  • the pulse signal is The second voltage in the first sub-period;
  • the nonlinear element applies a third voltage corresponding to the second voltage to the unit pixel
  • the display device according to (10) wherein in the second sub period and the writing period, the switch applies a fourth voltage indicated by the DC signal to the unit pixel.
  • the nonlinear element sets the source voltage of the driving transistor to the third voltage via the driving transistor
  • the write preparation period includes a third sub-period arranged before the first sub-period,
  • the pulse signal is the first voltage in the third sub-period;
  • the display device according to any one of (10) to (12), wherein the switch applies a fourth voltage indicated by the DC signal to the unit pixel in the third sub-period.
  • the unit pixel further includes a first capacitor element and a control transistor,
  • the drive transistor has a gate, a source connected to the display element, and a drain connected to the third terminal,
  • the first capacitive element is inserted between a gate and a source of the driving transistor,
  • the control transistor is turned on, with respect to the gate of the drive transistor, in one or more sub-periods of a plurality of sub-periods included in the write preparation period arranged before the write period.
  • a drive device comprising: a non-linear element inserted between the first terminal and the third terminal.
  • a display device and a control unit that performs operation control on the display device;
  • the display device A unit pixel;
  • a switch that performs on / off control between a second terminal to which a DC signal is applied and a third terminal connected to the unit pixel, based on a pulse signal applied to the first terminal;
  • An electronic device comprising: a non-linear element inserted between the first terminal and the third terminal.

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Abstract

　単位画素と、第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、第１の端子と第３の端子との間に挿設された非線形素子とを備える。

Description

表示装置、駆動装置、駆動方法、および電子機器
　本開示は、電流駆動型の表示素子を有する表示装置、そのような表示装置に用いられる駆動装置および駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
　近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。発光素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
　表示装置では、マトリックス状に配置された画素に対して駆動回路が制御を行う。例えば、特許文献１には、画素アレイ部と、シフトレジスタと複数のバッファ回路からなる制御線駆動部とを備えた表示パネルが開示されている。この制御駆動部は、制御線を介して画素に対して制御信号を供給する。このバッファ回路には、少なくとも２つの電圧（ＶＤＤ／ＶＳＳ）が供給されており、外部から供給されるセット信号およびリセット信号に基づいて、これらの電圧のうちの１つを選択して出力するようになっている。
特開２００９―２２３０９２号公報
　ところで、一般に、電子回路は、コストや、回路の配置面積、回路レイアウトの自由度などの観点から、シンプルな構成であることが望まれ、表示装置における駆動回路についても、シンプルな構成が期待される。
　したがって、シンプルな回路構成を実現することができる表示装置、駆動装置、駆動方法、および電子機器を提供することが望ましい。
　本開示の一実施形態における表示装置は、単位画素と、スイッチと、非線形素子とを備えている。スイッチは、第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するものである。非線形素子は、第１の端子と第３の端子との間に挿設されたものである。
　本開示の一実施形態における駆動装置は、スイッチと、非線形素子とを備えている。スイッチは、第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するものである。非線形素子は、第１の端子と第３の端子との間に挿設されたものである。
　本開示の一実施形態における駆動方法は、第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するとともに、第１の端子と第３の端子との間で非線形動作を行うものである。
　本開示の一実施形態における電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。
　本開示の一実施形態における表示装置、駆動装置、駆動方法、および電子機器では、パルス信号に基づいて、単位画素に信号が印加される。その際、第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素が接続された第３の端子との間でスイッチがオンオフ制御されるとともに、第１の端子と第３の端子との間で、非線形素子により非線形動作が行われる。
　本開示の一実施形態における表示装置、駆動装置、駆動方法、および電子機器によれば、第１の端子に印加されたパルス信号に基づいて、直流信号が印加される第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、第１の端子と第３の端子との間に挿設された非線形素子とを設けるようにしたので、シンプルな回路を実現できる。
本開示の実施の形態に係る表示装置の一構成例を表すブロック図である。 図１に示したサブ画素の一構成例を表す回路図である。 図１に示した電源線駆動部の一構成例を表す回路図である。 表示装置における電源線駆動部の配置を表す説明図である。 図３に示した駆動回路およびその周辺部のレイアウト構成例を表すレイアウト図である。 第１の実施の形態に係る駆動部の一動作例を表すタイミング波形図である。 第１の実施の形態に係るサブ画素の一動作例を表すタイミング波形図である。 図３に示した駆動回路の一動作例を表すタイミング波形図である。 比較例に係る電源線駆動部の一構成例を表す回路図である。 図９に示した駆動回路の一動作例を表すタイミング波形図である。 第１の実施の形態の変形例に係る電源線駆動部の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る電源線駆動部の一構成例を表す回路図である。 第２の実施の形態に係る駆動部の一動作例を表すタイミング波形図である。 第２の実施の形態に係るサブ画素の一動作例を表すタイミング波形図である。 第２の実施の形態に係る駆動回路の一動作例を表すタイミング波形図である。 第２の実施の形態に係る駆動回路およびサブ画素の一動作例を表す説明図である。 第２の実施の形態の変形例に係るサブ画素の一構成例を表す回路図である。 実施の形態に係る表示装置を実装したモジュールの一構成例を表す説明図である。 実施の形態に係る表示装置の適用例１の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例２の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例２の他の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例３の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例４の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例４の外観構成を表す他の斜視図である。 実施の形態に係る表示装置の適用例５の外観構成を表す正面図である。 実施の形態に係る表示装置の適用例５の外観構成を表す背面図である。 実施の形態に係る表示装置の適用例６の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例７の外観構成を表す斜視図である。 実施の形態に係る表示装置の適用例８の外観構成を表す斜視図である。 他の変形例に係るサブ画素の一構成例を表す回路図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
＜１．実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動装置、駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示部１０および駆動部２０を備えている。
　表示部１０は、複数の画素Ｐixがマトリックス状に配置されたものである。各画素Ｐixは、赤色、緑色、青色のサブ画素１１を有している。表示部１０は、行方向に延伸する複数の走査線ＷＳＬおよび複数の電源線ＰＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源線ＰＬ、およびデータ線ＤＴＬの一端は、駆動部２０に接続されている。上記した各サブ画素１１は、走査線ＷＳＬとデータ線ＤＴＬとの交差部に配置されている。
　図２は、サブ画素１１の回路構成の一例を表すものである。サブ画素１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、有機ＥＬ素子ＯＬＥＤと、容量素子Ｃｓ，Ｃsubとを備えている。すなわち、この例では、サブ画素１１は、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および２つの容量素子Ｃｓ，Ｃsubを用いて構成される、いわゆる「２Ｔｒ２Ｃ」の構成を有するものである。
　書込トランジスタＷＳＴｒおよび駆動トランジスタＤＲＴｒは、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインが電源線ＰＬに接続され、ソースが容量素子Ｃｓの他端および有機ＥＬ素子ＯＬＥＤのアノード等に接続されている。
　容量素子Ｃｓは、一端が駆動トランジスタＤＲＴｒのゲート等に接続され、他端は駆動トランジスタＤＲＴｒのソース等に接続されている。容量素子Ｃsubは、一端が有機ＥＬ素子ＯＬＥＤのアノードに接続され、他端が有機ＥＬ素子ＯＬＥＤのカソードに接続されている。すなわち、この例では、容量素子Ｃsubは、有機ＥＬ素子ＯＬＥＤと並列に接続されている。有機ＥＬ素子ＯＬＥＤは、各サブ画素１１に対応する色（赤色、緑色、青色）の光を射出する発光素子であり、アノードが駆動トランジスタＤＲＴｒのソース等に接続され、カソードには、駆動部２０によりカソード電圧Ｖcathが供給されている。
　駆動部２０は、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示部１０を駆動するものである。この駆動部２０は、図１に示したように、映像信号処理部２１と、タイミング生成部２２と、走査線駆動部２３と、電源線駆動部２６と、データ線駆動部２７とを備えている。
　映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成するものである。この所定の信号処理としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
　タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源線駆動部２６、およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。
　走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択するものである。
　電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行うものである。電源信号ＤＳは、電圧Ｖccpと電圧Ｖiniとの間で遷移するものである。後述するように、電圧Ｖiniは、サブ画素１１を初期化するための電圧であり、電圧Ｖccpは、駆動トランジスタＤＲＴｒに電流Ｉdsを流して有機ＥＬ素子ＯＬＥＤを発光させるための電圧である。
　図３は、電源線駆動部２６の一構成例を表すものである。電源線駆動部２６は、電圧生成部３１と、シフトレジスタ３２と、複数の駆動回路３３とを有している。
　電圧生成部３１は、電圧Ｖccpを生成するものである。電圧生成部３１は、この電圧Ｖccpを、配線Ｌ１を介して、各駆動回路３３に供給するようになっている。
　シフトレジスタ３２は、タイミング生成部２２から供給される制御信号（図示せず）に基づいて、駆動対象となる画素ラインを選択するための複数の走査信号Ｓｓを生成するものである。各走査信号Ｓｓは、表示部１０における各画素ラインに対応するものである。具体的には、例えば、ｋ番目の走査信号Ｓｓ（ｋ）は、ｋライン目の画素ラインに対応している。各走査信号Ｓｓは、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移する信号である。この低レベル電圧ＶＬは、電圧Ｖiniよりも、駆動回路３３のトランジスタ３５（後述）の閾値電圧Ｖthの分だけ低い電圧（Ｖini－Ｖth）である。シフトレジスタ３２は、例えば、走査信号Ｓｓ（ｋ）を、ｋ番目の配線Ｌ２（ｋ）を介して、ｋ番目の駆動回路３３（ｋ）に供給するようになっている。
　各駆動回路３３は、電圧生成部３１から供給された電圧Ｖccp、およびシフトレジスタ３２から供給された走査信号Ｓｓに基づいて、電源信号ＤＳを生成するものである。各駆動回路３３は、表示部１０における各画素ラインに対応して設けられている。具体的には、例えば、ｋ番目の駆動回路３３（ｋ）は、電圧Ｖccpおよびｋ番目の走査信号Ｓｓ（ｋ）に基づいて、ｋ番目の電源信号ＤＳ（ｋ）を生成する。そして、駆動回路３３（ｋ）は、その電源信号ＤＳ（ｋ）を、ｋライン目の画素ラインに係る電源線ＰＬ（ｋ）に印加するようになっている。
　各駆動回路３３は、トランジスタ３４，３５を有している。トランジスタ３４，３５は、書込トランジスタＷＳＴｒや駆動トランジスタＤＲＴｒと同様に、例えば、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。駆動回路３３（ｋ）において、トランジスタ３４のゲートは、トランジスタ３５のソースに接続されるとともに配線Ｌ２（ｋ）に接続され、ドレインは配線Ｌ１に接続され、ソースは、トランジスタ３５のドレインおよびゲートに接続されるとともに電源線ＰＬ（ｋ）に接続されている。駆動回路３３（ｋ）において、トランジスタ３５のドレインは、トランジスタ３５のゲートおよびトランジスタ３４のソースに接続されるとともに電源線ＰＬ（ｋ）に接続され、ソースは、トランジスタ３４のゲートに接続されるとともに配線Ｌ２（ｋ）に接続されている。すなわち、トランジスタ３５は、いわゆるダイオード接続されている。トランジスタ３４は、トランジスタ３５のチャネル幅Ｗよりも広いチャネル幅Ｗで形成されている。
　この構成により、駆動回路３３（ｋ）では、走査信号Ｓｓ（ｋ）の電圧が高レベル電圧ＶＨである場合には、トランジスタ３４がオン状態になるとともに、トランジスタ３５がオフ状態になる。これにより、駆動回路３３（ｋ）は、電圧Ｖccpを電源信号ＤＳ（ｋ）として出力する。また、走査信号Ｓｓ（ｋ）の電圧が低レベル電圧ＶＬである場合には、トランジスタ３４がオフ状態になるとともに、トランジスタ３５が過渡的にオン状態になる。これにより、駆動回路３３（ｋ）は、低レベル電圧ＶＬ（＝Ｖini－Ｖth）よりもトランジスタ３５の閾値電圧Ｖthの分だけ高い電圧Ｖiniを電源信号ＤＳ（ｋ）として出力するようになっている。
　図４は、表示装置１における電源線駆動部２６の配置を表すものである。この例では、基板３０のうちの、表示部１０が形成された領域の左側の額縁領域に走査線駆動部２３が配置され、右側の額縁領域に電源線駆動部２６が配置されている。この電源線駆動部２６が配置される領域では、配線Ｌ１が縦方向に延伸するように設けられている。そして、その配線Ｌ１の右側には、シフトレジスタ３２が配置され、配線Ｌ１の左側の領域３９には、複数の駆動回路３３が配置されている。
　図５は、駆動回路３３およびその周辺部のレイアウト構成例を表すものである。この例では、表示装置１は、下層メタルＭ１と上層メタルＭ２の２つのメタル層を形成可能な製造プロセスを用いて製造されている。下層メタルＭ１は、例えばモリブデンＭｏなどにより構成され、上層メタルＭ２は、例えばアルミニウムＡｌなどにより構成されている。上層メタルＭ２のシート抵抗は、下層メタルＭ１のシート抵抗よりも低いものである。
　トランジスタ３４，３５のゲート（ゲート部分ＧＰ）は、下層メタルＭ１で構成され、トランジスタ３４，３５のドレインおよびソースは、上層メタルＭ２に接続されている。配線Ｌ１は、上層メタルＭ２で形成され、トランジスタ３４のドレインに接続されている。配線Ｌ２は、配線Ｌ１と交差する部分以外の部分では上層メタルＭ２で形成され、配線Ｌ１と交差する部分においては下層メタルＭ１で形成されている。この配線Ｌ２は、トランジスタ３４のゲート（ゲート部分ＧＰ）に接続されるとともに、トランジスタ３５のソースに接続された上層メタルＭ２とコンタクトＣＴを介して接続されている。電源ラインＰＬは、上層メタルＭ２で形成され、トランジスタ３４のソースおよびトランジスタ３５のドレインに接続されるとともに、コンタクトＣＴを介してトランジスタ３５のゲートに接続されている。
　図１において、データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsig、および後述するＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。
　この構成により、駆動部２０は、後述するように、サブ画素１１に対して、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正（Ｖth補正）を行う。その後に、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、上述したＶth補正とは異なるμ（移動度）補正を行う。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光するようになっている。
　ここで、サブ画素１１は、本開示における「単位画素」の一具体例に対応する。容量素子Ｃｓは、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃsubは、本開示における「第２の容量素子」の一具体例に対応する。有機ＥＬ素子ＯＬＥＤは、本開示における「表示素子」の一具体例に対応する。トランジスタ３４は、本開示における「スイッチ」の一具体例に対応する。トランジスタ３５は、本開示における「非線形素子」の一具体例に対応する。走査信号Ｓｓは、本開示における「パルス信号」の一具体例に対応する。配線Ｌ２は、本開示における「第１の配線」の一具体例に対応し、配線Ｌ１は、本開示における「第２の配線」の一具体例に対応する。高レベル電圧ＶＨは、本開示における「第１の電圧」の一具体例に対応し、低レベル電圧ＶＬは、本開示における「第２の電圧」の一具体例に対応する。電圧Ｖiniは、本開示における「第３の電圧」の一具体例に対応し、電圧Ｖccpは、本開示における「第４の電圧」の一具体例に対応する。電圧Ｖofsは、本開示における「リセット電圧」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の表示装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、表示装置１の全体動作概要を説明する。映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源線駆動部２６およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択する。電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行う。データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsig、およびＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された走査信号ＷＳ、電源信号ＤＳ、および信号Ｓigに基づいて、表示を行う。
（詳細動作）
　図６は、駆動部２０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示す。図６（Ａ）において、走査信号ＷＳ（ｋ）は、ｋライン目のサブ画素１１を駆動する走査信号ＷＳであり、同様に、走査信号ＷＳ（ｋ＋１），ＷＳ（ｋ＋２），ＷＳ（Ｋ＋３）は、それぞれ、（ｋ＋１）ライン目、（ｋ＋２）ライン目、（ｋ＋３）ライン目のサブ画素１１を駆動する走査信号ＷＳである。電源信号ＤＳ（図６（Ｂ））についても同様である。
　駆動部２０の走査線駆動部２３は、走査線ＷＳＬに対して、２つのパルスＰＰ１，ＰＰ２を有する走査信号ＷＳを順次印加する（図６（Ａ））。その際、走査線駆動部２３は、１水平期間（１Ｈ）において、１つの走査線ＷＳＬに対して、２つのパルスＰＰ１，ＰＰ２を印加する。電源線駆動部２６は、電源線ＰＬに対して、パルスＰＰ１の開始タイミング（例えばタイミングｔ１）を含む所定期間（例えばタイミングｔ０～ｔ２の期間）だけ電圧Ｖiniになり、その他の期間は電圧Ｖccpになる電源信号ＤＳを印加する（図６（Ｂ））。データ線駆動部２７は、データ線ＤＴＬに対して、パルスＰＰ２を含む所定期間（例えばタイミングｔ４～ｔ７の期間）に画素電圧Ｖsigを印加し、その他の期間に電圧Ｖofsを印加する（図６（Ｃ））。
　このようにして、駆動部２０は、１水平期間（例えばタイミングｔ１～ｔ７）において、ｋライン目のサブ画素１１を駆動し、次の水平期間（例えばタイミングｔ７～ｔ８）において、（ｋ＋１）ライン目のサブ画素１１を駆動する。そして、駆動部２０は、１フレーム期間において、表示部１０の全てのサブ画素１１を駆動する。
　図７は、タイミングｔ０～ｔ７の期間におけるサブ画素１１の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。図７（Ｂ）～（Ｅ）では、同じ電圧軸を用いて各波形を示している。
　駆動部２０は、１水平期間（１Ｈ）内において、サブ画素１１の初期化を行い（初期化期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、μ補正を行う（書込・μ補正期間Ｐ３）。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。
　ここで、初期化期間Ｐ１は、本開示における「第１のサブ期間」の一具体例に対応し、Ｖth補正期間Ｐ２は、本開示における「第２のサブ期間」の一具体例に対応する。
　以下に、その詳細を説明する。
　まず、電源線駆動部２６は、初期化期間Ｐ１に先立つタイミングｔ０において、電源信号ＤＳを電圧Ｖccpから電圧Ｖiniに変化させる（図７（Ｂ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、電圧Ｖiniに設定される（図７（Ｅ））。
　次に、駆動部２０は、タイミングｔ１～ｔ２の期間（初期化期間Ｐ１）において、サブ画素１１を初期化する。具体的には、タイミングｔ１において、データ線駆動部２７が、信号Ｓigを電圧Ｖofsに設定し（図７（Ｃ））、走査線駆動部２３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図７（Ｄ））。このようにして、サブ画素１１は、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖofs－Ｖini）が、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧に設定されることにより、初期化される。
　次に、駆動部２０は、タイミングｔ２～ｔ３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源線駆動部２６が、タイミングｔ２において、電源信号ＤＳを電圧Ｖiniから電圧Ｖccpに変化させる（図７（Ｂ））。これにより、駆動トランジスタＤＲＴｒは飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れる。この電流Ｉdsにより、ソース電圧Ｖｓが上昇する（図７（Ｅ））。その際、ソース電圧Ｖｓは有機ＥＬ素子ＯＬＥＤのカソードの電圧Ｖcathよりも低いため、有機ＥＬ素子ＯＬＥＤは逆バイアス状態を維持し、有機ＥＬ素子ＯＬＥＤには電流は流れない。このようにソース電圧Ｖｓが上昇することにより、ゲート・ソース間電圧Ｖgsが低下するため、電流Ｉdsは低下する。この負帰還動作により、電流Ｉdsは“０”（ゼロ）に向かって収束していく。言い換えれば、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
　次に、走査線駆動部２３は、タイミングｔ３において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。そして、データ線駆動部２７は、タイミングｔ４において、信号Ｓigを画素電圧Ｖsigに設定する（図７（Ｃ））。
　次に、駆動部２０は、タイミングｔ５～ｔ６の期間（書込・μ補正期間Ｐ３）において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともにμ補正を行う。具体的には、走査線駆動部２３が、タイミングｔ５において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに上昇する（図７（Ｄ））。このとき、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなり（Ｖgs＞Ｖth）、ドレインからソースへ電流Ｉdsが流れるため、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇する（図７（Ｅ））。このような負帰還動作により、駆動トランジスタＤＲＴｒの素子ばらつきの影響が抑えられ（μ（移動度）補正）、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、画素電圧Ｖsigに応じた電圧Ｖemiに設定される。
　次に、駆動部２０は、タイミングｔ６以降の期間（発光期間Ｐ４）において、サブ画素１１を発光させる。具体的には、タイミングｔ６において、走査線駆動部２３は、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートがフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。そして、駆動トランジスタＤＲＴｒに電流Ｉdsが流れるにつれ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇し（図７（Ｅ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも上昇する（図７（Ｄ））。そして、このようなブートストラップ動作により、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。すなわち、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じてソース電圧Ｖｓが上昇し、有機ＥＬ素子ＯＬＥＤが発光する。
　その後、表示装置１では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ４から初期化期間Ｐ１に移行する。駆動部２０は、この一連の動作を繰り返すように駆動する。
　このように、表示装置１では、Ｖth補正およびμ補正の両方を行うようにしたので、駆動トランジスタＤＲＴｒの素子ばらつきに起因する画質の低下を抑えることができる。また、表示装置１では、発光期間Ｐ４において、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じてソース電圧Ｖｓが上昇するようにしたので、有機ＥＬ素子ＯＬＥＤの素子ばらつきに起因する画質の低下を抑えることができる。
（駆動回路３３の動作）
　次に、駆動回路３３の詳細動作について説明する。駆動回路３３は、電圧生成部３１から供給された電圧Ｖccp、およびシフトレジスタ３２から供給された走査信号Ｓｓに基づいて、電源信号ＤＳを生成する。
　図８は、駆動回路３３の動作のタイミング図を表すものであり、（Ａ）は走査信号Ｓｓの波形を示し、（Ｂ）は電源信号ＤＳの波形を示す。
　まず、タイミングｔ１１において、走査信号Ｓｓの電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図８（Ａ））。これにより、駆動回路３３のトランジスタ３４がオン状態になるとともに、トランジスタ３５がオフ状態になり、電圧生成部３１が生成した電圧Ｖccpが、トランジスタ３４を介して電源線ＰＬに印加される。このようにして、電源信号ＤＳは電圧Ｖccpに変化する（図８（Ｂ））。そして、駆動回路３３は、Ｖth補正期間Ｐ２、書込・μ補正期間Ｐ３、および発光期間Ｐ４において、その電源線ＰＬに接続された各サブ画素１１に対して、電流を供給する。
　次に、タイミングｔ１２において、走査信号Ｓｓの電圧が高レベル電圧ＶＨから低レベル電圧ＶＬ（＝Ｖini－Ｖth）に変化する（図８（Ａ））。これにより、駆動回路３３のトランジスタ３４がオフ状態になるとともに、トランジスタ３５が過渡的にオン状態になり、電源線ＰＬの電圧は低下する（図８（Ｂ））。そして、電源線ＰＬの電圧が電圧Ｖiniにまで低下すると、トランジスタ３５はオフ状態になる。そして、その電源線ＰＬに接続された各サブ画素１１では、初期化期間Ｐ１において初期化が行われる。
　駆動回路３３は、以上の動作を繰り返す。これにより、その電源線ＰＬに接続された各サブ画素１１では、初期化から発光までの一連の動作を繰り返す。
　このように、表示装置１では、スイッチとして機能するトランジスタ３４と、非線形素子（ダイオード）として機能するトランジスタ３５を用いて駆動回路３３を構成したので、比較例を挙げて後述するように、電源線駆動部２６の回路構成をシンプルにすることができる。
　また、駆動回路３３では、トランジスタ３４のチャネル幅Ｗをトランジスタ３５のチャネル幅Ｗよりも大きくしたので、サブ画素１１を駆動しやすくするとともに、駆動回路３３の回路面積を抑えることができる。すなわち、駆動回路３３は、Ｖth補正期間Ｐ２、書込・μ補正期間Ｐ３、および発光期間Ｐ４において、トランジスタ３４をオン状態にすることにより、サブ画素１１に対して電流を供給する。特に、発光期間Ｐ４では、有機ＥＬ素子ＯＬＥＤが発光するための駆動電流を供給する。この駆動電流は、有機ＥＬ素子ＯＬＥＤの発光輝度が高いほど大きくなる。よって、トランジスタ３４のオン抵抗が十分に低いことが望ましく、トランジスタ３４のチャネル幅Ｗを広いことが望ましい。一方、駆動回路３３は、初期化期間Ｐ１において、電源線ＰＬに電圧Ｖiniを印加し、サブ画素１１のソース電圧Ｖｓを電圧Ｖiniに設定する。この場合には、トランジスタ３５には過渡的に電流が流れるものの、定常的には電流は流れない。よって、トランジスタ３５のチャネル幅Ｗを狭くすることができる。このように構成することにより、サブ画素１１を駆動しやすくするとともに、駆動回路３３の回路面積を抑えることができる。
　また、電源線駆動部２６では、図５に示したように、配線Ｌ１を、シート抵抗が低い上層メタルＭ２により形成したので、配線Ｌ１の抵抗値を低くすることができ、サブ画素１１を駆動しやすくすることができる。
　また、電源線駆動部２６では、図４，５に示したように、配線Ｌ１を、駆動回路３３とシフトレジスタ３２との間に配置したので、サブ画素１１を駆動しやすくすることができる。すなわち、例えば、配線Ｌ１を、表示部１０と駆動回路３３との間に配置した場合には、配線Ｌ１と電源線ＰＬが交差してしまう。つまり、この場合には、配線Ｌ１または電源線ＰＬをシート抵抗が高い下層メタルＭ１で形成する必要があり、かつ、その交差部分に寄生容量が形成されてしまう。これにより、電源線ＰＬに印加される電源信号ＤＳの立ち上がり時間ｔｒなどが長くなり、例えば短い時間幅のパルスが生成しにくくなるおそれがある。一方、電源線駆動部２６では、配線Ｌ１を、駆動回路３３とシフトレジスタ３２との間に配置したので、配線Ｌ１をシート抵抗が低い上層メタルＭ２により形成することができ、電源信号ＤＳの立ち上がり時間ｔｒなどを短くすることができる。なお、電源線駆動部２６では、図５に示したように、配線Ｌ１と配線Ｌ２が交差し、その交差部分において配線Ｌ２をシート抵抗が高い下層メタルＭ１で形成する必要がある。しかしながら、この配線Ｌ２は、トランジスタ３３，３４に接続されるものであり、表示パネル１０内に延伸する電源線ＰＬとは異なり容量負荷が少ないため、シフトレジスタ３２は、比較的容易にこの配線Ｌ２を駆動することができる。よって、電源信号ＤＳの波形が鈍るおそれを低減することができる。
（比較例）
　次に、比較例に係る電源線駆動部２６Ｒについて説明する。本比較例は、電圧生成部３１Ｒが電圧Ｖccp，Ｖiniを生成し、駆動回路３３Ｒが電圧Ｖccp，Ｖiniのうちの一方を選択して出力するものである。その他の構成は、本実施の形態（図１）と同様である。
　図９は、比較例に係る電源線駆動部２６Ｒの一構成例を表すものである。電源線駆動部２６Ｒは、電圧生成部３１Ｒと、シフトレジスタ３２ＲＡ，３２ＲＢと、複数の駆動回路３３Ｒとを有している。
　電圧生成部３１Ｒは、電圧Ｖccpを生成して、その電圧Ｖccpを配線Ｌ１を介して各駆動回路３３Ｒに供給するとともに、電圧Ｖiniを生成して、その電圧Ｖiniを配線Ｌ３を介して各駆動回路３３Ｒに供給する。
　シフトレジスタ３２ＲＡは、タイミング生成部２２から供給される制御信号（図示せず）に基づいて、駆動対象となる画素ラインを選択するための複数の走査信号ＳｓＡを生成するものである。シフトレジスタ３２ＲＡは、例えば、走査信号ＳｓＡ（ｋ）を、ｋ番目の配線Ｌ２Ａ（ｋ）を介して、ｋ番目の駆動回路３３Ｒ（ｋ）に供給する。同様に、シフトレジスタ３２ＲＢは、タイミング生成部２２から供給される制御信号（図示せず）に基づいて、駆動対象となる画素ラインを選択するための複数の走査信号ＳｓＢを生成するものである。シフトレジスタ３２ＲＢは、例えば、走査信号ＳｓＢ（ｋ）を、ｋ番目の配線Ｌ２Ｂ（ｋ）を介して、ｋ番目の駆動回路３３Ｒ（ｋ）に供給する。
　各駆動回路３３Ｒは、電圧生成部３１Ｒから供給された電圧Ｖccp，Ｖini、シフトレジスタ３３ＲＡから供給された走査信号ＳｓＡ、およびシフトレジスタ３３ＲＢから供給された走査信号ＳｓＢに基づいて、電源信号ＤＳを生成するものである。各駆動回路３３Ｒは、トランジスタ３５Ｒを有している。トランジスタ３５Ｒは、トランジスタ３４などと同様に、例えば、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。駆動回路３３Ｒ（ｋ）において、トランジスタ３５Ｒのドレインは、トランジスタ３４のソースに接続されるとともに電源線ＰＬ（ｋ）に接続され、ゲートは配線Ｌ２Ｂ（ｋ）に接続され、ソースは配線Ｌ３に接続される。
　図１０は、駆動回路３３Ｒの動作のタイミング図を表すものであり、（Ａ）は走査信号ＳｓＡの波形を示し、（Ｂ）は走査信号ＳｓＢの波形を示し、（Ｃ）は電源信号ＤＳの波形を示す。
　まず、タイミングｔ２１において、走査信号ＳｓＢの電圧が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する（図１０（Ｂ））。これにより、トランジスタ３５Ｒがオフ状態になり、電源線ＰＬへの電圧Ｖiniの印加が停止する。次に、タイミングｔ２２において、走査信号ＳｓＡの電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図１０（Ａ））。これにより、トランジスタ３４がオン状態になり、電圧生成部３１Ｒが生成した電圧Ｖccpが、トランジスタ３４を介して電源線ＰＬに印加され、電源信号ＤＳが電圧Ｖccpに変化する（図１０（Ｃ））。
　次に、タイミングｔ２３において、走査信号ＳｓＡの電圧が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する（図１０（Ａ））。これにより、トランジスタ３４がオフ状態になり、電源線ＰＬへの電圧Ｖccpの印加が停止する。次に、タイミングｔ２４において、走査信号ＳｓＢの電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図１０（Ｂ））。これにより、トランジスタ３５Ｒがオン状態になり、電圧生成部３１Ｒが生成した電圧Ｖiniが、トランジスタ３５Ｒを介して電源線ＰＬに印加され、電源信号ＤＳが電圧Ｖiniに変化する（図１０（Ｃ））。
　このようにして、電源線駆動部２６Ｒでは、電圧生成部３１Ｒが電圧Ｖccp，Ｖiniを生成し、シフトレジスタ３２ＲＡ，３２ＲＢが生成した２つの走査信号ＳｓＡ，ＳｓＢに基づいて、駆動回路３３Ｒが電圧Ｖccp，Ｖiniのうちの一方を選択して出力する。
　比較例に係る電源線駆動部２６Ｒでは、このように、スイッチとして機能する２つのトランジスタ３４，３５Ｒを用いて駆動回路３３Ｒを構成している。これにより、電源線駆動部２６Ｒには、それらの２つのトランジスタ３４，３５Ｒをオンオフ制御するための２つのシフトレジスタ３２ＲＡ，ＲＢと、電圧Ｖccp，Ｖiniをそれぞれ伝える２つの配線Ｌ１，Ｌ３が必要になってしまう。これにより、電源線駆動部２６Ｒの回路規模が増大し、回路および配線の配置面積が増大してしまい、回路レイアウトの自由度が低下するおそれがある。また、表示装置全体としての商品デザインの自由度を低下させるおそれもある。すなわち、近年、商品デザインの観点から、しばしば狭い額縁領域のパネルが好まれるが、電源線駆動部２６Ｒは、図４の場合と同様に、いわゆる額縁領域に形成されるため、額縁領域を狭くすることが困難になるおそれがある。
　一方、本実施の形態に係る電源線駆動部２６では、スイッチとして機能するトランジスタ３４と、非線形素子（ダイオード）として機能するトランジスタ３５を用いて駆動回路３３を構成している。これにより、電源線駆動部２６では、１つのシフトレジスタ３４と、１本の配線Ｌ１というシンプルな構成を実現できるとともに、電源線駆動部２６Ｒと同等の機能を実現することができる。よって、電源線駆動部２６では、回路規模を小さくすることができ、回路および配線の配置面積を小さくすることができ、回路レイアウトの自由度を高めることができる。また、狭い額縁領域のパネルを実現することができるため、表示装置全体としての商品デザインの自由度を高めることができる。
［効果］
　以上のように本実施の形態では、スイッチとして機能するトランジスタと、非線形素子（ダイオード）として機能するトランジスタを用いて駆動回路を構成したので、電源線駆動部の構成をシンプルにすることができる。これにより、回路規模を小さくすることができ、回路および配線の配置面積を小さくすることができ、回路レイアウトの自由度を高めることができるとともに、表示装置全体としての商品デザインの自由度を高めることができる。
　また、本実施の形態では、トランジスタ３４のチャネル幅Ｗをトランジスタ３５のチャネル幅Ｗよりも大きくしたので、サブ画素を駆動しやすくするとともに、駆動回路の回路面積を抑えることができる。
　また、本実施の形態では、配線Ｌ１を、シート抵抗が低い上層メタルにより形成したので、配線Ｌ１の抵抗値を低くすることができ、サブ画素を駆動しやすくすることができる。
　また、本実施の形態では、配線Ｌ１を、駆動回路とシフトレジスタとの間に配置したので、サブ画素を駆動しやすくすることができる。
　また、本実施の形態では、ＰＭＯＳトランジスタを用いずＮＭＯＳトランジスタのみを用いて表示部を構成したので、例えば、酸化物ＴＦＴ（ＴＯＳＴＦＴ）プロセスのように、ＰＭＯＳトランジスタを製造できないプロセスでも表示部を製造することができる。
［変形例１－１］
　上記実施の形態では、駆動回路３３において、ダイオード接続されたトランジスタ３５を設けたが、これに限定されるものではなく、これに代えて、例えば、図１１に示したように、ダイオード３５Ｂを設けてもよい。この電源線駆動部２６Ｂは、駆動回路３３Ｂを有している。駆動回路３３Ｂ（ｋ）では、ダイオード３５Ｂのアノードは電源線ＰＬ（ｋ）に接続され、カソードは配線Ｌ２（ｋ）に接続されている。
［変形例１－２］
　上記実施の形態では、駆動回路のトランジスタ３４，３５をＮチャネルＭＯＳ型のＴＦＴにより構成したが、これに限定されるものではなく、例えば、図１２に示したように、ＰチャンネルＭＯＳ型のＴＦＴにより構成してもよい。この変形例に係る電源線駆動部２６Ｃは、駆動回路３３Ｃと、電圧生成部３１Ｃと、シフトレジスタ３２Ｃとを有している。駆動回路３３Ｃは、トランジスタ３６，３７を有している。トランジスタ３６，３７は、ＰチャンネルＭＯＳ型のＴＦＴである。トランジスタ３６は、非線形素子（ダイオード）として機能するものであり、トランジスタ３７は、スイッチとして機能するものである。電圧生成部３１Ｃは、電圧Ｖiniを生成するものである。シフトレジスタ３２Ｃは、タイミング生成部２２から供給される制御信号（図示せず）に基づいて、駆動対象となる画素ラインを選択するための複数の走査信号Ｓｓを生成するものである。各走査信号Ｓｓの高レベル電圧ＶＨは、電圧Ｖccpよりも、駆動回路３３Ｃのトランジスタ３６の閾値電圧の絶対値|Ｖth|だけ高い電圧（Ｖccp＋|Ｖth|）である。
　この構成により、駆動回路３３Ｃ（ｋ）では、走査信号Ｓｓ（ｋ）の電圧が低レベル電圧ＶＬである場合には、トランジスタ３７がオン状態になるとともに、トランジスタ３６がオフ状態になる。これにより、駆動回路３３Ｃ（ｋ）は、電圧Ｖiniを電源信号ＤＳ（ｋ）として出力する。また、走査信号Ｓｓ（ｋ）の電圧が高レベル電圧ＶＨである場合には、トランジスタ３７がオフ状態になるとともに、トランジスタ３６が過渡的にオン状態になる。これにより、駆動回路３３Ｃ（ｋ）は、高レベル電圧ＶＨ（＝Ｖccp＋|Ｖth|）よりもトランジスタ３６の閾値電圧の絶対値|Ｖth|だけ低い電圧Ｖccpを電源信号ＤＳ（ｋ）として出力する。この例では、例えば、トランジスタ３６のチャネル幅（Ｗ）を、トランジスタ３７のチャネル幅（Ｗ）よりも広くすることができる。
［変形例１－３］
　上記実施の形態では、駆動回路３３を用いて電源線駆動部２６を構成したが、これに限定されるものではなく、これに代えて、もしくはこれに加え、例えば、駆動回路３３を用いて走査線駆動部２３を構成してもよい。この場合には、走査線駆動部２３の構成をシンプルにすることができる。
［変形例１－４］
　上記実施の形態では、本技術を、有機ＥＬ素子を用いた表示装置に適用したが、これに限定されるものではなく、これに代えて、例えば、液晶表示素子を用いた表示装置に適用してもよい。具体的には、例えば、画素電圧を書き込む画素を選択する回路（上記実施の形態における走査駆動部２３に相当）に適用することができる。
［変形例１－５］
　上記実施の形態では、図７等に示したように、Ｖth補正期間Ｐ２の前に、１つの初期化期間Ｐ１を設けたが、これに限定されるものではなく、これに代えて、例えば、複数の初期化期間Ｐ１を設けてもよい。この場合、複数の初期化期間Ｐ１は、例えば、複数の水平期間にわたって設けることができる。これにより、長い初期化期間Ｐ１を確保することができるため、より確実にサブ画素１１の初期化を行うことができる。
　同様に、上記実施の形態では、図７等に示したように、初期化期間Ｐ１と書込・μ補正期間Ｐ３の間に、１つのＶth補正期間Ｐ２を設けたが、これに限定されるものではなく、これに代えて、例えば、複数のＶth補正期間Ｐ２を設けてもよい。この場合、複数のＶth補正期間Ｐ２は、例えば、複数の水平期間にわたって設けることができる。これにより、長いＶth補正期間Ｐ２を確保することができるため、より確実にＶth補正を行うことができる。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、サブ画素１１を初期化する前に、サブ画素１１に対して電圧Ｖofsの書込みを行うことにより、消光動作を行うものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１に示したように、表示装置２は、駆動部４０を備えている。駆動部４０は、走査線駆動部４３を有している。走査線駆動部４３は、以下に示すように、走査線ＷＳＬに対して、３つのパルスＰＰ０～ＰＰ２を有する走査信号ＷＳを順次印加するものである。
　図１３は、駆動部４０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示す。
　駆動部４０の走査線駆動部４３は、１水平期間（１Ｈ）において、１つの走査線ＷＳＬに対してパルスＰＰ０を印加し、その次の１水平期間（１Ｈ）において、その走査線ＷＳＬに対して２つのパルスＰＰ１，ＰＰ２を印加する。すなわち、第１の実施の形態に係る走査線駆動部２３は、１水平期間（１Ｈ）において、１つの走査線ＷＳＬに対して２つのパルスＰＰ１，ＰＰ２を印加したが、本実施の形態に係る走査線駆動部４３は、さらに、その１水平期間（１Ｈ）の一つ前の１水平期間（１Ｈ）において、その走査線ＷＳＬに対してパルスＰＰ０を印加する。このパルスＰＰ０は、具体的には、信号Ｓigが電圧Ｖofsを示し、かつ、そのパルスＰＰ０が供給される画素ラインに係る電源信号ＤＳが電圧Ｖccpを示す期間内の所定期間（例えばタイミングｔ３１～ｔ３２）に印加される。
　図１４は、表示装置２のサブ画素１１の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
　まず、駆動部４０は、初期化期間Ｐ１に先立つタイミングｔ３１～ｔ３２の期間（消光動作期間Ｐ０）において、消光動作を行う。具体的には、データ線駆動部２７がデータ信号線ＤＴＬに電圧Ｖofsを印加している期間内のタイミングｔ３１において、走査線駆動部４３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図１４（Ａ），（Ｃ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇは、１フレーム期間前に書き込んだ画素電圧Ｖsigに基づく電圧から低下し、電圧Ｖofsに設定される（図１４（Ｄ））。これに伴い、駆動トランジスタＤＲＴｒのソース電圧Ｖｓもまた低下し、駆動トランジスタＤＲＴｒの電流Ｉdsは“０”（ゼロ）になる。その結果、有機ＥＬ素子ＯＬＥＤが消光し、発光期間Ｐ４が終了する。
　ここで、消光動作期間Ｐ０は、本開示における「第３のサブ期間」の一具体例に対応する。
　その後、タイミングｔ３２において、走査線駆動部４３が、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図１４（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になる。
　次に、タイミングｔ０において、電源線駆動部２６が、第１の実施の形態の場合と同様に、電源信号ＤＳを電圧Ｖccpから電圧Ｖiniに変化させる（図１４（Ｂ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが低下し、電圧Ｖiniに設定される（図１４（Ｅ））。その際、このソース電圧Ｖｓの低下に伴い、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもまた低下する（図１４（Ｄ））。
　図１４では、説明の便宜上、タイミングｔ０において、電源信号ＤＳが電圧Ｖccpから電圧Ｖiniに急激に変化するように描いたが、実際には、以下に示すように、電源信号ＤＳは、電圧Ｖccpから電圧Ｖiniに向かって、ある時定数で変化する。
　図１５は、駆動部４０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は走査信号Ｓｓの波形を示し、（Ｃ）は電源信号ＤＳの波形を示す。図１６は、駆動回路３３およびサブ画素１１の動作を表すものである
　電源線駆動部２６のシフトレジスタ３２は、タイミングｔ０において、走査信号Ｓｓの電圧を高レベル電圧ＶＨから低レベル電圧ＶＬに変化させる（図１５（Ｂ））。これにより、駆動回路３３では、トランジスタ３５が過渡的にオン状態になり、図１６に示したように、電源線ＰＬに接続された複数のサブ画素１１の駆動トランジスタＤＲＴｒから、トランジスタ３５を介して、シフトレジスタ３２に電流Ｉ１が流れる。その結果、図１４（Ｅ）に示したように、駆動トランジスタＤＲＴｒのソース電圧Ｖｓがある時定数で電圧Ｖiniに設定されるとともに、図１５（Ｃ）において波形Ｗ１で示したように、電源信号ＤＳが電圧Ｖccpから電圧Ｖiniに向かって、ある時定数で変化していく。その際、表示装置２では、タイミングｔ０の直前において、サブ画素１１の駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓを、画素電圧Ｖsigによらない所定の電圧にしている。すなわち、そのタイミングｔ０に先立つタイミングｔ３１～ｔ３２の期間（消光動作期間Ｐ０）において、駆動部４０が、サブ画素１１に対して電圧Ｖofsの書込みを行うことにより、タイミングｔ０の直前では、ゲート電圧Ｖｇおよびソース電圧Ｖｓは、１フレーム期間前に書き込んだ画素電圧Ｖsigとは関係の無い所定の電圧になる。これにより、電源信号ＤＳは、タイミングｔ０～ｔ２の期間において、１フレーム期間前に書き込んだ画素電圧Ｖsigによらず、ほぼ同じように電圧Ｖccpから電圧Ｖiniに向かって低下する。
　その後、駆動部４０は、第１の実施の形態に係る駆動部２０と同様に、サブ画素１１の初期化を行い（初期化期間Ｐ１）、Ｖth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともにμ補正を行う（書込・μ補正期間Ｐ３）。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。
　このように、表示装置２では、サブ画素１１を初期化する前に、サブ画素１１に電圧Ｖofsを書き込むことにより、消光動作を行う。これにより、タイミングｔ０～ｔ２の期間において、電源信号ＤＳを、１フレーム期間前に書き込んだ画素電圧Ｖsigによらず、ほぼ同じように電圧Ｖccpから電圧Ｖiniに向かって低下させることができる。その結果、表示装置２では、画質が低下するおそれを低減することができる。
　すなわち、仮に、サブ画素１１を初期化する前に消光動作を行わない場合には、タイミングｔ０の直前において、サブ画素１１は発光動作を行っている。このとき、サブ画素１１の駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓは、１フレーム期間前に書き込んだ画素電圧Ｖsigに応じた電圧であり、有機ＥＬ素子ＯＬＥＤには、その画素電圧Ｖsigに応じた電流が流れている。よって、タイミングｔ０以降の、電源信号ＤＳの電圧の変化は、１フレーム期間前に書き込んだ画素電圧Ｖsigによって異なってしまうおそれがある。すなわち、例えば１フレーム期間前に書き込んだ画素電圧Ｖsigが十分に低い場合には、タイミングｔ０の直前において有機ＥＬ素子ＯＬＥＤにはほとんど電流が流れていないため、図１５（Ｃ）において波形Ｗ１で示したように、電源信号ＤＳの電圧がある時定数で変化する。一方、例えば１フレーム期間前に書き込んだ画素電圧Ｖsigが高い場合には、タイミングｔ０の直前において有機ＥＬ素子ＯＬＥＤに多くの電流が流れているため、図１５（Ｃ）において波形Ｗ２で示したように、画素電圧Ｖsigが低い場合に比べて、電源信号ＤＳの電圧がより長い時定数で変化するおそれがある。このように、１フレーム期間前に書き込んだ画素電圧Ｖsigによって、電源信号ＤＳの電圧の変化が異なるため、例えば、タイミングｔ２における電源信号ＤＳの電圧が画素電圧Ｖsigによって異なってしまう。これにより、Ｖth補正期間Ｐ２において、１フレーム期間前に書き込んだ画素電圧ＶsigによってＶth補正の度合いが異なってしまい、画質が低下するおそれがある。また、例えば、１フレーム期間前に書き込んだ画素電圧Ｖsigが高く、タイミングｔ１において、電源信号ＤＳの電圧が十分に下がっていない場合には、初期化期間Ｐ１において、サブ画素１１を十分に初期化できないおそれがあり、これにより画質が低下するおそれがある。
　一方、本実施の形態に係る表示装置２では、サブ画素１１を初期化する前に、サブ画素１１に電圧Ｖofsを書き込むようにしたので、タイミングｔ０～ｔ２の期間において、電源信号ＤＳが、１フレーム期間前に書き込んだ画素電圧Ｖsigによらず、ほぼ同じように電圧Ｖccpから電圧Ｖiniに向かって低下することができる。また、サブ画素１１を初期化する前に消光動作を行うようにしたので、タイミングｔ０の直前において有機ＥＬ素子ＯＬＥＤにはほとんど電流が流れていないため、電源信号ＤＳが電圧Ｖccpから電圧Ｖiniに向かって短い時定数で低下することができる。これにより、表示装置２では、画質が低下するおそれを低減することができる。
　以上のように本実施の形態では、サブ画素を初期化する前に、サブ画素に所定の電圧を書き込むようにしたので、画質が低下するおそれを低減することができる。
　また、本実施の形態では、サブ画素を初期化する前に消光動作を行うようにしたので、画質が低下するおそれを低減することができる。
　その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２－１］
　上記実施の形態では、図１４等に示したように、初期化期間Ｐ１の前に、１つの消光動作期間Ｐ０を設けたが、これに限定されるものではなく、これに代えて、例えば、複数の消光動作期間Ｐ０を設けてもよい。この場合、複数の消光動作期間Ｐ０は、例えば、複数の水平期間にわたって設けることができる。これにより、長い消光動作期間Ｐ０を確保することができるため、より確実に消光動作を行うことができる。
［変形例２－２］
　上記実施の形態では、初期化期間Ｐ１に先立つ消光動作期間Ｐ０において、書込トランジスタＷＳＴｒを介して、駆動トランジスタＤＲＴｒのゲートに電圧Ｖofsを印加したが、これに限定されるものではない。例えば、図１７に示すサブ画素１１Ａのように、制御トランジスタＣＴｒを設け、この制御トランジスタＣＴｒを介して、駆動トランジスタＤＲＴｒのゲートに電圧Ｖofsを印加してもよい。この例では、制御トランジスタＣＴｒのドレインは、駆動トランジスタＤＲＴｒのゲートに接続され、ゲートには制御信号ＣＴＬが供給され、ソースには電圧Ｖofsが供給されている。そして、制御トランジスタＣＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖofsが印加される。
　なお、この例では、制御トランジスタＣＴｒを介して、駆動トランジスタＤＲＴｒのゲートに電圧Ｖofsを印加したが、これに限定されるものではなく、電圧Ｖofsとは異なる電圧を印加してもよい。また、この例では、制御トランジスタＣＴｒを、消光動作のために用いたが、これに限定されるものではなく、消光動作、初期化期間Ｐ１における初期化動作、Ｖth補正期間Ｐ２におけるＶth補正動作のうちのいずれか１つ以上のために用いてもよい。
［その他の変形例］
　上記実施の形態に係る表示装置２に、上記第１の実施の形態の各変形例を適用してもよい。
＜３．適用例＞
　次に、上述した実施の形態で説明した表示装置の適用例について説明する。上記実施の形態の表示装置は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
　上記実施の形態の表示装置は、例えば、図１８に示したようなモジュールとして、後述する各適用例に係る電子機器に組み込むようにしてもよい。このモジュールは、例えば、基板９１０上に、表示部９２０と、駆動回路９３０Ａ，９３０Ｂとが形成されたものである。基板９１０の一辺に配置された領域９４０には、駆動回路９３０と外部機器とを接続するための外部接続端子（図示せず）が形成されている。この例では、外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）９５０が接続されている。表示部９２０は、表示部１０を含んで構成されるものであり、駆動回路９３０Ａ，９３０Ｂは、駆動部２０，４０の全部または一部を含んで構成されるものである。
（適用例１）
 　図１９は、テレビジョン装置の外観を表すものである。このテレビジョン装置は、本体部１１０および表示部１２０を有しており、表示部１２０が、上記の表示装置により構成されている。
（適用例２）
 　図２０Ａは、電子ブックの外観を表すものであり、図２０Ｂは、他の電子ブックの外観を表したものである。これらの電子ブックは、いずれも、例えば本体部２１０および表示部２２０を有しており、表示部２２０が上記の表示装置により構成されている。
（適用例３）
 　図２１は、スマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０および表示部３２０を有しており、表示部３２０が上記の表示装置により構成されている。
（適用例４）
 　図２２Ａ，２２Ｂは、デジタルカメラの外観を表すものであり、図２２Ａは、そのデジタルカメラをその前方（被写体側）から眺めた外観を示し、図２２Ｂは、そのデジタルカメラをその後方（像側）から眺めた外観を示す。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０、およびシャッターボタン４４０を有しており、表示部４２０が上記の表示装置により構成されている。
（適用例５）
　図２３Ａ，２３Ｂは、レンズ交換式一眼レフレックスタイプのデジタルカメラの外観を表すものであり、図２３Ａは、そのデジタルカメラをその前方（被写体側）から眺めた外観を示し、図２３Ｂは、そのデジタルカメラをその後方（像側）から眺めた外観を示す。このデジタルカメラは、例えば、本体部（カメラボディ）４５０、交換式の撮影レンズユニット（交換レンズ）４６０、グリップ部４７０、モニタ４８０、およびビューファインダ４９０を有しており、ビューファインダ４９０が上記の表示装置により構成されている。
（適用例６）
 　図２４は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体部５１０、キーボード５２０、および表示部５３０を有しており、表示部５３０が上記の表示装置により構成されている。
（適用例７）
 　図２５は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０、レンズ６２０、スタート／ストップスイッチ６３０、および表示部６４０を有しており、表示部６４０が上記の表示装置により構成されている。
（適用例８）
　図２６は、ヘッドマウントディスプレイの外観を表したものである。このヘッドマウントディスプレイは、例えば、眼鏡形の表示部７１０および耳掛け部７２０を有しており、表示部７１０が上記の表示装置により構成されている。
　以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。本技術により、例えば、狭い額縁領域のパネルを実現することができるため、電子機器の商品デザインの自由度を高めることができる。
　例えば、上記の各実施の形態では、サブ画素１１において容量素子Ｃsubを設けたが、これに限定されるものではなく、これに代えて、例えば、図２７に示すサブ画素１１Ｄのように、容量素子Ｃsubを設けなくてもよい。すなわち、この例では、サブ画素１１Ｄは、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「２Ｔｒ１Ｃ」の構成を有するものである。
　なお、本技術は以下のような構成とすることができる。
（１）単位画素と、
　第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と前記単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、
　前記第１の端子と前記第３の端子との間に挿設された非線形素子と
　を備えた表示装置。
（２）前記非線形性素子は、前記第３の端子に接続されたドレインおよびゲートと、前記第１の端子に接続されたソースとを有する第１のトランジスタであり、
　前記スイッチは、前記第１のトランジスタのチャネル幅よりも大きいチャネル幅を有する第２のトランジスタである
　前記（１）に記載の表示装置。
（３）前記第１のトランジスタの導電型は、前記第２のトランジスタの導電型と同じである
　前記（２）に記載の表示装置。
（４）前記非線形素子は、前記第３の端子に接続されたアノード、および前記第１の端子に接続されたカソードを有するダイオードである
　前記（１）に記載の表示装置。
（５）前記第１の端子に接続され、前記パルス信号を伝える第１の配線と、
　前記第２の端子に接続されるとともに前記第１の配線と交差し、前記直流信号を伝える第２の配線と
　をさらに備えた
　前記（１）から（４）のいずれかに記載の表示装置。
（６）前記第１の配線と前記第２の配線との交差部分において、前記第２の配線のシート抵抗は、前記第１の配線のシート抵抗よりも低い
　前記（５）に記載の表示装置。
（７）前記パルス信号は、前記スイッチをオン状態にさせるとともに前記非線形素子をオフ状態にさせる第１の電圧と、前記スイッチをオフ状態にさせる第２の電圧との間で遷移するものである
　前記（１）から（６）のいずれかに記載の表示装置。
（８）前記単位画素は、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、
　前記スイッチは、前記駆動トランジスタに前記駆動電流を供給する
　前記（７）に記載の表示装置。
（９）前記単位画素は、第１の容量素子と、書込トランジスタとをさらに備え、
　前記駆動トランジスタは、ゲートと、前記表示素子に接続されたソースと、前記第３の端子に接続されたドレインとを有し、
　前記第１の容量素子は、前記駆動トランジスタのゲートとソースとの間に挿設され、
　前記書込トランジスタは、オン状態になることにより、前記駆動トランジスタのゲートに対して、書込準備期間においてリセット電圧を印加するとともに、書込期間において画素電圧を印加する
　前記（８）に記載の表示装置。
（１０）前記書込準備期間は、第１のサブ期間と、前記第１のサブ期間の後に配置された第２のサブ期間を含み、
　前記パルス信号は、
　前記第１のサブ期間において前記第２の電圧であり、
　前記第２のサブ期間および前記書込期間において前記第１の電圧である
　前記（９）に記載の表示装置。
（１１）前記第１のサブ期間において、前記非線形素子は、前記単位画素に対して前記第２の電圧に対応する第３の電圧を印加し、
　前記第２のサブ期間および前記書込期間において、前記スイッチは、前記単位画素に対して、前記直流信号が示す第４の電圧を印加する
　前記（１０）に記載の表示装置。
（１２）前記第１のサブ期間において、前記非線形素子は、前記駆動トランジスタを介して、前記駆動トランジスタのソース電圧を前記第３の電圧に設定し、
　前記第２のサブ期間において、前記スイッチは、前記駆動トランジスタに電流を流すことにより、前記駆動トランジスタのソース電圧を変化させる
　前記（１１）に記載の表示装置。
（１３）前記書込準備期間は、前記第１のサブ期間の前に配置された第３のサブ期間を含み、
　前記パルス信号は、前記第３のサブ期間において前記第１の電圧であり、
　前記スイッチは、前記第３のサブ期間において、前記単位画素に対して、前記直流信号が示す第４の電圧を印加する
　前記（１０）から（１２）のいずれかに記載の表示装置。
（１４）前記第３のサブ期間において、前記駆動トランジスタは、前記表示素子に供給する前記駆動電流の電流量を低下させる
　前記（１３）に記載の表示装置。
（１５）前記単位画素は、第１の容量素子と、制御トランジスタとをさらに備え、
　前記駆動トランジスタは、ゲートと、前記表示素子に接続されたソースと、前記第３の端子に接続されたドレインとを有し、
　前記第１の容量素子は、前記駆動トランジスタのゲートとソースとの間に挿設され、
　前記制御トランジスタは、オン状態になることにより、前記駆動トランジスタのゲートに対して、書込期間の前に配置された書込準備期間に含まれる複数のサブ期間のうちの１以上のサブ期間においてリセット電圧を印加する
　前記（８）に記載の表示装置。
（１６）前記単位画素は、前記駆動トランジスタのソースに接続された第２の容量素子をさらに備えた
　前記（９）から（１５）のいずれかに記載の表示装置。
（１７）第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、
　前記第１の端子と前記第３の端子との間に挿設された非線形素子と
　を備えた駆動装置。
（１８）第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するとともに、
　前記第１の端子と前記第３の端子との間で非線形動作を行う
　駆動方法。
（１９）表示装置と
　前記表示装置に対して動作制御を行う制御部と
　を備え、
　前記表示装置は、
　単位画素と、
　第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と前記単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、
　前記第１の端子と前記第３の端子との間に挿設された非線形素子と
　を有する
　電子機器。
　本出願は、日本国特許庁において２０１３年１月７日に出願された日本特許出願番号２０１３－４７３号および２０１３年１１月１９日に出願された日本特許出願番号２０１３－２３９１９１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

  1. 　単位画素と、
    　第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と前記単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、
    　前記第１の端子と前記第３の端子との間に挿設された非線形素子と
    　を備えた表示装置。
  2. 　前記非線形性素子は、前記第３の端子に接続されたドレインおよびゲートと、前記第１の端子に接続されたソースとを有する第１のトランジスタであり、
    　前記スイッチは、前記第１のトランジスタのチャネル幅よりも大きいチャネル幅を有する第２のトランジスタである
    　請求項１に記載の表示装置。
  3. 　前記第１のトランジスタの導電型は、前記第２のトランジスタの導電型と同じである
    　請求項２に記載の表示装置。
  4. 　前記非線形素子は、前記第３の端子に接続されたアノード、および前記第１の端子に接続されたカソードを有するダイオードである
    　請求項１に記載の表示装置。
  5. 　前記第１の端子に接続され、前記パルス信号を伝える第１の配線と、
    　前記第２の端子に接続されるとともに前記第１の配線と交差し、前記直流信号を伝える第２の配線と
    　をさらに備えた
    　請求項１に記載の表示装置。
  6. 　前記第１の配線と前記第２の配線との交差部分において、前記第２の配線のシート抵抗は、前記第１の配線のシート抵抗よりも低い
    　請求項５に記載の表示装置。
  7. 　前記パルス信号は、前記スイッチをオン状態にさせるとともに前記非線形素子をオフ状態にさせる第１の電圧と、前記スイッチをオフ状態にさせる第２の電圧との間で遷移するものである
    　請求項１に記載の表示装置。
  8. 　前記単位画素は、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、
    　前記スイッチは、前記駆動トランジスタに前記駆動電流を供給する
    　請求項７に記載の表示装置。
  9. 　前記単位画素は、第１の容量素子と、書込トランジスタとをさらに備え、
    　前記駆動トランジスタは、ゲートと、前記表示素子に接続されたソースと、前記第３の端子に接続されたドレインとを有し、
    　前記第１の容量素子は、前記駆動トランジスタのゲートとソースとの間に挿設され、
    　前記書込トランジスタは、オン状態になることにより、前記駆動トランジスタのゲートに対して、書込準備期間においてリセット電圧を印加するとともに、書込期間において画素電圧を印加する
    　請求項８に記載の表示装置。
  10. 　前記書込準備期間は、第１のサブ期間と、前記第１のサブ期間の後に配置された第２のサブ期間を含み、
    　前記パルス信号は、
    　前記第１のサブ期間において前記第２の電圧であり、
    　前記第２のサブ期間および前記書込期間において前記第１の電圧である
    　請求項９に記載の表示装置。
  11. 　前記第１のサブ期間において、前記非線形素子は、前記単位画素に対して前記第２の電圧に対応する第３の電圧を印加し、
    　前記第２のサブ期間および前記書込期間において、前記スイッチは、前記単位画素に対して、前記直流信号が示す第４の電圧を印加する
    　請求項１０に記載の表示装置。
  12. 　前記第１のサブ期間において、前記非線形素子は、前記駆動トランジスタを介して、前記駆動トランジスタのソース電圧を前記第３の電圧に設定し、
    　前記第２のサブ期間において、前記スイッチは、前記駆動トランジスタに電流を流すことにより、前記駆動トランジスタのソース電圧を変化させる
    　請求項１１に記載の表示装置。
  13. 　前記書込準備期間は、前記第１のサブ期間の前に配置された第３のサブ期間を含み、
    　前記パルス信号は、前記第３のサブ期間において前記第１の電圧であり、
    　前記スイッチは、前記第３のサブ期間において、前記単位画素に対して、前記直流信号が示す第４の電圧を印加する
    　請求項１０に記載の表示装置。
  14. 　前記第３のサブ期間において、前記駆動トランジスタは、前記表示素子に供給する前記駆動電流の電流量を低下させる
    　請求項１３に記載の表示装置。
  15. 　前記単位画素は、第１の容量素子と、制御トランジスタとをさらに備え、
    　前記駆動トランジスタは、ゲートと、前記表示素子に接続されたソースと、前記第３の端子に接続されたドレインとを有し、
    　前記第１の容量素子は、前記駆動トランジスタのゲートとソースとの間に挿設され、
    　前記制御トランジスタは、オン状態になることにより、前記駆動トランジスタのゲートに対して、書込期間の前に配置された書込準備期間に含まれる複数のサブ期間のうちの１以上のサブ期間においてリセット電圧を印加する
    　請求項８に記載の表示装置。
  16. 　前記単位画素は、前記駆動トランジスタのソースに接続された第２の容量素子をさらに備えた
    　請求項９に記載の表示装置。
  17. 　第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、
    　前記第１の端子と前記第３の端子との間に挿設された非線形素子と
    　を備えた駆動装置。
  18. 　第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と単位画素に接続された第３の端子との間をオンオフ制御するとともに、
    　前記第１の端子と前記第３の端子との間で非線形動作を行う
    　駆動方法。
  19. 　表示装置と
    　前記表示装置に対して動作制御を行う制御部と
    　を備え、
    　前記表示装置は、
    　単位画素と、
    　第１の端子に印加されたパルス信号に基づいて、直流信号が印加された第２の端子と前記単位画素に接続された第３の端子との間をオンオフ制御するスイッチと、
    　前記第１の端子と前記第３の端子との間に挿設された非線形素子と
    　を有する
    　電子機器。
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