WO2014103844A1 - タッチセンサシステム - Google Patents

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sensor panel
capacitance
drive
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touch sensor
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岡田　厚志
高濱　健吾
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    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes

Definitions

  • the present invention relates to a touch sensor system including a sensor panel and an integrated circuit that drives the sensor panel, and more particularly to a narrow frame of the sensor panel.
  • Japanese Patent No. 4927216 discloses a touch sensor system including a sensor panel and an integrated circuit that controls the sensor panel.
  • the sensor panel includes M drive lines and L sense lines.
  • the M drive lines and the L sense lines are each connected to the integrated circuit. Therefore, in the sensor panel, each of the M drive lines and each of the L sense lines are connected to the integrated circuit outside the region where the M drive lines and the L sense lines are arranged. Wiring to be placed is arranged. As the sensor panel becomes larger, the number of drive lines and sense lines increases. As a result, the number of wirings increases. As a result, there is a problem that it is difficult to realize a narrow frame of the sensor panel.
  • An object of the present invention is to provide a touch sensor system capable of realizing a narrow frame of a sensor panel.
  • the touch sensor system includes a sensor panel and an integrated circuit.
  • the integrated circuit controls the sensor panel.
  • the integrated circuit includes a drive unit and an estimation unit.
  • the estimation unit estimates the capacitance value of the first capacitance string corresponding to the k1th drive line based on the inner product operation of the output sFirst and the code sequence di, and calculates the inner product operation of the output sSecond and the code sequence di Based on the above, the capacitance value of the second capacitance string corresponding to the k2nd drive line is estimated.
  • the drive unit is disposed on the sensor panel, and the estimation unit is disposed on a separately provided substrate in addition to the sensor panel.
  • liquid crystal display device In the liquid crystal display device according to the embodiment of the present invention, it is possible to realize a narrow frame of the sensor panel.
  • FIG. 1 is a circuit diagram illustrating a touch sensor system according to an embodiment of the present invention. It is a circuit diagram which shows the structure of the drive part shown in FIG. It is a figure for demonstrating the drive method of the sensor panel provided in the said touch sensor system. It is a timing chart for demonstrating the drive method of the said sensor panel. It is a figure for demonstrating the specific example of the orthogonal code series input into the sensor panel provided in the said touch sensor system. It is a figure for demonstrating the other specific example of the said orthogonal code sequence. It is a figure for demonstrating the other specific example of the said orthogonal code sequence.
  • the touch sensor system includes a sensor panel and an integrated circuit.
  • the integrated circuit controls the sensor panel.
  • the integrated circuit includes a drive unit and an estimation unit.
  • the estimation unit estimates the capacitance value of the first capacitance string corresponding to the k1th drive line based on the inner product operation of the output sFirst and the code sequence di, and calculates the inner product operation of the output sSecond and the code sequence di Based on the above, the capacitance value of the second capacitance string corresponding to the k2nd drive line is estimated.
  • the drive unit is disposed on the sensor panel, and the estimation unit is disposed on a separately provided substrate in addition to the sensor panel.
  • the drive line and the sense line are in an intersecting relationship, and therefore, among the wiring that connects the drive line and the drive unit and the wiring that connects the sense line and the estimation unit Either one needs to be routed along the outer edge of the sensor panel.
  • the first configuration since the drive unit is disposed on the sensor panel, it is necessary to route the wiring connecting the drive unit and the M drive lines along the outer edge of the sensor panel. Disappear.
  • the first configuration a narrower frame of the sensor panel can be realized as compared with the case where the driving unit is arranged on the substrate together with the estimation unit.
  • the driving unit includes a shift register and an XOR circuit in the first configuration.
  • the shift register is a cascade connection of a plurality of flip-flops.
  • the XOR circuit is connected to an intermediate tap provided in the shift register. Outputs of each of the plurality of flip-flops are connected to different drive lines in the M drive lines.
  • the circuit configuration of the drive unit is simplified. Therefore, it is possible to easily arrange the drive unit on the sensor panel.
  • the shift register operates with a two-phase clock in the second configuration. In this case, malfunction of the shift register can be suppressed.
  • FIG. 1 is a circuit diagram illustrating a configuration of a touch sensor system 1 according to an embodiment.
  • the touch sensor system 1 includes a sensor panel 2 and an integrated circuit 3 that controls the sensor panel 2.
  • the sensor panel 2 includes M drive lines DL1 to DLM arranged parallel to each other at a predetermined interval along the horizontal direction and a predetermined interval parallel to each other along a direction intersecting the drive lines. Arranged in a matrix of M rows ⁇ L columns between the L sense lines SL1 to SLL arranged in this manner, and the M drive lines DL1 to DLM and the L sense lines SL1 to SLL, respectively.
  • the integrated circuit 3 has a drive unit 4 connected to M drive lines DL1 to DLM.
  • FIG. 2 is a circuit diagram showing a configuration of the drive unit 4 of the integrated circuit 3.
  • the driving unit 4 includes a shift register 20 and XOR circuits 22A to 22C.
  • the shift register 20 is formed by cascading a plurality of flip-flops 24A to 24H.
  • the XOR circuits 22A to 22C are connected to intermediate taps provided in the shift register 20.
  • the number of XOR circuits 22A to 22C and the position of the intermediate tap in the shift register 20 are particularly limited as long as the M series signal can be generated in the drive unit 4. It is not limited.
  • the number of flip-flops 24 is set to the same number as the number of drive lines DL. That is, FIG. 2 shows the drive unit 4 in the case where eight drive lines DL1 to DL8 are provided. The drive lines DL1 to DL8 connected to the flip-flops 24A to 24H are different from each other.
  • a clock signal line 26 is connected to each of the plurality of flip-flops 24A to 24H. As a result, the clock signal ck flowing through the clock signal line 26 is input to each of the plurality of flip-flops 24A to 24H.
  • the clock signal line 26 is connected to a clock signal generator 32 (see FIG. 1) disposed on the substrate 30.
  • the clock signal generation unit 32 generates the clock signal ck.
  • a reset signal line 28 is connected to each of the plurality of flip-flops 24A to 24H. As a result, the reset signal rm flowing through the reset signal line 28 is input to each of the plurality of flip-flops 24A to 24H.
  • the reset signal line 28 is connected to a reset signal generator 34 (see FIG. 1) disposed on the substrate 30.
  • the reset signal generator 34 generates a reset signal rm.
  • the output of the flip-flop 24A is connected to the input of the flip-flop 24B and to the drive line DL2.
  • the output of the flip-flop 24B is connected to the input of the flip-flop 24C, one input of the XOR circuit 22A, and the drive line DL3.
  • the output of the flip-flop 24C is connected to the input of the flip-flop 24D, one input of the XOR circuit 22B, and the drive line DL4.
  • the output of the flip-flop 24D is connected to the input of the flip-flop 24E, one input of the XOR circuit 22C, and the drive line DL5.
  • the output of the flip-flop 24E is connected to the input of the flip-flop 24F and to the drive line DL6.
  • the output of the flip-flop 24F is connected to the input of the flip-flop 24G and connected to the drive line DL for seven.
  • the output of the flip-flop 24G is connected to the input of the flip-flop 24H and also connected to the drive line DL8.
  • the output of the flip-flop 24H is connected to the other input of the XOR circuit 22C.
  • the output of the XOR circuit 22C is connected to the other input of the XOR circuit 22B.
  • the output of the XOR circuit 22B is connected to the other input of the XOR circuit 22A.
  • the output of the XOR circuit 22A is connected to the input of the flip-flop 24A and to the drive line DL1.
  • the flip-flops 24A to 24H are initialized every time the reset signal rm is input. Each of the flip-flops 24A to 24H outputs the input data signal every time the clock signal ck is input. As a result, in the shift register 20, every time the clock signal ck is input, the data signal input to each of the flip-flops 24A to 24G is input to the subsequent flip-flops 24B to 24H. The data signal input to the flip-flop 24H is input to the flip-flop 24A via the XOR circuits 22A to 22C.
  • the data signals output from the flip-flops 24A to 24G are input not only to the subsequent flip-flops 24B to 24H but also to the drive lines DL2 to DL8.
  • the data signal output from the flip-flop 24H is input not only to the flip-flop 24A via the XOR circuits 22A to 22C but also to the drive line DL1.
  • the driving unit 4 can drive the M drive lines DL1 to DLM in parallel.
  • FIG. 3 is a block diagram illustrating a configuration of the estimation unit 5 of the integrated circuit 3.
  • the estimation unit 5 includes L analog integrators 6 connected to the L sense lines SL1 to SLL, a switch 7 connected to the L analog integrators 6, and an AD conversion connected to the switch 7.
  • the analog integrator 6 includes an operational amplifier having one input grounded, an integration capacitor of a capacitor Cint disposed between the output of the operational amplifier and the other input, a transistor coupled to the other input of the operational amplifier, This transistor and another transistor connected in parallel are included.
  • the integrated circuit 3 is provided with an application processing unit 11 that is connected to the inner product calculation unit 9 and executes gesture recognition processing (such as ARM) at 240 Hz.
  • gesture recognition processing such as ARM
  • FIG. 3 is a diagram for explaining a driving method of the sensor panel 2 provided in the touch sensor system 1.
  • the code sequence di is generated when the driving unit 4 repeatedly inputs the clock signal ck to each of the flip-flops 24A to 24H.
  • FIG. 4 is a timing chart for explaining a driving method of the sensor panel 2.
  • the integration signal Cint of the analog integrator 6 is reset by the reset signal, and each capacitance arranged in a matrix on the sensor panel 2 is also reset.
  • the reset means that the electric charge accumulated in the capacitor is discharged.
  • the drive lines DL1 to DLM are driven in parallel at Vref + V or Vref ⁇ V according to +1 or ⁇ 1 which is the value of the code sequence d11, d21, d31,. Charges of ⁇ CV corresponding to the elements ⁇ 1 of the code sequence are stored.
  • the analog integrator 6 reads out the signals for each sense line.
  • the output sequence vector sji is And When an inner product operation di ⁇ sj of the code sequence di and the output sequence vector sj is performed, the result is as follows.
  • the gain G becomes (1 / Cint).
  • Cip the first capacitance column Cip
  • i 1,..., M
  • the output sFirst (sp1, sp2,..., SpN) from the first capacitance string is integrated by the corresponding analog integrator 6 and output from the second capacitance string.
  • sSecond (sq1, sq2,..., sqN) is integrated by the analog integrator 6 provided correspondingly.
  • the switch 7 sequentially switches the analog integrators 6 corresponding to the sense lines SL1 to SLL, and supplies the AD converter 8 with the output from the capacitance string integrated by each analog integrator 6.
  • the output sp1 is read from the first capacitance string to the analog integrator 6 and integrated, and at the same time, the output sq1 from the second capacitance string is transferred to the other analog integrator 6.
  • the switch 7 is connected to the analog integrator 6 and supplies the output sp1 read and integrated to the ADC 8.
  • the switch 7 disconnects the connection with the analog integrator 6 and connects to the other analog integrator 6, and supplies the read and integrated output sq 1 to the ADC 8.
  • the output sp2 is read from the first capacitance string to the analog integrator 6 and integrated.
  • the output sq2 is read from the second capacitance string to the other analog integrator 6 and integrated. Is done.
  • the switch 7 is connected to the analog integrator 6 and supplies the output sp2 read and integrated to the ADC 8. Next, the switch 7 releases the connection with the analog integrator 6 and connects to the other analog integrator 6, and supplies the output sq ⁇ b> 2 read and integrated to the ADC 8. In this way, the output spN and the output sqN are sequentially supplied to the ADC 8 by the analog integrator 6 and the switch 7. Further, the analog integrators 6 of all the sense lines operate in parallel with driving of the drive lines.
  • the AD converter 8 performs AD conversion on the output from the capacitance string integrated by the analog integrator 6 and supplies the result to the inner product calculation unit 9.
  • the inner product calculation unit 9 refers to the data stored in the RAM 10 based on the inner product calculation of the output sFirst and the code sequence di, and refers to the first static line corresponding to the k1th drive line (1 ⁇ k1 ⁇ M). A capacitance value of the capacitance string is estimated, and the second capacitance string corresponding to the k2th drive line (k1 ⁇ k2, 1 ⁇ k1 ⁇ M) based on the inner product calculation of the output sSecond and the code sequence di The capacity value of is estimated.
  • the application processing unit 11 executes gesture recognition processing based on the capacitance value estimated by the inner product calculation unit 9, and generates a gesture command.
  • FIG. 5 is a diagram for explaining a specific example of orthogonal code sequences input to the sensor panel.
  • Specific examples of the orthogonal code sequence di having the length N include the following code sequences.
  • a Hadamard matrix that is a typical orthogonal code sequence is generated by the sylvester method shown in FIG.
  • a basic structure a basic unit of 2 rows ⁇ 2 columns is made.
  • the upper right, upper left, and lower left bits of the basic unit are the same, and the lower right is an inversion of these bits.
  • the above-mentioned 2 ⁇ 2 basic elements are synthesized as four blocks in the upper right, upper left, lower right, and lower left to create a code of a 4 ⁇ 4 bit array.
  • the lower right block is bit-inverted.
  • the code of the bit arrangement of 8 rows ⁇ 8 columns and 16 rows ⁇ 16 columns is generated in the same procedure.
  • the codes of the 16 rows ⁇ 16 columns bit array shown in FIG. 4 can be used as orthogonal code sequences.
  • the Hadamard matrix refers to a square matrix whose elements are either 1 or ⁇ 1 and whose rows are orthogonal to each other. That is, any two rows of the Hadamard matrix represent vectors that are perpendicular to each other.
  • a matrix obtained by arbitrarily extracting M rows from the Nth-order Hadamard matrix can be used (where M ⁇ N).
  • M ⁇ N a Hadamard matrix by a method other than the Sylvester method can also be applied to the present invention.
  • FIG. 6 is a diagram for explaining another specific example of the orthogonal code sequence
  • FIG. 7 is a diagram for explaining still another specific example of the orthogonal code sequence.
  • Hadamard matrices obtained by methods other than these Sylvester methods can also be used as orthogonal code sequences according to the present embodiment.
  • (1) First, the inner product matrix stored in the RAM 10 (FIG. 2) of the estimation unit 5 is reset to C′ij 0.
  • the L output voltages sjk read at time tk respectively read by the corresponding L analog integrators 6 are supplied to the AD converter 8 in order by the switch 7 to perform AD conversion, and the AD converter 8
  • the output voltage sjk at time tk that has been subjected to AD conversion by the above is supplied to the inner product calculation unit 9.
  • the output voltage sjk at time tk supplied to the inner product calculation unit 9 is It becomes.
  • the time is incremented (tk + 1) and the process returns to (1) until N times of processing corresponding to the length of the code sequence are performed. When the above processing is completed, the value of C′ij becomes the inner product calculation result.
  • the drive unit 4 is disposed on the sensor panel 2, and the estimation unit 5 is disposed on the substrate 30 provided separately from the sensor panel 2. Therefore, compared with the case where the drive part 4 is arrange
  • the M drive lines DL1 to DLM and the L sense lines SL1 to SLL intersect each other. Therefore, when the drive unit 4 is arranged on the substrate 30 together with the estimation unit 5, the wirings connecting the M drive lines DL1 to DLM and the drive unit 4 and the L sense lines SL1 to SLL and the estimation unit 5 It is necessary to route any of the wirings connecting the two along the outer edge of the sensor panel 2. On the other hand, in the present embodiment, since the drive unit 4 is disposed on the sensor panel 2, it is not necessary to route the wiring connecting the drive unit 4 and the M drive lines DL1 to DLM along the outer edge of the sensor panel 2. . As a result, in the present embodiment, it is possible to realize a narrow frame of the sensor panel 2 as compared with the case where the drive unit 4 is disposed on the substrate 30 together with the estimation unit 5.
  • the drive unit 4 includes a shift register 20 and XOR circuits 22A to 22C. Therefore, the circuit configuration of the drive unit 4 is simplified. As a result, the drive unit 4 can be easily arranged on the sensor panel 2.
  • the shift register 20 may operate with a two-phase clock. In this case, malfunction of the drive unit 4 can be suppressed.

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Abstract

　センサパネルと、センサパネルを駆動する集積回路とを備えるタッチセンサシステムにおいて、センサパネルの狭額縁化を実現する。センサパネルと、センサパネルを制御する集積回路とを備える。センサパネルは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列とを備える。集積回路は、駆動部と、推定部とを有する。駆動部は、第１の静電容量列及び第２の静電容量列のそれぞれに対して、各要素が＋１または－１によって構成される長さＮの直交する符号系列に基づいて、Ｍ本のドライブラインを並列に駆動して、第１の静電容量列からの出力及び第２の静電容量列からの出力をアナログ積分器に出力する。駆動部がセンサパネルに配置される。

Description

タッチセンサシステム
　本発明は、センサパネルと、センサパネルを駆動する集積回路とを備えるタッチセンサシステムに関し、詳しくは、センサパネルの狭額縁化に関する。
　従来から、タッチ位置を検出するタッチセンサシステムが知られている。例えば、特許第４９２７２１６号公報には、センサパネルと、このセンサパネルを制御する集積回路とを備えるタッチセンサシステムが開示されている。
　上記公報に記載のタッチセンサシステムにおいては、センサパネルがＭ本のドライブラインとＬ本のセンスラインとを備える。Ｍ本のドライブライン及びＬ本のセンスラインは、それぞれ、集積回路に接続される。そのため、センサパネルにおいて、Ｍ本のドライブラインとＬ本のセンスラインとが配置される領域の外側には、Ｍ本のドライブラインのそれぞれと、Ｌ本のセンスラインのそれぞれとを集積回路に接続する配線が配置される。センサパネルが大型になると、ドライブライン及びセンスラインの本数が増える。そのため、上記配線の本数も増える。その結果、センサパネルの狭額縁化を実現し難いという問題があった。
　本発明の目的は、センサパネルの狭額縁化を実現できるタッチセンサシステムを提供することである。
　本発明の実施の形態によるタッチセンサシステムは、センサパネルと、集積回路とを備える。センサパネルは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備える。集積回路は、センサパネルを制御する。集積回路は、駆動部と、推定部とを有する。駆動部は、第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または－１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ、及びＭ＜Ｎ）に基づいて、Ｍ本のドライブラインを並列に駆動して、第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する。推定部は、出力ｓＦｉｒｓｔと符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する第１の静電容量列の容量値を推定し、出力ｓＳｅｃｏｎｄと符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する第２の静電容量列の容量値を推定する。駆動部がセンサパネルに配置され、推定部がセンサパネルの他に別途設けられた基板に配置される。
　本発明の実施の形態による液晶表示装置においては、センサパネルの狭額縁化を実現できる。
本発明の実施形態によるタッチセンサシステムを示す回路図である。 図１に示す駆動部の構成を示す回路図である。 上記タッチセンサシステムに設けられたセンサパネルの駆動方法を説明するための図である。 上記センサパネルの駆動方法を説明するためのタイミングチャートである。 上記タッチセンサシステムに設けられたセンサパネルに入力される直交する符号系列の具体例を説明するための図である。 上記直交する符号系列の他の具体例を説明するための図である。 上記直交する符号系列のさらに他の具体例を説明するための図である。
　本発明の実施の形態によるタッチセンサシステムは、センサパネルと、集積回路とを備える。センサパネルは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備える。集積回路は、センサパネルを制御する。集積回路は、駆動部と、推定部とを有する。駆動部は、第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または－１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ、及びＭ＜Ｎ）に基づいて、Ｍ本のドライブラインを並列に駆動して、第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する。推定部は、出力ｓＦｉｒｓｔと符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する第１の静電容量列の容量値を推定し、出力ｓＳｅｃｏｎｄと符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する第２の静電容量列の容量値を推定する。駆動部がセンサパネルに配置され、推定部がセンサパネルの他に別途設けられた基板に配置される。
　駆動部を推定部とともに上記基板に配置する場合、ドライブラインとセンスラインとが交差する関係にあるので、ドライブラインと駆動部とを接続する配線及びセンスラインと推定部とを接続する配線のうち何れかを、センサパネルの外縁に沿って引き回す必要がある。一方、上記の構成（以下、第１の構成）では、駆動部がセンサパネルに配置されるので、駆動部とＭ本のドライブラインとを接続する配線をセンサパネルの外縁に沿って引き回す必要がなくなる。その結果、第１の構成においては、駆動部を推定部とともに上記基板に配置する場合と比べて、センサパネルの狭額縁化を実現できる。
　第２の構成は、第１の構成において、駆動部は、シフトレジスタと、ＸＯＲ回路とを備える。シフトレジスタは、複数のフリップフロップをカスケード接続したものである。ＸＯＲ回路は、シフトレジスタに設けられた中間タップに接続される。複数のフリップフロップのそれぞれが有する出力は、Ｍ本のドライブラインにおいて互いに異なるドライブラインに接続される。
　この場合、駆動部の回路構成が簡単になる。そのため、駆動部をセンサパネルに配置することが容易にできる。
　第３の構成は、第２の構成において、シフトレジスタが２相クロックで動作する。この場合、シフトレジスタの誤動作を抑えることができる。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、以下で参照する図面においては、説明を分かりやすくするために、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　（実施の形態）
　（実施の形態に係るタッチセンサシステムの構成）
　図１は、実施の形態に係るタッチセンサシステム１の構成を示す回路図である。タッチセンサシステム１は、センサパネル２と、このセンサパネル２を制御する集積回路３とを備えている。センサパネル２は、水平方向に沿って互いに平行に所定の間隔を空けて配置されたＭ本のドライブラインＤＬ１～ＤＬＭと、このドライブラインに交差する方向に沿って互いに平行に所定の間隔を空けて配置されたＬ本のセンスラインＳＬ１～ＳＬＬと、これらＭ本のドライブラインＤＬ１～ＤＬＭのそれぞれとＬ本のセンスラインＳＬ１～ＳＬＬのそれぞれとの間にＭ行×Ｌ列のマトリックス状に配置された静電容量Ｃｉｊ（ｉ＝１～Ｍ、ｊ＝１～Ｌ）とを備えている。
　集積回路３は、Ｍ本のドライブラインＤＬ１～ＤＬＭに接続された駆動部４を有している。図２は、集積回路３の駆動部４の構成を示す回路図である。
　駆動部４は、シフトレジスタ２０と、ＸＯＲ回路２２Ａ～２２Ｃとを備える。シフトレジスタ２０は、複数のフリップフロップ２４Ａ～２４Ｈがカスケード接続されたものである。ＸＯＲ回路２２Ａ～２２Ｃは、シフトレジスタ２０に設けられた中間タップに接続される。
　なお、ＸＯＲ回路２２Ａ～２２Ｃの数及びシフトレジスタ２０における中間タップの位置（ＸＯＲ回路２２Ａ～２２Ｃが接続される位置）は、駆動部４においてＭ系列信号を発生させることができるのであれば、特に限定されない。
　ここで、フリップフロップ２４の数は、ドライブラインＤＬの本数と同じ数に設定される。つまり、図２は、８本のドライブラインＤＬ１～ＤＬ８を備える場合の駆動部４を示す。各フリップフロップ２４Ａ～２４Ｈに接続されるドライブラインＤＬ１～ＤＬ８は互いに異なる。
　複数のフリップフロップ２４Ａ～２４Ｈには、それぞれ、クロック信号線２６が接続される。これにより、複数のフリップフロップ２４Ａ～２４Ｈのそれぞれに対して、クロック信号線２６を流れるクロック信号ｃｋが入力される。クロック信号線２６は、基板３０に配置されたクロック信号生成部３２（図１参照）に接続される。クロック信号生成部３２がクロック信号ｃｋを生成する。
　複数のフリップフロップ２４Ａ～２４Ｈには、それぞれ、リセット信号線２８が接続される。これにより、複数のフリップフロップ２４Ａ～２４Ｈのそれぞれに対して、リセット信号線２８を流れるリセット信号ｒｍが入力される。リセット信号線２８は、基板３０に配置されたリセット信号生成部３４（図１参照）に接続される。リセット信号生成部３４がリセット信号ｒｍを生成する。
　フリップフロップ２４Ａの出力は、フリップフロップ２４Ｂの入力に接続されるとともに、ドライブラインＤＬ２に接続される。フリップフロップ２４Ｂの出力は、フリップフロップ２４Ｃの入力、ＸＯＲ回路２２Ａの一方の入力及びドライブラインＤＬ３に接続される。フリップフロップ２４Ｃの出力は、フリップフロップ２４Ｄの入力、ＸＯＲ回路２２Ｂの一方の入力及びドライブラインＤＬ４に接続される。フリップフロップ２４Ｄの出力は、フリップフロップ２４Ｅの入力、ＸＯＲ回路２２Ｃの一方の入力及びドライブラインＤＬ５に接続される。フリップフロップ２４Ｅの出力は、フリップフロップ２４Ｆの入力に接続されるとともに、ドライブラインＤＬ６に接続される。フリップフロップ２４Ｆの出力は、フリップフロップ２４Ｇの入力に接続されるとともに、ドライブラインＤＬに７接続される。フリップフロップ２４Ｇの出力は、フリップフロップ２４Ｈの入力に接続されるとともに、ドライブラインＤＬ８に接続される。フリップフロップ２４Ｈの出力は、ＸＯＲ回路２２Ｃの他方の入力に接続される。ＸＯＲ回路２２Ｃの出力は、ＸＯＲ回路２２Ｂの他方の入力に接続される。ＸＯＲ回路２２Ｂの出力は、ＸＯＲ回路２２Ａの他方の入力に接続される。ＸＯＲ回路２２Ａの出力は、フリップフロップ２４Ａの入力に接続されるとともに、ドライブラインＤＬ１に接続される。
　各フリップフロップ２４Ａ～２４Ｈは、リセット信号ｒｍが入力されるごとに初期化される。各フリップフロップ２４Ａ～２４Ｈは、クロック信号ｃｋが入力されるごとに、入力されたデータ信号を出力する。その結果、シフトレジスタ２０においては、クロック信号ｃｋが入力されるごとに、各フリップフロップ２４Ａ～２４Ｇに入力されたデータ信号が後段のフリップフロップ２４Ｂ～２４Ｈに入力される。また、フリップフロップ２４Ｈに入力されたデータ信号は、ＸＯＲ回路２２Ａ～２２Ｃを介して、フリップフロップ２４Ａに入力される。ここで、フリップフロップ２４Ａ～２４Ｇから出力されるデータ信号は、後段のフリップフロップ２４Ｂ～２４Ｈに入力されるだけでなく、ドライブラインＤＬ２～ＤＬ８にも入力される。また、フリップフロップ２４Ｈから出力されるデータ信号は、ＸＯＲ回路２２Ａ～２２Ｃを介してフリップフロップ２４Ａに入力されるだけでなく、ドライブラインＤＬ１にも入力される。上記の動作を繰り返すことにより、駆動部４は、Ｍ本のドライブラインＤＬ１～ＤＬＭを並列に駆動することができる。
　集積回路３には、推定部５が設けられている。図３は、集積回路３の推定部５の構成を示すブロック図である。
　推定部５は、Ｌ本のセンスラインＳＬ１～ＳＬＬにそれぞれ接続されたＬ個のアナログ積分器６と、Ｌ個のアナログ積分器６に接続されたスイッチ７と、スイッチ７に接続されたＡＤ変換器８と、ＡＤ変換器８に接続された内積演算部９と、内積演算部９に接続されたＲＡＭ１０とを有している。アナログ積分器６は、一方の入力が接地されたオペアンプと、このオペアンプの出力と他方の入力との間に配置された容量Ｃｉｎｔの積分容量と、オペアンプの他方の入力に結合されたトランジスタと、このトランジスタと並列に接続された他のトランジスタとを有している。
　集積回路３には、内積演算部９に接続されて２４０Ｈｚでジェスチャー認識処理（ＡＲＭ等）を実行するアプリケーション処理部１１が設けられている。
　（本実施の形態のタッチセンサシステムの動作）
　図３は、タッチセンサシステム１に設けられたセンサパネル２の駆動方法を説明するための図である。
　本発明の実施の形態として、まず、＋１と－１とから構成される互いに直交する符号長Ｎの符合系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）を準備する。符号系列ｄｉは、駆動部４において、クロック信号ｃｋが各フリップフロップ２４Ａ～２４Ｈに繰り返し入力されることで生成される。ここで、符号長Ｎの符合系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）が「直交する」とは、符合系列ｄｉが下記に示す条件を満足することをいう。
Figure JPOXMLDOC01-appb-M000001
　そして、この符号系列ｄｉに基づいて、＋１の場合は＋Ｖボルトが印加され、－１の場合は－Ｖボルトが印加されるように、駆動部４は、Ｍ本のドライブラインＤＬ１～ＤＬＭを並列に駆動する。すると、各静電容量Ｃｉｊ（ｉ＝１～Ｍ、ｊ＝１～Ｌ）に、符号系列の各要素（＋１または－１）に応じて、±Ｃｉｊ・Ｖの電荷を有する信号が蓄えられる。
　次に、同じセンスラインにつながる各静電容量に蓄積された電荷により表される信号について、センスラインの結線に沿って電荷加算を行い、センスライン毎にアナログ積分器６で読み出し、出力系列ベクトルｓｊ＝（ｓｊ１、ｓｊ２、…、ｓｊＮ）（ｊ＝１、…、Ｌ）を得る。
　図４は、センサパネル２の駆動方法を説明するためのタイミングチャートである。まず、リセット信号により、アナログ積分器６の積分容量Ｃｉｎｔがリセットされるとともに、センサパネル２にマトリックス状に配置された各静電容量もリセットされる。ここで、リセットとは、容量に蓄積されている電荷を放電するという意味である。そして、ドライブラインＤＬ１～ＤＬＭを、符号系列ｄ１１、ｄ２１、ｄ３１、…、ｄＭ１の値である＋１または－１に応じて、Ｖｒｅｆ＋Ｖ、またはＶｒｅｆ－Ｖで並列に駆動すると、各静電容量に、符号系列の要素±１に応じた±ＣＶの電荷が蓄えられる。次に、同じセンスラインにつながる各静電容量に蓄積された電荷により表される信号について、センスラインの結線に沿って電荷加算を行い、センスライン毎にアナログ積分器６で読み出す。アナログ積分器６からの出力には、
Figure JPOXMLDOC01-appb-M000002
 （この回路の場合、Ｇ＝－１／Ｃｉｎｔ）
が表れるので、このアナログ積分器６からの出力をサンプリング信号に基づいてＡＤ変換器８によりＡＤ変換する。
　出力系列ベクトルｓｊｉは、
Figure JPOXMLDOC01-appb-M000003
 となり、
Figure JPOXMLDOC01-appb-M000004
 符号系列ｄｉと出力系列ベクトルｓｊとの内積演算ｄｉ・ｓｊを行うと、以下のようになる。
Figure JPOXMLDOC01-appb-M000005
　センスラインの読み出し方式としては、図１及び図２に示されるアナログ積分器６（積分容量Ｃｉｎｔを用いたオペアンプによる電荷積分器）を使用すると、上記ゲインＧは、（１／Ｃｉｎｔ）となる。
　このように、集積回路３の駆動部４は、第１の静電容量列Ｃｉｐ（ｐは１以上（Ｌ－１）以下、ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃｉｑ（ｐ＜ｑ、ｑは２以上Ｌ以下、ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または－１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、符号系列が前記＋１の場合は＋Ｖボルト、－１の場合は－Ｖボルトを印加するようにＭ本のドライブラインを並列に駆動する。そして、第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓｐ１、ｓｐ２、…、ｓｐＮ）、及び、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓｑ１、ｓｑ２、…、ｓｑＮ）を出力させる。
　そして、上記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓｐ１、ｓｐ２、…、ｓｐＮ）は、対応して設けられたアナログ積分器６によって積分され、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓｑ１、ｓｑ２、…、ｓｑＮ）は、対応して設けられたアナログ積分器６によって積分される。スイッチ７は、各センスラインＳＬ１～ＳＬＬに対応するアナログ積分器６を順次切り換えて、各アナログ積分器６により積分された静電容量列からの出力をＡＤ変換器８に供給する。
　具体的には、まず、第１の静電容量列から出力ｓｐ１がアナログ積分器６に読み出されて積分されると同時に第２の静電容量列から出力ｓｑ１が他のアナログ積分器６に読み出されて積分される。そして、スイッチ７は、アナログ積分器６に接続し、読み出されて積分された出力ｓｐ１をＡＤＣ８に供給する。次に、スイッチ７は、アナログ積分器６との接続を解除して他のアナログ積分器６に接続し、読み出されて積分された出力ｓｑ１をＡＤＣ８に供給する。その後、第１の静電容量列から出力ｓｐ２がアナログ積分器６に読み出されて積分されると同時に第２の静電容量列から出力ｓｑ２が他のアナログ積分器６に読み出されて積分される。そして、スイッチ７は、アナログ積分器６に接続し、読み出されて積分された出力ｓｐ２をＡＤＣ８に供給する。次に、スイッチ７は、アナログ積分器６との接続を解除して他のアナログ積分器６に接続し、読み出されて積分された出力ｓｑ２をＡＤＣ８に供給する。このようにして、出力ｓｐＮ、出力ｓｑＮまでがアナログ積分器６及びスイッチ７により順番にＡＤＣ８に供給される。また、ドライブラインの駆動に合わせて全センスラインのアナログ積分器６が並列に動作する。
　ＡＤ変換器８は、アナログ積分器６により積分された静電容量列からの出力をＡＤ変換して内積演算部９に供給する。
　内積演算部９は、出力ｓＦｉｒｓｔと符号系列ｄｉとの内積演算に基づいて、ＲＡＭ１０に格納されたデータを参照しながら、ｋ１番目（１≦ｋ１＜Ｍ）のドライブラインに対応する第１の静電容量列の容量値を推定し、出力ｓＳｅｃｏｎｄと符号系列ｄｉとの内積演算に基づいて、ｋ２番目（ｋ１＜ｋ２、１＜ｋ１≦Ｍ）のドライブラインに対応する第２の静電容量列の容量値を推定する。
　アプリケーション処理部１１は、内積演算部９により推定された静電容量の容量値に基づいて、ジェスチャー認識処理を実行し、ジェスチャーコマンドを生成する。
　（符号系列の具体例）
　図５は、センサパネルに入力される直交する符号系列の具体例を説明するための図である。長さＮの直交する符号系列ｄｉの具体例としては、例えば、下記に示す符号系列を挙げることができる。
　代表的な直交する符号系列であるアダマール（Hadamard）行列は、図５に示されるシルベスター（sylvester）法によって生成される。基本的な構造として、２行×２列の基本単位を作る。この基本単位の右上、左上、及び左下のビットは同一であり、右下はこれらのビット反転となっている。
　次に、前述した２×２の基本要素を、右上、左上、右下、及び左下にブロックとして４つ合成して、４行×４列のビット配列の符号を作る。ここで、２×２の基本単位の作成と同様に、右下のブロックはビット反転となる。同様な手順で、８行×８列、１６行×１６列のビット配列の符号を生成する。これらの行列は、前述した本発明の「直交する」の定義を満足する。
　本実施の形態において、例えば、センサパネル２のドライブラインが１６本で構成されていれば、図４に示す１６行×１６列のビット配列の符号を直交する符号系列として使用することができる。ここで、アダマール（Hadamard）行列とは、要素が１または－１のいずれかであり、かつ各行が互いに直交であるような正方行列をいう。すなわち、アダマール行列の任意の２つの行は、互いに垂直なベクトルを表す。
　本実施の形態に係る直交する符号系列は、Ｎ次のアダマール行列から任意にＭ行取り出した行列を使用することができる（ここで、Ｍ≦Ｎである）。以下に述べるように、シルベスター法以外の方法によるアダマール行列も本発明に適用することができる。
　図６は直交する符号系列の他の具体例を説明するための図であり、図７は直交する符号系列のさらに他の具体例を説明するための図である。シルベスター法によるＮ次のアダマール行列は、Ｎ＝２のべき乗になるが、Ｎが４の倍数であれば、アダマール行列は存在するという予想が存在し、例えば、図６には、Ｎ＝１２のときのアダマール行列が示されており、図７には、Ｎ＝２０のときのアダマール行列が示されている。これらのシルベスター法以外の方法によるアダマール行列も、本実施の形態に係る直交する符号系列として使用することができる。
　（内積演算の実際）
　内積マトリックスＣ’ｉｊ＝ｄｉ・ｓｊの計算は次の手順で行う。
（１）まず、推定部５のＲＡＭ１０（図２）に格納された内積マトリックスをＣ’ｉｊ＝０にリセットする。
（２）時刻ｔｋ（ｋ＝１、…、Ｎのいずれか）のタイミングでｉ番目（ｉ＝１、…、Ｍ）のドライブラインＤＬｉを電圧Ｖ×ｄｉｋで並列に駆動し、各静電容量に電荷Ｃｉｊ×Ｖ×ｄｉｋを充電する。
（３）各センスラインｊ（ｊ＝１、…、Ｌ）を対応するアナログ積分器６に接続し、時刻ｔｋで充電した静電容量からの出力電圧ｓｊｋを読み出し、各Ｌ本のセンスラインに対応して配置されたＬ個アナログ積分器６にそれぞれ読み出された時刻ｔｋにおけるＬ個の出力電圧ｓｊｋを、スイッチ７により順番にＡＤ変換器８に供給してＡＤ変換し、ＡＤ変換器８によりＡＤ変換された時刻ｔｋにおける出力電圧ｓｊｋを内積演算部９に供給する。内積演算部９に供給された時刻ｔｋにおける出力電圧ｓｊｋは、
Figure JPOXMLDOC01-appb-M000006
 となる。
（４）内積演算部９は、ＡＤ変換器８から出力されたＬ個の出力電圧ｓｊｋのそれぞれと、ＲＡＭ１０に格納された符号系列ｄｉｋに応じて加減算を行い（符号系列ｄｉｋ＝１のときは加算し、ｄｉｋ＝－１のときは減算する）、その結果に基づいてＣ’ｉｊの値を更新する。
Figure JPOXMLDOC01-appb-M000007
 （５）符号系列の長さに相当するＮ回の処理が回るまでは、時刻をインクリメント（ｔｋ＋１）し、（１）に戻る。以上の処理が終わると、Ｃ’ｉｊの値は、内積の計算結果となる。
　ここで、タッチセンサシステム１においては、駆動部４がセンサパネル２に配置され、推定部５がセンサパネル２とは別に設けられた基板３０に配置される。そのため、駆動部４を推定部５とともに基板３０に配置する場合と比べて、センサパネル２の狭額縁化を実現できる。
　詳しく説明すると、センサパネル２においては、Ｍ本のドライブラインＤＬ１～ＤＬＭとＬ本のセンスラインＳＬ１～ＳＬＬとが交差する関係にある。そのため、駆動部４を推定部５とともに基板３０に配置する場合には、Ｍ本のドライブラインＤＬ１～ＤＬＭと駆動部４とを接続する配線及びＬ本のセンスラインＳＬ１～ＳＬＬと推定部５とを接続する配線のうち何れかを、センサパネル２の外縁に沿って引き回す必要がある。一方、本実施形態では、駆動部４がセンサパネル２に配置されるので、駆動部４とＭ本のドライブラインＤＬ１～ＤＬＭとを接続する配線をセンサパネル２の外縁に沿って引き回す必要がなくなる。その結果、本実施形態では、駆動部４を推定部５とともに基板３０に配置する場合と比べて、センサパネル２の狭額縁化を実現できる。
　また、駆動部４は、シフトレジスタ２０と、ＸＯＲ回路２２Ａ～２２Ｃとを備える。そのため、駆動部４の回路構成が簡単になる。その結果、駆動部４をセンサパネル２に配置することが容易にできる。
　（実施の形態の応用例）
　例えば、シフトレジスタ２０は２相クロックで動作してもよい。この場合、駆動部４の誤動作を抑えることができる。
　以上、本発明の実施形態について、詳述してきたが、これらはあくまでも例示であって、本発明は、上述の実施形態によって、何等、限定されない。

Claims (3)

  1. 　Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、
    　前記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、
    　前記集積回路は、前記第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または－１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ、及びＭ＜Ｎ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、
    　前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有しており、
    　前記駆動部が前記センサパネルに配置され、前記推定部が前記センサパネルの他に別途設けられた基板に配置される、タッチセンサシステム。
  2. 　請求項１に記載のタッチセンサシステムであって、
    　前記駆動部は、
    　複数のフリップフロップをカスケード接続したシフトレジスタと、
    　前記シフトレジスタに設けられた中間タップに接続されるＸＯＲ回路とを備え、
    　前記複数のフリップフロップのそれぞれが有する出力は、前記Ｍ本のドライブラインにおいて互いに異なるドライブラインに接続される、タッチセンサシステム。
  3. 　請求項２に記載のタッチセンサシステムであって、
    　前記シフトレジスタが２相クロックで動作する、タッチセンサシステム。
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