WO2014097583A1 - 周波数オフセット補償装置および周波数オフセット補償方法 - Google Patents

周波数オフセット補償装置および周波数オフセット補償方法 Download PDF

Info

Publication number
WO2014097583A1
WO2014097583A1 PCT/JP2013/007289 JP2013007289W WO2014097583A1 WO 2014097583 A1 WO2014097583 A1 WO 2014097583A1 JP 2013007289 W JP2013007289 W JP 2013007289W WO 2014097583 A1 WO2014097583 A1 WO 2014097583A1
Authority
WO
WIPO (PCT)
Prior art keywords
frequency offset
output data
fft
offset compensation
order
Prior art date
Application number
PCT/JP2013/007289
Other languages
English (en)
French (fr)
Inventor
晃平 細川
中村　祐一
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US14/651,037 priority Critical patent/US9621278B2/en
Priority to JP2014552918A priority patent/JP6233318B2/ja
Publication of WO2014097583A1 publication Critical patent/WO2014097583A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/61—Coherent receivers
    • H04B10/616—Details of the electronic signal processing in coherent optical receivers
    • H04B10/6164—Estimation or correction of the frequency offset between the received optical signal and the optical local oscillator

Definitions

  • the present invention relates to a frequency offset compensation technique for an optical coherent receiver in optical communication.
  • local light in which the frequency and phase of the carrier wave completely coincide with each other is required at the receiver.
  • a non-zero intermediate frequency that is, a frequency offset
  • the oscillation frequency error of a laser used for commercial use is ⁇ 2.5 GHz at the maximum, so that the frequency offset reaches a maximum of ⁇ 5 GHz.
  • FIG. 2 is a configuration example of an optical digital coherent receiver by digital signal processing.
  • the input light is mixed with the light from the local oscillation laser 201 by the optical frequency mixer 200, and proceeds to the PD (photodiode) 202 and the ADC (analog / digital converter) 203.
  • PD photodiode
  • ADC analog / digital converter
  • the frequency offset estimator 207 calculates a frequency offset compensation amount, and the frequency offset compensator 204 performs the compensation.
  • the compensation is performed by complex multiplication of phases having the same phase amount and opposite values in order to cancel the phase added as an offset.
  • the speed of optical communication which is being researched and developed, is over 100 Gbps, while the digital signal processing unit 210 can be operated only at a few GHz at most.
  • a plurality of the same circuits are arranged and compensated.
  • the frequency offset compensator 204 a plurality of complex multipliers for multiplying the opposite phases are arranged. More specifically, 100 or more complex multipliers are prepared, and the scale thereof is several megagates.
  • the digital signal processing unit 210 includes an equalizer 205 for performing chromatic dispersion compensation and polarization separation, an integrator 206, a phase estimator 208 for estimating the phase of the carrier wave, Various circuits such as data restoration 209 are incorporated.
  • the chromatic dispersion compensation included in the equalizer 205 is performed in the frequency domain because the circuit scale is too large for a time domain FIR (Finite Impulse Response) filter. Therefore, the digital signal processing unit 210 also includes an FFT (Fast Fourier Transform) that converts time-axis data into a frequency, and an IFFT (Inverse Fast Fourier Transform) that performs the reverse process.
  • FFT Fast Fourier Transform
  • IFFT Inverse Fast Fourier Transform
  • FIG. 3 is a diagram in which a 4096-point FFT / IFFT is decomposed into two 64-point FFTs 302 using the Prime Factor method.
  • FFT block 301 in FIG. 3 is implemented as physical hardware.
  • FFT block 300 instead of 128 parallels (FFT block 301).
  • the 64-point FFT may be decomposed into 8 ⁇ 8 by the Cooley-Tukey method, other methods, or the Prime Factor method.
  • FIG. 6 is an enlarged view of the Analog / Digital Converter (hereinafter referred to as ADC 203), the frequency offset compensator 204, and the equalizer 205 in FIG.
  • the equalizer 205 includes an FFT 602 for performing chromatic dispersion compensation in the frequency domain, a filter operation (complex multiplier) 603, and an IFFT 604.
  • FFT 602 for performing chromatic dispersion compensation in the frequency domain
  • filter operation complex multiplier
  • many functions such as polarization separation are implemented.
  • time 1 represents the sampling interval of the ADC.
  • 64 pieces of data output from the ADC 203 are arranged in one clock cycle as shown in FIG. 4 and input to the digital signal processing unit 210.
  • the data to be input to the FFT is the data input in the first cycle x [0], x [64],..., X [63 ⁇ 64] and the data input in the second cycle.
  • x represents an input signal to the FFT
  • y represents an output signal of the FFT. Comparing FIG. 4 and FIG. 5, it can be seen that the output order from the ADC and the input order to the FFT are different. Therefore, it is necessary to rearrange the data, and the rearrangement memory (1) 601 and rearrangement memory (2) 605 are required as shown in FIG.
  • a memory block as shown in FIG. 7 is prepared.
  • 64 pieces of 1R1W memory 701 having a width of one data and a depth of 64 words are arranged side by side (the 702 in which 64 pieces of 1R1W memory are arranged), and two sets (from the rearrangement memory 303).
  • the 1R1W memory 701 is a general 1R1W memory having a width of one data and a depth of 64 words (a memory capable of one read process and one write process in one cycle).
  • a value is written at the position shown in the upper diagram of FIG. [A, B] of FIG. 8 shows the output of the FFT column on the left side of FIG. That is, the 64 values [0, 0], [0, 1],..., [0, 63] calculated in the first cycle are the positions on the diagonal line described in bold in the upper diagram of FIG. Is written to. Similarly, [1, 0], [1, 1],..., [1, 63] in the second cycle are sequentially written in the memory in the upper diagram of FIG. Such an operation is continued 64 times to fill the memory. Conversely, when reading, the position surrounded by the dotted line in the upper diagram of FIG. 8 is read.
  • y [4095] is output at the 64th cycle, but in order to treat it as y [0] and to treat y [0] as y [1], the delay is at least 64 cycles or more. There is a need. In other words, a memory that can hold at least 4096 data is required even when shifting right by one, and such a memory requires several hundred kilogates.
  • the problem with frequency offset compensation is that a complex multiplier is added when compensating in the time domain, and a memory for delaying when compensating in the frequency domain, in addition to various compensation circuits. It is to be done. As a result, the circuit scale of the digital signal processing unit increases, and as a result, problems such as an increase in power consumption and a decrease in chip yield occur.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a frequency offset compensation apparatus and a frequency offset compensation method for performing frequency offset compensation without requiring a new complex multiplier or a new memory. Is to realize.
  • the present invention is an invention for compensating for a frequency offset, and is not for obtaining a compensation amount. That is, it is an invention of how to perform frequency offset compensation after a frequency offset compensation amount is given.
  • the frequency offset compensator comprises: a first FFT unit that performs a discrete-time Fourier transform of an input signal; a second FFT unit that performs a discrete-time Fourier transform; and an output data order of the first FFT unit.
  • An offset compensation unit comprising: an offset compensation unit that changes according to a frequency offset compensation amount and rearranges the output data in an order according to the frequency offset compensation amount and inputs the rearranged output data to the second FFT unit. It is.
  • the order of the output data of the first FFT process for performing the discrete time Fourier transform of the input signal, the second FFT process for performing the discrete time Fourier transform, and the first FFT process is there.
  • FIG. 1 It is a block diagram which shows the structure of the 1st and 2nd embodiment of this invention. It is a structural example of the optical digital coherent receiver by digital signal processing. This is a circuit that performs 4096 point FFT / IFFT using the Prime Factor method. It is an example of 64 parallel output data from ADC. This is a data string to be input to the FFT block. It is the block diagram which described the flow of the process from ADC. It is the figure which showed the write position to the memory for rearrangement in FFT / IFFT. It is the figure which showed the operation
  • FIG. 10 is a diagram obtained by replacing FIG. 10 with the input to the second FFT instead of the FFT output order. It is the figure which described the output order of FFT at the time of performing frequency offset compensation with respect to left 64 shift and left 65 shift. It is the figure which replaced FIG. 12 with the input to 2nd FFT instead of the output order of FFT. It is the figure which showed the value of the 1st (1st clock cycle) rearrangement memory at the time of 1 shift left. It is the figure which showed the value of the 2nd (2nd clock cycle) rearrangement memory at the time of 1 shift left.
  • the frequency offset compensator of this embodiment includes a first FFT unit 101 that performs a discrete-time Fourier transform of an input signal and a second FFT unit 105 that performs a discrete-time Fourier transform. Further, the order of the output data of the first FFT means 101 is changed according to the frequency offset compensation amount 109, and the output data in the order according to the frequency offset compensation amount 109 is rearranged and input to the second FFT means 105.
  • the offset compensation means 110 is provided.
  • FIG. 1 is a block diagram showing a configuration of a frequency offset compensator according to a second embodiment of the present invention.
  • the FFT block 100 serving as the frequency offset compensation device of this embodiment includes a first FFT unit 101 that performs a discrete-time Fourier transform of an input signal and a second FFT unit 105 that performs a discrete-time Fourier transform.
  • the order of the output data of the first FFT unit 101 is changed according to the frequency offset compensation amount 109, the output data in the order corresponding to the frequency offset compensation amount 109 is rearranged and input to the second FFT unit 105.
  • Offset compensation means 110 Offset compensation means 110.
  • the offset compensation unit 110 includes a counter 108 that counts the order of input data. Further, a rearrangement memory 102 for appropriately inputting the output result of the first FFT means 101 to the second FFT means 105 is provided. Further, a write position determination unit 107 that determines a write position of the rearrangement memory 102 based on the value of the counter 108, and a read position that changes the read order to the rearrangement memory 102 based on the frequency offset compensation amount 109. Determination means 106. Furthermore, a first rearrangement unit 103 that rearranges the output of the rearrangement memory 102 based on the value of the counter 108 and the frequency offset compensation amount 109 is provided. Furthermore, a second rearrangement unit 104 that rearranges the results read from the first rearrangement unit 103 based on the value of the counter 108 and generates data to be input to the second FFT unit 105 is provided.
  • the offset compensation unit 110 includes a rearrangement memory 102, a counter 108, a write position determination unit 107, a read position determination unit 106, a first rearrangement unit 103, and a second rearrangement unit 104.
  • the frequency offset compensator includes a first FFT unit 101, a second FFT unit 105, and the offset compensation unit 110 between the first FFT unit 101 and the second FFT unit 105.
  • the frequency offset compensation is performed by shifting the signal (before offset compensation) 901 to the left or right by the amount to be offset as shown in FIG. It is realized with. Therefore, if the signal y is the result of FFT, when p-shifting to the left, y [(np)% 4096] (% indicates the remainder when np is divided by 4096) and pshifting to the right If so, y [(n + p)% 4096] may be calculated. In other words, when shifting 1 to the right, the FFT result y [4095] may be handled as y [0], y [0] as y [1], y [1] as y [2], and the like.
  • y [64],..., Y [4032], y [0] are output in the 64th cycle. Accordingly, the subsequent processing block processes y [1], y [65], ..., y [4033] as y [0], y [64], ..., y [4032]. Therefore, it is possible to perform the same operation as when one shift is made to the left.
  • FIG. 10 is a table focusing on the output of the FFT.
  • FIG. 11 shows a table obtained by converting the output to the FFT on the right side of FIG.
  • frequency offset compensation is realized by making the order of input to the right FFT of FIG. 3 as shown in FIG.
  • the first FFT means 101 and the second FFT means 105 are means for individually performing FFT on input data and outputting the result.
  • the FFT implementation method may be a general Cookie-Tukey (Non-Patent Document 2) method or a method of theoretically calculating a discrete-time Fourier transform.
  • the first FFT means 101 and the second FFT means 105 correspond to FIG. 3, the first FFT means 101 points to one 64-point FFT 302 on the left side, and the second FFT means points to one 64-point FFT 302 on the right side. Point to.
  • the rearrangement memory 102 is a memory (rearrangement memory 303) for performing appropriate data exchange between the FFT group on the left side and the FFT group on the right side in the FFT block 300 of FIG. Details of the operation are as described with reference to FIGS. As described with reference to FIG. 7, the operation of the write position determining means 107 also determines the write position of the data output from the first FFT means 101 as shown in FIG. 8 according to the value of the counter 108. It is. In FIG. 8, the upper diagram is a table focusing on the output of the left FFT in FIG. 3 (for example, corresponding to FIG. 10), and the lower diagram is a table converted to the input to the right FFT in FIG. (Corresponding to FIG. 11).
  • the second rearrangement unit 104 rearranges values read from the rearrangement memory 102.
  • a novel feature of the present embodiment is that a reading position determination unit 106 and a first rearrangement unit 103 are added. Hereinafter, the operation of these two means will be described in detail.
  • the reading position determination means 106 changes the reading order of the rearrangement memory 102 based on the frequency offset compensation amount 109.
  • frequency offset compensation 64 cycles are read in order from the top of the address as shown in FIG.
  • the input data [0, 0] for y [0], y [64],. ], [1, 0],..., [63, 0] should be supplied to the second FFT means 105. Changes it to [0, 1], [1, 1],..., [63, 1]. That is, it operates so that the read address starts from 1 instead of 0. In the last 64th cycle, an operation is performed so as to read out address 0.
  • the data to be input to the second FFT means 105 is in the state of rotating 1 left from [1, 0], [2, 0],..., [63, 0], [0, 0] from FIG. is there.
  • the first rearrangement means 103 performs the left 2 rotation from 1 to 62 cycles, and the 63 and 64 cycles perform the left 3 rotation.
  • FIG. 12 shows the output signal order of FFT.
  • FIG. 13 shows a table in which this is converted into the input to the FFT on the right side of FIG. 3 in the same manner as FIG.
  • the reading position determination unit 106 reads out the rearrangement memory 102 from the address 0 as in the case where frequency offset compensation is not performed, but the first rearrangement unit 103 always performs left 1 rotation.
  • the reading position determining means 106 performs 2 left rotations from the 1st to 63rd cycles and 3 left rotations in the 64th cycle.
  • the reading position determining means 106 reads in the order of addresses 62, 63, 0, 1,... 61, and the first rearranging means 103 rotates the right 3 in the first and second cycles. Rotate right 2 for 3 to 64 cycles.
  • the reading position determination means 106 reads in the order of addresses 0, 1,... 62, 63, and the first rearrangement means 103 performs right 1 rotation in every cycle. In the case of 65 shift to the right, the reading position determination means 106 performs reading in the order of addresses 63, 0, 1,..., 62, and rotates the right 3 rotations in the first cycle and the right 2 rotations in the second to 64th cycles. do it.
  • the first rearrangement unit 103 and the second rearrangement unit 104 are described separately for easy understanding of the effect.
  • the rearrangement memory 102 is based on the counter value and the frequency offset amount. May be integrated as one rearrangement means that operates to rearrange the outputs.
  • the rearrangement memory 102 changes as shown in FIG.
  • the FFT result is written at the position on the diagonal line written in bold, and at the same time, the address 1 of the memory on the read side is read.
  • the data are rearranged by the first rearranging means 103 and then supplied to the second FFT means 105.
  • the FFT result of the second FFT unit 105 is y [0], y [64],..., Y [63 ⁇ 64] as shown in FIG.
  • the second rearranging means 104 does nothing, and the first rearranging means 103 performs left one rotation.
  • the rearrangement memory 102 changes as shown in FIG.
  • the FFT result is written at the position indicated in bold, and at the same time, the address 2 of the memory on the reading side is read.
  • the second rearrangement unit 104 rotates left one, and the first rearrangement unit 103 also performs left one rotation and is supplied to the second FFT unit 105.
  • the result of the second FFT means 105 is y [1], y [65],..., Y [63 ⁇ 64 + 1] as shown in FIG.
  • FIG. 16 shows the operation in the 63rd cycle.
  • the rearrangement memory changes as shown in FIG.
  • the FFT result is written at the position indicated in bold, and at the same time, the address 0 of the memory on the reading side is read.
  • the first rearrangement means 103 rotates left 2 and the second rearrangement means rotates 63 left (rotate left 1 together) and supplies it to the second FFT means 105.
  • the result of the second FFT is y [63], y [64],..., Y [63 ⁇ 64 + 63] as shown in FIG.
  • the rearrangement memory changes as shown in FIG.
  • the positions of the memory to be written and the memory to be read are reversed, but other operations are the same as those in the first cycle.
  • the address written to the memory and the address read from the memory described in the present embodiment are examples, and the present invention is not limited thereto. Similarly, the number of right / left rotations is not limited thereto.
  • the reading order of the rearrangement memory 102 provided in the FFT block 100 is changed according to the frequency offset compensation amount 109. Furthermore, a first rearrangement unit 103 that appropriately rearranges data read from the rearrangement memory according to the frequency offset compensation amount 109 is provided. Thereby, it is not necessary to provide a new memory for frequency offset compensation in the frequency domain, and frequency offset compensation can be performed. On the other hand, in the present embodiment, the reading position determining means 106 and the first rearranging means 103 are required, but providing them is overwhelmingly less than providing a new memory. (Third embodiment) A third embodiment of the present invention will be described with reference to the drawings. In the second embodiment, the frequency offset compensation is realized by rearranging necessary data by changing the order of reading from the memory according to the compensation amount. However, in the present embodiment, the order of writing this is changed. Realize with.
  • FIG. 19 is a block diagram showing the configuration of the frequency offset compensation apparatus of the present embodiment.
  • a first FFT unit 101 and a second FFT unit 105 that perform a small FFT and a counter 108 that counts the order of input data are included in an FFT block 100 that performs a discrete-time Fourier transform serving as a frequency offset compensator.
  • it is provided between the first FFT unit 101 and the second FFT unit 105, and includes a rearrangement memory 102 for appropriately inputting the output result of the first FFT unit 101 to the second FFT unit 105.
  • a read position determining means 1901 is provided for determining a read position to the rearrangement memory 102 based on the value of the counter 108. Furthermore, a writing position determining means 1902 for determining a writing position to the rearrangement memory 102 based on the value of the counter 108 and the frequency offset amount is provided. Furthermore, a first rearrangement unit 1903 that rearranges the output of the rearrangement memory 102 based on the counter 108 and the frequency offset compensation amount 109 is provided. Furthermore, the second rearrangement unit 104 rearranges the data output from the first rearrangement unit 1903 based on the value of the counter 108.
  • the offset compensation unit 111 includes a rearrangement memory 102, a counter 108, a write position determination unit 1902, a read position determination unit 1901, a first rearrangement unit 1903, and a second rearrangement unit 104.
  • the frequency offset compensator includes a first FFT unit 101, a second FFT unit 105, and the offset compensation unit 111 between the first FFT unit 101 and the second FFT unit 105.
  • the first FFT unit 101, the second FFT unit 105, the counter 108, the rearrangement memory 102, and the second rearrangement unit 104 operate in the same manner as in the second embodiment.
  • a novel feature of the present embodiment is that a write position determination unit that determines a position at which the result of the first FFT unit 101 is written in the rearrangement memory 102 based on the frequency offset compensation amount 109. 1902 and first rearranging means 1903.
  • FIG. 20 shows the positions where the write position determination means 1902 writes the result of the first FFT means 101 in the rearrangement memory 102, taking the left 1 shift, the left 2 shift, the right 1 shift, and the right 2 shift as an example. If the writing position is left X shift, the result of the first FFT means is rotated to the right (X% 64), and if it is right X shift, (X% 64) left is rotated and written to the memory.
  • the first rearranging means 1903 rearranges so that the result is the same as that in FIG. That is, in the case of 1 shift to the left, nothing is rearranged in the 1st to 63rd cycles, and the left is rotated only in the 64th cycle. In the case of 2 shifts to the left, nothing is rearranged in the 1st to 62nd cycles, and the left 1 rotation is performed only in the 63th and 64th cycles. Further, in the case of 1 shift to the right, the right 1 is rotated only in the case of 1 cycle, and nothing is rearranged in the case of 2 to 64 cycles. In the case of 2 shifts to the right, the rotation is rotated 1 right only in the 1st and 2nd cycles, and nothing is rearranged in the 3rd to 64th cycles.
  • FIG. 21 shows a method in which the reading position determination unit 106 and the first rearrangement unit 103 are placed between the first FFT unit 101 and the second FFT unit 105.
  • FIG. 22 shows a method in which the reading position determining means 106 and the first rearranging means 103 are placed between the second FFT means 105 and the third FFT means 2101.
  • FIG. 21 and FIG. 22 are the same as those in the second and third embodiments. Further, even when the FFT block 100 is divided into four or more FFTs, the frequency offset compensation can be performed by providing the read position determining unit and the first rearrangement unit between any of the FFTs. .
  • the second embodiment is applied to the case where the FFT block is decomposed into three or more.
  • the third embodiment can be similarly applied.
  • FIG. 23 is a block diagram showing a configuration of the present embodiment. In this embodiment, a forced zero means 2301 is added to the second embodiment. Means other than the forced zero means 2301 are the same as those in the second embodiment.
  • the forced zero means 2301 forcibly sets some of the data output from the second FFT means 105 to zero and outputs the other values as they are.
  • the location and amount forcing to zero are determined based on the frequency offset compensation amount 109.
  • the number of FFT points is 4096, for example, only 2048 is set to 0 in the case of 1 left shift, and only 2047 and 2048 is set to 0 in the case of 2 left shift.
  • the case of right 1 shift only 2049 is set to 0, and in the case of right 2 shift, only 2049 and 2050 are set to zero.
  • Data to be zeroed by the forced zero means is calculated based on the frequency offset compensation amount 109 and the value of the counter 108.
  • the forced zero means 2301 makes the output value zero, as shown in FIG. 24, by the shift operation for the frequency offset, it cannot be expressed before the shift, but can be newly expressed after the shift. This is a frequency domain portion ((1) in FIG. 24).
  • the part (2) in FIG. 24 was visible in (1), but theoretically, it has already been cut (cut by the bandpass filter before the ADC). Therefore, when the forced zero means 2301 sets this portion to zero, the operation is more ideal.
  • FIG. 25 is a block diagram showing a configuration of the present embodiment.
  • frequency offset compensation is performed inside IFFT 2502 instead of FFT 602.
  • the operation inside the IFFT 2501 is the same as that of the FFT 101 of the second embodiment.
  • the filter operation 2501 it is necessary to change the filter operation 2501 as shown in FIG.
  • the dotted line signal (after frequency offset compensation) 900 is multiplied by the dotted line filter characteristic (no offset) in FIG. Just add.
  • the frequency offset is performed by IFFT
  • a solid line signal (before frequency offset compensation) 901 that is not offset-compensated is input to the filter operation 2501. Therefore, it is necessary that the filter characteristic is also a solid line filter characteristic (with offset) shifted in reverse by the frequency offset.
  • the filter calculation 2501 the solid line filter characteristic (with an offset) obtained by shifting the filter characteristic based on the frequency offset compensation amount 109 is multiplied by the result of the FFT 602.
  • the effect of frequency offset compensation in IFFT 2502 can be made the same as in the second embodiment.
  • This embodiment can be applied to uses such as optical digital coherent communication. Further, it can be applied to a system having a frequency offset such as wireless communication.
  • Appendix 1 The first FFT means for performing discrete time Fourier transform of the input signal, the second FFT means for performing discrete time Fourier transform, and the order of the output data of the first FFT means are changed according to the frequency offset compensation amount,
  • An offset compensation unit comprising: an offset compensation unit that rearranges the output data in an order corresponding to the frequency offset compensation amount and inputs the rearranged output data to the second FFT unit.
  • the offset compensation means writes the output data of the first FFT means and performs rearrangement for input to the second FFT means, and the output to the rearrangement memory means.
  • a write position determining means for determining a position to write data; a read position determining means for determining a read order of the output data written in the rearranging memory means based on the frequency offset compensation amount; Based on the frequency offset compensation amount, the output data is rearranged by the first rearrangement unit, the first rearrangement unit rearranging the output data corresponding to the order read in the read order.
  • the frequency offset according to claim 1, further comprising: a second rearrangement unit that rearranges data and inputs the data to the second FFT unit. Amortization apparatus.
  • the offset compensation means includes counter means for counting the order of the input signals, and the write position determination means determines a position for writing the output data to the rearrangement memory means based on the count value of the counter means. And the reading position determining means determines the reading order of the output data written in the rearranging memory means based on the frequency offset compensation amount, and the first rearranging means includes the counter Based on the count value of the means and the frequency offset compensation amount, the output data is rearranged corresponding to the order read in the read order, and the second rearrangement means sets the count value of the counter means to Based on the second FFT operation, the output data rearranged by the first rearranging unit is rearranged based on the second FFT operation.
  • the offset compensation means writes the output data of the first FFT means and performs rearrangement for input to the second FFT means, A write position determining means for determining a position for writing the output data to the rearrangement memory means; a read position determining means for determining a read order of the output data written in the rearrangement memory means; Based on the frequency offset compensation amount, the output data is rearranged by the first rearrangement unit, the first rearrangement unit rearranging the output data corresponding to the order read in the read order.
  • the offset compensation means includes a counter means for counting the order of the input signals, and the write position determination means determines a position for writing the output data to the rearrangement memory means based on the frequency offset compensation amount.
  • the reading position determining means determines the reading order of the output data written in the rearranging memory means based on the count value of the counter means, and the first rearranging means includes the counter Based on the count value of the means and the frequency offset compensation amount, the output data is rearranged corresponding to the order read in the read order, and the second rearrangement means sets the count value of the counter means to Based on the second FFT operation, the output data rearranged by the first rearranging unit is rearranged based on the second FFT operation.
  • a first discrete-time Fourier transform is performed on the input signal, the order of the output data obtained by the first discrete-time Fourier transform is changed according to the frequency offset compensation amount, and the output data in the order corresponding to the frequency offset compensation amount is
  • a frequency offset compensation method comprising rearranging and performing a second discrete time Fourier transform on the rearranged output data.
  • (Appendix 10) Determining a write position to the memory of the output data subjected to the first discrete time Fourier transform, writing the output data to the write position, determining a reading order of the output data written to the write position; The output data read in the reading order is first rearranged, the output data after the first rearrangement is secondly rearranged, and the second discrete time Fourier transform is performed. 10.
  • the frequency offset compensation method according to 9. (Appendix 11) The frequency offset compensation method according to appendix 10, wherein the reading order is determined or the writing position is determined based on the frequency offset compensation amount. (Appendix 12) 12.
  • (Appendix 13) 13 The frequency offset compensation method according to one of appendices 9 to 12, wherein at least one of the first discrete-time Fourier transform and the second discrete-time Fourier transform performs an inverse Fourier transform.
  • (Appendix 14) 14 The frequency offset compensation method according to one of appendices 9 to 13, wherein a predetermined output value of the second discrete time Fourier transform is set to zero after the second discrete time Fourier transform.
  • (Appendix 15) The frequency offset compensation method according to appendix 14, wherein the output value is set to zero based on the frequency offset compensation amount.
  • the present invention relates to a frequency offset compensation technique for an optical coherent receiver in optical communication, and can be used for an optical communication system.

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Complex Calculations (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Optical Communication System (AREA)

Abstract

本発明の周波数オフセット補償装置は、入力信号の離散時間フーリエ変換を行う第１のＦＦＴ手段と、離散時間フーリエ変換を行う第２のＦＦＴ手段と、第１のＦＦＴ手段の出力データの順序を周波数オフセット補償量に応じて変え、さらに並び替えして第２のＦＦＴ手段に入力するオフセット補償手段とを備える。これにより、光通信において、新たな複素乗算器やメモリを必要とすることなく周波数オフセット補償を可能とする。

Description

周波数オフセット補償装置および周波数オフセット補償方法
　本発明は、光通信における光コヒーレント受信器の周波数オフセット補償技術に関する。
　近年、インターネットや携帯電話端末などの普及により、データ通信量が増加し、光通信ネットワークが扱う通信トラフィック容量は３年間で４倍という率で増加している。このような伝送容量増加の要求に応えるために、伝送効率の良い直交振幅変調（ＱＡＭ）などを採用することが可能なデジタルコヒーレント光通信技術が注目されている。
　デジタルコヒーレント光通信技術では、受信器において搬送波の周波数と位相とが完全に一致したローカル光（図２、ローカル発振レーザー２０１）が必要となる。しかしながら、実際には、異なる場所にある送信器のレーザーの周波数や位相と、受信器のレーザーの周波数や位相とを一致させることは非常に困難である。このため、受信側のベースバンドの電気信号には、ゼロでない中間周波数、すなわち周波数オフセットが発生する。現在、商用で使用されているレーザーの発振周波数誤差は最大で±２．５ＧＨｚのため、周波数オフセットは最大±５ＧＨｚに達する。
　光通信システムにおいて、この周波数オフセットを補償する技術としては、光ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を使う方法やデジタル信号処理で補償する方法などが挙げられる。デジタル信号処理で補償する技術として、非特許文献１の方法や特許文献１（図２）の方法がある。図２は、デジタル信号処理による光デジタルコヒーレント受信器の構成例である。入力光は光周波数混合器２００にて、ローカル発信レーザー２０１からの光と混合し、ＰＤ（フォトダイオード）２０２、ＡＤＣ（アナログ・デジタル変換器）２０３へと進む。特許文献１の方法は、周波数オフセット推定器２０７が周波数オフセット補償量を計算し、周波数オフセット補償器２０４がその補償を行う。その補償は、オフセットとして加わる位相を打ち消すために、同じ位相量で逆の値を持つ位相を複素乗算することで行われる。
　現在、研究開発が進められている光通信の速度は１００Ｇｂｐｓ超である一方、デジタル信号処理部２１０は高々数ＧＨｚ程度でしか動作させることができない。この速度差を埋めるために、同じ回路を複数個並べて補償することが行われ、例えば、周波数オフセット補償器２０４では、逆位相を乗算するための複素乗算器が複数個並べられる。より具体的には、１００個以上の複素乗算器が用意され、その規模は数メガゲート級になる。
　一方、デジタル信号処理部２１０には、この周波数オフセット補償器２０４以外にも、波長分散補償や偏波分離等を行う等化器２０５、積分器２０６、搬送波の位相を推定する位相推定器２０８、データ復元２０９など、様々な回路が内蔵される。特に等化器２０５に含まれる波長分散補償は、時間ドメインのＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタでは回路規模が大きすぎるため、周波数ドメインで行われる。そのため時間軸のデータを周波数へ変換するＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）や、その逆の処理を行うＩＦＦＴ（Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）もデジタル信号処理部２１０に含まれる。そして、ＦＦＴやＩＦＦＴに必要となるサイズ（ポイント数）は波長分散補償量によって変化し、そのサイズは４０９６ポイントや補償する量が大きい場合には１６３８４ポイント程度必要となる。
　効率的なＦＦＴ／ＩＦＦＴとしてはＣｏｏｌｅｙ－Ｔｕｋｅｙ（非特許文献２）によるバタフライ演算が有名であるが、ポイント数の大きいＣｏｏｌｅｙ－ＴｕｋｅｙによるＦＦＴ／ＩＦＦＴは回路が複雑になる。そのため、Ｐｒｉｍｅ　Ｆａｃｔｏｒ法（非特許文献３）により２つの小さなＦＦＴ／ＩＦＦＴに分解して処理を行う。図３は４０９６ポイントＦＦＴ／ＩＦＦＴをＰｒｉｍｅ　Ｆａｃｔｏｒ法を利用して２つの６４ポイントＦＦＴ３０２に分解した図である。
　１００Ｇｂｐｓ超のデジタルコヒーレント受信器では、１２８並列あれば処理できるので、図３のＦＦＴブロック３０１が物理的なハードウェアとして実装される。ただし、以降の説明では説明を簡単にするため、１２８並列（ＦＦＴブロック３０１）ではなく６４並列（ＦＦＴブロック３００）として説明を行う。また、６４ポイントＦＦＴは、Ｃｏｏｌｅｙ－Ｔｕｋｅｙの方法やその他の手法、もしくは同じくＰｒｉｍｅ　Ｆａｃｔｏｒ法で８×８に分解しても良い。
　次に、図２におけるデータの流れ、特にデータの並び順について図面を用いて説明する。図６は、図２におけるＡｎａｌｏｇ／Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ（以下、ＡＤＣ２０３）、周波数オフセット補償器２０４、等化器２０５を拡大して表示したものである。そして、等化器２０５内部には波長分散補償を周波数ドメインで行うためのＦＦＴ６０２、フィルタ演算（複素乗算器）６０３、ＩＦＦＴ６０４が含まれる。また、図６には図示していないが、偏波分離など多くの機能が実装される。
　まずはじめに、ＡＤＣ２０３のデータの並びについて説明を行う。一般的なＡＤＣ２０３から出力されるデータは図４のようになる。ここで時刻１はＡＤＣのサンプリング間隔を表している。例えば６４ＧＳａｍｐｌｅ／ｓｅｃのＡＤＣ２０３では、サンプリング間隔が１５．６２５ｐｓ（＝１ｓｅｃ／６４ＧＳａｍｐｌｅ）となるため、時刻１は１５．６２５ｐｓ、時刻２は３１．２５ｐｓ、時刻１２７は１９８４．３７５（＝１２７×１５．６２５）ｐｓのサンプリングされた波形データである。しかしながら、一般的なデジタル回路の動作周波数は高々数ＧＨｚであるため、１つのデータを１クロックサイクルで受け取ることはできない。したがって、ＡＤＣ２０３から出力されるデータは、図４のように１クロックサイクルに６４個並べて、デジタル信号処理部２１０に入力される。
　一方、ＦＦＴへ入力すべきデータは、図３から、１サイクル目に入力するデータはｘ［０］，ｘ［６４］，・・・，ｘ［６３×６４］、２サイクル目に入力するデータはｘ［１］，ｘ［６５］，・・・，ｘ［６３×６４＋１］となることが分かる。したがって、ＦＦＴへ入力するデータ順序は図５のようになり、ＩＦＦＴの場合も同様である。ただし、ここでｘはＦＦＴへの入力信号を表し、ｙはＦＦＴの出力信号を表す。図４と図５を比較すると、ＡＤＣからの出力とＦＦＴへの入力順序が異なることが分かる。したがって、データの並び替えが必要となり、図６のように並び替え用メモリ（１）６０１、並び替え用メモリ（２）６０５が必要となる。
　また、同様の並び替えが、ＦＦＴ内部のクロスされている箇所（図３の並び替え用メモリ３０３）で必要となる。
　以降、４０９６ポイントＦＦＴで６４並列の場合のＦＦＴ内部のデータ並び換えについて、図７および図８を利用して具体的に説明する。
　ＦＦＴ内部でのデータの並び替えを行うために、図７のようなメモリブロックを用意する。このメモリブロックは幅が１データ分、深さ６４ワードの１Ｒ１Ｗメモリ７０１が６４個横に並べられ（６４個の１Ｒ１Ｗメモリを並べたもの７０２）、それが２セット（並べ替え用メモリ３０３）から構成される。１Ｒ１Ｗメモリ７０１は、幅が１データ分、深さ６４ワードのメモリの一般的な１Ｒ１Ｗメモリ（１サイクルで１回のリード処理と１回のライト処理が可能なメモリ）である。
　このメモリブロックに対して、図８の上側図に示す位置に値を書き込む。図８の［Ａ，Ｂ］は図３の左側のＦＦＴ列の出力を示している。つまり１サイクル目に計算された６４個の値［０，０］，［０，１］，・・・，［０，６３］は、図８の上側図の太字で記載された対角線上の位置に書き込まれる。同様に２サイクル目の［１，０］，［１，１］，・・・，［１，６３］も順次、図８の上側図のメモリに書き込まれる。このような動作を６４回続けメモリを一杯にする。逆に読み出すときは、図８の上側図の点線で囲まれた位置を読み出す。これにより、１サイクル目には［＊，０］（＊は０～６３の値）が、２サイクル目には［＊，１］が読み出され、図３右側のＦＦＴ列に適切にデータを与えることができる。このように６４個のメモリを使用し、データの書き込む位置を図８の上側図のように工夫することでＦＦＴの１フレーム分（４０９６個のデータ）のメモリ容量だけで、並び替えを実現することができる。
　ただしメモリを読み出している途中で上書きされるため、図７に示すように、メモリセット（６４個の１Ｒ１Ｗメモリを並べたもの７０２）を２つ用意する。そして、最初の書き込みは上側のメモリ群に書き込み、その次は下側のメモリ群に、その次は上側のメモリ群に、と順々に書き込む。一方、読み出し側はその逆の順序で読み出すことで、上書きされる問題を解決することができる。
　次に、周波数オフセット補償を周波数ドメインで行う場合を考える。周波数ドメインでオフセット補償する場合は、図９のようにオフセットする量の分だけ、左もしくは右シフトすることで実現される。したがって、信号ｙをＦＦＴの結果とすると、左にｐシフトする場合（ｐは整数）は、ｙ［（ｎ－ｐ）％４０９６］（％はｎ－ｐを４０９６で割ったときの余りを示す）、右にｐシフトする場合はｙ［（ｎ＋ｐ）％４０９６］を計算すれば良い。つまり、右１シフトする場合は、ＦＦＴした結果のｙ［４０９５］をｙ［０］、ｙ［０］をｙ［１］、ｙ［１］をｙ［２］などとして取り扱えばよい。しかしながら、図５から、ｙ［４０９５］は６４サイクル目で出力されるが、それをｙ［０］として扱い、ｙ［０］をｙ［１］として扱うためには、少なくとも６４サイクル以上遅延させる必要がある。つまり、１つ右シフトする場合だけでも少なくとも４０９６個のデータを保持するだけのメモリが必要となり、このようなメモリも数百キロゲート必要となる。
特開２００９－１３５９３０
Ａ．Ｌｅｖｅｎ，Ｎ．Ｋａｎｅｄａ，Ｕ．Ｋｏｃ，Ｙ．Ｃｈｅｎ，"Ｆｒｅｑｕｅｎｃｙ　Ｅｓｔｉｍａｔｉｏｎ　ｉｎ　Ｉｎｔｒａｄｙｎｅ　Ｒｅｃｅｐｔｉｏｎ"Ｐｈｏｔｏｎｉｃ　ｔｅｃｈｎｏｌｏｇｙ　ｌｅｔｔｅｒｓ，Ｖｏｌ．１９，ｐｐ３６６－３６８，２００７． Ｊ．Ｗ．Ｃｏｏｌｅｙ，Ｊ．Ｗ．Ｔｕｋｅｙ，"Ａｎ　Ａｌｇｏｒｉｔｈｍ　ｆｏｒ　ｔｈｅ　Ｍａｃｈｉｎｅ　Ｃａｌｃｕｌａｔｉｏｎ　ｏｆ　Ｃｏｍｐｌｅｘ　Ｆｏｕｒｉｅｒ　Ｓｅｒｉｅｓ"Ｍａｔｈｅｍａｔｉｃｓ　ｏｆ　Ｃｏｍｐｕｔａｔｉｏｎ，Ｖｏｌ．１９． Ｄ．Ｐ．Ｋｏｌｂａ，"Ａ　Ｐｒｉｍｅ　Ｆａｃｔｏｒ　ＦＦＴ　Ａｌｇｏｒｉｔｈｍ　Ｕｓｉｎｇ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｃｏｎｖｏｌｕｔｉｏｎ"ＩＥＥＥ　Ｔｒａｎｓ．ｏｎ　Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ　ａｎｄ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ２９，Ｎｏ．４，１９８１．
　上記のように、周波数オフセット補償を行うための問題点は、時間ドメインで補償する場合は複素乗算器が、周波数ドメインで補償する場合は遅延させるためのメモリが、様々な補償回路とは別に追加されることである。これによりデジタル信号処理部の回路規模が増加し、その結果、消費電力増加やチップの歩留まり低下などの問題が生じている。
　本発明は、上記の課題に鑑みてなされたものであり、その目的は、新たな複素乗算器や新たなメモリを必要とすることなく周波数オフセット補償を行う周波数オフセット補償装置および周波数オフセット補償方法を実現することである。
　なお、本発明は周波数オフセットを補償するための発明であり、補償量を求めるためのものではない。すなわち、周波数オフセット補償量が与えられた後に、如何にして周波数オフセット補償を行うかの発明である。
　本発明の周波数オフセット補償装置は、入力信号の離散時間フーリエ変換を行う第１のＦＦＴ手段と、離散時間フーリエ変換を行う第２のＦＦＴ手段と、前記第１のＦＦＴ手段の出力データの順序を周波数オフセット補償量に応じて変え、前記周波数オフセット補償量に応じた順序とした前記出力データを並び替えして前記第２のＦＦＴ手段に入力する、オフセット補償手段と、を備えた周波数オフセット補償装置である。
　本発明の周波数オフセット補償方法は、入力信号の離散時間フーリエ変換を行う第１のＦＦＴ工程と、離散時間フーリエ変換を行う第２のＦＦＴ工程と、前記第１のＦＦＴ工程の出力データの順序を周波数オフセット補償量に応じて変え、前記周波数オフセット補償量に応じた順序とした前記出力データを並び替えして前記第２のＦＦＴ手段に入力する、オフセット補償工程と、を有する周波数オフセット補償方法である。
　本発明により、新たな複素乗算器や新たなメモリを必要とすることなく周波数オフセット補償を行う周波数オフセット補償装置および周波数オフセット補償方法を実現することができる。
本発明の第１および第２の実施形態の構成を示すブロック図である。 デジタル信号処理による光デジタルコヒーレント受信器の構成例である。 Ｐｒｉｍｅ　Ｆａｃｔｏｒ法を用いた４０９６ポイントＦＦＴ／ＩＦＦＴを行う回路である。 ＡＤＣからの６４並列の出力データ例である。 ＦＦＴブロックへ入力するデータ列である。 ＡＤＣからの処理の流れを記載したブロック図である。 ＦＦＴ／ＩＦＦＴ内部にある並び替え用メモリへの書き込み位置を示した図である。 ＦＦＴ／ＩＦＦＴ内部にある実際の並び替え用メモリの動作を示した図である。 周波数オフセット補償の原理について説明した図である。 各周波数オフセット補償量に対して、ＦＦＴの出力順序を記載した図である。 図１０を、ＦＦＴの出力順序ではなく、第二ＦＦＴへの入力に置き換えた図である。 左６４シフト、左６５シフトに対して、周波数オフセット補償をした場合のＦＦＴの出力順序を記載した図である。 図１２を、ＦＦＴの出力順序ではなく、第二ＦＦＴへの入力に置き換えた図である。 左１シフトの時、１番目（１クロックサイクル目）の並び替え用メモリの値を示した図である。 左１シフトの時、２番目（２クロックサイクル目）の並び替え用メモリの値を示した図である。 左１シフトの時、６３番目（６３クロックサイクル目）の並び替え用メモリの値を示した図である。 左１シフトの時、６４番目（６４クロックサイクル目）の並び替え用メモリの値を示した図である。 左１シフトの時、６５番目（６５クロックサイクル目）の並び替え用メモリの値を示した図である。 本発明の第３の実施形態の構成を示すブロック図である。 本発明の第３の実施形態の、各シフト量に対する並び替え用メモリの値を示した図である。 本発明の第４の実施形態の構成を示すブロック図である。 本発明の第４の実施形態の構成を示すブロック図である。 本発明の第５の実施形態の構成を示すブロック図である。 強制ゼロ手段の動作について説明するための図である。 本発明の第６の実施形態の構成を示すブロック図である。 本発明の第６の実施形態の動作について説明するための図である。
　以下、図を参照しながら、本発明の最良の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
　本発明の第１の実施形態について図１を参照して説明する。本実施形態の周波数オフセット補償装置は、入力信号の離散時間フーリエ変換を行う第一ＦＦＴ手段１０１と、離散時間フーリエ変換を行う第二ＦＦＴ手段１０５とを備える。さらに、第一ＦＦＴ手段１０１の出力データの順序を周波数オフセット補償量１０９に応じて変え、前記周波数オフセット補償量１０９に応じた順序とした前記出力データを並び替えして第二ＦＦＴ手段１０５に入力する、オフセット補償手段１１０を備える。
　本実施形態により、新たな複素乗算器や新たなメモリを必要とすることなく周波数オフセット補償を行う周波数オフセット補償装置を実現することができる。
（第２の実施形態）
　図１は、本発明の第２の実施形態の周波数オフセット補償装置の構成を示すブロック図である。本実施形態の周波数オフセット補償装置となるＦＦＴブロック１００は、入力信号の離散時間フーリエ変換を行う第一ＦＦＴ手段１０１と、離散時間フーリエ変換を行う第二ＦＦＴ手段１０５とを備える。さらに、第一ＦＦＴ手段１０１の出力データの順序を周波数オフセット補償量１０９に応じて変え、周波数オフセット補償量１０９に応じた順序とした出力データを並び替えして第二ＦＦＴ手段１０５に入力する、オフセット補償手段１１０とを備える。
　オフセット補償手段１１０は、入力データの順序をカウントするカウンタ１０８を備える。さらに、第一ＦＦＴ手段１０１の出力結果を第二ＦＦＴ手段１０５へ適切に入力するための並び替え用メモリ１０２を備える。さらに、カウンタ１０８の値に基づいて、並び替え用メモリ１０２の書き込み位置を決定する書き込み位置決定手段１０７と、周波数オフセット補償量１０９に基づいて、並び替え用メモリ１０２への読み出し順序を変える読み出し位置決定手段１０６とを備える。さらに、カウンタ１０８の値と周波数オフセット補償量１０９に基づいて、並び替え用メモリ１０２の出力を並び替える第一並替手段１０３を備える。さらに、カウンタ１０８の値に基づいて、第一並替手段１０３からの読み出し結果を並び替えし、第二ＦＦＴ手段１０５へ入力するためのデータを作る第二並替手段１０４を備える。
　すなわち、オフセット補償手段１１０は、並び替え用メモリ１０２と、カウンタ１０８と、書き込み位置決定手段１０７と、読み出し位置決定手段１０６と、第一並替手段１０３、第二並替手段１０４とを備える。そして、周波数オフセット補償装置は、第一ＦＦＴ手段１０１と、第二ＦＦＴ手段１０５と、第一ＦＦＴ手段１０１と第二ＦＦＴ手段１０５の間にある前記オフセット補償手段１１０とを備える。
　本実施形態の動作の説明の前に、どのようにして周波数オフセット補償を行うのか、その原理を詳細に説明する。背景技術で述べた通り、周波数ドメインで周波数オフセット補償を行う場合、周波数オフセット補償は、図９のように、オフセットする量の分だけ、信号（オフセット補償前）９０１を左もしくは右にシフトすることで実現される。したがって、信号ｙをＦＦＴの結果とすると、左にｐシフトする場合はｙ［（ｎ－ｐ）％４０９６］（％はｎ－ｐを４０９６で割ったときの余りを示す）、右にｐシフトする場合はｙ［（ｎ＋ｐ）％４０９６］を計算すれば良い。つまり、右に１シフトする場合は、ＦＦＴした結果のｙ［４０９５］をｙ［０］、ｙ［０］をｙ［１］、ｙ［１］をｙ［２］などとして取り扱えばよい。
　したがって、左１シフト、左２シフト、右１シフト、右２シフトの場合、図１０に示すように出力すればよい。以下、左１シフトの場合を例として説明する。本来は、１サイクル目にｙ［０］，ｙ［６４］・・・，ｙ［４０３２］、２サイクル目にｙ［１］，ｙ［６５］，・・・，ｙ［４０３３］を出力して、後段の処理ブロック（例えば図６のフィルタ演算６０３）に伝搬させる。これを１サイクル目にｙ［１］，ｙ［６５］，・・・，ｙ［４０３３］を出力し、２サイクル目にｙ［２］，ｙ［６６］，・・・，ｙ［４０３４］を出力し、６４サイクル目にｙ［６４］，・・・，ｙ［４０３２］，ｙ［０］を出力する。これにより、後段の処理ブロックは、ｙ［１］，ｙ［６５］，・・・，ｙ［４０３３］をｙ［０］，ｙ［６４］，・・・，ｙ［４０３２］として処理することになるので、左１シフトしたときと同等の動作とすることができる。
　本実施形態では、図３の右側のＦＦＴへ入力する順序を変更することで、これを実現する。図１０はＦＦＴの出力に着目した表であるが、それを図３の右側のＦＦＴへの入力へ変換した表を図１１に示す。本実施形態では、図３の右側のＦＦＴへ入力する順序を図１１に示すようにすることで、周波数オフセット補償を実現する。
　次に、各手段の動作について、詳細に説明を行う。
　第一ＦＦＴ手段１０１と第二ＦＦＴ手段１０５は、入力されたデータに対して個別にＦＦＴを行い、その結果を出力する手段である。ＦＦＴの実現方法は一般的なＣｏｏｌｅｙ－Ｔｕｋｅｙ（非特許文献２）の方法でも良いし、理論的に離散時間フーリエ変換を計算する方法でも良い。第一ＦＦＴ手段１０１と第二ＦＦＴ手段１０５は、図３に対応させた場合、第一ＦＦＴ手段１０１は左側の１つの６４ポイントＦＦＴ３０２を指し、第二ＦＦＴ手段は右側の１つの６４ポイントＦＦＴ３０２を指す。
　並び替え用メモリ１０２は、図３のＦＦＴブロック３００において左側にあるＦＦＴ群と右側にあるＦＦＴ群との間で適切なデータ授受を行うためのメモリ（並び替え用メモリ３０３）である。その動作の詳細は、図７および図８を利用して説明したとおりである。書き込み位置決定手段１０７の動作も、図７を利用して説明したとおり、第一ＦＦＴ手段１０１から出力されたデータの書き込み位置を、カウンタ１０８の値にしたがって図８に表示したように決定するものである。なお、図８では、上側の図は図３の左側のＦＦＴの出力に着目した表（例えば図１０に対応）、下側の図は図３の右側のＦＦＴへの入力へ変換した表（例えば図１１に対応）を示す。
　第二並替手段１０４は、並び替え用メモリ１０２から読み出される値を並び替えさせるものである。図８によると、例えば２サイクル目は［６３，１］，［０，１］，［１，１］，・・・，［６２，１］となる。これを［０，１］，［１，１］，・・・，［６２，１］，［６３，１］と左へ一つ並び替えて（以下、左１ローテートと記す）、第二ＦＦＴ手段１０５へ入力する。３サイクル目は［６２，２］，［６３，２］，［０，２］，［１，２］，・・・，［６１，２］となるので、それを［０，２］，［１，２］，・・・，［６２，１］，［６３，１］と左２ローテートさせる。６４サイクル目は左６３ローテート（＝右１ローテート）させる。
　本実施形態の新規な特徴は、読み出し位置決定手段１０６と第一並替手段１０３を追加したことである。以下、これら２つの手段の動作について詳細に説明する。
　読み出し位置決定手段１０６は、周波数オフセット補償量１０９に基づいて並び替え用メモリ１０２の読み出し順序を変更するものである。周波数オフセット補償を行わない場合は、図８に示すようにアドレスの上位から順番に６４サイクル読み出しを行う。一方、左に１シフトする場合は、図１０、図１１に示すように本来は１サイクル目にｙ［０］，ｙ［６４］，・・・，ｙ［４０３２］に対する入力データ［０，０］，［１，０］，・・・，［６３，０］を第二ＦＦＴ手段１０５に供給すべきである。が、それを［０，１］，［１，１］，・・・，［６３，１］に変更する。つまり、読み出すアドレスを０からではなく１から開始するように動作する。そして最後の６４サイクル目はアドレス０を読み出すように動作する。
　また、第一並替手段１０３は、１サイクル目に何もしなければ、図８から［６３，１］，［０，１］，［１，１］，・・・，［６２，１］が供給されてしまう。本来であれば図１１に示すとおり、１サイクル目には［０，１］，［１，１］，・・・，［６２，１］，［６３，１］を供給する必要があるので、左１ローテートを行う。以降２～６３サイクルすべてにおいて、入力データされるデータを１サイクル目と同じように左１ローテートする。ただし６４サイクル目の場合、アドレス０から読み出され、読み出されたデータは［０，０］，［１，０］，［２，０］，・・・，［６３，０］である。一方、第二ＦＦＴ手段１０５に入力すべきデータは図１１から［１，０］，［２，０］，・・・，［６３，０］，［０，０］と左１ローテートした状態である。前述したとおり、第二並替手段１０４は６４サイクル目には左６３ローテート（＝右１ローテート）するので、第一並替手段１０３は左２ローテートする必要がある。
　また、周波数オフセット補償量が左２シフトの場合、読み出しはアドレス２，・・・，６３，０，１の順序で読み出す。そして第一並替手段１０３は、１から６２サイクルまでは左２ローテートを行い、６３，６４サイクルは左３ローテートを行う。
　次に左６４シフトの場合、ＦＦＴの出力信号順を図１２に示す。これを図１１と同じように図３の右側のＦＦＴへの入力へ変換した表を図１３に示す。左６４シフトの場合は、読み出し位置決定手段１０６は周波数オフセット補償しない場合と同じようにアドレス０から並び替え用メモリ１０２の読み出しを行うが、第一並替手段１０３は常に左１ローテートを行う。また、左６５シフトの場合は、読み出し位置決定手段１０６は１から６３サイクル目は左２ローテートし、６４サイクル目は左３ローテートを行う。
　逆に右シフトの場合の読み出し位置決定手段１０６と第一並替手段１０３の動作について説明する。
　右１シフトする場合は、図１１に示すとおり、１サイクル目はアドレス［６３，６３］，［０，６３］［１，６３］，［２，６３］，・・・，［６２，６３］と読み出す必要がある。したがって、読み出し位置決定手段１０６は、アドレス６３，０，１，・・・，６２の順で読み出しを行う。一方、第二並替手段１０４は１サイクル目は何もしないため、第一並替手段１０３は、右２ローテートを行うように動作する。２サイクル目は、並び替え用メモリ１０２からは［０，０］，［１，０］，・・・，［６３，０］が読み出され、第二ＦＦＴ手段１０５にもそのまま入力すべきだが、第二並替手段１０４が左１ローテートを行うので、第一並替手段１０３は、右１ローテートを行う。
　同じく右２シフトする場合は、読み出し位置決定手段１０６はアドレス６２，６３，０，１，・・・，６１の順で読み出し、第一並替手段１０３は１、２サイクル目は右３ローテート、３～６４サイクルは右２ローテートを行う。
　また右６４シフトの場合、読み出し位置決定手段１０６はアドレス０，１，・・・，６２，６３の順で読み出し、第一並替手段１０３は、すべてのサイクルで右１ローテートを行う。右６５シフトの場合は、読み出し位置決定手段１０６は、アドレス６３，０，１，・・・，６２の順で読み出しを行い、１サイクル目は右３ローテート、２～６４サイクル目は右２ローテートすればよい。
　本実施形態では、その効果を分かりやすく説明するため第一並替手段１０３と第二並替手段１０４とを分けて記載したが、カウンタの値と周波数オフセット量に基づいて、並び替え用メモリ１０２の出力を並び替えするように動作する一つの並替手段として一体化しても良い。
　次に、本実施形態の全体の動作について、並び替え用メモリ１０２を中心に、左１シフトの場合について説明を行う。
　まず１サイクル目、並び替え用メモリ１０２は図１４のように変化する。並び替え用メモリ１０２の書き込み側のメモリにはＦＦＴの結果が太字で記載された対角線上の位置に書き込まれると同時に、読み出し側のメモリのアドレス１が読み出される。その後、第一並替手段１０３で並び替えした後、第二ＦＦＴ手段１０５に供給される。そして第二ＦＦＴ手段１０５のＦＦＴ結果は、図３のようにｙ［０］，ｙ［６４］，・・・，ｙ［６３×６４］となる。前述したとおり、１サイクル目、第二並替手段１０４はなにも行わず、第一並替手段１０３は左１ローテートを行う。
　次に２サイクル目、並び替え用メモリ１０２は図１５のように変化する。並び替え用メモリ１０２の書き込み側のメモリにはＦＦＴの結果が太字で記載された位置に書き込まれると同時に、読み出し側のメモリのアドレス２が読み出される。前述したとおり、２サイクル目、第二並替手段１０４は左１ローテートし、第一並替手段１０３も同じく左１ローテートを行い、第二ＦＦＴ手段１０５に供給される。そして第二ＦＦＴ手段１０５の結果は、図３のようにｙ［１］，ｙ［６５］，・・・，ｙ［６３×６４＋１］となる。
　このような動作が、３サイクルから６３サイクルまで続く。図１６には６３サイクル目の動作を記載している。
　次に６４サイクル目、並び替え用メモリは図１７のように変化する。並び替え用メモリ１０２の書き込み側のメモリにはＦＦＴの結果が太字で記載された位置に書き込まれると同時に、読み出し側のメモリのアドレス０が読み出される。前述したとおり、第一並替手段１０３では、左２ローテートされ、第二並替手段では左６３ローテート（合わせて左１ローテート）され、第二ＦＦＴ手段１０５へ供給される。そして第二ＦＦＴの結果は、図３のようにｙ［６３］，ｙ［６４］，・・・，ｙ［６３×６４＋６３］となる。
　次に６５サイクル目、並び替え用メモリは図１８のように変化する。このときは書き込まれるメモリと読み出されるメモリの位置が逆転するものの、その他の動作は１サイクル目と同じである。
　また、本実施形態で説明した、メモリに書き込むアドレスおよび読み出すアドレスは一例であり、それに限定されるものではない。同様に右左のローテート数も、それに限定されるものではない。
　以上のように、本実施形態では、ＦＦＴブロック１００に備えられた並び替え用メモリ１０２の読み出し順序を周波数オフセット補償量１０９に応じて変化させる。さらに、周波数オフセット補償量１０９に応じて並び替え用メモリから読み出されたデータを適切に並び替える第一並替手段１０３を備える。これにより、周波数ドメインで周波数オフセット補償するための新たなメモリを備える必要がなく、周波数オフセット補償を行うことが可能となる。一方、本実施形態では、読み出し位置決定手段１０６や第一並替手段１０３が必要となるが、これらを備えることは新たなメモリを備えることに比べて圧倒的に軽微である。
（第３の実施形態）
　本発明の第３の実施形態について図面を参照して説明する。第２の実施形態では、周波数オフセット補償を、補償量に応じてメモリから読み出す順序を変えることで必要なデータを並び替えして実現したが、本実施形態では、これを書き込む順序を変更することで実現する。
　図１９は、本実施形態の周波数オフセット補償装置の構成を示すブロック図である。本実施形態は、周波数オフセット補償装置となる離散時間フーリエ変換を行うＦＦＴブロック１００の内部に、小さいＦＦＴを行う第一ＦＦＴ手段１０１、第二ＦＦＴ手段１０５と、入力データの順序をカウントするカウンタ１０８とを備える。さらに、第一ＦＦＴ手段１０１と第二ＦＦＴ手段１０５の間にあり、第一ＦＦＴ手段１０１の出力結果を第二ＦＦＴ手段１０５へ適切に入力するための並び替え用メモリ１０２とを備える。
　さらに、前記カウンタ１０８の値に基づいて、前記並び替え用メモリ１０２への読み出し位置を決定する読み出し位置決定手段１９０１を備える。さらに、前記カウンタ１０８の値および周波数オフセット量に基づいて、前記並び替え用メモリ１０２への書き込む位置を決定する書き込み位置決定手段１９０２とを備える。さらに、前記カウンタ１０８および周波数オフセット補償量１０９に基づいて、並び替え用メモリ１０２の出力を並び替えする第一並替手段１９０３を備える。さらに、前記カウンタ１０８の値に基づいて、第一並替手段１９０３から出力されるデータを並び替えする第二並替手段１０４とを備える。
　すなわち、オフセット補償手段１１１は、並び替え用メモリ１０２と、カウンタ１０８と、書き込み位置決定手段１９０２と、読み出し位置決定手段１９０１と、第一並替手段１９０３、第二並替手段１０４とを備える。そして、周波数オフセット補償装置は、第一ＦＦＴ手段１０１と、第二ＦＦＴ手段１０５と、第一ＦＦＴ手段１０１と第二ＦＦＴ手段１０５の間にある前記オフセット補償手段１１１とを備える。
　第一ＦＦＴ手段１０１、第二ＦＦＴ手段１０５、カウンタ１０８、並び替え用メモリ１０２、第二並替手段１０４は第２の実施形態と同じ動作をする。周波数オフセット補償を行うために、本実施形態での新規な特徴は、周波数オフセット補償量１０９に基づいて、第一ＦＦＴ手段１０１の結果を並び替え用メモリ１０２に書き込む位置を決定する書き込み位置決定手段１９０２と第一並替手段１９０３である。
　以下、書き込み位置決定手段１９０２の動作について、詳細に説明を行う。左１シフト、左２シフト、右１シフト、右２シフトを例に取り、書き込み位置決定手段１９０２が第一ＦＦＴ手段１０１の結果を並び替え用メモリ１０２に書き込む位置を図２０に示す。書き込み位置は左Ｘシフトの場合は、第一ＦＦＴ手段の結果を右に（Ｘ％６４）個ローテーションし、右Ｘシフトの場合は、（Ｘ％６４）個左にローテーションしてメモリに書き込む。
　第一並替手段１９０３は、結果が図１１と同じになるように並び替えする。つまり、左１シフトの場合は、１～６３サイクルの場合は何も並び替えせず、６４サイクルの場合のみ左１ローテートさせる。また、左２シフトの場合は、１～６２サイクルの場合は何も並び替えせず、６３，６４サイクルの場合のみ左１ローテートさせる。また、右１シフトの場合は、１サイクルの場合のみ右１ローテートさせ、２～６４サイクルの場合は何も並び替えしない。また、右２シフトの場合は、１、２サイクルの場合のみ右１ローテートさせ、３～６４サイクルの場合は何も並び替えしない。
　このように構成することで、周波数オフセット補償を実現することができる。本実施形態は、第２の実施形態では周波数オフセット補償量に対応して読み出し位置を変えたことを、周波数オフセット補償量に対応して書き込み位置を変えるように変更しただけであるので、その効果は第２の実施形態と同様である。
（第４の実施形態）
　本発明の第４の実施形態について図面を参照して説明する。本実施形態は、ＦＦＴ手段が３つある場合である。図２１および図２２は、本実施形態の構成を示すブロック図である。図２１は、読み出し位置決定手段１０６、第一並替手段１０３を第一ＦＦＴ手段１０１と第二ＦＦＴ手段１０５の間に入れる方法である。また、図２２は、読み出し位置決定手段１０６、第一並替手段１０３を第二ＦＦＴ手段１０５と第三ＦＦＴ手段２１０１の間に入れる方法である。
　図２１および図２２ともに得られる効果は、第２の実施形態や第３の実施形態と同様である。また、ＦＦＴブロック１００が、４つ以上のＦＦＴに分割された場合も、いずれかのＦＦＴの間に、読み出し位置決定手段と第一並替手段を備えることで、周波数オフセット補償を行うことができる。また、本実施形態では、第２の実施形態をＦＦＴブロックが３つ以上に分解された場合へ適用したが、同様に第３の実施形態を適用することも可能である。
（第５の実施形態）
　本発明の第５の実施形態について図面を参照して説明する。図２３は、本実施形態の構成を示すブロック図である。本実施形態は、第２の実施形態に強制ゼロ手段２３０１を付加したものである。強制ゼロ手段２３０１以外の手段については、第２の実施形態と同じである。
　強制ゼロ手段２３０１は、第二ＦＦＴ手段１０５から出力されたデータのうち、いくつかの出力を強制的にゼロにし、その他の値についてはそのまま出力するものである。強制的にゼロにする場所および量は周波数オフセット補償量１０９に基づいて決定される。ＦＦＴのポイント数が４０９６の場合、例えば、左１シフトの場合は２０４８のみを０とし、左２シフトの場合は２０４７，２０４８のみを０とする。逆に右１シフトの場合は２０４９のみを０とし、右２シフトの場合は２０４９，２０５０のみをゼロとする。強制ゼロ手段がゼロにすべきデータは、周波数オフセット補償量１０９およびカウンタ１０８の値に基づいて計算する。
　次に、本実施形態の効果について説明する。離散時間フーリエ変換の場合、そのデジタル信号で表せる周波数の上限はサンプリング周波数の半分である。本実施形態で強制ゼロ手段２３０１が出力値をゼロにするのは、図２４に示すように周波数オフセット分のシフト操作によって、シフト前は表すことのできず、シフト後新たに表せるようになった周波数領域の部分（図２４の（１））である。この操作により、第２の実施形態では、図２４の（２）の箇所が（１）に見えていたが、理論的にはそこはすでにカット（ＡＤＣの前の帯域フィルタでカットされている）されるため、強制ゼロ手段２３０１がこの部分をゼロとすることで、より理想的な動作となる。
　また、本実施形態では片側だけ強制的にゼロにしているが、理想的な波形は対称性がある場合もあるため、両側ともゼロにする形態も可能である。つまり、図２４において（１）だけでなく（２）もゼロとする形態も可能である。
（第６の実施形態）
　本発明の第６の実施形態について図面を参照して説明する。図２５は、本実施形態の構成を示すブロック図である。本実施形態は、周波数オフセット補償をＦＦＴ６０２ではなくＩＦＦＴ２５０２の内部で行う方法である。ＩＦＦＴ２５０１内部での動作は、第２の実施形態のＦＦＴ１０１の場合と同じである。
　ただし、本実施形態では、図２５に示すとおりフィルタ演算２５０１を変える必要がある。第２の実施形態のようにＦＦＴで周波数オフセット補償しフィルタ演算を行う場合は、図２６においては、点線の信号（周波数オフセット補償後）９００に対して、点線のフィルタ特性（オフセット無し）を掛け合わせれば良い。それに対して、ＩＦＦＴで周波数オフセットする場合は、オフセット補償のされていない実線の信号（周波数オフセット補償前）９０１がフィルタ演算２５０１に入力される。そのため、フィルタ特性も、周波数オフセット分逆にシフトさせた実線のフィルタ特性（オフセット有り）とする必要がある。すなわち、フィルタ演算２５０１では、周波数オフセット補償量１０９に基づいてフィルタ特性をシフトさせた実線のフィルタ特性（オフセット有り）と、ＦＦＴ６０２の結果とを掛け合わせる。これにより、ＩＦＦＴ２５０２での周波数オフセット補償の効果を、第２の実施形態と同じとすることができる。
　以上、本実施形態により、ＦＦＴおよびＩＦＦＴを構成する元々の構成要素を利用して、周波数オフセット補償を行うことが可能となる。これにより、新たな複素乗算器やメモリを必要とすることなく周波数オフセット補償を行うことができる。その結果、システム全体として回路面積を削減でき、さらに、消費電力増加やチップの歩留まり低下などの問題が解決する。
　本実施形態は、光デジタルコヒーレント通信といった用途に適用できる。また無線通信など周波数オフセットがあるシステムに適用可能である。
　本発明は上記実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。また、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
　付記
（付記１）
入力信号の離散時間フーリエ変換を行う第１のＦＦＴ手段と、離散時間フーリエ変換を行う第２のＦＦＴ手段と、前記第１のＦＦＴ手段の出力データの順序を周波数オフセット補償量に応じて変え、前記周波数オフセット補償量に応じた順序とした前記出力データを並び替えして前記第２のＦＦＴ手段に入力する、オフセット補償手段と、を備えた周波数オフセット補償装置。
（付記２）
前記オフセット補償手段が、前記第１のＦＦＴ手段の出力データを書き込み、前記第２のＦＦＴ手段に入力するための並び替えを行う、並び替え用メモリ手段と、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定する、書き込み位置決定手段と、前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定する、読み出し位置決定手段と、前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替える、第１の並び替え手段と、前記第１の並び替え手段で並び替えられた前記出力データを並び替えして前記第２のＦＦＴ手段へ入力する、第２の並び替え手段と、を備えた、付記１記載の周波数オフセット補償装置。
（付記３）
前記オフセット補償手段が、前記入力信号の順序をカウントするカウンタ手段を備え、前記書き込み位置決定手段が、前記カウンタ手段のカウント値に基づいて、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定し、前記読み出し位置決定手段が、前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定し、前記第１の並び替え手段が、前記カウンタ手段のカウント値と前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替え、前記第２の並び替え手段が、前記カウンタ手段のカウント値に基づいて、前記第１の並び替え手段で並び替えられた前記出力データを並び替えして前記第２のＦＦＴ手段へ入力する、付記２記載の周波数オフセット補償装置。
（付記４）
前記オフセット補償手段が、前記第１のＦＦＴ手段の出力データを書き込み、前記第２のＦＦＴ手段に入力するための並び替えを行う、並び替え用メモリ手段と、前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定する、書き込み位置決定手段と、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定する、読み出し位置決定手段と、前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替える、第１の並び替え手段と、前記第１の並び替え手段で並び替えられた前記出力データを、並び替えして前記第２のＦＦＴ手段へ入力する、第２の並び替え手段と、を備えた、付記１記載の周波数オフセット補償装置。
（付記５）
前記オフセット補償手段が、前記入力信号の順序をカウントするカウンタ手段を備え、前記書き込み位置決定手段が、前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定し、前記読み出し位置決定手段が、前記カウンタ手段のカウント値に基づいて、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定し、前記第１の並び替え手段が、前記カウンタ手段のカウント値と前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替え、前記第２の並び替え手段が、前記カウンタ手段のカウント値に基づいて、前記第１の並び替え手段で並び替えられた前記出力データを並び替えして前記第２のＦＦＴ手段へ入力する、付記４記載の周波数オフセット補償装置。
（付記６）
前記第１のＦＦＴ手段と前記第２のＦＦＴ手段の少なくとも一方が、逆離散時間フーリエ変換である、付記１から５の内の１項記載の周波数オフセット補償装置。
（付記７）
前記第２のＦＦＴ手段の後に、前記第２のＦＦＴ手段の所定の出力値をゼロにする強制ゼロ手段を備えた、付記１から６の内の１項記載の周波数オフセット補償装置。
（付記８）
前記強制ゼロ手段が、前記周波数オフセット補償量に基づいて前記出力値をゼロにする、付記７に記載の周波数オフセット補償装置。
（付記９）
入力信号を第１の離散時間フーリエ変換し、前記第１の離散時間フーリエ変換した出力データの順序を周波数オフセット補償量に応じて変え、前記周波数オフセット補償量に応じた順序とした前記出力データを並び替え、前記並び替えした前記出力データを第２の離散時間フーリエ変換する、周波数オフセット補償方法。
（付記１０）
前記第１の離散時間フーリエ変換した前記出力データのメモリへの書き込み位置を決定し、前記書き込み位置に前記出力データを書き込み、前記書き込み位置に書き込まれた前記出力データの読み出し順序を決定し、前記読み出し順序で読み出された前記出力データを第１の並び替えをし、前記第１の並び替えをした前記出力データを第２の並び替えをして前記第２の離散時間フーリエ変換する、付記９に記載の周波数オフセット補償方法。
（付記１１）
前記周波数オフセット補償量に基づいて、前記読み出し順序を決定する、または、前記書き込み位置を決定する、付記１０に記載の周波数オフセット補償方法。
（付記１２）
前記第１の並び替えは、前記周波数オフセット補償量に基づいて前記出力データを並び替える、付記１０または１１に記載の周波数オフセット補償方法。
（付記１３）
前記第１の離散時間フーリエ変換と前記第２の離散時間フーリエ変換の少なくとも一方が、逆フーリエ変換を行う、付記９から１２の内の１項記載の周波数オフセット補償方法。
（付記１４）
前記第２の離散時間フーリエ変換の後に、前記第２の離散時間フーリエ変換の所定の出力値をゼロにする、付記９から１３の内の１項記載の周波数オフセット補償方法。
（付記１５）
前記ゼロにするが、前記周波数オフセット補償量に基づいて前記出力値をゼロにする、付記１４に記載の周波数オフセット補償方法。
　この出願は、２０１２年１２月２０日に出願された日本出願特願２０１２－２７７８１８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、光通信における光コヒーレント受信器の周波数オフセット補償技術に関し、光通信システムへの利用が可能である。
　１００　　ＦＦＴブロック
　１０１　　第一ＦＦＴ手段
　１０２　　並び替え用メモリ
　１０３　　第一並替手段
　１０４　　第二並替手段
　１０５　　第二ＦＦＴ手段
　１０６　　読み出し位置決定手段
　１０７　　書き込み位置決定手段
　１０８　　カウンタ
　１０９　　周波数オフセット補償量
　１１０、１１１　　オフセット補償手段
　２００　　光周波数混合器
　２０１　　ローカル発振レーザー
　２０２　　ＰＤ（フォトダイオード）
　２０３　　ＡＤＣ
　２０４　　周波数オフセット補償器
　２０５　　等化器
　２０６　　積分器
　２０７　　周波数オフセット推定器
　２０８　　位相推定器
　２０９　　データ復元
　２１０　　デジタル信号処理部
　３００　　ＦＦＴブロック
　３０１　　ＦＦＴブロック
　３０２　　６４ポイントＦＦＴ
　３０３　　並び替え用メモリ
　６０１　　並び替え用メモリ（１）
　６０２　　ＦＦＴ
　６０３　　フィルタ演算（複素乗算器）
　６０４　　ＩＦＦＴ
　６０５　　並び替え用メモリ（２）
　７０１　　１Ｒ１Ｗメモリ
　７０２　　６４個の１Ｒ１Ｗメモリを並べたもの
　９００　　信号（周波数オフセット補償後）
　９０１　　信号（周波数オフセット補償前）
　１９０１　　読み出し位置決定手段
　１９０２　　書き込み位置決定手段
　１９０３　　第一並替手段
　２１０１　　第三ＦＦＴ手段
　２３０１　　強制ゼロ手段
　２５０１　　フィルタ演算（複素乗算器）
　２５０２　　ＩＦＦＴ

Claims (10)

  1. 入力信号の離散時間フーリエ変換を行う第１のＦＦＴ手段と、離散時間フーリエ変換を行う第２のＦＦＴ手段と、
    前記第１のＦＦＴ手段の出力データの順序を周波数オフセット補償量に応じて変え、前記周波数オフセット補償量に応じた順序とした前記出力データを並び替えして前記第２のＦＦＴ手段に入力する、オフセット補償手段と、
    を備えた周波数オフセット補償装置。
  2. 前記オフセット補償手段が、
    前記第１のＦＦＴ手段の出力データを書き込み、前記第２のＦＦＴ手段に入力するための並び替えを行う、並び替え用メモリ手段と、
    前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定する、書き込み位置決定手段と、
    前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定する、読み出し位置決定手段と、
    前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替える、第１の並び替え手段と、
    前記第１の並び替え手段で並び替えられた前記出力データを並び替えして前記第２のＦＦＴ手段へ入力する、第２の並び替え手段と、
    を備えた、請求項１記載の周波数オフセット補償装置。
  3. 前記オフセット補償手段が、前記入力信号の順序をカウントするカウンタ手段を備え、
    前記書き込み位置決定手段が、前記カウンタ手段のカウント値に基づいて、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定し、
    前記読み出し位置決定手段が、前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定し、
    前記第１の並び替え手段が、前記カウンタ手段のカウント値と前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替え、
    前記第２の並び替え手段が、前記カウンタ手段のカウント値に基づいて、前記第１の並び替え手段で並び替えられた前記出力データを並び替えして前記第２のＦＦＴ手段へ入力する、
    請求項２記載の周波数オフセット補償装置。
  4. 前記オフセット補償手段が、
    前記第１のＦＦＴ手段の出力データを書き込み、前記第２のＦＦＴ手段に入力するための並び替えを行う、並び替え用メモリ手段と、
    前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定する、書き込み位置決定手段と、
    前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定する、読み出し位置決定手段と、
    前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替える、第１の並び替え手段と、
    前記第１の並び替え手段で並び替えられた前記出力データを、並び替えして前記第２のＦＦＴ手段へ入力する、第２の並び替え手段と、
    を備えた、請求項１記載の周波数オフセット補償装置。
  5. 前記オフセット補償手段が、前記入力信号の順序をカウントするカウンタ手段を備え、
    前記書き込み位置決定手段が、前記周波数オフセット補償量に基づいて、前記並び替え用メモリ手段へ前記出力データを書き込む位置を決定し、
    前記読み出し位置決定手段が、前記カウンタ手段のカウント値に基づいて、前記並び替え用メモリ手段に書き込まれた前記出力データの読み出し順序を決定し、
    前記第１の並び替え手段が、前記カウンタ手段のカウント値と前記周波数オフセット補償量に基づいて、前記読み出し順序で読み出された順序に対応して前記出力データを並び替え、
    前記第２の並び替え手段が、前記カウンタ手段のカウント値に基づいて、前記第１の並び替え手段で並び替えられた前記出力データを並び替えして前記第２のＦＦＴ手段へ入力する、
    請求項４記載の周波数オフセット補償装置。
  6. 前記第１のＦＦＴ手段と前記第２のＦＦＴ手段の少なくとも一方が、逆離散時間フーリエ変換である、請求項１から５の内の１項記載の周波数オフセット補償装置。
  7. 前記第２のＦＦＴ手段の後に、前記第２のＦＦＴ手段の所定の出力値をゼロにする強制ゼロ手段を備えた、請求項１から６の内の１項記載の周波数オフセット補償装置。
  8. 入力信号を第１の離散時間フーリエ変換し、
    前記第１の離散時間フーリエ変換した出力データの順序を周波数オフセット補償量に応じて変え、
    前記周波数オフセット補償量に応じた順序とした前記出力データを並び替え、
    前記並び替えした前記出力データを第２の離散時間フーリエ変換する、
    周波数オフセット補償方法。
  9. 前記第１の離散時間フーリエ変換した前記出力データのメモリへの書き込み位置を決定し、
    前記書き込み位置に前記出力データを書き込み、
    前記書き込み位置に書き込まれた前記出力データの読み出し順序を決定し、
    前記読み出し順序で読み出された前記出力データを第１の並び替えをし、
    前記第１の並び替えをした前記出力データを第２の並び替えをして前記第２の離散時間フーリエ変換する、
    請求項８に記載の周波数オフセット補償方法。
  10. 前記周波数オフセット補償量に基づいて、前記読み出し順序を決定する、または、前記書き込み位置を決定する、請求項９に記載の周波数オフセット補償方法。
PCT/JP2013/007289 2012-12-20 2013-12-11 周波数オフセット補償装置および周波数オフセット補償方法 WO2014097583A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US14/651,037 US9621278B2 (en) 2012-12-20 2013-12-11 Frequency offset compensation apparatus and frequency offset compensation method
JP2014552918A JP6233318B2 (ja) 2012-12-20 2013-12-11 周波数オフセット補償装置および周波数オフセット補償方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012277818 2012-12-20
JP2012-277818 2012-12-20

Publications (1)

Publication Number Publication Date
WO2014097583A1 true WO2014097583A1 (ja) 2014-06-26

Family

ID=50977946

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/007289 WO2014097583A1 (ja) 2012-12-20 2013-12-11 周波数オフセット補償装置および周波数オフセット補償方法

Country Status (3)

Country Link
US (1) US9621278B2 (ja)
JP (1) JP6233318B2 (ja)
WO (1) WO2014097583A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107409000B (zh) * 2015-04-10 2019-05-28 华为技术有限公司 一种相干光源频偏估计和补偿的相干接收机、方法和系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010268210A (ja) * 2009-05-14 2010-11-25 Nippon Telegr & Teleph Corp <Ntt> 光受信装置及び光受信方法
WO2011007803A1 (ja) * 2009-07-17 2011-01-20 日本電信電話株式会社 波長分散量算出装置、光信号受信装置、光信号送信装置及び波長分散量算出方法
WO2011158932A1 (ja) * 2010-06-17 2011-12-22 日本電信電話株式会社 周波数オフセット推定装置、受信装置、周波数オフセット推定方法、および受信方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101453269B (zh) 2007-11-30 2012-01-04 富士通株式会社 频差补偿装置和方法、光相干接收机
WO2010145075A1 (en) * 2009-06-17 2010-12-23 Huawei Technologies Co., Ltd. Method for carrier frequency recovery and optical intradyne coherent receiver
JP5651990B2 (ja) * 2010-04-15 2015-01-14 富士通株式会社 デジタルコヒーレント受信器および受信方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010268210A (ja) * 2009-05-14 2010-11-25 Nippon Telegr & Teleph Corp <Ntt> 光受信装置及び光受信方法
WO2011007803A1 (ja) * 2009-07-17 2011-01-20 日本電信電話株式会社 波長分散量算出装置、光信号受信装置、光信号送信装置及び波長分散量算出方法
WO2011158932A1 (ja) * 2010-06-17 2011-12-22 日本電信電話株式会社 周波数オフセット推定装置、受信装置、周波数オフセット推定方法、および受信方法

Also Published As

Publication number Publication date
JPWO2014097583A1 (ja) 2017-01-12
US9621278B2 (en) 2017-04-11
JP6233318B2 (ja) 2017-11-22
US20150311983A1 (en) 2015-10-29

Similar Documents

Publication Publication Date Title
CN106165366B (zh) 利用符号定时恢复对调制信号进行频率与相位偏移补偿
US8514979B2 (en) Integrated demodulator, filter and decimator (DFD) for a radio receiver
Chen et al. Non-maximally decimated analysis/synthesis filter banks: Applications in wideband digital filtering
EP3512125B1 (en) Optical receiver, optical reception method and optical communication system
CN104969523A (zh) 用于处理i/q下变频信号及双通道ti-adc的通道失配的方法和设备
CN104780037A (zh) 一种时钟恢复方法、装置及系统
JP2018093280A (ja) 波長分散補償装置、波長分散補償方法及び通信装置
CN107395287B (zh) 一种频偏估计方法和装置
JP6233318B2 (ja) 周波数オフセット補償装置および周波数オフセット補償方法
CN106972833B (zh) 一种可任意倍数重采样的数字上变频器
WO2014063539A1 (zh) 一种多载波基带消峰装置及方法
CN111262634B (zh) 色散估计方法、装置、接收机及存储介质
JP5876849B2 (ja) サンプリングレート変換システム、及びサンプリングレート変換方法
Ramon et al. Efficient parallelization of polyphase arbitrary resampling FIR filters for high-speed applications
JP6454725B2 (ja) 光信号の受信機用の装置、方法およびコンピュータプログラム
JP6009953B2 (ja) 光受信装置
EP2976852B1 (en) Timing recovery apparatus
Zhang et al. Digital Modulation and FPGA Implementation of MSK Based on SDR
US20230129067A1 (en) Digital Filter Arrangement for Compensating Group Velocity Dispersion in an Optical Transmission System
KR20050042753A (ko) 타이밍추출장치 및 방법 그리고 그 타이밍추출장치를구비한 복조장치
Sousa et al. Parallel polyphase filtering for pulse shaping on high-speed optical communication systems
JP5856580B2 (ja) 信号処理装置、及び信号処理方法
KR20120129003A (ko) 2 이상의 샘플링 채널을 사용하여 신호의 복소 샘플링을 수행하고 이들 채널들 간에 시간지연을 계산하기 위한 방법 및 시스템
Huang et al. Parallel Symbol Timing Recovery Using FPGA for 600 Msps QPSK
Sahukar et al. Area Efficient Fractional Sample Rate Conversion Architecture For Software Defined Radios

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13865537

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014552918

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14651037

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13865537

Country of ref document: EP

Kind code of ref document: A1