WO2014080457A1 - プログラマブルコントローラ - Google Patents

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WO2014080457A1
WO2014080457A1 PCT/JP2012/080099 JP2012080099W WO2014080457A1 WO 2014080457 A1 WO2014080457 A1 WO 2014080457A1 JP 2012080099 W JP2012080099 W JP 2012080099W WO 2014080457 A1 WO2014080457 A1 WO 2014080457A1
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cpu
module
cpu module
sub
potential
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PCT/JP2012/080099
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French (fr)
Inventor
正臣 工藤
和正 大澤
Original Assignee
株式会社安川電機
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Publication date
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/056—Programming the PLC
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0421—Multiprocessor system
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/13—Plc programming
    • G05B2219/13004—Programming the plc

Definitions

  • the present invention relates to a programmable controller.
  • a programmable controller having a multi-CPU configuration composed of a plurality of CPU modules has been proposed (see, for example, Patent Document 1).
  • the programmable controller having this multi-CPU configuration multitask processing is possible, and load distribution and processing speed increase are realized. Further, by dividing a plurality of applications by function and letting the multi-CPU process, the complicated processing is avoided and the processing is simplified and speeded up.
  • Patent Document 1 discloses that a system processor has a station number switch in order to identify each of a plurality of CPU modules. It is disclosed that the CPU module can be distinguished from other CPU modules by setting the station number switch.
  • the present invention has been made in view of the above problems, and it is not necessary to declare which CPU is a main CPU and which CPU is a sub CPU on a program or to set a switch, and the same configuration. It is an exemplary object to provide a programmable controller that can automatically complete main / sub setting by connecting a plurality of CPUs to a circuit. Another object is to provide a programmable controller that can prevent an abnormal operation of a program even when the settings of the main CPU and the sub CPU are changed due to a change in circuit connection or the like.
  • a programmable controller as an exemplary aspect of the present invention includes a plurality of interface units and a plurality of CPU modules.
  • the interface unit can be connected to the CPU module and can send a first potential signal having a plurality of different potential states toward the connected CPU module.
  • the CPU module can be connected to the interface unit and can be connected to other CPU modules, and has a CPU for executing arithmetic processing and a memory for storing determination bits and definition information therein. is doing.
  • the determination bit is based on the potential state of the first potential signal input to the CPU module from the interface unit to which the CPU module having the determination bit is connected, whether the CPU in the CPU module is the main CPU. It has binarized information indicating whether it is a CPU.
  • the definition information includes setting information indicating whether a CPU in the CPU module having the definition information is set in advance as a main CPU or a sub CPU.
  • the CPU module can send a second potential signal having a predetermined potential state to the other CPU module, and the discrimination bit in the other CPU module is the second You may have the binarization information which shows that own CPU is a sub CPU based on the electric potential state of an electric potential signal.
  • the contents of whether the programmable controller is the main CPU or the sub CPU indicated by the binarized information included in the discrimination bit in the CPU module, and the main CPU indicated by the setting information included in the definition information in the CPU module If the contents about whether the CPU is a sub CPU or not, the execution of arithmetic processing by the CPU may be restricted.
  • definition information is not stored in the memory of the CPU module, whether the programmable controller is a main CPU or a sub CPU indicated by the binarization information of the discrimination bit in the CPU module in the memory New definition information may be created based on the contents of the.
  • the plurality of CPU modules generate a clock signal serving as a reference for execution timing of the arithmetic processing, and determine the clock signal of the CPU module indicating that the binarized information included in the determination bit is a sub CPU. You may synchronize with the clock signal of the CPU module which shows that the binarization information which a bit has is a main CPU.
  • the present invention it is not necessary to declare on the program which switch is the main CPU and which CPU is the sub CPU, or to set a switch, and a plurality of CPUs having the same configuration are connected to the circuit.
  • the main / sub setting can be automatically completed. Further, even when the settings of the main CPU and the sub CPU are changed due to a change in circuit connection or the like, an abnormal operation of the program can be prevented.
  • FIG. 1 It is a figure which shows the use condition of the programmable controller (PLC) which concerns on Embodiment 1 of this invention.
  • PLC programmable controller
  • FIG. 1 It is a block diagram which shows schematic structure of PLC shown in FIG.
  • FIG. 1 It is a block diagram which shows schematic structure of the CPU module connected to IF unit in CPU rack.
  • FIG. 1 It is a block diagram which shows schematic structure of the CPU module connected to IF unit in another CPU rack.
  • FIG. 9 is a block diagram illustrating a schematic configuration of a CPU module connected to an IF unit in a CPU rack according to a second embodiment. It is a block diagram which shows schematic structure of PLC2 which concerns on Embodiment 3.
  • FIG. 10 is a block diagram illustrating a schematic configuration of a CPU module connected to an IF unit in a CPU rack according to a third embodiment.
  • FIG. 1 is a diagram illustrating a usage state of the programmable controller (PLC) 2 according to the first embodiment of the present invention.
  • the programmable controller 2 is used by being connected to a servo motor 4 as a control target via a servo control device 3.
  • the control target is not limited to the servo motor 4, and other types of motors and various actuators other than the motors can be controlled.
  • the PLC 2 includes a plurality of modules such as a power supply module 10, a CPU (arithmetic processing unit) module 5, and an option module 6 therein.
  • Each of the plurality of CPU modules 5 has a memory therein, and a control program is stored in each memory.
  • a control command is sent from the PLC 2 to the servo control device 3 based on the arithmetic processing of the CPU module 5.
  • the servo control device 3 performs operation control and driving of the servo motor (control target) 4 based on the received control command.
  • the PLC 2 has a data communication port 2a such as a USB port. By connecting an external storage device such as a USB memory to the data communication port 2a, data and setting information in the PLC 2 can be backed up. It is possible.
  • the PLC 2 also has a data communication port 2b such as an Ethernet port. By connecting to the PC having a program editing application such as an engineering tool via the data communication port 2b, the PLC 2 can control the PLC 2 via the PC. The program can be read, edited and written.
  • the PLC 2 has an error indicator (error display means) ER for displaying an error when the content based on the determination bit described later and the content based on the definition information do not match.
  • FIG. 2 is a block diagram showing a schematic configuration of the PLC 2.
  • the PLC 2 has a plurality of CPU racks R.
  • Each CPU rack R has a power supply module 10 and a CPU module 5.
  • Several types of modules are prepared as the option module 6, and some of the CPU racks R may have the option module 6.
  • a module suitable for the application may be selected from the module line-up according to the control device and applied to the PLC 2 as an optional module.
  • the module lineup includes a communication module for RS-232C communication / Devicenet communication, a servo control module, an I / O module, and the like.
  • the CPU rack R1 has a power supply module 10, two CPU modules 5a and 5b, and an option module 6.
  • the CPU rack R2 includes a power supply module 10, one CPU module 5c, and an option module 6.
  • the CPU rack R3 has a power supply module 10 and one CPU module 5d.
  • the CPU modules 5a to 5d have the same configuration.
  • Each of the CPU racks R1 to R3 has an inter-rack interface unit (interface unit; hereinafter referred to as IF unit) F1 to F3.
  • the IF unit has a function of connecting CPU racks to each other via another IF unit.
  • the CPU rack R1 and the CPU rack R2 are connected via the IF unit F1 and the IF unit F2.
  • the CPU rack R1 and the CPU rack R3 are connected via the IF unit F1 and the IF unit F3.
  • the IF unit F1 is connected to the CPU module 5a via the power supply module 10.
  • the CPU module 5b is connected to the CPU module 5a.
  • the IF unit F2 is connected to the CPU module 5c via the power supply module 10.
  • the IF unit F3 is connected to the CPU module 5d via the power supply module 10.
  • the IF units F1 to F3 have a function of setting a CPU module connected to the IF unit F1 to F3 as a main CPU or a sub CPU depending on whether or not the slave rack expansion module 11 is provided therein. This point will be described later.
  • FIG. 3 is a block diagram showing a schematic configuration of the CPU module 5a connected to the IF unit F1 in the CPU rack R1.
  • FIG. 4 is a block diagram showing a schematic configuration of the CPU module 5c connected to the IF unit F2 in the CPU rack R2.
  • the CPU module 5 includes a CPU (arithmetic processing unit) 13, an FPGA 7, and a memory 8.
  • the CPU 13 is a processor that executes various applications.
  • the FPGA 7 is an integrated circuit incorporating a circuit specialized for the system, and has a function of executing processing such as generating a scan cycle based on the execution of the control program P.
  • a control program P is stored in the memory 8. When the control program P is executed, the CPU 13 performs calculation processing, and the operation of the servo motor 4 is controlled based on the calculation result.
  • the potential state of the connection port 11a connected to the CPU 5a is OPEN.
  • the potential level of the connection port 11b connected to the connection port 11a is the same as the potential level of the connection port 11a.
  • the potential level of the connection port 11b and the potential level of the determination bit 12a are the same level. Accordingly, the potential level of the connection port 11b and the potential level of the discrimination bit 12a are both the same as the potential level of the connection port 11a (hereinafter, this state is referred to as an OPEN state).
  • connection port 11a of the IF unit F1 is connected to the connection port 11b provided in the FPGA 7a in the CPU module 5a via the power supply module 10, and as a result, the first potential signal S1 is input from the IF unit F1 to the CPU module 5a. Is done.
  • the potential state of the connection port 11a is OPEN
  • the potential state of the first potential signal S1 input to the connection port 11b is determined by the potential level of the determination bit 12a and thus is at the low level.
  • the CPU module 5a has a discrimination bit 12a inside the memory 8a.
  • the determination bit 12a has binarized information indicating whether the CPU 13a in its own CPU module 5a is a main CPU or a sub CPU, and the information is a first potential signal input to the connection port 11b. Based on the potential state of S1. For example, in the first embodiment, when the potential state of the first potential signal S1 input to the connection port of the FPGA is Low, the determination bit is “0”, and the CPU module is set as the main CPU. To do. When the potential state of the first potential signal S1 input to the connection port of the FPGA is High, the determination bit is “1”, and the CPU module is set as the sub CPU.
  • the determination bit 12a becomes “0”, and the CPU 13a in the CPU module 5a is set as the main CPU.
  • the setting information (information that it is the main CPU) is stored in the memory 8a as the definition information Qa.
  • the operation clock signal of the CPU module 5a as the main CPU becomes the reference clock signal for program execution. Therefore, the clock signal of the CPU module 5a is transmitted toward the other sub CPU. Note that any of the CPU modules 5a to 5d generates a clock signal.
  • the CPU module 5a has an output port 11c.
  • the potential state (predetermined potential state) of the second potential signal S2 output from the output port 11c is set to Vcc.
  • the CPU module 5b has an FPGA 7b therein, and the output port 11c is connected to the connection port 11d of the FPGA 7b. Since the potential state of the output port 11c is at the Vcc level, the potential state of the second potential signal S2 input to the connection port 11d is at the High level.
  • the CPU module 5b has a discrimination bit 12b inside the memory 8b.
  • the configuration and function of the discrimination bit 12b are the same as those of the discrimination bit 12a.
  • the determination bit 12a is “1”
  • the CPU 13b in the CPU module 5b is set as a sub CPU.
  • the setting information (information that it is a sub CPU) is stored in the memory 8b as definition information Qb.
  • the control program P is executed, the operation clock signal of the CPU module 5a as the main CPU becomes the reference clock signal for program execution.
  • the operation clock signal of the CPU module 5b as the sub CPU is synchronized with the received clock signal from the CPU module 5a as the main CPU.
  • the CPU module 5a connected to the IF unit F1 is set as the main CPU.
  • the CPU module 5b connected to the CPU module 5a (in other words, a CPU module that is not directly connected to the IF unit and is connected to another CPU module) is set as a sub CPU.
  • the IF unit F2 has a slave rack expansion module 11 inside. Therefore, the potential state of the first potential signal S1 input to the connection port 11e connected to the CPU 5c is at the Vcc level.
  • the connection port 11e of the slave rack expansion module 11 is connected to the connection port 11f provided in the FPGA 7c in the CPU module 5c via the power supply module 10.
  • the potential state of the first potential signal S1 input to the connection port 11f is at the high level.
  • the CPU module 5c has a discrimination bit 12c inside the memory 8c.
  • the configuration and function of the discrimination bit 12c are the same as those of the discrimination bit 12a.
  • the determination bit 12c is “1”, and the CPU 13c in the CPU module 5c is set as a sub CPU.
  • the setting information (information that it is a sub CPU) is stored in the memory 8c as definition information Qc.
  • the control program P is executed, the operation clock signal of the CPU module 5a as the main CPU becomes the reference clock signal for program execution.
  • the operation clock signal of the CPU module 5c as the sub CPU is synchronized with the received clock signal from the CPU module 5a as the main CPU.
  • the CPU module 5c connected to the IF unit F2 is set as a sub CPU.
  • the CPU module connected to the CPU module 5c is also set as a sub CPU. Since the connection state between the IF unit F3 and the CPU module 5d and the setting of the CPU module 5d are the same as the connection state between the IF unit F2 and the CPU module 5c and the setting of the CPU module 5c, the description thereof is omitted. That is, since the IF unit F3 includes the slave rack expansion module 11, the determination bit 12d is “1”, and the CPU module 5d is set as a sub CPU. Information indicating that it is a sub CPU is stored as definition information Qd in the memory 8d (note that the determination bit 12d, the definition information Qd, and the memory 8d are not shown in the first embodiment).
  • the CPU modules 5a to 5d are CPU modules having the same configuration, whether the CPU module is a main CPU or a sub CPU is automatically set depending on the connection state with the IF unit. Is done. Depending on which IF unit is connected, that is, depending on whether it is connected to an IF unit having a slave rack expansion module or an IF unit not having a slave rack expansion module, the main CPU / sub CPU is automatically The setting contents are stored as definition information in each CPU module.
  • PLC2 performs hardware connection state detection operation and definition information confirmation operation after power-on.
  • the hardware connection state detection operation detection of the connection state between the CPU racks R1 to R3, detection of the presence / absence of a slave rack expansion module in each IF unit, detection of the connection state of each CPU module, and the like are executed.
  • detecting the connection state of each CPU module it is detected which IF unit each CPU module is connected to or which CPU module is connected.
  • the connection state between the IF unit and the CPU module is detected, and the CPU module to be set as the main CPU based on the connection state in the PLC 2 (this connection state is “main”.
  • a CPU module to be set as a sub CPU (referred to as a CPU module whose connection state is “sub”) is specified.
  • the setting contents of the definition information in each CPU module are confirmed. That is, which CPU module is set in advance as a main CPU (this is called a CPU module whose definition information is “main”), and which CPU module is set as a sub CPU in advance (this is defined as definition information).
  • the setting information is obtained for the CPU module whose "sub" is "sub”.
  • the PLC 2 is in a state where normal operation is possible.
  • a scan operation based on the execution of the control program P, a data backup process via the data communication port 2a of the PLC 2, a control program read using a program editing application, editing, writing, etc. can be performed. .
  • the PLC 2 does not enter the normal operation state.
  • some functions such as data backup processing via the data communication port 2a, reading of the control program, and monitoring of registers in the control program are valid, but scanning operation and data communication based on execution of the control program P are effective.
  • Other functions such as writing of a control program via the port 2a are not enabled.
  • FIG. 5 is a flowchart for explaining the operation of the PLC 2 when the power is turned on.
  • S1 the power of the PLC 2 is turned on
  • S2 the PLC 2 starts a hardware connection state detection operation
  • S3 the PLC 2 starts a definition information confirmation operation (S3).
  • the CPU modules 5a to 5d When the definition information Qa to Qd is not stored in any of the memories 8a to 8d (S4), that is, when none of the definition information Qa to Qd has contents, the CPU modules 5a to 5d Is also determined as “unused”. In this case, new definition information Qa to Qd is created in the memories 8a to 8d of the CPU modules 5a to 5d (S5). Specifically, “main” is stored as definition information in the CPU module whose connection state is “main”, and “sub” is defined in the CPU module whose connection state is “sub”. Stored as information. And PLC2 will be in a state in which normal operation is possible.
  • connection state is “main” (S6). If the connection state is not “main”, it is confirmed whether or not the definition information in the CPU module is “main” (S7). When the definition information is not “main”, it is determined that the connection state matches the definition state (that is, both are “sub”) (S8). If the definition information is “main”, it is determined that the connection state and the definition state do not match (S9), and an error is displayed on, for example, an error indicator (error notification means) ER of the PLC 2 (S10). . In this case, the PLC 2 does not enter a normal operation enabled state.
  • connection state is “main” (S6)
  • main it is confirmed whether or not the definition information in the CPU module is “main” (S11). If the definition information is also “main”, it is determined that the connection state matches the definition state (that is, both are “main”) (S12).
  • the definition information is “sub”, it is determined that the connection state and the definition state do not match (S9), and for example, an error is displayed on the error indicator ER of the PLC 2 (S10). In this case, the PLC 2 does not enter a normal operation enabled state.
  • connection state and the definition information are performed for all the CPU modules, and when it is determined that the connection state and the definition information are the same in all, the PLC 2 is in a normal operation enabled state.
  • batch output means that the contents of the set output register are output to an external device using a ladder program (control program written in ladder language)
  • batch input means input from an external device. Means to capture to the input register.
  • each CPU module 5a to 5d starts its operation (S24), and first, it is confirmed whether the connection state of each CPU module and the definition information match or do not match (S25). The process for confirming whether or not the connection state of each CPU module matches the definition information is as described with reference to FIG.
  • connection state of each CPU module matches the definition information
  • data backup from the PLC 2 to the USB memory data read from the PLC 2
  • data load from the USB memory to the PLC 2 data to the PLC 2 Writing
  • S34 data backup from the PLC 2 to the USB memory
  • S35 data writing to the PLC 2 is not permitted
  • FIG. 9 is a block diagram illustrating a schematic configuration of the PLC 2 according to the second embodiment.
  • the PLC 2 has a plurality of CPU racks R1 to R3.
  • Each of the CPU racks R1 to R3 has an IF unit F1 to F3, a power supply module 10, a CPU module 5, and an option module 6.
  • the CPU rack R1 has one CPU module 5a
  • the CPU rack R2 has one CPU module 5c
  • the CPU rack R3 has one CPU module 5d.
  • the CPU modules 5a, 5c, 5d have the same configuration.
  • FIG. 10 is a block diagram showing a schematic configuration of the CPU module 5a connected to the IF unit F1 in the CPU rack R1.
  • the CPU module 5a has a determination bit 12a inside the memory 8a.
  • the configuration and function of the determination bit 12a are the same as those described in the first embodiment.
  • the CPU module 5a since the IF unit F1 does not have the slave rack expansion module 11, the potential state of the connection port 11a becomes OPEN. Therefore, the input potential to the connection port 11b of the FPGA 7a by the first potential signal S1 becomes Low level, the discrimination bit 12a becomes “0”, and the CPU 13a in the CPU module 5a is set as the main CPU.
  • the setting information (information that it is the main CPU) is stored in the memory 8a as the definition information Qa.
  • the control program P is executed, the operation clock signal of the CPU module 5a as the main CPU becomes the reference clock signal for program execution.
  • the IF unit F2 has a slave rack expansion module 11. Therefore, the CPU module 5c is set as a sub CPU.
  • the IF unit F3 has a slave rack expansion module 11. Therefore, the CPU 13d in the CPU module 5d is set as a sub CPU.
  • the process of setting the CPU modules 5c and 5d as sub CPUs is the same as that described in the description of the CPU rack R2 and the CPU module 5c in the first embodiment and FIG. Detailed description will be omitted.
  • the control program P is executed, the operation clock signal of the CPU module 5c as the sub CPU is synchronized with the received clock signal from the CPU module 5a as the main CPU.
  • FIG. 11 is a block diagram illustrating a schematic configuration of the PLC 2 according to the third embodiment.
  • the PLC 2 has a plurality of CPU racks R1 to R3.
  • Each of the CPU racks R1 to R3 has an IF unit F1 to F3, a power supply module 10, a CPU module 5, and an option module 6.
  • the CPU rack R1 has two CPU modules 5a and 5b
  • the CPU rack R2 has two CPU modules 5c and 5d
  • the CPU rack R3 has two CPU modules 5e and 5f.
  • the CPU modules 5a to 5f have the same configuration.
  • the CPU 13a in the CPU module 5a is set as the main CPU. Further, the CPU 13b in the CPU module 5b connected to the CPU module 5a as the main CPU is set as a sub CPU. Since these setting processes are the same as those described for the CPU rack R1 and the CPU modules 5a and 5b in the first embodiment and those described with reference to FIG.
  • the operation clock signal of the CPU module 5a as the main CPU becomes the reference clock signal for program execution.
  • the operation clock signal of the CPU module 5b as the sub CPU is synchronized with the clock signal from the CPU module 5a as the main CPU.
  • FIG. 12 is a block diagram showing a schematic configuration of the CPU module 5c connected to the IF unit F2 in the CPU rack R2.
  • the CPU module 5c has a determination bit 12c inside the memory 8c.
  • the configuration and function of the determination bit 12c are the same as those described in the first embodiment.
  • the CPU module 5c since the IF unit F2 has the slave rack extension module 11, the potential state of the connection port 11e becomes the Vcc level. Therefore, the input potential to the connection port 11f of the FPGA 7c by the first potential signal S1 becomes High level, the discrimination bit 12c becomes “1”, and the CPU 13c in the CPU module 5c is set as a sub CPU.
  • the setting information (information that it is a sub CPU) is stored in the memory 8c as definition information Qc.
  • the control program P is executed, the operation clock signal of the CPU module 5c as the sub CPU is synchronized with the clock signal from the CPU module 5a as the main CPU.
  • the CPU module 5c has an output port 11g.
  • the potential state (predetermined potential state) of the second potential signal S2 output from the output port 11g is set to Vcc.
  • the CPU module 5d has an FPGA 7d therein, and the output port 11g is connected to the connection port 11h of the FPGA 7d. Since the potential state of the output port 11g is at the Vcc level, the potential state of the second potential signal S2 input to the connection port 11h is at the High level.
  • the CPU module 5d has a discrimination bit 12d inside the memory 8d.
  • the configuration and function of the determination bit 12d are the same as those of the determination bit 12a.
  • the determination bit 12a is “1”, and the CPU 13d in the CPU module 5d is set as a sub CPU.
  • the CPU 13d When the CPU 13d is set as a sub CPU, the setting information (information that it is a sub CPU) is stored in the memory 8d as definition information Qd.
  • the control program P When the control program P is executed, the operation clock signal of the CPU module 5d as the sub CPU is synchronized with the clock signal from the CPU module 5a as the main CPU.
  • the CPU in the CPU module 5e in the CPU rack R3 is also set as a sub CPU in the same manner as the CPU 13c in the CPU module 5c in the CPU rack R2. Also, the CPU in the CPU module 5f in the CPU rack R3 is set as a sub CPU (sub-sub CPU) similarly to the CPU 13d in the CPU module 5d in the CPU rack R2. Since these configurations and setting processes are the same as those described for the CPU rack R3 in the third embodiment and those described in FIG. 12, a detailed description thereof will be omitted.
  • Error indicator (error notification means): ER IF unit (inter-rack interface unit): F1 to F3 Definition information: Qa to Qd Control program: P CPU rack: R, R1-R3 First potential signal: S1 Second potential signal: S2 Programmable controller (PLC): 2 Data communication port: 2a, 2b Servo controller: 3 Servo motor (control target): 4 CPU module: 5, 5a to 5f Optional modules: 6 FPGA: 7, 7a-7d Memory: 8, 8a-8d Power supply module: 10 Slave rack expansion module: 11 Connection port: 11a, 11b, 11d, 11e, 11f, 11h Output port: 11c, 11g Discrimination bit: 12a to 12d CPU (arithmetic processing unit): 13, 13a to 13d

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Abstract

　ＰＬＣ（２）は、複数のＩＦユニットと、複数のＣＰＵモジュール（５）と、を含み、ＩＦユニットは、ＣＰＵモジュール（５）と接続可能であって、接続されたＣＰＵモジュール（５）に向けて複数の異なる電位状態を有する第１電位信号（Ｓ１）を送出可能であり、ＣＰＵモジュール（５）は、ＩＦユニットと接続可能であると共に他のＣＰＵモジュール（５）と接続可能であり、内部にＣＰＵ（１３）と判別ビットと定義情報を格納するためのメモリ（８）とを有しており、判別ビットは、ＣＰＵモジュール（５）の接続先であるＩＦユニットからＣＰＵモジュール（５）に入力された第１電位信号（Ｓ１）の電位状態に基づいて、ＣＰＵ（１３）がメインＣＰＵであるかサブＣＰＵであるかを示す２値化情報を有し、定義情報は、ＣＰＵ（１３）が予めメインＣＰＵとして設定されているかサブＣＰＵとして設定されているかを示す設定情報を有する。

Description

プログラマブルコントローラ
　本発明は、プログラマブルコントローラに関する。
　従来、複数のＣＰＵモジュールからなるマルチＣＰＵ構成のプログラマブルコントローラが提案されている（例えば、特許文献１を参照）。このマルチＣＰＵ構成のプログラマブルコントローラによれば、マルチタスク処理が可能となり、負荷分散や処理高速化を実現する。また、複数のアプリケーションを機能ごとに区分けしてマルチＣＰＵに処理担当させることにより、複雑な処理を回避して処理の単純化・高速化を図っている。
　特許文献１には、複数のＣＰＵモジュールの各々を識別するために、システムプロセッサが局番スイッチを有することが開示されている。そして、局番スイッチの設定によって、自己のＣＰＵモジュールと他のＣＰＵモジュールとが区別可能であることが開示されている。
特開２０１１－１２３６８８号公報
　しかしながら、上述のように、従来のマルチＣＰＵ構成のプログラマブルコントローラでは、複数のＣＰＵの各々を識別するために、ＣＰＵごとにスイッチを設け、わざわざスイッチ設定を行う必要があった。また、プログラム側で、どのＣＰＵがメインＣＰＵで、どのＣＰＵがサブＣＰＵであるかの宣言を行う必要があった。このプログラム側での宣言と、ハードウェア側で検出したメインＣＰＵとサブＣＰＵの設定（すなわち、スイッチ設定）とが矛盾した場合に、プログラムが異常動作する懸念がある。プログラムの異常動作は、プログラマブルコントローラで動作制御する制御対象（モータ等）の異常動作の原因となり得る。
　本発明は、上記の課題に鑑みてなされたもので、どのＣＰＵがメインＣＰＵであり、どのＣＰＵがサブＣＰＵであるかをプログラム上で宣言したり、スイッチ設定したりする必要がなく、同一構成の複数のＣＰＵを回路に接続することにより自動的にメイン・サブの設定を完了することのできるプログラマブルコントローラを提供することを例示的課題とする。また、回路接続の変更等により、メインＣＰＵとサブＣＰＵの設定が変更となった場合でも、プログラムの異常動作を防止することのできるプログラマブルコントローラを提供することを例示的課題とする。
　上記の課題を解決するために、本発明の例示的側面としてのプログラマブルコントローラは、複数のインターフェースユニットと、複数のＣＰＵモジュールと、を含む。インターフェースユニットは、ＣＰＵモジュールと接続可能であって、接続されたＣＰＵモジュールに向けて複数の異なる電位状態を有する第１電位信号を送出可能である。ＣＰＵモジュールは、インターフェースユニットと接続可能であると共に他のＣＰＵモジュールと接続可能であり、その内部に演算処理を実行するためのＣＰＵと、判別ビット及び定義情報を格納するためのメモリと、を有している。判別ビットは、その判別ビットを有するＣＰＵモジュールの接続先であるインターフェースユニットからそのＣＰＵモジュールに入力された第１電位信号の電位状態に基づいて、そのＣＰＵモジュール内のＣＰＵがメインＣＰＵであるかサブＣＰＵであるかを示す２値化情報を有している。定義情報は、その定義情報を有するＣＰＵモジュール内のＣＰＵが予めメインＣＰＵとして設定されているかサブＣＰＵとして設定されているかを示す設定情報を有している。
　ＣＰＵモジュールは、他のＣＰＵモジュールが接続された場合に、他のＣＰＵモジュールに向けて所定の電位状態を有する第２電位信号を送出可能であり、他のＣＰＵモジュール内の判別ビットは、第２電位信号の電位状態に基づいて自身のＣＰＵがサブＣＰＵであることを示す２値化情報を有してもよい。
　プログラマブルコントローラが、ＣＰＵモジュール内における判別ビットが有する２値化情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容と、そのＣＰＵモジュール内における定義情報が有する設定情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容とが不一致である場合に、エラー報知するエラー報知手段を更に有してもよい。
　プログラマブルコントローラが、ＣＰＵモジュール内における判別ビットが有する２値化情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容と、そのＣＰＵモジュール内における定義情報が有する設定情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容とが不一致である場合に、ＣＰＵによる演算処理の実行を制限してもよい。
　プログラマブルコントローラが、ＣＰＵモジュールが有するメモリ内に定義情報が格納されていない場合に、そのメモリ内にそのＣＰＵモジュール内の判別ビットが有する２値化情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容に基づき新たな定義情報を作成してもよい。
　複数のＣＰＵモジュールは、演算処理の実行のタイミングの基準となるクロック信号を生成しており、かつ、判別ビットが有する２値化情報がサブＣＰＵであることを示すＣＰＵモジュールのクロック信号を、判別ビットが有する２値化情報がメインＣＰＵであることを示すＣＰＵモジュールのクロック信号に同期させてもよい。
　本発明の更なる目的又はその他の特徴は、以下添付図面を参照して説明される好ましい実施の形態によって明らかにされるであろう。
　本発明によれば、どのＣＰＵがメインＣＰＵであり、どのＣＰＵがサブＣＰＵであるかをプログラム上で宣言したり、スイッチ設定したりする必要がなく、同一構成の複数のＣＰＵを回路に接続することにより自動的にメイン・サブの設定を完了することができる。また、回路接続の変更等により、メインＣＰＵとサブＣＰＵの設定が変更となった場合でも、プログラムの異常動作を防止することができる。
本発明の実施形態１に係るプログラマブルコントローラ（ＰＬＣ）の使用状態を示す図である。 図１に示すＰＬＣの概略構成を示すブロック図である。 ＣＰＵラックにおいて、ＩＦユニットに接続されたＣＰＵモジュールの概略構成を示すブロック図である。 別のＣＰＵラックにおいて、ＩＦユニットに接続されたＣＰＵモジュールの概略構成を示すブロック図である。 ＰＬＣの電源投入時の動作を説明するフローチャートである。 プログラムスキャン時におけるＰＬＣの動作について説明するフローチャートである。 ＰＬＣのデータバックアップの手順について説明するフローチャートである。 エンジニアリングツール（プログラム編集アプリケーション）を用いた制御プログラムの編集手順について説明するフローチャートである。 実施形態２に係るＰＬＣ２の概略構成を示すブロック図である。 実施形態２におけるＣＰＵラックにおいて、ＩＦユニットに接続されたＣＰＵモジュールの概略構成を示すブロック図である。 実施形態３に係るＰＬＣ２の概略構成を示すブロック図である。 実施形態３におけるＣＰＵラックにおいて、ＩＦユニットに接続されたＣＰＵモジュールの概略構成を示すブロック図である。
　　[実施形態１]
　以下、本発明の実施形態１について図面を用いて説明する。図１は、本発明の実施形態１に係るプログラマブルコントローラ（ＰＬＣ）２の使用状態を示す図である。プログラマブルコントローラ２は、サーボ制御装置３を介して制御対象としてのサーボモータ４に接続されて使用される。もちろん、制御対象はサーボモータ４に限られず、その他の種類のモータやモータ以外の各種アクチュエータを制御対象とすることができる。
　ＰＬＣ２は、内部に電源モジュール１０、ＣＰＵ（演算処理装置）モジュール５、オプションモジュール６等の複数のモジュールを有して構成されている。複数のＣＰＵモジュール５は各々内部にメモリを有しており、そのメモリ内に各々制御プログラムが格納されている。制御プログラムが実行されると、ＣＰＵモジュール５の演算処理に基づきＰＬＣ２からサーボ制御装置３に向けて制御指令が送出されるようになっている。サーボ制御装置３は、受信した制御指令に基づき、サーボモータ（制御対象）４の動作制御及び駆動を実行するようになっている。
　ＰＬＣ２は、ＵＳＢポート等のデータ通信ポート２ａを有しており、そのデータ通信ポート２ａにＵＳＢメモリ等の外部記憶装置を接続することで、ＰＬＣ２内のデータや設定情報等をデータバックアップすることが可能となっている。また、ＰＬＣ２は、Ｅｔｈｅｒｎｅｔポート等のデータ通信ポート２ｂを有しており、データ通信ポート２ｂを介してエンジニアリングツール等のプログラム編集アプリケーションを有するＰＣに接続することにより、ＰＣを介してＰＬＣ２内の制御プログラムの読み出し、編集、書き込み等を行えるようになっている。ＰＬＣ２は、後述する判別ビットに基づく内容と定義情報に基づく内容とが不一致となった場合に、エラー表示を行うエラー表示器（エラー表示手段）ＥＲを有している。
　図２は、ＰＬＣ２の概略構成を示すブロック図である。ＰＬＣ２は、複数のＣＰＵラックＲを有している。各々のＣＰＵラックＲが電源モジュール１０、ＣＰＵモジュール５を有している。数種類のモジュールが、オプションモジュール６として用意されており、ＣＰＵラックＲのうちいくつかが、オプションモジュール６を有していてもよい。例えば、制御機器に応じて、モジュールのラインナップから用途にあったモジュールを選んで、オプションモジュールとしてＰＬＣ２に適用してもよい。モジュールのラインナップには、ＲＳ－２３２Ｃ通信・Ｄｅｖｉｃｅｎｅｔ通信等のための通信モジュールや、サーボ制御モジュールや、Ｉ／Ｏモジュール等がある。
　図２では、ＣＰＵラックＲ１が電源モジュール１０、２つのＣＰＵモジュール５ａ，５ｂ、オプションモジュール６を有している。ＣＰＵラックＲ２は電源モジュール１０、１つのＣＰＵモジュール５ｃ、オプションモジュール６を有している。ＣＰＵラックＲ３は電源モジュール１０、１つのＣＰＵモジュール５ｄを有している。ＣＰＵモジュール５ａ～５ｄは、同一の構成を有している。
　各ＣＰＵラックＲ１～Ｒ３は、各々ラック間インターフェースユニット（インターフェースユニット。以下、ＩＦユニットという。）Ｆ１～Ｆ３を有している。ＩＦユニットは、他のＩＦユニットを介してＣＰＵラック同士を接続する機能を有している。図２では、ＣＰＵラックＲ１とＣＰＵラックＲ２とが、ＩＦユニットＦ１とＩＦユニットＦ２とを介して接続されている。ＣＰＵラックＲ１とＣＰＵラックＲ３とが、ＩＦユニットＦ１とＩＦユニットＦ３とを介して接続されている。
　ＩＦユニットＦ１は、電源モジュール１０を介してＣＰＵモジュール５ａに接続されている。そして、ＣＰＵモジュール５ｂがＣＰＵモジュール５ａに接続されている。ＩＦユニットＦ２は、電源モジュール１０を介してＣＰＵモジュール５ｃに接続されている。ＩＦユニットＦ３は、電源モジュール１０を介してＣＰＵモジュール５ｄに接続されている。ＩＦユニットＦ１～Ｆ３は、内部にスレーブラック拡張モジュール１１を有するか否かにより、自身に接続されたＣＰＵモジュールをメインＣＰＵ又はサブＣＰＵに設定する機能を有するが、この点は後述する。
　図３は、ＣＰＵラックＲ１において、ＩＦユニットＦ１に接続されたＣＰＵモジュール５ａの概略構成を示すブロック図である。図４は、ＣＰＵラックＲ２において、ＩＦユニットＦ２に接続されたＣＰＵモジュール５ｃの概略構成を示すブロック図である。ＣＰＵモジュール５は、ＣＰＵ（演算処理装置）１３とＦＰＧＡ７とメモリ８とを有している。ＣＰＵ１３は、各種アプリケーションを実行するプロセッサである。ＦＰＧＡ７は、システムに特化した回路を組み込んだ集積回路であり、制御プログラムＰの実行に基づくスキャン周期を生成する等の処理を実行する機能を有する。メモリ８内には、制御プログラムＰが格納されている。制御プログラムＰが実行されることによりＣＰＵ１３が演算処理を行い、その演算結果に基づきサーボモータ４の動作が制御されるようになっている。
　ＩＦユニットＦ１はスレーブラック拡張モジュール１１を有していないので、ＣＰＵ５ａと接続される接続ポート１１ａの電位状態がＯＰＥＮとなる。接続ポート１１ａに接続された接続ポート１１ｂの電位レベルは接続ポート１１ａの電位レベルと同一となる。また、接続ポート１１ｂの電位レベルと判別ビット１２ａの電位レベルは同一レベルである。したがって、接続ポート１１ｂの電位レベル及び判別ビット１２ａの電位レベルは、いずれも接続ポート１１ａの電位レベルと同一レベルとなる（以下、この状態をＯＰＥＮな状態、という。）。ＩＦユニットＦ１の接続ポート１１ａは、電源モジュール１０を介してＣＰＵモジュール５ａ内のＦＰＧＡ７ａが備える接続ポート１１ｂに接続され、結果的にＩＦユニットＦ１からＣＰＵモジュール５ａに向けて第１電位信号Ｓ１が入力される。接続ポート１１ａの電位状態がＯＰＥＮな状態である場合、接続ポート１１ｂへ入力される第１電位信号Ｓ１の電位状態は、判別ビット１２ａの電位レベルにより決定されるため、Ｌｏｗレベルである。
　ＣＰＵモジュール５ａでは、メモリ８ａ内部に判別ビット１２ａを有している。判別ビット１２ａは、自身のＣＰＵモジュール５ａ内のＣＰＵ１３ａがメインＣＰＵであるかサブＣＰＵであるかを示す２値化情報を有しており、その情報は接続ポート１１ｂへ入力される第１電位信号Ｓ１の電位状態に基づいている。例えば、本実施形態１では、ＦＰＧＡの接続ポートへ入力される第１電位信号Ｓ１の電位状態がＬｏｗの場合、判別ビットは「０」であり、そのＣＰＵモジュールはメインＣＰＵとして設定されるものとする。ＦＰＧＡの接続ポートへ入力される第１電位信号Ｓ１の電位状態がＨｉｇｈの場合、判別ビットは「１」であり、そのＣＰＵモジュールはサブＣＰＵとして設定されるものとする。
　ＣＰＵモジュール５ａでは、ＦＰＧＡ７ａの接続ポート１１ｂへの入力電位の電位状態がＬｏｗレベルであるので、判別ビット１２ａは「０」となり、ＣＰＵモジュール５ａ内のＣＰＵ１３ａはメインＣＰＵとして設定される。ＣＰＵ１３ａがメインＣＰＵとして設定されると、その設定情報（自身がメインＣＰＵであるとの情報）が定義情報Ｑａとしてメモリ８ａ内に格納される。制御プログラムＰの実行の際には、メインＣＰＵとしてのＣＰＵモジュール５ａの動作クロック信号がプログラム実行の基準クロック信号となる。したがって、ＣＰＵモジュール５ａのクロック信号が、他のサブＣＰＵに向けて送信される。なお、いずれのＣＰＵモジュール５ａ～５ｄもクロック信号を生成している。
　ＣＰＵモジュール５ａは、出力ポート１１ｃを有している。この出力ポート１１ｃから出力される第２電位信号Ｓ２の電位状態（所定の電位状態）は、Ｖｃｃとされている。ＣＰＵモジュール５ｂは内部にＦＰＧＡ７ｂを有しており、出力ポート１１ｃは、ＦＰＧＡ７ｂの接続ポート１１ｄに接続される。出力ポート１１ｃの電位状態がＶｃｃレベルであるので、接続ポート１１ｄへ入力される第２電位信号Ｓ２の電位状態はＨｉｇｈレベルとなる。
　ＣＰＵモジュール５ｂでは、メモリ８ｂ内部に判別ビット１２ｂを有している。判別ビット１２ｂの構成及び機能は、判別ビット１２ａと同様である。ＣＰＵモジュール５ｂでは、ＦＰＧＡ７ｂの接続ポート１１ｄへ入力される第２電位信号Ｓ２の電位状態がＨｉｇｈレベルであるので、判別ビット１２ａは「１」となり、ＣＰＵモジュール５ｂ内のＣＰＵ１３ｂはサブＣＰＵとして設定される。ＣＰＵ１３ｂがサブＣＰＵとして設定されると、その設定情報（自身がサブＣＰＵであるとの情報）が定義情報Ｑｂとしてメモリ８ｂ内に格納される。制御プログラムＰの実行の際には、メインＣＰＵとしてのＣＰＵモジュール５ａの動作クロック信号がプログラム実行の基準クロック信号となる。サブＣＰＵとしてのＣＰＵモジュール５ｂの動作クロック信号は、受け取ったメインＣＰＵとしてのＣＰＵモジュール５ａからのクロック信号に同期する。
　上述のように、ＩＦユニットＦ１がスレーブラック拡張モジュール１１を有していないので、ＩＦユニットＦ１に接続されたＣＰＵモジュール５ａはメインＣＰＵとして設定される。ＣＰＵモジュール５ａに接続されたＣＰＵモジュール５ｂ（換言すると、ＩＦユニットに直接接続されておらず、他のＣＰＵモジュールに接続されているＣＰＵモジュール）は、サブＣＰＵとして設定される。
　なお、ＦＰＧＡの接続ポートへの入力電位がＨｉｇｈレベル／Ｌｏｗレベルのいずれの場合に、自身のＣＰＵをメインＣＰＵ／サブＣＰＵのいずれに設定するかは、設計的に自由な事項である。また、ＦＰＧＡの接続ポートへの入力電位がＨｉｇｈレベル／Ｌｏｗレベルのいずれの場合に、判別ビットの情報値を「０」／「１」のいずれに設定するかも、設計的に自由な事項である。
　ＩＦユニットＦ２は内部にスレーブラック拡張モジュール１１を有している。したがって、ＣＰＵ５ｃと接続される接続ポート１１ｅに入力される第１電位信号Ｓ１の電位状態はＶｃｃレベルとなる。スレーブラック拡張モジュール１１の接続ポート１１ｅは、電源モジュール１０を介してＣＰＵモジュール５ｃ内のＦＰＧＡ７ｃが備える接続ポート１１ｆに接続される。接続ポート１１ｅの電位がＶｃｃレベルである場合、接続ポート１１ｆへ入力される第１電位信号Ｓ１の電位状態はＨｉｇｈレベルとなる。
　ＣＰＵモジュール５ｃでは、メモリ８ｃ内部に判別ビット１２ｃを有している。判別ビット１２ｃの構成及び機能は、判別ビット１２ａと同様である。ＣＰＵモジュール５ｃでは、ＦＰＧＡ７ｃの接続ポート１１ｆへの入力電位がＨｉｇｈレベルであるので、判別ビット１２ｃは「１」となり、ＣＰＵモジュール５ｃ内のＣＰＵ１３ｃはサブＣＰＵとして設定される。ＣＰＵ１３ｃがサブＣＰＵとして設定されると、その設定情報（自身がサブＣＰＵであるとの情報）が定義情報Ｑｃとしてメモリ８ｃ内に格納される。制御プログラムＰの実行の際には、メインＣＰＵとしてのＣＰＵモジュール５ａの動作クロック信号がプログラム実行の基準クロック信号となる。サブＣＰＵとしてのＣＰＵモジュール５ｃの動作クロック信号は、受け取ったメインＣＰＵとしてのＣＰＵモジュール５ａからのクロック信号に同期する。
　上述のように、ＩＦユニットＦ２がスレーブラック拡張モジュール１１を有している場合、ＩＦユニットＦ２に接続されたＣＰＵモジュール５ｃはサブＣＰＵとして設定される。そして、ＣＰＵモジュール５ｃに接続されたＣＰＵモジュールもサブＣＰＵとして設定される。なお、ＩＦユニットＦ３とＣＰＵモジュール５ｄとの接続状態及びＣＰＵモジュール５ｄの設定については、ＩＦユニットＦ２とＣＰＵモジュール５ｃとの接続状態及びＣＰＵモジュール５ｃの設定と同様であるので、説明を省略する。すなわち、ＩＦユニットＦ３は、スレーブラック拡張モジュール１１を有しているので、判別ビット１２ｄが「１」となり、ＣＰＵモジュール５ｄはサブＣＰＵとして設定される。そして、サブＣＰＵであるとの情報が定義情報Ｑｄとしてメモリ８ｄ内に格納される（なお、判別ビット１２ｄ、定義情報Ｑｄ及びメモリ８ｄについては、本実施形態１での図示を省略する。）。
　上記に説明したように、ＣＰＵモジュール５ａ～５ｄは、同一構成のＣＰＵモジュールであるにも拘わらず、ＩＦユニットとの接続状態により自動的にメインＣＰＵであるか、サブＣＰＵであるか、が設定される。どのＩＦユニットに接続されるかにより、つまり、スレーブラック拡張モジュールを有するＩＦユニットに接続されるかスレーブラック拡張モジュールを有さないＩＦユニットに接続されるかにより、自動的にメインＣＰＵ／サブＣＰＵの設定がされ、その設定内容が各ＣＰＵモジュール内に定義情報として格納される。
　ＰＬＣ２は、電源投入後にハードウェア接続状態検出動作と定義情報確認動作とを行う。ハードウェア接続状態検出動作においては、各ＣＰＵラックＲ１～Ｒ３間の接続状態の検出、各ＩＦユニット内のスレーブラック拡張モジュールの有無の検出、各ＣＰＵモジュールの接続状態の検出等が実行される。各ＣＰＵモジュールの接続状態の検出においては、各ＣＰＵモジュールがどのＩＦユニットに接続されているか、又は、どのＣＰＵモジュールに接続されているか、についての検出が行われる。このハードウェア接続状態検出動作により、ＩＦユニットとＣＰＵモジュールとの接続状態が検出され、ＰＬＣ２内での接続状況に基づきメインＣＰＵとして設定されるべきＣＰＵモジュール（これを、接続状態が「メイン」であるＣＰＵモジュールという。）とサブＣＰＵとして設定されるべきＣＰＵモジュール（これを、接続状態が「サブ」であるＣＰＵモジュールという。）とが特定される。
　定義情報確認動作においては、各ＣＰＵモジュール内の定義情報の設定内容の確認が行われる。つまり、どのＣＰＵモジュールが予めメインＣＰＵとして設定されているか（これを、定義情報が「メイン」であるＣＰＵモジュールという。）、どのＣＰＵモジュールが予めサブＣＰＵとして設定されているか（これを、定義情報が「サブ」であるＣＰＵモジュールという。）についての設定情報が得られる。
　接続状態が「メイン」であるＣＰＵモジュールと、定義情報が「メイン」であるＣＰＵモジュールとに矛盾がなく、接続状態が「サブ」であるＣＰＵモジュールと、定義情報が「サブ」であるＣＰＵモジュールとに矛盾がない場合、ＰＬＣ２は正常動作可能状態となる。ＰＬＣ２が正常動作可能状態となると、制御プログラムＰの実行に基づくスキャン動作、ＰＬＣ２が有するデータ通信ポート２ａを介したデータバックアップ処理やプログラム編集アプリケーションを用いた制御プログラムの読み出し、編集、書き込み等が行える。
　一方、ＣＰＵモジュールの接続状態と定義情報の内容とに矛盾がある場合、ＰＬＣ２は正常動作可能状態とならない。その場合、データ通信ポート２ａを介したデータバックアップ処理、制御プログラムの読み出しや制御プログラム内のレジスタのモニタ等の一部の機能は有効となるが、制御プログラムＰの実行に基づくスキャン動作やデータ通信ポート２ａを介した制御プログラムの書き込み等の他の機能は有効とならない。
　このＰＬＣ２の動作について、図５～図８のフローチャートを用いて説明する。図５は、ＰＬＣ２の電源投入時の動作を説明するフローチャートである。ＰＬＣ２の電源を投入すると（Ｓ１）、ＰＬＣ２は、ハードウェア接続状態検出動作を開始する（Ｓ２）。そして、ＰＬＣ２は、定義情報確認動作を開始する（Ｓ３）。これらの動作により、ＩＦユニットＦ１～Ｆ３、ＣＰＵモジュール５ａ～５ｄの接続状態、スレーブラック拡張モジュール１１の有無、定義情報Ｑａ～Ｑｄの内容が確認される。
　メモリ８ａ～８ｄ内のいずれにも定義情報Ｑａ～Ｑｄが格納されていない場合（Ｓ４）、すなわち、定義情報Ｑａ～Ｑｄのいずれもが内容を有していない場合、ＣＰＵモジュール５ａ～５ｄはいずれも「未使用である」と判断される。その場合、各ＣＰＵモジュール５ａ～５ｄのメモリ８ａ～８ｄ内に新たな定義情報Ｑａ～Ｑｄが作成される（Ｓ５）。具体的には、接続状態が「メイン」であるＣＰＵモジュールに、「メイン」であることが定義情報として格納され、接続状態が「サブ」であるＣＰＵモジュールに、「サブ」であることが定義情報として格納される。そして、ＰＬＣ２は正常動作可能状態となる。
　メモリ８ａ～８ｄ内のいずれかに定義情報Ｑａ～Ｑｄが格納されている場合（Ｓ４）、接続状態が「メイン」であるか否かが確認される（Ｓ６）。接続状態が「メイン」でない場合、そのＣＰＵモジュール内の定義情報が「メイン」であるか否かが確認される（Ｓ７）。定義情報も「メイン」でない場合、接続状態と定義状態とが一致する（すなわち、いずれも「サブ」である。）と判断される（Ｓ８）。定義情報が「メイン」である場合は、接続状態と定義状態とが不一致であると判断され（Ｓ９）、例えば、ＰＬＣ２が有するエラー表示器（エラー報知手段）ＥＲにエラー表示される（Ｓ１０）。この場合、ＰＬＣ２は正常動作可能状態とならない。
　接続状態が「メイン」である場合（Ｓ６）、そのＣＰＵモジュール内の定義情報が「メイン」であるか否かが確認される（Ｓ１１）。定義情報も「メイン」である場合、接続状態と定義状態とが一致する（すなわち、いずれも「メイン」である。）と判断される（Ｓ１２）。定義情報が「サブ」である場合は、接続状態と定義状態とが不一致であると判断され（Ｓ９）、例えば、ＰＬＣ２が有するエラー表示器ＥＲにエラー表示される（Ｓ１０）。この場合、ＰＬＣ２は正常動作可能状態とならない。
　上記の、接続状態と定義情報との照合動作をすべてのＣＰＵモジュールについて行い、すべてにおいて接続状態と定義情報とが一致であると判断されると、ＰＬＣ２は正常動作可能状態となる。
　次に、図６を用いて、プログラムスキャン時におけるＰＬＣ２の動作について説明する。スキャン動作が開始すると（Ｓ２１）、一括出力（Ｓ２２）及び一括入力（Ｓ２３）が実行される。ここで、一括出力とは、ラダープログラム（ラダー言語により記述された制御プログラム）にて、設定した出力レジスタの内容を外部機器へ出力することをいい、一括入力とは、外部機器からの入力を入力レジスタへ取り込むことを意味する。そして、各ＣＰＵモジュール５ａ～５ｄが動作を開始し（Ｓ２４）、まず、各ＣＰＵモジュールの接続状態と定義情報との一致／不一致が確認される（Ｓ２５）。各ＣＰＵモジュールの接続状態と定義情報との一致／不一致の確認プロセスについては、図５において説明した通りである。
　各ＣＰＵモジュールの接続状態と定義情報とが一致していると判断されると、制御プログラム（例えば、ラダー言語によって記述されている。）Ｐの解析が実行され（Ｓ２６）、制御プログラムＰに基づくサーボモータ４の動作制御が行われる。ここで、メインＣＰＵに設定されたＣＰＵモジュールのクロック信号がサブＣＰＵに設定されたＣＰＵモジュールへと送信され、サブＣＰＵは、そのメインＣＰＵのクロック信号に同期しつつ動作する。
　次に、図７を用いて、ＰＬＣ２のデータバックアップの手順について説明する。データ通信ポート２ａにＵＳＢメモリ（外部記憶装置）が接続され（Ｓ３１）、ＵＳＢメモリとのデータ通信要求信号を受信すると（Ｓ３２）、ＰＬＣ２は、まず、各ＣＰＵモジュールの接続状態と定義情報との一致／不一致を確認する（Ｓ３３）。各ＣＰＵモジュールの接続状態と定義情報との一致／不一致の確認プロセスについては、図５において説明した通りである。
　各ＣＰＵモジュールの接続状態と定義情報とが一致していると判断されると、ＰＬＣ２からＵＳＢメモリへのデータバックアップ（ＰＬＣ２からのデータ読み出し）とＵＳＢメモリからＰＬＣ２へのデータロード（ＰＬＣ２へのデータ書き込み）が許可される（Ｓ３４）。一方、各ＣＰＵモジュールの接続状態と定義情報とが不一致であると判断されると、ＰＬＣ２からのデータ読み出しのみが許可され、ＰＬＣ２へのデータ書き込みは許可されない（Ｓ３５）。
　次に、図８を用いて、エンジニアリングツール（プログラム編集アプリケーション）を用いた制御プログラムＰの編集手順について説明する。データ通信ポート２ａにエンジニアリングツールを有するＰＣが接続され（Ｓ４１）、ＰＣ側から編集コマンドを受信すると（Ｓ４２）、ＰＬＣ２は、まず、各ＣＰＵモジュールの接続状態と定義情報との一致／不一致を確認する（Ｓ４３）。各ＣＰＵモジュールの接続状態と定義情報との一致／不一致の確認プロセスについては、図５において説明した通りである。
　各ＣＰＵモジュールの接続状態と定義情報とが一致していると判断されると、エンジニアリングツールによるＰＬＣ２からＰＣへのデータ読み出し、ＰＣからＰＬＣ２へのデータ書き込みのいずれもが許可される（Ｓ４４）。一方、各ＣＰＵモジュールの接続状態と定義情報とが不一致であると判断されると、ＰＬＣ２からのＰＣへのデータ読み出しのみが許可され、ＰＬＣ２へのデータ書き込みは許可されない（Ｓ４５）。
　　［実施形態２］
　図９は、実施形態２に係るＰＬＣ２の概略構成を示すブロック図である。このＰＬＣ２は、複数のＣＰＵラックＲ１～Ｒ３を有している。各々のＣＰＵラックＲ１～Ｒ３が各々ＩＦユニットＦ１～Ｆ３、電源モジュール１０、ＣＰＵモジュール５、オプションモジュール６を有している。図９では、ＣＰＵラックＲ１が１つのＣＰＵモジュール５ａを、ＣＰＵラックＲ２が１つのＣＰＵモジュール５ｃを、ＣＰＵラックＲ３が１つのＣＰＵモジュール５ｄを有している。ＣＰＵモジュール５ａ，５ｃ，５ｄは、同一の構成を有している。
　図１０は、ＣＰＵラックＲ１において、ＩＦユニットＦ１に接続されたＣＰＵモジュール５ａの概略構成を示すブロック図である。ＣＰＵモジュール５ａでは、メモリ８ａ内部に判別ビット１２ａを有している。判別ビット１２ａの構成及び機能は、実施形態１にて説明したものと同様である。ＣＰＵモジュール５ａでは、ＩＦユニットＦ１がスレーブラック拡張モジュール１１を有していないので、接続ポート１１ａの電位状態がＯＰＥＮな状態となる。したがって、第１電位信号Ｓ１によるＦＰＧＡ７ａの接続ポート１１ｂへの入力電位がＬｏｗレベルとなり、判別ビット１２ａは「０」となり、ＣＰＵモジュール５ａ内のＣＰＵ１３ａはメインＣＰＵとして設定される。ＣＰＵ１３ａがメインＣＰＵとして設定されると、その設定情報（自身がメインＣＰＵであるとの情報）が定義情報Ｑａとしてメモリ８ａ内に格納される。制御プログラムＰの実行の際には、メインＣＰＵとしてのＣＰＵモジュール５ａの動作クロック信号がプログラム実行の基準クロック信号となる。
　ＣＰＵラックＲ２において、ＩＦユニットＦ２はスレーブラック拡張モジュール１１を有している。したがって、ＣＰＵモジュール５ｃはサブＣＰＵとして設定される。ＣＰＵラックＲ３において、ＩＦユニットＦ３はスレーブラック拡張モジュール１１を有している。したがって、ＣＰＵモジュール５ｄ内のＣＰＵ１３ｄはサブＣＰＵとして設定される。このＣＰＵラックＲ２，Ｒ３において、ＣＰＵモジュール５ｃ，５ｄがサブＣＰＵとして設定されるプロセスは、実施形態１におけるＣＰＵラックＲ２及びＣＰＵモジュール５ｃについての説明、並びに図４において説明したものと同様であるので、詳細な説明を省略する。制御プログラムＰの実行の際には、サブＣＰＵとしてのＣＰＵモジュール５ｃの動作クロック信号は、受け取ったメインＣＰＵとしてのＣＰＵモジュール５ａからのクロック信号に同期する。
　　［実施形態３］
　図１１は、実施形態３に係るＰＬＣ２の概略構成を示すブロック図である。このＰＬＣ２は、複数のＣＰＵラックＲ１～Ｒ３を有している。各々のＣＰＵラックＲ１～Ｒ３が各々ＩＦユニットＦ１～Ｆ３、電源モジュール１０、ＣＰＵモジュール５、オプションモジュール６を有している。図１１では、ＣＰＵラックＲ１が２つのＣＰＵモジュール５ａ，５ｂを、ＣＰＵラックＲ２が２つのＣＰＵモジュール５ｃ，５ｄを、ＣＰＵラックＲ３が２つのＣＰＵモジュール５ｅ，５ｆを有している。ＣＰＵモジュール５ａ～５ｆは、同一の構成を有している。
　ＣＰＵラックＲ１においては、ＩＦユニットＦ１がスレーブラック拡張モジュール１１を有していないので、ＣＰＵモジュール５ａ内のＣＰＵ１３ａがメインＣＰＵとして設定される。また、メインＣＰＵであるＣＰＵモジュール５ａに接続されたＣＰＵモジュール５ｂ内のＣＰＵ１３ｂがサブＣＰＵとして設定される。これらの設定プロセスについては、実施形態１におけるＣＰＵラックＲ１及びＣＰＵモジュール５ａ，５ｂについての説明、並びに図３において説明したものと同様であるので、詳細な説明を省略する。制御プログラムＰの実行の際には、メインＣＰＵとしてのＣＰＵモジュール５ａの動作クロック信号がプログラム実行の基準クロック信号となる。そして、サブＣＰＵとしてのＣＰＵモジュール５ｂの動作クロック信号は、メインＣＰＵとしてのＣＰＵモジュール５ａからのクロック信号に同期する。
　図１２は、ＣＰＵラックＲ２において、ＩＦユニットＦ２に接続されたＣＰＵモジュール５ｃの概略構成を示すブロック図である。ＣＰＵモジュール５ｃでは、メモリ８ｃ内部に判別ビット１２ｃを有している。判別ビット１２ｃの構成及び機能は、実施形態１にて説明したものと同様である。ＣＰＵモジュール５ｃでは、ＩＦユニットＦ２がスレーブラック拡張モジュール１１を有しているので、接続ポート１１ｅの電位状態がＶｃｃレベルとなる。したがって、第１電位信号Ｓ１によるＦＰＧＡ７ｃの接続ポート１１ｆへの入力電位がＨｉｇｈレベルとなり、判別ビット１２ｃは「１」となり、ＣＰＵモジュール５ｃ内のＣＰＵ１３ｃはサブＣＰＵとして設定される。ＣＰＵ１３ｃがサブＣＰＵとして設定されると、その設定情報（自身がサブＣＰＵであるとの情報）が定義情報Ｑｃとしてメモリ８ｃ内に格納される。制御プログラムＰの実行の際には、サブＣＰＵとしてのＣＰＵモジュール５ｃの動作クロック信号は、メインＣＰＵとしてのＣＰＵモジュール５ａからのクロック信号に同期する。
　ＣＰＵモジュール５ｃは出力ポート１１ｇを有している。出力ポート１１ｇから出力される第２電位信号Ｓ２の電位状態（所定の電位状態）は、Ｖｃｃとされている。ＣＰＵモジュール５ｄは内部にＦＰＧＡ７ｄを有しており、出力ポート１１ｇは、ＦＰＧＡ７ｄの接続ポート１１ｈに接続される。出力ポート１１ｇの電位状態がＶｃｃレベルであるので、接続ポート１１ｈへ入力される第２電位信号Ｓ２の電位状態はＨｉｇｈレベルとなる。
　ＣＰＵモジュール５ｄでは、メモリ８ｄ内部に判別ビット１２ｄを有している。判別ビット１２ｄの構成及び機能は、判別ビット１２ａと同様である。ＣＰＵモジュール５ｄでは、ＦＰＧＡ７ｄの接続ポート１１ｈへ入力される第２電位信号Ｓ２の電位状態がＨｉｇｈレベルであるので、判別ビット１２ａは「１」となり、ＣＰＵモジュール５ｄ内のＣＰＵ１３ｄはサブＣＰＵとして設定される（サブＣＰＵとしてのＣＰＵモジュール５ｃに従属的に接続されたサブＣＰＵであるので、サプＣＰＵとしてのＣＰＵモジュール５ｃと区別するためにサブ－サブＣＰＵという場合もある。）。ＣＰＵ１３ｄがサブＣＰＵとして設定されると、その設定情報（自身がサブＣＰＵであるとの情報）が定義情報Ｑｄとしてメモリ８ｄ内に格納される。制御プログラムＰの実行の際には、サブＣＰＵとしてのＣＰＵモジュール５ｄの動作クロック信号は、メインＣＰＵとしてのＣＰＵモジュール５ａからのクロック信号に同期する。
　なお、ＣＰＵラックＲ３におけるＣＰＵモジュール５ｅ内のＣＰＵもＣＰＵラックＲ２におけるＣＰＵモジュール５ｃ内のＣＰＵ１３ｃと同様に、サブＣＰＵとして設定される。また、ＣＰＵラックＲ３におけるＣＰＵモジュール５ｆ内のＣＰＵもＣＰＵラックＲ２におけるＣＰＵモジュール５ｄ内のＣＰＵ１３ｄと同様に、サブＣＰＵ（サブ－サブＣＰＵ）として設定される。これらの構成及び設定プロセスは、この実施形態３におけるＣＰＵラックＲ３についての説明及び図１２において説明したものと同様であるので、詳細な説明を省略する。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、その要旨の範囲内で様々な変形や変更が可能である。
エラー表示器（エラー報知手段）：ＥＲ
ＩＦユニット（ラック間インターフェースユニット）：Ｆ１～Ｆ３
定義情報：Ｑａ～Ｑｄ
制御プログラム：Ｐ
ＣＰＵラック：Ｒ，Ｒ１～Ｒ３
第１電位信号：Ｓ１
第２電位信号：Ｓ２
プログラマブルコントローラ（ＰＬＣ）：２
データ通信ポート：２ａ，２ｂ
サーボ制御装置：３
サーボモータ（制御対象）：４
ＣＰＵモジュール：５，５ａ～５ｆ
オプションモジュール：６
ＦＰＧＡ：７，７ａ～７ｄ
メモリ：８，８ａ～８ｄ
電源モジュール：１０
スレーブラック拡張モジュール：１１
接続ポート：１１ａ，１１ｂ，１１ｄ，１１ｅ，１１ｆ，１１ｈ
出力ポート：１１ｃ，１１ｇ
判別ビット：１２ａ～１２ｄ
ＣＰＵ（演算処理装置）：１３，１３ａ～１３ｄ

Claims (6)

  1. 　複数のインターフェースユニットと、
    　複数のＣＰＵモジュールと、を含むプログラマブルコントローラであって、
    　前記インターフェースユニットは、前記ＣＰＵモジュールと接続可能であって、接続されたＣＰＵモジュールに向けて複数の異なる電位状態を有する第１電位信号を送出可能であり、
    　前記ＣＰＵモジュールは、前記インターフェースユニットと接続可能であると共に他のＣＰＵモジュールと接続可能であり、その内部に演算処理を実行するためのＣＰＵと、判別ビット及び定義情報を格納するためのメモリと、を有しており、
    　前記判別ビットは、当該判別ビットを有するＣＰＵモジュールの接続先である前記インターフェースユニットから当該ＣＰＵモジュールに入力された前記第１電位信号の電位状態に基づいて、当該ＣＰＵモジュール内のＣＰＵがメインＣＰＵであるかサブＣＰＵであるかを示す２値化情報を有しており、
    　前記定義情報は、当該定義情報を有するＣＰＵモジュール内のＣＰＵが予めメインＣＰＵとして設定されているかサブＣＰＵとして設定されているかを示す設定情報を有する、プログラマブルコントローラ。
  2. 　前記ＣＰＵモジュールは、他のＣＰＵモジュールが接続された場合に、当該他のＣＰＵモジュールに向けて所定の電位状態を有する第２電位信号を送出可能であり、
    　当該他のＣＰＵモジュール内の判別ビットは、前記第２電位信号の電位状態に基づいて自身のＣＰＵがサブＣＰＵであることを示す２値化情報を有する、請求項１に記載のプログラマブルコントローラ
  3. 　前記ＣＰＵモジュール内における前記判別ビットが有する２値化情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容と、当該ＣＰＵモジュール内における前記定義情報が有する設定情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容とが不一致である場合に、エラー報知するエラー報知手段を更に有する、請求項１又は請求項２に記載のプログラマブルコントローラ。
  4. 　前記ＣＰＵモジュール内における前記判別ビットが有する２値化情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容と、当該ＣＰＵモジュール内における前記定義情報が有する設定情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容とが不一致である場合に、前記ＣＰＵによる前記演算処理の実行を制限する、請求項１から請求項３のうちいずれか１項に記載のプログラマブルコントローラ。
  5. 　前記ＣＰＵモジュールが有する前記メモリ内に前記定義情報が格納されていない場合に、当該メモリ内に当該ＣＰＵモジュール内の前記判別ビットが有する２値化情報が示すメインＣＰＵであるかサブＣＰＵであるかについての内容に基づき新たな定義情報を作成する、請求項１から請求項４のうちいずれか１項に記載のプログラマブルコントローラ。
  6. 　前記複数のＣＰＵモジュールは、前記演算処理の実行のタイミングの基準となるクロック信号を生成しており、かつ、
    　前記判別ビットが有する２値化情報がサブＣＰＵであることを示すＣＰＵモジュールのクロック信号を、前記判別ビットが有する２値化情報がメインＣＰＵであることを示すＣＰＵモジュールのクロック信号に同期させる、請求項１から請求項５のうちいずれか１項に記載のプログラマブルコントローラ。
    　　
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