JP2007084216A

JP2007084216A - 制御装置

Info

Publication number: JP2007084216A
Application number: JP2005273518A
Authority: JP
Inventors: Yukiyoshi Takeda; 享悦武田
Original assignee: Toshiba Elevator Co Ltd
Current assignee: Toshiba Elevator and Building Systems Corp
Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2007-04-05

Abstract

【課題】手動で設定された制御速度または制御負荷に応じた制御速度で、制御対象を制御させ得るようにして、１つのハードウェア仕様で、エレベータ設備を制御するのに必要な各種制御を行わせ、開発コスト、設備コストなどを大幅に低減する。
【解決手段】手動／自動選択回路３が手動に設定されているとき、クロック回路４によって、高速／低速制御選択回路２で設定されたクロック周波数を持つクロック信号Ｓcを生成して、ＣＰＵ回路５により制御対象を制御し、また手動／自動選択回路３が自動に設定されているとき、クロック回路４によって、ＣＰＵ回路５から出力される高速／低速切替信号で指示されたクロック周波数を持つクロック信号Ｓcを生成して、ＣＰＵ回路５により制御対象を制御する。
【選択図】図１

Description

本発明は、エレベータ制御システムを構成する制御装置に係わり、特に制御負荷、制御プログラムの内容などに応じてクロック周波数を切り替える制御装置に関する。

エレベータ制御システムでは、エレベータ全体を制御する主制御装置の他に、乗りかご内のボタンや表示器などを制御するかご操作盤や各乗り場のボタンや表示器などを制御する乗り場制御装置、あるいは乗りかごを群管理する群管理制御装置、監視盤と通信する監視制御装置など、個別の制御装置が使用されている。

図５に示すように、これらの個別の制御装置１００は、各機能毎に指定されたクロック周波数のクロック信号を生成するクロック回路１０１と、制御対象側を制御するＣＰＵ回路１０２と、バスを制御するバス制御回路１０３と、制御プログラムなどが格納されるプログラム格納メモリ回路１０４と、ＣＰＵ回路１０２の演算エリアやデータの一時記憶エリアなどして使用されるデータ制御メモリ回路１０５と、制御対象側からの検出信号を取り込む入力ポート回路１０６と、制御対象側に制御信号を供給する出力ポート回路１０７とを備えている。

クロック回路１０１は、水晶発振子や水晶振動子、これら水晶発振子や水晶振動子を動作させる駆動部などを備え、数〜数十ＭＨｚの正弦波や矩形波を生成し、これをクロック信号としてＣＰＵ回路１０２とバス制御回路１０３に供給する。

ＣＰＵ回路１０２は、マイクロコンピュータなどを備えている。そして、クロック回路１０２から出力されるクロック信号に応じた速度で、バス制御回路１０３を介して、プログラム格納メモリ回路１０４に格納されている初期化プログラム、制御プログラム、入力ポート回路１０６で取り込まれた各検出信号などを入力して制御データを生成した後、この制御データをバス制御回路１０３を介して出力ポート回路１０７に供給し、制御対象を制御する。

この際、ＣＰＵ回路１０２に装着するマイクロコンピュータとして、制御内容に応じたクロック速度で動作するマイクロコンピュータ、例えば主制御、群管理制御など、高い負荷がかかる制御装置１００では、１６ビット幅、３２ビット幅のデータ入出力端子を持ち、２０ＭＨｚ以上のクロック速度に対応できるマイクロコンピュータを使用している。また、かご操作盤、表示制御装置など、高い負荷がかからない制御装置１００では、８ビット幅のデータ入出力端子を持ち、６ＭＨｚ程度のクロック速度に対応できるマイクロコンピュータを使用している。

また、バス制御回路１０３は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、クロック回路１０１から出力されるクロック信号に基づき、同期アドレス／制御線１０９、同期データ線１１０に接続されたプログラム格納メモリ回路１０４〜出力ポート回路１０７の入出力タイミングを制御して、これらプログラム格納メモリ回路１０４〜出力ポート回路１０７と、非同期アドレス／制御線１１１、非同期データ線１１２に接続されたＣＰＵ回路１０２とが同期しつつ、初期化プログラム、制御プログラム、入力データ、出力データなどの授受をサポートする。

この際、主制御、群管理制御など、高い負荷がかかる制御装置１００では、マイクロコンピュータのクロック速度が２０ＭＨｚ以上になり、入力ポート回路１０６の検出信号取り込みタイミングと、出力ポート回路１０７の制御信号出力タイミングと、ＣＰＵ回路１０２のデータ入出力タイミングとが厳密に同期しなければならないことから、高価なバス制御回路１０３を使用するようにしている。一方、かご操作盤、表示制御装置など、高い負荷がかからない制御装置１００では、ＣＰＵ回路１０２に使用されるマイクロコンピュータのクロック速度は６ＭＨｚ程度であり、入力ポート回路１０６の検出信号取り込みタイミングと、出力ポート回路１０７の制御信号出力タイミングと、ＣＰＵ回路１０２のデータ入出力タイミングとを厳密に同期させる必要がないことから、比較的、安価なバス制御回路１０３を使用している。

また、プログラム格納メモリ回路１０４は、制御プログラムなどが格納されたＥＰＯＭ、フラッシュＲＯＭなどの不揮発性メモリ、不揮発性メモリに格納されている初期化プログラム、制御プログラムなどを読み出す読み出し部などを備えている。そして、バス制御回路１０３からプログラム格納メモリ回路１０４を指定するアドレスデータ、読み出し指令を含む制御データなどを出力し、バス制御回路１０３→同期アドレス／制御線１０９→プログラム格納メモリ回路１０４なる経路で、プログラム格納メモリ回路１０４に供給されたとき、指定されたアドレスに格納されている初期化プログラム、制御プログラムなどの内容を読み出して、プログラム格納メモリ回路１０４→同期データ線１１０→バス制御回路１０３なる経路で、バス制御回路１０３に供給する。

また、データ制御メモリ回路１０５は、ＳＲＡＭなどの揮発性メモリ、揮発性メモリに対し、データの書き込み、読み出しを行う書き込み／読み出し部などを備えている。そして、バス制御回路１０３からデータ制御メモリ回路１０５を指定するアドレスデータ、書き込み指令を含む制御データなどが出力され、バス制御回路１０３→同期アドレス／制御線１０９→データ制御メモリ回路１０５なる経路で、データ制御メモリ回路１０５に供給されたとき、バス制御回路１０３→同期データ線１１０→データ制御メモリ回路１０５なる経路で、バス制御回路１０３から出力される演算データ、入力データ、出力データなどが取り込まれ、指定されたアドレスに記憶される。また、バス制御回路１０３からデータ制御メモリ回路１０５を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、バス制御回路１０３→同期アドレス／制御線１０９→データ制御メモリ回路１０５なる経路で、データ制御メモリ回路１０５に供給されたとき、指定されたアドレスに記憶している演算データ、入力データ、出力データなどが読み出され、データ制御メモリ回路１０５→同期データ線１１０→バス制御回路１０３なる経路でバス制御回路１０３に供給される。

また、入力ポート回路１０６は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、制御対象側に設置された各センサなどから出力される各検出信号（入力信号）を取り込み、Ａ／Ｄ変換処理などで、入力データに変換して一時記憶する。また、バス制御回路１０３から入力ポート回路１０６を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、バス制御回路１０３→同期アドレス／制御線１０９→入力ポート回路１０６なる経路で、入力ポート回路１０６に供給されたとき、一時記憶している入力データを読み出し、入力ポート回路１０６→同期データ線１１０→バス制御回路１０３なる経路でバス制御回路１０３に供給する。

また、出力ポート回路１０７は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、バス制御回路１０３から出力ポート回路１０７を指定するアドレスデータ、書き込み指令を含む制御データなどが出力され、バス制御回路１０３→同期アドレス／制御線１０９→出力ポート回路１０７なる経路で、出力ポート回路１０７に供給されたとき、バス制御回路１０３→同期データ線１１０→出力ポート回路１０７なる経路で、バス制御回路１０３から出力される出力データを取り込んで、一時記憶するとともに、Ｄ／Ａ変換処理などで、出力信号に変換して制御対象を制御する。
特開平１０−６９３２５号公報特開２０００−１７２７５６号公報

しかしながら、このようなエレベータ制御システムで使用される制御装置１００では、顧客の仕様が多岐にわたることから、設計段階で、ほとんどの顧客要求（ニーズ）に対応できるように、初期化プログラム、制御プログラムなどが設計される。このため、標準化されていても、顧客からの要望に応じて、新たな初期化プログラム、制御プログラムなどを追加することが多い。

このため、新たに追加した初期化プログラム、制御プログラムなどの分だけ、ＣＰＵ回路１０２の処理量が増えて、標準化された初期化プログラム、制御プログラムなどに応じて選択されたクロック回路１０１、バス制御回路１０３などが、処理量の増加に対応できなくなってしまうことが多かった。

また、数世代前の制御装置を使用しているエレベータ制御システムでは、顧客からの仕様追加要求が出されても、現在、出荷している制御装置１００に比べ、既設の制御装置の性能が劣っていることから、現在、出荷している制御装置１００で使用されている初期化プログラム、制御プログラムをそのまま、顧客側の制御装置に移植させると、顧客側の既設制御装置に負荷がかかりすぎ、システムダウンなどの事故が発生するおそれがある。

そこで、このような問題を解決するため、顧客からの仕様追加要求が出されたとき、クロック信号を高速化させた制御装置１００を開発し、既設の制御装置にインストールされている初期化プログラム、制御プログラムなどと互換性がある初期化プログラム、制御プログラムなどをベースにして、要求された仕様の初期化プログラム、制御プログラムなどを開発し、これをクロック信号を高速化させた制御装置１００にインストールして、顧客側に設置することが考えられる。

しかしながら、このような場合、顧客の要求仕様が多岐にわたっていることから、過去に出荷した初期化プログラム、制御プログラムなども、多岐にわたっており、これらについて、全て互換性を満たし、かつ制御速度が速い制御装置１００を開発することは難しく、コスト高になってしまうという問題があった。

さらに、このようなエレベータ制御システムでは、エレベータ全体を制御する主制御装置、乗りかご内のボタン、表示器などを制御するかご操作盤、各乗り場のボタン、表示器などを制御する乗り場制御装置、各乗りかごを群管理する群管理制御装置、監視盤と通信する監視制御装置など、その用途毎に、必要とされる制御速度が異なることから、各制御速度毎に、異なる制御装置１００を開発しなければならず、コスト高になってしまうという問題があった。

本発明は上記の事情に鑑み、１つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、どのような制御をも行わせ、開発コスト、設備コストなどを大幅に低減することができる制御装置を提供することを目的としている。

また、制御内容とクロック周波数との整合性異常などが発生したとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、高速／低速切替指令などを記録して、整合性異常の内容解析を容易にでき、開発コストを削減することができる制御装置を提供することを目的としている。

上記の目的を達成するために本発明は、請求項１では、指定されたクロック周波数のクロック信号を生成するクロック回路と、手動モード時のクロック周波数を設定するクロック周波数手動設定回路と、手動モード時には、前記クロック周波数手動設定回路で設定されるクロック周波数のクロック信号を生成させるべく、自動モード時には、供給された高速／低速切替指令に基づいたクロック周波数のクロック信号を生成させるべく切替指令をそれぞれ前記クロック回路に出力するクロック周波数切替回路と、手動モード時、または自動モード時にそれぞれ供給されるクロック信号を使用して制御プログラムを実行するとともに、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速／低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるＣＰＵ回路とを具備することを特徴としている。

請求項２では、指定されたクロック周波数を持つクロック信号を生成するクロック回路と、入力された高速／低速切替指令で指定されたクロック周波数のクロック信号を生成させるべく切替指令を前記クロック回路に出力するクロック周波数切替回路と、前記クロック回路から出力されるクロック信号を用いて制御プログラムを実行し、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速／低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるＣＰＵ回路と、このＣＰＵ回路から前記高速／低速切替指令が出力された際に、制御内容とクロック周波数との整合性異常が検知されたとき、前記ＣＰＵ回路にクロック周波数を元に戻させる処理または制御処理を中断させる処理の何れかを実行させる整合性チェック回路とを具備することを特徴としている。

本発明によれば、１つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、多様な制御を行うことができ、開発コスト、設備コストなどを大幅に低減することができる。

また、制御内容とクロック周波数との整合性異常などが発生したとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、高速／低速切替指令などを記録して、整合性異常の内容解析を容易にでき、開発コストを削減することができる。

〈第１の実施形態〉
図１は本発明に係る制御装置の第１の実施形態を示すブロック図である。

この図に示す制御装置１Ａは、クロック信号Ｓcのクロック周波数が設定される高速／低速制御選択回路２と、クロック信号Ｓcを切り替える手動／自動選択回路３と、クロック信号Ｓcを生成するクロック回路４とを備えている。また、制御対象側を制御するＣＰＵ回路５と、クロック信号Ｓcの周波数が低いときにバスを制御する低速バス制御回路７と、クロック信号Ｓcの周波数が高いときにバスを制御する高速バス制御回路８と、クロック信号Ｓcのクロック周波数に応じて低速バス制御回路７または高速バス制御回路８の何れか一方を選択するバス制御選択回路６とを備えている。さらに、制御プログラムなどが格納されるプログラム格納メモリ回路９と、ＣＰＵ回路５の演算エリア、データの一時記憶エリアなどとして使用されるデータ制御メモリ回路１０と、制御対象側からの検出信号を取り込む入力ポート回路１１と、制御対象側に制御信号を供給する出力ポート回路１２と、制御内容とクロック信号Ｓcのクロック周波数とが対応しているかどうかをチェックする回路設定／プログラム設定整合性チェック回路１３と、回路設定／プログラム設定整合性チェック回路１３のチェック結果を表示する表示部１４とを備えている。

高速／低速制御選択回路２は、切替スイッチやジャンパーピンなどの設定内容に応じて高速のクロック周波数または低速のクロック周波数を選択する回路である。すなわち、高速モードが選択されているとき、高速を指定するハイレベルの高速／低速切替信号Ｓ１を生成して手動／自動選択回路３に供給する。また低速モードが選択されているとき、低速を指定するローレベルの高速／低速切替信号Ｓ１を生成して手動／自動選択回路３に供給する。

手動／自動選択回路３は、ロジック機能が内蔵された汎用ロジックＩＣや設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。この手動／自動選択回路３は、電源が投入されたとき、低いクロック周波数を指示する高速／低速制御決定信号Ｓ２を生成してクロック回路４とバス制御選択回路６と入力ポート回路１１とに供給する。また、出力ポート回路１２から出力される自動／手動切替指令Ｓ３で手動が指定されているとき、高速／低速制御選択回路２から出力される高速／低速切替信号Ｓ１で指定されたクロック周波数を指示する高速／低速制御決定信号Ｓ２を生成してクロック回路４とバス制御選択回路６と入力ポート１１とに供給する。また、出力ポート回路１２から出力される自動／手動切替指令Ｓ３で自動が指定されているとき、出力ポート回路１２から出力される高速／低速切替指令Ｓ４で指定されたクロック周波数を指示する高速／低速制御決定信号Ｓ２を生成してクロック回路４とバス制御選択回路６と入力ポート回路１１とに供給する。

クロック回路４は、プログラマブルな２値周波数を選択可能な水晶発振子、水晶振動子、およびこれら水晶発振子や水晶振動子を動作させる駆動部などを備えている。そして、手動／自動選択回路３から低いクロック周波数を指定する高速／低速制御決定信号が供給されているとき、低い周波数で水晶発振子、水晶振動子を発振させて、６ＭＨｚ程度のクロック周波数を持つクロック信号Ｓcを生成し、ＣＰＵ回路５と低速バス制御回路７と高速バス制御回路８とに供給する。また、手動／自動選択回路３から高いクロック周波数を指定する高速／低速制御決定信号が供給されているとき、高い周波数で水晶発振子、水晶振動子を発振させて、２０ＭＨｚ以上のクロック周波数を持つクロック信号Ｓcを生成し、ＣＰＵ回路５と低速バス制御回路７と高速バス制御回路８とに供給する。

ＣＰＵ回路５は、例えばかご操作盤や表示制御装置などの高い負荷がかからない制御から主制御や群管理制御などの高い負荷がかかる制御まで対応可能な２０ＭＨｚ以上のクロック速度に対応でき、且つ１６ビット幅または３２ビット幅のデータ入出力端子を持つマイクロコンピュータで構成できる。このＣＰＵ回路５は、クロック回路４から出力されるクロック信号Ｓcのクロック周波数に応じた速度で動作して、高速バス制御回路８または低速バス制御回路７を介し、プログラム格納メモリ回路９に格納されている初期化プログラム、制御プログラム、入力ポート回路１１で取り込まれた各検出信号、手動／自動選択回路３から出力される高速／低速制御決定信号、回路設定／プログラム設定整合性チェック回路１３から出力される整合性異常信号Ｓ７などを取り込む。また、制御データを生成し、高速バス制御回路８または低速バス制御回路７を介して出力ポート回路１２に供給し、制御対象を制御する。さらに、この動作と並行し、ＣＰＵ負荷率などに基づき、手動、自動を切り替える自動／手動切替指令、クロック周波数を最適化させる高速／低速切替指令などを生成し、手動／自動選択回路３から出力される高速／低速制御決定信号を最適化する。

また、バス制御選択回路６は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、手動／自動選択回路３から出力される高速／低速制御決定信号によって低いクロック周波数が指定されているとき、低速バス制御回路７を選択するバス制御回路選択信号Ｓ５を生成して、低速バス制御回路７と高速バス制御回路８とに供給する。また、手動／自動選択回路３から出力される高速／低速制御決定信号によって高いクロック周波数が指定されているとき、高速バス制御回路８を選択するバス制御回路選択信号を生成して、低速バス制御回路７と高速バス制御回路８とに供給する。

低速バス制御回路７は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。この低速バス制御回路７は、バス制御選択回路６から出力されるバス制御回路選択信号によって低速バス制御回路７が指定されているとき、クロック回路４から出力される低いクロック周波数のクロック信号Ｓcに基づき、クロック周波数が低いときに使用するアクセスサイクル手順で、同期アドレス／制御線１５、同期データ線１６に接続されたプログラム格納メモリ回路９〜出力ポート回路１２の入出力タイミングを制御する。そして、これらプログラム格納メモリ回路９〜出力ポート回路１２と、非同期アドレス／制御線１７、非同期データ線１８に接続されたＣＰＵ回路５とを同期させながら、初期化プログラム、制御プログラム、入力データ、整合性異常信号Ｓ７、高速／低速制御決定信号Ｓ２、自動／手動切替指令Ｓ３、高速／低速切替指令Ｓ４、出力データなどの授受をサポートする。

また、高速バス制御回路８は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。この高速バス制御回路８は、バス制御選択回路６から出力されるバス制御回路選択信号によって、高速バス制御回路８が指定されているとき、クロック回路４から出力される高いクロック周波数のクロック信号Ｓcに基づき、クロック周波数が高いときに使用するアクセスサイクル手順で、同期アドレス／制御線１５、同期データ線１６に接続されたプログラム格納メモリ回路９〜出力ポート回路１２の入出力タイミングを制御する。そして、これらプログラム格納メモリ回路９〜出力ポート回路１２と、非同期アドレス／制御線１７、非同期データ線１８に接続されたＣＰＵ回路５とを同期させながら、制御プログラム、入力データ、整合性異常信号Ｓ７、高速／低速制御決定信号Ｓ２、自動／手動切替指令Ｓ３、高速／低速切替指令Ｓ４、出力データなどの授受をサポートする。

また、プログラム格納メモリ回路９は、制御プログラムなどが格納されたＥＰＯＭ、フラッシュＲＯＭなどの不揮発性メモリ、不揮発性メモリに格納されている初期化プログラム、制御プログラムなどを読み出す読み出し部などを備えている。このプログラム格納メモリ回路９は、低速バス制御回路７または高速バス制御回路８からプログラム格納メモリ回路９を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、低速バス制御回路７または高速バス制御回路８→同期アドレス／制御線１５→プログラム格納メモリ回路９なる経路で、プログラム格納メモリ回路９に供給されたとき、指定されたアドレスに格納されている初期化プログラム、制御プログラムなどの内容を読み出て、プログラム格納メモリ回路９→同期データ線１６→低速バス制御回路７、高速バス制御回路８なる経路で、低速バス制御回路７と、高速バス制御回路８とに供給する。

また、データ制御メモリ回路１０は、ＳＲＡＭなどの揮発性メモリ、揮発性メモリに対し、データの書き込み、読み出しを行う書き込み／読み出し部などを備えている。このデータ制御メモリ回路１０は、低速バス制御回路７または高速バス制御回路８からデータ制御メモリ回路１０を指定するアドレスデータ、書き込み指令を含む制御データなどが出力されると、これらのデータを低速バス制御回路７または高速バス制御回路８→同期アドレス／制御線１５→データ制御メモリ回路１０なる経路で受け取る。データ制御メモリ回路１０は、低速バス制御回路７または高速バス制御回路８→同期データ線１６→データ制御メモリ回路１０なる経路で、低速バス制御回路７または高速バス制御回路８から出力される演算データ、入力データ、出力データなどを取り込み、指定されたアドレスに記憶し、また低速バス制御回路７または高速バス制御回路８からデータ制御メモリ回路１０を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、低速バス制御回路７または高速バス制御回路８→同期アドレス／制御線１５→データ制御メモリ回路１０なる経路で、データ制御メモリ回路１０に供給されたとき、指定されたアドレスに記憶している演算データ、入力データ、出力データなどを読み出し、データ制御メモリ回路１０→同期データ線１６→低速バス制御回路７、高速バス制御回路８なる経路で、低速バス制御回路７と、高速バス制御回路８とに供給する。

入力ポート回路１１は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、手動／自動選択回路３から出力される高速／低速制御決定信号、回路設定／プログラム設定整合性チェック回路１３から出力される整合性異常信号Ｓ７を取り込み、予め決められたエリアに記憶するとともに、制御対象側に設置された各センサなどから出力される各検出信号（入力信号）を取り込み、Ａ／Ｄ変換処理などで、入力データに変換し、一時記憶する。そして、低速バス制御回路７または高速バス制御回路８から入力ポート回路１１を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、低速バス制御回路７または高速バス制御回路８→同期アドレス／制御線１５→入力ポート回路１１なる経路で、入力ポート回路１１に供給されたとき、高速／低速制御決定信号Ｓ２、整合性異常信号Ｓ７、一時記憶している入力データのうち、指定されたものを読み出し、入力ポート回路１１→同期データ線１６→低速バス制御回路７、高速バス制御回路８なる経路で、低速バス制御回路７と、高速バス制御回路８とに供給する。

また、出力ポート回路１２は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、低速バス制御回路７または高速バス制御回路８から出力ポート回路１２を指定するアドレスデータ、書き込み指令を含む制御データなどが出力され、低速バス制御回路７または高速バス制御回路８→同期アドレス／制御線１５→出力ポート回路１２なる経路で、出力ポート回路１２に供給されたとき、低速バス制御回路７または高速バス制御回路８→同期データ線１６→出力ポート回路１２なる経路で、低速バス制御回路７または高速バス制御回路８から出力される指令、データなどを取り込み、手動／自動選択回路３に自動／手動切替指令、高速／低速切替指令などを供給しながら、出力データを一時記憶して、Ｄ／Ａ変換処理などで、出力信号に変換し、制御対象側を制御する。

また、回路設定／プログラム設定整合性チェック回路１３は、ロジック機能が内蔵された汎用ロジックＩＣ、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ゲートアレイ（ＧＡ）などによって構成されている。そして、予め設定されている整合性異常検知条件が満たされているとき、例えば出力ポート回路１２から出力される高速／低速切替指令の内容と、手動／自動選択回路３から出力される高速／低速制御決定信号の内容とがずれているとき、あるいは入力ポート回路１１に入力される入力信号、出力ポート回路１２から出力される出力信号などが異常になっているとき、整合性異常信号Ｓ７を生成して、入力ポート回路１１と、表示部１４とに供給する。

表示部１４は、異常内容を表示するのに必要な表示容量を持つ液晶表示器などを備えている。そして、回路設定／プログラム設定整合性チェック回路１３から整合性異常信号Ｓ７が出力されているときには、整合性異常を表示して、プログラム格納メモリ回路９に格納されている制御プログラムの内容と、ＣＰＵ回路５に供給されているクロック信号Ｓcのクロック周波数とが対応していないことを知らせる。

次に、図１に示すブロック図、図２に示すフローチャートを参照しながら、制御装置１Ａの動作を説明する。

まず、メーカ側の工場などにおいて、プログラム格納メモリ回路９には、初期化プログラムとともに、顧客からの要望に応じて、既存の制御装置にインストールされていた制御プログラムと同じ仕様の制御プログラムまたは改良した制御プログラム、あるいは新規に開発した制御プログラムなどがインストールされる。

この後、制御装置１Ａが現場側のビル、マンションなどに搬入されて、指定された場所に設置され、エレベータ制御システムを構成する他の制御装置や各センサなどと接続される。そして、メーカ側の作業員などによって、高速／低速制御選択回路２が手動操作され、低いクロック周波数または高いクロック周波数の何れか、例えば低いクロック周波数が設定される。

そして、メーカ側の作業員などによって、制御装置１Ａの電源が投入されると、手動／自動選択回路３によって、高速／低速制御選択回路２の設定内容に関係なく、低いクロック周波数を指定する高速／低速制御決定信号が出力される。これにより、クロック回路４から低い周波数のクロック信号Ｓcが出力され、ＣＰＵ回路５と、低速バス制御回路７と、高速バス制御回路８とに供給される。また、バス制御選択回路６から低速バス制御回路７を指定するバス制御回路選択信号が出力されて低速バス制御回路７が起動される。

また、この動作と並行し、回路設定／プログラム設定整合性チェック回路１３によって、手動／自動選択回路３から出力される高速／低速制御決定信号とが取り込まれる。また、出力ポート回路１２から高速／低速切替指令が出力されているかどうか、高速／低速切替指令の内容と、高速／低速制御決定信号の内容とが一致しているかどうか、入力ポート回路１１に入力される入力信号、出力ポート回路１２から出力される出力信号などが異常になっているかどうかのチェックが開始される。

次いで、低速バス制御回路７によって、クロック周波数が低いときに使用するアクセスサイクル手順で、同期アドレス／制御線１５、同期データ線１６に接続されたプログラム格納メモリ回路９〜出力ポート回路１２の入出力タイミングが制御され、これらプログラム格納メモリ回路９〜出力ポート回路１２と、非同期アドレス／制御線１７、非同期データ線１８に接続されたＣＰＵ回路５との同期が取られる。

また、この動作と並行し、クロック回路４から出力される低いクロック周波数のクロック信号Ｓcに応じた速度で、ＣＰＵ回路５が起動され、ＣＰＵ回路５内にセットされているブートプログラムで規定された読み込み動作が開始される。これにより、プログラム格納メモリ回路９→低速バス制御回路７→ＣＰＵ回路５なる経路で、プログラム格納メモリ回路９に格納されている初期化プログラムがＣＰＵ回路５に供給されて装置各部のデータが初期化される（ステップＳＴ１、ＳＴ２）。

次いで、ＣＰＵ回路５によって、入力ボート回路１１→低速バス制御回路７→ＣＰＵ回路５なる経路で、入力ポート回路１１に取り込まれている高速／低速制御決定信号が取り込まれる。そして、高速／低速制御決定信号の指示内容と同じ指示内容を持つ高速／低速切替指令が生成され、ＣＰＵ回路５→低速バス制御回路７→出力ポート回路１２→手動／自動選択回路３、回路設定／プログラム設定整合性チェック回路１３なる経路で、手動／自動選択回路３と、回路設定／プログラム設定整合性チェック回路１３に供給される。また、手動を指定する自動／手動切替指令が生成されて、ＣＰＵ回路５→低速バス制御回路７→出力ポート回路１２→手動／自動選択回路３なる経路で、手動／自動選択回路３に供給され、手動／自動選択回路３が手動に切り替えられる。

これにより、手動／自動選択回路３によって、高速／低速制御選択回路２から出力されている高速／低速切替信号で指定されたクロック周波数（この場合、メーカ側の作業員などによって、高速／低速制御選択回路２が操作されて、低いクロック周波数が設定されていることから、低いクロック周波数）に対応する高速／低速制御決定信号が生成され、クロック回路４から、引き続き、低い周波数のクロック信号Ｓcが出力されて、ＣＰＵ回路５と、低速バス制御回路７と、高速バス制御回路８とに継続的に出力される。この動作とともに、バス制御選択回路６から低速バス制御回路７を指定するバス制御回路選択信号が継続的に出力され、低速バス制御回路７の動作が継続される（ステップＳＴ３）。

次いで、ＣＰＵ回路５によって、入力ボート回路１１→低速バス制御回路７→ＣＰＵ回路５なる経路で、入力ポート回路１１の整合性異常信号格納エリアに格納されている情報が取り込まれて、この情報に整合性異常信号Ｓ７が含まれているかどうかがチェックされる。整合性異常信号Ｓ７が含まれていれば（ステップＳＴ４）、高速／低速制御選択回路２に設定されているクロック周波数と、クロック回路４から出力されるクロック信号Ｓcのクロック周波数とを一致していないと判定される。そして、回路設定／プログラム設定整合性チェック回路１３から整合性異常信号Ｓ７が検出されなくなるまで、上述したクロック周波数の切替処理が繰り返される（ステップＳＴ２〜ＳＴ４）。

また、入力ポート回路１１から供給された情報に整合性異常信号Ｓ７が含まれているかどうかがチェックされたとき、整合性異常信号Ｓ７が含まれていなければ（ステップＳＴ４）、ＣＰＵ回路５によって、高速／低速制御選択回路２に設定されているクロック周波数と、クロック回路４から出力されるクロック信号Ｓcのクロック周波数とを一致させる処理が成功したと判定されて、自動を指定する自動／手動切替指令が生成されて、ＣＰＵ回路５→低速バス制御回路７→出力ポート回路１２→手動／自動選択回路３なる経路で、手動／自動選択回路３に供給されて、手動／自動選択回路３が自動に切り替えられる。

これにより、手動／自動選択回路３によって、出力ポート回路１２から出力されている高速／低速切替指令で指定されたクロック周波数（この場合、低いクロック周波数）に対応する高速／低速制御決定信号が生成されて、クロック回路４から、引き続き、低い周波数のクロック信号Ｓcが出力されて、ＣＰＵ回路５と、低速バス制御回路７と、高速バス制御回路８とに継続的に供給される。これにより、バス制御選択回路６から低速バス制御回路７を指定するバス制御回路選択信号の出力が継続され、低速バス制御回路７の動作が継続される（ステップＳＴ５）。

この後、ＣＰＵ回路５によって、プログラム格納メモリ回路９→低速バス制御回路７→ＣＰＵ回路５なる経路で、プログラム格納メモリ回路９に格納されている制御プログラムが取り込まれて、制御プログラムの内容に応じた処理、例えば入力ボート回路１１→低速バス制御回路７→ＣＰＵ回路５なる経路で、入力ポート回路１１に供給されている各センサからの検出信号（入力データ）が取り込まれて、制御データが生成され、ＣＰＵ回路５→低速バス制御回路７→出力ポート回路１２なる経路で、出力ポート回路１２に供給されて、制御対象側に制御信号が供給され、制御プログラムの内容、各センサからの検出信号の内容などに応じた制御が行われる（ステップＳＴ６）。

また、制御プログラムの内容、各センサからの検出信号の内容などに応じて、制御対象側を制御している最中に、ＣＰＵ回路５の負荷率が上昇して、途中周期処理などが間に合わなくなると（ステップＳＴ７）、ＣＰＵ回路５によって、回路設定、クロック周波数設定、制御プログラムの設定などに何らかの問題があると判定される。そして、そのとき実行した制御プログラムの内容、入力データの内容、制御データの内容、整合性異常信号Ｓ７の内容などを含む異常データが生成され、ＣＰＵ回路５→低速バス制御回路７→データ制御メモリ回路１０なる経路で、データ制御メモリ回路１０に供給されて、記憶される。この記憶処理とともに、高速を指示する高速／低速切替指令が生成され、ＣＰＵ回路５→低速バス制御回路７→出力ポート回路１２→手動／自動選択回路３、回路設定／プログラム設定整合性チェック回路１３なる経路で、手動／自動選択回路３と、回路設定／プログラム設定整合性チェック回路１３とに供給される。

これにより、手動／自動選択回路３によって、出力ポート回路１２から出力される高速／低速切替指令で指定された高いクロック周波数に対応する高速／低速制御決定信号が生成されて、クロック回路４から、高い周波数のクロック信号Ｓcが出力されるとともに、バス制御選択回路６から高速バス制御回路８を指定するバス制御回路選択信号が出力されて、高速バス制御回路８が起動された後（ステップＳＴ８）、回路設定／プログラム設定整合性チェック回路１３によって、出力ポート回路１２から出力される高速／低速切替指令の内容と、手動／自動選択回路３から出力される高速／低速制御決定信号の内容とが一致しているかどうか、入力ポート回路１１に入力される入力信号、出力ポート回路１２から出力される出力信号などが異常になっているかどうかがチェックされる。

そして、回路設定／プログラム設定整合性チェック回路１３から整合性異常信号Ｓ７が出力されていなければ（ステップＳＴ９）、ＣＰＵ回路５によって、クロック周波数の切替が成功したと判定されて、プログラム格納メモリ回路９→高速バス制御回路８→ＣＰＵ回路５なる経路で、プログラム格納メモリ回路９に格納されている制御プログラムが取り込まれ、制御プログラムの内容に応じた処理、例えば入力ボート回路１１→高速バス制御回路８→ＣＰＵ回路５なる経路で、入力ポート回路１１に供給されている各センサからの検出信号（入力データ）が取り込まれて、制御データが生成され、ＣＰＵ回路５→高速バス制御回路８→出力ポート回路１２なる経路で、出力ポート回路１２に供給されて、制御対象側に制御信号が供給され、制御プログラムの内容、各センサからの検出信号の内容などに応じた制御が行われる（ステップＳＴ６〜ＳＴ９）。

この後、ＣＰＵ回路５によって、プログラム格納メモリ回路９に格納されている制御プログラムが実行されている最中に、プログラム格納メモリ回路９に格納されている制御プログラムの内容と、クロック回路から出力されるクロック信号Ｓcのクロック周波数とが対応しなくなり、回路設定／プログラム設定整合性チェック回路１３によって、これが検知されて、整合性異常信号Ｓ７が出力されたとき、表示部１４に整合性異常が発生したことが表示されるとともに、入力ポート回路１１によって、これが取り込まれて、整合性異常信号格納エリアに格納される。

そして、ＣＰＵ回路５によって、入力ボート回路１１→高速バス制御回路８→ＣＰＵ回路５なる経路で、入力ポート回路１１の整合性異常信号格納エリアに格納されている情報が取り込まれたとき、整合性異常信号Ｓ７が含まれていることが検知されて、回路設定、クロック周波数設定、制御プログラムの設定などに何らかの問題があると判定される（ステップＳＴ９）。そして、そのとき実行した制御プログラムの内容、入力データの内容、制御データの内容、整合性異常信号Ｓ７の内容などを含む異常データが生成され、ＣＰＵ回路５→高速バス制御回路８→データ制御メモリ回路１０なる経路で、データ制御メモリ回路１０に供給されて、記憶される（ステップＳＴ１０）。この記憶処理とともに、低速を指示する高速／低速切替指令が生成され、ＣＰＵ回路５→高速バス制御回路８→出力ポート回路１２→手動／自動選択回路３、回路設定／プログラム設定整合性チェック回路１３なる経路で、手動／自動選択回路３と、回路設定／プログラム設定整合性チェック回路１３とに供給される。

これにより、手動／自動選択回路３によって、出力ポート回路１２から出力される高速／低速切替指令で指定された低いクロック周波数に対応する高速／低速制御決定信号が生成されて、クロック回路４から、低い周波数のクロック信号Ｓcが出力されるとともに、バス制御選択回路６から低速バス制御回路７を指定するバス制御回路選択信号が出力されて、低速バス制御回路７が起動される（ステップＳＴ１１）。

この後、ＣＰＵ回路５によって、プログラム格納メモリ回路９→低速バス制御回路７→ＣＰＵ回路５なる経路で、プログラム格納メモリ回路９に格納されている制御プログラムが取り込まれ、制御プログラムの内容に応じた処理、例えば入力ボート回路１１→低速バス制御回路７→ＣＰＵ回路５なる経路で、入力ポート回路１１に供給されている各センサからの検出信号（入力データ）が取り込まれて、制御データが生成され、ＣＰＵ回路５→低速バス制御回路７→出力ポート回路１２なる経路で、出力ポート回路１２に供給されて、制御対象側に制御信号が供給され、制御プログラムの内容、各センサからの検出信号の内容などに応じた制御が継続される（ステップＳＴ６〜ＳＴ９）。

このように、第１の実施形態では、手動／自動選択回路３が手動に設定されているとき、クロック回路４によって、高速／低速制御選択回路２で設定されたクロック周波数を持つクロック信号Ｓcが生成されてＣＰＵ回路５により制御対象が制御される。また、手動／自動選択回路３が自動に設定されているとき、クロック回路４によって、ＣＰＵ回路５から出力される高速／低速切替信号で指示されたクロック周波数を持つクロック信号Ｓcが生成されて、ＣＰＵ回路５により制御対象が制御される。このため、手動で設定された制御速度または制御負荷に応じた制御速度で制御対象を制御でき、１つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、どのような制御をも行うことができ、開発コスト、設備コストなどを大幅に低減することができる。

また、第１の実施形態では、プログラム格納メモリ回路９に格納されている制御プログラムを実行中に、ＣＰＵ回路５の負荷率が変化し、クロック周波数の切替が必要になったとき、ＣＰＵ回路５によって、新たなクロック周波数を指定する高速／低速切替指令が生成され、手動／自動選択回路３から新たなクロック周波数を指示する高速／低速切替信号が出力されて、クロック回路４から出力されるクロック信号Ｓcのクロック周波数を切り替える。また、また整合性異常が発生したとき、ＣＰＵ回路５によって、元のクロック周波数を指定する高速／低速切替指令が生成されて、手動／自動選択回路３から元のクロック周波数を指示する高速／低速切替信号が出力されて、クロック回路４から出力されるクロック信号Ｓcのクロック周波数を元に戻すようにしている。このため、制御負荷に応じて、制御速度を変化させることができ、１つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、どのような制御をも行うことができ、これによって開発コスト、設備コストなどを大幅に低減することができる。

また、第１の実施形態では、ＣＰＵ回路５によって、新たなクロック周波数を指定する高速／低速切替指令を生成して、手動／自動選択回路３から新たなクロック周波数に対応する高速／低速切替信号を出力し、クロック回路４から出力されるクロック信号Ｓcのクロック周波数を切り替えた後で、制御内容とクロック周波数との整合性異常が発生したとき、そのとき実行した制御プログラムの内容、入力データの内容、制御データの内容、整合性異常信号Ｓ７の内容などをデータ制御メモリ回路１０に格納するようにしている。このため、制御内容とクロック周波数との整合性異常などが発生したとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、高速／低速切替指令などを記録でき、整合性異常の内容解析を容易にでき、開発コストを削減することができる。

〈第２の実施形態〉
図３は本発明に係る制御装置の第２の実施形態の構成を示すブロック図である。なお、図１に示した第１の実施形態と同一構成部分には同一符号を付してその説明を省略する。

第１の実施形態においては、低速バス制御回路７と、高速バス制御回路８とをＣＰＵ回路５とは別に配置するように構成したが、第２の実施形態では、マイコン２１内にＣＰＵ回路５とバス制御回路２２とを内蔵させ、低速バス制御回路７の機能と、高速バス制御回路８の機能とを持たせるように構成したものである。

マイコン２１には、産業用途向けの組み込み型マイコンが使用され、従来の技術と同様に一般に主制御装置や群管理制御装置などの高負荷が要求される機能の制御装置では、現在では、１６ビットや３２ビットデータ幅で動作クロックが２０ＭＨｚ以上の速度に対応できるものが使用される。一方、かご操作盤や表示装置では高負荷が要求されないため現在では８ビット幅で動作クロックが６ＭＨｚ程度の速度で対応したものが使用される。また、マイコン２１はこの他にも割り込み制御回路や入出力ポートを内蔵したものなどもあり、制御装置の小型化などに有効である。

マイコン２１のＣＰＵ５は、高速／低速制御決定信号Ｓ２を入力ポート回路１１を経由して読み出し、読み出された信号に従ってバス制御切替指令Ｓ８を出力することでマイコン２１に内蔵のバス制御回路２２をバス制御切替指令Ｓ８に従う制御タイミングで制御する。

この場合、バス制御切替指令Ｓ８は、マイコン２１においてプログラマブルに変更が可能であり、クロック信号Ｓcが２値の選択として場合でも複数のバス制御を可能にする。

例えば、クロック信号Ｓcが２０ＭＨｚの場合にマイコン２１のバス制御に十分な制御タイミングが１ウェイトアクセスとしてもＣＰＵ回路５のプログラムによってバス制御切替指令Ｓ８を１ウェイト制御指令を行う他に２ウェイト、３ウェイトと何種類かの低速制御指令が可能である。

以上、第２の実施形態によれば、低速バス制御回路７と、高速バス制御回路８とを削除することで部品数を少なくでき、制御装置全体のコストダウンを図ることができる。

〈第３の実施形態〉
図４は本発明に係る制御装置の第３の実施形態の構成を示すブロック図である。なお、図１に示した第１の実施形態と同一構成部分には同一符号を付してその説明を省略する。

第３の実施形態では、図１に示した第１の実施形態の制御装置１Ｃに加えて、物件固有データ格納メモリ回路３１と、カレンダーＩＣ回路３２と、保守ツールインタフェース回路３３とを設けたものである。

物件固有データ格納メモリ回路３１は、低速制御と高速制御の切換を行うために物件毎の固有の制御を行うためのデータを格納する回路である。このメモリには、一般に６４ＫＢ程度の電気的に消去可能な不揮発メモリ、特にＥＥＰＲＯＭが使用される。但し、制御装置の寿命や故障が原因で制御装置を交換する場合に、前述の物件固有データが膨大なため、容易にデータを移動できるように、制御装置から挿抜可能な形態で実装される記憶素子を使用する。

カレンダーＩＣ回路３２は、時刻を監視するためのカレンダー情報を保存した回路である。このカレンダーＩＣ回路３２によって、例えば、エレベータの稼働率の高い時刻になると制御速度を高速制御に、稼働率の低い時刻になると制御速度を低速制御に切り替えることが可能となる。また、ＣＰＵ５がエレベータ稼働中に負荷率の測定を行って、負荷率と時刻をデータ制御メモリに格納して一定負荷率を超える時間帯を毎日記録して、例えば１ヶ月の平均を計算した結果を制御速度の切替時刻として設定することで、エレベータの稼働状況に見合った最適な制御が可能となる。

保守ツールインタフェース回路３３は、保守端末を接続して物件固有データ格納メモリ３１の制御速度の設定を書き換えるためのインタフェース回路であり、この回路に保守端末を接続して設定を選択するデータを書き換えることで、制御速度の変更を可能にする。また、この保守ツールインタフェース回路３３は、一般に直列通信方式を採用し、外部の環境の影響による誤動作を防止するために光通信によってＣＰＵ５との通信を行う。

以上、各実施形態によれば、制御装置の動作速度を手動および自動で切替設定する機能を備えることで、一般に制御装置の制御速度の性能を最大限に生かすことが可能の制御装置および１つの制御装置で内蔵するプログラムの内容によって複数の機能に対して最大限の制御性能を生かすことが可能な制御装置を得ることができる。

〈他の実施形態〉
上述した第１の実施形態においては、高速／低速制御選択回路２に、低いクロック周波数が設定されている場合を例にして、クロック周波数の切替動作を説明しているが、高速／低速制御選択回路２に、高いクロック周波数が設定され、高いクロック周波数のクロック信号Ｓcが使用されている状態で、低いクロック周波数のクロック信号Ｓcが必要になったときにも、上述したクロック周波数切替手順と同様なクロック周波数切替手順で、クロック周波数が切り替えられる。

また、上述した第１の実施形態においては、プログラマブルな２値周波数を選択可能な水晶発振子（または、水晶振動子）を使用して、クロック回路４から低いクロック周波数のクロック信号Ｓcまたは高いクロック周波数のクロック信号Ｓcの何れかを出力させるようにしている。しかし、低いクロック周波数の水晶発振子（または、水晶振動子）と、高いクロック周波数の水晶発振子（または、水晶振動子）とを使用して、クロック回路４から低いクロック周波数のクロック信号Ｓcまたは高いクロック周波数のクロック信号Ｓcの何れかを出力させるようにしても良い。

このようにしても、上述した実施形態と同様に、ＣＰＵ回路５の負荷率が変化したとき、クロック回路４から出力されるクロック信号Ｓcのクロック周波数を切り替え、最適なクロック周波数で、制御装置を動作させることができる。

本発明に係る制御装置の第１の実施形態の構成を示すブロック図。図１に示す制御装置の動作例を示すフローチャート。本発明に係る制御装置の第２の実施形態の構成を示すブロック図。本発明に係る制御装置の第３の実施形態の構成を示すブロック図。従来から知られている制御装置の一構成例を示すブロック図。

符号の説明

１Ａ，１Ｂ，１Ｃ：制御装置
２：高速／低速制御選択回路（クロック周波数手動設定回路）
３：手動／自動選択回路（クロック周波数切替回路）
４：クロック回路
５：ＣＰＵ回路
６：バス制御選択回路
７：低速バス制御回路
８：高速バス制御回路
９：プログラム格納メモリ回路
１０：データ制御メモリ回路
１１：入力ポート回路
１２：出力ポート回路
１３：回路設定／プログラム設定整合性チェック回路（整合性チェック回路）
１４：表示部
１５：同期アドレス／制御線
１６：同期データ線
１７：非同期アドレス／制御線
１８：非同期データ線
Ｓ１：高速／低速切替信号
Ｓ２：高速／低速制御決定信号
Ｓ３：自動／手動切替指令
Ｓ４：高速／低速切替指令
Ｓ５：バス制御回路選択信号
Ｓ６：整合性回路無効指令
Ｓc ：クロック信号

Claims

指定されたクロック周波数のクロック信号を生成するクロック回路と、
手動モード時のクロック周波数を設定するクロック周波数手動設定回路と、
手動モード時には、前記クロック周波数手動設定回路で設定されるクロック周波数のクロック信号を生成させるべく、自動モード時には、供給された高速／低速切替指令に基づいたクロック周波数のクロック信号を生成させるべく切替指令をそれぞれ前記クロック回路に出力するクロック周波数切替回路と、
手動モード時、または自動モード時にそれぞれ供給されるクロック信号を使用して制御プログラムを実行するとともに、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速／低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるＣＰＵ回路と、
を具備することを特徴とする制御装置。
指定されたクロック周波数を持つクロック信号を生成するクロック回路と、
入力された高速／低速切替指令で指定されたクロック周波数のクロック信号を生成させるべく切替指令を前記クロック回路に出力するクロック周波数切替回路と、
前記クロック回路から出力されるクロック信号を用いて制御プログラムを実行し、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速／低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるＣＰＵ回路と、
このＣＰＵ回路から前記高速／低速切替指令が出力された際に、制御内容とクロック周波数との整合性異常が検知されたとき、前記ＣＰＵ回路にクロック周波数を元に戻させる処理または制御処理を中断させる処理の何れかを実行させる整合性チェック回路と、
を具備することを特徴とする制御装置。
請求項２に記載の制御装置において、
前記整合性チェック回路によって整合性異常が検知されたとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、または高速／低速切替指令のうち、少なくとも何れかを記録する、
ことを特徴とする制御装置。