WO2014079099A1 - Esd保护芯片数码显示检测系统 - Google Patents

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WO2014079099A1
WO2014079099A1 PCT/CN2012/085706 CN2012085706W WO2014079099A1 WO 2014079099 A1 WO2014079099 A1 WO 2014079099A1 CN 2012085706 W CN2012085706 W CN 2012085706W WO 2014079099 A1 WO2014079099 A1 WO 2014079099A1
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PCT/CN2012/085706
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黄笑宇
邓明锋
蔡荣茂
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深圳市华星光电技术有限公司
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    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
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    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication

Definitions

  • the invention relates to an ESD protection circuit of a liquid crystal LVDS driving circuit, in particular to an ESD protection chip digital display detecting system of a liquid crystal LVDS driving circuit.
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • LCD Thin Film Transistor Liquid Crystal Display
  • FIG. 1 is a schematic diagram of the main driving principle of the TFT-LCD.
  • the principle is that the system PCB main board converts the R/G/B compression signal, the control signal and the driving signal through the wire and the LVDS interface on the PCB.
  • Connection, PCB board by directly connecting the LVDS data processing chip IC to the source terminal and gate terminal of the flexible printed circuit board (S-COF (Source-Chip on Film) and G-COF (Gate-Chip) On Film)) is connected to the display area, and the gate terminal and the source terminal are used to obtain the required power and signal of the LCD.
  • S-COF Source-Chip on Film
  • G-COF Gate-Chip
  • the signal transmitted by the liquid crystal display system driving the display area to the PCB main board by using the method is mainly a low voltage differential signal (LVDS) format, and the signal voltage of the LVDS format is low, the precision is high, and the voltage is changed. More sensitive, any static electricity will damage the LVDS data processing chip IC, but it will be inevitable when static electricity is generated during plugging and unplugging. Therefore, in order to avoid damage to the LVDS data processing chip IC caused by the static electricity generated in the LVDS interface, it is generally necessary to set the ESD protection circuit for the important signal at the connection between the LVDS interface and the LVDS data processing chip IC.
  • LVDS low voltage differential signal
  • the ESD protection circuit uses an ESD protection chip 60, which uses a Zener diode and two parallel diodes with four diodes in parallel.
  • the LV1P0 signal is transmitted from the LVDS interface 20 to the LVDS data processing chip IC40 as an example.
  • the LV1P0 pin, the LV1N0 pin, the LV1P1 pin, and the LV1N1 pin of the LVDS interface 20 are respectively pin-connected to the LVDS data processing chip IC40, wherein the first pin LV1P0 and the ESD protection chip 60 are simultaneously One of the series-parallel branches is connected, and the first opposing pin LV1N0 is also simultaneously connected to the other series-parallel branch of the ESD protection chip 60.
  • the ESD protection chip 60 has the same diode characteristics, and the voltage drop is U D+ during forward conduction, and the reverse cutoff voltage is U D.
  • the signal is transmitted. For the value U, then U D+ ⁇ U ⁇ U D- (the normal LVDS signal is about 1.2v; 11 0- is 3v; U D+ is 0.7v).
  • the voltage applied to the LVDS interface 20LV1P0 pin can not form a loop through the diode D 0 and the GND pin of the LVDS interface 20, so the LVDS interface 20LV1P0 pin
  • the applied voltage is the same as the voltage on the LV1P0 pin of the LVDS data processing chip IC40.
  • the signal transmission path is as shown in the figure, and the signal can be normally transmitted to the LV1P0 pin of the LVDS data processing chip IC40.
  • the ESD protection chip 60 when the ESD protection chip 60 is soldered over on the PCB, the normal LVDS signal input from the LV1P0 pin of the LVDS interface 20 flows through the diode to the ground GND of the LVDS interface 20, at which time LVDS data processing
  • the tube voltage distortion of the LV1P0 pin in the chip IC40 is the turn-on voltage U D+ of the diode, which causes the signal output to the display area of the display screen to be abnormal, causing abnormality of the picture.
  • the forward and reverse signs of the ESD protection chip are difficult to distinguish, it is difficult to separate the welding abnormal products from the normal products by the human eye alone, which may cause the defective products to be sent to the client, causing losses to the customer, and selecting welding. Abnormal products require a lot of manpower and material resources, resulting in an increase in production costs. Summary of the invention
  • the object of the present invention is to provide an ESD protection chip digital display detection system, which uses the system to detect three signals on the LVDS interface, thereby quickly distinguishing the ESD protection chip welding normal product from the welding abnormal product, and accurately positioning the abnormal position. It saves manpower and material resources, reduces production costs, and prevents welding abnormal products from flowing out to the client, causing losses to customers.
  • an ESD protection chip digital display detection system including: an LVDS interface, a display system, first, second, and third data lines, a power supply, and a resistor, the first, second, and One end of the three data lines is electrically connected to the LVDS interface, and the other end is electrically connected to the display system.
  • One end of the resistor is electrically connected to the display system, and the other end is electrically connected to one end of the power supply, and the other end of the power supply is electrically connected to the LVDS interface.
  • the display system includes: a logic operation module and a digital display module electrically connected to the logic operation module, wherein the logic operation module is electrically connected to the first, second, and third data lines, and the ESD protection chip is electrically connected During the LVDS interface, the logic operation module collects signals on the first, second, and third data lines, and drives the digital display module to display characters after logical operations.
  • the display system includes first to fourth pins, one end of the first data line is electrically connected to the first pin of the display system, and one end of the second data line is electrically connected to the second pin of the display system.
  • One end of the third data line is electrically connected to a third pin of the display system, and the One end of the resistor is electrically connected to the fourth pin of the display system.
  • the LVDS interface includes: a fifth pin, a fifth opposite pin, a sixth pin, and a ground pin, and the other end of the first data line is electrically connected to the fifth pin, the second data line The other end is electrically connected to the fifth opposite pin, and the other end of the third data line is electrically connected to the sixth pin.
  • the power source includes a positive pole and a negative pole, and the other end of the resistor is electrically connected to the positive pole of the power source, and the negative pole of the power source is connected to the grounding pin of the LVDS interface, thereby enabling the power source, the resistor, the display system, the ESD protection chip and The LVDS interface forms a loop.
  • the digital display module is a seven-segment common anode digital display tube, and the digital display module includes: seventh to thirteenth pins, and the logic operation module applies signals on the seventh to thirteenth pins They are A to G digital signals, respectively, and the digital display module displays different characters according to the A to G digital signals.
  • the seven-segment common anode digital display tube includes seven display fields a to g, and the A to G digital signal corresponds to seven display field settings of a to g.
  • the characters displayed by the digital display module include: 1, 2, 3 and 5, when the first data line is turned on separately, the digital display module displays the character 1, and when the second data line is turned on separately, the digital display module Displaying character 2, when the third data line is turned on separately, the digital display module displays the character 3, and when the plurality of data lines are simultaneously turned on, the digital display module displays the character, the logical operation module has a plurality of digital NOT gates, or And a gate logic operation unit, wherein the logic operation module generates the A to G digital signals by using signals on the first, second, and third data lines.
  • the digital signal obtained by the logic operation module collecting the signal on the first data line is recorded as: the digital signal obtained by the logic operation module collecting the signal on the second data line is recorded as Y, and the logic operation module collects the third data.
  • the digital signal obtained by the signal on the line is recorded as Z, and the A to G digital signals generated by the logic operation module satisfy the following relationship:
  • the digital signal is generated by a digital signal operation by a NOT gate in the logic operation module, and the digital signal is generated by a digital signal operation by a NOT gate in the logic operation module, and the digital signal is generated by a logic operation module.
  • the non-gate is generated using a digital signal Z operation.
  • the invention also provides an ESD protection chip digital display detection system, comprising: an LVDS interface, a display system, first, second and third data lines, a power supply and a resistor, and one end of the first, second and third data lines The other end is electrically connected to the display system, the other end is electrically connected to one end of the power supply, and the other end of the power supply is electrically connected to the LVDS interface, and the display is electrically connected to the LVDS interface.
  • the system includes: a logic operation module and a digital display module electrically connected to the logic operation module, wherein the logic operation module is electrically connected to the first, second, and third data lines, and the ESD protection chip is electrically connected to the LVDS interface
  • the logic operation module collects signals on the first, second, and third data lines, and drives the digital display module to display characters after logical operations;
  • the display system includes first to fourth pins, one end of the first data line is electrically connected to the first pin of the display system, and one end of the second data line is electrically connected to the second end of the display system. a pin, the third data line is electrically connected to the third pin of the display system, and one end of the resistor is electrically connected to the fourth pin of the display system;
  • the LVDS interface includes: a fifth pin, a fifth opposite pin, a sixth pin, and a ground pin, and the other end of the first data line is electrically connected to the fifth pin, the second The other end of the data line is electrically connected to the fifth opposite pin, and the other end of the third data line is electrically connected to the sixth pin;
  • the power source includes a positive pole and a negative pole, and the other end of the resistor is electrically connected to the positive pole of the power source, and the negative pole of the power source is connected to the grounding pin of the LVDS interface, thereby enabling the power supply, the resistor, the display system, and the ESD protection.
  • the chip and the LVDS interface form a loop;
  • the digital display module is a seven-segment common anode digital display tube, and the digital display module includes: seventh to thirteenth pins, and the logic operation module is applied to the seventh to thirteenth
  • the signals on the pins are respectively A to G digital signals, and the digital display module displays different characters according to the A to G digital signals;
  • the seven-segment common anode digital display tube comprises seven display fields a to g, and the A to G digital signals correspond to seven display field settings of a to g;
  • the characters displayed by the digital display module include: 1, 2, 3, and 5.
  • the digital display module displays the character 1, and when the second data line is turned on separately, the digital The display module displays the character 2, when the third data line is turned on separately, the digital display module displays the character 3, and when the plurality of data lines are simultaneously turned on, the digital display module displays the character 5;
  • the logic operation module has a plurality of digital NOT gates, OR gates, and AND gate logic operation units, and the logic operation module generates signals by using signals on the first, second, and third data lines.
  • the digital signal obtained by the logic operation module collecting the signal on the first data line is recorded as: the digital signal obtained by the logic operation module collecting the signal on the second data line is recorded as, and the logic operation module collects the third
  • the digital signal obtained by the signal on the data line is denoted as Z, and the A to G digital signals generated by the logic operation module satisfy the following relationship:
  • the digital display detection system of the ESD protection chip of the present invention detects three signals on the LVDS interface pin, and transmits the collected signal to the logic operation module for logic operation, thereby making the corresponding corresponding in the digital display tube
  • the diode emits light, and then displays different characters.
  • the system can be expanded into a multi-channel detection system as needed.
  • FIG. 1 is a schematic structural view of a conventional TFT-LCD driving principle
  • FIG. 2 is a schematic diagram of a normal access circuit of an existing LVDS line ESD protection chip
  • FIG. 3 is a schematic diagram of a reverse abnormal access circuit of an existing LVDS line ESD protection chip
  • FIG. 4 is a circuit diagram of a digital display detection system of an ESD protection chip according to the present invention
  • 5 is a schematic diagram of a connection structure between an ESD protection chip digital display detection system and an ESD protection chip according to the present invention
  • FIG. 6 is a schematic diagram showing the circuit structure of a logic operation module in the digital display detection system of the ESD protection chip of the present invention. Detailed ways
  • the present invention provides an ESD protection chip digital display detection system, including: an LVDS interface 20, a display system 30, one end electrically connected to the LVDS interface 20, and the other end electrically connected to the display system 30.
  • a data line L1, a second data line L2 and a third data line L3, a power source 50 and one end are electrically connected to the display system 30, and the other end is connected to the power source.
  • the electrical connection 50 is electrically connected to the LVDS interface 20, and the display system 30 includes: a logic operation module 301 and a digital display module 302 electrically connected to the logic operation module 301, the logic operation The module 301 is electrically connected to the first data line L1, the second data line L2, and the third data line L3.
  • the logic operation module 301 collects the first data.
  • the signals on the line L1, the second data line L2 and the third data line L3 are driven to drive the digital display module 302 to display characters, and the user can quickly determine the ESD protection chip 60 according to the characters displayed by the digital display module 302. Whether the welding is correct, saving manpower and material resources, improving work efficiency and reducing production costs.
  • the display system 30 includes first to fourth pins P1-P4, and the LVDS interface 20 includes a fifth pin P51, a fifth opposite pin P52, a sixth pin P6, and a ground pin GND.
  • 50 includes a positive electrode and a negative electrode.
  • the first data line L1 is electrically connected to the first pin P1 of the display system 30, and the other end is electrically connected to the fifth pin P51.
  • the second data line L2 is electrically connected to the display system 30.
  • the second pin P2 is electrically connected to the fifth opposite pin P52;
  • the third data line L3 is electrically connected to the third pin P3 of the display system 30, and the other end is electrically connected to the a six-pin P6;
  • the resistor R-terminal is electrically connected to the fourth pin P4 of the display system 30, and the other end is electrically connected to the positive pole of the power supply 50;
  • the negative terminal of the power supply 50 is connected to the grounding lead of the LVDS interface 20.
  • the foot GND causes the power supply 50, the resistor R, the display system 30, the ESD protection chip 60, and the LVDS interface 20 to form a loop that drives the digital display module 302 in the display system 30 to display characters.
  • the logic operation module 301 has a plurality of digital NOT gates 304, OR gates 305 and AND gates 306 logic operation units, and the logic operation modules 301 generate A to G digital signals by using signals on the first to third data lines L1-L3. .
  • the preferred standard voltage is 0.95V. The following description is based on 0.95V:
  • the line works normally in LVDS.
  • the connection of the ESD protection chip 60 on the line is abnormal.
  • the digital signal on the first data line L1 is recorded as a digital signal generated by the non-operation of the digital signal by the NOT gate 304 in the logic operation module 301.
  • the second data line L2 When >0.95V, it indicates that the fifth relative pin P52 of the LVDS interface 20 connected to the second data line L2 is normal, the second data line L2 is disconnected, and the logic operation module 301 collects the simulation on the second data line L2. The signal gets a digital signal of zero. The digital signal on the second data line L2 is recorded as a digital signal generated by the logic operation module 301 via the NOT gate 304 to the digital signal.
  • the logic operation module 301 satisfies the following relationship according to the input signal and the A to G digital signals generated by the above definition:
  • G ⁇ Y + Z takes the generation of digital signals B and C as an example to illustrate the logical connection relationship between the input digital signal and Z of its logic operation input module.
  • the first and the Z signals are respectively connected in parallel with a non-gate 304 logic operation unit to generate ⁇ , ⁇ 7 and signals.
  • Generation of digital signal The OR signal is operated by an OR gate logic operation unit 305, and then subjected to a non-operation by a NOT gate logic operation unit 304, thereby obtaining a digital signal A;
  • the generation of the digital signal B an aND gate logic operation unit, ⁇ 7 and Z signals and the operation produces the digital signal H, generates a digital signal i by one aND gate logic operation unit 306, Gamma] and a signal with the operation of an aND gate logic unit 306
  • the AND signal is ANDed to generate a digital signal j, and then the h, i and j signals are connected to an OR gate logic operation unit 305, and then subjected to a non-operation by a NOT gate logic operation unit 304, thereby obtaining a digital signal B. ;
  • the generation of the digital signal C is performed by an OR gate logic operation unit 305 and then the Z signal is ORed, and then subjected to a non-operation by a NOT gate logic operation unit 304, thereby obtaining a digital signal C;
  • the generation of the digital signal F an AND signal is operated by an AND logic operation unit to generate a digital signal k, and an AND logic operation unit 306 and the Z signal are combined to generate a digital signal 1, which is operated by an AND gate.
  • the unit 306 performs an AND operation on the Z signal to generate a digital signal m, and then connects the k, 1 and m signals to an OR gate logic operation unit 305, and then performs a non-operation through a NOT gate logic operation unit 304 to obtain a number.
  • Signal F an AND signal is operated by an AND logic operation unit to generate a digital signal k, and an AND logic operation unit 306 and the Z signal are combined to generate a digital signal 1, which is operated by an AND gate.
  • the unit 306 performs an AND operation on the Z signal to generate a digital signal m, and then connects the k, 1 and m signals to an OR gate logic operation unit 305, and then performs a non-operation through a NOT gate logic operation unit 304 to obtain a number.
  • the generation of the digital signal G The OR signal is ORed by an OR gate logic operation unit, and the non-gate logic operation unit 304 performs a non-operation, thereby obtaining a digital signal G.
  • the digital display module 302 is a seven-segment common anode digital display tube 303, and the digital display module 302 includes: seventh to thirteenth pins, and the logic operation module 301 is applied to the seventh to thirteenth leads.
  • the signals on the feet are respectively A to G digital signals, and the digital display module 302 displays different characters according to the A to G digital signals.
  • the characters displayed by the digital display module 302 include: 1, 2, 3, and 5.
  • the digital display module 302 displays the character 1 when the second data line L2 is turned on separately.
  • the digital display module 302 displays the character 2
  • the digital display module 302 displays the character 3 when multiple data lines are simultaneously turned on (two or three of the three data lines) At the same time, the digital display module 302 displays the character 5.
  • the detection system of the present invention is not limited to three-way detection, and can be expanded to a multi-channel detection system as needed.
  • the present invention provides an ESD protection chip digital display detection system, which detects three signals on an LVDS interface pin, and transmits the acquired signal to a logic operation module for logic operation, thereby correspondingly corresponding to the digital display tube.
  • the diode emits light, and then displays different characters.
  • the characters displayed on the digital display tube are used to judge whether the welding of the ESD protection chip on the LVDS interface is normal, and the welding normal product and the welding abnormal product can be quickly distinguished, and the abnormal position can be accurately located. It saves manpower and material resources, reduces production costs, prevents welding abnormal products from flowing out to the client, and causes losses to customers.
  • the system can be expanded into a multi-channel detection system as needed.

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Abstract

一种ESD保护芯片数码显示检测系统，包括：LVDS接口（20）、显示系统（30）、第一（L1）、第二（L2）及第三数据线路（L3）、电源（50）及电阻（R），所述第一（L1）、第二（L2）及第三数据线路（L3）—端与LVDS接口（20）电性连接，另一端与显示系统（30）电性连接的，该显示系统（30）包括：逻辑运算模块（301）及与逻辑运算模块（301）电性连接的数码显示模块（302），该逻辑运算模块（301）与第一（L1）、第二（L2）及第三数据线路（L3）电性连接，当ESD保护芯片（60）电性连接于该LVDS接口（20）时，该逻辑运算模块（301）采集该第一（L1）、第二（L2）及第三数据线路（L3）上的信号，并经过逻辑运算后驱动该数码显示模块（302）显示字符，通过该显示信息可确定所述ESD保护芯片（60）的连接是否异常，利用该数码显示检测系统可以提高产品合格率，节省生产成本，避免不良品给客户带来损失。

Description

ESP保护芯片数码显示检测系统 技术领域
本发明涉及一种液晶 LVDS 驱动电路的 ESD保护电路， 尤其涉及一 种液晶 LVDS驱动电路的 ESD保护芯片数码显示检测系统。 背景技术
TFT-LCD ( Thin Film Transistor Liquid Crystal Display, 薄膜晶体管液 晶显示器 ）是当前平板显示的主要品种之一， 已经成为了现代 IT、 视讯 产品中重要的显示平台。
请参阅图 1 , 其为 TFT-LCD主要驱动原理结构示意图， 其原理是系统 PCB主板将 R/G/B压缩信号、 控制信号及驱动信号， 通过线材与 PCB板 上的 LVDS接口（connector)相连接， PCB板通过直接将 LVDS数据处理芯 片 IC 接续在可挠曲印刷电路板的源极端子和栅极端子上的方式 (S-COF ( Source-Chip on Film )和 G-COF ( Gate-Chip on Film) )与显示区连接， 利用该栅极端子和源极端子从而使得 LCD获得所需的电源及信号。
利用该种方法驱动显示区的液晶显示系统传输到 PCB主板上的信号主 要为低压差分信号 LVDS(Low Voltage Differential Signaling) 格式， 该种 LVDS 格式的信号电压较低、 精度较高， 对电压的变化比较敏感， 任何的 静电都会使该 LVDS数据处理芯片 IC发生损坏， 但在插拔时会产生静电 这是不可避免的。 因此为了避免 LVDS接口在插拔中产生的静电对 LVDS 数据处理芯片 IC造成损坏， 一般需在 LVDS接口与 LVDS数据处理芯片 IC连接处对重要的信号进行 ESD保护电路设置。
如图 2所示， ESD保护电路采用一个 ESD保护芯片 60, 该 ESD保护 芯片 60 采用稳压二极管和两个分别具有四个二极管串并联结构并联。 为 了说明 ESD保护电路的作用， 以 LV1P0信号从 LVDS接口 20 传输到 LVDS数据处理芯片 IC40为例子进行说明。 所述 LVDS接口 20的 LV1P0 引脚、 LV1N0引脚、 LV1P1 引脚及 LV1N1 引脚分别与所述 LVDS数据处 理芯片 IC40相对应引脚连接， 其中第一引脚 LV1P0同时与所述 ESD保护 芯片 60中的一个串并联支路相连， 同样所述第一相对引脚 LV1N0同时与 所述 ESD保护芯片 60中的另一个串并联支路相连。
£设 ESD 保护芯片 60 内二极管特性相同， 且正向导通时压降为 UD+, 反向截止压降为 UD 其中在该 LVDS传输线路中， 假设传输信号电 压值 U, 则 UD+<U< UD- (正常 LVDS 信号约为 1.2v; 110-为 3v; UD+为 0.7v ) 。 在正常状态下从 LVDS接口 20的 LV1P0引脚输入正常的 LVDS 信号时， 由于
Figure imgf000004_0001
> U, ESD 保护芯片 60 中二极管 Do处于反向截止状 态， 该 LVDS 接口 20LV1P0 引脚上所加的电压不能通过二极管 D0与 LVDS接口 20的 GND引脚形成回路， 故该 LVDS接口 20LV1P0引脚上所 加的电压与所述 LVDS数据处理芯片 IC40的 LV1P0引脚上电压相同， 信 号传输路线如图中所示， 信号能够正常传输到 LVDS 数据处理芯片 IC40 的 LV1P0引脚上。
如图 3所示， 当 ESD保护芯片 60在 PCB板上焊接翻转时， 从 LVDS 接口 20 的 LV1P0 引脚输入的正常 LVDS 信号， 经由二极管 后流入 LVDS接口 20的地线 GND, 此时 LVDS数据处理芯片 IC40中 LV1P0引 脚管压失真为该二极管 的导通电压 UD+, 从而导致输出到显示屏显示区 域的信号异常， 造成画面的异常。 另外， 由于 ESD保护芯片的正反标志难 于辨别， 因此单纯利用人眼很难将焊接异常品从正常品中分离出来， 从而 会导致不良产品外送到客户端， 给客户造成损失， 而且挑选焊接异常品需 要花费大量人力、 物力， 造成生产成本的提高。 发明内容
本发明的目的在于提供一种 ESD保护芯片数码显示检测系统， 利用该 系统检测 LVDS接口上的三路信号， 从而将 ESD保护芯片焊接正常品与 焊接异常品快速区别开来， 并准确定位异常位置， 节省人力、 物力， 降低 生产成本， 避免焊接异常品外流到客户端， 给客户带来损失。
为实现上述目的， 本发明提供一种 ESD保护芯片数码显示检测系统， 包括： LVDS 接口、 显示系统、 第一、 第二及第三数据线路、 电源及电 阻， 所述第一、 第二及第三数据线路一端与 LVDS接口电性连接， 另一端 与显示系统电性连接， 所述电阻一端电性连接显示系统， 另一端与电源一 端电性连接， 所述电源另一端与 LVDS 接口电性连接， 所述显示系统包 括： 逻辑运算模块及与逻辑运算模块电性连接的数码显示模块， 所述逻辑 运算模块与第一、 第二及第三数据线路电性连接， 当 ESD保护芯片电性连 接于该 LVDS接口时， 所述逻辑运算模块采集该第一、 第二及第三数据线 路上的信号， 并经过逻辑运算后驱动该数码显示模块显示字符。
所述显示系统包括第一至第四引脚， 所述第一数据线路一端电性连接 于显示系统的第一引脚， 所述第二数据线路一端电性连接于显示系统的第 二引脚， 所述第三数据线路一端电性连接于显示系统的第三引脚， 所述电 阻一端电性连接于显示系统的第四引脚。
所述 LVDS接口包括： 第五引脚、 第五相对引脚、 第六引脚及接地引 脚， 所述第一数据线路的另一端电性连接于第五引脚， 所述第二数据线路 另一端电性连接于第五相对引脚， 所述第三数据线路另一端电性连接于第 六引脚。
所述电源包括一正极及一负极， 所述电阻另一端电性连接于电源的正 极， 所述电源的负极连接至 LVDS接口的接地引脚， 进而使得电源、 电 阻、 显示系统、 ESD保护芯片及 LVDS接口形成一回路。
所述数码显示模块为七段共阳极数码显示管， 所述数码显示模块包 括： 第七至第十三引脚， 所述逻辑运算模块施加于所述第七至第十三引脚 上的信号分别为 A至 G数字信号， 所述数码显示模块根据该 A至 G数字 信号显示不同字符。
所述七段共阳极数码显示管包括 a至 g七个显示字段， 所述 A至 G数 字信号对应 a至 g七个显示字段设置。
所述数码显示模块显示的字符包括： 1、 2、 3 及 5 , 当第一数据线路 单独导通时， 该数码显示模块显示字符 1 , 当第二数据线路单独导通时， 该数码显示模块显示字符 2 , 当第三数据线路单独导通时， 该数码显示模 块显示字符 3 , 当多条数据线路同时导通时， 该数码显示模块显示字符 所述逻辑运算模块具有若干数字非门、 或门及与门逻辑运算单元， 所 述逻辑运算模块利用第一、 第二、 第三数据线路上的信号产生所述 A至 G 数字信号。
所述逻辑运算模块采集第一数据线路上的信号得到的数字信号记为 , 所述逻辑运算模块采集第二数据线路上的信号得到的数字信号记为 Y , 所述逻辑运算模块采集第三数据线路上的信号得到的数字信号记为 Z , 所述逻辑运算模块产生的 A至 G数字信号满足以下关系：
A = Y + Z
B = XYZ + XYZ + XYZ c ^ x+z D = Y + Z , E = XYZ
F = XY + XZ + YZ
G ^ Y + Z 所述数字信号 由逻辑运算模块中的非门利用数字信号 运算产生， 所述数字信号 由逻辑运算模块中的非门利用数字信号 运算产生， 所述 数字信号 由逻辑运算模块中的非门利用数字信号 Z运算产生。
本发明还提供一种 ESD保护芯片数码显示检测系统， 包括： LVDS接 口、 显示系统、 第一、 第二与第三数据线路、 电源及电阻， 所述第一、 第 二及第三数据线路一端与 LVDS接口电性连接， 另一端与显示系统电性连 接， 所述电阻一端电性连接显示系统， 另一端与电源一端电性连接， 所述 电源另一端与 LVDS接口电性连接， 所述显示系统包括： 逻辑运算模块及 与逻辑运算模块电性连接的数码显示模块， 所述逻辑运算模块与第一、 第 二与第三数据线路电性连接， 当 ESD保护芯片电性连接于该 LVDS接口 时， 所述逻辑运算模块采集该第一、 第二与第三数据线路上的信号， 并经 过逻辑运算后驱动该数码显示模块显示字符；
其中， 所述显示系统包括第一至第四引脚， 所述第一数据线路一端电 性连接于显示系统的第一引脚， 所述第二数据线路一端电性连接于显示系 统的第二引脚， 所述第三数据线路一端电性连接于显示系统的第三引脚， 所述电阻一端电性连接于显示系统的第四引脚；
其中， 所述 LVDS接口包括： 第五引脚、 第五相对引脚、 第六引脚及 接地引脚， 所述第一数据线路的另一端电性连接于第五引脚， 所述第二数 据线路另一端电性连接于第五相对引脚， 所述第三数据线路另一端电性连 接于第六引脚；
其中， 所述电源包括一正极及一负极， 所述电阻另一端电性连接于电 源的正极， 所述电源的负极连接至 LVDS 接口的接地引脚， 进而使得电 源、 电阻、 显示系统、 ESD保护芯片及 LVDS接口形成一回路；
其中， 所述数码显示模块为七段共阳极数码显示管， 所述数码显示模 块包括： 第七至第十三引脚， 所述逻辑运算模块施加于所述第七至第十三 引脚上的信号分别为 A至 G数字信号， 所述数码显示模块根据该 A至 G 数字信号显示不同字符；
其中， 所述七段共阳极数码显示管包括 a至 g七个显示字段， 所述 A 至 G数字信号对应 a至 g七个显示字段设置；
其中， 所述数码显示模块显示的字符包括： 1、 2、 3 及 5, 当第一数 据线路单独导通时， 该数码显示模块显示字符 1, 当第二数据线路单独导 通时， 该数码显示模块显示字符 2, 当第三数据线路单独导通时， 该数码 显示模块显示字符 3, 当多条数据线路同时导通时， 该数码显示模块显示 字符 5;
其中， 所述逻辑运算模块具有若干数字非门、 或门及与门逻辑运算单 元， 所述逻辑运算模块利用第一、 第二、 第三数据线路上的信号产生所述
A至 G数字信号；
其中， 所述逻辑运算模块采集第一数据线路上的信号得到的数字信号 记为 , 所述逻辑运算模块采集第二数据线路上的信号得到的数字信号记 为 , 所述逻辑运算模块采集第三数据线路上的信号得到的数字信号记为 Z , 所述逻辑运算模块产生的 A至 G数字信号满足以下关系：
A^Y + Z
B = XYZ + XYZ + XYZ c^x+z D = Y + Z
E = XYZ
F = XY + XZ + YZ
G^Y+Z- 其中 , 所述数字信号 由逻辑运算模块中的非门利用数字信号 运算 产生， 所述数字信号？由逻辑运算模块中的非门利用数字信号 运算产 生， 所述数字信号 由逻辑运算模块中的非门利用数字信号 ζ运算产生。 本发明的有益效果： 本发明 ESD保护芯片数码显示检测系统通过检测 LVDS接口引脚上的三路信号， 并将采集得到的信号传送给逻辑运算模块 进行逻辑运算， 从而使得数码显示管中相应的二极管发光， 进而显示不同 的字符， 通过数码显示管显示的字符来判断 LVDS接口上的 ESD保护芯 片的焊接是否正常， 可以将焊接正常品与焊接异常品快速区别开来， 并准 确定位异常位置， 节省人力、 物力， 降低生产成本， 避免焊接异常品外流 到客户端， 给客户带来损失， 而且该系统可以根据需要拓展为多路检测系 统。
为了能更进一步了解本发明的特征以及技术内容， 请参阅以下有关本 发明的详细说明与附图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。 附图说明
下面结合附图， 通过对本发明的具体实施方式详细描述， 将使本发明 的技术方案及其它有益效果显而易见。
附图中，
图 1为现有 TFT-LCD 驱动原理结构示意图；
图 2为现有 LVDS线路 ESD保护芯片正常接入电路示意图； 图 3为现有 LVDS线路 ESD保护芯片反向异常接入电路示意图； 图 4为本发明 ESD保护芯片数码显示检测系统的电路示意图； 图 5为本发明 ESD保护芯片数码显示检测系统与 ESD保护芯片的连 接结构示意图；
图 6为本发明 ESD保护芯片数码显示检测系统中逻辑运算模块电路结 构示意图。 具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进行详细描述。
请参阅图 4及 5 , 本发明提供一种 ESD保护芯片数码显示检测系统， 包括： LVDS接口 20、 显示系统 30、 一端与 LVDS接口 20电性连接， 另 一端与显示系统 30 电性连接的第一数据线路 Ll、 第二数据线路 L2及第 三数据线路 L3、 电源 50及一端与显示系统 30 电性连接， 另一端与电源 50电性连接的电阻 R, 所述电源 50与 LVDS接口 20电性连接， 所述显示 系统 30 包括： 逻辑运算模块 301及与逻辑运算模块 301 电性连接的数码 显示模块 302 , 所述逻辑运算模块 301与第一数据线路 Ll、 第二数据线路 L2 及第三数据线路 L3 电性连接， 当 ESD 保护芯片 60 电性连接于该 LVDS接口 20时， 所述逻辑运算模块 301采集该第一数据线路 Ll、 第二 数据线路 L2及第三数据线路 L3上的信号， 并经过逻辑运算后驱动该数码 显示模块 302显示字符， 用户可根据该数码显示模块 302显示的字符可快 速判断 ESD保护芯片 60的焊接是否正确， 节省人力及物力， 提高工作效 率， 降低生产成本。
所述显示系统 30包括第一至第四引脚 P1-P4, 所述 LVDS接口 20包 括第五引脚 P51、 第五相对引脚 P52、 第六引脚 P6及接地引脚 GND, 所 述电源 50包括一正极及一负极。
所述第一数据线路 L1 一端电性连接于显示系统 30 的第一引脚 P1 , 另一端电性连接于第五引脚 P51 ; 所述第二数据线路 L2 —端电性连接于 显示系统 30 的第二引脚 P2 , 另一端电性连接于第五相对引脚 P52; 所述 第三数据线路 L3 —端电性连接于显示系统 30 的第三引脚 P3 , 另一端电 性连接于第六引脚 P6; 所述电阻 R—端电性连接于显示系统 30的第四引 脚 P4 , 另一端电性连接于电源 50 的正极； 所述电源 50 的负极连接至 LVDS接口 20 的接地引脚 GND, 进而使得电源 50、 电阻 R、 显示系统 30、 ESD保护芯片 60及 LVDS接口 20形成一回路， 所述电源 50驱动显 示系统 30中的数码显示模块 302显示字符。
所述逻辑运算模块 301具有若干数字非门 304、 或门 305及与门 306 逻辑运算单元， 所述逻辑运算模块 301利用第一至第三数据线路 L1-L3上 的信号产生 A至 G数字信号。
当 ESD保护芯片 60电性连接于该 LVDS接口 20时， 该逻辑运算模 块 301采集该第一至第三数据线路 (L1-L3)上的模拟信号为 '、 Y Ζ' ο 结合背景技术， 当 ESD保护芯片 60焊接正常时， 在检测时 LVDS接 口 20的第五引脚 P51上的电压为电源 50的电压， 在本实施例中， 电源 50 的电压取值为 1.2V; 当 ESD保护芯片 60焊接异常时， 该第五引脚 P51上 的电压为二极管的正向导通电压 UD+=0.7V, 因此我们可以在 0.7V至电源 50的电压之间取一标准电压作为逻辑运算模块中将模拟信号转换为数字信 号的电压参考标准。 在本较佳实施例中， 优选标准电压为 0.95V。 下面以 0.95V为标准电压进行说明：
当该第一数据线 L1上电压大于 0.95V时默认该线路正常工作在 LVDS 通信模式下， 当该第一数据线 L1上电压小于 0.95V时默认该线路上 ESD 保护芯片 60连接异常。
A ) 当 ' <0.95V时， 表示与该第一数据线 L1 连接的 LVDS接口 20 第五引脚 P51异常， 该第一数据线路 L1导通， 逻辑运算模块 301采集该 第一数据线路 L1上的模拟信号得到的数字信号为 1 ;
当 ' >0.95V时， 表示与该第一数据线 L1连接的 LVDS接口 20第五 引脚 P51正常， 第一数据线路 L1 断开， 逻辑运算模块 301采集该第一数 据线路 L1上的模拟信号得到的数字信号为 0。
所述该第一数据线路 L1 上的数字信号记为 数字信号 由逻辑运 算模块 301中经非门 304对数字信号 做非运算产生。
B ) 当 ' <0.95V时， 表示与该第二数据线 L2连接的 LVDS接口 20第 五相对引脚 P52异常， 该第二数据线路 L2导通， 逻辑运算模块 301采集 该第二数据线路上的的模拟信号得到数字信号为 1 ;
当 >0.95V时， 表示与该第二数据线 L2连接的 LVDS接口 20第五 相对引脚 P52正常， 第二数据线路 L2断开， 逻辑运算模块 301采集该第 二数据线路 L2上的的模拟信号得到数字信号为 0。 所述该第二数据线路 L2上的数字信号记为 , 数字信号 由逻辑运算 模块 301中经非门 304对数字信号 故非运算产生。
C ) 当 Z'<0.95V时， 表示与该第三数据线 L3连接的 LVDS接口 20第 六引脚 P6异常， 该第三数据线路 L3导通， 逻辑运算模块 301采集该第三 数据线路上 L3的的模拟信号得到数字信号为 1 ;
当 Z'>0.95V时， 表示与该第三数据线 L3连接的 LVDS接口 20第六 引脚 P6正常， 第三数据线路 L3断开， 逻辑运算模块 301采集该第三数据 线路 L3上的的模拟信号得到数字信号为 0。 所述该第三数据线路 L3 上的数字信号记为 Z , 数字信号 由逻辑运 算模块 301中经非门 304对数字信号 Z做非运算产生。
所述逻辑运算模块 301根据输入信号及以上定义产生的 A至 G数字 信号满足以下关系：
A ^ Y + Z
B = XYZ + XYZ + XYZ D = Y + Z
E = XYZ
F = XY + XZ + YZ
G ^ Y + Z 以数字信号 B及 C的产生为例说明与其逻辑运算输入模块的输入数字 信号 、 及 Z的逻辑连接关系。
请结合参阅图 6, 首先分别将所述 、 及 Z信号并联一非门 304逻 辑运算单元， 产生 Υ、 Ϊ7及 信号。 数字信号 Α的产生： 由一个或门逻辑运算单元 305将 Y及 Z信号进 行或运算后， 再通过一个非门逻辑运算单元 304进行非运算， 进而得到数 字信号 A; 数字信号 B 的产生： 由一个与门逻辑运算单元将 、 Ϊ7及 Z信号进行 与运算产生数字信号 h, 由一个与门逻辑运算单元 306将 、 Γ及 信号 进行与运算产生数字信号 i, 由一个与门逻辑运算单元 306将 、 及 信 号进行与运算产生数字信号 j , 然后将所述 h、 i及 j信号接入一个或门逻 辑运算单元 305 , 再通过一个非门逻辑运算单元 304进行非运算， 进而得 到数字信号 B;
数字信号 C的产生： 由一个或门逻辑运算单元 305将 及 Z信号进行 或运算后， 再通过一个非门逻辑运算单元 304进行非运算， 进而得到数字 信号 C;
数字信号 D的产生： 由一个或门逻辑运算单元 305将 及 Z信号进行 或运算后， 再通过一个非门逻辑运算单元 304进行非运算， 进而得到数字 信号 D; 数字信号 E 的产生： 由一个与门逻辑运算单元将 、 及 信号进行 与运算后， 再通过一个非门逻辑运算单元 304进行非运算， 进而得到数字 信号 E;
数字信号 F 的产生： 由一个与门逻辑运算单元将 及 信号进行与运 算产生数字信号 k, 由一个与门逻辑运算单元 306将 及 Z信号进行与运 算产生数字信号 1, 由一个与门逻辑运算单元 306将 及 Z信号进行与运算 产生数字信号 m, 然后将所述 k、 1及 m信号接入一个或门逻辑运算单元 305 , 再通过一个非门逻辑运算单元 304 进行非运算， 进而得到数字信号 F;
数字信号 G 的产生： 由一个或门逻辑运算单元将 及 Z信号进行或运 算， 再过一个非门逻辑运算单元 304进行非运算， 进而得到数字信号 G。
所述数码显示模块 302 为七段共阳极数码显示管 303 , 所述数码显示 模块 302包括： 第七至第十三引脚， 所述逻辑运算模块 301施加于所述第 七至第十三引脚上的信号分别为 A至 G数字信号， 所述数码显示模块 302 根据该 A至 G数字信号显示不同字符。
所述数码显示管 303具有七个显示字段 a-g, A至 G数字信号分别驱 动所述 a-g字段显示， 由于该数码管是共阳极所以当所述 A=0时显示字段 a点亮， 同样 B=0时， 显示字段 b点亮， 字段 c、 d、 e、 f、 g同理。
所述数码显示模块 302显示的字符包括： 1、 2、 3 及 5 , 当第一数据 线路 L1 单独导通时， 该数码显示模块 302显示字符 1 , 当第二数据线路 L2单独导通时， 该数码显示模块 302显示字符 2 , 当第三数据线路 L3单 独导通时， 该数码显示模块 302显示字符 3 , 当多条数据线路同时导通时 (三条数据线路中任两条或三条数据线同时导通） ， 该数码显示模块 302 显示字符 5。
以第一数据线路 L1单独导通为例说明该数码管显示字符 1 : 当第一数 据线路 L1单独导通， 即信号 K、 =0; =0、 F = l ; Z =0, = l 0
B = XYZ + XYZ + XYZ =0
C - + Z=o D = Y + Z ^\ E = XYZ ^\
F = XY + XZ + YZ ^\
G - 7 + Z=i 当 B=0、 C=0时， 七段数码显示管 303中对应 b及 c字段满足共阳极 显示的基本条件与公共极形成回路， 能够点亮， 此时 b及 c字段共同显示 出字符 1。
本发明检测系统不仅限于三路检测， 可以根据需要拓展为多路检测系 统。
综上所述， 本发明提供 ESD保护芯片数码显示检测系统， 通过检测 LVDS接口引脚上的三路信号， 并将采集得到的信号传送给逻辑运算模块 进行逻辑运算， 从而使得数码显示管中相应的二极管发光， 进而显示不同 的字符， 通过数码显示管显示的字符来判断 LVDS接口上的 ESD保护芯 片的焊接是否正常， 可以将焊接正常品与焊接异常品快速区别开来， 并准 确定位异常位置， 节省人力、 物力， 降低生产成本， 避免焊接异常品外流 到客户端， 给客户带来损失， 而且该系统可以根据需要拓展为多路检测系 统。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围。

Claims

权 利 要 求
1、 一种 ESD保护芯片数码显示检测系统， 包括： LVDS接口、 显示 系统、 第一、 第二与第三数据线路、 电源及电阻， 所述第一、 第二及第三 数据线路一端与 LVDS接口电性连接， 另一端与显示系统电性连接， 所述 电阻一端电性连接显示系统， 另一端与电源一端电性连接， 所述电源另一 端与 LVDS接口电性连接， 所述显示系统包括： 逻辑运算模块及与逻辑运 算模块电性连接的数码显示模块， 所述逻辑运算模块与第一、 第二与第三 数据线路电性连接， 当 ESD保护芯片电性连接于该 LVDS接口时， 所述 逻辑运算模块采集该第一、 第二与第三数据线路上的信号， 并经过逻辑运 算后驱动该数码显示模块显示字符。
2、 如权利要求 1 所述的 ESD保护芯片数码显示检测系统， 其中， 所 述显示系统包括第一至第四引脚， 所述第一数据线路一端电性连接于显示 系统的第一引脚， 所述第二数据线路一端电性连接于显示系统的第二引 脚， 所述第三数据线路一端电性连接于显示系统的第三引脚， 所述电阻一 端电性连接于显示系统的第四引脚。
3、 如权利要求 2所述的 ESD保护芯片数码显示检测系统， 其中， 所 述 LVDS接口包括： 第五引脚、 第五相对引脚、 第六引脚及接地引脚， 所 述第一数据线路的另一端电性连接于第五引脚， 所述第二数据线路另一端 电性连接于第五相对引脚， 所述第三数据线路另一端电性连接于第六引
4、 如权利要求 3所述的 ESD保护芯片数码显示检测系统， 其中， 所 述电源包括一正极及一负极， 所述电阻另一端电性连接于电源的正极， 所 述电源的负极连接至 LVDS接口的接地引脚， 进而使得电源、 电阻、 显示 系统、 ESD保护芯片及 LVDS接口形成一回路。
5、 如权利要求 1 所述的 ESD保护芯片数码显示检测系统， 其中， 所 述数码显示模块为七段共阳极数码显示管， 所述数码显示模块包括： 第七 至第十三引脚， 所述逻辑运算模块施加于所述第七至第十三引脚上的信号 分别为 A至 G数字信号， 所述数码显示模块根据该 A至 G数字信号显示 不同字符。
6、 如权利要求 5所述的 ESD保护芯片数码显示检测系统， 其中， 所 述七段共阳极数码显示管包括 a至 g七个显示字段， 所述 A至 G数字信号 对应 a至 g七个显示字段设置。
7、 如权利要求 5所述的 ESD保护芯片数码显示检测系统， 其中， 所 述数码显示模块显示的字符包括： 1、 2、 3 及 5 , 当第一数据线路单独导 通时， 该数码显示模块显示字符 1 , 当第二数据线路单独导通时， 该数码 显示模块显示字符 2 , 当第三数据线路单独导通时， 该数码显示模块显示 字符 3 , 当多条数据线路同时导通时， 该数码显示模块显示字符 5。
8、 如权利要求 5所述的 ESD保护芯片数码显示检测系统， 其中， 所 述逻辑运算模块具有若干数字非门、 或门及与门逻辑运算单元， 所述逻辑 运算模块利用第一、 第二、 第三数据线路上的信号产生所述 A至 G数字 信号。
9、 如权利要求 8所述的 ESD保护芯片数码显示检测系统， 其中， 所 述逻辑运算模块采集第一数据线路上的信号得到的数字信号记为 , 所述 逻辑运算模块采集第二数据线路上的信号得到的数字信号记为 , 所述逻 辑运算模块采集第三数据线路上的信号得到的数字信号记为 Z , 所述逻辑 运算模块产生的 A至 G数字信号满足以下关系： A ^ Y + Z
B = XYZ + XYZ + XYZ c ^ x+z
D = Y + Z
E = XYZ F = XY + XZ + YZ
10、 如权利要求 9所述的 ESD保护芯片数码显示检测系统， 其中， 所 述数字信号 由逻辑运算模块中的非门利用数字信号 运算产生， 所述数 字信号 由逻辑运算模块中的非门利用数字信号 运算产生， 所述数字信 号 由逻辑运算模块中的非门利用数字信号 Z运算产生。
11、 一种 ESD保护芯片数码显示检测系统， 包括： LVDS接口、 显示 系统、 第一、 第二与第三数据线路、 电源及电阻， 所述第一、 第二及第三 数据线路一端与 LVDS接口电性连接， 另一端与显示系统电性连接， 所述 电阻一端电性连接显示系统， 另一端与电源一端电性连接， 所述电源另一 端与 LVDS接口电性连接， 所述显示系统包括： 逻辑运算模块及与逻辑运 算模块电性连接的数码显示模块， 所述逻辑运算模块与第一、 第二与第三 数据线路电性连接， 当 ESD保护芯片电性连接于该 LVDS接口时， 所述 逻辑运算模块采集该第一、 第二与第三数据线路上的信号， 并经过逻辑运 算后驱动该数码显示模块显示字符；
其中， 所述显示系统包括第一至第四引脚， 所述第一数据线路一端电 性连接于显示系统的第一引脚， 所述第二数据线路一端电性连接于显示系 统的第二引脚， 所述第三数据线路一端电性连接于显示系统的第三引脚， 所述电阻一端电性连接于显示系统的第四引脚；
其中， 所述 LVDS接口包括： 第五引脚、 第五相对引脚、 第六引脚及 接地引脚， 所述第一数据线路的另一端电性连接于第五引脚， 所述第二数 据线路另一端电性连接于第五相对引脚， 所述第三数据线路另一端电性连 接于第六引脚；
其中， 所述电源包括一正极及一负极， 所述电阻另一端电性连接于电 源的正极， 所述电源的负极连接至 LVDS 接口的接地引脚， 进而使得电 源、 电阻、 显示系统、 ESD保护芯片及 LVDS接口形成一回路；
其中， 所述数码显示模块为七段共阳极数码显示管， 所述数码显示模 块包括： 第七至第十三引脚， 所述逻辑运算模块施加于所述第七至第十三 引脚上的信号分别为 A至 G数字信号， 所述数码显示模块根据该 A至 G 数字信号显示不同字符；
其中， 所述七段共阳极数码显示管包括 a至 g七个显示字段， 所述 A 至 G数字信号对应 a至 g七个显示字段设置；
其中， 所述数码显示模块显示的字符包括： 1、 2、 3 及 5 , 当第一数 据线路单独导通时， 该数码显示模块显示字符 1 , 当第二数据线路单独导 通时， 该数码显示模块显示字符 2 , 当第三数据线路单独导通时， 该数码 显示模块显示字符 3 , 当多条数据线路同时导通时， 该数码显示模块显示 字符 5;
其中， 所述逻辑运算模块具有若干数字非门、 或门及与门逻辑运算单 元， 所述逻辑运算模块利用第一、 第二、 第三数据线路上的信号产生所述 A至 G数字信号； 其中， 所述逻辑运算模块采集第一数据线路上的信号得到的数字信号 记为 , 所述逻辑运算模块采集第二数据线路上的信号得到的数字信号记 为 , 所述逻辑运算模块采集第三数据线路上的信号得到的数字信号记为
Z， 所述逻辑运算模块产生的 A至 G数字信号满足以下关系： Α=Υ+Ζ ,
B ^ΧΎΖ + XYZ + ΧΫΖ ,
C=X+Z ,
D=Y+Z ,
Ε=~ΧΎΖ ,
F = ΧΥ + ΧΖ + ΥΖ ,
G = Y + Z-^ 其中 , 所述数字信号 由逻辑运算模块中的非门利用数字信号 运算 产生， 所述数字信号？由逻辑运算模块中的非门利用数字信号 运算产 生， 所述数字信号 由逻辑运算模块中的非门利用数字信号 z运算产生。
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