CN104749437B - 版图上io间esd电阻的检查方法 - Google Patents

Abstract

本发明公开了一种版图上IO间ESD电阻的检查方法，包含的步骤为：找出需要检测ESD电阻的IO区域的待测IO端口打上测试标识；区分出电源IO及信号IO，仅对信号IO做ESD检测；设定两个信号IO之间的最大ESD电阻值；找出两个待测信号IO间所有接电源和接地金属走线的电阻；对不同金属层次的方块电阻进行计算并归一化处理；计算找出某一待测信号IO与其他信号IO间所有接电源或者接地的走线金属，计算出每条金属走线所对应的电阻；将两个IO间所有的对应阻值计算出来，进行统计；找出其中的最小电阻值；根据最小电阻值及电阻并联规则运算出总的电阻值；将计算出的一个测设IO的电阻值与其他IO间的电阻使用冒泡法进行排序和比较；对于所有IO间ESD电阻列表进行描述。

Description

版图上IO间ESD电阻的检查方法

技术领域

本发明涉及半导体集成电路设计领域，特别是指一种版图上IO间ESD电阻的检查方法。

背景技术

在半导体先进的工艺制程中，器件的尺寸已缩减到深亚微米阶段，以增进集成电路的性能及运算速度，以及降低每颗芯片的制造成本。但随着组件尺寸的缩减，却出现一些可靠性的问题。深亚微米CMOS集成电路芯片对静电放电(Electro-Static Discharge，ESD)的防护能力下降很多。但外界环境中所产生的静电并未减少，故CMOS集成电路因ESD而损伤的情形更加严重。静电放电(ESD)防护能力是半导体集成电路可靠性检测中很重要的步骤之一，因为半导体物理版图差异会对制造后的电路的ESD能力和可靠性产生关键的影响。对于芯片ESD能力测试目前业界也有了一些标准(如下表1),如何能达到ESD能力要求，同时保证芯片尺寸尽量能够保证最小，这方面有很多要求。IO区域及其连接则是防护ESD损伤的关键。

表1

深亚微米CMOS IC包含有效且可靠的静电放电防护设计。传统上，为加强ESD防护能力，大都在输入引脚(input pad)外围做上ESD防护电路，也在输出引脚(output pad)连接的输出缓冲级(output buffer)上加强输出缓冲级的ESD防护能力。因此有关各式各样的输入与输出ESD防护电路设计。静电的累积可能是正的或负的电荷，因此静电放电测试对同一引脚而言是具有正与负两种极性。对每一I/O(Input or Output)引脚(Pin)而言，有下列四种基本ESD测试组合：

PS-mode:VSS脚接地，正的ESD电压出现在该I/O脚对VSS脚放电，此时VDD与其它脚皆浮接；

NS-mode:VSS脚接地，负的ESD电压出现在该I/O脚对VSS脚放电，此时VDD与其它脚皆浮接；

PD-mode:VDD脚接地，正的ESD电压出现在该I/O脚对VDD脚放电，此时VSS与其它脚皆浮接；

ND-mode:VDD脚接地，负的ESD电压出现在该I/O脚对VDD脚放电，此时VSS与其它脚皆浮接。

ESD电压跨在VDD与VSS电源线之间，除了会造成IC内部电路损伤之外，也常会触发一些寄生的半导体组件导通而烧毁。在CMOS IC中，最常发生烧毁现象的寄生组件就是p-n-p-n的SCR组件及n-p-n的横向双载流子晶体管(BJT)。随着制程的进步，寄生组件间的间距也越来越小，这使得该寄生的组件具有更高的增益(Gain)及更易被触发的特性。这杂散电阻/电容对ESD箝制电路的防护功能上的影响。在先进的VLSI中，芯片的尺寸是越来越大，相对地环绕整个芯片的VDD与VSS线是拉得更长，其所相对产生的杂散电阻效应也会增加，这反而降低ESD箝制电路的防护效果。虽然VDD与VSS线间有改良式ESD箝制电路，但当局部两个遭受ESD电压的相对引脚间距离超过4000μm时，其脚对脚的ESD耐压能力可能下降了一半多(如图1)，这显示出VDD与VSS电源线寄生的杂散电阻对改良式ESD箝制电路防护效果的负面效应。为了避免这杂散电阻的影响，电源线的宽度/长度与ESD箝制电路的摆放位置应该要建立一套设计准则(Design Rules)和检查手段以利于IC设计。

目前通用的方法是根据已有经验，目视检查计算两个端口引脚之间距离不能超过某个设计经验值，连接的金属线宽度要达到某个经验值。这样来判断两个IO端口引脚之间的电阻小于某个标准值。但是版图中连线非常复杂，特别对于先进制程，有多层金属，很多连线，检查很繁琐同时目视检查会有很大偏差。需要有一个准确优化的便于自动来检查的方法。

发明内容

本发明所要解决的技术问题是提供一种版图上IO间ESD电阻的检查方法。

为解决上述问题，本发明所述的版图上IO间ESD电阻的检查方法，包含如下几个步骤：

第一步，找出需要检测ESD电阻的IO区域，对所有需要封装引出的IO口打上测试标识，将电源类IO与信号IO进行区分，设定两个IO之间的最大ESD阻值；

第二步，找出A、B两个IO间所有接电源及接地金属走线的电阻；

第三步，对上述A、B两个IO间所有接电源及接地的金属走线的电阻进行计算并统计，根据电阻并联阻值运算法则，设定电阻过滤，运算出最终总的电阻值；

第四步，再将A待测IO与其他所有IO间运算的电阻值都列出，并使用冒泡法进行排序，再采用递归法与第一步中设定的最大ESD阻值进行比较，找出所有不超过设定最大ESD阻值的电阻值，将大于设定最大ESD阻值的电阻值整理出来；

第五步，重复以上步骤，将所有待测IO间ESD电阻计算出来，进行列表描述。

进一步地，所述第一步中，根据测试标识的定义，区分出电源IO与信号IO，对电源IO不检测ESD。

进一步地，所述的第二步中，对于两IO间具有多层金属走线的，需要对不同层的金属的方块电阻进行归一化处理，其方法是，设定某一层的金属的方块电阻作为标准值，其他任意一层的方块电阻与标准值的比值n作为该金属层的电阻长度修正系数，即该层的电阻为方块电阻标准运算式再乘以该修正系数n。

进一步地，所述的第三步中，计算出两IO间所有接电源及接地金属走线的电阻值，根据电阻并联阻值运算法则，计算结果取决于两IO间所有接电源及接地金属走线的电阻值中较小的电阻，忽略相对较大的电阻，计算出两IO间最终的总电阻。

进一步地，所述的第四步中，冒泡法排序方法是，通过相邻两个阻值的比较，将小的阻值前移，并将大的阻值后移，对于具有m个阻值的序列，比较的最大次数为Cmax＝m(m-1)/2，移动的最大次数为Mmax＝3m(m-1)/2；将排序后的序列采用递归法与设定最大ESD阻值进行比较。

进一步地，所述的第四步中，比较的方式是将运算得到最大的电阻值与设定的最大ESD阻值进行比较，若最大的电阻值不超过设定最大ESD阻值，则满足要求，若最大的电阻值大于设定最大ESD阻值，就在下一个值与设定最大ESD阻值比较。

本发明所述的版图上IO间ESD电阻的检查方法，能够便于自动检查半导体器件物理版图中IO间的ESD电阻，准确计算电阻值，根据工艺与ESD性能的要求，检查出IO间的ESD电阻值是否在安全值范围之内。

附图说明

图1是芯片引脚间距与ESD电压关系示意图。

图2是IO间阻值正态分布。

图3～4是电阻值过滤方法示意图。

图5是本发明方法流程图。

具体实施方式

本发明所述的一种版图上IO间ESD电阻的检查方法，包含如下几个步骤：

第一步，找出需要检测ESD电阻的IO区域，对所有需要封装引出的IO口打上测试标识，将电源类IO与信号IO进行区分。这样就方便了工具和程序能将哪些是需要检测的IO区域与其他芯片区域隔绝开，加快了识别。根据测试标识的定义，区分出此IO是电源IO或是信号IO区域。根据ESD测定要求，所有电源IO不需要测ESD(电源IO的ESD防护能力比普通IO强得多)，所有信号IO需要测定此IO到其它每个IO间的接电源走线与接地走线的ESD电阻，根据工艺要求，设定两个IO之间的最大ESD阻值。

第二步，找出A、B两个IO间所有接电源及接地金属走线的电阻。电阻标准运算式R＝Rs×(L/W)。Rs是IO间一层连接金属的方块电阻值，L是连接金属的长度，W是连接金属的宽度。所以需要测定的两个IO间接地或接电源走线的ESD电阻定义为Ri＝Rs×(L/W)，对于两IO间具有多层金属走线的，需要对不同层的金属的方块电阻进行归一化处理，其方法是：设定一层的金属的方块电阻作为标准值，其他任意一层的方块电阻与标准值的比值N作为该金属层的电阻长度修正系数，即该层的电阻为方块电阻标准运算式再乘以该修正系数N。即：其它层金属方块电阻值与标准值的比例N换算为对应电阻长度值N×L，所以各层金属方块电阻计算为Ri＝Rs×(NL/W)。

根据程序计算找出一个检测IO与其它IO间所有接电源或者接地的走线金属。根据上式Ri计算出每条金属走线所对应的电阻Rx。

第三步，对上述A、B两个IO间所有的接电源及接地金属走线的电阻进行计算并统计。列出阻值的统计值比较类似于如图2所示的正态分布，比较小的电阻和比较大的电阻情况少，中间电阻值出现的情况多。根据电阻并联阻值运算法则，设定电阻过滤，运算出最终总的电阻值。由于并联电阻计算公式是(r1×r2)/(r1+r2)，计算结果比较取决于两IO间所有接电源及接地金属走线的电阻值中较小的电阻。若并联两个电阻间阻值相差很大，大电阻几乎可以忽略，如图3所示，其形状类似于低通滤波，找出其中最小电阻rmin,当需要计算电阻比最小电阻大n倍时，电阻可以被过滤不计算。此n值可以根据需要设定。若n设得越大则两个IO间所有电阻并联计算越精确，但是计算量和时间会越大。n越小则计算量和时间越小，当然n至少是10以上才不会引起误差太大。

所以根据上面电阻过滤换算方法，若某一连线电阻值Ri为其中最小电阻rmin的十倍以上(假设n为10)，则此大电阻被过滤而忽略。根据这两个IO间所有Rx电阻并联规则运算出最终总的电阻值为Ry1值。

第四步，再将A待测IO与其他所有IO间运算的电阻值都列出，并使用冒泡法进行排序。冒泡法排序方法是，通过相邻两个阻值的比较，将小的阻值前移，并将大的阻值后移，对于具有m个阻值的序列，比较的最大次数为Cmax＝m(m-1)/2，移动的最大次数为Mmax＝3m(m-1)/2；将排序后的序列采用递归法与设定最大ESD阻值进行比较，比较的方式是将运算得到最大的电阻值与设定的最大ESD阻值进行比较。若最大的电阻值不超过设定最大ESD阻值，则满足要求，若最大的电阻值大于设定最大ESD阻值，就在下一个值与设定最大ESD阻值比较，找出所有不超过设定最大ESD阻值的电阻值，将大于设定最大ESD阻值的电阻值整理出来。

第五步，重复以上步骤，将所有待测IO间ESD电阻计算出来，进行列表描述。对于符合标准的或不检测的对应格子不显示值，对于超过标准结果(Rei)的显示值,如下表2：

表2

根据列表显示结果，能够对IO间不符合ESD电阻的情况描述很清晰，便于分析。

以上方法结合一实施例说明：

一，假定一款芯片的封装IO端口列表为：VDD,GND，A,B,C,D,E共七个端口，在IO的端口上打上测试标识,区分出电源与接地IO(VDD，GND)，电源IO不需要检测ESD电阻。其余IO(A，B，C，D，E)都需要检测与其它IO之间连接到电源与连接到地的ESD电阻。据工艺要求，假设两个IO间接电源或接地最大的ESD电阻值为Ra＝4Ω。

二，根据电阻标准运算式R＝Rs×(L/W)，假设此工艺三层金属的Rs(方块电阻值)分别为：1AL＝2AL＝0.14,3AL＝0.07。L是连接金属的长度，W是连接金属的宽度。三层连接金属的的方块电阻值的归一化处理。假设3AL方块电阻值作为标准。那么1AL和2AL方块电阻值与标准值的比例，按照2倍来换算为对应电阻长度值为2L。所以1AL和2AL金属上电阻计算为Ri＝Rs×(2L/W)。根据程序计算出此IO(IO A)与其它IO(IO B)间所有接电源或者接地的连线金属。根据上式Ri计算出每条金属走线所对应的电阻Rx。检测到共有3条金属走线，对应电阻值计算为2Ω、8Ω、22Ω。

三，设置过滤电阻系数n为10(即比最小电阻大10倍电阻值过滤)。设置为如下过滤算法：

将两个IO(A与B)间电阻并联处理与换算。3条金属连线电阻并联，由于最大电阻大于10倍最小电阻，所以最大电阻22Ω忽略。如图4所示。那么两个IO(A与B)间对应的ESD电阻值为1.6Ω(为Ry1)。

四，将此检测IO(A)与其他所有IO间运算的电阻值(通过步骤二和三方法计算出Ryi(Ry1,Ry2…Ry6)都列出。例如(Ry1＝1.6Ω,Ry2＝2Ω,Ry3＝1Ω,Ry4＝0.8Ω,Ry5＝3.5Ω,Ry6＝5Ω)。

使用冒泡法对Ryi进行排序(Ry6＝5Ω,Ry5＝3.5Ω,Ry2＝2Ω,Ry1＝1.6Ω,Ry3＝1Ω,Ry4＝0.8Ω)。

将Ryi与Ra标准电阻值进行比较，递归法去查找。直到找到比Ra小的值Ry5。结果将违反标准值Ra的两个IO(A和E)报错出来。

五，根据列出IO，进行顺序运算下一个需要检测的IO。直到所有IO检测完毕。然后做成列表将结果显示出来。如下列表3：

表3

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种版图上IO间ESD电阻的检查方法，其特征在于：包含如下几个步骤：

第一步，找出需要检测ESD电阻的IO区域，对所有需要封装引出的IO口打上测试标识，将电源类IO与信号IO进行区分，设定两个IO之间的最大ESD阻值；

第二步，找出A、B两个IO间所有接电源及接地金属走线的电阻；

第三步，对上述A、B两个IO间所有的接电源及接地金属走线的电阻进行计算并统计，根据电阻并联阻值运算法则，设定电阻过滤，运算出最终总的电阻值；

第四步，再将A待测IO与其他所有IO间运算的电阻值都列出，并使用冒泡法进行排序，再采用递归法与第一步中设定的最大ESD阻值进行比较，找出所有不超过设定最大ESD阻值的电阻值，将大于设定最大ESD阻值的电阻值整理出来；

第五步，重复以上步骤，将所有待测IO间ESD电阻计算出来，进行列表描述。

2.如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于：所述第一步中，根据测试标识的定义，区分出电源IO与信号IO，对电源IO不检测ESD。

3.如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于：所述的第二步中，对于两IO间具有多层金属走线的，需要对不同层的金属的方块电阻进行归一化处理，其方法是，设定某一层金属的方块电阻作为标准值，其他任意一层的方块电阻与标准值的比值n作为该金属层的电阻长度修正系数，即该层的电阻为方块电阻标准运算式再乘以该修正系数n。

4.如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于：所述的第三步中，计算出两IO间所有接电源及接地金属走线的电阻值，根据电阻并联阻值运算法则，计算结果取决于两IO间所有金属走线的电阻值中较小的电阻，忽略相对较大的电阻，计算出两IO间最终的总电阻。

5.如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于：所述的第四步中，冒泡法排序方法是，通过相邻两个阻值的比较，将小的阻值前移，并将大的阻值后移，对于具有m个阻值的序列，比较的最大次数为Cmax=m(m-1)/2，移动的最大次数为Mmax=3m(m-1)/2；将排序后的序列采用递归法与设定最大ESD阻值进行比较。

6.如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于：所述的第四步中，比较的方式是将运算得到最大的电阻值与设定的最大ESD阻值进行比较，若最大的电阻值不超过设定最大ESD阻值，则满足要求，若最大的电阻值大于设定最大ESD 阻值，就在下一个值与设定最大ESD阻值比较。