WO2014073362A1 - パルス生成回路、シフトレジスタ回路、及び表示装置 - Google Patents

パルス生成回路、シフトレジスタ回路、及び表示装置 Download PDF

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Definitions

  • the present invention relates to a pulse generation circuit, a shift register circuit, and a display device.
  • the present application claims priority based on Japanese Patent Application No. 2012-246070 filed in Japan on November 8, 2012, the contents of which are incorporated herein by reference.
  • the amplitude conversion circuit includes a resistance element connected between the first power supply terminal and the output terminal, an output transistor that outputs to the output terminal, and an input signal. And a drive circuit for driving the output transistor accordingly.
  • This drive circuit supplies an input signal to the control terminal of the output transistor with a level shifted by a level substantially equal to the threshold voltage of the output transistor.
  • the pulse generation circuit described in Patent Document 1 drives an output signal by a resistance element when outputting an output signal to an H level (High level, here, the voltage of the first power supply terminal). . Therefore, in the pulse generation circuit described in Patent Document 1, for example, when the resistance value of the resistance element is large, the transition period of the output signal is increased, and the H level is obtained at a predetermined timing requiring the output signal. It may not be possible.
  • the pulse generation circuit described in Patent Document 1 drives an output signal by an output transistor when outputting an L level (Low level) as an output signal. In this case, since current is also supplied from the resistance element, the L level of the output signal is determined by the ratio between the resistance value of the resistance element and the on-resistance of the output transistor.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a pulse generation circuit, a shift register circuit, and a display device that can reduce output instability and perform stable operation. .
  • one embodiment of the present invention is a pulse generation circuit including a single conductivity type transistor, which includes an output terminal from a first power supply line to which a first voltage is supplied.
  • An output unit that performs a bootstrap operation for outputting the first voltage to the output terminal in response to an input signal; The bootstrap operation is activated when the output terminal transitions to the first voltage, and after the output terminal transitions to the first voltage, the bootstrap operation is stopped, and the current limiting element To a first output voltage to the output terminal, and a pulse generation circuit.
  • the current limiting element is connected between the first power supply line and the output terminal, and the output unit receives the input signal.
  • the output control unit causes the output transistor to be in a conductive state at least during a period until the output of the output terminal transitions from the first voltage to the predetermined voltage and then transitions to the first voltage again.
  • the voltage of the control terminal of the output transistor may be controlled.
  • the predetermined voltage may be a voltage between the second voltage supplied to the second power supply line and the first voltage.
  • the output control unit includes at least a period including a transition from the first voltage to the predetermined voltage due to an output of the output terminal.
  • a precharge unit that precharges the voltage of the control terminal to a voltage at which the output transistor becomes conductive; and an output of the output transistor when the output of the output terminal transitions from the predetermined voltage to the first voltage.
  • a reset unit that resets the voltage of the control terminal to a voltage at which the output transistor is turned off.
  • the reset unit is connected between a control terminal of the output transistor and the second power supply line to which the second voltage is supplied.
  • the control terminal may include a reset transistor connected to the output terminal.
  • the reset unit is connected in series between a control terminal of the output transistor and the second power supply line to which the second voltage is supplied.
  • a first reset transistor and a second reset transistor may be provided.
  • the control terminal of the first reset transistor may be connected to the output terminal, and the control terminal of the second reset transistor may be connected to a signal line having a phase different from that of the input signal.
  • the single conductivity type transistor may be an N-channel transistor, and the first voltage is higher than the second voltage. May be.
  • the single conductivity type transistor may be a P-channel transistor, and the first voltage is lower than the second voltage. May be.
  • One embodiment of the present invention is a shift register circuit in which unit circuits are connected in multiple stages, and the unit circuit is a shift register circuit including the pulse generation circuit described above.
  • the unit circuit may include the pulse generation circuit in which a clock signal is input to the input signal. You may provide the output signal generation part which outputs an output signal to a terminal, and the shift signal generation part which outputs a shift output signal according to the said output signal.
  • the shift signal generation unit shifts and outputs a reverse-phase clock signal that is a clock signal having a phase opposite to that of the clock signal in accordance with a voltage of a control terminal.
  • a first output transistor that outputs a signal; a second power supply line to which a second voltage different from the first voltage is supplied; and a signal line for the shift output signal;
  • a second output transistor connected to the output terminal, a signal line for the shift output signal, a capacitive element connected between the control terminal of the first output transistor, and at least the shift output signal Shift output control for controlling the voltage of the control terminal of the first output transistor so that the first output transistor is in a conductive state during the period of outputting the first voltage. It may be provided with a door.
  • One embodiment of the present invention is a display device including a driver circuit including the shift register circuit described above.
  • 10 is a time chart illustrating an example of an operation of the shift register circuit according to the third embodiment.
  • 10 is a time chart illustrating an example of the operation of the SR unit circuit according to the third embodiment.
  • It is a block diagram which shows an example of the shift register circuit by 4th Embodiment.
  • It is a block diagram which shows an example of the SR unit circuit in 4th Embodiment.
  • It is a time chart which shows an example of operation
  • It is a block diagram which shows an example of the pulse generation circuit by 5th Embodiment.
  • FIG. 1 is a block diagram illustrating an example of a pulse generation circuit 1 according to the first embodiment.
  • the plurality of transistors of the pulse generation circuit 1 are all formed of a single conductivity type transistor.
  • N-type an N-channel field effect transistor which is an N-channel transistor.
  • the transistor is configured as a “transistor” will be described.
  • a field effect transistor particularly an insulated gate field effect transistor
  • the electrical conductivity of the channel between the drain region and the source region in the semiconductor layer is controlled by the electric field in the gate insulating film.
  • a channel carrier contributing to conduction is an electron.
  • an organic semiconductor such as polysilicon, amorphous silicon, or pentacene, an oxide semiconductor such as single crystal silicon or IGZO (In-Ga-Zn-0), or the like is used. be able to.
  • the pulse generation circuit 1 includes an output unit 10 and an output control unit 2.
  • the pulse generation circuit 1 is supplied with the power supply line L Vdd (first power supply line) to which the voltage Vdd (first voltage) is supplied and the voltage Vss (second voltage). And a power supply line L Vss (second power supply line).
  • the voltage Vdd is higher than the voltage Vss.
  • the output control unit 2 has at least a period until the output of the output terminal To transitions from the voltage Vdd (H level) to a predetermined voltage (L level) different from the voltage Vdd and again transitions to the voltage Vdd. Is controlled to control the voltage of the gate terminal of the N-type transistor 12.
  • the predetermined voltage is a voltage between the voltage Vss and the voltage Vdd, and is a voltage determined based on a ratio between the resistance value of the resistor 11 and the on-resistance of the N-type transistor 12.
  • the output control unit 2 is a circuit for controlling the gate voltage of the N-type transistor 12. In the present embodiment, the output control unit 2 feeds back an output signal output to the output terminal To as a control signal of the output control unit 2.
  • the output control unit 2 includes a precharge unit 20 and a reset unit 30.
  • the precharge unit 20 determines the voltage of the gate terminal of the N-type transistor 12 at least during the period including the transition from the voltage Vdd generated by the output of the output terminal To to the predetermined voltage (L level voltage). Precharge to a voltage that turns on.
  • pre-charging means precharging a predetermined node to a predetermined voltage. Note that the precharge unit 20 charges the wiring capacitance of the node N1 and the parasitic capacitance of the transistor connected to the node N1 in the precharge. The precharge unit 20 precharges (preliminarily charges) the node N1 to a voltage at which the N-type transistor 12 becomes conductive when the control signal EN is at the H level.
  • the precharge unit 20 stops precharging to a voltage at which the N-type transistor 12 becomes conductive, and makes the node N1 in a floating state.
  • the precharge unit 20 includes an N-type transistor 21 and an N-type transistor 22.
  • the N-type transistor 21 (first precharge transistor) has a drain terminal connected to the power supply line LVdd , a gate terminal connected to the signal line of the control signal EN, and a source terminal connected to the node N2.
  • the N-type transistor 21 becomes conductive when the control signal EN is at the H level (for example, the voltage level of the voltage Vdd), and a voltage that has decreased from the voltage Vdd by the threshold voltage of the N-type transistor 21 is applied to the node N2. Supply. Further, the N-type transistor 21 becomes non-conductive when the control signal EN is at L level, and makes the node N2 in a floating state. In this case, the N-type transistor 32 of the reset unit 30 is also non-conductive.
  • the N-type transistor 22 (second precharge transistor) has a drain terminal and a gate terminal connected to the node N2, and a source terminal connected to the node N1. That is, the N-type transistor 22 is diode-connected and functions as a diode, and is connected between the node N2 and the node N1. The N-type transistor 22 supplies a voltage that is lower than the voltage supplied to the node N2 by the threshold voltage of the N-type transistor 22 to the node N1.
  • the precharge unit 20 sets the node N1 to “voltage Vdd ⁇ (threshold voltage of the N-type transistor 21) ⁇ (N type The transistor 22 is precharged to a threshold voltage).
  • the voltage precharged at the node N1 is higher than the threshold voltage of the N-type transistor 12.
  • the reset unit 30 changes the voltage at the gate terminal (node N1) of the N-type transistor 12 to a voltage at which the N-type transistor 12 becomes non-conductive when the output of the output terminal To transitions from the predetermined voltage to the voltage Vdd. Reset (discharge). For example, the reset unit 30 controls the transition of the gate voltage of the N-type transistor 12 to the voltage Vss so as to be in a non-conductive state based on the output signal of the output terminal To fed back as the control signal of the output control unit 2. I do.
  • the reset unit 30 includes an N-type transistor 31 and an N-type transistor 32.
  • N-type transistor 31 (reset transistor) has the drain terminal connected to the node N1, a gate terminal connected to the output terminal To, a source terminal connected to the power line L Vss voltage Vss.
  • the N-type transistor 31 becomes non-conductive when the output of the output terminal To is approximately the voltage Vss, and makes the node N1 in a floating state. Further, the N-type transistor 31 becomes conductive when the output of the output terminal To is the voltage Vdd, and resets (discharges) the node N1 to the voltage Vss.
  • the N-type transistor 31 has a driving capability (ON resistance) adjusted so that the node N1 is changed to the voltage Vss after the output of the output terminal To has been changed to the voltage Vdd.
  • the driving capability (ON resistance) of the N-type transistor 31 is adjusted so that the node N1 is reset (discharged) to the voltage Vss over a predetermined period after the output of the output terminal To transitions to the voltage Vdd.
  • “discharging” means discharging a predetermined node to a predetermined voltage (for example, voltage Vss) to reset the precharged state.
  • N-type transistor 32 has a drain terminal connected to the node N2, a gate terminal connected to the output terminal To, a source terminal connected to the power line L Vss voltage Vss.
  • the N-type transistor 32 becomes non-conductive when the output of the output terminal To is approximately the voltage Vss, and makes the node N2 in a floating state. Further, the N-type transistor 32 becomes conductive when the output of the output terminal To is the voltage Vdd, and discharges (discharges) so as to reset the node N2 to the voltage Vss.
  • the output unit 10 is a circuit having a bootstrap configuration, and includes a resistor 11, an N-type transistor 12, and a capacitor 13.
  • the output unit 10 performs a bootstrap operation that is an operation for outputting the voltage Vdd to the output terminal To when the output of the output terminal To changes from the L level to the H level.
  • the L level and the H level mean the logic level of the signal.
  • the H level is a voltage level higher than the threshold voltage of the transistor, and includes the voltage level of the voltage Vdd.
  • the L level is a voltage level lower than the threshold voltage of the transistor and includes the voltage level of the voltage Vss.
  • the resistor 11 (current limiting element) is connected between the power supply line L Vdd to which the voltage Vdd is supplied and the output terminal To, and supplies the voltage Vdd from the power supply line L Vdd to the output terminal To with a predetermined current.
  • the N-type transistor 12 (output transistor) has a source terminal connected to the signal line of the clock signal CK, a gate terminal (control terminal) connected to the node N1, and a drain terminal connected to the output terminal To.
  • the clock signal CK is an input signal that serves as an input of an output signal output from the output terminal To.
  • the N-type transistor 12 outputs the input clock signal CK to the output terminal To according to the voltage supplied from the output control unit 2 to the gate terminal.
  • the N-type transistor 12 becomes conductive when the voltage between the gate terminal and the source terminal is equal to or higher than the threshold voltage.
  • “the voltage between the gate terminal and the source terminal” means “the voltage of the gate terminal ⁇ the gate voltage of the source terminal”, and is hereinafter referred to as “gate voltage”. Further, the N-type transistor 12 becomes non-conductive when the gate voltage is less than the threshold voltage.
  • the N-type transistor 12 In the conductive state, the N-type transistor 12 outputs the voltage Vss to the drain terminal when the voltage Vss is supplied to the clock signal CK.
  • the N-type transistor 12 has a voltage that is reduced by a threshold voltage from the voltage at the gate terminal when the voltage Vdd is supplied to the clock signal CK in a conductive state in which a voltage equal to or lower than the voltage Vdd is supplied to the gate terminal.
  • Output to the drain terminal That is, in order to output the voltage Vdd to the drain terminal of the N-type transistor 12, it is necessary to supply a voltage higher than the voltage Vdd by a threshold voltage or more (a voltage equal to or higher than “voltage Vdd + threshold voltage”) to the gate terminal.
  • the capacitor 13 (capacitance element) is connected between the output terminal To and the gate terminal (node N1) of the N-type transistor 12.
  • the capacitor 13 supplies the gate terminal of the N-type transistor 12 with a voltage equal to or higher than the above-mentioned “voltage Vdd + threshold voltage”, so that when the output of the output terminal To transitions from the L level to the H level, the N-type transistor The node N1 to which the 12 gate terminals are connected is charged.
  • FIG. 2 is a time chart showing an example of the operation of the pulse generation circuit 1 in the present embodiment.
  • a waveform W1 indicates a voltage waveform of the control signal EN
  • a waveform W2 indicates a voltage waveform of the clock signal CK (input signal).
  • a waveform W3 shows a voltage waveform of the node N1 in FIG. 1
  • a waveform W4 shows a voltage waveform of the output signal SOx output to the output terminal To.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level (voltage) of each waveform.
  • the output control unit 2 of the pulse generation circuit 1 starts precharging the node N1.
  • the N-type transistor 21 of the precharge unit 20 becomes conductive, and the N-type transistor 21 supplies a voltage that is reduced from the voltage Vdd by the threshold voltage of the N-type transistor 21 to the node N2.
  • the diode-connected N-type transistor 22 becomes conductive and precharges the node N1 to a predetermined voltage V1.
  • the clock signal CK is at the H level. Therefore, when the node N1 becomes equal to or higher than the threshold voltage of the N-type transistor 12, the pulse generation circuit 1 outputs the voltage Vdd (H level) to the output terminal To.
  • the clock signal CK changes from the H level to the L level, and the L level of the clock signal CK is applied to the source terminal of the N-type transistor 12 of the output unit 10.
  • the N-type transistor 12 becomes conductive when the node N1 is precharged above the threshold voltage of the N-type transistor 12.
  • the N-type transistor 12 supplies the voltage Vss (L level) of the clock signal CK to the output terminal To.
  • the output signal SOx is a voltage determined by the ratio between the ON resistance value of the N-type transistor 12 and the resistance value of the resistor 11. “Vss + ⁇ Vlo”.
  • the pulse generation circuit 1 changes the output signal SOx from the voltage Vdd (H level) to the voltage “Vss + ⁇ Vlo” (L level).
  • the N-type transistor 31 and the N-type transistor 32 of the reset unit 30 are in a conductive state.
  • the drive capability of the N-type transistor 21 and the N-type transistor 22 of the precharge unit 20 is sufficiently larger than the drive capability of the N-type transistor 31 and the N-type transistor 32, the node N1 and the node N2 are N-type. It is precharged above the threshold voltage of the transistor 12.
  • the output control unit 2 of the pulse generation circuit 1 stops precharging to the node N1.
  • the output of the output terminal To is the voltage “Vss + ⁇ Vlo” at the L level
  • the N-type transistor 31 and the N-type transistor 32 of the reset unit 30 are in a non-conductive state.
  • the control signal EN transitions to the L level
  • the N-type transistor 21 and the N-type transistor 22 of the precharge unit 20 become non-conductive. Therefore, the node N1 is in a floating state while being precharged above the threshold voltage of the N-type transistor 12.
  • the output of the N-type transistor 12 of the output unit 10 changes to the H level according to the clock signal CK.
  • the output unit 10 performs a bootstrap operation via the capacitor 13, and becomes higher by a voltage ⁇ Vbst than the voltage at which the node N1 is precharged.
  • the N-type transistor 12 transmits the H level of the clock signal CK to the output signal SOx without voltage loss by the bootstrap operation.
  • the pulse generation circuit 1 causes the output signal SOx to transition from the voltage “Vss + ⁇ Vlo” (L level) to the voltage Vdd (H level).
  • the N-type transistor 31 and the N-type transistor 32 are in a conductive state. Therefore, the N-type transistor 31 and the N-type transistor 32 are discharged so as to reset the node N1 and the node N2 to the voltage Vss over a predetermined period. That is, the reset unit 30 resets (discharges) the node N1 to the voltage Vss over a predetermined period after the output of the output terminal To transitions to the voltage Vdd.
  • the predetermined period may be a period from time t4 to time t5.
  • the gate terminal of the N-type transistor 12 that is the node N1 becomes lower than the threshold voltage of the N-type transistor 12, and the N-type transistor 12 is turned off.
  • the output unit 10 stops the bootstrap operation.
  • the voltage Vdd is supplied from the power supply line L Vdd to the output terminal To with a predetermined current, and the output signal SOx of the output terminal To is maintained at the voltage Vdd.
  • the voltage Vdd is maintained in the output signal SOx.
  • the pulse generation circuit 1 in the present embodiment is configured by a single conductivity type transistor (for example, an N-type transistor), and includes the output unit 10 and the output control unit 2.
  • the output unit 10 includes a resistor 11 that supplies a voltage Vdd to the output terminal To from the power supply line L Vdd to which the voltage Vdd is supplied to the output terminal To, and performs a bootstrap operation that outputs the voltage Vdd to the output terminal To. .
  • the output control unit 2 operates the bootstrap operation when the output of the output terminal To transitions to the voltage Vdd, stops the bootstrap operation after the output of the output terminal To transitions to the voltage Vdd, Control is performed so that the voltage Vdd is output from the resistor 11 to the output terminal To.
  • the pulse generation circuit 1 in the present embodiment can increase the amplitude of the output signal SOx of the output terminal To. Furthermore, since the voltage Vdd is supplied from the resistor 11 to the output terminal To after the output of the output terminal To transitions to the voltage Vdd, the output signal SOx of the output terminal To is maintained at the signal level of the voltage Vdd. In addition, since the output signal SOx is driven by a bootstrap operation when the output signal SOx transits to the voltage Vdd, the pulse generation circuit 1 in the present embodiment sets the resistance value of the resistor 11 to shorten the transition time of the output signal SOx. There is no need to reduce it. Therefore, the pulse generation circuit 1 in the present embodiment can increase the amplitude of the output signal SOx while maintaining the transition time of the output signal SOx.
  • the pulse generation circuit 1 in the present embodiment can increase the amplitude of the output signal SOx of the output terminal To and, for example, a transistor connected to a node in a floating state inside the output control unit 2. Even when a leak occurs, the output terminal To can be maintained at the signal level of the voltage Vdd. As described above, the pulse generation circuit 1 according to the present embodiment can reduce the instability of the output and operate stably. For example, when generating a low frequency pulse (for example, output signal SOx (waveform W4)) from a clock signal CK that is a high frequency signal, the pulse generation circuit 1 in the present embodiment stabilizes the output of the low frequency pulse. be able to.
  • a low frequency pulse for example, output signal SOx (waveform W4)
  • the resistor 11 is connected between the power supply line LVdd and the output terminal To.
  • the output unit 10 includes an N-type transistor 12 and a capacitor 13.
  • the N-type transistor 12 outputs the input clock signal CK to the output terminal To according to the voltage of the gate terminal.
  • the capacitor 13 is connected between the output terminal To and the gate terminal of the N-type transistor 12.
  • the output control unit 2 sets the N-type transistor so that the N-type transistor 12 is in a conductive state at least during a period until the output of the output terminal To changes from the voltage Vdd to the predetermined voltage and then changes again to the voltage Vdd.
  • the voltage of the 12 gate terminals (node N1) is controlled.
  • the predetermined voltage is a voltage between the voltage Vss and the voltage Vdd supplied to the power supply line L Vss .
  • the N-type transistor 12 mainly drives the signal of the output terminal To, and the output of the output terminal To transitions to the voltage Vdd, and then the resistor 11 is connected to the output terminal To. To is maintained at the signal level of the voltage Vdd.
  • the pulse generation circuit 1 in the present embodiment can achieve both stable operation and high speed without increasing the power consumption.
  • the output control unit 2 is configured such that at least the precharge unit 20 includes a transition from the voltage Vdd to the predetermined voltage (voltage “Vss + ⁇ Vlo”) due to the output of the output terminal To.
  • the voltage at the gate terminal is precharged to a voltage at which the N-type transistor 12 becomes conductive.
  • the reset unit 30 sets the voltage of the gate terminal of the N-type transistor 12 to the non-conductive state. Reset to a voltage that becomes.
  • the pulse generation circuit 1 performs a bootstrap operation only during the transition period of the output signal SOx with a simple configuration, and after the output signal SOx transits to the voltage Vdd, the output signal SOx becomes the voltage Vdd. Maintained at signal level. Therefore, the pulse generation circuit 1 in this embodiment can be stably operated with a simple configuration.
  • the reset unit 30 is connected between the gate terminal of the N-type transistor 12 and the power supply line L Vss to which the voltage Vss is supplied, and the reset terminal 30 has the gate terminal connected to the output terminal To. It has. Thereby, the pulse generation circuit 1 according to the present embodiment can reliably stop the bootstrap operation after the output signal SOx transits to the voltage Vdd with a simple configuration.
  • FIG. 3 is a block diagram illustrating an example of a pulse generation circuit 1a according to the second embodiment.
  • the pulse generation circuit 1a is that an N-type transistor 33 controlled by a clock signal CK2 that is a second input signal is added to the reset unit 30 of the pulse generation circuit 1 in the first embodiment. This is different from the first embodiment.
  • the clock signal CK1 which is the first input signal, is input to the pulse generation circuit 1a instead of the clock signal CK.
  • the pulse generation circuit 1a includes an output unit 10 and an output control unit 2a.
  • the same components as those of FIG. 1 are identical components as those of FIG. 1
  • the output control unit 2a has at least a period until the output of the output terminal To transitions from the voltage Vdd (H level) to a predetermined voltage (L level) different from the voltage Vdd and again transitions to the voltage Vdd. Is controlled to control the voltage of the gate terminal of the N-type transistor 12.
  • the output control unit 2a is a circuit for controlling the gate voltage of the N-type transistor 12. In this embodiment, an output signal output to the output terminal To is fed back as a control signal for the output control unit 2a.
  • the output control unit 2a includes a precharge unit 20 and a reset unit 30a.
  • the reset unit 30 a includes an N-type transistor 31, an N-type transistor 32, and an N-type transistor 33.
  • the precharge unit 20 includes an N-type transistor 21 and an N-type transistor 22 connected in series between the gate terminal of the N-type transistor 12 and the power supply line L vdd .
  • the N-type transistor 31 (first reset transistor) has a drain terminal connected to the node N1, a gate terminal connected to the output terminal To, and a source terminal connected to the node N3.
  • the N-type transistor 31 becomes nonconductive when the output of the output terminal To is the voltage Vss, and makes the node N1 in a floating state.
  • the N-type transistor 31 becomes conductive when the output of the output terminal To is the voltage Vdd.
  • the N-type transistor 32 has a drain terminal connected to the node N2, a gate terminal connected to the output terminal To, and a source terminal connected to the node N3.
  • the N-type transistor 32 becomes nonconductive when the output of the output terminal To is the voltage Vss, and makes the node N2 in a floating state.
  • the N-type transistor 32 becomes conductive when the output of the output terminal To is the voltage Vdd.
  • the N-type transistor 33 (second reset transistor) has a drain terminal connected to the node N3, a gate terminal connected to the clock signal CK2, and a source terminal connected to the power supply line L Vss of the voltage Vss.
  • the N-type transistor 33 becomes non-conductive when the clock signal CK2 is at L level, and makes the node N1 and the node N2 floating. Further, the N-type transistor 33 becomes conductive when the clock signal CK2 is at the H level, and resets (discharges) the node N1 and the node N2 to the voltage Vss.
  • the clock signal CK2 (second clock signal) is a signal having a phase different from that of the clock signal CK1 (first clock signal).
  • FIG. 4 is a time chart showing an example of the operation of the pulse generation circuit 1a in the present embodiment.
  • a waveform W5 shows a voltage waveform of the control signal EN
  • a waveform W6 shows a voltage waveform of the clock signal CK1 (first clock signal)
  • a waveform W7 shows a clock signal CK2 (second clock signal).
  • a waveform W8 indicates the voltage waveform at the node N1 in FIG. 3
  • a waveform W9 indicates the voltage waveform of the output signal SOx output to the output terminal To in the present embodiment.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level (voltage) of each waveform.
  • time t1 to time t4 is the same as the operation of the first embodiment shown in FIG. 2 except that the clock signal CK1 is used instead of the clock signal CK. Then, explanation is omitted.
  • the pulse generation circuit 1a resets (discharges) the node N1 and the node N2 to the voltage Vss.
  • the N-type transistor 31 and the N-type transistor 32 are turned on.
  • the N-type transistor 33 becomes conductive. Thereby, the N-type transistor 31, the N-type transistor 32, and the N-type transistor 33 reset (discharge) the node N1 and the node N2 to the voltage Vss.
  • the output unit 10 stops the bootstrap operation. Then, the voltage Vdd is supplied from the power supply line L Vdd to the output terminal To with a predetermined current, and the output signal SOx of the output terminal To is maintained at the voltage Vdd. Thereby, after time t4, the voltage Vdd is maintained in the output signal SOx.
  • the pulse generation circuit 1a since the pulse generation circuit 1a according to the present embodiment includes the output unit 10 and the output control unit 2a, the same effects as those of the first embodiment can be obtained.
  • the reset unit 30a of the output control unit 2a includes the N-type transistor 31 connected in series between the gate terminal of the N-type transistor 12 and the power supply line L Vss to which the voltage Vss is supplied.
  • An N-type transistor 33 is provided.
  • the N-type transistor 31 has a gate terminal connected to the output terminal To, and the N-type transistor 33 has a gate terminal connected to a signal line having a phase different from that of the clock signal CK1 (signal line of the clock signal CK2).
  • the pulse generation circuit 1a according to the present embodiment enables more reliable transition of the output signal SOx (for example, rising of the output signal SOx) than the first embodiment.
  • the driving capability of the N-type transistor 31 (so that the node N1 transitions to the voltage Vss ( There is no need to adjust the on-resistance sufficiently low. That is, in the first embodiment, when the drive capability of the N-type transistor 31 is lowered, it is necessary to increase the gate length (L length) of the N-type transistor 31. On the other hand, in this embodiment, since the timing at which the node N1 is reset by the N-type transistor 33 can be controlled, it is not necessary to increase the gate length of the N-type transistor 31.
  • the N-type transistor 31 and the N-type transistor 33 may be the minimum size transistors.
  • the number of elements of the pulse generation circuit 1a in the present embodiment is increased as compared with the first embodiment, the area can be reduced as compared with the first embodiment.
  • FIG. 5 is a block diagram illustrating an example of the display device 100 according to the third embodiment.
  • the display device 100 includes a timing signal generation circuit 101, a display panel 102, a control circuit 103, and a power supply circuit 104.
  • the display panel 102 includes a display unit 105, a data signal driving circuit 106, and a scanning signal driving circuit 108.
  • the control circuit 103 generates a video signal DAT, a signal VSYNC (vertical synchronization signal), a signal HSYNC (horizontal synchronization signal), and the like based on a control signal and a video signal supplied from the outside.
  • the control circuit 103 outputs a control signal including the generated signal VSYNC and the signal HSYNC to the timing signal generation circuit 101. Further, the control circuit 103 outputs the video signal DAT to the data signal driving circuit 106.
  • the power supply circuit 104 supplies a power supply for the scanning signal drive circuit 108 and a common voltage power supply for the display unit 105 in addition to a power supply for outputting to the data signal lines SD1 to SDn described later.
  • the timing signal generation circuit 101 includes timing signals such as source clock signals (SCK1, SCK1B, SCK2, and CK2B), source start pulses (SP and SPB), gate clock signals (GCK and GCKB), and gate start pulses (GSP and GSPB). Is generated.
  • the timing signal generation circuit 101 outputs the generated source clock signals (SCK1, SCK1B, SCK2, SCK2B) and source start pulses (SP, SPB) to the data signal driving circuit 106, and generates the generated gate clock signals (GCK, GCKB).
  • the gate start pulse (GSP, GSPB) is output to the scanning signal driving circuit 108.
  • the timing signal generation circuit 101 generates a power supply control signal for controlling the power supply circuit 104 in synchronization with the signal VSYNC that is a vertical synchronization signal output from the control circuit 103, and generates the generated control.
  • the signal is output to the power supply circuit 104.
  • the data signal driving circuit 106 includes a shift register circuit 6 and a data processing circuit 107, and is a driving circuit that generates a data signal.
  • the data signal driving circuit 106 transmits the video signal DAT from the control circuit 103 to each pixel in a time division manner.
  • the data signal driving circuit 106 is a video signal at a timing based on the source clock signal (SCK1, SCK1B, SCK2, SCK2B) and the source start pulse (SP, SPB) that are timing signals output from the timing signal generation circuit 101.
  • Video data from the DAT to each pixel is extracted.
  • the source clock signal SCK2 is a signal having a phase different from that of the source clock signal SCK1 (for example, a signal having a 1/4 cycle phase).
  • the source clock signal SCK1B is an inverted signal of the source clock signal SCK1
  • the source clock signal SCK2B is an inverted signal of the source clock signal SCK2.
  • the shift register circuit 6 sequentially shifts the source start pulse (SP or SPB) in synchronization with the on timing of the source clock signals (SCK1, SCK1B, SCK2, SCK2B), for example, thereby causing the source clock
  • a pulse signal having a half cycle width (1/2 cycle width) of the signal is generated as output signals SO1 to SOn having different timings.
  • the data processing circuit 107 samples the video signal DAT at a timing indicated by each of the output signals SO1 to SOn generated by the shift register circuit 6 and outputs it to the data signal lines SD1 to SDn.
  • the power supply voltage supplied from the power supply circuit 104 to the data signal driving circuit 106 is used as the analog voltage output to the data signal lines SD1 to SDn.
  • the scanning signal driving circuit 108 includes a shift register circuit 109 and is a driving circuit that generates a scanning signal.
  • the shift register circuit 109 sequentially shifts the gate start pulses (GSP, GSPB) in synchronization with the gate clock signals (GCK, GCKB) output from the timing signal generation circuit 101, thereby causing a predetermined signal.
  • GSP gate start pulses
  • GSPB gate start pulses
  • GCK gate clock signals
  • the display unit 105 includes liquid crystal display pixels arranged in a matrix (for example, n digits ⁇ m digits). Each pixel region is formed by being divided by m scanning signal lines GL1 to GLm and n data signal lines SD1 to SDn that intersect each other.
  • the display unit 105 displays an image by sequentially writing video signals (data signals) DAT supplied from the control circuit 103 to each pixel through the scanning signal lines GL1 to GLm and the data signal lines SD1 to SDn. Do.
  • FIG. 6 is a block diagram showing an example of the shift register circuit 6 according to the present embodiment.
  • the shift register circuit 6 is, for example, a shift register that includes n SR unit circuits 3 (3_1 to 3_n), and the SR unit circuits 3 are connected in multiple stages.
  • the SR unit circuit 3_1 at the first stage receives the source start pulse SP and outputs the output signal SO1 and the shift output signal SPO1 at the next stage according to the clock signal SCK1.
  • the SR unit circuit 3_2 generates the output signal SO2 and the next-stage shift output signal SPO2 in accordance with the clock signal SCK2 based on the shift output signal SPO1.
  • the SR unit circuit 3_3 generates the output signal SO3 and the next-stage shift output signal SPO3 according to the clock signal SCK1B based on the shift output signal SPO2.
  • the odd-numbered SR unit circuit 3 outputs the output signal SOx and the next-stage shift output signal SPOx according to the clock signal SCK1 (or SCK1B), and the even-numbered SR unit circuit 3 outputs the clock signal SCK2 ( Alternatively, the output signal SOx and the shift output signal SPOx of the next stage are output according to SCK2B).
  • the SR unit circuits 3_1 to 3_n output the output signals SO1 to SOn synchronized with the rising or falling edge of the clock signal SCK1 or the rising or falling edge of the clock signal SCK2.
  • FIG. 7 is a block diagram showing an example of the SR unit circuit 3 in the present embodiment.
  • the SR unit circuit 3 includes an output signal generation unit 5 and a shift signal generation unit 4.
  • the output signal generation unit 5 includes the pulse generation circuit 1 in the first embodiment, and the clock signal SCK1 (SCK2, SCK1B, or SCK2B) is input to the clock signal CK, and the clock signal SCK1 (SCK1B, SCK2, or SCK2B). In response to this, the output signal SOx is output to the output terminal To. Note that the configuration of the pulse generation circuit 1 is the same as the configuration shown in FIG.
  • the shift signal generation unit 4 outputs a shift output signal SPOx according to the output signal SOx.
  • the output signal generation unit 5 receives the clock signal SCK1B (SCK2B, SCK1, or SCK2) as the clock signal CKB, and outputs a shift output signal SPOx that is a logically inverted signal of the output signal SOx.
  • the shift signal generation unit 4 includes a shift output control unit 41 and a shift output unit 42.
  • the shift output unit 42 performs a bootstrap operation based on the control signal output from the shift output control unit 41, and uses the bootstrap operation to output a signal having a voltage level of the voltage Vdd according to the clock signal CKB. Output.
  • the shift output unit 42 includes, for example, an N-type transistor 421, an N-type transistor 422, and a capacitor 423.
  • the N-type transistor 421 (first output transistor) has a negative-phase clock signal SCK1B (SCK2B, SCK1, or SCK2) is output as the shift output signal SPOx.
  • the N-type transistor 421 has a source terminal connected to the signal line of the clock signal CKB, a gate terminal (control terminal) connected to the node N3, and a drain terminal connected to the signal line of the shift output signal SPOx.
  • N-type transistor 422 (second output transistor) is connected between the signal line of the power line L Vss and the shift output signal SPOx the voltage Vss is supplied, the gate terminal is connected to the output terminal To.
  • N-type transistor 422 for example, source terminal connected to the power supply line L Vss, the gate terminal is connected to the output terminal To, a drain terminal is connected to the signal line of the shift output signal SPOX.
  • the capacitor 423 (capacitance element) is connected between the signal line of the shift output signal SPOx and the gate terminal (node N3) of the N-type transistor 421.
  • the capacitor 423 supplies the gate terminal of the N-type transistor 421 with a voltage equal to or higher than “voltage Vdd + threshold voltage”, and the gate of the N-type transistor 421 when the shift output signal SPOx transits from L level to H level.
  • the node N3 to which the terminal is connected is charged.
  • the shift output control unit 41 controls the voltage of the gate terminal of the N-type transistor 421 so that the N-type transistor 421 is in a conductive state at least during the period when the shift output signal SPOx outputs the voltage Vdd.
  • the shift output control unit 41 includes an N-type transistor 411.
  • the N-type transistor 411 (third precharge transistor) has a drain terminal connected to the node N2, a gate terminal connected to the power supply line LVdd , and a source terminal connected to the node N3.
  • the N-type transistor 411 supplies (precharges) the voltage supplied to the node N2 to the node N3.
  • the voltage at the node N3 is precharged to a voltage higher than the threshold voltage that makes the N-type transistor 421 conductive, and then the bootstrap operation causes the shift output signal SPOx to transition from the voltage Vss to the voltage Vdd.
  • the voltage is higher than the voltage Vdd by a threshold voltage or more.
  • the voltage of the node N3 returns to the precharge voltage when the shift output signal SPOx transits from the voltage Vdd to the voltage Vss by the bootstrap operation, and at the same time, the output terminal To changes from the L level to the H level.
  • the N-type transistor 32 becomes conductive. Then, when the node N2 becomes the Vss level, the shift output signal SPOx finally becomes the voltage Vss.
  • FIG. 8 is a time chart showing an example of the operation of the shift register circuit 6 in the present embodiment.
  • waveforms W10 to W14 indicate the voltage waveform of the source start pulse SP, the voltage waveform of the clock signal SCK1, the voltage waveform of the clock signal SCK1B, the voltage waveform of the clock signal SCK2, and the voltage waveform of the clock signal SCK2B.
  • Waveforms W15 to W17 indicate voltage waveforms of the output signals SO1 to SO3 in order
  • waveforms W18 and W19 indicate voltage waveforms of the output signals SOn-1 and SOn.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level (voltage) of each waveform.
  • the shift register circuit 6 starts the shift operation. Subsequently, the shift register circuit 6 outputs a pulse signal to the output signal SO1 (see waveform W15) in response to the falling of the first clock signal SCK1 after the rising of the source start pulse SP at time t12. At time t13, the shift register circuit 6 outputs a pulse signal to the output signal SO2 (see waveform W16) in response to the falling of the first clock signal SCK2 after the falling of the output signal SO1.
  • the shift register circuit 6 outputs a pulse signal to the output signal SO2 (see waveform W17) in response to the fall of the first clock signal SCK1B after the fall of the output signal SO2 (rise of the clock signal SCK1). Is output.
  • the shift register circuit 6 sequentially outputs a pulse signal to the output signal SOn-1 at time t15, and outputs a pulse signal to the output signal SOn at time t16.
  • the shift register circuit 6 starts the shift operation from the rising edge of the source start pulse SP, and outputs the odd-stage output signals (SO1, SO3,...) According to the falling edge (or rising edge) of the clock signal SCK1.
  • the output signals (SO2,9) In even stages are sequentially output in response to the falling (or rising) of the clock signal SCK2.
  • FIG. 9 is a time chart showing an example of the operation of the SR unit circuit 3 in the present embodiment.
  • a waveform W20 indicates a voltage waveform of the input signal EN (source start pulse SP or preceding-stage shift output signal SPOx).
  • a waveform W21 indicates a voltage waveform of the clock signal CK (clock signal SCK1, SCK2, SCK1B, or SCK2B), and a waveform W22 indicates a voltage waveform of the clock signal CKB (clock signal SCK1B, SCK2B, SCK1, or SCK2).
  • a waveform W23 indicates a voltage waveform at the node N1 in FIG.
  • a waveform W24 indicates a voltage waveform of the output signal SOx output to the output terminal To.
  • a waveform W25 indicates a voltage waveform at the node N3 in FIG. 7, and a waveform W26 indicates a voltage waveform of the shift output signal SPOx.
  • the horizontal axis indicates time, and the vertical axis indicates the signal level (voltage) of each waveform.
  • a waveform W20, a waveform W21, a waveform W23, and a waveform W24 indicate the operation of the output signal generation unit 5 of the SR unit circuit 3. Since the operation of the output signal generator 5 (from time t1 to time t5) is the same as the waveforms W1 to W4 in FIG. 2 in the first embodiment, description thereof is omitted here. Here, the operation of the shift signal generation unit 4 will be described.
  • the shift output control unit 41 of the output signal generation unit 5 starts precharging the node N3. That is, in this case, the N-type transistor 21 of the precharge unit 20 becomes conductive, and the N-type transistor 21 supplies a voltage that is reduced from the voltage Vdd by the threshold voltage of the N-type transistor 21 to the node N2.
  • Transistor 411 precharges node N3.
  • the clock signal CKB is at the L level. Therefore, when the node N3 becomes equal to or higher than the threshold voltage of the N-type transistor 421, the shift signal generation unit 4 outputs the voltage Vss (L level) as the shift output signal SPOx.
  • the shift signal generation unit 4 changes the shift output signal SPOx from the voltage Vss (L level) to the voltage Vdd (H level). . That is, the N-type transistor 421 of the shift output unit 42 becomes conductive when the node N3 is precharged to be equal to or higher than the threshold voltage of the N-type transistor 421.
  • the N-type transistor 421 outputs the voltage Vdd (H level) of the clock signal CKB as the shift output signal SPOx.
  • the shift signal generation unit 4 since a voltage higher than the voltage Vdd is supplied to the node N3 via the capacitor 423, the shift signal generation unit 4 outputs the voltage level of the voltage Vdd as the shift output signal SPOx.
  • the shift output control unit 41 of the pulse generation circuit 1 stops precharging to the node N3.
  • the node N3 is in a floating state with a voltage higher than the voltage Vdd.
  • the shift signal generation unit 4 changes the shift output signal SPOx from the voltage Vdd (H level) to the voltage Vss (L level). .
  • the output of the N-type transistor 421 of the shift output unit 42 changes to the L level according to the clock signal CKB, so that the bootstrap operation is performed via the capacitor 423 and the N-type transistor of the pulse generation circuit 1 Since 32 becomes conductive, the node N3 becomes lower than the threshold voltage. As a result, the N-type transistor 421 is turned off.
  • the N-type transistor 422 shifts the signal line of the shift output signal SPOx to the L level.
  • the shift register circuit 6 in the present embodiment is a shift register in which the SR unit circuit 3 is connected in multiple stages, and the SR unit circuit 3 includes the pulse generation circuit 1 in the first embodiment. . Therefore, the shift register circuit 6 in the present embodiment has the same effects as the pulse generation circuit 1 in the first embodiment.
  • the SR unit circuit 3 includes an output signal generation unit 5 and a shift signal generation unit 4.
  • the output signal generation unit 5 includes a pulse generation circuit 1 in which the clock signal SCK1 (or SCK2) is input to the clock signal CK, and outputs the output signal SOx to the output terminal To according to the clock signal SCK1 (or SCK2). .
  • the shift signal generation unit 4 outputs a shift output signal SPOx according to the output signal SOx.
  • the shift register circuit 6 in the present embodiment can realize a shift register that outputs the output signals SO1 to SOn in order according to the clock signal SCK1 (or SCK2) with a simple configuration.
  • the shift signal generation unit 4 includes a shift output control unit 41 and a shift output unit 42.
  • the shift output unit 42 includes an N-type transistor 421, an N-type transistor 422, and a capacitor 423.
  • the N-type transistor 421 outputs a reverse phase clock signal SCK1B (or SCK2B), which is a clock signal having a phase opposite to that of the clock signal SCK1 (or SCK2), as the shift output signal SPOx in accordance with the voltage of the gate terminal.
  • N-type transistor 422 is connected between the signal line of the power line L Vss and the shift output signal SPOx the voltage Vss is supplied, the gate terminal is connected to the output terminal To.
  • the capacitor 423 is connected between the signal line of the shift output signal SPOx and the gate terminal (node N3) of the N-type transistor 421. Then, the shift output control unit 41 controls the voltage of the gate terminal of the N-type transistor 421 so that the N-type transistor 421 is in a conductive state at least during the period when the shift output signal SPOx outputs the voltage Vdd.
  • the shift signal generation unit 4 constitutes a bootstrap circuit, so that the shift register circuit 6 in the present embodiment can expand the amplitude by the bootstrap operation even in the output of the shift output signals SPO1 to SPOn, Shift output signals SP01-SPOn can be maintained at the signal level of voltage Vss. Therefore, the shift register circuit 6 in the present embodiment can reduce the output instability and operate stably.
  • the display device 100 includes a drive circuit (for example, the data signal drive circuit 106) including the shift register circuit 6.
  • the display device 100 according to the present embodiment includes the pulse generation circuit 1 in the shift register circuit 6, and thus can reduce output instability and perform stable operation.
  • the display device 100 according to the present embodiment can achieve both stable operation and high speed without increasing power consumption.
  • the pulse generation circuit 1 and the shift register circuit 6 are configured by a single conductivity type transistor. Therefore, the display device 100 in this embodiment can reduce the manufacturing cost because the pixel and the drive circuit (or part of the drive circuit) can be formed over the same substrate.
  • FIG. 10 is a block diagram showing an example of the shift register circuit 6a according to the present embodiment.
  • the shift register circuit 6a is, for example, a shift register that includes n SR unit circuits 3a (3a_1 to 3a_n), and the SR unit circuits 3a are connected in multiple stages.
  • the display device 100 in the present embodiment is the same as the display device 100 shown in FIG. 5 except that the shift register circuit 6a is provided instead of the shift register circuit 6.
  • the shift register circuit 6a in this embodiment includes n SR unit circuits 3a (3a_1 to 3a_n) instead of the n SR unit circuits 3 (3_1 to 3_n) in the third embodiment.
  • the n SR unit circuits 3a include (clock signals SCK1, SCK1B, and SCK2), (SCK2, SCK2B, and SCK1), (clock signals SCK1B, SCK1, and SCK2B), (SCK2B, SCK2, and SCK1B). ) Is input.
  • the SR unit circuit 3a_1 at the first stage receives the source start pulse SP and outputs the output signal SO1 and the shift output signal SPO1 at the next stage in response to the clock signal SCK1.
  • the SR unit circuit 3a_2 generates the output signal SO2 and the next-stage shift output signal SPO2 in accordance with the clock signal SCK2 based on the shift output signal SPO1.
  • the SR unit circuit 3a_3 generates the output signal SO3 and the next-stage shift output signal SPO3 in accordance with the clock signal SCK1B based on the shift output signal SPO2.
  • the odd-numbered SR unit circuit 3a outputs the output signal SOx and the next-stage shift output signal SPOx according to the clock signal SCK1 (or SCK1B), and the even-numbered SR unit circuit 3a outputs the clock signal SCK2 ( Alternatively, the output signal SOx and the shift output signal SPOx of the next stage are output according to SCK2B).
  • the SR unit circuits 3a_1 to 3a_n output the output signals SO1 to SOn synchronized with the rising or falling edge of the clock signal SCK1 or the rising or falling edge of the clock signal SCK2.
  • FIG. 11 is a block diagram showing an example of the SR unit circuit 3a in the present embodiment.
  • the SR unit circuit 3 a includes an output signal generation unit 5 a and a shift signal generation unit 4.
  • the output signal generation unit 5a includes the pulse generation circuit 1a in the second embodiment, and the clock signal SCK1 (SCK2, SCK1B, or SCK2B) is input to the clock signal CK1, and the clock signal SCK1 (SCK2, SCK1B, or SCK2B). In response to this, the output signal SOx is output to the output terminal To.
  • the configuration of the pulse generation circuit 1a is the same as the configuration shown in FIG. In FIG. 11, the same components as those in FIG.
  • FIG. 12 is a time chart showing an example of the operation of the SR unit circuit 3a in the present embodiment.
  • a waveform W30 indicates a voltage waveform of the input signal EN (source start pulse SP or preceding shift output signal SPOx), and a waveform W31 indicates the clock signal CK1 (clock signals SCK1, SCK2, SCK1B, or SCK2B). A voltage waveform is shown.
  • a waveform W32 indicates a voltage waveform of the clock signal CK1B (clock signal SCK1B, SCK2B, SCK1, or SCK2), and a waveform W33 indicates a voltage waveform of the clock signal CK2 (clock signal SCK2, SCK1, SCK2B, or SCK1B).
  • a waveform W34 indicates a voltage waveform of the node N1 in FIG. 11, and a waveform W35 indicates a voltage waveform of the output signal SOx output to the output terminal To.
  • a waveform W36 shows a voltage waveform at the node N3 in FIG. 11, and a waveform W37 shows a voltage waveform of the output signal SOx.
  • the horizontal axis indicates time, and the vertical axis indicates the signal level (voltage) of each waveform.
  • waveform W30, waveform W31, and waveforms W33 to W35 indicate the operation of the output signal generation unit 5a of the SR unit circuit 3a. Since the operation of the output signal generator 5a (the operation from time t1 to time t5) is the same as the waveforms W5 to W9 in FIG. 4 in the second embodiment, description thereof is omitted here.
  • a waveform W32, a waveform W36, and a waveform W37 indicate the operation of the shift signal generation unit 4 of the SR unit circuit 3a.
  • the operation of the shift signal generation unit 4 is the same as the waveform W22, the waveform W25, and the waveform W26 of FIG. 9 in the third embodiment from time t1 to time t3.
  • the shift signal generation unit 4 transitions the shift output signal SPOx from the voltage Vdd (H level) to the voltage Vss (L level). .
  • the output of the N-type transistor 421 of the shift output unit 42 changes to the L level according to the clock signal CK1B, so that the bootstrap operation is performed via the capacitor 423, and the node N3 becomes a voltage lower than the voltage Vdd.
  • the output signal SOx at the output terminal To transitions to the H level, so that the N-type transistor 422 becomes conductive.
  • the N-type transistor 422 shifts the signal line of the shift output signal SPOx to the L level.
  • the N-type transistor 33 of the pulse generation circuit 1a becomes conductive, so that the node N3 becomes lower than the threshold voltage. As a result, the N-type transistor 421 is turned off.
  • the shift register circuit 6a in the present embodiment is a shift register in which the SR unit circuit 3a is connected in multiple stages, and the SR unit circuit 3a includes the pulse generation circuit 1a in the second embodiment. . Therefore, the shift register circuit 6a in this embodiment has the same effect as the pulse generation circuit 1a in the second embodiment.
  • the pulse generation circuit 1 (1a) has been described as an example configured with an N-type transistor as an example configured with a single conductivity type transistor.
  • a channel-type field effect transistor (hereinafter referred to as “P-type transistor”) may be used.
  • P-type transistor a channel-type field effect transistor
  • an embodiment in which a P-type transistor is used as a single conductivity type transistor will be described.
  • FIG. 13 is a block diagram illustrating an example of a pulse generation circuit 1b according to the fifth embodiment.
  • the pulse generation circuit 1b in the present embodiment shows an example in which a P-type transistor is substituted for the N-type transistor of the pulse generation circuit 1 in the first embodiment.
  • the pulse generation circuit 1 b includes an output unit 60 and an output control unit 7.
  • the pulse generation circuit 1b is supplied with the power supply line L Vss (first power supply line) to which the voltage Vss (first voltage) is supplied and the voltage Vdd (second voltage). And a power supply line L Vdd (second power supply line).
  • the voltage Vdd is higher than the voltage Vss.
  • the output control unit 7 has at least a period until the output of the output terminal To transitions from the voltage Vss (L level) to a predetermined voltage (H level) different from the voltage Vss and again transitions to the voltage Vss. Is controlled to control the voltage at the gate terminal of the P-type transistor 62.
  • the predetermined voltage is a voltage between the voltage Vdd and the voltage Vss, and is a voltage determined based on a ratio between the resistance value of the resistor 61 and the on-resistance of the P-type transistor 62.
  • the output control unit 7 is a circuit for controlling the gate voltage of the P-type transistor 62. In the present embodiment, the output control unit 7 feeds back an output signal output to the output terminal To as a control signal of the output control unit 7.
  • the output control unit 7 includes a precharge unit 70 and a reset unit 80.
  • the precharge unit 70 determines the voltage of the gate terminal of the P-type transistor 62 during the period including at least the transition from the voltage Vss due to the output of the output terminal To to the predetermined voltage (H level voltage). Precharge to a voltage that turns on. The precharge unit 70 precharges (preliminarily charges) the node N1 to a voltage at which the P-type transistor 62 becomes conductive when the control signal ENB is at the L level. Further, when the control signal ENB is at the H level, the precharge unit 70 stops precharging to a voltage at which the P-type transistor 62 becomes conductive, and makes the node N1 in a floating state.
  • the precharge unit 70 includes a P-type transistor 71 and a P-type transistor 72.
  • the P-type transistor 71 (first precharge transistor) has a drain terminal connected to the power supply line LVss , a gate terminal connected to the signal line of the control signal ENB, and a source terminal connected to the node N2.
  • the P-type transistor 71 becomes conductive when the control signal ENB is at the L level (for example, the voltage level of the voltage Vss), and a voltage increased from the voltage Vss by the threshold voltage of the P-type transistor 71 is applied to the node N2. Supply. Further, when the control signal ENB is at the H level, the P-type transistor 71 becomes non-conductive and puts the node N2 in a floating state. In this case, the P-type transistor 82 of the reset unit 80 is also non-conductive.
  • the P-type transistor 72 (second precharge transistor) has a drain terminal and a gate terminal connected to the node N2, and a source terminal connected to the node N1. That is, the P-type transistor 72 is diode-connected and functions as a diode, and is connected between the node N2 and the node N1. P-type transistor 72 supplies to node N1 a voltage that is increased by a threshold voltage of P-type transistor 72 from the voltage supplied to node N2.
  • the control signal ENB is at the L level (for example, the voltage level of the voltage Vss)
  • the precharge unit 70 sets the node N1 to “voltage Vss + (threshold voltage of the P-type transistor 71) + (P-type transistor). 72 threshold voltage) ”. Note that the voltage precharged at the node N1 is lower than the threshold voltage of the P-type transistor 62.
  • the reset unit 80 changes the voltage of the gate terminal (node N1) of the P-type transistor 62 to a voltage at which the P-type transistor 62 becomes non-conductive when the output of the output terminal To transitions from the predetermined voltage to the voltage Vss. Reset (discharge). For example, the reset unit 80 controls the transition of the gate voltage of the P-type transistor 62 to the voltage Vdd so as to be in a non-conductive state based on the output signal of the output terminal To fed back as a control signal of the output control unit 7. I do.
  • the reset unit 80 includes a P-type transistor 81 and a P-type transistor 82.
  • the P-type transistor 81 (reset transistor) has a drain terminal connected to the node N1, a gate terminal connected to the output terminal To, and a source terminal connected to the power supply line L Vdd of the voltage Vdd.
  • the P-type transistor 81 becomes non-conductive when the output of the output terminal To is the voltage Vdd, and makes the node N1 in a floating state. Further, the P-type transistor 81 becomes conductive when the output of the output terminal To is the voltage Vss, and discharges so that the node N1 is reset to the voltage Vdd.
  • the P-type transistor 81 is adjusted in driving capability (ON resistance) so that the node N1 is changed to the voltage Vdd after the output of the output terminal To has changed to the voltage Vss without fail.
  • the drive capability (ON resistance) of the P-type transistor 81 is adjusted so that the node N1 is reset (discharged) to the voltage Vdd over a predetermined period after the output of the output terminal To transitions to the voltage Vss. Has been.
  • P-type transistor 82 has a drain terminal connected to the node N2, a gate terminal connected to the output terminal To, a source terminal connected to the power line L Vdd voltage Vdd.
  • the P-type transistor 82 becomes non-conductive when the output of the output terminal To is approximately the voltage Vdd, and makes the node N2 in a floating state.
  • the P-type transistor 82 becomes conductive and discharges so that the node N2 is reset to the voltage Vdd.
  • the output unit 60 is a circuit having a bootstrap configuration, and includes a resistor 61, a P-type transistor 62, and a capacitor 63. As described above, the output unit 60 performs a bootstrap operation that is an operation for outputting the voltage Vss to the output terminal To when the output of the output terminal To transitions from the H level to the L level.
  • the resistor 61 (current limiting element) is connected between the power supply line L Vss to which the voltage Vss is supplied and the output terminal To, and supplies the voltage Vss from the power supply line L Vss to the output terminal To with a predetermined current.
  • the P-type transistor 62 (output transistor) has a source terminal connected to the signal line of the clock signal CKB, a gate terminal (control terminal) connected to the node N1, and a drain terminal connected to the output terminal To.
  • the P-type transistor 62 outputs the input clock signal CKB to the output terminal To according to the voltage supplied from the output control unit 7 to the gate terminal.
  • the P-type transistor 62 becomes conductive when the gate voltage is equal to or lower than the threshold voltage. Further, the P-type transistor 62 becomes non-conductive when the gate voltage exceeds the threshold voltage.
  • the P-type transistor 62 In the conductive state, the P-type transistor 62 outputs the voltage Vdd to the drain terminal when the voltage Vdd is supplied to the clock signal CKB. In addition, when the voltage Vss is supplied to the clock signal CKB in a conductive state where a voltage equal to or higher than the voltage Vss is supplied to the gate terminal, the P-type transistor 62 increases a voltage that is increased by a threshold voltage from the voltage of the gate terminal. Output to the drain terminal. That is, in order to output the voltage Vss to the drain terminal of the P-type transistor 62, a voltage lower than the voltage Vss by a threshold voltage is supplied to the gate terminal (“voltage Vss ⁇ threshold voltage” or lower). There is a need.
  • the capacitor 63 (capacitance element) is connected between the output terminal To and the gate terminal (node N1) of the P-type transistor 62.
  • the capacitor 63 supplies a voltage equal to or lower than the above-mentioned “voltage Vdd ⁇ threshold voltage” to the gate terminal of the P-type transistor 62, so that when the output of the output terminal To transitions from the H level to the L level, the P-type transistor The node N1 to which the gate terminal of the transistor 62 is connected is charged.
  • FIG. 14 is a time chart showing an example of the operation of the pulse generation circuit 1b in the present embodiment.
  • a waveform W41 indicates a voltage waveform of the control signal ENB
  • a waveform W42 indicates a voltage waveform of the clock signal CKB (clock signal).
  • a waveform W43 indicates the voltage waveform of the node N1 in FIG. 13
  • a waveform W44 indicates the voltage waveform of the output signal SOx output to the output terminal To.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level (voltage) of each waveform.
  • the operation of the pulse generation circuit 1b in the present embodiment is an operation obtained by logically inverting the operation of the pulse generation circuit 1 in the first embodiment shown in FIG. That is, in FIG. 14, the input signals EN and CK of FIG. 2 are replaced with input signals ENB and CKB obtained by logically inverting the input signals EN and CK, and the output signal SOx also outputs an H level pulse signal.
  • the output control unit 7 of the pulse generation circuit 1b starts precharging the node N1. That is, in this case, the P-type transistor 71 of the precharge unit 70 becomes conductive, and the P-type transistor 71 supplies a voltage that is increased from the voltage Vss by the threshold voltage of the P-type transistor 71 to the node N2. As a result, the diode-connected P-type transistor 72 becomes conductive, and the node N1 is precharged to a predetermined voltage V1.
  • the clock signal CKB is at the L level. Therefore, when the node N1 becomes equal to or higher than the threshold voltage of the P-type transistor 62, the pulse generation circuit 1b outputs the voltage Vss (L level) to the output terminal To.
  • the clock signal CKB changes from the L level to the H level, and the H level of the clock signal CKB is applied to the source terminal of the P-type transistor 62 of the output unit 60.
  • the P-type transistor 62 becomes conductive when the node N1 is precharged below the threshold voltage of the P-type transistor 62.
  • the P-type transistor 62 supplies the voltage Vdd (H level) of the clock signal CKB to the output terminal To.
  • the output signal SOx is a voltage determined by the ratio of the on-resistance value of the P-type transistor 62 and the resistance value of the resistor 61. “Vdd ⁇ Vlo”.
  • the pulse generation circuit 1b changes the output signal SOx from the voltage Vss (L level) to the voltage “Vdd ⁇ Vlo” (H level).
  • the P-type transistor 81 and the P-type transistor 82 of the reset unit 80 are in a conductive state.
  • the driving capability of the P-type transistor 71 and the P-type transistor 72 of the precharge unit 70 is sufficiently larger than the driving capability of the P-type transistor 81 and the P-type transistor 82, the node N1 and the node N2 are P-type. It is precharged below the threshold voltage of the transistor 62.
  • the output control unit 7 of the pulse generation circuit 1b stops precharging to the node N1.
  • the P-type transistor 81 and the P-type transistor 82 are non-conductive.
  • the control signal ENB transitions to the H level, the P-type transistor 71 and the P-type transistor 72 of the precharge unit 70 are turned off. Therefore, the node N1 is in a floating state while being precharged below the threshold voltage of the P-type transistor 62.
  • the output of the P-type transistor 62 of the output unit 60 changes to the L level according to the clock signal CKB. Then, when the output of the P-type transistor 62 changes to the L level, the output unit 60 performs a bootstrap operation via the capacitor 63, and becomes lower by a voltage ⁇ Vbst than the voltage at which the node N1 is precharged. As a result, the P-type transistor 62 supplies a voltage lower than “voltage Vss ⁇ threshold voltage” to the gate terminal, and therefore outputs a voltage equal to the voltage Vss to the output terminal To.
  • the P-type transistor 62 transmits the L level of the clock signal CKB to the output signal SOx without voltage loss by the bootstrap operation.
  • the pulse generation circuit 1b changes the output signal SOx from the voltage “Vdd ⁇ Vlo” (H level) to the voltage Vss (L level).
  • the P-type transistor 81 and the P-type transistor 82 since the output of the output terminal To is at the L level (voltage Vss), the P-type transistor 81 and the P-type transistor 82 become conductive. Therefore, the P-type transistor 81 and the P-type transistor 82 reset (discharge) the node N1 and the node N2 to the voltage Vdd over a predetermined period. That is, the reset unit 80 resets (discharges) the node N1 to the voltage Vdd over a predetermined period after the output of the output terminal To transitions to the voltage Vss.
  • the predetermined period may be a period from time t4 to time t5.
  • the gate terminal of the P-type transistor 62 which is the node N1 becomes higher than the threshold voltage of the P-type transistor 62, and the P-type transistor 62 is turned off.
  • the output unit 60 stops the bootstrap operation.
  • the voltage Vss is supplied from the power supply line L Vss to the output terminal To by a predetermined current via the resistor 61, and the output signal SOx of the output terminal To is maintained at the voltage Vss. Thereby, the voltage Vss is maintained for the output signal SOx after the time t4.
  • the pulse generation circuit 1b includes a single conductivity type transistor (for example, a P-type transistor), and includes the output unit 60 and the output control unit 7.
  • the output unit 60 includes a resistor 61 that supplies a voltage Vss to the output terminal To from the power supply line L Vss to which the voltage Vss (first voltage) is supplied with a predetermined current, and outputs the voltage Vss to the output terminal To.
  • the output control unit 7 operates the bootstrap operation when the output of the output terminal To transitions to the voltage Vss, stops the bootstrap operation after the output of the output terminal To transitions to the voltage Vss, Control is performed so that the voltage Vss is output from the resistor 61 to the output terminal To.
  • the output unit 60 includes a P-type transistor 62 and a capacitor 63.
  • the P-type transistor 62 outputs the input clock signal CKB to the output terminal To according to the voltage of the gate terminal.
  • the pulse generation circuit 1b according to the present embodiment is configured such that the first voltage is the voltage Vss, and the pulse generation circuit 1 according to the first embodiment is configured by the P-type transistor. Has the same effect as.
  • FIG. 15 is a block diagram illustrating an example of a pulse generation circuit 1c according to the sixth embodiment.
  • the pulse generation circuit 1c adds a P-type transistor 83 controlled by a clock signal CK2B (clock signal), which is a second input signal, to the reset unit 80 of the pulse generation circuit 1b in the fifth embodiment.
  • the added point is different from the fifth embodiment.
  • the clock signal CKB which is the first input signal, is input to the pulse generation circuit 1c instead of the clock signal CKB.
  • the pulse generation circuit 1 c includes an output unit 60 and an output control unit 7 a.
  • the same components as those in FIG. 13 are denoted by the same reference numerals, and the description thereof is omitted.
  • the output control unit 7a in the present embodiment is different from the output control unit 7 in the fifth embodiment in that the reset unit 80a includes the P-type transistor 83. Further, the output control unit 7a in the present embodiment is a configuration in which the output control unit 2a in the second embodiment is configured by a P-type transistor, and the P-type transistor 83 of the reset unit 80a is an N-type in the second embodiment. This corresponds to the type transistor 33.
  • N-type transistor 83 (second reset transistor) has the drain terminal connected to node N3, a gate terminal connected to the clock signal CK2B, the source terminal is connected to the power line L Vdd voltage Vdd.
  • the P-type transistor 83 becomes non-conductive when the clock signal CK2B is at the H level, and makes the node N1 and the node N2 floating.
  • the P-type transistor 83 becomes conductive when the clock signal CK2B is at the L level, and resets (discharges) the node N1 and the node N2 to the voltage Vdd.
  • the clock signal CK2B (second clock signal) is a signal having a phase different from that of the clock signal CK1B (first clock signal).
  • FIG. 16 is a time chart showing an example of the operation of the pulse generation circuit 1c in the present embodiment.
  • a waveform W45 indicates a voltage waveform of the control signal ENB
  • a waveform W46 indicates a voltage waveform of the clock signal CK1B (first clock signal)
  • a waveform W47 indicates the clock signal CK2B (second clock signal).
  • a waveform W48 indicates a voltage waveform at the node N1 in FIG. 15, and a waveform W49 indicates a voltage waveform of the output signal SOx output to the output terminal To in the present embodiment.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level (voltage) of each waveform.
  • the operation from time t1 to time t4 is the same as the operation of the fifth embodiment shown in FIG. 14 except that the clock signal CK1B is used instead of the clock signal CKB. Then, explanation is omitted.
  • the operation of the pulse generation circuit 1c in the present embodiment shown in FIG. 16 is an operation obtained by logically inverting the operation of the pulse generation circuit 1a in the second embodiment shown in FIG. To do.
  • the pulse generation circuit 1c in the present embodiment uses the first voltage as the voltage Vss and the pulse generation circuit 1a in the second embodiment is configured by P-type transistors, The same effect as the embodiment is achieved.
  • the display device 100 is the same as the display device 100 shown in FIG. 5 except that the display device 100 includes a shift register circuit 6b instead of the shift register circuit 6. Therefore, the description thereof is omitted here.
  • FIG. 17 is a block diagram showing an example of the shift register circuit 6b according to the present embodiment.
  • the shift register circuit 6b is, for example, a shift register that includes n SR unit circuits 3b (3b_1 to 3b_n), and the SR unit circuits 3b are connected in multiple stages.
  • the shift register circuit 6b is composed of a P-type transistor
  • the source start pulse SPB obtained by logically inverting the source start pulse SP is input to the first-stage SR unit circuit 3b_1.
  • Other configurations are the same as those of the shift register circuit 6 shown in FIG. 6 except that the SR unit circuit 3 is replaced with the SR unit circuit 3b.
  • FIG. 18 is a block diagram showing an example of the SR unit circuit 3b in the present embodiment.
  • the SR unit circuit 3 b includes an output signal generation unit 5 b and a shift signal generation unit 9.
  • the output signal generation unit 5b includes the pulse generation circuit 1b in the fifth embodiment, and the clock signal SCK1B (SCK2B, SCK1, or SCK2) is input to the clock signal CKB, and the clock signal SCK1B (SCK2B, SCK1, or SCK2) In response to this, the output signal SOx is output to the output terminal To.
  • the configuration of the pulse generation circuit 1b is the same as the configuration shown in FIG.
  • the shift signal generation unit 9 outputs a shift output signal SPOx according to the output signal SOx.
  • the shift signal generation unit 9 receives the clock signal SCK1 (SCK2, SCK1B, or SCK2B) as the clock signal CK, and outputs a shift output signal SPOx that is a logically inverted signal of the output signal SOx.
  • the shift signal generation unit 9 includes a shift output control unit 91 and a shift output unit 92.
  • the shift output unit 92 performs a bootstrap operation based on the control signal output from the shift output control unit 91, and uses the bootstrap operation to output a signal having a voltage level of the voltage Vss according to the clock signal CK. Output.
  • the shift output unit 92 includes, for example, a P-type transistor 921, a P-type transistor 922, and a capacitor 923.
  • the P-type transistor 921 (first output transistor) has a negative-phase clock signal SCK1 (SCK2, SCK1B, or a clock signal having a phase opposite to that of the clock signal SCK1B (SCK2B, SCK1, or SCK2), depending on the voltage of the gate terminal.
  • SCK2B is output as the shift output signal SPOx.
  • the P-type transistor 921 has a source terminal connected to the signal line of the clock signal CK, a gate terminal (control terminal) connected to the node N3, and a drain terminal connected to the signal line of the shift output signal SPOx.
  • P-type transistor 922 (second output transistor) is connected between the signal line of the power line L Vdd and the shift output signal SPOx the voltage Vdd is supplied, the gate terminal is connected to the output terminal To.
  • N-type transistor 922 for example, source terminal connected to the power supply line L Vdd, a gate terminal connected to the output terminal To, a drain terminal is connected to the signal line of the shift output signal SPOX.
  • the capacitor 923 (capacitance element) is connected between the signal line of the shift output signal SPOx and the gate terminal (node N3) of the P-type transistor 921.
  • the capacitor 923 supplies a voltage equal to or lower than “voltage Vss ⁇ threshold voltage” to the gate terminal of the P-type transistor 921, so that when the shift output signal SPOx transitions from the H level to the L level, the capacitor 923 The node N3 to which the gate terminal is connected is charged.
  • the shift output control unit 91 controls the voltage of the gate terminal of the P-type transistor 921 so that the P-type transistor 921 is in a conductive state at least during the period when the shift output signal SPOx outputs the voltage Vss.
  • the shift output control unit 91 includes a P-type transistor 911.
  • the P-type transistor 911 (third precharge transistor) has a drain terminal connected to the node N2, a gate terminal connected to the power supply line LVss , and a source terminal connected to the node N3.
  • the P-type transistor 911 supplies (precharges) the voltage supplied to the node N2 to the node N3.
  • the voltage of the node N3 is precharged to a voltage lower than the threshold voltage that makes the P-type transistor 921 conductive, and then the shift output signal SPOx transits from the voltage Vdd to the voltage Vss by the bootstrap operation. Furthermore, the voltage is lower than the voltage Vss by a threshold voltage or less. Further, the voltage of the node N3 returns to the precharge voltage when the shift output signal SPOx transits from the voltage Vss to the voltage Vdd by the bootstrap operation, and at the same time, the output terminal To changes from the H level to the L level. The P-type transistor 82 becomes conductive. Then, when the node N2 becomes the Vdd level, the shift output signal SPOx finally becomes the voltage Vdd.
  • FIG. 19 is a time chart showing an example of the operation of the shift register circuit 6b in the present embodiment.
  • waveforms W50 to W54 indicate the voltage waveform of the source start pulse SPB, the voltage waveform of the clock signal SCK1, the voltage waveform of the clock signal SCK1B, the voltage waveform of the clock signal SCK2, and the voltage waveform of the clock signal SCK2B in this order.
  • Waveforms W55 to W57 indicate voltage waveforms of the output signals SO1 to SO3 in order
  • waveforms W58 and W59 indicate voltage waveforms of the output signals SOn-1 and SOn.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level (voltage) of each waveform.
  • the operation of the shift register circuit 6b in this embodiment shown in FIG. 19 is an operation obtained by logically inverting the operation of the shift register circuit 6 in the third embodiment shown in FIG. 8 (see times t11 to t16). That is, the shift register circuit 6b sequentially outputs the odd-numbered output signals (SO1, SO3,%) That start the shift operation from the falling edge of the source start pulse SPB according to the rising edge (or falling edge) of the clock signal SCK1.
  • the even-numbered output signals (SO2,%) Are sequentially output according to the rise (or fall) of the clock signal SCK2.
  • FIG. 20 is a time chart showing an example of the operation of the SR unit circuit 3b in the present embodiment.
  • a waveform W60 indicates a voltage waveform of the input signal ENB (source start pulse SPB or preceding shift output signal SPOx).
  • a waveform W61 indicates a voltage waveform of the clock signal CK (clock signal SCK1, SCK2, SCK1B, or SCK2B), and a waveform W62 indicates a voltage waveform of the clock signal CKB (clock signal SCK1B, SCK2B, SCK1, or SCK2). Show.
  • a waveform W63 indicates a voltage waveform at the node N1 in FIG.
  • a waveform W64 indicates a voltage waveform of the output signal SOx output to the output terminal To.
  • a waveform W65 shows a voltage waveform of the node N3 in FIG. 18, and a waveform W66 shows a voltage waveform of the shift output signal SPOx.
  • the horizontal axis indicates time, and the vertical axis indicates the signal level (voltage) of each waveform.
  • the operation of the SR unit circuit 3b in the present embodiment shown in FIG. 20 is an operation obtained by logically inverting the operation of the SR unit circuit 3 in the third embodiment shown in FIG. 9 (see times t1 to t5).
  • the shift register circuit 6b according to the present embodiment has the first voltage as the voltage Vss, and the shift register circuit 6 according to the third embodiment is configured by the P-type transistor. The same effect as the embodiment is achieved.
  • FIG. 21 is a block diagram showing an example of the shift register circuit 6c according to the present embodiment.
  • the shift register circuit 6c is, for example, a shift register that includes n SR unit circuits 3c (3c_1 to 3c_n), and has SR unit circuits 3c connected in multiple stages.
  • the display device 100 in the present embodiment is the same as the display device 100 shown in FIG. 5 except that the shift register circuit 6 c is provided instead of the shift register circuit 6.
  • the shift register circuit 6c is configured by a P-type transistor
  • the source start pulse SPB obtained by logically inverting the source start pulse SP is input to the first-stage SR unit circuit 3c_1.
  • Other configurations are the same as those of the shift register circuit 6a shown in FIG. 10 except that the SR unit circuit 3a is replaced with the SR unit circuit 3c.
  • the shift register circuit 6c in the present embodiment includes n SR unit circuits 3c (3c_1 to 3c_n).
  • the n SR unit circuits 3c include (clock signals SCK1, SCK1B, and SCK2), (SCK2, SCK2B, and SCK1), (clock signals SCK1B, SCK1, and SCK2B), (SCK2B, SCK2, and SCK1B). ) Is input.
  • FIG. 22 is a block diagram showing an example of the SR unit circuit 3c in the present embodiment.
  • the SR unit circuit 3 c includes an output signal generation unit 5 c and a shift signal generation unit 9.
  • the output signal generation unit 5c includes the pulse generation circuit 1c according to the sixth embodiment.
  • the clock signal SCK1B (SCK2B, SCK1, or SCK2) is input to the clock signal CK1B, and the clock signal SCK1B (SCK2B, SCK1, or SCK2) In response to this, the output signal SOx is output to the output terminal To.
  • the configuration of the pulse generation circuit 1c is the same as the configuration shown in FIG. In FIG. 22, the same components as those in FIG.
  • FIG. 23 is a time chart showing an example of the operation of the SR unit circuit 3c in the present embodiment.
  • waveforms W70 to W73 are a voltage waveform of the input signal ENB (source start pulse SPB or preceding shift output signal SPOx), a voltage waveform of the clock signal CK1, a voltage waveform of the clock signal CK1B, and a voltage waveform of the clock signal CK2B.
  • ENB source start pulse SPB or preceding shift output signal SPOx
  • CK1B voltage waveform of the clock signal CK1B
  • CK2B voltage waveform of the clock signal CK2B.
  • a waveform W74 indicates a voltage waveform of the node N1 in FIG. 22
  • a waveform W75 indicates a voltage waveform of the output signal SOx output to the output terminal To.
  • a waveform W76 indicates a voltage waveform at the node N3 in FIG. 22, and a waveform W77 indicates a voltage waveform of the shift output signal SPOx.
  • the horizontal axis indicates time, and the vertical axis indicates the signal level (voltage) of each waveform.
  • the operation of the SR unit circuit 3c in the present embodiment shown in FIG. 23 is an operation obtained by logically inverting the operation of the SR unit circuit 3a in the fourth embodiment shown in FIG. 12 (see times t1 to t5).
  • the shift register circuit 6c according to the present embodiment uses the first voltage as the voltage Vss, and the shift register circuit 6a according to the fourth embodiment is configured by P-type transistors. The same effect as the embodiment is achieved.
  • this invention is not limited to said embodiment, It can change in the range which does not deviate from the meaning of this invention.
  • the SR unit circuit 3 (3a to 3c) includes the shift signal generation unit 4 (9) has been described.
  • the shift signal generation unit 4 (9) may not be provided.
  • FIG. 24 is a block diagram showing a modification of the SR unit circuit 3 (3a to 3c) of the shift register circuit 6 (6a to 6c).
  • the SR unit circuit 3d includes an output signal generator 5 (5a to 5c) and an inverter circuit 35.
  • the inverter circuit 35 logically outputs the output signal SOx of the output signal generator 5 (5a to 5c).
  • the inverted signal is output to the SR unit circuit 3d at the next stage.
  • the SR unit circuit 3 (3a to 3c) may not include the shift signal generation unit 4 (9).
  • the display device 100 is a liquid crystal display device.
  • other examples such as an organic EL (Electro-Luminescence) display device and a MEMS (Micro Electro Electro Mechanical System) display device are used. It may be a display device of the type.
  • the shift register circuit 6 (6a to 6c) is described as being applied to the shift register in the data signal driving circuit 106 of the display device 100.
  • the shift register circuit of the scanning signal driving circuit 108 is described. 109 may be applied.
  • the pulse generation circuit 1 (1a to 1c) is described as being applied to the shift register circuit 6 (6a to 6c).
  • the present invention is not limited to this.
  • the present invention may be applied to other portions different from the shift register in the display device 100, or may be applied to devices other than the display device.
  • the shift register circuit 6 (6a to 6c), as an example, shows the rising and falling edges of two clock signals (SCK1, SCK2) having different phases, as shown in FIGS.
  • SCK1, SCK2 two clock signals having different phases
  • the present invention can be applied to display devices such as liquid crystal display devices, organic EL display devices, and MEMS display devices.

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Abstract

　パルス生成回路は、単一の導電型のトランジスタで構成されたパルス生成回路であって、第１の電圧が供給されている第１の電源線から出力端子に所定の電流により第１の電圧を供給する電流制限素子を有し、入力された入力信号に応じて、第１の電圧を出力端子に出力するブートストラップ動作をする出力部と、出力端子が第１の電圧に遷移する際に、ブートストラップ動作を動作させ、出力端子が第１の電圧に遷移した後に、ブートストラップ動作を停止させるとともに、電流制限素子から第１の電圧を出力端子に出力するように制御をする出力制御部とを備える。

Description

パルス生成回路、シフトレジスタ回路、及び表示装置
　本発明は、パルス生成回路、シフトレジスタ回路、及び表示装置に関する。
　本願は、２０１２年１１月８日に、日本に出願された特願２０１２－２４６０７０号に基づき優先権を主張し、その内容をここに援用する。
　近年、表示装置の駆動回路において、単一の導電型のトランジスタにより構成され、電源電圧レベルの信号を出力する技術が知られている（例えば、特許文献１を参照）。
　特許文献１に記載の技術では、振幅変換回路（パルス生成回路）は、第１の電源端子と出力端子との間に接続された抵抗素子と、出力端子に出力する出力トランジスタと、入力信号に応じて出力トランジスタを駆動する駆動回路とを備えている。この駆動回路は、出力トランジスタの制御端子に、入力信号を出力トランジスタの閾値電圧にほぼ等しいレベルだけレベルシフトさせて供給する。
特開２００９－３５６８８号公報
　ところで、特許文献１に記載のパルス生成回路は、出力信号にＨレベル（Ｈｉｇｈ（ハイ）レベル、ここでは第１の電源端子の電圧）に出力する場合には、抵抗素子により出力信号を駆動する。そのため、特許文献１に記載のパルス生成回路は、例えば、抵抗素子の抵抗値が大きい場合に、出力信号の遷移期間が増加して、出力信号を必要とする所定のタイミングにおいて、Ｈレベルが得られないことがある。
　また、特許文献１に記載のパルス生成回路は、出力信号にＬレベル（Ｌｏｗ（ロウ）レベル）を出力する場合には、出力トランジスタにより出力信号を駆動する。この場合、抵抗素子からも電流が供給されるため、出力信号のＬレベルは、抵抗素子の抵抗値と出力トランジスタのオン抵抗との比によって決定される。そのため、特許文献１に記載のパルス生成回路では、例えば、出力信号の遷移期間を短縮するために、抵抗素子の抵抗値を小さくした場合に、出力信号のＬレベルが上昇し、出力信号に十分な振幅が得られないことがある。
　このように、特許文献１に記載のパルス生成回路では、出力端子の出力が不安定になる場合がある。
　本発明は、上記問題を解決すべくなされたもので、その目的は、出力の不安定を低減し、安定動作させることができるパルス生成回路、シフトレジスタ回路、及び表示装置を提供することにある。
　上記問題を解決するために、本発明の一態様は、単一の導電型のトランジスタで構成されたパルス生成回路であって、第１の電圧が供給されている第１の電源線から出力端子に所定の電流により前記第１の電圧を供給する電流制限素子を有し、入力された入力信号に応じて、前記第１の電圧を前記出力端子に出力するブートストラップ動作をする出力部と、前記出力端子が前記第１の電圧に遷移する際に、前記ブートストラップ動作を動作させ、前記出力端子が前記第１の電圧に遷移した後に、前記ブートストラップ動作を停止させるとともに、前記電流制限素子から前記第１の電圧を前記出力端子に出力するように制御をする出力制御部とを備えるパルス生成回路である。
　また、本発明の一態様は、上記のパルス生成回路において、前記電流制限素子は、前記第１の電源線と前記出力端子との間に接続され、前記出力部は、入力された前記入力信号を、制御端子の電圧に応じて前記出力端子に出力する出力トランジスタと、前記出力端子と、前記出力トランジスタの制御端子との間に接続されている静電容量素子とを備えてもよい。また、前記出力制御部は、少なくとも前記出力端子の出力が前記第１の電圧から所定の電圧に遷移し、再び前記第１の電圧に遷移するまでの期間、前記出力トランジスタが導通状態になるように、前記出力トランジスタの制御端子の電圧を制御するように構成されてもよい。また、前記所定の電圧は、第２の電源線に供給される第２の電圧と前記第１の電圧との間の電圧であってもよい。
　また、本発明の一態様は、上記のパルス生成回路において、前記出力制御部は、少なくとも前記出力端子の出力による前記第１の電圧から前記所定の電圧への遷移を含む期間、前記出力トランジスタの制御端子の電圧を、前記出力トランジスタが導通状態になる電圧にプリチャージするプリチャージ部と、前記出力端子の出力が前記所定の電圧から前記第１の電圧に遷移した場合に、前記出力トランジスタの制御端子の電圧を、前記出力トランジスタが非導通状態になる電圧にリセットするリセット部とを備えてもよい。
　また、本発明の一態様は、上記のパルス生成回路において、前記リセット部は、前記出力トランジスタの制御端子と前記第２の電圧が供給される前記第２の電源線との間に接続され、制御端子が前記出力端子に接続されているリセットトランジスタを備えてもよい。
　また、本発明の一態様は、上記のパルス生成回路において、前記リセット部は、前記出力トランジスタの制御端子と前記第２の電圧が供給される前記第２の電源線との間に直列に接続されている第１リセットトランジスタ及び第２リセットトランジスタを備えてもよい。また、前記第１リセットトランジスタは、制御端子が前記出力端子に接続されてもよく、前記第２リセットトランジスタは、制御端子が入力信号とは位相の異なる信号線に接続されていてもよい。
　また、本発明の一態様は、上記のパルス生成回路において、前記単一の導電型のトランジスタは、Ｎチャネル型トランジスタであってもよく、前記第１の電圧は、前記第２の電圧より高くてもよい。
　また、本発明の一態様は、上記のパルス生成回路において、前記単一の導電型のトランジスタは、Ｐチャネル型トランジスタであってもよく、前記第１の電圧は、前記第２の電圧より低くてもよい。
　また、本発明の一態様は、単位回路を多段接続したシフトレジスタ回路であって、前記単位回路は、上記に記載のパルス生成回路を備えるシフトレジスタ回路である。
　また、本発明の一態様は、上記のシフトレジスタ回路において、前記単位回路は、前記入力信号にクロック信号が入力される前記パルス生成回路を備えてもよく、前記クロック信号に応じて、前記出力端子に出力信号を出力する出力信号生成部と、前記出力信号に応じて、シフト出力信号を出力するシフト信号生成部とを備えてもよい。
　また、本発明の一態様は、上記のシフトレジスタ回路において、前記シフト信号生成部は、制御端子の電圧に応じて、前記クロック信号の逆位相のクロック信号である逆相クロック信号を前記シフト出力信号として出力する第１出力トランジスタと、前記第１の電圧とは異なる第２の電圧が供給される第２の電源線と前記シフト出力信号の信号線との間に接続され、制御端子が前記出力端子に接続されている第２出力トランジスタと、前記シフト出力信号の信号線と、前記第１出力トランジスタの制御端子との間に接続されている静電容量素子と、少なくとも前記シフト出力信号が前記第１の電圧を出力する期間、前記第１出力トランジスタが導通状態になるように、前記第１出力トランジスタの制御端子の電圧を制御するシフト出力制御部とを備えてもよい。
　また、本発明の一態様は、上記に記載のシフトレジスタ回路を含む駆動回路を備える表示装置である。
　本発明の態様によれば、出力の不安定を低減し、安定動作させることができる。
第１の実施形態によるパルス生成回路の一例を示すブロック図である。 第１の実施形態におけるパルス生成回路の動作の一例を示すタイムチャートである。 第２の実施形態によるパルス生成回路の一例を示すブロック図である。 第２の実施形態におけるパルス生成回路の動作の一例を示すタイムチャートである。 第３の実施形態による表示装置の一例を示すブロック図である。 第３の実施形態によるシフトレジスタ回路の一例を示すブロック図である。 第３の実施形態におけるＳＲ単位回路の一例を示すブロック図である。 第３の実施形態におけるシフトレジスタ回路の動作の一例を示すタイムチャートである。 第３の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。 第４の実施形態によるシフトレジスタ回路の一例を示すブロック図である。 第４の実施形態におけるＳＲ単位回路の一例を示すブロック図である。 第４の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。 第５の実施形態によるパルス生成回路の一例を示すブロック図である。 第５の実施形態におけるパルス生成回路の動作の一例を示すタイムチャートである。 第６の実施形態によるパルス生成回路の一例を示すブロック図である。 第６の実施形態におけるパルス生成回路の動作の一例を示すタイムチャートである。 第７の実施形態によるシフトレジスタ回路の一例を示すブロック図である。 第７の実施形態におけるＳＲ単位回路の一例を示すブロック図である。 第７の実施形態におけるシフトレジスタ回路の動作の一例を示すタイムチャートである。 第７の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。 第８の実施形態によるシフトレジスタ回路の一例を示すブロック図である。 第８の実施形態におけるＳＲ単位回路の一例を示すブロック図である。 第８の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。 本実施形態におけるシフトレジスタ回路のＳＲ単位回路の変形例を示すブロック図である。
　以下、本発明の一実施形態によるパルス生成回路、パルス生成回路を備えたシフトレジスタ回路、及び表示装置について、図面を参照して説明する。
　［第１の実施形態］
　図１は、第１の実施形態によるパルス生成回路１の一例を示すブロック図である。
　本実施形態において、パルス生成回路１の複数のトランジスタは、全て単一の導電型のトランジスタで構成されており、一例として、Ｎチャネル型トランジスタであるＮチャネル型電界効果トランジスタ（以下、「Ｎ型トランジスタ」という）で構成される場合について説明する。パルス生成回路１を単一の導電型のトランジスタで構成することによって、製造プロセスの簡略化および低コスト化を図ることができる。
　なお、電界効果トランジスタ、特に絶縁ゲート型電界効果トランジスタでは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間のチャネルの電気伝導度が制御される。Ｎチャネル型電界効果トランジスタでは、導電に寄与するチャネルのキャリアが電子である。ドレイン領域及びソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコン又はＩＧＺＯ（In-Ga-Zn-0）等の酸化物半導体などを用いることができる。
　図１において、パルス生成回路１は、出力部１０と、出力制御部２とを備えている。
　また、本実施形態において、パルス生成回路１は、電圧Ｖｄｄ（第１の電圧）が供給される電源線ＬＶｄｄ（第１の電源線）と、電圧Ｖｓｓ（第２の電圧）が供給される電源線ＬＶｓｓ（第２の電源線）とを有している。なお、電圧Ｖｄｄは、電圧Ｖｓｓよりも高い電圧である。
　出力制御部２は、少なくとも出力端子Ｔｏの出力が電圧Ｖｄｄ（Ｈレベル）から電圧Ｖｄｄとは異なる所定の電圧（Ｌレベル）に遷移し、再び電圧Ｖｄｄに遷移するまでの期間、Ｎ型トランジスタ１２が導通状態になるように、Ｎ型トランジスタ１２のゲート端子の電圧を制御する。ここで、所定の電圧とは、電圧Ｖｓｓと電圧Ｖｄｄとの間の電圧であって、抵抗１１の抵抗値と、Ｎ型トランジスタ１２のオン抵抗との比に基づいて決定される電圧である。出力制御部２は、Ｎ型トランジスタ１２のゲート電圧を制御するための回路である。本実施形態では、出力制御部２は、出力端子Ｔｏに出力する出力信号を出力制御部２の制御信号としてフィードバックしている。
　また、出力制御部２は、プリチャージ部２０と、リセット部３０とを備えている。
　プリチャージ部２０は、少なくとも出力端子Ｔｏの出力による電圧Ｖｄｄから上述した所定の電圧（Ｌレベルの電圧）への遷移を含む期間、Ｎ型トランジスタ１２のゲート端子の電圧を、Ｎ型トランジスタ１２が導通状態になる電圧にプリチャージする。ここで、「プリチャージ」とは、所定のノードを所定の電圧に予め充電することである。なお、プリチャージ部２０は、プリチャージにおいて、ノードＮ１の配線容量及びノードＮ１に接続されているトランジスタの寄生容量に対して充電する。
　プリチャージ部２０は、制御信号ＥＮがＨレベルである場合に、ノードＮ１をＮ型トランジスタ１２が導通状態になる電圧にプリチャージ（予備充電）する。また、プリチャージ部２０は、制御信号ＥＮがＬレベルである場合に、Ｎ型トランジスタ１２が導通状態になる電圧にプリチャージすることを停止し、ノードＮ１をフローティング状態にする。
　また、プリチャージ部２０は、Ｎ型トランジスタ２１、及びＮ型トランジスタ２２を備えている。
　Ｎ型トランジスタ２１（第１プリチャージトランジスタ）は、ドレイン端子が電源線ＬＶｄｄに接続され、ゲート端子が制御信号ＥＮの信号線に接続され、ソース端子がノードＮ２に接続されている。Ｎ型トランジスタ２１は、制御信号ＥＮがＨレベル（例えば、電圧Ｖｄｄの電圧レベル）である場合に、導通状態になり、電圧ＶｄｄからＮ型トランジスタ２１の閾値電圧分だけ低下した電圧をノードＮ２に供給する。また、Ｎ型トランジスタ２１は、制御信号ＥＮがＬレベルである場合に、非導通状態になり、ノードＮ２をフローティング状態にする。なお、この場合に、リセット部３０のＮ型トランジスタ３２も非導通状態である。
　Ｎ型トランジスタ２２（第２プリチャージトランジスタ）は、ドレイン端子及びゲート端子がノードＮ２に接続され、ソース端子がノードＮ１に接続されている。すなわち、Ｎ型トランジスタ２２は、ダイオード接続されてダイオードとして機能し、ノードＮ２とノードＮ１との間に接続されている。Ｎ型トランジスタ２２は、ノードＮ２に供給された電圧からＮ型トランジスタ２２の閾値電圧分だけ低下した電圧をノードＮ１に供給する。
　このように、プリチャージ部２０は、制御信号ＥＮがＨレベル（例えば、電圧Ｖｄｄの電圧レベル）である場合に、ノードＮ１を「電圧Ｖｄｄ－（Ｎ型トランジスタ２１の閾値電圧）－（Ｎ型トランジスタ２２の閾値電圧）」の電圧にプリチャージする。なお、このノードＮ１にプリチャージされる電圧は、Ｎ型トランジスタ１２の閾値電圧よりも高い電圧である。
　リセット部３０は、出力端子Ｔｏの出力が所定の電圧から電圧Ｖｄｄに遷移した場合に、Ｎ型トランジスタ１２のゲート端子（ノードＮ１）の電圧を、Ｎ型トランジスタ１２が非導通状態になる電圧にリセット（ディスチャージ）する。リセット部３０は、例えば、出力制御部２の制御信号としてフィードバックされた出力端子Ｔｏの出力信号に基づいて、Ｎ型トランジスタ１２のゲート電圧を非導通状態になるように、電圧Ｖｓｓに遷移させる制御を行う。
　また、リセット部３０は、Ｎ型トランジスタ３１と、Ｎ型トランジスタ３２とを備えている。
　Ｎ型トランジスタ３１（リセットトランジスタ）は、ドレイン端子がノードＮ１に接続され、ゲート端子が出力端子Ｔｏに接続され、ソース端子が電圧Ｖｓｓの電源線ＬＶｓｓに接続されている。Ｎ型トランジスタ３１は、出力端子Ｔｏの出力がほぼ電圧Ｖｓｓである場合に、非導通状態になり、ノードＮ１をフローティング状態にする。また、Ｎ型トランジスタ３１は、出力端子Ｔｏの出力が電圧Ｖｄｄである場合に、導通状態になり、ノードＮ１を電圧Ｖｓｓにリセット（ディスチャージ）する。なお、Ｎ型トランジスタ３１は、出力端子Ｔｏの出力が電圧Ｖｄｄに確実に遷移した後に、ノードＮ１を電圧Ｖｓｓに遷移させるように、駆動能力（オン抵抗）が調整されている。ここでは、Ｎ型トランジスタ３１は、出力端子Ｔｏの出力が電圧Ｖｄｄに遷移した後に、所定の期間かけて、ノードＮ１を電圧Ｖｓｓにリセット（ディスチャージ）するように、駆動能力（オン抵抗）が調整されている。ここで、「ディスチャージ」とは、所定のノードを所定の電圧（例えば、電圧Ｖｓｓ）に放電して、プリチャージされた状態をリセットすることである。
　Ｎ型トランジスタ３２は、ドレイン端子がノードＮ２に接続され、ゲート端子が出力端子Ｔｏに接続され、ソース端子が電圧Ｖｓｓの電源線ＬＶｓｓに接続されている。Ｎ型トランジスタ３２は、出力端子Ｔｏの出力がほぼ電圧Ｖｓｓである場合に、非導通状態になり、ノードＮ２をフローティング状態にする。また、Ｎ型トランジスタ３２は、出力端子Ｔｏの出力が電圧Ｖｄｄである場合に、導通状態になり、ノードＮ２を電圧Ｖｓｓにリセットするように、ディスチャージ（放電）する。
　出力部１０は、ブートストラップ構成の回路であり、抵抗１１、Ｎ型トランジスタ１２、及びコンデンサ１３を備えている。出力部１０は、出力端子Ｔｏの出力が、ＬレベルからＨレベルに遷移する際に、電圧Ｖｄｄを出力端子Ｔｏに出力させるための動作であるブートストラップ動作を行う。
　ここで、Ｌレベル及びＨレベルは、信号の論理レベルを意味する。なお、Ｈレベルは、トランジスタの閾値電圧よりも高い電圧レベルのことであり、電圧Ｖｄｄの電圧レベルを含む。また、Ｌレベルは、トランジスタの閾値電圧よりも低い電圧レベルのことであり、電圧Ｖｓｓの電圧レベルを含む。
　抵抗１１（電流制限素子）は、電圧Ｖｄｄが供給される電源線ＬＶｄｄと出力端子Ｔｏとの間に接続され、電源線ＬＶｄｄから出力端子Ｔｏに所定の電流により電圧Ｖｄｄを供給する。
　Ｎ型トランジスタ１２（出力トランジスタ）は、ソース端子がクロック信号ＣＫの信号線に接続され、ゲート端子（制御端子）がノードＮ１に接続され、ドレイン端子が出力端子Ｔｏに接続されている。なお、クロック信号ＣＫは、出力端子Ｔｏの出力する出力信号の入力となる入力信号である。Ｎ型トランジスタ１２は、出力制御部２からゲート端子に供給される電圧に応じて、入力されたクロック信号ＣＫを出力端子Ｔｏに出力する。Ｎ型トランジスタ１２は、ゲート端子とソース端子との間の電圧が閾値電圧以上である場合に、導通状態になる。なお、ここでは、「ゲート端子とソース端子との間の電圧」とは、「ゲート端子の電圧－ソース端子のゲート電圧」のことであり、以下、「ゲート電圧」という。また、Ｎ型トランジスタ１２は、ゲート電圧が閾値電圧未満である場合に、非導通状態になる。
　Ｎ型トランジスタ１２は、導通状態において、クロック信号ＣＫに電圧Ｖｓｓが供給された場合に、ドレイン端子に電圧Ｖｓｓを出力する。また、Ｎ型トランジスタ１２は、ゲート端子に電圧Ｖｄｄ以下の電圧が供給された導通状態において、クロック信号ＣＫに電圧Ｖｄｄが供給された場合に、ゲート端子の電圧から閾値電圧分だけ低下した電圧をドレイン端子に出力する。すなわち、Ｎ型トランジスタ１２のドレイン端子に電圧Ｖｄｄを出力させるためには、電圧Ｖｄｄから閾値電圧分以上高い電圧（「電圧Ｖｄｄ＋閾値電圧」以上の電圧）をゲート端子に、供給する必要がある。
　コンデンサ１３（静電容量素子）は、出力端子ＴｏとＮ型トランジスタ１２のゲート端子（ノードＮ１）との間に接続されている。コンデンサ１３は、Ｎ型トランジスタ１２のゲート端子に、上述した「電圧Ｖｄｄ＋閾値電圧」以上の電圧を供給するために、出力端子Ｔｏの出力がＬレベルからＨレベルに遷移する際に、Ｎ型トランジスタ１２のゲート端子が接続されているノードＮ１を充電する。
　次に、本実施形態におけるパルス生成回路１の動作について説明する。
　図２は、本実施形態におけるパルス生成回路１の動作の一例を示すタイムチャートである。
　図２において、波形Ｗ１は、制御信号ＥＮの電圧波形を示し、波形Ｗ２は、クロック信号ＣＫ（入力信号）の電圧波形を示している。また、波形Ｗ３は、図１のノードＮ１の電圧波形を示し、波形Ｗ４は、出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。
　また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　まず、時刻ｔ１において、制御信号ＥＮがＬレベルからＨレベルに遷移した場合に、パルス生成回路１の出力制御部２がノードＮ１にプリチャージを開始する。すなわち、この場合、プリチャージ部２０のＮ型トランジスタ２１が導通状態になり、Ｎ型トランジスタ２１は、電圧ＶｄｄからＮ型トランジスタ２１の閾値電圧分だけ低下した電圧をノードＮ２に供給する。また、これにより、ダイオード接続されたＮ型トランジスタ２２が導通状態になり、ノードＮ１を所定の電圧Ｖ１にプリチャージする。ここで、電圧Ｖ１は、「Ｖ１＝電圧Ｖｄｄ－ΔＶｎ」であり、電圧ΔＶｎは、Ｎ型トランジスタ２１の閾値電圧とＮ型トランジスタ２２の閾値電圧によって定まる電圧である。
　なお、時刻ｔ１において、クロック信号ＣＫは、Ｈレベルである。そのため、ノードＮ１がＮ型トランジスタ１２の閾値電圧以上になった場合に、パルス生成回路１は、電圧Ｖｄｄ（Ｈレベル）を出力端子Ｔｏに出力する。
　次に、時刻ｔ２において、クロック信号ＣＫがＨレベルからＬレベルに遷移して、出力部１０のＮ型トランジスタ１２のソース端子にクロック信号ＣＫのＬレベルが印加される。Ｎ型トランジスタ１２は、ノードＮ１がＮ型トランジスタ１２の閾値電圧以上にプリチャージされたことにより、導通状態になる。そして、Ｎ型トランジスタ１２は、クロック信号ＣＫの電圧Ｖｓｓ（Ｌレベル）を出力端子Ｔｏに供給する。ここで、出力端子Ｔｏには、抵抗１１を介して電圧Ｖｄｄが供給されるため、出力信号ＳＯｘは、Ｎ型トランジスタ１２のオン抵抗値と、抵抗１１の抵抗値との比によって決定される電圧「Ｖｓｓ＋ΔＶｌｏ」となる。このように、クロック信号ＣＫがＨレベルからＬレベルに遷移した場合に、パルス生成回路１は、出力信号ＳＯｘを電圧Ｖｄｄ（Ｈレベル）から電圧「Ｖｓｓ＋ΔＶｌｏ」（Ｌレベル）に遷移させる。
　なお、時刻ｔ１から時刻ｔ２までの期間、出力信号ＳＯｘは、電圧Ｖｄｄの信号レベルであるため、リセット部３０のＮ型トランジスタ３１及びＮ型トランジスタ３２は、導通状態になる。ここでは、プリチャージ部２０のＮ型トランジスタ２１及びＮ型トランジスタ２２の駆動能力が、Ｎ型トランジスタ３１及びＮ型トランジスタ３２の駆動能力よりも十分に大きいため、ノードＮ１及びノードＮ２は、Ｎ型トランジスタ１２の閾値電圧以上にプリチャージされる。
　次に、時刻ｔ３において、制御信号ＥＮがＨレベルからＬレベルに遷移した場合に、パルス生成回路１の出力制御部２がノードＮ１にプリチャージすることを停止する。この場合、出力端子Ｔｏの出力がＬレベルである電圧「Ｖｓｓ＋ΔＶｌｏ」であるため、リセット部３０のＮ型トランジスタ３１及びＮ型トランジスタ３２が、非導通状態である。また、制御信号ＥＮがＬレベルに遷移することにより、プリチャージ部２０のＮ型トランジスタ２１及びＮ型トランジスタ２２は、非導通状態になる。そのため、ノードＮ１は、Ｎ型トランジスタ１２の閾値電圧以上にプリチャージされたままフローティング状態になる。
　次に、時刻ｔ４において、クロック信号ＣＫがＬレベルからＨレベルに遷移した場合に、出力部１０のＮ型トランジスタ１２の出力が、クロック信号ＣＫに応じて、Ｈレベルに変化する。そして、出力部１０は、Ｎ型トランジスタ１２の出力がＨレベルに変化することにより、コンデンサ１３を介してブートストラップ動作し、ノードＮ１がプリチャージされた電圧よりも電圧ΔＶｂｓｔ分高くなる。これにより、Ｎ型トランジスタ１２は、ゲート端子に「電圧Ｖｄｄ＋閾値電圧」よりも高い電圧が供給されるため、電圧Ｖｄｄと等しい電圧を出力端子Ｔｏに出力する。すなわち、Ｎ型トランジスタ１２は、ブートストラップ動作により、クロック信号ＣＫのＨレベルを電圧損失なしに出力信号ＳＯｘに伝達する。このように、クロック信号ＣＫがＬレベルからＨレベルに遷移した場合に、パルス生成回路１は、出力信号ＳＯｘを電圧「Ｖｓｓ＋ΔＶｌｏ」（Ｌレベル）から電圧Ｖｄｄ（Ｈレベル）に遷移させる。
　また、ここでは、出力端子Ｔｏの出力がＨレベル（電圧Ｖｄｄ）であるため、Ｎ型トランジスタ３１及びＮ型トランジスタ３２が、導通状態になる。そのため、Ｎ型トランジスタ３１及びＮ型トランジスタ３２は、所定の期間かけて、ノードＮ１及びノードＮ２を電圧Ｖｓｓにリセットするようにディスチャージする。すなわち、リセット部３０は、出力端子Ｔｏの出力が電圧Ｖｄｄに遷移した後に、所定の期間かけて、ノードＮ１を電圧Ｖｓｓにリセット（ディスチャージ）する。ここで、所定の期間は、時刻ｔ４から時刻ｔ５までの期間であってもよい。
　次に、時刻ｔ５において、ノードＮ１であるＮ型トランジスタ１２のゲート端子が、Ｎ型トランジスタ１２の閾値電圧未満になり、Ｎ型トランジスタ１２は、非導通状態になる。これにより、出力部１０は、ブートストラップ動作を停止する。そして、電源線ＬＶｄｄから出力端子Ｔｏに所定の電流により電圧Ｖｄｄを供給して、出力端子Ｔｏの出力信号ＳＯｘを電圧Ｖｄｄに維持する。
　これにより、時刻ｔ４以降、出力信号ＳＯｘは、電圧Ｖｄｄが維持される。
　以上説明したように、本実施形態におけるパルス生成回路１は、単一の導電型のトランジスタ（例えば、Ｎ型トランジスタ）で構成され、出力部１０と、出力制御部２とを備えている。出力部１０は、電圧Ｖｄｄが供給されている電源線ＬＶｄｄから出力端子Ｔｏに所定の電流により電圧Ｖｄｄを供給する抵抗１１を有し、電圧Ｖｄｄを出力端子Ｔｏに出力するブートストラップ動作をする。そして、出力制御部２は、出力端子Ｔｏの出力が電圧Ｖｄｄに遷移する際に、ブートストラップ動作を動作させ、出力端子Ｔｏの出力が電圧Ｖｄｄに遷移した後に、ブートストラップ動作を停止させるとともに、抵抗１１から電圧Ｖｄｄを出力端子Ｔｏに出力するように制御をする。
　これにより、例えば、出力端子Ｔｏの出力信号ＳＯｘが変化する場合にブートストラップ動作を動作させるので、本実施形態におけるパルス生成回路１は、出力端子Ｔｏの出力信号ＳＯｘの振幅を広げることができる。さらに、出力端子Ｔｏの出力が電圧Ｖｄｄに遷移した後に、抵抗１１から電圧Ｖｄｄが出力端子Ｔｏに供給されるため、出力端子Ｔｏの出力信号ＳＯｘが、電圧Ｖｄｄの信号レベルに維持される。
　また、出力信号ＳＯｘを電圧Ｖｄｄに遷移する際に、ブートストラップ動作により駆動するため、本実施形態におけるパルス生成回路１は、出力信号ＳＯｘの遷移時間を短縮するために、抵抗１１の抵抗値を低減する必要がない。そのため、本実施形態におけるパルス生成回路１は、出力信号ＳＯｘの遷移時間を維持しつつ、出力信号ＳＯｘの振幅を広げることができる。
　また、本実施形態におけるパルス生成回路１は、出力端子Ｔｏの出力信号ＳＯｘの振幅を広げることができるとともに、例えば、出力制御部２の内部においてフローティング状態にあるノードに接続されているトランジスタなどにリークが生じた場合であっても、出力端子Ｔｏを電圧Ｖｄｄの信号レベルに維持することができる。
　このように、本実施形態におけるパルス生成回路１は、出力の不安定を低減し、安定動作させることができる。
　例えば、高周波信号であるクロック信号ＣＫから低周波パルス（例えば、出力信号ＳＯｘ（波形Ｗ４）を生成するような場合に、本実施形態におけるパルス生成回路１は、低周波パルスの出力を安定化することができる。
　また、本実施形態において、抵抗１１は、電源線ＬＶｄｄと出力端子Ｔｏとの間に接続されている。また、出力部１０は、Ｎ型トランジスタ１２と、コンデンサ１３とを備えている。Ｎ型トランジスタ１２は、入力されたクロック信号ＣＫを、ゲート端子の電圧に応じて出力端子Ｔｏに出力する。コンデンサ１３は、出力端子Ｔｏと、Ｎ型トランジスタ１２のゲート端子との間に接続されている。そして、出力制御部２は、少なくとも出力端子Ｔｏの出力が電圧Ｖｄｄから所定の電圧に遷移し、再び電圧Ｖｄｄに遷移するまでの期間、Ｎ型トランジスタ１２が導通状態になるように、Ｎ型トランジスタ１２のゲート端子（ノードＮ１）の電圧を制御する。なお、所定の電圧は、電源線ＬＶｓｓに供給される電圧Ｖｓｓと電圧Ｖｄｄとの間の電圧である。
　これにより、出力端子Ｔｏの信号レベルを変化させる場合には、おもに、Ｎ型トランジスタ１２が出力端子Ｔｏの信号を駆動し、出力端子Ｔｏの出力が電圧Ｖｄｄに遷移した後に、抵抗１１が出力端子Ｔｏを電圧Ｖｄｄの信号レベルに維持する。例えば、安定動作可能な出力信号の振幅を維持しつつ、出力信号の遷移期間を短縮しようとした場合に、Ｎ型トランジスタ１２の駆動能力を高くすることにより実現することが可能である。また、この本実施形態における出力部１０の構成では、出力信号の遷移期間を短縮するために、抵抗１１の抵抗値を低くする必要がないので、消費電力の増大を抑制することができる。よって、本実施形態におけるパルス生成回路１は、消費電力を増加させずに、安定動作と高速化とを両立させることができる。
　また、本実施形態では、出力制御部２は、少なくともプリチャージ部２０が、出力端子Ｔｏの出力による電圧Ｖｄｄから所定の電圧（電圧「Ｖｓｓ＋ΔＶｌｏ」）への遷移を含む期間、Ｎ型トランジスタ１２のゲート端子の電圧を、Ｎ型トランジスタ１２が導通状態になる電圧にプリチャージする。そして、リセット部３０が、出力端子Ｔｏの出力が所定の電圧（電圧「Ｖｓｓ＋ΔＶｌｏ」）から電圧Ｖｄｄに遷移した場合に、Ｎ型トランジスタ１２のゲート端子の電圧を、Ｎ型トランジスタ１２が非導通状態になる電圧にリセットする。
　これにより、本実施形態におけるパルス生成回路１は、簡易な構成により、出力信号ＳＯｘの遷移期間のみブートストラップ動作を行い、出力信号ＳＯｘが電圧Ｖｄｄに遷移した後、出力信号ＳＯｘが、電圧Ｖｄｄの信号レベルに維持される。よって、本実施形態におけるパルス生成回路１は、簡易な構成により、安定動作させることができる。
　また、本実施形態では、リセット部３０は、Ｎ型トランジスタ１２のゲート端子と電圧Ｖｓｓが供給される電源線ＬＶｓｓとの間に接続され、ゲート端子が出力端子Ｔｏに接続されているリセットトランジスタを備えている。
　これにより、本実施形態におけるパルス生成回路１は、簡易な構成により、出力信号ＳＯｘが電圧Ｖｄｄに遷移した後に、確実にブートストラップ動作を停止させることができる。
　次に、第２の実施形態によるパルス生成回路１ａについて、図面を参照して説明する。
　［第２の実施形態］
　図３は、第２の実施形態によるパルス生成回路１ａの一例を示すブロック図である。
　本実施形態において、パルス生成回路１ａは、第１の実施形態におけるパルス生成回路１のリセット部３０に、第２の入力信号であるクロック信号ＣＫ２によって制御されるＮ型トランジスタ３３を追加した点が、第１の実施形態と異なる。また、本実施形態では、クロック信号ＣＫの代わりに第１の入力信号であるクロック信号ＣＫ１がパルス生成回路１ａに入力される。
　図３において、パルス生成回路１ａは、出力部１０と、出力制御部２ａとを備えている。
　なお、図３において、図１と同一の構成については同一の符号を付し、その説明を省略する。
　出力制御部２ａは、少なくとも出力端子Ｔｏの出力が電圧Ｖｄｄ（Ｈレベル）から電圧Ｖｄｄとは異なる所定の電圧（Ｌレベル）に遷移し、再び電圧Ｖｄｄに遷移するまでの期間、Ｎ型トランジスタ１２が導通状態になるように、Ｎ型トランジスタ１２のゲート端子の電圧を制御する。出力制御部２ａは、Ｎ型トランジスタ１２のゲート電圧を制御するための回路であり、本実施形態では、出力端子Ｔｏに出力する出力信号を出力制御部２ａの制御信号としてフィードバックしている。
　また、出力制御部２ａは、プリチャージ部２０と、リセット部３０ａとを備えている。
　また、リセット部３０ａは、Ｎ型トランジスタ３１と、Ｎ型トランジスタ３２と、Ｎ型トランジスタ３３とを備えている。なお、プリチャージ部２０は、Ｎ型トランジスタ１２のゲート端子と電源線Ｌｖｄｄとの間に直列に接続されているＮ型トランジスタ２１及びＮ型トランジスタ２２を備えている。
　Ｎ型トランジスタ３１（第１リセットトランジスタ）は、ドレイン端子がノードＮ１に接続され、ゲート端子が出力端子Ｔｏに接続され、ソース端子がノードＮ３に接続されている。Ｎ型トランジスタ３１は、出力端子Ｔｏの出力が電圧Ｖｓｓである場合に、非導通状態になり、ノードＮ１をフローティング状態にする。また、Ｎ型トランジスタ３１は、出力端子Ｔｏの出力が電圧Ｖｄｄである場合に、導通状態になる。
　Ｎ型トランジスタ３２は、ドレイン端子がノードＮ２に接続され、ゲート端子が出力端子Ｔｏに接続され、ソース端子がノードＮ３に接続されている。Ｎ型トランジスタ３２は、出力端子Ｔｏの出力が電圧Ｖｓｓである場合に、非導通状態になり、ノードＮ２をフローティング状態にする。また、Ｎ型トランジスタ３２は、出力端子Ｔｏの出力が電圧Ｖｄｄである場合に、導通状態になる。
　Ｎ型トランジスタ３３（第２リセットトランジスタ）は、ドレイン端子がノードＮ３に接続され、ゲート端子がクロック信号ＣＫ２に接続され、ソース端子が電圧Ｖｓｓの電源線ＬＶｓｓに接続されている。Ｎ型トランジスタ３３は、クロック信号ＣＫ２がＬレベルである場合に、非導通状態になり、ノードＮ１及びノードＮ２をフローティング状態にする。また、Ｎ型トランジスタ３３は、クロック信号ＣＫ２がＨレベルである場合に、導通状態になり、ノードＮ１及びノードＮ２を電圧Ｖｓｓにリセット（ディスチャージ）する。なお、クロック信号ＣＫ２（第２のクロック信号）は、クロック信号ＣＫ１（第１のクロック信号）とは位相の異なる信号である。
　次に、本実施形態におけるパルス生成回路１ａの動作について説明する。
　図４は、本実施形態におけるパルス生成回路１ａの動作の一例を示すタイムチャートである。
　図４において、波形Ｗ５は、制御信号ＥＮの電圧波形を示し、波形Ｗ６は、クロック信号ＣＫ１（第１のクロック信号）の電圧波形を示し、波形Ｗ７は、クロック信号ＣＫ２（第２のクロック信号）の電圧波形を示している。また、波形Ｗ８は、図３のノードＮ１の電圧波形を示し、波形Ｗ９は、本実施形態における出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　図４において、時刻ｔ１から時刻ｔ４までの動作は、クロック信号ＣＫに代えてクロック信号ＣＫ１が用いられている点を除き、図２に示す第１の実施形態の動作と同様であるので、ここでは説明を省略する。
　時刻ｔ５において、クロック信号ＣＫ２がＬレベルからＨレベルに遷移した場合に、パルス生成回路１ａは、ノードＮ１及びノードＮ２を電圧Ｖｓｓにリセット（ディスチャージ）する。ここでは、出力端子Ｔｏの出力がＨレベル（電圧Ｖｄｄ）であるため、Ｎ型トランジスタ３１及びＮ型トランジスタ３２が、導通状態になる。そして、クロック信号ＣＫ２がＬレベルからＨレベルに遷移することにより、Ｎ型トランジスタ３３が、導通状態になる。これにより、Ｎ型トランジスタ３１、Ｎ型トランジスタ３２、及びＮ型トランジスタ３３は、ノードＮ１及びノードＮ２を電圧Ｖｓｓにリセット（ディスチャージ）する。
　このＮ型トランジスタ３１、Ｎ型トランジスタ３２、及びＮ型トランジスタ３３によるリセット処理により、ノードＮ１であるＮ型トランジスタ１２のゲート端子が、Ｎ型トランジスタ１２の閾値電圧未満になり、Ｎ型トランジスタ１２は、非導通状態になる。これにより、出力部１０は、ブートストラップ動作を停止する。そして、電源線ＬＶｄｄから出力端子Ｔｏに所定の電流により電圧Ｖｄｄを供給して、出力端子Ｔｏの出力信号ＳＯｘを電圧Ｖｄｄに維持する。
　これにより、時刻ｔ４以降、出力信号ＳＯｘは、電圧Ｖｄｄが維持される。
　以上説明したように、本実施形態におけるパルス生成回路１ａは、出力部１０と、出力制御部２ａとを備えているので、第１の実施形態と同様の効果を奏する。
　また、本実施形態では、出力制御部２ａのリセット部３０ａは、Ｎ型トランジスタ１２のゲート端子と電圧Ｖｓｓが供給される電源線ＬＶｓｓとの間に直列に接続されているＮ型トランジスタ３１及びＮ型トランジスタ３３を備えている。Ｎ型トランジスタ３１は、ゲート端子が出力端子Ｔｏに接続され、Ｎ型トランジスタ３３は、ゲート端子がクロック信号ＣＫ１とは位相の異なる信号線（クロック信号ＣＫ２の信号線）に接続されている。
　これにより、例えば、図４の時刻ｔ４から時刻ｔ５の期間がクロック信号ＣＫ１及びクロック信号ＣＫ２によりロジック回路の出力として規定される。そのため、本実施形態におけるパルス生成回路１ａは、第１の実施形態に比べて、より確実な出力信号ＳＯｘの遷移（例えば、出力信号ＳＯｘの立ち上がり）が可能となる。
　また、本実施形態では、第１の実施形態のように、出力端子Ｔｏの出力が電圧Ｖｄｄに確実に遷移した後に、ノードＮ１を電圧Ｖｓｓに遷移させるように、Ｎ型トランジスタ３１の駆動能力（オン抵抗）を十分に低く調整する必要がない。すなわち、第１の実施形態では、Ｎ型トランジスタ３１の駆動能力を低くする場合に、Ｎ型トランジスタ３１のゲート長（Ｌ長）を大きくする必要がある。これに対して、本実施形態では、Ｎ型トランジスタ３３によりノードＮ１をリセットするタイミングを制御できるため、Ｎ型トランジスタ３１のゲート長を大きくする必要がない。すなわち、本実施形態におけるパルス生成回路１ａは、Ｎ型トランジスタ３１及びＮ型トランジスタ３３は最小サイズのトランジスタでよい。結果として、本実施形態におけるパルス生成回路１ａは、第１の実施形態に比べて素子数は増えるものの、第１の実施形態に比べて小面積化を図ることが可能である。
　次に、上述した第１の実施形態におけるパルス生成回路１を表示装置のシフトレジスタに適用した場合の一例について、図面を参照して説明する。
　［第３の実施形態］
　図５は、第３の実施形態による表示装置１００の一例を示すブロック図である。
　図５において、表示装置１００は、タイミング信号生成回路１０１、表示パネル１０２、制御回路１０３、及び電源回路１０４を備えている。また、表示パネル１０２は、表示部１０５、データ信号駆動回路１０６、及び走査信号駆動回路１０８を備えている。
　制御回路１０３は、映像信号ＤＡＴや信号ＶＳＹＮＣ（垂直同期信号）、信号ＨＳＹＮＣ（水平同期信号）などを、外部から供給される制御信号、及び映像信号に基づいて生成する。制御回路１０３は、生成した信号ＶＳＹＮＣ、及び信号ＨＳＹＮＣなどを含む制御信号をタイミング信号生成回路１０１に出力する。また、制御回路１０３は、映像信号ＤＡＴをデータ信号駆動回路１０６に出力する。
　電源回路１０４は、後述するデータ信号線ＳＤ１～ＳＤｎに出力するための電源の他に、走査信号駆動回路１０８の電源や表示部１０５のコモン電圧電源なども供給する。
　タイミング信号生成回路１０１は、ソースクロック信号（ＳＣＫ１、ＳＣＫ１Ｂ、ＳＣＫ２、ＣＫ２Ｂ）、ソーススタートパルス（ＳＰ、ＳＰＢ）、ゲートクロック信号（ＧＣＫ、ＧＣＫＢ）、ゲートスタートパルス（ＧＳＰ、ＧＳＰＢ）などのタイミング信号を生成する。タイミング信号生成回路１０１は、生成したソースクロック信号（ＳＣＫ１、ＳＣＫ１Ｂ、ＳＣＫ２、ＳＣＫ２Ｂ）及びソーススタートパルス（ＳＰ、ＳＰＢ）をデータ信号駆動回路１０６に出力し、生成したゲートクロック信号（ＧＣＫ、ＧＣＫＢ）及びゲートスタートパルス（ＧＳＰ、ＧＳＰＢ）を走査信号駆動回路１０８に出力する。また、タイミング信号生成回路１０１は、同様に、制御回路１０３から出力される垂直同期の信号である信号ＶＳＹＮＣに同期させて、電源回路１０４を制御するための電源制御信号を生成し、生成した制御信号を電源回路１０４に出力する。
　データ信号駆動回路１０６は、シフトレジスタ回路６、及びデータ処理回路１０７を備え、データ信号を生成する駆動回路である。データ信号駆動回路１０６は、制御回路１０３から各画素への映像信号ＤＡＴが時分割で伝送される。データ信号駆動回路１０６は、タイミング信号生成回路１０１から出力されるタイミング信号となるソースクロック信号（ＳＣＫ１、ＳＣＫ１Ｂ、ＳＣＫ２、ＳＣＫ２Ｂ）とソーススタートパルス（ＳＰ、ＳＰＢ）とに基づいたタイミングで、映像信号ＤＡＴから各画素への映像データを抽出する。
ここで、ソースクロック信号ＳＣＫ２は、ソースクロック信号ＳＣＫ１に対して位相の異なる信号（例えば、１／４周期位相の異なる信号）である。また、ソースクロック信号ＳＣＫ１Ｂは、ソースクロック信号ＳＣＫ１の反転信号であり、ソースクロック信号ＳＣＫ２Ｂは、ソースクロック信号ＳＣＫ２の反転信号である。
　具体的には、シフトレジスタ回路６が、例えば、ソースクロック信号（ＳＣＫ１、ＳＣＫ１Ｂ、ＳＣＫ２、ＳＣＫ２Ｂ）のオンタイミングに同期してソーススタートパルス（ＳＰ、又はＳＰＢ）を順次シフトすることによって、ソースクロック信号の半分の周期幅（１／２周期幅）のパルス信号をタイミングの異なる出力信号ＳＯ１～ＳＯｎとして生成する。データ処理回路１０７は、シフトレジスタ回路６が生成した出力信号ＳＯ１～ＳＯｎの各信号が示すタイミングで映像信号ＤＡＴをサンプリングして、各データ信号線ＳＤ１～ＳＤｎに出力する。ここで、データ信号線ＳＤ１～ＳＤｎに出力するアナログ電圧には、電源回路１０４からデータ信号駆動回路１０６に供給される電源電圧を用いる。
　走査信号駆動回路１０８は、シフトレジスタ回路１０９を備え、走査信号を生成する駆動回路である。走査信号駆動回路１０８は、シフトレジスタ回路１０９が、タイミング信号生成回路１０１から出力されたゲートクロック信号（ＧＣＫ、ＧＣＫＢ）に同期してゲートスタートパルス（ＧＳＰ、ＧＳＰＢ）を順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１～ＧＬｍへ出力する。
　表示部１０５は、マトリクス状（例えば、ｎ桁×ｍ桁）に配列された液晶表示の画素を有する。各画素の領域は、相互に交差するｍ本の走査信号線ＧＬ１～ＧＬｍ、及びｎ本のデータ信号線ＳＤ１～ＳＤｎによって区画されて形成されている。表示部１０５は、走査信号線ＧＬ１～ＧＬｍ及びデータ信号線ＳＤ１～ＳＤｎを介して、制御回路１０３から供給される映像信号（データ信号）ＤＡＴを各画素に順次書込んで行くことで画像表示を行う。
　次に、本実施形態におけるシフトレジスタ回路６の構成について説明する。
　図６は、本実施形態によるシフトレジスタ回路６の一例を示すブロック図である。
　この図において、シフトレジスタ回路６は、例えば、ｎ個のＳＲ単位回路３（３＿１～３＿ｎ）を備え、ＳＲ単位回路３を多段接続したシフトレジスタである。
　初段のＳＲ単位回路３＿１は、ソーススタートパルスＳＰが入力され、クロック信号ＳＣＫ１に応じて、出力信号ＳＯ１及び次段のシフト出力信号ＳＰＯ１を出力する。
　ＳＲ単位回路３＿２は、シフト出力信号ＳＰＯ１に基づいて、クロック信号ＳＣＫ２に応じて、出力信号ＳＯ２及び次段のシフト出力信号ＳＰＯ２を生成する。
　ＳＲ単位回路３＿３は、シフト出力信号ＳＰＯ２に基づいて、クロック信号ＳＣＫ１Ｂに応じて、出力信号ＳＯ３及び次段のシフト出力信号ＳＰＯ３を生成する。
　同様に、奇数段のＳＲ単位回路３は、クロック信号ＳＣＫ１（又はＳＣＫ１Ｂ）に応じて出力信号ＳＯｘ及び次段のシフト出力信号ＳＰＯｘを出力し、偶数段のＳＲ単位回路３は、クロック信号ＳＣＫ２（又はＳＣＫ２Ｂ）に応じて、出力信号ＳＯｘ及び次段のシフト出力信号ＳＰＯｘを出力する。
　このように、ＳＲ単位回路３＿１～３＿ｎは、クロック信号ＳＣＫ１の立ち上がり又は立ち下がり、もしくは、クロック信号ＳＣＫ２の立ち上がり又は立ち下がりに同期した出力信号ＳＯ１～ＳＯｎを出力する。
　次に、本実施形態におけるＳＲ単位回路３の構成について説明する。
　図７は、本実施形態におけるＳＲ単位回路３の一例を示すブロック図である。
　この図において、ＳＲ単位回路３は、出力信号生成部５と、シフト信号生成部４とを備えている。
　出力信号生成部５は、第１の実施形態におけるパルス生成回路１を備え、クロック信号ＣＫにクロック信号ＳＣＫ１（ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）が入力され、クロック信号ＳＣＫ１（ＳＣＫ１Ｂ、ＳＣＫ２、又はＳＣＫ２Ｂ）に応じて、出力端子Ｔｏに出力信号ＳＯｘを出力する。なお、パルス生成回路１の構成については、図１に示す構成と同様であるので、ここでは説明を省略する。
　シフト信号生成部４は、出力信号ＳＯｘに応じて、シフト出力信号ＳＰＯｘを出力する。例えば、出力信号生成部５は、クロック信号ＣＫＢにクロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）が入力され、出力信号ＳＯｘの論理反転信号であるシフト出力信号ＳＰＯｘを出力する。
　また、シフト信号生成部４は、シフト出力制御部４１と、シフト出力部４２とを備えている。
　シフト出力部４２は、シフト出力制御部４１から出力される制御信号に基づいて、ブートストラップ動作を行い、ブートストラップ動作を利用して、クロック信号ＣＫＢに応じて、電圧Ｖｄｄの電圧レベルの信号を出力する。シフト出力部４２は、例えば、Ｎ型トランジスタ４２１、Ｎ型トランジスタ４２２、及びコンデンサ４２３備えている。
　Ｎ型トランジスタ４２１（第１出力トランジスタ）は、ゲート端子の電圧に応じて、クロック信号ＳＣＫ１（ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）の逆位相のクロック信号である逆相クロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）をシフト出力信号ＳＰＯｘとして出力する。Ｎ型トランジスタ４２１は、例えば、ソース端子がクロック信号ＣＫＢの信号線に接続され、ゲート端子（制御端子）がノードＮ３に接続され、ドレイン端子がシフト出力信号ＳＰＯｘの信号線に接続されている。
　Ｎ型トランジスタ４２２（第２出力トランジスタ）は、電圧Ｖｓｓが供給される電源線ＬＶｓｓとシフト出力信号ＳＰＯｘの信号線との間に接続され、ゲート端子が出力端子Ｔｏに接続されている。すなわち、Ｎ型トランジスタ４２２は、例えば、ソース端子が電源線ＬＶｓｓに接続され、ゲート端子が出力端子Ｔｏに接続され、ドレイン端子がシフト出力信号ＳＰＯｘの信号線に接続されている。
　コンデンサ４２３（静電容量素子）は、シフト出力信号ＳＰＯｘの信号線と、Ｎ型トランジスタ４２１のゲート端子（ノードＮ３）との間に接続されている。コンデンサ４２３は、Ｎ型トランジスタ４２１のゲート端子に、「電圧Ｖｄｄ＋閾値電圧」以上の電圧を供給するために、シフト出力信号ＳＰＯｘがＬレベルからＨレベルに遷移する際に、Ｎ型トランジスタ４２１のゲート端子が接続されているノードＮ３を充電する。
　シフト出力制御部４１は、少なくともシフト出力信号ＳＰＯｘが電圧Ｖｄｄを出力する期間、Ｎ型トランジスタ４２１が導通状態になるように、Ｎ型トランジスタ４２１のゲート端子の電圧を制御する。
　また、シフト出力制御部４１は、Ｎ型トランジスタ４１１を備えている。
　Ｎ型トランジスタ４１１（第３プリチャージトランジスタ）は、ドレイン端子がノードＮ２に接続され、ゲート端子が電源線ＬＶｄｄに接続され、ソース端子がノードＮ３に接続されている。Ｎ型トランジスタ４１１は、ノードＮ２に供給された電圧をノードＮ３に供給（プリチャージ）する。
　なお、ノードＮ３の電圧は、Ｎ型トランジスタ４２１を導通状態にする閾値電圧よりも高い電圧にプリチャージされた後、ブートストラップ動作により、シフト出力信号ＳＰＯｘが、電圧Ｖｓｓから電圧Ｖｄｄに遷移する際に、電圧Ｖｄｄよりも閾値電圧以上高い電圧になる。また、ノードＮ３の電圧は、ブートストラップ動作により、シフト出力信号ＳＰＯｘが、電圧Ｖｄｄから電圧Ｖｓｓに遷移する際に、プリチャージ電圧に戻り、同時に出力端子ＴｏがＬレベルからＨレベルとなることにより、Ｎ型トランジスタ３２が導通状態となる。そして、ノードＮ２がＶｓｓレベルとなることによって、シフト出力信号ＳＰＯｘは、最終的には電圧Ｖｓｓとなる。
　次に、本実施形態におけるシフトレジスタ回路６の動作について説明する。
　図８は、本実施形態におけるシフトレジスタ回路６の動作の一例を示すタイムチャートである。
　図８において、波形Ｗ１０～Ｗ１４は、ソーススタートパルスＳＰの電圧波形、クロック信号ＳＣＫ１の電圧波形、クロック信号ＳＣＫ１Ｂの電圧波形、クロック信号ＳＣＫ２の電圧波形、クロック信号ＳＣＫ２Ｂの電圧波形を順に示している。また、波形Ｗ１５～Ｗ１７は、出力信号ＳＯ１～ＳＯ３の電圧波形を順に示し、波形Ｗ１８及びＷ１９は、出力信号ＳＯｎ－１及びＳＯｎの電圧波形を示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　まず、時刻ｔ１１において、ソーススタートパルスＳＰがＬレベルからＨレベルに遷移した場合に、シフトレジスタ回路６は、シフト動作を開始する。
　続いて、時刻ｔ１２におけるソーススタートパルスＳＰの立ち上がり後の最初のクロック信号ＳＣＫ１の立ち下がりに応じて、シフトレジスタ回路６は、出力信号ＳＯ１（波形Ｗ１５参照）にパルス信号を出力する。
　また、時刻ｔ１３において、出力信号ＳＯ１の立ち下がり後の最初のクロック信号ＳＣＫ２の立ち下がりに応じて、シフトレジスタ回路６は、出力信号ＳＯ２（波形Ｗ１６参照）にパルス信号を出力する。
　また、時刻ｔ１４において、出力信号ＳＯ２の立ち下がり後の最初のクロック信号ＳＣＫ１Ｂの立ち下がり（クロック信号ＳＣＫ１の立ち上がり）に応じて、シフトレジスタ回路６は、出力信号ＳＯ２（波形Ｗ１７参照）にパルス信号を出力する。
　その後、波形Ｗ１８及びＷ１９に示すように、シフトレジスタ回路６は、順番に、時刻ｔ１５において、出力信号ＳＯｎ－１にパルス信号を出力し、時刻ｔ１６において、出力信号ＳＯｎにパルス信号を出力する。
　このように、シフトレジスタ回路６は、ソーススタートパルスＳＰの立ち上がりからシフト動作を開始し、奇数段の出力信号（ＳＯ１、ＳＯ３、・・・）をクロック信号ＳＣＫ１の立ち下がり（又は立ち上がり）に応じて順次出力し、偶数段の出力信号（ＳＯ２、・・・）をクロック信号ＳＣＫ２の立ち下がり（又は立ち上がり）に応じて順次出力する。
　次に、本実施形態におけるシフトレジスタ回路６のＳＲ単位回路３の動作について説明する。
　図９は、本実施形態におけるＳＲ単位回路３の動作の一例を示すタイムチャートである。
　図９において、波形Ｗ２０は、入力信号ＥＮ（ソーススタートパルスＳＰ又は前段のシフト出力信号ＳＰＯｘ）の電圧波形を示している。また、波形Ｗ２１は、クロック信号ＣＫ（クロック信号ＳＣＫ１、ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）の電圧波形を示し、波形Ｗ２２は、クロック信号ＣＫＢ（クロック信号ＳＣＫ１Ｂ、ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）の電圧波形を示している。また、波形Ｗ２３は、図７のノードＮ１の電圧波形を示し、波形Ｗ２４は、出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。また、波形Ｗ２５は、図７のノードＮ３の電圧波形を示し、波形Ｗ２６は、シフト出力信号ＳＰＯｘの電圧波形を示している。
　また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　なお、この図において、波形Ｗ２０、波形Ｗ２１、波形Ｗ２３、及び波形Ｗ２４は、ＳＲ単位回路３の出力信号生成部５の動作を示している。この出力信号生成部５の動作（時刻ｔ１～時刻ｔ５の動作）は、第１の実施形態における図２の波形Ｗ１～Ｗ４と同様であるので、ここでは、説明を省略する。
　ここでは、シフト信号生成部４の動作について説明する。
　時刻ｔ１において、制御信号ＥＮがＬレベルからＨレベルに遷移した場合に、出力信号生成部５のシフト出力制御部４１がノードＮ３にプリチャージを開始する。すなわち、この場合、プリチャージ部２０のＮ型トランジスタ２１が導通状態になり、Ｎ型トランジスタ２１が、電圧ＶｄｄからＮ型トランジスタ２１の閾値電圧分だけ低下した電圧をノードＮ２に供給し、Ｎ型トランジスタ４１１が、ノードＮ３をプリチャージする。
　なお、時刻ｔ１において、クロック信号ＣＫＢは、Ｌレベルである。そのため、ノードＮ３がＮ型トランジスタ４２１の閾値電圧以上になった場合に、シフト信号生成部４は、電圧Ｖｓｓ（Ｌレベル）をシフト出力信号ＳＰＯｘとして出力する。
　次に、時刻ｔ２において、クロック信号ＣＫＢがＬレベルからＨレベルに遷移した場合に、シフト信号生成部４は、シフト出力信号ＳＰＯｘを電圧Ｖｓｓ（Ｌレベル）から電圧Ｖｄｄ（Ｈレベル）に遷移させる。すなわち、シフト出力部４２のＮ型トランジスタ４２１が、ノードＮ３がＮ型トランジスタ４２１の閾値電圧以上にプリチャージされたことにより、導通状態になる。そして、Ｎ型トランジスタ４２１は、クロック信号ＣＫＢの電圧Ｖｄｄ（Ｈレベル）をシフト出力信号ＳＰＯｘとして出力する。ここで、ノードＮ３には、コンデンサ４２３を介して、電圧Ｖｄｄより高い電圧が供給されるため、シフト信号生成部４は、シフト出力信号ＳＰＯｘとして、電圧Ｖｄｄの電圧レベルを出力する。
　次に、時刻ｔ３において、制御信号ＥＮがＨレベルからＬレベルに遷移した場合に、パルス生成回路１のシフト出力制御部４１がノードＮ３にプリチャージすることを停止する。ここで、ノードＮ３は、電圧Ｖｄｄより高い電圧のままフローティング状態になる。
　次に、時刻ｔ４において、クロック信号ＣＫＢがＨレベルからＬレベルに遷移した場合に、シフト信号生成部４は、シフト出力信号ＳＰＯｘを電圧Ｖｄｄ（Ｈレベル）から電圧Ｖｓｓ（Ｌレベル）に遷移させる。この場合、シフト出力部４２のＮ型トランジスタ４２１の出力が、クロック信号ＣＫＢに応じて、Ｌレベルに変化することにより、コンデンサ４２３を介してブートストラップ動作するとともに、パルス生成回路１のＮ型トランジスタ３２が導通状態になるため、ノードＮ３が閾値電圧よりも低くなる。これにより、Ｎ型トランジスタ４２１は、非導通状態になる。また、時刻ｔ４において、出力端子Ｔｏの出力信号ＳＯｘは、Ｈレベルに遷移するため、Ｎ型トランジスタ４２２は、導通状態になる。これにより、Ｎ型トランジスタ４２２は、シフト出力信号ＳＰＯｘの信号線をＬレベルに遷移する。
　以上説明したように、本実施形態におけるシフトレジスタ回路６は、ＳＲ単位回路３を多段接続したシフトレジスタであって、ＳＲ単位回路３は、第１の実施形態におけるパルス生成回路１を備えている。
　そのため、本実施形態におけるシフトレジスタ回路６は、第１の実施形態におけるパルス生成回路１と同様の効果を奏する。
　また、本実施形態では、ＳＲ単位回路３は、出力信号生成部５と、シフト信号生成部４とを備えている。出力信号生成部５は、クロック信号ＣＫにクロック信号ＳＣＫ１（又はＳＣＫ２）が入力されるパルス生成回路１を備え、クロック信号ＳＣＫ１（又はＳＣＫ２）に応じて、出力端子Ｔｏに出力信号ＳＯｘを出力する。シフト信号生成部４は、出力信号ＳＯｘに応じて、シフト出力信号ＳＰＯｘを出力する。
　これにより、本実施形態におけるシフトレジスタ回路６は、簡易な構成により、クロック信号ＳＣＫ１（又はＳＣＫ２）に応じて順番に出力信号ＳＯ１～ＳＯｎを出力するシフトレジスタを実現することができる。
　また、本実施形態では、シフト信号生成部４は、シフト出力制御部４１と、シフト出力部４２とを備えている。シフト出力部４２は、Ｎ型トランジスタ４２１と、Ｎ型トランジスタ４２２と、コンデンサ４２３とを備えている。Ｎ型トランジスタ４２１は、ゲート端子の電圧に応じて、クロック信号ＳＣＫ１（又はＳＣＫ２）の逆位相のクロック信号である逆相クロック信号ＳＣＫ１Ｂ（又はＳＣＫ２Ｂ）をシフト出力信号ＳＰＯｘとして出力する。Ｎ型トランジスタ４２２は、電圧Ｖｓｓが供給される電源線ＬＶｓｓとシフト出力信号ＳＰＯｘの信号線との間に接続され、ゲート端子が出力端子Ｔｏに接続されている。
コンデンサ４２３は、シフト出力信号ＳＰＯｘの信号線と、Ｎ型トランジスタ４２１のゲート端子（ノードＮ３）との間に接続されている。そして、シフト出力制御部４１は、少なくともシフト出力信号ＳＰＯｘが電圧Ｖｄｄを出力する期間、Ｎ型トランジスタ４２１が導通状態になるように、Ｎ型トランジスタ４２１のゲート端子の電圧を制御する。
　これにより、シフト信号生成部４はブートストラップ回路を構成するので、本実施形態におけるシフトレジスタ回路６は、シフト出力信号ＳＰＯ１～ＳＰＯｎの出力においても、ブートストラップ動作により振幅を広げることができるとともに、シフト出力信号ＳＰＯ１～ＳＰＯｎを電圧Ｖｓｓの信号レベルに維持することができる。そのため、本実施形態におけるシフトレジスタ回路６は、出力の不安定を低減し、安定動作させることができる。
　また、本実施形態によれば、表示装置１００は、シフトレジスタ回路６を含む駆動回路（例えば、データ信号駆動回路１０６）を備えている。
　これにより、本実施形態における表示装置１００は、シフトレジスタ回路６にパルス生成回路１を備えているので、出力の不安定を低減し、安定動作させることができる。また、本実施形態における表示装置１００は、消費電力を増加させずに、安定動作と高速化とを両立させることができる。また、パルス生成回路１及びシフトレジスタ回路６は、単一の導電型のトランジスタにより構成される。そのため、本実施形態における表示装置１００は、画素と駆動回路（又は駆動回路の一部）とを同一の基板上に形成できるため、製造コストを低減することができる。
　次に、第３の実施形態とは別の実施形態として、上述した第２の実施形態におけるパルス生成回路１ａを表示装置１００のシフトレジスタに適用した場合の一例について、図面を参照して説明する。
　［第４の実施形態］
　まず、本実施形態におけるシフトレジスタ回路６ａの構成について説明する。
　図１０は、本実施形態によるシフトレジスタ回路６ａの一例を示すブロック図である。
　この図において、シフトレジスタ回路６ａは、例えば、ｎ個のＳＲ単位回路３ａ（３ａ＿１～３ａ＿ｎ）を備え、ＳＲ単位回路３ａを多段接続したシフトレジスタである。
　なお、本実施形態における表示装置１００は、シフトレジスタ回路６の代わりにシフトレジスタ回路６ａを備える点を除いて、図５に示される表示装置１００と同様である。
　本実施形態におけるシフトレジスタ回路６ａは、第３の実施形態におけるｎ個のＳＲ単位回路３（３＿１～３＿ｎ）の代わりに、ｎ個のＳＲ単位回路３ａ（３ａ＿１～３ａ＿ｎ）を備えている。なお、ｎ個のＳＲ単位回路３ａには、（クロック信号ＳＣＫ１、ＳＣＫ１Ｂ、及びＳＣＫ２）、（ＳＣＫ２、ＳＣＫ２Ｂ、及びＳＣＫ１）、（クロック信号ＳＣＫ１Ｂ、ＳＣＫ１、及びＳＣＫ２Ｂ）、（ＳＣＫ２Ｂ、ＳＣＫ２、及びＳＣＫ１Ｂ）のうちのいずれかの信号の組が入力されている。
　初段のＳＲ単位回路３ａ＿１は、ソーススタートパルスＳＰが入力され、クロック信号ＳＣＫ１に応じて、出力信号ＳＯ１及び次段のシフト出力信号ＳＰＯ１を出力する。
　ＳＲ単位回路３ａ＿２は、シフト出力信号ＳＰＯ１に基づいて、クロック信号ＳＣＫ２に応じて、出力信号ＳＯ２及び次段のシフト出力信号ＳＰＯ２を生成する。
　ＳＲ単位回路３ａ＿３は、シフト出力信号ＳＰＯ２に基づいて、クロック信号ＳＣＫ１Ｂに応じて、出力信号ＳＯ３及び次段のシフト出力信号ＳＰＯ３を生成する。
　同様に、奇数段のＳＲ単位回路３ａは、クロック信号ＳＣＫ１（又はＳＣＫ１Ｂ）に応じて出力信号ＳＯｘ及び次段のシフト出力信号ＳＰＯｘを出力し、偶数段のＳＲ単位回路３ａは、クロック信号ＳＣＫ２（又はＳＣＫ２Ｂ）に応じて、出力信号ＳＯｘ及び次段のシフト出力信号ＳＰＯｘを出力する。
　このように、ＳＲ単位回路３ａ＿１～３ａ＿ｎは、クロック信号ＳＣＫ１の立ち上がり又は立ち下がり、もしくは、クロック信号ＳＣＫ２の立ち上がり又は立ち下がりに同期した出力信号ＳＯ１～ＳＯｎを出力する。
　次に、本実施形態におけるＳＲ単位回路３ａの構成について説明する。
　図１１は、本実施形態におけるＳＲ単位回路３ａの一例を示すブロック図である。
　この図において、ＳＲ単位回路３ａは、出力信号生成部５ａと、シフト信号生成部４とを備えている。
　出力信号生成部５ａは、第２の実施形態におけるパルス生成回路１ａを備え、クロック信号ＣＫ１にクロック信号ＳＣＫ１（ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）が入力され、クロック信号ＳＣＫ１（ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）に応じて、出力端子Ｔｏに出力信号ＳＯｘを出力する。なお、パルス生成回路１ａの構成については、図３に示す構成と同様であるのでここでは説明を省略する。
　また、図１１において、図７と同一の構成については同一の符号を付し、その説明を省略する。
　次に、本実施形態におけるシフトレジスタ回路６ａの動作について説明する。
　本実施形態におけるシフトレジスタ回路６ａの動作は、図８に示すシフトレジスタ回路６の動作と同様であるので、ここでは説明を省略する。
　次に、本実施形態におけるシフトレジスタ回路６ａのＳＲ単位回路３ａの動作について説明する。
　図１２は、本実施形態におけるＳＲ単位回路３ａの動作の一例を示すタイムチャートである。
　図１２において、波形Ｗ３０は、入力信号ＥＮ（ソーススタートパルスＳＰ又は前段のシフト出力信号ＳＰＯｘ）の電圧波形を示し、波形Ｗ３１は、クロック信号ＣＫ１（クロック信号ＳＣＫ１、ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）の電圧波形を示している。
また、波形Ｗ３２は、クロック信号ＣＫ１Ｂ（クロック信号ＳＣＫ１Ｂ、ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）の電圧波形を示し、波形Ｗ３３は、クロック信号ＣＫ２（クロック信号ＳＣＫ２、ＳＣＫ１、ＳＣＫ２Ｂ、又はＳＣＫ１Ｂ）の電圧波形を示している。また、波形Ｗ３４は、図１１のノードＮ１の電圧波形を示し、波形Ｗ３５は、出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。また、波形Ｗ３６は、図１１のノードＮ３の電圧波形を示し、波形Ｗ３７は、出力信号ＳＯｘの電圧波形を示している。
　また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　なお、この図において、波形Ｗ３０、波形Ｗ３１、波形Ｗ３３～Ｗ３５は、ＳＲ単位回路３ａの出力信号生成部５ａの動作を示している。この出力信号生成部５ａの動作（時刻ｔ１～時刻ｔ５の動作）は、第２の実施形態における図４の波形Ｗ５～Ｗ９と同様であるので、ここでは、説明を省略する。
　また、波形Ｗ３２、波形Ｗ３６、及び波形Ｗ３７は、ＳＲ単位回路３ａのシフト信号生成部４の動作を示している。このシフト信号生成部４の動作は、時刻ｔ１～時刻ｔ３において、第３の実施形態における図９の波形Ｗ２２、波形Ｗ２５、及び波形Ｗ２６と同様である。
　次に、時刻ｔ４において、クロック信号ＣＫ１ＢがＨレベルからＬレベルに遷移した場合に、シフト信号生成部４は、シフト出力信号ＳＰＯｘを電圧Ｖｄｄ（Ｈレベル）から電圧Ｖｓｓ（Ｌレベル）に遷移させる。この場合、シフト出力部４２のＮ型トランジスタ４２１の出力が、クロック信号ＣＫ１Ｂに応じて、Ｌレベルに変化することにより、コンデンサ４２３を介してブートストラップ動作し、ノードＮ３が電圧Ｖｄｄより低い電圧になる。また、時刻ｔ４において、出力端子Ｔｏの出力信号ＳＯｘは、Ｈレベルに遷移するため、Ｎ型トランジスタ４２２は、導通状態になる。これにより、Ｎ型トランジスタ４２２は、シフト出力信号ＳＰＯｘの信号線をＬレベルに遷移する。
　次に、時刻ｔ５において、クロック信号ＣＫ２がＬレベルからＨレベルに遷移した場合に、パルス生成回路１ａのＮ型トランジスタ３３が導通状態になるため、ノードＮ３が閾値電圧よりも低くなる。これにより、Ｎ型トランジスタ４２１は、非導通状態になる。
　以上説明したように、本実施形態におけるシフトレジスタ回路６ａは、ＳＲ単位回路３ａを多段接続したシフトレジスタであって、ＳＲ単位回路３ａは、第２の実施形態におけるパルス生成回路１ａを備えている。
　そのため、本実施形態におけるシフトレジスタ回路６ａは、第２の実施形態におけるパルス生成回路１ａと同様の効果を奏する。
　上述した第１～第４の実施形態において、パルス生成回路１（１ａ）は、単一の導電型のトランジスタにより構成される一例として、Ｎ型トランジスタにより構成される実施形態を説明したが、Ｐチャネル型電界効果トランジスタ（以下、「Ｐ型トランジスタ」という）で構成されてもよい。
　以下、単一の導電型のトランジスタとして、Ｐ型トランジスタを使用する場合の実施形態について説明する。
　［第５の実施形態］
　図１３は、第５の実施形態によるパルス生成回路１ｂの一例を示すブロック図である。
　本実施形態におけるパルス生成回路１ｂは、第１の実施形態におけるパルス生成回路１のＮ型トランジスタの代わりに、Ｐ型トランジスタに置き換えた一例を示している。
　図１３において、パルス生成回路１ｂは、出力部６０と、出力制御部７とを備えている。
　また、本実施形態において、パルス生成回路１ｂは、電圧Ｖｓｓ（第１の電圧）が供給される電源線ＬＶｓｓ（第１の電源線）と、電圧Ｖｄｄ（第２の電圧）が供給される電源線ＬＶｄｄ（第２の電源線）とを有している。なお、電圧Ｖｄｄは、電圧Ｖｓｓよりも高い電圧である。
　出力制御部７は、少なくとも出力端子Ｔｏの出力が電圧Ｖｓｓ（Ｌレベル）から電圧Ｖｓｓとは異なる所定の電圧（Ｈレベル）に遷移し、再び電圧Ｖｓｓに遷移するまでの期間、Ｐ型トランジスタ６２が導通状態になるように、Ｐ型トランジスタ６２のゲート端子の電圧を制御する。ここで、所定の電圧とは、電圧Ｖｄｄと電圧Ｖｓｓとの間の電圧であって、抵抗６１の抵抗値と、Ｐ型トランジスタ６２のオン抵抗との比に基づいて決定される電圧である。出力制御部７は、Ｐ型トランジスタ６２のゲート電圧を制御するための回路である。本実施形態では、出力制御部７は、出力端子Ｔｏに出力する出力信号を出力制御部７の制御信号としてフィードバックしている。
　また、出力制御部７は、プリチャージ部７０と、リセット部８０とを備えている。
　プリチャージ部７０は、少なくとも出力端子Ｔｏの出力による電圧Ｖｓｓから上述した所定の電圧（Ｈレベルの電圧）への遷移を含む期間、Ｐ型トランジスタ６２のゲート端子の電圧を、Ｐ型トランジスタ６２が導通状態になる電圧にプリチャージする。プリチャージ部７０は、制御信号ＥＮＢがＬレベルである場合に、ノードＮ１をＰ型トランジスタ６２が導通状態になる電圧にプリチャージ（予備充電）する。また、プリチャージ部７０は、制御信号ＥＮＢがＨレベルである場合に、Ｐ型トランジスタ６２が導通状態になる電圧にプリチャージすることを停止し、ノードＮ１をフローティング状態にする。
　また、プリチャージ部７０は、Ｐ型トランジスタ７１、及びＰ型トランジスタ７２を備えている。
　Ｐ型トランジスタ７１（第１プリチャージトランジスタ）は、ドレイン端子が電源線ＬＶｓｓに接続され、ゲート端子が制御信号ＥＮＢの信号線に接続され、ソース端子がノードＮ２に接続されている。Ｐ型トランジスタ７１は、制御信号ＥＮＢがＬレベル（例えば、電圧Ｖｓｓの電圧レベル）である場合に、導通状態になり、電圧ＶｓｓからＰ型トランジスタ７１の閾値電圧分だけ上昇した電圧をノードＮ２に供給する。また、Ｐ型トランジスタ７１は、制御信号ＥＮＢがＨレベルである場合に、非導通状態になり、ノードＮ２をフローティング状態にする。なお、この場合に、リセット部８０のＰ型トランジスタ８２も非導通状態である。
　Ｐ型トランジスタ７２（第２プリチャージトランジスタ）は、ドレイン端子及びゲート端子がノードＮ２に接続され、ソース端子がノードＮ１に接続されている。すなわち、Ｐ型トランジスタ７２は、ダイオード接続されてダイオードとして機能し、ノードＮ２とノードＮ１との間に接続されている。Ｐ型トランジスタ７２は、ノードＮ２に供給された電圧からＰ型トランジスタ７２の閾値電圧分だけ上昇した電圧をノードＮ１に供給する。
　このように、プリチャージ部７０は、制御信号ＥＮＢがＬレベル（例えば、電圧Ｖｓｓの電圧レベル）である場合に、ノードＮ１を「電圧Ｖｓｓ＋（Ｐ型トランジスタ７１の閾値電圧）＋（Ｐ型トランジスタ７２の閾値電圧）」の電圧にプリチャージする。なお、このノードＮ１にプリチャージされる電圧は、Ｐ型トランジスタ６２の閾値電圧よりも低い電圧である。
　リセット部８０は、出力端子Ｔｏの出力が所定の電圧から電圧Ｖｓｓに遷移した場合に、Ｐ型トランジスタ６２のゲート端子（ノードＮ１）の電圧を、Ｐ型トランジスタ６２が非導通状態になる電圧にリセット（ディスチャージ）する。リセット部８０は、例えば、出力制御部７の制御信号としてフィードバックされた出力端子Ｔｏの出力信号に基づいて、Ｐ型トランジスタ６２のゲート電圧を非導通状態になるように、電圧Ｖｄｄに遷移させる制御を行う。
　また、リセット部８０は、Ｐ型トランジスタ８１と、Ｐ型トランジスタ８２とを備えている。
　Ｐ型トランジスタ８１（リセットトランジスタ）は、ドレイン端子がノードＮ１に接続され、ゲート端子が出力端子Ｔｏに接続され、ソース端子が電圧Ｖｄｄの電源線ＬＶｄｄに接続されている。Ｐ型トランジスタ８１は、出力端子Ｔｏの出力が電圧Ｖｄｄである場合に、非導通状態になり、ノードＮ１をフローティング状態にする。また、Ｐ型トランジスタ８１は、出力端子Ｔｏの出力が電圧Ｖｓｓである場合に、導通状態になり、ノードＮ１を電圧Ｖｄｄにリセットするようにディスチャージする。なお、Ｐ型トランジスタ８１は、出力端子Ｔｏの出力が電圧Ｖｓｓに確実に遷移した後に、ノードＮ１を電圧Ｖｄｄに遷移させるように、駆動能力（オン抵抗）が調整されている。ここでは、Ｐ型トランジスタ８１は、出力端子Ｔｏの出力が電圧Ｖｓｓに遷移した後に、所定の期間かけて、ノードＮ１を電圧Ｖｄｄにリセット（ディスチャージ）するように、駆動能力（オン抵抗）が調整されている。
　Ｐ型トランジスタ８２は、ドレイン端子がノードＮ２に接続され、ゲート端子が出力端子Ｔｏに接続され、ソース端子が電圧Ｖｄｄの電源線ＬＶｄｄに接続されている。Ｐ型トランジスタ８２は、出力端子Ｔｏの出力がほぼ電圧Ｖｄｄである場合に、非導通状態になり、ノードＮ２をフローティング状態にする。また、Ｐ型トランジスタ８２は、出力端子Ｔｏの出力が電圧Ｖｓｓである場合に、導通状態になり、ノードＮ２を電圧Ｖｄｄにリセットするようにディスチャージする。
　出力部６０は、ブートストラップ構成の回路であり、抵抗６１、Ｐ型トランジスタ６２、及びコンデンサ６３を備えている。出力部６０は、上述したように、出力端子Ｔｏの出力が、ＨレベルからＬレベルに遷移する際に、電圧Ｖｓｓを出力端子Ｔｏに出力させるための動作であるブートストラップ動作を行う。
　抵抗６１（電流制限素子）は、電圧Ｖｓｓが供給される電源線ＬＶｓｓと出力端子Ｔｏとの間に接続され、電源線ＬＶｓｓから出力端子Ｔｏに所定の電流により電圧Ｖｓｓを供給する。
　Ｐ型トランジスタ６２（出力トランジスタ）は、ソース端子がクロック信号ＣＫＢの信号線に接続され、ゲート端子（制御端子）がノードＮ１に接続され、ドレイン端子が出力端子Ｔｏに接続されている。Ｐ型トランジスタ６２は、入力されたクロック信号ＣＫＢを、出力制御部７からゲート端子に供給される電圧に応じて出力端子Ｔｏに出力する。Ｐ型トランジスタ６２は、ゲート電圧が閾値電圧以下である場合に、導通状態になる。また、Ｐ型トランジスタ６２は、ゲート電圧が閾値電圧を超える場合に、非導通状態になる。
　Ｐ型トランジスタ６２は、導通状態において、クロック信号ＣＫＢに電圧Ｖｄｄが供給された場合に、ドレイン端子に電圧Ｖｄｄを出力する。また、Ｐ型トランジスタ６２は、ゲート端子に電圧Ｖｓｓ以上の電圧が供給された導通状態において、クロック信号ＣＫＢに電圧Ｖｓｓが供給された場合に、ゲート端子の電圧から閾値電圧分だけ上昇した電圧をドレイン端子に出力する。すなわち、Ｐ型トランジスタ６２のドレイン端子に電圧Ｖｓｓを出力させるためには、電圧Ｖｓｓから閾値電圧分だけ低い電圧以下の電圧（「電圧Ｖｓｓ－閾値電圧」以下の電圧）をゲート端子に、供給する必要がある。
　コンデンサ６３（静電容量素子）は、出力端子ＴｏとＰ型トランジスタ６２のゲート端子（ノードＮ１）との間に接続されている。コンデンサ６３は、Ｐ型トランジスタ６２のゲート端子に、上述した「電圧Ｖｄｄ－閾値電圧」以下の電圧を供給するために、出力端子Ｔｏの出力がＨレベルからＬレベルに遷移する際に、Ｐ型トランジスタ６２のゲート端子が接続されているノードＮ１を充電する。
　次に、本実施形態におけるパルス生成回路１ｂの動作について説明する。
　図１４は、本実施形態におけるパルス生成回路１ｂの動作の一例を示すタイムチャートである。
　図１４において、波形Ｗ４１は、制御信号ＥＮＢの電圧波形を示し、波形Ｗ４２は、クロック信号ＣＫＢ（クロック信号）の電圧波形を示している。また、波形Ｗ４３は、図１３のノードＮ１の電圧波形を示し、波形Ｗ４４は、出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。
　また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　本実施形態におけるパルス生成回路１ｂの動作は、図２に示される第１の実施形態におけるパルス生成回路１の動作を論理反転した動作になる。すなわち、図１４において、図２の入力信号ＥＮ及びＣＫが、入力信号ＥＮ及びＣＫを論理反転した入力信号ＥＮＢ及びＣＫＢに置き換えられ、出力信号ＳＯｘもＨレベルのパルス信号を出力する。
　まず、時刻ｔ１において、制御信号ＥＮＢがＨレベルからＬレベルに遷移した場合に、パルス生成回路１ｂの出力制御部７がノードＮ１にプリチャージを開始する。すなわち、この場合、プリチャージ部７０のＰ型トランジスタ７１が導通状態になり、Ｐ型トランジスタ７１は、電圧ＶｓｓからＰ型トランジスタ７１の閾値電圧分だけ上昇した電圧をノードＮ２に供給する。また、これにより、ダイオード接続されたＰ型トランジスタ７２が導通状態になり、ノードＮ１を所定の電圧Ｖ１にプリチャージする。ここで、電圧Ｖ１は、「Ｖ１＝電圧Ｖｓｓ＋ΔＶｐ」であり、電圧ΔＶｐは、Ｐ型トランジスタ７１の閾値電圧とＰ型トランジスタ７２の閾値電圧によって定まる電圧である。
　なお、時刻ｔ１において、クロック信号ＣＫＢは、Ｌレベルである。そのため、ノードＮ１がＰ型トランジスタ６２の閾値電圧以上になった場合に、パルス生成回路１ｂは、電圧Ｖｓｓ（Ｌレベル）を出力端子Ｔｏに出力する。
　次に、時刻ｔ２において、クロック信号ＣＫＢがＬレベルからＨレベルに遷移して、出力部６０のＰ型トランジスタ６２のソース端子にクロック信号ＣＫＢのＨレベルが印加される。Ｐ型トランジスタ６２は、ノードＮ１がＰ型トランジスタ６２の閾値電圧以下にプリチャージされたことにより、導通状態になる。そして、Ｐ型トランジスタ６２は、クロック信号ＣＫＢの電圧Ｖｄｄ（Ｈレベル）を出力端子Ｔｏに供給する。ここで、出力端子Ｔｏには、抵抗６１を介して電圧Ｖｓｓが供給されるため、出力信号ＳＯｘは、Ｐ型トランジスタ６２のオン抵抗値と、抵抗６１の抵抗値との比によって決定される電圧「Ｖｄｄ－ΔＶｌｏ」となる。このように、クロック信号ＣＫＢがＬレベルからＨレベルに遷移した場合に、パルス生成回路１ｂは、出力信号ＳＯｘを電圧Ｖｓｓ（Ｌレベル）から電圧「Ｖｄｄ－ΔＶｌｏ」（Ｈレベル）に遷移させる。
　なお、時刻ｔ１から時刻ｔ２までの期間、出力信号ＳＯｘは、電圧Ｖｓｓの信号レベルであるため、リセット部８０のＰ型トランジスタ８１及びＰ型トランジスタ８２は、導通状態になる。ここでは、プリチャージ部７０のＰ型トランジスタ７１及びＰ型トランジスタ７２の駆動能力が、Ｐ型トランジスタ８１及びＰ型トランジスタ８２の駆動能力よりも十分に大きいため、ノードＮ１及びノードＮ２は、Ｐ型トランジスタ６２の閾値電圧以下にプリチャージされる。
　次に、時刻ｔ３において、制御信号ＥＮＢがＬレベルからＨレベルに遷移した場合に、パルス生成回路１ｂの出力制御部７がノードＮ１にプリチャージすることを停止する。この場合、出力端子Ｔｏの出力がＨレベル（電圧「Ｖｄｄ－ΔＶｌｏ」）であるため、Ｐ型トランジスタ８１及びＰ型トランジスタ８２が、非導通状態である。また、制御信号ＥＮＢがＨレベルに遷移することにより、プリチャージ部７０のＰ型トランジスタ７１及びＰ型トランジスタ７２は、非導通状態になる。そのため、ノードＮ１は、Ｐ型トランジスタ６２の閾値電圧以下にプリチャージされたままフローティング状態になる。
　次に、時刻ｔ４において、クロック信号ＣＫＢがＨレベルからＬレベルに遷移した場合に、出力部６０のＰ型トランジスタ６２の出力が、クロック信号ＣＫＢに応じて、Ｌレベルに変化する。そして、出力部６０は、Ｐ型トランジスタ６２の出力がＬレベルに変化することにより、コンデンサ６３を介してブートストラップ動作し、ノードＮ１がプリチャージされた電圧よりも電圧ΔＶｂｓｔ分低くなる。これにより、Ｐ型トランジスタ６２は、ゲート端子に「電圧Ｖｓｓ－閾値電圧」よりも低い電圧が供給されるため、電圧Ｖｓｓと等しい電圧を出力端子Ｔｏに出力する。すなわち、Ｐ型トランジスタ６２は、ブートストラップ動作により、クロック信号ＣＫＢのＬレベルを電圧損失なしに出力信号ＳＯｘに伝達する。このように、クロック信号ＣＫＢがＨレベルからＬレベルに遷移した場合に、パルス生成回路１ｂは、出力信号ＳＯｘを電圧「Ｖｄｄ－ΔＶｌｏ」（Ｈレベル）から電圧Ｖｓｓ（Ｌレベル）に遷移させる。
　また、ここでは、出力端子Ｔｏの出力がＬレベル（電圧Ｖｓｓ）であるため、Ｐ型トランジスタ８１及びＰ型トランジスタ８２が、導通状態になる。そのため、Ｐ型トランジスタ８１及びＰ型トランジスタ８２は、所定の期間かけて、ノードＮ１及びノードＮ２を電圧Ｖｄｄにリセット（ディスチャージ）する。すなわち、リセット部８０は、出力端子Ｔｏの出力が電圧Ｖｓｓに遷移した後に、所定の期間かけて、ノードＮ１を電圧Ｖｄｄにリセット（ディスチャージ）する。ここで、所定の期間は、時刻ｔ４から時刻ｔ５までの期間であってもよい。
　次に、時刻ｔ５において、ノードＮ１であるＰ型トランジスタ６２のゲート端子が、Ｐ型トランジスタ６２の閾値電圧より高くなり、Ｐ型トランジスタ６２は、非導通状態になる。これにより、出力部６０は、ブートストラップ動作を停止する。そして、電源線ＬＶｓｓから出力端子Ｔｏに抵抗６１を介して所定の電流により電圧Ｖｓｓを供給して、出力端子Ｔｏの出力信号ＳＯｘを電圧Ｖｓｓに維持する。
　これにより、時刻ｔ４以降、出力信号ＳＯｘは、電圧Ｖｓｓが維持される。
　以上説明したように、本実施形態におけるパルス生成回路１ｂは、単一の導電型のトランジスタ（例えば、Ｐ型トランジスタ）で構成され、出力部６０と、出力制御部７とを備えている。出力部６０は、電圧Ｖｓｓ（第１の電圧）が供給されている電源線ＬＶｓｓから出力端子Ｔｏに所定の電流により電圧Ｖｓｓを供給する抵抗６１を有し、電圧Ｖｓｓを出力端子Ｔｏに出力するブートストラップ動作をする。そして、出力制御部７は、出力端子Ｔｏの出力が電圧Ｖｓｓに遷移する際に、ブートストラップ動作を動作させ、出力端子Ｔｏの出力が電圧Ｖｓｓに遷移した後に、ブートストラップ動作を停止させるとともに、抵抗６１から電圧Ｖｓｓを出力端子Ｔｏに出力するように制御をする。また、出力部６０は、Ｐ型トランジスタ６２と、コンデンサ６３とを備えている。Ｐ型トランジスタ６２は、入力されたクロック信号ＣＫＢを、ゲート端子の電圧に応じて出力端子Ｔｏに出力する。
　このように、本実施形態におけるパルス生成回路１ｂは、第１の電圧を電圧Ｖｓｓとして、第１の実施形態におけるパルス生成回路１をＰ型トランジスタにより構成するようにしたので、第１の実施形態と同様の効果を奏する。
　次に、第６の実施形態によるパルス生成回路１ｃについて、図面を参照して説明する。
　［第６の実施形態］
　図１５は、第６の実施形態によるパルス生成回路１ｃの一例を示すブロック図である。
　本実施形態において、パルス生成回路１ｃは、第５の実施形態におけるパルス生成回路１ｂのリセット部８０に、第２の入力信号であるクロック信号ＣＫ２Ｂ（クロック信号）によって制御されるＰ型トランジスタ８３を追加した点が、第５の実施形態と異なる。また、本実施形態では、クロック信号ＣＫＢの代わりに第１の入力信号であるクロック信号ＣＫ１Ｂがパルス生成回路１ｃに入力される。
　図１５において、パルス生成回路１ｃは、出力部６０と、出力制御部７ａとを備えている。
　なお、図１５において、図１３と同一の構成については同一の符号を付し、その説明を省略する。
　上述したように、本実施形態における出力制御部７ａは、リセット部８０ａがＰ型トランジスタ８３を備える点が、第５の実施形態における出力制御部７と異なる。また、本実施形態における出力制御部７ａは、第２の実施形態における出力制御部２ａをＰ型トランジスタにより構成したものであり、リセット部８０ａのＰ型トランジスタ８３は、第２の実施形態におけるＮ型トランジスタ３３に対応する。
　Ｎ型トランジスタ８３（第２リセットトランジスタ）は、ドレイン端子がノードＮ３に接続され、ゲート端子がクロック信号ＣＫ２Ｂに接続され、ソース端子が電圧Ｖｄｄの電源線ＬＶｄｄに接続されている。Ｐ型トランジスタ８３は、クロック信号ＣＫ２ＢがＨレベルである場合に、非導通状態になり、ノードＮ１及びノードＮ２をフローティング状態にする。また、Ｐ型トランジスタ８３は、クロック信号ＣＫ２ＢがＬレベルである場合に、導通状態になり、ノードＮ１及びノードＮ２を電圧Ｖｄｄにリセット（ディスチャージ）する。なお、クロック信号ＣＫ２Ｂ（第２のクロック信号）は、クロック信号ＣＫ１Ｂ（第１のクロック信号）とは位相の異なる信号である。
　次に、本実施形態におけるパルス生成回路１ｃの動作について説明する。
　図１６は、本実施形態におけるパルス生成回路１ｃの動作の一例を示すタイムチャートである。
　図１６において、波形Ｗ４５は、制御信号ＥＮＢの電圧波形を示し、波形Ｗ４６は、クロック信号ＣＫ１Ｂ（第１のクロック信号）の電圧波形を示し、波形Ｗ４７は、クロック信号ＣＫ２Ｂ（第２のクロック信号）の電圧波形を示している。また、波形Ｗ４８は、図１５のノードＮ１の電圧波形を示し、波形Ｗ４９は、本実施形態における出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。
　また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　図１６において、時刻ｔ１から時刻ｔ４までの動作は、クロック信号ＣＫＢに代えてクロック信号ＣＫ１Ｂが用いられている点を除き、図１４に示す第５の実施形態の動作と同様であるので、ここでは説明を省略する。
　また、図１６に示される本実施形態におけるパルス生成回路１ｃの動作は、図４に示される第２の実施形態におけるパルス生成回路１ａの動作を論理反転した動作になるので、ここでは説明を省略する。
　以上説明したように、本実施形態におけるパルス生成回路１ｃは、第１の電圧を電圧Ｖｓｓとして、第２の実施形態におけるパルス生成回路１ａをＰ型トランジスタにより構成するようにしたので、第２の実施形態と同様の効果を奏する。
　次に、上述した第５の実施形態におけるパルス生成回路１ｂを表示装置１００のシフトレジスタに適用した場合の一例について、図面を参照して説明する。
　［第７の実施形態］
　本実施形態において、表示装置１００は、シフトレジスタ回路６の代わりにシフトレジスタ回路６ｂを備える点を除いて、図５に示される表示装置１００と同様であるので、ここでは説明を省略する。
　図１７は、本実施形態によるシフトレジスタ回路６ｂの一例を示すブロック図である。
　この図において、シフトレジスタ回路６ｂは、例えば、ｎ個のＳＲ単位回路３ｂ（３ｂ＿１～３ｂ＿ｎ）を備え、ＳＲ単位回路３ｂを多段接続したシフトレジスタである。
　なお、本実施形態では、シフトレジスタ回路６ｂが、Ｐ型トランジスタにより構成されるため、ソーススタートパルスＳＰを論理反転したソーススタートパルスＳＰＢが初段のＳＲ単位回路３ｂ＿１に入力される。その他の構成は、ＳＲ単位回路３がＳＲ単位回路３ｂに置き換わっている点を除いて、図６に示すシフトレジスタ回路６と同様である。
　次に、本実施形態におけるＳＲ単位回路３ｂの構成について説明する。
　図１８は、本実施形態におけるＳＲ単位回路３ｂの一例を示すブロック図である。
　この図において、ＳＲ単位回路３ｂは、出力信号生成部５ｂと、シフト信号生成部９とを備えている。
　出力信号生成部５ｂは、第５の実施形態におけるパルス生成回路１ｂを備え、クロック信号ＣＫＢにクロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）が入力され、クロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）に応じて、出力端子Ｔｏに出力信号ＳＯｘを出力する。なお、パルス生成回路１ｂの構成については、図１３に示す構成と同様であるので、ここでは説明を省略する。
　シフト信号生成部９は、出力信号ＳＯｘに応じて、シフト出力信号ＳＰＯｘを出力する。例えば、シフト信号生成部９は、クロック信号ＣＫにクロック信号ＳＣＫ１（ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）が入力され、出力信号ＳＯｘの論理反転信号であるシフト出力信号ＳＰＯｘを出力する。
　また、シフト信号生成部９は、シフト出力制御部９１と、シフト出力部９２とを備えている。
　シフト出力部９２は、シフト出力制御部９１から出力される制御信号に基づいて、ブートストラップ動作を行い、ブートストラップ動作を利用して、クロック信号ＣＫに応じて、電圧Ｖｓｓの電圧レベルの信号を出力する。シフト出力部９２は、例えば、Ｐ型トランジスタ９２１、Ｐ型トランジスタ９２２、及びコンデンサ９２３備えている。
　Ｐ型トランジスタ９２１（第１出力トランジスタ）は、ゲート端子の電圧に応じて、クロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）の逆位相のクロック信号である逆相クロック信号ＳＣＫ１（ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）をシフト出力信号ＳＰＯｘとして出力する。Ｐ型トランジスタ９２１は、例えば、ソース端子がクロック信号ＣＫの信号線に接続され、ゲート端子（制御端子）がノードＮ３に接続され、ドレイン端子がシフト出力信号ＳＰＯｘの信号線に接続されている。
　Ｐ型トランジスタ９２２（第２出力トランジスタ）は、電圧Ｖｄｄが供給される電源線ＬＶｄｄとシフト出力信号ＳＰＯｘの信号線との間に接続され、ゲート端子が出力端子Ｔｏに接続されている。すなわち、Ｎ型トランジスタ９２２は、例えば、ソース端子が電源線ＬＶｄｄに接続され、ゲート端子が出力端子Ｔｏに接続され、ドレイン端子がシフト出力信号ＳＰＯｘの信号線に接続されている。
　コンデンサ９２３（静電容量素子）は、シフト出力信号ＳＰＯｘの信号線と、Ｐ型トランジスタ９２１のゲート端子（ノードＮ３）との間に接続されている。コンデンサ９２３は、Ｐ型トランジスタ９２１のゲート端子に、「電圧Ｖｓｓ－閾値電圧」以下の電圧を供給するために、シフト出力信号ＳＰＯｘがＨレベルからＬレベルに遷移する際に、Ｐ型トランジスタ９２１のゲート端子が接続されているノードＮ３を充電する。
　シフト出力制御部９１は、少なくともシフト出力信号ＳＰＯｘが電圧Ｖｓｓを出力する期間、Ｐ型トランジスタ９２１が導通状態になるように、Ｐ型トランジスタ９２１のゲート端子の電圧を制御する。
　また、シフト出力制御部９１は、Ｐ型トランジスタ９１１を備えている。
　Ｐ型トランジスタ９１１（第３プリチャージトランジスタ）は、ドレイン端子がノードＮ２に接続され、ゲート端子が電源線ＬＶｓｓに接続され、ソース端子がノードＮ３に接続されている。Ｐ型トランジスタ９１１は、ノードＮ２に供給された電圧をノードＮ３に供給（プリチャージ）する。
　なお、ノードＮ３の電圧は、Ｐ型トランジスタ９２１を導通状態にする閾値電圧よりも低い電圧にプリチャージされた後、ブートストラップ動作により、シフト出力信号ＳＰＯｘが、電圧Ｖｄｄから電圧Ｖｓｓに遷移する際に、電圧Ｖｓｓよりも閾値電圧以下低い電圧になる。また、ノードＮ３の電圧は、ブートストラップ動作により、シフト出力信号ＳＰＯｘが、電圧Ｖｓｓから電圧Ｖｄｄに遷移する際に、プリチャージ電圧に戻り、同時に出力端子ＴｏがＨレベルからＬレベルとなることにより、Ｐ型トランジスタ８２が導通状態となる。そして、ノードＮ２がＶｄｄレベルとなることによって、シフト出力信号ＳＰＯｘは、最終的には電圧Ｖｄｄとなる。
　次に、本実施形態におけるシフトレジスタ回路６ｂの動作について説明する。
　図１９は、本実施形態におけるシフトレジスタ回路６ｂの動作の一例を示すタイムチャートである。
　図１９において、波形Ｗ５０～Ｗ５４は、ソーススタートパルスＳＰＢの電圧波形、クロック信号ＳＣＫ１の電圧波形、クロック信号ＳＣＫ１Ｂの電圧波形、クロック信号ＳＣＫ２の電圧波形、クロック信号ＳＣＫ２Ｂの電圧波形を順に示している。また、波形Ｗ５５～Ｗ５７は、出力信号ＳＯ１～ＳＯ３の電圧波形を順に示し、波形Ｗ５８及びＷ５９は、出力信号ＳＯｎ－１及びＳＯｎの電圧波形を示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　図１９に示される本実施形態におけるシフトレジスタ回路６ｂの動作は、図８に示される第３の実施形態におけるシフトレジスタ回路６の動作を論理反転した動作になる（時刻ｔ１１～ｔ１６参照）。
　すなわち、シフトレジスタ回路６ｂは、ソーススタートパルスＳＰＢの立ち下がりからシフト動作を開始する奇数段の出力信号（ＳＯ１、ＳＯ３、・・・）をクロック信号ＳＣＫ１の立ち上がり（又は立ち下がり）に応じて順次出力し、偶数段の出力信号（ＳＯ２、・・・）をクロック信号ＳＣＫ２の立ち上がり（又は立ち下がり）に応じて順次出力する。
　次に、本実施形態におけるシフトレジスタ回路６ｂのＳＲ単位回路３ｂの動作について説明する。
　図２０は、本実施形態におけるＳＲ単位回路３ｂの動作の一例を示すタイムチャートである。
　図２０において、波形Ｗ６０は、入力信号ＥＮＢ（ソーススタートパルスＳＰＢ又は前段のシフト出力信号ＳＰＯｘ）の電圧波形を示している。また、波形Ｗ６１は、クロック信号ＣＫ（クロック信号ＳＣＫ１、ＳＣＫ２、ＳＣＫ１Ｂ、又はＳＣＫ２Ｂ）の電圧波形を示し、波形Ｗ６２は、クロック信号ＣＫＢ（クロック信号ＳＣＫ１Ｂ、ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）の電圧波形を示している。また、波形Ｗ６３は、図１８のノードＮ１の電圧波形を示し、波形Ｗ６４は、出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。また、波形Ｗ６５は、図１８のノードＮ３の電圧波形を示し、波形Ｗ６６は、シフト出力信号ＳＰＯｘの電圧波形を示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　図２０に示される本実施形態におけるＳＲ単位回路３ｂの動作は、図９に示される第３の実施形態におけるＳＲ単位回路３の動作を論理反転した動作になる（時刻ｔ１～ｔ５参照）。
　以上説明したように、本実施形態におけるシフトレジスタ回路６ｂは、第１の電圧を電圧Ｖｓｓとして、第３の実施形態におけるシフトレジスタ回路６をＰ型トランジスタにより構成するようにしたので、第３の実施形態と同様の効果を奏する。
　次に、第７の実施形態とは別の実施形態として、上述した第６の実施形態におけるパルス生成回路１ｃを表示装置１００のシフトレジスタに適用した場合の一例について、図面を参照して説明する。
　［第８の実施形態］
　まず、本実施形態におけるシフトレジスタ回路６ｃの構成について説明する。
　図２１は、本実施形態によるシフトレジスタ回路６ｃの一例を示すブロック図である。
　この図において、シフトレジスタ回路６ｃは、例えば、ｎ個のＳＲ単位回路３ｃ（３ｃ＿１～３ｃ＿ｎ）を備え、ＳＲ単位回路３ｃを多段接続したシフトレジスタである。
　なお、本実施形態における表示装置１００は、シフトレジスタ回路６の代わりにシフトレジスタ回路６ｃを備える点を除いて、図５に示される表示装置１００と同様である。
　また、本実施形態では、シフトレジスタ回路６ｃが、Ｐ型トランジスタにより構成されるため、ソーススタートパルスＳＰを論理反転したソーススタートパルスＳＰＢが初段のＳＲ単位回路３ｃ＿１に入力される。その他の構成は、ＳＲ単位回路３ａがＳＲ単位回路３ｃに置き換わっている点を除いて、図１０に示すシフトレジスタ回路６ａと同様である。
　本実施形態におけるシフトレジスタ回路６ｃは、ｎ個のＳＲ単位回路３ｃ（３ｃ＿１～３ｃ＿ｎ）を備えている。なお、ｎ個のＳＲ単位回路３ｃには、（クロック信号ＳＣＫ１、ＳＣＫ１Ｂ、及びＳＣＫ２）、（ＳＣＫ２、ＳＣＫ２Ｂ、及びＳＣＫ１）、（クロック信号ＳＣＫ１Ｂ、ＳＣＫ１、及びＳＣＫ２Ｂ）、（ＳＣＫ２Ｂ、ＳＣＫ２、及びＳＣＫ１Ｂ）のうちのいずれかの信号の組が入力されている。
　次に、本実施形態におけるＳＲ単位回路３ｃの構成について説明する。
　図２２は、本実施形態におけるＳＲ単位回路３ｃの一例を示すブロック図である。
　この図において、ＳＲ単位回路３ｃは、出力信号生成部５ｃと、シフト信号生成部９とを備えている。
　出力信号生成部５ｃは、第６の実施形態におけるパルス生成回路１ｃを備え、クロック信号ＣＫ１Ｂにクロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）が入力され、クロック信号ＳＣＫ１Ｂ（ＳＣＫ２Ｂ、ＳＣＫ１、又はＳＣＫ２）に応じて、出力端子Ｔｏに出力信号ＳＯｘを出力する。なお、パルス生成回路１ｃの構成については、図１５に示す構成と同様であるので、ここでは説明を省略する。
　また、図２２において、図１８と同一の構成については同一の符号を付し、その説明を省略する。
　次に、本実施形態におけるシフトレジスタ回路６ｃの動作について説明する。
　本実施形態におけるシフトレジスタ回路６ｃの動作は、図１９に示すシフトレジスタ回路６ｂの動作と同様であるので、ここでは説明を省略する。
　次に、本実施形態におけるシフトレジスタ回路６ｃのＳＲ単位回路３ｃの動作について説明する。
　図２３は、本実施形態におけるＳＲ単位回路３ｃの動作の一例を示すタイムチャートである。
　図２３において、波形Ｗ７０～Ｗ７３は、入力信号ＥＮＢ（ソーススタートパルスＳＰＢ又は前段のシフト出力信号ＳＰＯｘ）の電圧波形、クロック信号ＣＫ１の電圧波形、クロック信号ＣＫ１Ｂの電圧波形、クロック信号ＣＫ２Ｂの電圧波形を順に示している。また、波形Ｗ７４は、図２２のノードＮ１の電圧波形を示し、波形Ｗ７５は、出力端子Ｔｏに出力される出力信号ＳＯｘの電圧波形を示している。また、波形Ｗ７６は、図２２のノードＮ３の電圧波形を示し、波形Ｗ７７は、シフト出力信号ＳＰＯｘの電圧波形を示している。
　また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　図２３に示される本実施形態におけるＳＲ単位回路３ｃの動作は、図１２に示される第４の実施形態におけるＳＲ単位回路３ａの動作を論理反転した動作になる（時刻ｔ１～ｔ５参照）。
　以上説明したように、本実施形態におけるシフトレジスタ回路６ｃは、第１の電圧を電圧Ｖｓｓとして、第４の実施形態におけるシフトレジスタ回路６ａをＰ型トランジスタにより構成するようにしたので、第４の実施形態と同様の効果を奏する。
　なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
　例えば、上記の実施形態において、ＳＲ単位回路３（３ａ～３ｃ）は、シフト信号生成部４（９）を備える場合の例を説明したが、図２４に示すように、シフト信号生成部４（９）を備えない形態であってもよい。
　図２４は、シフトレジスタ回路６（６ａ～６ｃ）のＳＲ単位回路３（３ａ～３ｃ）の変形例を示すブロック図である。
　この図において、ＳＲ単位回路３ｄは、出力信号生成部５（５ａ～５ｃ）と、インバータ回路３５とを備え、インバータ回路３５は、出力信号生成部５（５ａ～５ｃ）の出力信号ＳＯｘを論理反転した信号を、次段のＳＲ単位回路３ｄに出力する。このように、ＳＲ単位回路３（３ａ～３ｃ）は、シフト信号生成部４（９）を備えない形態でもよい。
　また、上記の実施形態において、表示装置１００は、一例として、液晶表示装置である場合を説明したが、有機ＥＬ（Electro-Luminescence）表示装置、ＭＥＭＳ（Micro Electro Mechanical System）表示装置などの他の方式の表示装置であってもよい。
　また、上記の実施形態において、シフトレジスタ回路６（６ａ～６ｃ）は、表示装置１００のデータ信号駆動回路１０６内のシフトレジスタに適用する形態を説明したが、走査信号駆動回路１０８のシフトレジスタ回路１０９に適用してもよい。
　また、上記の実施形態において、パルス生成回路１（１ａ～１ｃ）は、シフトレジスタ回路６（６ａ～６ｃ）に適用する形態を説明したが、これに限定されるものではない。例えば、表示装置１００内のシフトレジスタとは異なる他の部分に適用してもよいし、表示装置以外の他の装置に適用してもよい。
　また、上記の実施形態において、シフトレジスタ回路６（６ａ～６ｃ）は、一例として、図８及び図１９に示すように、位相の異なる２つのクロック信号（ＳＣＫ１、ＳＣＫ２）の立ち上がり及び立ち下がりの両方のタイミングでシフト動作する場合を説明したが、これに限定されるものではない。例えば、クロック信号ＳＣＫ１及びＳＣＫ２の立ち上がり及び立ち下がりのいずれか一方のタイミングでシフト動作するシフトレジスタに適用してもよい。
　本発明は、液晶表示装置、有機ＥＬ表示装置、ＭＥＭＳ表示装置などの表示装置に適用できる。
　１，１ａ，１ｂ，１ｃ　　パルス生成回路
　２，２ａ，７，７ａ　　出力制御部
　３，３＿１～３＿ｎ，３ａ，３ａ＿１～３ａ＿ｎ，３ｂ，３ｂ＿１～３ｂ＿ｎ，３ｃ，３ｃ＿１～３ｃ＿ｎ　　ＳＲ単位回路
　４，９　　シフト信号生成部
　５，５ａ，５ｂ，５ｃ　　出力信号生成部
　６，６ａ，６ｂ，６ｃ　　シフトレジスタ回路
　１０，６０　　出力部
　１１，６１　　抵抗
　１２，２１，２２，３１，３２，３３，４１１，４２１，４２２　　Ｎ型トランジスタ
　１３，６３，４２３，９２３　　コンデンサ
　２０，７０　　プリチャージ部
　３０，３０ａ，８０，８０ａ　　リセット部
　４１，９１　　シフト出力制御部
　４２，９２　　シフト出力部
　６２，７１，７２，８１，８２，８３，９１１，９２１，９２２　　Ｐ型トランジスタ
　１００　　表示装置
　１０１　　タイミング信号生成回路
　１０２　　表示パネル
　１０３　　制御回路
　１０４　　電源回路
　１０５　　表示部
　１０６　　データ信号駆動回路
　１０７　　データ処理回路
　１０８　　走査信号駆動回路
　１０９　　シフトレジスタ回路

Claims (11)

  1. 　単一の導電型のトランジスタで構成されたパルス生成回路であって、
    　第１の電圧が供給されている第１の電源線から出力端子に所定の電流により前記第１の電圧を供給する電流制限素子を有し、入力された入力信号に応じて、前記第１の電圧を前記出力端子に出力するブートストラップ動作をする出力部と、
    　前記出力端子が前記第１の電圧に遷移する際に、前記ブートストラップ動作を動作させ、前記出力端子が前記第１の電圧に遷移した後に、前記ブートストラップ動作を停止させるとともに、前記電流制限素子から前記第１の電圧を前記出力端子に出力するように制御をする出力制御部と
    　を備えるパルス生成回路。
  2. 　前記電流制限素子は、前記第１の電源線と前記出力端子との間に接続され、
    　前記出力部は、
    　入力された前記入力信号を、制御端子の電圧に応じて前記出力端子に出力する出力トランジスタと、
    　前記出力端子と、前記出力トランジスタの制御端子との間に接続されている静電容量素子と
    　を備え、
    　前記出力制御部は、
    　少なくとも前記出力端子の出力が前記第１の電圧から所定の電圧に遷移し、再び前記第１の電圧に遷移するまでの期間、前記出力トランジスタが導通状態になるように、前記出力トランジスタの制御端子の電圧を制御する
    　請求項１に記載のパルス生成回路。
  3. 　前記出力制御部は、
    　少なくとも前記出力端子の出力による前記第１の電圧から前記所定の電圧への遷移を含む期間、前記出力トランジスタの制御端子の電圧を、前記出力トランジスタが導通状態になる電圧にプリチャージするプリチャージ部と、
    　前記出力端子の出力が前記所定の電圧から前記第１の電圧に遷移した場合に、前記出力トランジスタの制御端子の電圧を、前記出力トランジスタが非導通状態になる電圧にリセットするリセット部と
    　を備える請求項２に記載のパルス生成回路。
  4. 　前記リセット部は、
    　前記出力トランジスタの制御端子と前記第２の電圧が供給される前記第２の電源線との間に接続され、制御端子が前記出力端子に接続されているリセットトランジスタを備える
    　請求項３に記載のパルス生成回路。
  5. 　前記リセット部は、
    　前記出力トランジスタの制御端子と前記第２の電圧が供給される前記第２の電源線との間に直列に接続されている第１リセットトランジスタ及び第２リセットトランジスタを備え、
    　前記第１リセットトランジスタは、制御端子が前記出力端子に接続され、
    　前記第２リセットトランジスタは、制御端子が入力信号とは位相の異なる信号線に接続されている
    　請求項３に記載のパルス生成回路。
  6. 　前記単一の導電型のトランジスタは、Ｎチャネル型トランジスタであり、
    　前記第１の電圧は、前記第２の電圧より高い
    　請求項２から請求項５のいずれか一項に記載のパルス生成回路。
  7. 　前記単一の導電型のトランジスタは、Ｐチャネル型トランジスタであり、
    　前記第１の電圧は、前記第２の電圧より低い
    　請求項２から請求項５のいずれか一項に記載のパルス生成回路。
  8. 　単位回路を多段接続したシフトレジスタ回路であって、
    　前記単位回路は、請求項１から請求項７のいずれか一項に記載のパルス生成回路を備える
    　シフトレジスタ回路。
  9. 　前記単位回路は、
    　前記入力信号にクロック信号が入力される前記パルス生成回路を備え、前記クロック信号に応じて、前記出力端子に出力信号を出力する出力信号生成部と、
    　前記出力信号に応じて、シフト出力信号を出力するシフト信号生成部と
    　を備える請求項８に記載のシフトレジスタ回路。
  10. 　前記シフト信号生成部は、
    　制御端子の電圧に応じて、前記クロック信号の逆位相のクロック信号である逆相クロック信号を前記シフト出力信号として出力する第１出力トランジスタと、
    　前記第１の電圧とは異なる第２の電圧が供給される第２の電源線と前記シフト出力信号の信号線との間に接続され、制御端子が前記出力端子に接続されている第２出力トランジスタと、
    　前記シフト出力信号の信号線と、前記第１出力トランジスタの制御端子との間に接続されている静電容量素子と、
    　少なくとも前記シフト出力信号が前記第１の電圧を出力する期間、前記第１出力トランジスタが導通状態になるように、前記第１出力トランジスタの制御端子の電圧を制御するシフト出力制御部と
    　を備える請求項９に記載のシフトレジスタ回路。
  11. 　請求項８から請求項１０のいずれか一項に記載のシフトレジスタ回路を含む駆動回路を備える表示装置。
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