WO2014030185A1 - 画素アレイ基板およびそれを備えた放射線検出装置 - Google Patents

画素アレイ基板およびそれを備えた放射線検出装置 Download PDF

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    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
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    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/016—Manufacture or treatment of image sensors covered by group H10F39/12 of thin-film-based image sensors

Definitions

  • the present invention relates to a pixel provided in a flat panel type radiation detector that detects a thin display (for example, a liquid crystal display) or radiation (for example, light such as X-rays, ⁇ -rays, and infrared rays) used in an output device of a computer or a television.
  • a thin display for example, a liquid crystal display
  • radiation for example, light such as X-rays, ⁇ -rays, and infrared rays
  • the present invention relates to an array substrate and a radiation detection apparatus including the same.
  • a thin display or a flat panel radiation detector is provided with a capacitor and a thin film transistor for each pixel in a two-dimensional array (two-dimensional matrix).
  • the thin film transistor is hereinafter abbreviated as “TFT” as appropriate.
  • TFT The configuration and operation of such a TFT will be described by taking a flat panel radiation detector as an example.
  • the capacitor 101 accumulates charges according to the intensity of the radiation by the conversion layer 102 that converts the incident radiation into charges.
  • the gate electrode of the TFT 103 is connected to the gate line 104 for each column in the horizontal direction, and the gate line 104 is connected to the gate drive circuit 105.
  • a data line 106 is connected to each column in the vertical direction on the opposite terminal connected to the capacitor 101 of the TFT 103.
  • the gate drive circuit 105 sequentially transmits drive signals to the gate lines 104, whereby the gates of the TFTs 103 are turned on for each horizontal column of the two-dimensional array of pixels. Thereby, the electric charge accumulated in the capacitor 101 is read out. That is, the charge (detection signal) of each pixel is read and an image is acquired.
  • Patent Document 1 discloses a manufacturing method in a flat panel radiation detector. First, a transfer material is connected to the stamp. Next, the transfer material is brought into contact with an uncured liquid resin film (adhesive film) to cure the resin film. Then, the transfer material is peeled off from the stamp. Thereby, the transfer material is transferred onto the substrate using the stamp. A wiring is applied to each transfer material transferred by the stamp to constitute the TFT 103.
  • the conventional configuration as described above has the following problems.
  • the yield when manufacturing the device is poor.
  • a TFT is generated by printing a transfer material on a substrate using a stamp as a plate. Since this TFT is fine, it is difficult to accurately print all of the TFT. That is, according to the conventional configuration, TFTs with poor transfer as shown on the left side of FIG. 25 occur when the TFTs are transferred. Such TFTs that fail to transfer do not function at all.
  • the right side of FIG. 25 represents the configuration of the X-ray detector incorporating the substrate generated on the left side of FIG.
  • each of the detection pixels indicated by the rectangle on the right side of FIG. 25 is configured to cover the corresponding TFT.
  • the detection pixel generated on the transfer defective TFT does not operate normally.
  • TFT transfer defects reduce the yield of product manufacturing.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a pixel array substrate capable of preventing a pixel from being lost even if a malfunctioning TFT occurs during manufacturing. .
  • the present invention has the following configuration in order to solve the above-described problems. That is, the pixel array substrate according to the present invention is a pixel array substrate in which pixels each having a semiconductor layer and a pixel electrode are two-dimensionally arranged, and the pixel electrode is the same provided for one pixel electrode.
  • the transistor is electrically connected to a transistor including one selected from a plurality of semiconductor layers having a configuration.
  • pixels composed of pixel electrodes and transistors are arranged.
  • a pixel in which pixel defects are suppressed is provided.
  • An array substrate can be provided.
  • the main cause of pixel malfunction is that the transistor does not operate at all.
  • a pixel can be configured by selecting a transistor that operates completely from a plurality of transistors at the time of manufacturing, so that a pixel array substrate in which malfunction of the pixel is suppressed can be provided.
  • the pixel electrode is electrically connected to a capacitor formed by a part of a plurality of semiconductor layers provided for one pixel electrode.
  • the pixel electrode is provided so as to cover a plurality of semiconductor layers.
  • an insulating layer is provided between a semiconductor layer that does not constitute a pixel and a pixel electrode.
  • the pixel array substrate of the present invention can be mounted on a radiation detection apparatus. According to the device provided with the pixel array substrate according to the present invention, it is possible to provide an image with high visibility since pixel loss is suppressed.
  • the pixel array substrate according to the present invention has pixels arranged by pixel electrodes and transistors.
  • a pixel in which pixel defects are suppressed is provided.
  • An array substrate can be provided.
  • the main cause of pixel malfunction is that the transistor does not operate at all.
  • a pixel can be configured by selecting a transistor that operates completely from a plurality of transistors at the time of manufacturing, so that a pixel array substrate in which malfunction of the pixel is suppressed can be provided.
  • FIG. 3 is a plan view illustrating a configuration of a pixel array substrate according to Example 1.
  • FIG. 3 is a plan view illustrating a configuration of a pixel array substrate according to Example 1.
  • FIG. 3 is an equivalent circuit diagram of pixels included in the pixel array substrate according to the first embodiment.
  • 3 is a flowchart illustrating a manufacturing process of the pixel array substrate according to the first embodiment.
  • 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 1.
  • FIG. 6 is a schematic diagram illustrating a configuration of a pixel array substrate according to Example 2.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 2.
  • FIG. 6 is a schematic diagram illustrating a method for manufacturing a pixel array substrate according to Example 2.
  • FIG. 6 is a cross-sectional view illustrating a configuration of a radiation detector according to Embodiment 3.
  • FIG. 6 is a schematic diagram illustrating a configuration of a radiation detector according to Embodiment 3.
  • FIG. It is a schematic diagram explaining the structure which concerns on 1 modification of this invention. It is a schematic diagram explaining a conventional structure. It is a schematic diagram explaining the problem of a conventional structure.
  • Embodiment 1 of the present invention will be described below with reference to the drawings.
  • a feature of the present invention is that, as shown in FIG. 1, in a pixel array substrate 1 in which pixel electrodes P electrically connected to TFT source or drain terminals are arranged in a two-dimensional matrix, one pixel electrode P is formed.
  • islands of a plurality of laminated films 11 are provided (see FIG. 2).
  • only one of the islands of the laminated film 11 having the same configuration that functions soundly is selected as a TFT.
  • the positional relationship between the pixel electrode P and the island of the laminated film 11 is as follows. That is, the pixel electrode P is configured to straddle the islands of the plurality of stacked films 11.
  • the pixel array substrate 1 is configured by two-dimensionally arranging pixels each including a pixel electrode P for accumulating charges and an island of a stacked film 11 electrically connected to the pixel electrode P.
  • the pixel is configured by electrically connecting one of the islands of the plurality of stacked films 11 provided for one pixel electrode P to the pixel electrode P.
  • the pixel electrode P is provided so as to cover all the islands of the laminated film 11 provided for the pixel electrode P, and the pixel electrode P covers at least the island of the laminated film 11 that does not constitute a pixel. Is provided.
  • FIG. 3 shows an equivalent circuit for one pixel in the pixel array substrate 1 of the present invention.
  • the pixel array substrate 1 according to the present invention is the same as the conventional device in terms of the circuit. Rather, the feature of the present invention is that each pixel electrode P constituting the pixel has an island of the laminated film 11 that is not actually used as a TFT. These islands of the laminated film 11 do not constitute pixels, and are TFTs discarded in the manufacturing process of the pixel array substrate 1. Since this discarded TFT is not provided with wiring or the like, it does not have a structure that functions as a TFT.
  • FIG. 4 will be referred to as appropriate.
  • stamp 4 for transfer printing is formed.
  • the stamp 4 is made of a flexible material having a good surface releasability, for example, a silicone resin such as PDMS (Polydimethylsiloxane).
  • PDMS Polydimethylsiloxane
  • the stamp 4 is manufactured by coating an original plate 5 having a concavo-convex pattern with a silicone resin and curing it, and then removing it from the original plate 5 as shown in FIG. 6.
  • the stamp 4 has a thickness of about 100 ⁇ m to 500 ⁇ m and a front or back side area of about 10 cm square to 100 cm square.
  • the height of the concavo-convex portion is about 5 ⁇ m to 50 ⁇ m.
  • FIG. 7 shows the stamp 4 viewed from a direction different from that in FIG. That is, the paper surface side in FIG. 7 is the pattern surface 4a of the stamp 4 and corresponds to the lower surface of the stamp 4 described in FIG. That is, FIG. 7 represents a two-dimensional distribution of the convex portions 4 c of the stamp 4.
  • the stamp 4 has nine rectangular protrusions 4 c arranged in a 3 ⁇ vertical manner following the rectangular shape to form one convex portion group R.
  • the convex group R is arranged in a two-dimensional matrix in the stamp 4.
  • a gap having a sufficient width is provided at the boundary of the convex group R. Therefore, the gap d2 provided between the convex part groups R is wider than the gap d1 between two adjacent convex parts 4c among the convex parts 4c belonging to the same convex part group R. .
  • Step S2> Formation of Conductive Layer Reference is made to FIG. A conductive layer (metal layer) 6 is formed on the uneven pattern surface 4a of the stamp 4 on which the uneven pattern is formed.
  • the conductive layer 6 is formed in contact with the lowermost layer of the laminated film 11 formed in steps S2 to S6, that is, the stamp 4. Thereby, it is possible to easily release the laminated film 11 from the stamp 4 during the transfer in step S7.
  • Au is used as the material of the conductive layer 6. Further, the conductive layer 6 is not limited to Au, and other conductive materials may be used as long as the releasability from the stamp 4 is good.
  • the conductive layer 6 may be omitted.
  • the conductive layer 6 is formed by sputtering, vacuum deposition, ion plating, PECVD, or the like.
  • the barrier metal layer 7, the semiconductor layer 8, the insulating film layer 9, and the connection conductive layer 10 formed in steps S3 to S6 are similarly formed by a sputtering method, a vacuum evaporation method, an ion plating method, a PECVD method, or the like.
  • a barrier metal layer 7 is formed on the conductive layer 6 formed on the concave / convex pattern surface 4a of the stamp 4.
  • the barrier metal layer 7 is provided to improve the adhesion and electrical conductivity between the semiconductor layer 8 and the conductive layer 6 formed in step S4. Further, the barrier metal layer 7 has an effect of preventing metal diffusion and mutual reaction depending on the material of the semiconductor layer 8 and the conductive layer 6.
  • Mo mobdenum
  • the material of the barrier metal layer 7 is not limited to Mo, and may be Ti (titanium), W (tungsten), or a compound containing them. Further, when the semiconductor layer 8 described later is other than IGZO, the barrier metal layer 7 may not be formed as necessary.
  • a semiconductor layer 8 is formed on the barrier metal layer 7 formed on the concave / convex pattern surface 4a of the stamp 4.
  • an oxide semiconductor having at least one of In (indium), Ga (gallium), and Zn (zinc), for example, IGZO (InGaZnO 4 ) is used.
  • the material of the semiconductor layer 8 may be ZnO (zinc oxide) other than IGZO as an oxide semiconductor.
  • the material of the semiconductor layer 8 may be an organic semiconductor such as pentacene, a Si-based semiconductor such as a-Si (amorphous silicon), or a carbon nanotube.
  • insulating film layer 9 is formed on the semiconductor layer 8 formed on the concave / convex pattern surface 4a of the stamp 4.
  • SiO 2 silicon dioxide
  • the material of the insulating film layer 9 is not limited to SiO 2, and may be SiN (silicon nitride), TiO 2 (titanium oxide), Al 2 O 3 (alumina), or PI (polyimide).
  • an organic insulating film layer 9 such as an acrylic resin.
  • connection Conductive Layer 10 is formed on the insulating film layer 9 formed on the uneven pattern surface 4a of the stamp 4.
  • the connection conductive layer 10 is formed on the uppermost layer of the laminated film 11 formed in steps S2 to S6.
  • Au is used as the material of the connection conductive layer 10.
  • the material of the connection conductive layer 10 is not limited to Au, and may be a conductive material such as Ag.
  • the connection conductive layer 10 corresponds to the first conductive layer of the present invention.
  • the laminated film 11 is formed on the concave / convex pattern surface 4a of the stamp 4 in the order of the conductive layer 6, the barrier metal layer 7, the semiconductor layer 8, the insulating film layer 9, and the connection conductive layer 10.
  • the coated substrate 1h is composed of three layers. That is, the coated substrate 1h has a configuration in which a coated substrate 1ha, a ground layer 1b, and a metal layer 1c are laminated in this order as shown in FIG.
  • the material of the coated substrate 1h glass, synthetic resin, Al (aluminum), SUS (stainless steel), graphite, or the like is used.
  • PI polyimide
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PET polyethylene terephthalate
  • the ground layer 1b may be omitted.
  • Al is used as the material of the ground layer 1b.
  • the material of the ground layer 1b is not limited to Al, and may be a conductive material such as Ni (nickel) or ITO (indium tin oxide).
  • Au (gold) is used as the material of the metal layer 1c.
  • the material of the metal layer 1c is not limited to Au, and may be a conductive material such as Ag (silver).
  • the laminated film 11 of the stamp 4 is transferred to the coated substrate 1h by pressurizing and bonding the stamp 4 from the surface (back surface) 4b opposite to the uneven pattern surface 4a to the coated substrate 1h having such a configuration. .
  • Joining is performed by cold welding.
  • the uppermost connection conductive layer 10 of the laminated film 11 formed on the stamp 4 and the metal layer 1c formed on the coated substrate 1h face each other.
  • the stamp 4 is placed on the coated substrate 1h. Thereby, the connection conductive layer 10 of the stamp 4 and the metal layer 1c of the coating substrate 1h come into contact with each other.
  • the back surface 4b of the stamp 4 is pressurized with compressed air (gas).
  • compressed air gas
  • the coated substrate 1h is supported on the support base 35 in the chamber 31, and the stamp 4 is placed on the coated substrate 1h in a state where the uneven pattern surface 4a of the stamp 4 faces the coated substrate 1h.
  • the compressed air is compressed by power such as a pump (not shown) and is supplied from a supply port 37 provided in the chamber 31.
  • the compressed air in the chamber 31 is exhausted from the exhaust port 39.
  • the compressed air is air or an inert gas such as N 2 (nitrogen) or Ar (argon).
  • the space 32a in the chamber 31 is set to 0.4 MPa (4 atm), for example.
  • the pressure in the space 32b surrounded by the stamp 4 and the coated substrate 1h is, for example, 0.1 MPa (1 atm).
  • the space 32b is sealed with the stamp 4 and the coated substrate 1h. That is, the stamp 4 is pressed against the coating substrate 1h by the pressure difference between the space 32a and the space 32b.
  • the inside of the chamber 31 is, for example, normal temperature (20 ⁇ 15 ° C.).
  • the state in which the connection conductive layer 10 of the stamp 4 and the metal layer 1c of the coated substrate 1h are in contact, that is, the pressurized state is continued for 6 to 12 hours.
  • the pressurization time depends on the pressure and temperature in the chamber 31.
  • FIG. 12 shows a state in which the laminated film 11 has been transferred to the coated substrate 1h.
  • Both the connection conductive layer 10 of the stamp 4 and the metal layer 1c of the coated substrate 1h are preferably made of Au.
  • the Au layer and the Au layer are naturally fused and joined by a preset pressure (for example, 0.4 MPa). Then, after the pressurization time has elapsed, the stamp 4 is separated from the coated substrate 1h, whereby the laminated film 11 is peeled from the stamp 4 and an island of the laminated film 11 is formed on the coated substrate 1h (FIG. 12). reference). This island has a rectangular shape.
  • the surfaces of the connection conductive layer 10 of the stamp 4 and the metal layer 1c of the coated substrate 1h may be cleaned by Ar plasma treatment or UV irradiation.
  • the islands of the laminated film 11 are arranged in a two-dimensional matrix with the same pattern as described in FIG. 7 on the metal layer 1c side of the coated substrate 1h.
  • the left side of FIG. 13 specifically shows this state.
  • the symbol r on the left side of FIG. 13 is a transfer group in which the convex portion group R possessed by the stamp 4 is transferred onto the coating substrate 1h.
  • islands of the laminated film 11 are arranged in a two-dimensional matrix of 3 ⁇ 3.
  • the right side of FIG. 13 represents a cross section of one transfer group r in the coated substrate 1h.
  • the grid-like wiring B is generated so as to avoid the island pattern of the laminated film 11 printed on the coating substrate 1h.
  • the grid-like wiring B is printed in a grid shape extending vertically and horizontally on the insulating layer 1d additionally applied on the coated substrate 1h (see the left side of FIG. 14).
  • the wiring that extends vertically is a data wiring through which a signal indicating data passes
  • the wiring that extends and prints horizontally is a gate wiring through which a signal for controlling the TFT passes.
  • An insulating layer is provided at the intersection so as to be sandwiched between the wirings so that the gate wiring and the data wiring are not short-circuited.
  • the grid-like wiring B is formed by printing metal ink such as Ag or Cu (copper) with an ink jet printer (ink jet method).
  • the printing method is not limited to the ink jet method, and a relief printing method, an intaglio printing method such as gravure printing, a lithographic printing method such as offset printing, a screen printing method, or the like may be used.
  • the metal ink is cured by standing at room temperature, heating, or UV irradiation.
  • the insulating layer at the intersection and the insulating layer 1d are preferably organic insulating films such as polyimide, and may be applied by various printing methods such as an ink jet method as well as metal wiring. .
  • the grid-like wiring B is provided in the gap of the transfer group r. Since the width of the gap of the transfer group r is sufficiently wide, the grid-like wiring B can be easily attached.
  • the right side of FIG. 14 represents a cross section of one transfer group r in the coated substrate 1h. Therefore, the lattice-like wiring B has a structure including a plurality of transfer groups r and extends over one surface of the coating substrate 1h.
  • Step S9 Selection of Laminated Film
  • a method of observing nine islands of the transfer group r with a microscope and selecting islands that are normally transcribed without any defects in the shape is adopted. This selection is performed for all transfer groups r on the coated substrate 1h. In the following description, the following description will be made on the assumption that the island located at the center of the nine islands on the left side of FIG. 13 is selected as the TFT. The remaining islands are discarded TFTs.
  • a plurality of islands of the laminated film 11 having the same configuration are generated in the transfer group r by the stamp 4 and one of these is selected to be used as a TFT.
  • This island may be selected by visual inspection using an optical camera or by inspection using an electron beam.
  • the selection of this island is performed for all the transfer groups r on the coated substrate 1h, and the selection result is stored in a memory included in the inspection apparatus. Based on this information, a TFT described later is generated.
  • Step S10> Generation of TFT processing is performed so that the island of the selected laminated film 11 functions as a TFT.
  • a part of the conductive layer 6 is cut out of each layer constituting the laminated film 11.
  • the barrier metal layer 7 is also etched away to expose the semiconductor layer 8.
  • a gate insulating film is formed so as to cover the semiconductor layer 8.
  • a lead-in line b is routed from the grid-like wiring B toward the island (selected island) of the laminated film 11, and a TFT is generated.
  • These lead lines b are arranged in the gaps between the islands so as not to short-circuit with unselected islands in the transfer group r.
  • the one connected to the gate insulating film formed in step S10 is the gate electrode in the TFT, and the other is the source electrode.
  • the material and generation method of the lead-in line b are the same as the generation method of the grid-like wiring B described above.
  • the right side of FIG. 15 represents a cross section of one transfer group r in the coated substrate 1h. Then, as shown on the right side of FIG. 15, a drain electrode d to be connected to the pixel electrode P in the future is formed.
  • the insulating layer 12 is formed so as to cover all the islands of the laminated film 11 included in the transfer group r.
  • the insulating layer 12 is formed so as to be accommodated in a section of the grid-like wiring B arranged in a grid.
  • the insulating layer 12 is provided with a window w from which the drain electrode d formed in step S10 is exposed. This window w will later be filled with a conductor and will serve as one terminal of the TFT.
  • the right side of FIG. 16 represents a cross section of one transfer group r in the coated substrate 1h.
  • the pixel electrodes P are laminated on the upper surface of the insulating layer 12.
  • the pixel electrode P and the TFT are electrically connected through a conductor filled in the window w.
  • the TFT can control the conductivity between the pixel electrode P and the source electrode according to the control state of the gate.
  • the right side of FIG. 17 represents a cross section of one transfer group r in the coated substrate 1h.
  • the pixel array substrate 1 has pixels arranged by the pixel electrodes P and the TFTs.
  • the pixel electrodes P and the TFTs if one of the plurality of TFTs provided for one pixel electrode P and the pixel electrode P are configured to be electrically connected, pixel defects are suppressed.
  • a pixel array can be provided.
  • the main cause of pixel malfunction is that the TFT does not operate at all.
  • a pixel can be configured by selecting all of the TFTs that operate from the plurality of TFTs at the time of manufacturing, so that it is possible to provide the pixel array substrate 1 in which pixel malfunction is suppressed.
  • a discarded TFT that does not constitute a pixel is provided so as to cover it, the space on the substrate occupied by the pixel can be saved. Then, since pixels can be arranged with higher density, a higher-performance pixel array substrate 1 can be provided.
  • a pixel is not configured.
  • the pixel electrode P The pixel array substrate 1 can be provided which ensures insulation from the TFT and operates reliably.
  • Example 2 will be described.
  • the pixel electrodes P are arranged in a two-dimensional matrix like the configuration of the first embodiment (see FIG. 1). Also in the configuration of the second embodiment, as in the configuration of the first embodiment, a plurality of stacked film 11 islands are provided for one pixel electrode P. The point that one TFT is provided for the pixel electrode P is the same as in the first embodiment.
  • a feature of the present embodiment that is different from the configuration of Embodiment 1 is that a capacitor C is provided for one pixel electrode P as shown on the left side of FIG. That is, in the configuration of the second embodiment, one of the islands of the laminated film 11 discarded as the TFT functions as the capacitor C.
  • the right side of FIG. 18 represents an equivalent circuit for one pixel in the pixel array substrate 1 of the present embodiment.
  • the pixel array substrate 1 in this embodiment is the same as the conventional device in terms of the circuit. Rather, the feature of the present invention is that each pixel electrode P constituting the pixel has an island of the laminated film 11 that is not actually used as a TFT, and one of these is used as a capacitor C. It is in.
  • the drain of the pixel of the second embodiment is connected to the ground via a capacitor C.
  • the manufacturing method according to the second embodiment is similar to the manufacturing method of the pixel array substrate 1 described in the first embodiment. That is, the manufacturing method according to the second embodiment takes the same manufacturing process as that of the first embodiment from step S1 to step S10 described in FIG. Therefore, hereinafter, the production process of the insulating layer, which is a unique configuration in the second embodiment, will be described.
  • the capacitor C is also selected when determining which island of the stacked film 11 included in the transfer group r is to be used as the TFT. That is, in step 9, another island for the capacitor is selected in addition to the island used as the TFT.
  • the insulating layer 12 is formed so as to cover all the islands of the laminated film 11 included in the transfer group r.
  • the insulating layer 12 is formed so as to be accommodated in a section of the grid-like wiring B arranged in a grid.
  • the insulating layer 12 is provided with a window w1 in which the drain electrode d formed in step S10 is exposed, and a window w2 in which a part of the upper surface of the laminated film 11 that will function as the capacitor C is exposed in the future.
  • This window w1 will be filled with a conductor later and will serve as one terminal of the TFT, and the window w2 will be filled with a conductor later and will serve as one terminal of the capacitor C.
  • the right side of FIG. 19 represents a cross section of one transfer group r in the coated substrate 1h.
  • the ground layer 1b and the metal layer 1c which are omitted in the description of the manufacturing process of the first embodiment are drawn there.
  • the island of the laminated film 11 can be considered as a capacitor C having a predetermined electric capacity. This is because the laminated film 11 has a structure in which the insulating film layer 9 is sandwiched between conductor layers. Moreover, the connection conductive layer 10 is connected to the ground layer 1b through the metal layer 1c. Therefore, the laminated film 11 is a capacitor in which one end of the terminal is connected to the ground.
  • the pixel electrodes P are laminated on the upper surface of the insulating layer 12.
  • the pixel electrode P and the TFT are electrically connected through a conductor filled in the window w1
  • the pixel electrode P and the capacitor C are electrically connected through a conductor filled in the window w2.
  • the right side of FIG. 20 represents a cross section of one transfer group r in the coated substrate 1h.
  • the charge accumulated in the capacitor C can be handled as a signal, so that the pixel array substrate 1 with an enhanced electrical signal can be provided.
  • the configuration of the third embodiment is a configuration in which the pixel array substrate described in the first embodiment is applied to an X-ray detector.
  • the X-ray detector 20 includes an array in which detection pixels including a capacitor that detects carriers and accumulates charges and a TFT that controls extraction of the accumulated charges are arranged.
  • the pixel array substrate 1 according to Example 1 an amorphous selenium layer 21 that converts X-rays into carrier pairs, a second high-resistance film 22, a common electrode 23 for placing the amorphous selenium layer 21 in an electric field, and a room temperature curing type
  • An epoxy resin layer 25 formed by curing an epoxy resin, an auxiliary plate 26 formed of glass, and a first high resistance film 27 are provided.
  • the X-ray detector 20 is laminated in the order of the pixel array substrate 1, the first high resistance film 27, the amorphous selenium layer 21, the second high resistance film 22, the common electrode 23, the epoxy resin layer 25, and the auxiliary plate 26. It becomes the composition.
  • the amorphous selenium layer 21 corresponds to the conversion layer of the present invention
  • the common electrode 23 corresponds to the electrode layer of the present invention.
  • the pixel array substrate 1 corresponds to the pixel array substrate of the present invention.
  • the amorphous selenium layer 21 is made of high-purity amorphous selenium having a specific resistance of 10 9 ⁇ cm or more (preferably 10 11 ⁇ cm or more).
  • the thickness in the stacking direction is 0.2 mm to 2 mm.
  • a collecting electrode (pixel electrode P) for collecting carriers is formed on a glass substrate.
  • the pixel electrodes P are in contact with the first high resistance film 27 and are two-dimensionally arranged on the surface of the pixel array substrate 1.
  • the pixel electrode P is connected to a charge extraction TFT as shown in FIG.
  • this TFT has a gate G for current control and a read electrode S for reading a detection signal. When the gate G of the TFT is turned on, the charge induced in the pixel electrode P flows toward the readout electrode S.
  • the two-dimensionally arranged TFTs are connected to wiring extending in a grid pattern in the vertical and horizontal directions. That is, the readout electrodes S of the TFTs arranged in the vertical direction in FIG. 22 are all connected to one of the common amplifier electrodes Q1 to Q4, and the gates G of the TFTs arranged in the horizontal direction in FIG. Are connected to any one of the gate control electrodes H1 to H4.
  • the gate control electrodes H1 to H4 are connected to the gate driver 43, and the amplifier electrodes Q1 to Q4 are connected to the amplifier array 44.
  • the pixel array substrate 1 has a two-dimensional array of pixels including capacitors C, TFTs, and gates G.
  • the gate driver 43 controls the potential of the gate electrode G that turns on and off the TFT.
  • a configuration for reading out the electric charge accumulated in each capacitor C will be described. It is assumed that charges are accumulated in each of the capacitors C in FIG.
  • the gate driver 43 turns on the TFTs all at once through the gate control electrode H1.
  • the four TFTs arranged side by side transmit charges (original signals) to the amplifier array 44 through the amplifier electrodes Q1 to Q4.
  • the gate driver 43 turns on the TFTs all at once through the gate control electrode H2. In this way, the gate driver 43 turns on the gate control electrodes H1 to H4 in order. Each time, the TFTs arranged in one line are turned on all at once.
  • the X-ray detector 20 is configured to read out the electric charge accumulated in each capacitor C for each row.
  • an amplifier for amplifying a signal is provided for each of the amplifier electrodes Q1 to Q4.
  • the original signals input to the amplifier array 44 from the amplifier electrodes Q1 to Q4 are amplified here with a predetermined amplification factor.
  • the image generation unit 45 generates an X-ray fluoroscopic image based on the original signal output from the amplifier array 44.
  • the pixel electrode P, the capacitor C, and the TFT constitute an X-ray detection pixel that detects X-rays.
  • the X-ray detection pixels form a two-dimensional matrix, for example, 3,072 ⁇ 3,072 arranged vertically and horizontally on the pixel array substrate 1.
  • the common electrode 23 is made of gold and is provided for the purpose of applying a bias voltage to the amorphous selenium layer 21 via the second high resistance film 22. As shown in FIG. 21, it is connected to the node 23a. By supplying a high potential to the node 23a, a positive bias voltage of 10 kV, for example, is applied to the common electrode 23 as a potential.
  • the first high resistance film 27 and the second high resistance film 22 are made of, for example, Sb 2 S 3 and are films that selectively pass either electrons or holes.
  • the film thickness is about 0.1 ⁇ m to 5 ⁇ m, and the specific resistance is 10 9 ⁇ cm or more.
  • the first high resistance film 27 is a high resistance layer that rectifies current flowing from the amorphous selenium layer 21 to the pixel array substrate 1.
  • the second high resistance film 22 is also provided for the purpose of rectifying the current flowing through the common electrode 23 and the amorphous selenium layer 21.
  • the present invention is not limited to the above embodiment, and can be modified as follows.
  • the transfer group r in Example 1 has a configuration in which nine islands of the laminated film 11 are arranged, but the present invention is not limited to this. In the present invention, the arrangement of the islands of the laminated film 11 belonging to the transfer group r can be freely selected.
  • the concave / convex pattern surface 4a of the stamp 4 can be freely changed in accordance with the setting change of the transfer group r.
  • the present invention is not limited to this.
  • the gap between the transfer groups r may be configured to coincide with the arrangement pitch of the islands of the laminated film 11 inside the transfer group r. That is, the islands of the laminated film 11 of this modification are arranged at an equal pitch over the entire surface of the coated substrate 1h and cannot be discriminated apparently. By doing so, the generation of the stamp 4 can be made simpler.
  • the islands of the laminated film 11 in Example 1 may be generated by etching the coated substrate 1h, not limited to letterpress printing and transfer printing, but also intaglio printing methods such as gravure printing, A planographic printing method such as offset printing, a screen printing method, offset printing, inkjet printing, or the like may be used.
  • the pixel array substrate 1 can be generated by using a mask method for a wide range of film formation, and by using an ink jet printing method for forming fine wirings and wirings. . In this way, the pixel array substrate 1 can be generated quickly and accurately.
  • step S10 the lead-in line b is disposed in the gap between the islands of the insulating layer 12, but the present invention is not limited to this configuration.
  • an insulating layer 15 may be formed so as to cover an unselected island in the transfer group r, and a lead-in line b may be generated on the upper surface thereof.
  • step S9 only a plurality of islands of the laminated film 11 in the transfer group r can be selected and function as TFTs. In this way, one of the TFTs can be used for controlling the capacitor C, and the other can be used for signal amplification.
  • the pixel array substrate 1 of the present invention can also be mounted on an image display device. According to the device provided with the pixel array substrate according to the present invention, it is possible to provide an image display device with high visibility since pixel defects are suppressed.
  • the present invention is suitable for a radiation imaging apparatus.

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Description

画素アレイ基板およびそれを備えた放射線検出装置
　本発明は、コンピュータの出力装置やテレビなどに用いられる薄型ディスプレイ（例えば液晶ディスプレイ）や放射線（例えばＸ線やγ線や赤外線等の光）を検出するフラットパネル型放射線検出器に設けられる、画素アレイ基板およびそれを備えた放射線検出装置に関する。
　従来、薄型ディスプレイやフラットパネル型放射線検出器には、二次元アレイ状（二次元マトリクス状）の画素ごとにコンデンサと薄膜トランジスタ(thin film transistor)が設けられている。なお、薄膜トランジスタは、以下適宜「ＴＦＴ」と略されるものとする。このようなＴＦＴについて、フラットパネル型放射線検出器を一例に構成および動作を説明する。
　図２４を参照する。まず、コンデンサ１０１には、入射した放射線を電荷に変換する変換層１０２により、放射線の強度に応じた電荷が蓄積される。ＴＦＴ１０３のゲート電極は、水平方向の列ごとにゲート線１０４が接続され、ゲート線１０４は、ゲート駆動回路１０５に接続されている。また、ＴＦＴ１０３のコンデンサ１０１と接続される反対側の端子には、垂直方向の列ごとにデータ線１０６が接続されている。ゲート駆動回路１０５は、ゲート線１０４に順次、駆動信号を発信することにより、二次元アレイ状の画素の水平方向の列ごとにＴＦＴ１０３のゲートがＯＮ状態になる。これにより、コンデンサ１０１に蓄積された電荷が読み出される。すなわち各画素の電荷（検出信号）を読み出して、画像を取得している。
　特許文献１には、フラットパネル型放射線検出器における製造方法が開示されている。まず、スタンプに転写材料を接続させる。次に、その転写材料を硬化されていない液体状の樹脂膜（接着膜）に接触させ、樹脂膜を硬化させる。そして、転写材料をスタンプから剥離する。これにより、スタンプを用いて基板上に転写材料を転写させている。このスタンプで転写された転写材料の各々に配線が施されてＴＦＴ１０３が構成される。
特表２００９－５０８３２２号公報
　しかしながら、上述のような従来構成によれば、次のような問題点がある。
　すなわち、従来構成によれば、装置を製造するときの歩留まりが悪いのである。
　従来構成によれば、スタンプを版として転写材料を基板上に印刷することでＴＦＴが生成される。このＴＦＴは、微細なので、ＴＦＴの全てを正確に印刷するのは難しい。つまり、従来構成によれば、ＴＦＴを転写した時点で図２５左側に示すような転写不良のＴＦＴが発生してしまう。このような転写に失敗したＴＦＴは、全うに機能はしない。
　図２５右側は、図２５左側で生成された基板を組み込んだＸ線検出器の構成を表している。従来構成によれば、ＴＦＴと検出画素とが１対１で対応しているので、図２５右側の矩形で示す検出画素のそれぞれは、対応するＴＦＴを覆うように構成される。このとき、基板上にＴＦＴの転写不良が発生していると、転写不良のＴＦＴの上に生成された検出画素は、正常に動作することがない。
　つまり、従来の製造方法では、ＴＦＴの転写不良が発生すると、それがそのまま画素の欠損を引き起こしてしまう。ＴＦＴの転写不良は、スタンプを用いた方法では、必ずある程度は起こってしまうので、転写不良に由来する画素の欠損は、無視できない頻度で起こりえる。
　あまりにＴＦＴの転写不良が多い基板は、製品として用いることができない。つまり、従来構成によれば、ＴＦＴの転写不良が製品製造の歩留まりを低下させてしまっている。
　本発明は、この様な事情に鑑みてなされたものであって、その目的は、製造時に動作不良のＴＦＴが生じても画素が欠損をすることを防止できる画素アレイ基板を提供することにある。
　本発明は上述の課題を解決するために次のような構成をとる。
　すなわち、本発明に係る画素アレイ基板は、半導体層と画素電極とを備えた画素が２次元的に配列された画素アレイ基板であって、画素電極は、１つの画素電極に対し設けられた同一構成を有している複数の半導体層のうちから選択された１つにより構成されたトランジスタと電気的に接続されていることを特徴とするものである。
　［作用・効果］本発明に係る画素アレイ基板は、画素電極とトランジスタとで構成される画素が配列されている。この様な構成において、１つの画素電極に対して設けられた複数のトランジスタのうちの１つと画素電極とが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイ基板が提供できる。画素が動作不良を起こすのは、トランジスタが全うに動作しないことが主な原因である。本発明の構成では、複数のトランジスタのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板が提供できる。
　また、上述の画素アレイ基板において、画素電極は、１つの画素電極に対し設けられた複数の半導体層の一部により構成されたコンデンサと電気的に接続されていればより望ましい。
　［作用・効果］上述の構成は、本発明のより具体的な構成を示すものとなっている。画素の各々にコンデンサを設ける構成とすれば、コンデンサに蓄積された電荷を信号として扱うことができるので電気信号が強化された画素アレイ基板が提供できる。
　また、上述の画素アレイ基板において、画素電極は、複数の半導体層を覆うように設けられていればより望ましい。
　［作用・効果］上述の構成は、本発明のより具体的な構成を示すものとなっている。上述のように複数の半導体層を覆うように設けられていれば、画素が占める基板上のスペースを節約することができる。すると、画素をより高密度に配列することができるので、より高性能な画素アレイ基板が提供できる。
　また、上述の画素アレイ基板において、画素を構成しない半導体層と画素電極との間には絶縁層が備えられていればより望ましい。
　［作用・効果］上述の構成は、本発明のより具体的な構成を示すものとなっている。上述のように複数のトランジスタに跨って積層された絶縁層を備え、画素を構成しない、いわば廃棄されたトランジスタと、画素電極との電気的な絶縁性を確保すれば画素電極とトランジスタとの絶縁性が担保され、確実に動作する画素アレイ基板が提供できる。
　本発明の画素アレイ基板は、放射線検出装置に搭載することができる。本発明に係る画素アレイ基板を備える装置によれば、画素の欠損が抑制されるので、視認性の高い画像を提供できる。
　本発明に係る画素アレイ基板は、画素電極とトランジスタとで構成される画素が配列されている。この様な構成において、１つの画素電極に対して設けられた複数のトランジスタのうちの１つと画素電極とが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイ基板が提供できる。画素が動作不良を起こすのは、トランジスタが全うに動作しないことが主な原因である。本発明の構成では、複数のトランジスタのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板が提供できる。
実施例１に係る画素アレイ基板の構成を説明する平面図である。 実施例１に係る画素アレイ基板の構成を説明する平面図である。 実施例１に係る画素アレイ基板が有する画素の等価回路図である。 実施例１に係る画素アレイ基板の製造工程を示すフローチャートである。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例１に係る画素アレイ基板の製造方法を説明する模式図である。 実施例２に係る画素アレイ基板の構成を説明する模式図である。 実施例２に係る画素アレイ基板の製造方法を説明する模式図である。 実施例２に係る画素アレイ基板の製造方法を説明する模式図である。 実施例３に係る放射線検出器の構成を説明する断面図である。 実施例３に係る放射線検出器の構成を説明する模式図である。 本発明の１変形例に係る構成を説明する模式図である。 従来構成を説明する模式図である。 従来構成の問題点を説明する模式図である。
　以降、本発明を実施する形態について実施例を参照して説明する。
　以下、図面を参照して本発明の実施例１を説明する。本発明の特徴は、図１に示すように、ＴＦＴのソースもしくはドレイン端子と電気的に接続された画素電極Ｐが２次元マトリックス状に配列された画素アレイ基板１において、１つの画素電極Ｐに対して複数の積層膜１１の島が設けられている点にある（図２参照）。しかも、これら同一構成を有している積層膜１１の島のうち、健全に機能するものが１つだけ選択されＴＦＴとされているのである。画素電極Ｐと積層膜１１の島との位置関係は次の通りである。すなわち、画素電極Ｐは、複数の積層膜１１の島に跨るように構成されている。画素電極Ｐに被覆されている積層膜１１の島のうち、画素電極Ｐと電気的に接続されているものは、１つしかなく、その他の積層膜１１の島は、絶縁膜によって画素電極Ｐと電気的に絶縁されている。この画素電極Ｐと積層膜１１の島とが電気的に接続されて、一つの画素を形成するのである。
　従って、本発明に係る画素アレイ基板１は、電荷を蓄積する画素電極Ｐと、画素電極Ｐに電気的に接続された積層膜１１の島を備えた画素が２次元的に配列されて構成される。そして、画素は、１つの画素電極Ｐに対して設けられた複数の積層膜１１の島のうちの１つと画素電極Ｐとが電気的に接続されて構成されているのである。この画素電極Ｐは、これに対して設けられた積層膜１１の島の全てを覆うように設けられており、画素電極Ｐは、このうち少なくとも画素を構成しない積層膜１１の島を覆うように設けられている。
　図３は、本発明の画素アレイ基板１における画素一つ分の等価回路を表している。図３を参照すれば分かるように、本発明における画素アレイ基板１は回路上は従来装置と同様である。むしろ本発明の特徴は、画素を構成する画素電極Ｐの各々について、実際にＴＦＴとして使用されなかった積層膜１１の島を有している点である。これら積層膜１１の島は、画素を構成せず、画素アレイ基板１の製造工程において、いわば廃棄されたＴＦＴとなっている。この廃棄されたＴＦＴは、配線などが施されていないので、ＴＦＴとして機能する構造を有していない。
　まず、図４のフローチャートに沿って画素アレイ基板の製造方法を説明する。以降、適宜図４を参照する。
　＜ステップＳ１＞スタンプの形成
　まず、転写印刷用のスタンプ４が形成される。スタンプ４は、柔軟性があり表面の離型性のよい材料、例えばＰＤＭＳ(Polydimethylsiloxane)などのシリコーン樹脂で構成される。スタンプ４は、図５に示すように、凹凸パターンを有する原版５にシリコーン樹脂をコーティングして硬化させ、図６に示すように、原版５から剥離することで作製される。スタンプ４は、例えば、厚みが１００μｍ～５００μｍ程で、前面または背面側の面積が１０ｃｍ角～１００ｃｍ角程度の大きさである。また凹凸部の高さは、約５μｍ～５０μｍ程である。
　このとき生成されるスタンプ４の構成についてより具体的に説明する。図７は、スタンプ４を図６とは別の方向から見ている。すなわち、図７における紙面表面側がスタンプ４のパターン面４ａであり、図６で説明したスタンプ４の下側面に相当する。すなわち、図７は、スタンプ４の凸部４ｃの２次元的な分布を表している。図７を見れば分かるように、スタンプ４には、９個の矩形の凸部４ｃが矩形状に倣って縦３×横３に配列され、１つの凸部群Ｒが形成されている。そして、この凸部群Ｒは、スタンプ４において、２次元マトリックス状に配列されている。凸部群Ｒの境界には十分な幅の隙間が設けられている。したがって、同一の凸部群Ｒに属する凸部４ｃのうち隣接する２つの凸部４ｃの間の隙間ｄ１よりも、凸部群Ｒ同士の間に設けられた隙間ｄ２の方が広くなっている。
　＜ステップＳ２＞導電層の形成
　図８を参照する。凹凸パターンが形成されたスタンプ４の凹凸パターン面４ａに導電層（金属層）６を形成する。ステップＳ２～Ｓ６で形成される積層膜１１の最下層、すなわち、スタンプ４に接して導電層６を形成する。これにより、ステップＳ７の転写時の際に、スタンプ４から積層膜１１を離型させ易くすることができる。導電層６の材料は、Ａｕが用いられる。また、導電層６は、Ａｕに限定されず、スタンプ４との離型性が良ければ他の導電性材料を用いてもよい。また、例えば、ステップＳ３で形成されるバリアメタル層７がスタンプ４との離型性が良いときは、導電層６を省略してもよい。導電層６は、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。なお、ステップＳ３～Ｓ６で形成されるバリアメタル層７，半導体層８，絶縁膜層９，接続導電層１０も同様に、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。
　＜ステップＳ３＞バリアメタル層の形成
　スタンプ４の凹凸パターン面４ａに形成された導電層６上にバリアメタル層７を形成する。バリアメタル層７は、ステップＳ４で形成される半導体層８と導電層６との間における密着性および導電率を良くするために設けられる。さらにバリアメタル層７は、半導体層８や導電層６の材料により、金属拡散防止や相互反応防止の効果を有する。バリアメタル層７の材料は、後述する半導体層８がＩＧＺＯの場合、Ｍｏ（モリブデン）が用いられる。また、バリアメタル層７の材料は、Ｍｏに限定されず、Ｔｉ（チタン），Ｗ（タングステン）等、またはそれらを含む化合物であってもよい。また、後述する半導体層８がＩＧＺＯ以外の場合は、必要に応じてバリアメタル層７を形成しなくともよい。
　＜ステップＳ４＞半導体層の形成
　スタンプ４の凹凸パターン面４ａに形成されたバリアメタル層７上に半導体層８を形成する。半導体層８の材料は、Ｉｎ（インジウム），Ｇａ（ガリウム），Ｚｎ（亜鉛）を少なくとも１つを有する酸化物半導体、例えばＩＧＺＯ（ＩｎＧａＺｎＯ４）が用いられる。また、半導体層８の材料は、酸化物半導体としてＩＧＺＯ以外にも、ＺｎＯ（酸化亜鉛）であってもよい。また、半導体層８の材料は、ペンタセン等の有機半導体、ａ－Ｓｉ（アモルファスシリコン）等のＳｉ系の半導体、あるいはカーボンナノチューブであってもよい。
　＜ステップＳ５＞絶縁層の形成
　スタンプ４の凹凸パターン面４ａに形成された半導体層８上に絶縁膜層９を形成する。絶縁膜層９の材料は、ＳｉＯ２（二酸化ケイ素）が用いられる。また、絶縁膜層９の材料は、ＳｉＯ２に限定されず、ＳｉＮ（窒化シリコン）や、ＴｉＯ２（酸化チタン），Ａｌ２Ｏ３（アルミナ），であってもよく、また、ＰＩ（ポリイミド）やアクリル系樹脂等の有機系の絶縁膜層９であってもよい。
　＜ステップＳ６＞接続導電層の形成
　スタンプ４の凹凸パターン面４ａに形成された絶縁膜層９上に接続導電層（金属層）１０を形成する。ステップＳ２～Ｓ６で形成される積層膜１１の最上層に接続導電層１０を形成する。接続導電層１０の材料は、Ａｕが用いられる。また、接続導電層１０の材料は、Ａｕに限定されず、Ａｇ等の導電性材料であってもよい。なお、接続導電層１０は、本発明の第１導電層に相当する。
　ステップＳ２～Ｓ６により、スタンプ４の凹凸パターン面４ａには、導電層６，バリアメタル層７，半導体層８，絶縁膜層９，接続導電層１０の順番で積層膜１１が形成される。
　＜ステップＳ７＞転写
　次に、スタンプ４のパターン面４ａに成膜された積層膜１１を被膜基板１ｈに写し取る転写を行う。この被膜基板１ｈは、３つの層から構成されている。すなわち、被膜基板１ｈは、図９に示すように被膜基板１ｈａと、グランド層１ｂと金属層１ｃとがこの順に積層された構成となっている。
　被膜基板１ｈの材料は、ガラス、合成樹脂、Ａｌ（アルミニウム），ＳＵＳ（ステンレス）およびグラファイト等が用いられる。合成樹脂の場合は、ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート），ＰＥＳ（ポリエーテルスルホン），ＰＥＴ（ポリエチレンテレフタレート）等が用いられる。なお、例えばＡｌ，ＳＵＳやグラファイト等の導電性材料で被膜基板１ｈが構成される場合は、グランド層１ｂを省略してもよい。
　グランド層１ｂの材料は、例えばＡｌが用いられる。このグランド層１ｂの材料は、Ａｌに限定されず、Ｎｉ（ニッケル）やＩＴＯ（酸化インジウムスズ）等の導電性材料であってもよい。金属層１ｃの材料は、Ａｕ（金）が用いられる。また、金属層１ｃの材料は、Ａｕに限定されず、Ａｇ（銀）等の導電性材料であってもよい。
　このような構成の被膜基板１ｈに前記凹凸パターン面４ａの反対側の面（背面）４ｂからスタンプ４を気体で加圧して接合させることにより、被膜基板１ｈにスタンプ４の積層膜１１を転写する。接合は低温溶接(cold welding)で行われる。図１０に示すように、スタンプ４に形成された積層膜１１の最上層の接続導電層１０と、被膜基板１ｈに形成された金属層１ｃとが対向する状態とする。次に、スタンプ４を被膜基板１ｈに載置させる。これにより、スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃとが接触する。
　スタンプ４を被膜基板１ｈに載置した後、図１１に示すように、圧縮空気（気体）によりスタンプ４の背面４ｂを加圧する。具体的には、被膜基板１ｈは、チャンバ３１内の支持台３５に支持しておき、スタンプ４の凹凸パターン面４ａを被膜基板１ｈに対向した状態で、スタンプ４が被膜基板１ｈに載置されている。圧縮空気は、図示しないポンプ等の動力により圧縮されて、チャンバ３１内に設けられた供給口３７から供給される。なお、チャンバ３１内の圧縮空気は、排気口３９から排気するようになっている。圧縮空気は、大気あるいは、Ｎ２（窒素）やＡｒ（アルゴン）等の不活性ガスが用いられる。加圧は、チャンバ３１内の空間３２ａを、例えば０．４ＭＰａ（４気圧）にする。一方、スタンプ４と被膜基板１ｈとで囲まれた空間３２ｂの圧力が、例えば０．１ＭＰａ（１気圧）であるとする。なお、空間３２ｂは、スタンプ４と被膜基板１ｈとで密閉されている。すなわち、これら空間３２ａと空間３２ｂとの圧力差によりスタンプ４が被膜基板１ｈに加圧される。チャンバ３１内は、例えば常温（２０±１５℃）である。スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃとが接触した状態、すなわち加圧した状態は、６～１２時間継続される。加圧時間は、チャンバ３１内の圧力と温度に依存する。図１２は、被膜基板１ｈに積層膜１１を転写し終えた状態を表している。
　スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃは、共にＡｕで構成されていることが好ましい。Ａｕ層とＡｕ層は、予め設定された圧力（例えば０．４ＭＰａ）により、自然に融合して接合される(cold welding)。そして、上述の加圧時間が経過した後、スタンプ４を被膜基板１ｈから離すことで、スタンプ４から積層膜１１が剥離され、被膜基板１ｈ上に積層膜１１の島が形成される（図１２参照）。この島は矩形の形状をなしている。なお、転写前に、スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃの表面を、Ａｒプラズマ処理やＵＶ照射でクリーニングしてもよい。
　この様な操作により、被膜基板１ｈの金属層１ｃ側には、積層膜１１の島が図７で説明したものと同じパターンでもって２次元マトリックス状に配列されることになる。図１３左側は、この様子を具体的に表している。図１３左側における符号ｒは、スタンプ４が有していた凸部群Ｒが被膜基板１ｈ上に転写されたもので転写群と呼ぶことにする。この転写群ｒの１つ当たりに縦３×横３の２次元マトリックス状に積層膜１１の島が配列されている。図１３右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
　＜ステップＳ８＞格子状配線の付設
　次に、被膜基板１ｈに印刷された積層膜１１の島のパターンを避けるようにして格子状配線Ｂを生成する。この格子状配線Ｂは、被膜基板１ｈ上に追加塗布された絶縁層１ｄ上に、縦横に延伸した格子状に印刷される（図１４左側参照）。このうち縦に伸びて印刷される配線はデータを示す信号が通過するデータ配線であり、横に伸びて印刷される配線はＴＦＴを制御する信号が通過するゲート配線である。ゲート配線とデータ配線とはショートしないように、交点部に互いの配線に挟まれるように絶縁層が設けられている。格子状配線Ｂの材料は、ＡｇまたはＣｕ（銅）等が用いられる。格子状配線Ｂは、ＡｇまたはＣｕ（銅）等の金属インクをインクジェットプリンタ（インクジェット法）で印刷することにより形成される。また、印刷法は、インクジェット法に限定されず、凸版印刷法や、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法等を用いてもよい。金属インクは、常温放置、加熱またはＵＶ照射により硬化される。また、前記交差部の絶縁層ならびに、絶縁層１ｄは、ポリイミドなどの有機系の絶縁膜が好適で、金属配線同様、インクジェット法を初めとする各種印刷方法によって塗布されるものであっても良い。
　格子状配線Ｂは、転写群ｒの隙間に設けられる。転写群ｒの隙間の幅は、十分に広いものとなっているので、容易に格子状配線Ｂを付設することができる。図１４右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。したがって、格子状配線Ｂは、複数の転写群ｒを包含する構造で、被膜基板１ｈの１面に及んでいる。
　＜ステップＳ９＞積層膜の選択
　次に、転写群ｒが有する積層膜１１の島のうち、どの島をＴＦＴとして使用するかを決定する。この具体的な決定方法としては、顕微鏡で転写群ｒが有する９つの島を観察して、形状に欠損などが見られず正常に転写がなされている島を選択する方法が採用される。この選択は、被膜基板１ｈにおける全ての転写群ｒについて行われる。以下の説明において、図１３左側における９つの島のうち中央に位置する島がＴＦＴとして選択されたものとして以降の説明を行う。残りの島は、いわば廃棄されたＴＦＴである。このように、本発明によれば、スタンプ４により同一構成の積層膜１１の島を転写群ｒの中で複数生成し、これらのうちの１つをＴＦＴとして使用するものとして選択する。
　この島の選択は、光学カメラを用いた外観検査によってもよいし、電子ビームを用いた検査によってもよい。
　この島の選択は、被膜基板１ｈ上の全ての転写群ｒについて行われ、選択結果は、検査装置が有するメモリーに記憶される。この情報に基づいて後述のＴＦＴの生成が行われる。
　＜ステップＳ１０＞ＴＦＴの生成
　続いて、選択された積層膜１１の島をＴＦＴとして機能するように加工が施される。まず、図１４右側に示すように積層膜１１を構成する各層のうち、導電層６の一部を削り込む。このとき、バリアメタル層７も同時に削り込まれて、半導体層８を露出させる。そして、半導体層８を被覆するようにゲート絶縁膜を形成させる。
　そして、図１５左側に示すように、格子状配線Ｂから積層膜１１の島（選択された島）に向けて引き込み線ｂが配線され、ＴＦＴが生成される。引き込み線ｂは２つあり、１つはゲート配線と積層膜１１の島とを電気的に接続するものであり、もう１つはデータ配線と積層膜１１の島とを電気的に接続するものである。これら引き込み線ｂは、転写群ｒにおける選択されていない島とショートすることがないように、島同士の隙間に配設される。積層膜１１の島に接続された２つの引き込み線ｂのうちステップＳ１０で形成されたゲート絶縁膜に接続されたものがＴＦＴにおけるゲート電極となり、もう１つがソース電極となる。引き込み線ｂの材料及び生成方法は、上述の格子状配線Ｂの生成方法と同様である。図１５右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。そして、図１５右側に示すように、将来画素電極Ｐと接続されるドレイン電極ｄが形成される。
　＜ステップＳ１１＞絶縁層の生成
　次に、図１６右側に示すように、転写群ｒが有する積層膜１１の島を全て覆うように絶縁層１２が形成される。この絶縁層１２は、格子状に配置された格子状配線Ｂの区画に収まるように形成される。この絶縁層１２には、ステップＳ１０で形成されたドレイン電極ｄが露出した窓ｗが設けられている。この窓ｗは、後に導体が充填され、ＴＦＴの１端子を担うことになる。図１６右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
　＜ステップＳ１２＞画素電極の積層
　次に、図１７左側が示すように、絶縁層１２の上面上に画素電極Ｐが積層される。このとき、画素電極ＰとＴＦＴとは窓ｗに充填された導電体を通じて電気的に接続される。これにより、ＴＦＴは、ゲートの制御状況により、画素電極Ｐとソース電極との間の伝導性が制御できるのである。図１７右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
　以上のように、本発明に係る画素アレイ基板１は、画素電極ＰとＴＦＴとで構成される画素が配列されている。この様な構成において、１つの画素電極Ｐに対して設けられた複数のＴＦＴのうちの１つと画素電極Ｐとが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイが提供できる。画素が動作不良を起こすのは、ＴＦＴが全うに動作しないことが主な原因である。本発明の構成では、複数のＴＦＴのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板１が提供できる。
　また、上述のように画素を構成しない廃棄されたＴＦＴを覆うように設けるようにすれば、画素が占める基板上のスペースを節約することができる。すると、画素をより高密度に配列することができるので、より高性能な画素アレイ基板１が提供できる。
　上述のように複数のＴＦＴに跨って積層された絶縁層１２を備えることにより画素を構成しない、いわば廃棄されたＴＦＴと、画素電極Ｐとの電気的な絶縁性を確保すれば画素電極ＰとＴＦＴとの絶縁性が担保され、確実に動作する画素アレイ基板１が提供できる。
　続いて実施例２を説明する。実施例２の画素アレイ基板１は、実施例１の構成と同様に画素電極Ｐが２次元マトリックス状に配列されている（図１参照）。また、実施例２の構成においても、実施例１の構成と同様に１つの画素電極Ｐに対して複数の積層膜１１の島が設けられている。画素電極Ｐに対して１つのＴＦＴが設けられている点も実施例１と同様である。
　実施例１の構成とは異なる本実施例の特徴は、図１８左側に示すように１つの画素電極Ｐに対してコンデンサＣが設けられている点にある。すなわち、実施例２の構成においては、ＴＦＴとしては廃棄された積層膜１１の島のうちの一つがコンデンサＣとして機能しているのである。
　図１８右側は、本実施例の画素アレイ基板１における画素一つ分の等価回路を表している。図１８右側を参照すれば分かるように、本実施例における画素アレイ基板１は回路上は従来装置と同様である。むしろ本発明の特徴は、画素を構成する画素電極Ｐの各々について、実際にＴＦＴとして使用されなかった積層膜１１の島を有し、これらのうちの一つをコンデンサＣとして使用している点にある。
　なお、図３の等価回路図とは異なり、実施例２の画素のドレインは、コンデンサＣを介してグラウンドに接続されている。
　続いて、実施例２に係る画素アレイ基板１の製造方法について説明する。実施例２に係る製造方法は、実施例１で説明した画素アレイ基板１の製造方法に類似している。すなわち実施例２に係る製造方法は、図４で説明したステップＳ１～ステップＳ１０まで実施例１と同じ製造過程をとる。したがって、以降、実施例２において特有の構成である絶縁層の生成工程から説明する。ただし、上述したステップ９において、転写群ｒが有する積層膜１１の島のうち、どの島をＴＦＴとして使用するかを決定する際に、コンデンサＣについての選択もされている。すなわち、ステップ９において、ＴＦＴとして使用する島以外にコンデンサ用の島をもう一つ選択するのである。
　＜ステップＴ１１＞絶縁層の生成
　実施例２の構成では、図１９左側に示すように、転写群ｒが有する積層膜１１の島を全て覆うように絶縁層１２が形成される。この絶縁層１２は、格子状に配置された格子状配線Ｂの区画に収まるように形成される。この絶縁層１２には、ステップＳ１０で形成されたドレイン電極ｄが露出した窓ｗ１と、将来コンデンサＣとして機能する積層膜１１の上面の一部が露出した窓ｗ２とが設けられている。この窓ｗ１は、後に導体が充填され、ＴＦＴの１端子を担うことになり、窓ｗ２は、後に導体が充填されコンデンサＣの一端子を担うことになる。図１９右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。そこには実施例１の製造工程の説明では省略されていたグランド層１ｂおよび金属層１ｃとが描かれている。
　積層膜１１の島は所定の電気容量を有するコンデンサＣと考えることができる。なぜならば、積層膜１１は、絶縁膜層９が導体の層で挟まれた構造を有しているからである。しかも、接続導電層１０は、金属層１ｃを介してグランド層１ｂに接続されている。したがって、積層膜１１は、端子の一端がグランドに接続されたコンデンサなのである。
　＜ステップＴ１２＞画素電極の積層
　次に、図２０左側が示すように、絶縁層１２の上面上に画素電極Ｐが積層される。このとき、画素電極ＰとＴＦＴとは窓ｗ１に充填された導電体を通じて電気的に接続され、画素電極ＰとコンデンサＣとは窓ｗ２に充填された導電体を通じて電気的に接続される。図２０右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
　この様な構成とすれば、コンデンサＣに蓄積された電荷を信号として扱うことができるので電気信号が強化された画素アレイ基板１が提供できる。
　実施例３の構成は、実施例１で説明した画素アレイ基板をＸ線検出器に応用した構成となっている。
　＜Ｘ線検出器の全体構成＞
　実施例１に係るＸ線検出器２０は、図２１に示すように、キャリアを検出するとともに電荷を蓄積するコンデンサと蓄積した電荷の取り出しを制御するＴＦＴとを備えた検出画素が配列された実施例１に係る画素アレイ基板１と、Ｘ線をキャリア対に変換するアモルファスセレン層２１と、第２高抵抗膜２２と、アモルファスセレン層２１を電界に置くための共通電極２３と、常温硬化型エポキシ樹脂が硬化して構成されるエポキシ樹脂層２５と、ガラスで構成される補助板２６と、第１高抵抗膜２７とを有している。また、Ｘ線検出器２０は、画素アレイ基板１，第１高抵抗膜２７，アモルファスセレン層２１，第２高抵抗膜２２，共通電極２３，エポキシ樹脂層２５，および補助板２６の順に積層された構成となっている。アモルファスセレン層２１は、本発明の変換層に相当し、共通電極２３は、本発明の電極層に相当する。また、画素アレイ基板１は、本発明の画素アレイ基板に相当する。
　アモルファスセレン層２１は、比抵抗１０９Ωｃｍ以上（好ましくは１０１１Ωｃｍ以上）となっている高純度のアモルファスセレンで構成される。その積層方向の厚さは、０．２ｍｍ～２ｍｍとなっている。このアモルファスセレン層２１にＸ線が照射されると、正孔と電子のペアであるキャリア対が発生する。アモルファスセレン層２１は、強い電場に置かれているので、キャリアは、それに伴って移動し、画素アレイ基板１に形成された画素電極Ｐに電荷が誘起される。
　画素アレイ基板１には、実施例１で説明したように、ガラス基板上にキャリア収集用の収集電極（画素電極Ｐ）が形成されている。画素電極Ｐは、第１高抵抗膜２７に接するとともに、画素アレイ基板１の表面に２次元的に配列されている。この画素電極Ｐは、図２１に示すように、電荷取り出し用のＴＦＴに接続されている。このＴＦＴは、画素電極Ｐに接続される入力端子の他に、電流制御用のゲートＧと、検出信号読み出し用の読み出し電極Ｓとを有している。ＴＦＴのゲートＧがオンされると、画素電極Ｐに誘起された電荷は読み出し電極Ｓに向けて流れる。
　２次元的に配列されたＴＦＴは、縦横に格子状に伸びる配線に接続されている。すなわち、図２２における縦方向に配列したＴＦＴの読み出し電極Ｓは、全て共通のアンプ電極Ｑ１～Ｑ４のいずれかに接続されており、図２２における横方向に配列したＴＦＴのゲートＧは、全て共通のゲート制御電極Ｈ１～Ｈ４のいずれかに接続されている。ゲート制御電極Ｈ１～Ｈ４は、ゲートドライバ４３に接続され、アンプ電極Ｑ１～Ｑ４は、アンプアレイ４４に接続される。この様に、画素アレイ基板１には、コンデンサＣ，ＴＦＴ，ゲートＧで構成される画素が２次元的に配列されている。ゲートドライバ４３は、ＴＦＴのオン・オフを行うゲート電極Ｇの電位を制御するものである。
　各コンデンサＣに蓄積される電荷を読み出す構成について説明する。図２２におけるコンデンサＣの各々に電荷が蓄積されているものとする。ゲートドライバ４３は、ゲート制御電極Ｈ１を通じてＴＦＴを一斉にオンする。オンされた横に並んだ４つのＴＦＴは、アンプ電極Ｑ１～Ｑ４を通じて、電荷（原信号）をアンプアレイ４４に伝達する。
　次に、ゲートドライバ４３は、ゲート制御電極Ｈ２を通じてＴＦＴを一斉にオンする。この様に、ゲートドライバ４３は、ゲート制御電極Ｈ１～Ｈ４を順番にオンしていく。その度ごとに１行に並んだ各ＴＦＴが一斉にオンされる。こうして、Ｘ線検出器２０は、コンデンサＣの各々に蓄積された電荷を１行毎に読み出す構成となっている。
　アンプアレイ４４には、アンプ電極Ｑ１～Ｑ４の各々に、信号を増幅するアンプが設けられている。アンプ電極Ｑ１～Ｑ４からアンプアレイ４４に入力された原信号は、ここで所定の増幅率で増幅される。画像生成部４５は、アンプアレイ４４から出力された原信号を基にＸ線透視画像を生成する。
　画素電極Ｐ，コンデンサＣ，およびＴＦＴは、Ｘ線を検出するＸ線検出画素を構成する。Ｘ線検出画素は、画素アレイ基板１において、例えば３，０７２×３，０７２の縦横に並んだ２次元マトリックスを形成している。
　共通電極２３は、金で構成され、第２高抵抗膜２２を介してアモルファスセレン層２１にバイアス電圧を印加する目的で設けられている。図２１に示すようにノード２３ａに接続されている。ノード２３ａに高電位が供給されることにより、共通電極２３には、電位にして、例えば、１０ｋＶの正のバイアス電圧が印加されている。
　第１高抵抗膜２７，および第２高抵抗膜２２は、例えばＳｂ２Ｓ３から構成され、電子、またはホールのうちのいずれかを選択的に通過させる膜である。その膜厚は、０．１μｍ～５μｍ程度であり、比抵抗は１０９Ωｃｍ以上となっている。第１高抵抗膜２７は、アモルファスセレン層２１から画素アレイ基板１に流れる電流を整流する高抵抗の層である。第２高抵抗膜２２も、共通電極２３とアモルファスセレン層２１に流れる電流を整流する目的で設けられている。
　本発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
　（１）実施例１における転写群ｒ（図１３参照）には、積層膜１１の島が９個配列されている構成であったが、本発明はこれ限られない。本発明では、転写群ｒに属する積層膜１１の島の配列を自由に選択することができる。スタンプ４の凹凸パターン面４ａも転写群ｒの設定変更に合わせて自由に変更することができる。
　（２）実施例１における転写群ｒの間には広めの隙間が設けられていたが、本発明はこれ限られない。本発明では、転写群ｒの間の隙間を、転写群ｒ内部の積層膜１１の島の配列ピッチと一致させる構成とすることもできる。すなわち、本変形例の積層膜１１の島は、被膜基板１ｈの全面に亘って等ピッチで配列され、転写群ｒの境界を見かけで判別することはできない。この様にすることで、スタンプ４の生成をより単純なものとすることができる。
　（３）実施例１における積層膜１１の島の生成には、被膜基板１ｈにエッチングして生成するようにしてもよいし、凸版印刷、転写印刷に限らず、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法、オフセット印刷、インクジェット印刷等を用いてもよい。
　（４）上述の実施例１において、広範囲の成膜にはマスク法を用い、微細な配線の形成や、配線の結合などにはインクジェット印刷法を用いて画素アレイ基板１を生成することができる。この様にすれば、高速かつ正確に画素アレイ基板１を生成することができる。
　（５）上述のステップＳ１０において、引き込み線ｂは、絶縁層１２の島同士の隙間に配設されていたが、本発明はこの構成に限らない。図２３に示すように、転写群ｒにおける選択されていない島を覆うように絶縁層１５を成膜し、これの上面上に引き込み線ｂを生成するようにしてもよい。
　（６）上述の実施例１において、転写群ｒには一つのＴＦＴのみが生成されていたが、本発明はこの構成に限らない。ステップＳ９で転写群ｒにおける積層膜１１の島を複数個だけ選択し、これらをＴＦＴとして機能させることができる。この様にすることで、ＴＦＴのうちの一つをコンデンサＣの制御用とし、もう一つを信号増幅用として用いることもできる。
　（７）また、本発明の画素アレイ基板１は、画像表示装置に搭載することもできる。本発明に係る画素アレイ基板を備える装置によれば、画素の欠損が抑制されるので、視認性の高い画像表示装置を提供できる。
　以上のように、本発明は、放射線撮影装置に適している。
Ｃ     コンデンサ
ＴＦＴ トランジスタ
１     画素アレイ基板
１２   絶縁層

Claims (5)

  1. 　半導体層と画素電極とを備えた画素が２次元的に配列された画素アレイ基板であって、
    　前記画素電極は、１つの画素電極に対し設けられた同一構成を有している複数の前記半導体層のうちから選択された１つにより構成されたトランジスタと電気的に接続されていることを特徴とする画素アレイ基板。
  2. 　請求項１に記載の画素アレイ基板において、
    　前記画素電極は、１つの画素電極に対し設けられた複数の前記半導体層の一部により構成されたコンデンサと電気的に接続されていることを特徴とする画素アレイ基板。
  3. 　請求項１または請求項２に記載の画素アレイ基板において、
    　前記画素電極は、複数の前記半導体層を覆うように設けられていることを特徴とする画素アレイ基板。
  4. 　請求項２に記載の画素アレイ基板において、
    　前記画素を構成しない前記半導体層と前記画素電極との間には絶縁層が備えられていることを特徴とする画素アレイ基板。
  5. 　請求項１ないし請求項４のいずれかに記載の画素アレイ基板を備えることを特徴とする放射線検出装置。
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