WO2014030185A1 - 画素アレイ基板およびそれを備えた放射線検出装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 132
- 230000005855 radiation Effects 0.000 title claims description 14
- 238000001514 detection method Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 29
- 239000003990 capacitor Substances 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 abstract description 35
- 230000002950 deficient Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 78
- 238000000034 method Methods 0.000 description 36
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 239000000463 material Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 22
- 230000004888 barrier function Effects 0.000 description 12
- 239000004020 conductor Substances 0.000 description 12
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- 229910052711 selenium Inorganic materials 0.000 description 11
- 239000011669 selenium Substances 0.000 description 11
- 230000007547 defect Effects 0.000 description 10
- 238000007639 printing Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- -1 Polydimethylsiloxane Polymers 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000007645 offset printing Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004695 Polyether sulfone Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910002804 graphite Inorganic materials 0.000 description 2
- 239000010439 graphite Substances 0.000 description 2
- 238000007646 gravure printing Methods 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000007733 ion plating Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 2
- 229920006393 polyether sulfone Polymers 0.000 description 2
- 239000011112 polyethylene naphthalate Substances 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000010023 transfer printing Methods 0.000 description 2
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000007644 letterpress printing Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
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- H01L27/1259—Multistep manufacturing methods
- H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
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- H01L27/146—Imager structures
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Abstract
本発明に係る画素アレイ基板は、画素電極ＰとＴＦＴとで構成される画素が配列されている。本発明では製造時に動作不良のＴＦＴが生じても画素が欠損をすることを防止できる画素アレイ基板を提供する目的で、１つの画素電極Ｐに複数のＴＦＴが構成されている。そして、１つの画素電極Ｐに対して設けられた複数のＴＦＴのうちの１つと画素電極Ｐとが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイ基板が提供できる。画素が動作不良を起こすのは、ＴＦＴが全うに動作しないことが主な原因である。本発明の構成では、複数のＴＦＴのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板が提供できる。
Description
本発明は、コンピュータの出力装置やテレビなどに用いられる薄型ディスプレイ（例えば液晶ディスプレイ）や放射線（例えばＸ線やγ線や赤外線等の光）を検出するフラットパネル型放射線検出器に設けられる、画素アレイ基板およびそれを備えた放射線検出装置に関する。
従来、薄型ディスプレイやフラットパネル型放射線検出器には、二次元アレイ状（二次元マトリクス状）の画素ごとにコンデンサと薄膜トランジスタ(thin film transistor)が設けられている。なお、薄膜トランジスタは、以下適宜「ＴＦＴ」と略されるものとする。このようなＴＦＴについて、フラットパネル型放射線検出器を一例に構成および動作を説明する。
図２４を参照する。まず、コンデンサ１０１には、入射した放射線を電荷に変換する変換層１０２により、放射線の強度に応じた電荷が蓄積される。ＴＦＴ１０３のゲート電極は、水平方向の列ごとにゲート線１０４が接続され、ゲート線１０４は、ゲート駆動回路１０５に接続されている。また、ＴＦＴ１０３のコンデンサ１０１と接続される反対側の端子には、垂直方向の列ごとにデータ線１０６が接続されている。ゲート駆動回路１０５は、ゲート線１０４に順次、駆動信号を発信することにより、二次元アレイ状の画素の水平方向の列ごとにＴＦＴ１０３のゲートがＯＮ状態になる。これにより、コンデンサ１０１に蓄積された電荷が読み出される。すなわち各画素の電荷（検出信号）を読み出して、画像を取得している。
特許文献１には、フラットパネル型放射線検出器における製造方法が開示されている。まず、スタンプに転写材料を接続させる。次に、その転写材料を硬化されていない液体状の樹脂膜（接着膜）に接触させ、樹脂膜を硬化させる。そして、転写材料をスタンプから剥離する。これにより、スタンプを用いて基板上に転写材料を転写させている。このスタンプで転写された転写材料の各々に配線が施されてＴＦＴ１０３が構成される。
しかしながら、上述のような従来構成によれば、次のような問題点がある。
すなわち、従来構成によれば、装置を製造するときの歩留まりが悪いのである。
すなわち、従来構成によれば、装置を製造するときの歩留まりが悪いのである。
従来構成によれば、スタンプを版として転写材料を基板上に印刷することでＴＦＴが生成される。このＴＦＴは、微細なので、ＴＦＴの全てを正確に印刷するのは難しい。つまり、従来構成によれば、ＴＦＴを転写した時点で図２５左側に示すような転写不良のＴＦＴが発生してしまう。このような転写に失敗したＴＦＴは、全うに機能はしない。
図２５右側は、図２５左側で生成された基板を組み込んだＸ線検出器の構成を表している。従来構成によれば、ＴＦＴと検出画素とが１対１で対応しているので、図２５右側の矩形で示す検出画素のそれぞれは、対応するＴＦＴを覆うように構成される。このとき、基板上にＴＦＴの転写不良が発生していると、転写不良のＴＦＴの上に生成された検出画素は、正常に動作することがない。
つまり、従来の製造方法では、ＴＦＴの転写不良が発生すると、それがそのまま画素の欠損を引き起こしてしまう。ＴＦＴの転写不良は、スタンプを用いた方法では、必ずある程度は起こってしまうので、転写不良に由来する画素の欠損は、無視できない頻度で起こりえる。
あまりにＴＦＴの転写不良が多い基板は、製品として用いることができない。つまり、従来構成によれば、ＴＦＴの転写不良が製品製造の歩留まりを低下させてしまっている。
本発明は、この様な事情に鑑みてなされたものであって、その目的は、製造時に動作不良のＴＦＴが生じても画素が欠損をすることを防止できる画素アレイ基板を提供することにある。
本発明は上述の課題を解決するために次のような構成をとる。
すなわち、本発明に係る画素アレイ基板は、半導体層と画素電極とを備えた画素が２次元的に配列された画素アレイ基板であって、画素電極は、１つの画素電極に対し設けられた同一構成を有している複数の半導体層のうちから選択された１つにより構成されたトランジスタと電気的に接続されていることを特徴とするものである。
すなわち、本発明に係る画素アレイ基板は、半導体層と画素電極とを備えた画素が２次元的に配列された画素アレイ基板であって、画素電極は、１つの画素電極に対し設けられた同一構成を有している複数の半導体層のうちから選択された１つにより構成されたトランジスタと電気的に接続されていることを特徴とするものである。
［作用・効果］本発明に係る画素アレイ基板は、画素電極とトランジスタとで構成される画素が配列されている。この様な構成において、１つの画素電極に対して設けられた複数のトランジスタのうちの１つと画素電極とが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイ基板が提供できる。画素が動作不良を起こすのは、トランジスタが全うに動作しないことが主な原因である。本発明の構成では、複数のトランジスタのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板が提供できる。
また、上述の画素アレイ基板において、画素電極は、１つの画素電極に対し設けられた複数の半導体層の一部により構成されたコンデンサと電気的に接続されていればより望ましい。
［作用・効果］上述の構成は、本発明のより具体的な構成を示すものとなっている。画素の各々にコンデンサを設ける構成とすれば、コンデンサに蓄積された電荷を信号として扱うことができるので電気信号が強化された画素アレイ基板が提供できる。
また、上述の画素アレイ基板において、画素電極は、複数の半導体層を覆うように設けられていればより望ましい。
［作用・効果］上述の構成は、本発明のより具体的な構成を示すものとなっている。上述のように複数の半導体層を覆うように設けられていれば、画素が占める基板上のスペースを節約することができる。すると、画素をより高密度に配列することができるので、より高性能な画素アレイ基板が提供できる。
また、上述の画素アレイ基板において、画素を構成しない半導体層と画素電極との間には絶縁層が備えられていればより望ましい。
［作用・効果］上述の構成は、本発明のより具体的な構成を示すものとなっている。上述のように複数のトランジスタに跨って積層された絶縁層を備え、画素を構成しない、いわば廃棄されたトランジスタと、画素電極との電気的な絶縁性を確保すれば画素電極とトランジスタとの絶縁性が担保され、確実に動作する画素アレイ基板が提供できる。
本発明の画素アレイ基板は、放射線検出装置に搭載することができる。本発明に係る画素アレイ基板を備える装置によれば、画素の欠損が抑制されるので、視認性の高い画像を提供できる。
本発明に係る画素アレイ基板は、画素電極とトランジスタとで構成される画素が配列されている。この様な構成において、１つの画素電極に対して設けられた複数のトランジスタのうちの１つと画素電極とが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイ基板が提供できる。画素が動作不良を起こすのは、トランジスタが全うに動作しないことが主な原因である。本発明の構成では、複数のトランジスタのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板が提供できる。
以降、本発明を実施する形態について実施例を参照して説明する。
以下、図面を参照して本発明の実施例１を説明する。本発明の特徴は、図１に示すように、ＴＦＴのソースもしくはドレイン端子と電気的に接続された画素電極Ｐが２次元マトリックス状に配列された画素アレイ基板１において、１つの画素電極Ｐに対して複数の積層膜１１の島が設けられている点にある（図２参照）。しかも、これら同一構成を有している積層膜１１の島のうち、健全に機能するものが１つだけ選択されＴＦＴとされているのである。画素電極Ｐと積層膜１１の島との位置関係は次の通りである。すなわち、画素電極Ｐは、複数の積層膜１１の島に跨るように構成されている。画素電極Ｐに被覆されている積層膜１１の島のうち、画素電極Ｐと電気的に接続されているものは、１つしかなく、その他の積層膜１１の島は、絶縁膜によって画素電極Ｐと電気的に絶縁されている。この画素電極Ｐと積層膜１１の島とが電気的に接続されて、一つの画素を形成するのである。
従って、本発明に係る画素アレイ基板１は、電荷を蓄積する画素電極Ｐと、画素電極Ｐに電気的に接続された積層膜１１の島を備えた画素が２次元的に配列されて構成される。そして、画素は、１つの画素電極Ｐに対して設けられた複数の積層膜１１の島のうちの１つと画素電極Ｐとが電気的に接続されて構成されているのである。この画素電極Ｐは、これに対して設けられた積層膜１１の島の全てを覆うように設けられており、画素電極Ｐは、このうち少なくとも画素を構成しない積層膜１１の島を覆うように設けられている。
図３は、本発明の画素アレイ基板１における画素一つ分の等価回路を表している。図３を参照すれば分かるように、本発明における画素アレイ基板１は回路上は従来装置と同様である。むしろ本発明の特徴は、画素を構成する画素電極Ｐの各々について、実際にＴＦＴとして使用されなかった積層膜１１の島を有している点である。これら積層膜１１の島は、画素を構成せず、画素アレイ基板１の製造工程において、いわば廃棄されたＴＦＴとなっている。この廃棄されたＴＦＴは、配線などが施されていないので、ＴＦＴとして機能する構造を有していない。
まず、図４のフローチャートに沿って画素アレイ基板の製造方法を説明する。以降、適宜図４を参照する。
＜ステップＳ１＞スタンプの形成
まず、転写印刷用のスタンプ４が形成される。スタンプ４は、柔軟性があり表面の離型性のよい材料、例えばＰＤＭＳ(Polydimethylsiloxane)などのシリコーン樹脂で構成される。スタンプ４は、図５に示すように、凹凸パターンを有する原版５にシリコーン樹脂をコーティングして硬化させ、図６に示すように、原版５から剥離することで作製される。スタンプ４は、例えば、厚みが１００μｍ～５００μｍ程で、前面または背面側の面積が１０ｃｍ角～１００ｃｍ角程度の大きさである。また凹凸部の高さは、約５μｍ～５０μｍ程である。
まず、転写印刷用のスタンプ４が形成される。スタンプ４は、柔軟性があり表面の離型性のよい材料、例えばＰＤＭＳ(Polydimethylsiloxane)などのシリコーン樹脂で構成される。スタンプ４は、図５に示すように、凹凸パターンを有する原版５にシリコーン樹脂をコーティングして硬化させ、図６に示すように、原版５から剥離することで作製される。スタンプ４は、例えば、厚みが１００μｍ～５００μｍ程で、前面または背面側の面積が１０ｃｍ角～１００ｃｍ角程度の大きさである。また凹凸部の高さは、約５μｍ～５０μｍ程である。
このとき生成されるスタンプ４の構成についてより具体的に説明する。図７は、スタンプ４を図６とは別の方向から見ている。すなわち、図７における紙面表面側がスタンプ４のパターン面４ａであり、図６で説明したスタンプ４の下側面に相当する。すなわち、図７は、スタンプ４の凸部４ｃの２次元的な分布を表している。図７を見れば分かるように、スタンプ４には、９個の矩形の凸部４ｃが矩形状に倣って縦３×横３に配列され、１つの凸部群Ｒが形成されている。そして、この凸部群Ｒは、スタンプ４において、２次元マトリックス状に配列されている。凸部群Ｒの境界には十分な幅の隙間が設けられている。したがって、同一の凸部群Ｒに属する凸部４ｃのうち隣接する２つの凸部４ｃの間の隙間ｄ１よりも、凸部群Ｒ同士の間に設けられた隙間ｄ２の方が広くなっている。
＜ステップＳ２＞導電層の形成
図８を参照する。凹凸パターンが形成されたスタンプ４の凹凸パターン面４ａに導電層（金属層）６を形成する。ステップＳ２～Ｓ６で形成される積層膜１１の最下層、すなわち、スタンプ４に接して導電層６を形成する。これにより、ステップＳ７の転写時の際に、スタンプ４から積層膜１１を離型させ易くすることができる。導電層６の材料は、Ａｕが用いられる。また、導電層６は、Ａｕに限定されず、スタンプ４との離型性が良ければ他の導電性材料を用いてもよい。また、例えば、ステップＳ３で形成されるバリアメタル層７がスタンプ４との離型性が良いときは、導電層６を省略してもよい。導電層６は、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。なお、ステップＳ３～Ｓ６で形成されるバリアメタル層７，半導体層８，絶縁膜層９，接続導電層１０も同様に、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。
図８を参照する。凹凸パターンが形成されたスタンプ４の凹凸パターン面４ａに導電層（金属層）６を形成する。ステップＳ２～Ｓ６で形成される積層膜１１の最下層、すなわち、スタンプ４に接して導電層６を形成する。これにより、ステップＳ７の転写時の際に、スタンプ４から積層膜１１を離型させ易くすることができる。導電層６の材料は、Ａｕが用いられる。また、導電層６は、Ａｕに限定されず、スタンプ４との離型性が良ければ他の導電性材料を用いてもよい。また、例えば、ステップＳ３で形成されるバリアメタル層７がスタンプ４との離型性が良いときは、導電層６を省略してもよい。導電層６は、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。なお、ステップＳ３～Ｓ６で形成されるバリアメタル層７，半導体層８，絶縁膜層９，接続導電層１０も同様に、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。
＜ステップＳ３＞バリアメタル層の形成
スタンプ４の凹凸パターン面４ａに形成された導電層６上にバリアメタル層７を形成する。バリアメタル層７は、ステップＳ４で形成される半導体層８と導電層６との間における密着性および導電率を良くするために設けられる。さらにバリアメタル層７は、半導体層８や導電層６の材料により、金属拡散防止や相互反応防止の効果を有する。バリアメタル層７の材料は、後述する半導体層８がＩＧＺＯの場合、Ｍｏ（モリブデン）が用いられる。また、バリアメタル層７の材料は、Ｍｏに限定されず、Ｔｉ（チタン），Ｗ（タングステン）等、またはそれらを含む化合物であってもよい。また、後述する半導体層８がＩＧＺＯ以外の場合は、必要に応じてバリアメタル層７を形成しなくともよい。
スタンプ４の凹凸パターン面４ａに形成された導電層６上にバリアメタル層７を形成する。バリアメタル層７は、ステップＳ４で形成される半導体層８と導電層６との間における密着性および導電率を良くするために設けられる。さらにバリアメタル層７は、半導体層８や導電層６の材料により、金属拡散防止や相互反応防止の効果を有する。バリアメタル層７の材料は、後述する半導体層８がＩＧＺＯの場合、Ｍｏ（モリブデン）が用いられる。また、バリアメタル層７の材料は、Ｍｏに限定されず、Ｔｉ（チタン），Ｗ（タングステン）等、またはそれらを含む化合物であってもよい。また、後述する半導体層８がＩＧＺＯ以外の場合は、必要に応じてバリアメタル層７を形成しなくともよい。
＜ステップＳ４＞半導体層の形成
スタンプ４の凹凸パターン面４ａに形成されたバリアメタル層７上に半導体層８を形成する。半導体層８の材料は、Ｉｎ（インジウム），Ｇａ（ガリウム），Ｚｎ（亜鉛）を少なくとも１つを有する酸化物半導体、例えばＩＧＺＯ（ＩｎＧａＺｎＯ４）が用いられる。また、半導体層８の材料は、酸化物半導体としてＩＧＺＯ以外にも、ＺｎＯ（酸化亜鉛）であってもよい。また、半導体層８の材料は、ペンタセン等の有機半導体、ａ－Ｓｉ（アモルファスシリコン）等のＳｉ系の半導体、あるいはカーボンナノチューブであってもよい。
スタンプ４の凹凸パターン面４ａに形成されたバリアメタル層７上に半導体層８を形成する。半導体層８の材料は、Ｉｎ（インジウム），Ｇａ（ガリウム），Ｚｎ（亜鉛）を少なくとも１つを有する酸化物半導体、例えばＩＧＺＯ（ＩｎＧａＺｎＯ４）が用いられる。また、半導体層８の材料は、酸化物半導体としてＩＧＺＯ以外にも、ＺｎＯ（酸化亜鉛）であってもよい。また、半導体層８の材料は、ペンタセン等の有機半導体、ａ－Ｓｉ（アモルファスシリコン）等のＳｉ系の半導体、あるいはカーボンナノチューブであってもよい。
＜ステップＳ５＞絶縁層の形成
スタンプ４の凹凸パターン面４ａに形成された半導体層８上に絶縁膜層９を形成する。絶縁膜層９の材料は、ＳｉＯ２（二酸化ケイ素）が用いられる。また、絶縁膜層９の材料は、ＳｉＯ２に限定されず、ＳｉＮ（窒化シリコン）や、ＴｉＯ２（酸化チタン），Ａｌ２Ｏ３（アルミナ），であってもよく、また、ＰＩ（ポリイミド）やアクリル系樹脂等の有機系の絶縁膜層９であってもよい。
スタンプ４の凹凸パターン面４ａに形成された半導体層８上に絶縁膜層９を形成する。絶縁膜層９の材料は、ＳｉＯ２（二酸化ケイ素）が用いられる。また、絶縁膜層９の材料は、ＳｉＯ２に限定されず、ＳｉＮ（窒化シリコン）や、ＴｉＯ２（酸化チタン），Ａｌ２Ｏ３（アルミナ），であってもよく、また、ＰＩ（ポリイミド）やアクリル系樹脂等の有機系の絶縁膜層９であってもよい。
＜ステップＳ６＞接続導電層の形成
スタンプ４の凹凸パターン面４ａに形成された絶縁膜層９上に接続導電層（金属層）１０を形成する。ステップＳ２～Ｓ６で形成される積層膜１１の最上層に接続導電層１０を形成する。接続導電層１０の材料は、Ａｕが用いられる。また、接続導電層１０の材料は、Ａｕに限定されず、Ａｇ等の導電性材料であってもよい。なお、接続導電層１０は、本発明の第１導電層に相当する。
スタンプ４の凹凸パターン面４ａに形成された絶縁膜層９上に接続導電層（金属層）１０を形成する。ステップＳ２～Ｓ６で形成される積層膜１１の最上層に接続導電層１０を形成する。接続導電層１０の材料は、Ａｕが用いられる。また、接続導電層１０の材料は、Ａｕに限定されず、Ａｇ等の導電性材料であってもよい。なお、接続導電層１０は、本発明の第１導電層に相当する。
ステップＳ２～Ｓ６により、スタンプ４の凹凸パターン面４ａには、導電層６，バリアメタル層７，半導体層８，絶縁膜層９，接続導電層１０の順番で積層膜１１が形成される。
＜ステップＳ７＞転写
次に、スタンプ４のパターン面４ａに成膜された積層膜１１を被膜基板１ｈに写し取る転写を行う。この被膜基板１ｈは、３つの層から構成されている。すなわち、被膜基板１ｈは、図９に示すように被膜基板１ｈａと、グランド層１ｂと金属層１ｃとがこの順に積層された構成となっている。
次に、スタンプ４のパターン面４ａに成膜された積層膜１１を被膜基板１ｈに写し取る転写を行う。この被膜基板１ｈは、３つの層から構成されている。すなわち、被膜基板１ｈは、図９に示すように被膜基板１ｈａと、グランド層１ｂと金属層１ｃとがこの順に積層された構成となっている。
被膜基板１ｈの材料は、ガラス、合成樹脂、Ａｌ（アルミニウム），ＳＵＳ（ステンレス）およびグラファイト等が用いられる。合成樹脂の場合は、ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート），ＰＥＳ（ポリエーテルスルホン），ＰＥＴ（ポリエチレンテレフタレート）等が用いられる。なお、例えばＡｌ，ＳＵＳやグラファイト等の導電性材料で被膜基板１ｈが構成される場合は、グランド層１ｂを省略してもよい。
グランド層１ｂの材料は、例えばＡｌが用いられる。このグランド層１ｂの材料は、Ａｌに限定されず、Ｎｉ（ニッケル）やＩＴＯ（酸化インジウムスズ）等の導電性材料であってもよい。金属層１ｃの材料は、Ａｕ（金）が用いられる。また、金属層１ｃの材料は、Ａｕに限定されず、Ａｇ（銀）等の導電性材料であってもよい。
このような構成の被膜基板１ｈに前記凹凸パターン面４ａの反対側の面（背面）４ｂからスタンプ４を気体で加圧して接合させることにより、被膜基板１ｈにスタンプ４の積層膜１１を転写する。接合は低温溶接(cold welding)で行われる。図１０に示すように、スタンプ４に形成された積層膜１１の最上層の接続導電層１０と、被膜基板１ｈに形成された金属層１ｃとが対向する状態とする。次に、スタンプ４を被膜基板１ｈに載置させる。これにより、スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃとが接触する。
スタンプ４を被膜基板１ｈに載置した後、図１１に示すように、圧縮空気（気体）によりスタンプ４の背面４ｂを加圧する。具体的には、被膜基板１ｈは、チャンバ３１内の支持台３５に支持しておき、スタンプ４の凹凸パターン面４ａを被膜基板１ｈに対向した状態で、スタンプ４が被膜基板１ｈに載置されている。圧縮空気は、図示しないポンプ等の動力により圧縮されて、チャンバ３１内に設けられた供給口３７から供給される。なお、チャンバ３１内の圧縮空気は、排気口３９から排気するようになっている。圧縮空気は、大気あるいは、Ｎ２（窒素）やＡｒ（アルゴン）等の不活性ガスが用いられる。加圧は、チャンバ３１内の空間３２ａを、例えば０．４ＭＰａ（４気圧）にする。一方、スタンプ４と被膜基板１ｈとで囲まれた空間３２ｂの圧力が、例えば０．１ＭＰａ（１気圧）であるとする。なお、空間３２ｂは、スタンプ４と被膜基板１ｈとで密閉されている。すなわち、これら空間３２ａと空間３２ｂとの圧力差によりスタンプ４が被膜基板１ｈに加圧される。チャンバ３１内は、例えば常温（２０±１５℃）である。スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃとが接触した状態、すなわち加圧した状態は、６～１２時間継続される。加圧時間は、チャンバ３１内の圧力と温度に依存する。図１２は、被膜基板１ｈに積層膜１１を転写し終えた状態を表している。
スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃは、共にＡｕで構成されていることが好ましい。Ａｕ層とＡｕ層は、予め設定された圧力（例えば０．４ＭＰａ）により、自然に融合して接合される(cold welding)。そして、上述の加圧時間が経過した後、スタンプ４を被膜基板１ｈから離すことで、スタンプ４から積層膜１１が剥離され、被膜基板１ｈ上に積層膜１１の島が形成される（図１２参照）。この島は矩形の形状をなしている。なお、転写前に、スタンプ４の接続導電層１０と被膜基板１ｈの金属層１ｃの表面を、Ａｒプラズマ処理やＵＶ照射でクリーニングしてもよい。
この様な操作により、被膜基板１ｈの金属層１ｃ側には、積層膜１１の島が図７で説明したものと同じパターンでもって２次元マトリックス状に配列されることになる。図１３左側は、この様子を具体的に表している。図１３左側における符号ｒは、スタンプ４が有していた凸部群Ｒが被膜基板１ｈ上に転写されたもので転写群と呼ぶことにする。この転写群ｒの１つ当たりに縦３×横３の２次元マトリックス状に積層膜１１の島が配列されている。図１３右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
＜ステップＳ８＞格子状配線の付設
次に、被膜基板１ｈに印刷された積層膜１１の島のパターンを避けるようにして格子状配線Ｂを生成する。この格子状配線Ｂは、被膜基板１ｈ上に追加塗布された絶縁層１ｄ上に、縦横に延伸した格子状に印刷される（図１４左側参照）。このうち縦に伸びて印刷される配線はデータを示す信号が通過するデータ配線であり、横に伸びて印刷される配線はＴＦＴを制御する信号が通過するゲート配線である。ゲート配線とデータ配線とはショートしないように、交点部に互いの配線に挟まれるように絶縁層が設けられている。格子状配線Ｂの材料は、ＡｇまたはＣｕ（銅）等が用いられる。格子状配線Ｂは、ＡｇまたはＣｕ（銅）等の金属インクをインクジェットプリンタ（インクジェット法）で印刷することにより形成される。また、印刷法は、インクジェット法に限定されず、凸版印刷法や、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法等を用いてもよい。金属インクは、常温放置、加熱またはＵＶ照射により硬化される。また、前記交差部の絶縁層ならびに、絶縁層１ｄは、ポリイミドなどの有機系の絶縁膜が好適で、金属配線同様、インクジェット法を初めとする各種印刷方法によって塗布されるものであっても良い。
次に、被膜基板１ｈに印刷された積層膜１１の島のパターンを避けるようにして格子状配線Ｂを生成する。この格子状配線Ｂは、被膜基板１ｈ上に追加塗布された絶縁層１ｄ上に、縦横に延伸した格子状に印刷される（図１４左側参照）。このうち縦に伸びて印刷される配線はデータを示す信号が通過するデータ配線であり、横に伸びて印刷される配線はＴＦＴを制御する信号が通過するゲート配線である。ゲート配線とデータ配線とはショートしないように、交点部に互いの配線に挟まれるように絶縁層が設けられている。格子状配線Ｂの材料は、ＡｇまたはＣｕ（銅）等が用いられる。格子状配線Ｂは、ＡｇまたはＣｕ（銅）等の金属インクをインクジェットプリンタ（インクジェット法）で印刷することにより形成される。また、印刷法は、インクジェット法に限定されず、凸版印刷法や、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法等を用いてもよい。金属インクは、常温放置、加熱またはＵＶ照射により硬化される。また、前記交差部の絶縁層ならびに、絶縁層１ｄは、ポリイミドなどの有機系の絶縁膜が好適で、金属配線同様、インクジェット法を初めとする各種印刷方法によって塗布されるものであっても良い。
格子状配線Ｂは、転写群ｒの隙間に設けられる。転写群ｒの隙間の幅は、十分に広いものとなっているので、容易に格子状配線Ｂを付設することができる。図１４右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。したがって、格子状配線Ｂは、複数の転写群ｒを包含する構造で、被膜基板１ｈの１面に及んでいる。
＜ステップＳ９＞積層膜の選択
次に、転写群ｒが有する積層膜１１の島のうち、どの島をＴＦＴとして使用するかを決定する。この具体的な決定方法としては、顕微鏡で転写群ｒが有する９つの島を観察して、形状に欠損などが見られず正常に転写がなされている島を選択する方法が採用される。この選択は、被膜基板１ｈにおける全ての転写群ｒについて行われる。以下の説明において、図１３左側における９つの島のうち中央に位置する島がＴＦＴとして選択されたものとして以降の説明を行う。残りの島は、いわば廃棄されたＴＦＴである。このように、本発明によれば、スタンプ４により同一構成の積層膜１１の島を転写群ｒの中で複数生成し、これらのうちの１つをＴＦＴとして使用するものとして選択する。
次に、転写群ｒが有する積層膜１１の島のうち、どの島をＴＦＴとして使用するかを決定する。この具体的な決定方法としては、顕微鏡で転写群ｒが有する９つの島を観察して、形状に欠損などが見られず正常に転写がなされている島を選択する方法が採用される。この選択は、被膜基板１ｈにおける全ての転写群ｒについて行われる。以下の説明において、図１３左側における９つの島のうち中央に位置する島がＴＦＴとして選択されたものとして以降の説明を行う。残りの島は、いわば廃棄されたＴＦＴである。このように、本発明によれば、スタンプ４により同一構成の積層膜１１の島を転写群ｒの中で複数生成し、これらのうちの１つをＴＦＴとして使用するものとして選択する。
この島の選択は、光学カメラを用いた外観検査によってもよいし、電子ビームを用いた検査によってもよい。
この島の選択は、被膜基板１ｈ上の全ての転写群ｒについて行われ、選択結果は、検査装置が有するメモリーに記憶される。この情報に基づいて後述のＴＦＴの生成が行われる。
＜ステップＳ１０＞ＴＦＴの生成
続いて、選択された積層膜１１の島をＴＦＴとして機能するように加工が施される。まず、図１４右側に示すように積層膜１１を構成する各層のうち、導電層６の一部を削り込む。このとき、バリアメタル層７も同時に削り込まれて、半導体層８を露出させる。そして、半導体層８を被覆するようにゲート絶縁膜を形成させる。
続いて、選択された積層膜１１の島をＴＦＴとして機能するように加工が施される。まず、図１４右側に示すように積層膜１１を構成する各層のうち、導電層６の一部を削り込む。このとき、バリアメタル層７も同時に削り込まれて、半導体層８を露出させる。そして、半導体層８を被覆するようにゲート絶縁膜を形成させる。
そして、図１５左側に示すように、格子状配線Ｂから積層膜１１の島（選択された島）に向けて引き込み線ｂが配線され、ＴＦＴが生成される。引き込み線ｂは２つあり、１つはゲート配線と積層膜１１の島とを電気的に接続するものであり、もう１つはデータ配線と積層膜１１の島とを電気的に接続するものである。これら引き込み線ｂは、転写群ｒにおける選択されていない島とショートすることがないように、島同士の隙間に配設される。積層膜１１の島に接続された２つの引き込み線ｂのうちステップＳ１０で形成されたゲート絶縁膜に接続されたものがＴＦＴにおけるゲート電極となり、もう１つがソース電極となる。引き込み線ｂの材料及び生成方法は、上述の格子状配線Ｂの生成方法と同様である。図１５右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。そして、図１５右側に示すように、将来画素電極Ｐと接続されるドレイン電極ｄが形成される。
＜ステップＳ１１＞絶縁層の生成
次に、図１６右側に示すように、転写群ｒが有する積層膜１１の島を全て覆うように絶縁層１２が形成される。この絶縁層１２は、格子状に配置された格子状配線Ｂの区画に収まるように形成される。この絶縁層１２には、ステップＳ１０で形成されたドレイン電極ｄが露出した窓ｗが設けられている。この窓ｗは、後に導体が充填され、ＴＦＴの１端子を担うことになる。図１６右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
次に、図１６右側に示すように、転写群ｒが有する積層膜１１の島を全て覆うように絶縁層１２が形成される。この絶縁層１２は、格子状に配置された格子状配線Ｂの区画に収まるように形成される。この絶縁層１２には、ステップＳ１０で形成されたドレイン電極ｄが露出した窓ｗが設けられている。この窓ｗは、後に導体が充填され、ＴＦＴの１端子を担うことになる。図１６右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
＜ステップＳ１２＞画素電極の積層
次に、図１７左側が示すように、絶縁層１２の上面上に画素電極Ｐが積層される。このとき、画素電極ＰとＴＦＴとは窓ｗに充填された導電体を通じて電気的に接続される。これにより、ＴＦＴは、ゲートの制御状況により、画素電極Ｐとソース電極との間の伝導性が制御できるのである。図１７右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
次に、図１７左側が示すように、絶縁層１２の上面上に画素電極Ｐが積層される。このとき、画素電極ＰとＴＦＴとは窓ｗに充填された導電体を通じて電気的に接続される。これにより、ＴＦＴは、ゲートの制御状況により、画素電極Ｐとソース電極との間の伝導性が制御できるのである。図１７右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
以上のように、本発明に係る画素アレイ基板１は、画素電極ＰとＴＦＴとで構成される画素が配列されている。この様な構成において、１つの画素電極Ｐに対して設けられた複数のＴＦＴのうちの１つと画素電極Ｐとが電気的に接続されて構成されるようにすれば、画素の欠損が抑制された画素アレイが提供できる。画素が動作不良を起こすのは、ＴＦＴが全うに動作しないことが主な原因である。本発明の構成では、複数のＴＦＴのうちから全うに動作するものを製造時に選んで画素を構成することができるので、画素の動作不良が抑制された画素アレイ基板１が提供できる。
また、上述のように画素を構成しない廃棄されたＴＦＴを覆うように設けるようにすれば、画素が占める基板上のスペースを節約することができる。すると、画素をより高密度に配列することができるので、より高性能な画素アレイ基板１が提供できる。
上述のように複数のＴＦＴに跨って積層された絶縁層１２を備えることにより画素を構成しない、いわば廃棄されたＴＦＴと、画素電極Ｐとの電気的な絶縁性を確保すれば画素電極ＰとＴＦＴとの絶縁性が担保され、確実に動作する画素アレイ基板１が提供できる。
続いて実施例２を説明する。実施例２の画素アレイ基板１は、実施例１の構成と同様に画素電極Ｐが２次元マトリックス状に配列されている（図１参照）。また、実施例２の構成においても、実施例１の構成と同様に１つの画素電極Ｐに対して複数の積層膜１１の島が設けられている。画素電極Ｐに対して１つのＴＦＴが設けられている点も実施例１と同様である。
実施例１の構成とは異なる本実施例の特徴は、図１８左側に示すように１つの画素電極Ｐに対してコンデンサＣが設けられている点にある。すなわち、実施例２の構成においては、ＴＦＴとしては廃棄された積層膜１１の島のうちの一つがコンデンサＣとして機能しているのである。
図１８右側は、本実施例の画素アレイ基板１における画素一つ分の等価回路を表している。図１８右側を参照すれば分かるように、本実施例における画素アレイ基板１は回路上は従来装置と同様である。むしろ本発明の特徴は、画素を構成する画素電極Ｐの各々について、実際にＴＦＴとして使用されなかった積層膜１１の島を有し、これらのうちの一つをコンデンサＣとして使用している点にある。
なお、図３の等価回路図とは異なり、実施例２の画素のドレインは、コンデンサＣを介してグラウンドに接続されている。
続いて、実施例２に係る画素アレイ基板１の製造方法について説明する。実施例２に係る製造方法は、実施例１で説明した画素アレイ基板１の製造方法に類似している。すなわち実施例２に係る製造方法は、図４で説明したステップＳ１～ステップＳ１０まで実施例１と同じ製造過程をとる。したがって、以降、実施例２において特有の構成である絶縁層の生成工程から説明する。ただし、上述したステップ９において、転写群ｒが有する積層膜１１の島のうち、どの島をＴＦＴとして使用するかを決定する際に、コンデンサＣについての選択もされている。すなわち、ステップ９において、ＴＦＴとして使用する島以外にコンデンサ用の島をもう一つ選択するのである。
＜ステップＴ１１＞絶縁層の生成
実施例２の構成では、図１９左側に示すように、転写群ｒが有する積層膜１１の島を全て覆うように絶縁層１２が形成される。この絶縁層１２は、格子状に配置された格子状配線Ｂの区画に収まるように形成される。この絶縁層１２には、ステップＳ１０で形成されたドレイン電極ｄが露出した窓ｗ１と、将来コンデンサＣとして機能する積層膜１１の上面の一部が露出した窓ｗ２とが設けられている。この窓ｗ１は、後に導体が充填され、ＴＦＴの１端子を担うことになり、窓ｗ２は、後に導体が充填されコンデンサＣの一端子を担うことになる。図１９右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。そこには実施例１の製造工程の説明では省略されていたグランド層１ｂおよび金属層１ｃとが描かれている。
実施例２の構成では、図１９左側に示すように、転写群ｒが有する積層膜１１の島を全て覆うように絶縁層１２が形成される。この絶縁層１２は、格子状に配置された格子状配線Ｂの区画に収まるように形成される。この絶縁層１２には、ステップＳ１０で形成されたドレイン電極ｄが露出した窓ｗ１と、将来コンデンサＣとして機能する積層膜１１の上面の一部が露出した窓ｗ２とが設けられている。この窓ｗ１は、後に導体が充填され、ＴＦＴの１端子を担うことになり、窓ｗ２は、後に導体が充填されコンデンサＣの一端子を担うことになる。図１９右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。そこには実施例１の製造工程の説明では省略されていたグランド層１ｂおよび金属層１ｃとが描かれている。
積層膜１１の島は所定の電気容量を有するコンデンサＣと考えることができる。なぜならば、積層膜１１は、絶縁膜層９が導体の層で挟まれた構造を有しているからである。しかも、接続導電層１０は、金属層１ｃを介してグランド層１ｂに接続されている。したがって、積層膜１１は、端子の一端がグランドに接続されたコンデンサなのである。
＜ステップＴ１２＞画素電極の積層
次に、図２０左側が示すように、絶縁層１２の上面上に画素電極Ｐが積層される。このとき、画素電極ＰとＴＦＴとは窓ｗ１に充填された導電体を通じて電気的に接続され、画素電極ＰとコンデンサＣとは窓ｗ２に充填された導電体を通じて電気的に接続される。図２０右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
次に、図２０左側が示すように、絶縁層１２の上面上に画素電極Ｐが積層される。このとき、画素電極ＰとＴＦＴとは窓ｗ１に充填された導電体を通じて電気的に接続され、画素電極ＰとコンデンサＣとは窓ｗ２に充填された導電体を通じて電気的に接続される。図２０右側は、被膜基板１ｈにおける１つの転写群ｒについての断面を表している。
この様な構成とすれば、コンデンサＣに蓄積された電荷を信号として扱うことができるので電気信号が強化された画素アレイ基板１が提供できる。
実施例３の構成は、実施例１で説明した画素アレイ基板をＸ線検出器に応用した構成となっている。
＜Ｘ線検出器の全体構成＞
実施例１に係るＸ線検出器２０は、図２１に示すように、キャリアを検出するとともに電荷を蓄積するコンデンサと蓄積した電荷の取り出しを制御するＴＦＴとを備えた検出画素が配列された実施例１に係る画素アレイ基板１と、Ｘ線をキャリア対に変換するアモルファスセレン層２１と、第２高抵抗膜２２と、アモルファスセレン層２１を電界に置くための共通電極２３と、常温硬化型エポキシ樹脂が硬化して構成されるエポキシ樹脂層２５と、ガラスで構成される補助板２６と、第１高抵抗膜２７とを有している。また、Ｘ線検出器２０は、画素アレイ基板１，第１高抵抗膜２７，アモルファスセレン層２１，第２高抵抗膜２２，共通電極２３，エポキシ樹脂層２５，および補助板２６の順に積層された構成となっている。アモルファスセレン層２１は、本発明の変換層に相当し、共通電極２３は、本発明の電極層に相当する。また、画素アレイ基板１は、本発明の画素アレイ基板に相当する。
実施例１に係るＸ線検出器２０は、図２１に示すように、キャリアを検出するとともに電荷を蓄積するコンデンサと蓄積した電荷の取り出しを制御するＴＦＴとを備えた検出画素が配列された実施例１に係る画素アレイ基板１と、Ｘ線をキャリア対に変換するアモルファスセレン層２１と、第２高抵抗膜２２と、アモルファスセレン層２１を電界に置くための共通電極２３と、常温硬化型エポキシ樹脂が硬化して構成されるエポキシ樹脂層２５と、ガラスで構成される補助板２６と、第１高抵抗膜２７とを有している。また、Ｘ線検出器２０は、画素アレイ基板１，第１高抵抗膜２７，アモルファスセレン層２１，第２高抵抗膜２２，共通電極２３，エポキシ樹脂層２５，および補助板２６の順に積層された構成となっている。アモルファスセレン層２１は、本発明の変換層に相当し、共通電極２３は、本発明の電極層に相当する。また、画素アレイ基板１は、本発明の画素アレイ基板に相当する。
アモルファスセレン層２１は、比抵抗１０９Ωｃｍ以上（好ましくは１０１１Ωｃｍ以上）となっている高純度のアモルファスセレンで構成される。その積層方向の厚さは、０．２ｍｍ～２ｍｍとなっている。このアモルファスセレン層２１にＸ線が照射されると、正孔と電子のペアであるキャリア対が発生する。アモルファスセレン層２１は、強い電場に置かれているので、キャリアは、それに伴って移動し、画素アレイ基板１に形成された画素電極Ｐに電荷が誘起される。
画素アレイ基板１には、実施例１で説明したように、ガラス基板上にキャリア収集用の収集電極（画素電極Ｐ）が形成されている。画素電極Ｐは、第１高抵抗膜２７に接するとともに、画素アレイ基板１の表面に２次元的に配列されている。この画素電極Ｐは、図２１に示すように、電荷取り出し用のＴＦＴに接続されている。このＴＦＴは、画素電極Ｐに接続される入力端子の他に、電流制御用のゲートＧと、検出信号読み出し用の読み出し電極Ｓとを有している。ＴＦＴのゲートＧがオンされると、画素電極Ｐに誘起された電荷は読み出し電極Ｓに向けて流れる。
２次元的に配列されたＴＦＴは、縦横に格子状に伸びる配線に接続されている。すなわち、図２２における縦方向に配列したＴＦＴの読み出し電極Ｓは、全て共通のアンプ電極Ｑ１～Ｑ４のいずれかに接続されており、図２２における横方向に配列したＴＦＴのゲートＧは、全て共通のゲート制御電極Ｈ１～Ｈ４のいずれかに接続されている。ゲート制御電極Ｈ１～Ｈ４は、ゲートドライバ４３に接続され、アンプ電極Ｑ１～Ｑ４は、アンプアレイ４４に接続される。この様に、画素アレイ基板１には、コンデンサＣ，ＴＦＴ，ゲートＧで構成される画素が２次元的に配列されている。ゲートドライバ４３は、ＴＦＴのオン・オフを行うゲート電極Ｇの電位を制御するものである。
各コンデンサＣに蓄積される電荷を読み出す構成について説明する。図２２におけるコンデンサＣの各々に電荷が蓄積されているものとする。ゲートドライバ４３は、ゲート制御電極Ｈ１を通じてＴＦＴを一斉にオンする。オンされた横に並んだ４つのＴＦＴは、アンプ電極Ｑ１～Ｑ４を通じて、電荷（原信号）をアンプアレイ４４に伝達する。
次に、ゲートドライバ４３は、ゲート制御電極Ｈ２を通じてＴＦＴを一斉にオンする。この様に、ゲートドライバ４３は、ゲート制御電極Ｈ１～Ｈ４を順番にオンしていく。その度ごとに１行に並んだ各ＴＦＴが一斉にオンされる。こうして、Ｘ線検出器２０は、コンデンサＣの各々に蓄積された電荷を１行毎に読み出す構成となっている。
アンプアレイ４４には、アンプ電極Ｑ１～Ｑ４の各々に、信号を増幅するアンプが設けられている。アンプ電極Ｑ１～Ｑ４からアンプアレイ４４に入力された原信号は、ここで所定の増幅率で増幅される。画像生成部４５は、アンプアレイ４４から出力された原信号を基にＸ線透視画像を生成する。
画素電極Ｐ，コンデンサＣ，およびＴＦＴは、Ｘ線を検出するＸ線検出画素を構成する。Ｘ線検出画素は、画素アレイ基板１において、例えば３，０７２×３，０７２の縦横に並んだ２次元マトリックスを形成している。
共通電極２３は、金で構成され、第２高抵抗膜２２を介してアモルファスセレン層２１にバイアス電圧を印加する目的で設けられている。図２１に示すようにノード２３ａに接続されている。ノード２３ａに高電位が供給されることにより、共通電極２３には、電位にして、例えば、１０ｋＶの正のバイアス電圧が印加されている。
第１高抵抗膜２７，および第２高抵抗膜２２は、例えばＳｂ２Ｓ３から構成され、電子、またはホールのうちのいずれかを選択的に通過させる膜である。その膜厚は、０．１μｍ～５μｍ程度であり、比抵抗は１０９Ωｃｍ以上となっている。第１高抵抗膜２７は、アモルファスセレン層２１から画素アレイ基板１に流れる電流を整流する高抵抗の層である。第２高抵抗膜２２も、共通電極２３とアモルファスセレン層２１に流れる電流を整流する目的で設けられている。
本発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
（１）実施例１における転写群ｒ（図１３参照）には、積層膜１１の島が９個配列されている構成であったが、本発明はこれ限られない。本発明では、転写群ｒに属する積層膜１１の島の配列を自由に選択することができる。スタンプ４の凹凸パターン面４ａも転写群ｒの設定変更に合わせて自由に変更することができる。
（２）実施例１における転写群ｒの間には広めの隙間が設けられていたが、本発明はこれ限られない。本発明では、転写群ｒの間の隙間を、転写群ｒ内部の積層膜１１の島の配列ピッチと一致させる構成とすることもできる。すなわち、本変形例の積層膜１１の島は、被膜基板１ｈの全面に亘って等ピッチで配列され、転写群ｒの境界を見かけで判別することはできない。この様にすることで、スタンプ４の生成をより単純なものとすることができる。
（３）実施例１における積層膜１１の島の生成には、被膜基板１ｈにエッチングして生成するようにしてもよいし、凸版印刷、転写印刷に限らず、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法、オフセット印刷、インクジェット印刷等を用いてもよい。
（４）上述の実施例１において、広範囲の成膜にはマスク法を用い、微細な配線の形成や、配線の結合などにはインクジェット印刷法を用いて画素アレイ基板１を生成することができる。この様にすれば、高速かつ正確に画素アレイ基板１を生成することができる。
（５）上述のステップＳ１０において、引き込み線ｂは、絶縁層１２の島同士の隙間に配設されていたが、本発明はこの構成に限らない。図２３に示すように、転写群ｒにおける選択されていない島を覆うように絶縁層１５を成膜し、これの上面上に引き込み線ｂを生成するようにしてもよい。
（６）上述の実施例１において、転写群ｒには一つのＴＦＴのみが生成されていたが、本発明はこの構成に限らない。ステップＳ９で転写群ｒにおける積層膜１１の島を複数個だけ選択し、これらをＴＦＴとして機能させることができる。この様にすることで、ＴＦＴのうちの一つをコンデンサＣの制御用とし、もう一つを信号増幅用として用いることもできる。
（７）また、本発明の画素アレイ基板１は、画像表示装置に搭載することもできる。本発明に係る画素アレイ基板を備える装置によれば、画素の欠損が抑制されるので、視認性の高い画像表示装置を提供できる。
以上のように、本発明は、放射線撮影装置に適している。
Ｃ コンデンサ
ＴＦＴ トランジスタ
１ 画素アレイ基板
１２ 絶縁層
ＴＦＴ トランジスタ
１ 画素アレイ基板
１２ 絶縁層
Claims (5)
- 半導体層と画素電極とを備えた画素が２次元的に配列された画素アレイ基板であって、
前記画素電極は、１つの画素電極に対し設けられた同一構成を有している複数の前記半導体層のうちから選択された１つにより構成されたトランジスタと電気的に接続されていることを特徴とする画素アレイ基板。 - 請求項１に記載の画素アレイ基板において、
前記画素電極は、１つの画素電極に対し設けられた複数の前記半導体層の一部により構成されたコンデンサと電気的に接続されていることを特徴とする画素アレイ基板。 - 請求項１または請求項２に記載の画素アレイ基板において、
前記画素電極は、複数の前記半導体層を覆うように設けられていることを特徴とする画素アレイ基板。 - 請求項２に記載の画素アレイ基板において、
前記画素を構成しない前記半導体層と前記画素電極との間には絶縁層が備えられていることを特徴とする画素アレイ基板。 - 請求項１ないし請求項４のいずれかに記載の画素アレイ基板を備えることを特徴とする放射線検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2012/005258 WO2014030185A1 (ja) | 2012-08-22 | 2012-08-22 | 画素アレイ基板およびそれを備えた放射線検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2012/005258 WO2014030185A1 (ja) | 2012-08-22 | 2012-08-22 | 画素アレイ基板およびそれを備えた放射線検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2014030185A1 true WO2014030185A1 (ja) | 2014-02-27 |
Family
ID=50149525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2012/005258 WO2014030185A1 (ja) | 2012-08-22 | 2012-08-22 | 画素アレイ基板およびそれを備えた放射線検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| WO (1) | WO2014030185A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107210314A (zh) * | 2015-04-14 | 2017-09-26 | 索尼公司 | 固态成像装置、成像系统和测距方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023162A (ja) * | 2002-05-13 | 2003-01-24 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| JP2006005150A (ja) * | 2004-06-17 | 2006-01-05 | Canon Inc | 撮像装置及び放射線撮像装置、放射線撮像システム |
| JP2012033710A (ja) * | 2010-07-30 | 2012-02-16 | Shimadzu Corp | 薄膜トランジスタの製造方法 |
-
2012
- 2012-08-22 WO PCT/JP2012/005258 patent/WO2014030185A1/ja active Application Filing
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