WO2014012275A1 - 半导体器件及其制造方法 - Google Patents

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蒋葳
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Definitions

  • the present disclosure relates to the field of semiconductors, and more particularly to a semiconductor device and a method of fabricating the same. Background technique
  • a method of fabricating a semiconductor device comprising: growing a first epitaxial layer on a substrate; forming a sacrificial gate stack on the first epitaxial layer; selectively etching the first epitaxial layer; A second epitaxial layer is grown on the substrate and doped in situ; sidewalls are formed on both sides of the sacrificial gate stack; and source/drain regions are formed by using the sidewall spacer as a mask.
  • a semiconductor device comprising: a gate stack formed on a substrate; an in-situ doped first epitaxial layer grown on the substrate, configured as a source/drain extension region ; and source/drain regions.
  • 1-6 are schematic diagrams showing a flow of fabricating a semiconductor device in accordance with an embodiment of the present disclosure
  • 7-14 are schematic diagrams showing a flow of fabricating a semiconductor device in accordance with another embodiment of the present disclosure.
  • a layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if a layer/element is "on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • FIGS. 1-6 An embodiment in accordance with the present disclosure will be described with reference to FIGS. 1-6.
  • the substrate 1000 may be a substrate of various forms such as, but not limited to, a bulk semiconductor material substrate such as a bulk Si substrate, a semiconductor-on-insulator (SOI) substrate, a SiGe substrate, or the like.
  • a body Si substrate will be described as an example for convenience of explanation.
  • Epitaxial layer 1004 is grown on substrate 1000, such as by epitaxy.
  • Epitaxial layer 1004 may, for example, comprise SiGe (the atomic percentage of Ge is, for example, about 10%) and may have a thickness of about 5-10 nm. The thickness of the epitaxial layer 1004 will generally determine the thickness of the subsequently formed source/drain extension.
  • a sacrificial gate stack is formed on the epitaxial layer 1004.
  • the oxide layer 1006 and the nitride layer 1008 may be sequentially formed by deposition, and then patterned to form a sacrificial gate stack. It is to be noted that those skilled in the art are aware of a variety of ways to form a sacrificial gate stack.
  • the sacrificial gate stack structure of the oxide layer 1006 and the nitride layer 1008 shown in Fig. 2 is merely an example.
  • the sacrificial gate stack in order to facilitate subsequent processing, preferably does not include a crystalline semiconductor material (eg, polysilicon), but includes a dielectric material such as a nitride, an oxide, or a combination thereof, for subsequent processing. Growth on the sacrificial gate stack is avoided when selective epitaxial growth is required.
  • a crystalline semiconductor material eg, polysilicon
  • a dielectric material such as a nitride, an oxide, or a combination thereof
  • the epitaxial layer 1004 can be selectively etched. This selective etching, for example This can be done by wet etching, dry etching, or a combination thereof. Due to the etch selectivity between the epitaxial layer 1004 (eg, SiGe) and the substrate 1000 (eg, Si), the etch may stop at the substrate 1000. Due to the presence of the sacrificial gate stack, the portion of epitaxial layer 1004 that is below the sacrificial gate stack is retained. In the example shown in FIG. 3, the lateral edges of the epitaxial layer 1004 are shown to be slightly recessed relative to the lateral edges of the sacrificial gate stack, and the recess distance can be controlled by controlling the process conditions in the etch process.
  • This selective etching for example This can be done by wet etching, dry etching, or a combination thereof. Due to the etch selectivity between the epitaxial layer 1004 (eg, SiGe) and the substrate 1000 (eg, Si), the etch
  • the epitaxial layer 1010 is grown on the substrate 1000 exposed by the selective etching described above, for example, by epitaxy.
  • the epitaxial layer 1010 includes, for example, Si. Since the sacrificial gate stack includes dielectric materials such as oxides and nitrides, epitaxial growth does not occur at the surface of the sacrificial gate stack. During the growth of the epitaxial layer 1010, the epitaxial layer 1010 may be doped to a corresponding conductivity type by in-situ doping.
  • the epitaxial layer 1010 may be doped to an n-type by doping an n-type impurity such as As or P; for a p-type device, by doping a p-type impurity such as In, BF 2 or B, The epitaxial layer 1010 is doped to be p-type. This in situ doped epitaxial layer 1010 is then used to form the extension of the final device.
  • an n-type impurity such as As or P
  • a p-type impurity such as In, BF 2 or B
  • sidewall spacers 1012 are formed on both sides of the sacrificial gate stack.
  • Sidewall 1012 can comprise, for example, silicon nitride, silicon oxide, or a combination thereof.
  • a person skilled in the art knows various ways to form a side wall, which will not be described herein.
  • the source/drain regions 1014 may be formed using the side walls as a mask.
  • source/drain regions 1014 can be formed by ion implantation.
  • an n-type impurity such as As or P may be implanted;
  • a p-type impurity may be implanted.
  • the implanted ions can be activated, for example, by annealing.
  • an alternative gate process can be performed.
  • the sacrificial gate stack (in this example, the nitride layer 1008 and the oxide layer 1006 are removed) may be removed by selective etching to form a void between the sidewall spacers.
  • the final gate stack can then be formed by filling the gate dielectric and gate conductors in the voids.
  • the gate dielectric may, for example, comprise a high-k gate dielectric
  • the gate conductor may, for example, comprise a metal gate conductor.
  • the semiconductor device includes an epitaxial layer 1010 formed on a semiconductor substrate and doped by in-situ.
  • the epitaxial layer 1010 (more specifically, the portion thereof adjacent to the channel region) constitutes the source/drain extension region 1016 of the semiconductor device. Due to the formation process of epitaxial layer 1010, the thickness is primarily determined by the thickness of epitaxial layer 1004, that is, the thickness of epitaxial layer 1004 substantially determines the depth of extension region 1016. Since the thickness of the epitaxial layer 1004 grown on the substrate can be controlled relatively accurately, it is possible to control the formation of the shallow extension region 1016. In addition, in the process of forming the extension region 1016, it is doped in situ, thereby avoiding ion implantation, and thus avoiding the need for ultra-rapid annealing.
  • the substrate 2000 may be a substrate of various forms such as, but not limited to, a bulk semiconductor material substrate such as a bulk Si substrate, a semiconductor-on-insulator (SOI) substrate, a SiGe substrate, or the like.
  • a bulk Si substrate will be described as an example for convenience of explanation.
  • Epitaxial layer 2002 is grown on substrate 1000, such as by epitaxy.
  • the epitaxial layer 2002 may include, for example, SiGe (the atomic percentage of Ge is, for example, about 10%), and the thickness may be about 30 to 50 nm.
  • the thickness of the epitaxial layer 2002 will generally determine the thickness of the subsequently formed source/drain regions.
  • another epitaxial layer 2004 is grown, for example, by epitaxy.
  • the epitaxial layer 2004 may, for example, comprise Si and may have a thickness of about 5-10 nm. The thickness of the epitaxial layer 2004 will generally determine the thickness of the subsequently formed source/drain extension.
  • a sacrificial gate stack is formed on the epitaxial layer 2004, a sacrificial gate stack is formed.
  • the oxide layer 2006 and the nitride layer 2008 may be sequentially formed by deposition, and then patterned to form a sacrificial gate stack.
  • the sacrificial gate stack see the description above in conjunction with Figure 2.
  • the epitaxial layer 2004 can be selectively etched. This selective etching can be performed, for example, by wet etching, dry etching, or a combination thereof. Due to the etch selectivity between the epitaxial layer 2004 (e.g., Si) and the epitaxial layer 2002 (e.g., SiGe), the etch can stop at the epitaxial layer 2002. Due to the presence of the sacrificial gate stack, the portion of the epitaxial layer 2004 that is below the sacrificial gate stack is preserved. In the example shown in Figure 9, the lateral edges of epitaxial layer 2004 are shown to be slightly recessed relative to the lateral edges of the sacrificial gate stack, and the recess distance can be controlled by controlling the process conditions in the etch process.
  • the epitaxial layer 2010 is grown on the epitaxial layer 2002 exposed by the above selective etching, for example, by epitaxy.
  • the epitaxial layer 2010 may include, for example, Si. Since the sacrificial gate stack includes dielectric materials such as oxides and nitrides, epitaxial growth does not occur at the surface of the sacrificial gate stack.
  • the epitaxial layer 2010 may be doped to a corresponding conductivity type by in-situ doping.
  • the epitaxial layer 2010 may be doped to an n-type by doping an n-type impurity such as As or P; for a p-type device, by doping a p-type impurity such as In, BF 2 or B, The epitaxial layer 2010 is doped to be p-type. This in situ doped epitaxial layer 2010 is then used to form the extension of the final device.
  • an n-type impurity such as As or P
  • a p-type impurity such as In, BF 2 or B
  • sidewall spacers 2012 are formed on both sides of the sacrificial gate stack.
  • the sidewall spacers 2012 may include, for example, silicon nitride, silicon oxide, or a combination thereof.
  • a person skilled in the art knows various ways to form a side wall, which will not be described herein.
  • the epitaxial layer 2010 and the epitaxial layer 2002 may be selectively etched sequentially using the sidewall spacer as a mask.
  • This selective etching can be performed, for example, by wet etching, dry etching, or a combination thereof. Due to the presence of the sacrificial gate stack and sidewalls, portions of epitaxial layer 2010 and epitaxial layer 2002 under them are retained.
  • the epitaxial layer 2014 is grown on the substrate 2000 exposed by the selective etching described above, for example, by epitaxy.
  • the epitaxial layer 2014 includes, for example, Si.
  • the epitaxial layer 2014 may be doped to the corresponding conductivity type by in-situ doping.
  • the epitaxial layer 2014 may be doped to an n-type by doping an n-type impurity such as As or P; for a p-type device, by doping a p-type impurity such as In, BF 2 or B, The epitaxial layer 2014 is doped to be p-type. This in-situ doped epitaxial layer 2014 is then used to form the source/drain regions of the final device. Additionally, the remainder of the in-situ doped epitaxial layer 2010 is then used to form the source/drain extensions 2016 of the device.
  • the epitaxial layer 2014 may further include SiGe (for a p-type device, a Ge atomic percentage is, for example, higher than 30%) or Si:C (for an n-type device).
  • This epitaxial layer 2014 can stress the channel region of the device, thereby enhancing carrier mobility and thus improving device performance.
  • an alternative gate process can be performed.
  • the sacrificial gate stack (in this example, the nitride layer 1008 and the oxide layer 1006 are removed) may be removed by selective etching to form a void between the sidewall spacers.
  • the final gate stack can then be formed by filling gate dielectric 2018 and gate conductor 2020 in the voids.
  • Gate dielectric 2018 may, for example, comprise a high K gate dielectric
  • gate conductor 2020 may, for example, comprise a metal gate conductor.
  • a function adjustment layer (not shown) may also be formed between the gate dielectric 2018 and the gate conductor 2020.
  • an interlayer dielectric layer 2022 e.g., oxide
  • CMP is performed to obtain a semiconductor device as shown in Fig. 14.
  • the semiconductor device includes a gate stack (gate dielectric layer 2018 and gate conductor layer 2020) formed on a substrate.
  • the in-situ doped epitaxial layer 2010 constitutes the source/drain extension region 2016 of the semiconductor device.
  • the extension region 2016 thus formed can be controlled to be shallow, and the ion implantation process is avoided.
  • the semiconductor device further includes source/drain regions formed by the epitaxial layer 2014. Also, since in-situ doping is performed during the formation of the source/drain regions, ion implantation is avoided, and thus the corresponding annealing process is avoided.

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

公开了一种半导体器件及其制造方法。该方法包括：在衬底（1000）上生长第一外延层（1004）；在第一外延层（1004）上形成牺牲栅堆叠（1006，1008）；选择性刻蚀第一外延层（1004）；在衬底（1000）上生长并原位掺杂第二外延层（1010）；在牺牲栅堆叠（1006，1008）两侧形成侧墙（1012）；以及以侧墙（1012）为掩模，形成源/漏区（1014）。

Description

半导体器件及其制造方法
本申请要求了 2012年 7月 19日提交的、 申请号为 201210250438.6、 发明名称为
"半导体器件及其制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本公开涉及半导体领域， 更具体地， 涉及一种半导体器件及其制造方法。 背景技术
随着器件尺寸日益缩小， 短沟道效应越来越明显。 为抑制短沟道效应， 一种手段 是减小源 /漏延伸区的结深。为形成浅的延伸区， 需要在进行延伸区注入时采用低能离 子进行注入， 且随后进行超快速退火来激活注入离子。 这对生产设备和生产工艺提出 了挑战。
另一方面， 离子注入可能导致衬底损伤。 从而需要额外的退火处理来消除损伤。 发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法。
根据本公开的一个方面， 提供了一种制造半导体器件的方法， 包括： 在衬底上生 长第一外延层； 在第一外延层上形成牺牲栅堆叠； 选择性刻蚀第一外延层； 在衬底上 生长并原位掺杂第二外延层； 在牺牲栅堆叠两侧形成侧墙； 以及以侧墙为掩模， 形成 源 /漏区。
根据本公开的另一方面，提供了一种半导体器件，包括： 在衬底上形成的栅堆叠； 在衬底上生长的原位掺杂的第一外延层， 被配置成源 /漏延伸区； 以及源 /漏区。 附图说明
通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：
图 1-6是示出了根据本公开实施例的制造半导体器件流程的示意图； 以及 图 7-14是示出了根据本公开另一实施例的制造半导体器件流程的示意图。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是示例性 的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知结构和技术的 描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所 示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际 中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以 另外设计具有不同形状、 大小、 相对位置的区域 /层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该层 /元件 可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外， 如果在 一种朝向中一层 /元件位于另一层 /元件"上"， 那么当调转朝向时， 该层 /元件可以位于 该另一层 /元件 "下"。
以下， 参照图 1-6， 描述根据本公开的一实施例。
如图 1所示， 提供衬底 1000。 衬底 1000可以是各种形式的衬底， 例如但不限于体 半导体材料衬底如体 Si衬底、 绝缘体上半导体 （SOI) 衬底、 SiGe衬底等。 在以下的 描述中， 为方便说明， 以体 Si衬底为例进行描述。
在衬底 1000上， 例如通过外延， 生长外延层 1004。 外延层 1004例如可以包括 SiGe (Ge的原子百分比例如为约 10%)， 厚度可以为约 5-10nm。 该外延层 1004的厚度将大 体上确定随后形成的源 /漏延伸区的厚度。
随后， 如图 2所示， 在外延层 1004上， 形成牺牲栅堆叠。 例如， 可以通过淀积依 次形成氧化物层 1006和氮化物层 1008， 且随后进行构图， 以形成牺牲栅堆叠。 需要指 出的是，本领域技术人员知道多种方式来形成牺牲栅堆叠。图 2中所示的氧化物层 1006 和氮化物层 1008的牺牲栅堆叠结构仅仅是示例。 根据本公开的实施例， 为了便于后继 处理， 牺牲栅堆叠优选地不包括晶体半导体材料 （如， 多晶硅）， 而是包括电介质材 料例如氮化物、 氧化物或其组合， 这是为了在后续处理中需要进行选择性外延生长时 避免在牺牲栅堆叠上进行生长。
接下来， 如图 3所示， 可以对外延层 1004进行选择性刻蚀。 这种选择性刻蚀例如 可以通过湿法刻蚀、 干法刻蚀或其组合来进行。 由于外延层 1004 (例如， SiGe) 和衬 底 1000 (例如， Si) 之间的刻蚀选择性， 刻蚀可以停止于衬底 1000。 由于牺牲栅堆叠 的存在， 外延层 1004位于牺牲栅堆叠下方的部分得以保留。 在图 3所示的示例中， 示 出了外延层 1004的横向边缘相对于牺牲栅堆叠的横向边缘略为凹进， 凹进距离可以通 过控制刻蚀工艺中的工艺条件来控制。
然后， 如图 4所示， 在由于上述选择性刻蚀而露出的衬底 1000上例如通过外延， 生长外延层 1010。 外延层 1010例如包括 Si。 由于牺牲栅堆叠包括电介质材料如氧化物 和氮化物， 因此外延生长不会在牺牲栅堆叠表面发生。 在生长外延层 1010的过程中， 可以通过原位掺杂， 将外延层 1010掺杂为相应的导电类型。 例如， 对于 n型器件， 可 以通过掺杂 n型杂质如 As或 P， 将外延层 1010掺杂为 n型； 对于 p型器件， 可以通过掺杂 p型杂质如 In、 BF2或 B， 将外延层 1010掺杂为 p型。 这种原位掺杂的外延层 1010随后用 来形成最终器件的延伸区。
接下来， 如图 5所示， 在牺牲栅堆叠两侧形成侧墙 1012。 侧墙 1012例如可以包括 氮化硅、氧化硅或其组合。本领域技术人员知道多种方式来形成侧墙，在此不再赘述。
随后， 如图 6所示， 可以以侧墙为掩模， 来形成源 /漏区 1014。 例如， 可以通过离 子注入， 来形成源 /漏区 1014。 具体地， 对于 n型器件， 可以注入 n型杂质如 As或 P; 对 于 p型器件， 可以注入 p型杂质。 离子注入之后， 例如可以通过退火， 来激活注入的离 子。
之后，可以进行替代栅工艺。具体地，可以通过选择性刻蚀，去除牺牲栅堆叠（在 该示例中， 去除氮化物层 1008和氧化物层 1006)， 从而在侧墙之间形成空隙。 然后， 可以通过在空隙中填充栅介质和栅导体， 来形成最终的栅堆叠。 栅介质例如可以包括 高 K栅介质， 栅导体例如可以包括金属栅导体。
这样， 就得到了根据本公开一示例的半导体器件。 如图 6所示， 该半导体器件包 括在半导体衬底上形成的、通过原位掺杂的外延层 1010。该外延层 1010 (更具体来说， 其靠近沟道区的部分）构成该半导体器件的源 /漏延伸区 1016。 由于外延层 1010的形成 工艺， 其厚度主要由外延层 1004的厚度决定， 也就是说， 外延层 1004的厚度基本上确 定了延伸区 1016的深度。 由于可以比较精确地控制在衬底上生长的外延层 1004的厚度 较薄， 从而可以控制形成较浅的延伸区 1016。 另外， 在形成延伸区 1016的过程中， 对 其原位掺杂， 从而避免了进行离子注入， 并因此避免了需要对其进行的超快速退火。
以下， 参照图 7-14， 描述根据本公开的另一实施例。 如图 7所示， 提供衬底 2000。 衬底 2000可以是各种形式的衬底， 例如但不限于体 半导体材料衬底如体 Si衬底、 绝缘体上半导体 （SOI) 衬底、 SiGe衬底等。 在以下的 描述中， 为方便说明， 以体 Si衬底为例进行描述。
在衬底 1000上， 例如通过外延， 生长外延层 2002。 外延层 2002例如可以包括 SiGe (Ge的原子百分比例如为约 10%)， 厚度可以为约 30-50nm。 该外延层 2002的厚度将大 体上确定随后形成的源 /漏区的厚度。
另外， 在外延层 2002上， 例如通过外延， 生长另一外延层 2004。 外延层 2004例如 可以包括 Si， 厚度可以为约 5-10nm。 该外延层 2004的厚度将大体上确定随后形成的源 /漏延伸区的厚度。
随后， 如图 8所示， 在外延层 2004上， 形成牺牲栅堆叠。 例如， 可以通过淀积依 次形成氧化物层 2006和氮化物层 2008， 且随后进行构图， 以形成牺牲栅堆叠。 关于牺 牲栅堆叠， 可以参见以上结合图 2的说明。
接下来， 如图 9所示， 可以对外延层 2004进行选择性刻蚀。 这种选择性刻蚀例如 可以通过湿法刻蚀、 干法刻蚀或其组合来进行。 由于外延层 2004 (例如， Si) 和外延 层 2002 (例如， SiGe) 之间的刻蚀选择性， 刻蚀可以停止于外延层 2002。 由于牺牲栅 堆叠的存在， 外延层 2004位于牺牲栅堆叠下方的部分得以保留。 在图 9所示的示例中， 示出了外延层 2004的横向边缘相对于牺牲栅堆叠的横向边缘略为凹进， 凹进距离可以 通过控制刻蚀工艺中的工艺条件来控制。
然后，如图 10所示，在由于上述选择性刻蚀而露出的外延层 2002上例如通过外延， 生长外延层 2010。 外延层 2010例如可以包括 Si。 由于牺牲栅堆叠包括电介质材料如氧 化物和氮化物， 因此外延生长不会在牺牲栅堆叠表面发生。 在生长外延层 2010的过程 中， 可以通过原位掺杂， 将外延层 2010掺杂为相应的导电类型。 例如， 对于 n型器件， 可以通过掺杂 n型杂质如 As或 P， 将外延层 2010掺杂为 n型； 对于 p型器件， 可以通过掺 杂 p型杂质如 In、 BF2或 B， 将外延层 2010掺杂为 p型。 这种原位掺杂的外延层 2010随后 用来形成最终器件的延伸区。
接下来， 如图 11所示， 在牺牲栅堆叠两侧形成侧墙 2012。 侧墙 2012例如可以包括 氮化硅、氧化硅或其组合。本领域技术人员知道多种方式来形成侧墙，在此不再赘述。
随后， 如图 12所示， 可以以侧墙为掩模， 依次选择性刻蚀外延层 2010和外延层 2002。 这种选择性刻蚀例如可以通过湿法刻蚀、 干法刻蚀或其组合来进行。 由于牺牲 栅堆叠和侧墙的存在， 外延层 2010和外延层 2002位于它们之下的部分得以保留。 然后， 如图 13所示， 在由于上述选择性刻蚀而露出的衬底 2000上例如通过外延， 生长外延层 2014。 外延层 2014例如包括 Si。 由于牺牲栅堆叠包括电介质材料如氧化物 和氮化物， 因此外延生长不会在牺牲栅堆叠表面发生。 在生长外延层 2014的过程中， 可以通过原位掺杂， 将外延层 2014掺杂为相应的导电类型。 例如， 对于 n型器件， 可 以通过掺杂 n型杂质如 As或 P， 将外延层 2014掺杂为 n型； 对于 p型器件， 可以通过掺杂 p型杂质如 In、 BF2或 B， 将外延层 2014掺杂为 p型。 这种原位掺杂的外延层 2014随后用 来形成最终器件的源 /漏区。此外， 原位掺杂的外延层 2010的剩余部分随后用来形成器 件的源 /漏延伸区 2016。
根据本公开的一示例， 为了增强器件性能， 外延层 2014还可以包括 SiGe (对于 p 型器件， Ge原子百分比例如高于 30%) 或 Si:C (对于 n型器件）。 这种外延层 2014可以 向器件的沟道区施加应力， 从而增强载流子迁移率， 并因此改善器件性能。
之后，可以进行替代栅工艺。具体地，可以通过选择性刻蚀，去除牺牲栅堆叠（在 该示例中， 去除氮化物层 1008和氧化物层 1006)， 从而在侧墙之间形成空隙。 然后， 可以通过在空隙中填充栅介质 2018和栅导体 2020， 来形成最终的栅堆叠。 栅介质 2018 例如可以包括高 K栅介质， 栅导体 2020例如可以包括金属栅导体。 在栅介质 2018和栅 导体 2020之间还可以形成功函数调节层 （未示出）。 然后， 例如通过淀积， 形成层间 电介质层 2022 (例如， 氧化物）， 并进行 CMP， 得到如图 14所示的半导体器件。
如图 14所示， 该半导体器件包括在衬底上形成的栅堆叠 （栅介质层 2018和栅导体 层 2020)。 原位掺杂的外延层 2010构成该半导体器件的源 /漏延伸区 2016。 同上述实施 例中一样， 如此形成的延伸区 2016可以控制为较浅， 而且避免了离子注入工艺。
此外， 该半导体器件还包括由外延层 2014形成的源 /漏区。 同样， 由于在源 /漏区 的形成过程中进行原位掺杂， 避免了进行离子注入， 并因此避免了相应的退火工艺。
以上对本公开的实施例进行了描述。 但是， 这些实施例仅仅是为了说明的目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价物限定。 不脱 离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和修改都应落 在本公开的范围之内。

Claims

权 利 要 求
1. 一种制造半导体器件的方法， 包括：
在衬底上生长第一外延层；
在第一外延层上形成牺牲栅堆叠；
选择性刻蚀第一外延层；
在衬底上生长并原位掺杂第二外延层；
在牺牲栅堆叠两侧形成侧墙； 以及
以侧墙为掩模， 形成源 /漏区。
2. 根据权利要求 1所述的方法， 其中，
在生长第一外延层之前， 该方法还包括： 在衬底上生长第三外延层，
以侧墙为掩模， 形成源 /漏区包括：
以侧墙为掩模， 选择性刻蚀第二外延层和第三外延层； 以及
在衬底上生长并原位掺杂第四外延层。
3. 根据权利要求 1所述的方法， 其中， 在形成源 /漏区之后， 该方法还包括： 去除牺牲栅堆叠， 在侧墙之间形成空隙； 以及
在空隙中依次形成栅介质层和栅导体层。
4. 根据权利要求 1所述的方法， 其中， 衬底包括 Si， 第一外延层 SiGe， 第 二外延层包括 Si。
5. 根据权利要求 2所述的方法， 其中， 衬底包括 Si， 第一外延层 Si， 第二外 延层包括 Si， 第三外延层包括 SiGe， 第四外延层包括 Si、 SiGe或 Si:C。
6. 根据权利要求 1所述的方法， 其中， 牺牲栅堆叠包括电介质材料。
7. 一种半导体器件， 包括：
在衬底上形成的栅堆叠；
在衬底上生长的原位掺杂的第一外延层， 被配置成源 /漏延伸区； 以及
源 /漏区。
8. 根据权利要求 7所述的半导体器件， 还包括：
位于第一外延层中的第二外延层， 第二外延层位于栅堆叠下方，
其中， 第二外延层的厚度实质上确定第一外延层的厚度。
9. 根据权利要求 8所述的半导体器件， 其中， 源 /漏区包括在衬底上生长的 原位掺杂的第三外延层。
10. 根据权利要求 9所述的半导体器件， 还包括：
位于第三外延层中的第四外延层， 第四外延层位于衬底上第二外延层下方， 其中， 第四外延层的厚度实质上确定第三外延层的厚度。
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