WO2014010166A1 - 半導体ウェーハの評価方法及び製造方法 - Google Patents

半導体ウェーハの評価方法及び製造方法 Download PDF

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    • H10P74/207—Electrical properties, e.g. testing or measuring of resistance, deep levels or capacitance-voltage characteristics

Definitions

  • the present invention relates to a semiconductor wafer evaluation method and a manufacturing method using the same.
  • a method for manufacturing a semiconductor wafer such as a silicon single crystal wafer includes a slicing process in which a single crystal ingot obtained by the Czochralski method (CZ method) is sliced and processed into a thin disk-shaped wafer, and the wafer Chamfering process for chamfering the outer periphery to prevent cracking and chipping, lapping process for flattening the wafer, etching process for removing processing distortion remaining on the wafer surface in these processes, and mirroring the wafer surface A mirror surface polishing step, and a cleaning step of removing contaminants such as abrasives and foreign matters adhering in the polishing process.
  • processes such as heat treatment and grinding may be added, the order of processes may be changed, and the same process may be performed multiple times.
  • the insulating film is formed by CMP (Chemical Mechanical Polishing) or the like. A method of flattening is used in a semiconductor device manufacturing process.
  • waviness a minute uneven shape (hereinafter also referred to as waviness) on the surface of a semiconductor wafer did not particularly affect the device manufacturing process.
  • STI since the convex portion is selectively polished by CMP, there is a problem that the thickness of the insulating film becomes non-uniform due to the waviness.
  • Waviness is expressed using a parameter called nanotopography. Nanotopography is an index representing the flatness of the wafer surface, and represents waviness of the non-adsorbed wafer surface in a spatial wavelength region of 0.1 mm to several tens of mm.
  • Nanotopography is generally measured by devices such as ADE Nanomapper, KLA Tencor NanoPro, Raytex Dynasearch, etc., but these devices are optical and reflect the surface reflection of the object to be measured.
  • the target wafer In order to perform the measurement using the target wafer, the target wafer needs to be in a mirror state where the reflectance of the surface is high to some extent.
  • the values obtained by measuring nanotopography with these measuring devices for wafers having a surface with low reflectivity that has just undergone an intermediate process, such as slice wafers and ground wafers, are not accurate and reliable.
  • Patent Document 1 As a method for reducing such waviness, it has been proposed to perform a double-head grinding step, a double-side lapping step, and a double-side polishing step after slicing (see, for example, Patent Document 1).
  • Patent Document 1 the strained layer and macro waviness components formed on the surface at the time of wafer cutting are removed in the double-head grinding process, the flatness of the wafer is improved, and then double-sided lapping is performed. It is disclosed that the undulation of the minute surface generated in the above can be removed.
  • the size of the swell generated during slicing may vary greatly depending on the performance of the cutting device used, the specifications of the wire, the cutting conditions, and the wire breakage during cutting.
  • the size of the undulation that occurs in the lapping process may vary depending on the surface plate and the carrier.
  • the size of the waviness that occurs in the double-head grinding process may vary depending on the relative positional relationship between the grindstone and the wafer and the sharpness of the grindstone.
  • Residual waviness generated on the wafer surface due to these factors is difficult to remove in the final mirror polishing process, so the waviness that appears at the intermediate stage of the wafer manufacturing method such as the slicing process and lapping process. It is necessary to monitor and manage the size.
  • the conventional measurement method using optical surface reflection has a problem that undulation cannot be detected with high accuracy as described above.
  • Warp data obtained using a capacitance type shape measuring apparatus is at least a short wavelength side period of 1 mm or less and a long wavelength. It has been proposed to perform a band-pass filtering by cutting off a wavelength band having a side period of 50 mm or more (see, for example, Patent Document 2).
  • the wafer after slicing, lapping, and grinding has a problem that the warp data does not show the original shape due to processing distortion, and the above-described swell cannot be detected with high accuracy. Therefore, it is necessary to remove the processing strain by etching and detect the waviness with the measurement method after the Warp data shows the original shape. However, in this case, management of processes such as lapping and grinding is efficiently performed. I can't.
  • the present invention has been made in view of the above problems, and provides a method capable of accurately evaluating the nanotopography of a semiconductor wafer after a mirror polishing process in an intermediate process of manufacturing a semiconductor wafer. Objective.
  • the present invention is a method for evaluating nanotopography of a surface of a semiconductor wafer manufactured by a manufacturing method including a slicing step, a lapping step and / or a grinding step, an etching step, and a mirror polishing step.
  • the extraction range by fitting the Warp data with a fitting function in a predetermined fitting range, the influence of the Warp data change due to processing distortion at the outer periphery of the semiconductor wafer is excluded, and the extraction range
  • a semiconductor wafer evaluation method characterized in that a range (maximum value-minimum value) of the fitted Warp data is obtained, and nanotopography of the semiconductor wafer surface after the mirror polishing step is evaluated by the obtained range.
  • the processing state due to the grinding process or the like remains before the mirror polishing process, and the surface state of the semiconductor wafer whose surface is not a mirror surface correlates with the nanotopography of the semiconductor wafer after the mirror polishing process.
  • Highly accurate and accurate evaluation can be performed efficiently.
  • the extraction range is set within a range from the edge of the semiconductor wafer to a position of 1/10 of the diameter in the radial direction
  • the fitting range is set to a diameter of 10 from the edge of the semiconductor wafer in the radial direction. It is preferable to set within a range of a width of 1/30 of the diameter in the radial direction from the position of 1/50 toward the edge.
  • the fitting function is preferably a linear function.
  • the semiconductor wafer is a non-defective product.
  • the present invention is a semiconductor wafer manufacturing method including a slicing step, a lapping step and / or a grinding step, an etching step, a mirror polishing step,
  • a semiconductor wafer that has been subjected to at least one of the slicing step, the lapping step, the grinding step, and the etching step is evaluated by the semiconductor wafer evaluation method of the present invention, and based on the evaluation result, the slicing step, the lapping step,
  • Provided is a method for manufacturing a semiconductor wafer, wherein the semiconductor wafer is manufactured while managing at least one of a grinding process and an etching process.
  • the nanotopography of a semiconductor wafer can be efficiently and accurately evaluated before the mirror polishing process.
  • Example 1 It is a figure which shows the Warp data of the semiconductor wafer after the lapping which performed the fitting by this invention, and the nanotopography of a mirror surface wafer.
  • Example 1 2 it is a graph which shows the correlation with the nanotopography of a mirror surface wafer about the Warp data of the semiconductor wafer which performed fitting by this invention.
  • the present inventor wanted to detect the waviness detected at the outer periphery of the semiconductor wafer after the mirror polishing process, which is the final process of the semiconductor wafer manufacturing method, at the time after the intermediate process. Then, the surface of a semiconductor wafer after the intermediate process, for example, a semiconductor wafer having a processing strain after the lapping process, is measured using a capacitance type shape measuring apparatus, and evaluation is performed using the obtained Warp data. I thought of that. Furthermore, the present inventors examined as follows.
  • FIG. 1 and 2 show the principle of a measurement method using a capacitance type shape measuring apparatus that can be used in the present invention.
  • the capacitance type shape measurement is performed on the basis of the thickness of an object to be measured (semiconductor wafer).
  • the probe 1 and the DUT 2 as shown in FIG. 1 form a capacitance, and the capacitance changes due to a change in the distance D between the probe 1 and the DUT 2.
  • the analysis is performed using the surface displacement a or b instead of using the thickness t of the object to be measured. This is because a parameter called nanotopography is measured with reference to the surface of the semiconductor wafer. Data obtained by measuring the surface displacement a or b as described above is called Warp data.
  • the Warp data when using a conventional technique that cuts off a wavelength band of at least a short wavelength side period of 1 mm or less and a long wavelength side period of 50 mm or more and uses bandpass filtering, for example, a semiconductor having a processing distortion after a lapping process
  • the measurement conditions are 4 lines (0 deg, 45 deg, 90 deg, 135 deg) as shown in FIG. 3, the wafer has a cross-sectional shape as shown in FIG.
  • the etched semiconductor wafer has almost no processing distortion and is close to the original Warp data, when the etched semiconductor wafer is measured in the same manner, the cross-sectional shape as shown in FIG. 5 is obtained.
  • FIG. 7 shows Warp data of a wafer having a processing strain after the lapping process
  • FIG. 8 shows Warp data of the wafer after performing the etching process after the lapping process.
  • ⁇ Warp the amount of change with respect to the Warp data of the wafer after the lapping process and the Warp data after the slicing process.
  • the inventors performed a fitting to the Warp data of the semiconductor wafer before mirror polishing as follows, and evaluated highly correlated with the nanotopography of the wafer subjected to mirror polishing. We have found that this can be done and have completed the present invention.
  • a semiconductor wafer such as a silicon single crystal wafer manufactured by a manufacturing method including a slicing step, a lapping step and / or a grinding step, an etching step, and a mirror polishing step
  • Evaluate the topography either a lapping process or a grinding process may be performed, or both may be performed.
  • the warp data of the surface displacement of the semiconductor wafer is measured using a capacitance type shape measuring device, and a predetermined width of the outer peripheral portion of the semiconductor wafer is set as an extraction range.
  • fitting of the Warp data with a fitting function in a predetermined fitting range was performed to eliminate the influence of the Warp data change due to processing distortion at the outer periphery of the semiconductor wafer, and fitting was performed in the extraction range.
  • the range (maximum value ⁇ minimum value) of the Warp data is obtained, and the nanotopography of the semiconductor wafer surface after the mirror polishing process is evaluated based on the obtained range.
  • the Warp data is measured and evaluated by the capacitance type shape measuring apparatus as shown in FIGS.
  • the processing distortion due to the grinding process or the like remains before the mirror polishing process, and the Warp data changes apparently due to the processing distortion.
  • the Warp data is subjected to fitting by specifying three parameters of the wafer outer periphery extraction range, the fitting range, and the fitting function, thereby eliminating the influence of the Warp data change due to processing distortion, and the Range. Calculate (maximum value-minimum value).
  • the nanotopography after polishing can be accurately evaluated by the obtained range.
  • the present invention in the intermediate process before the mirror polishing process, it is possible to perform a highly correlated evaluation with the nanotopography of the semiconductor wafer surface after the mirror polishing process. Manage efficiently and accurately.
  • Warp data of a wafer having a processing strain after the lapping process is obtained as shown in FIG.
  • the measurement conditions were 4 lines (0 deg, 45 deg, 90 deg, 135 deg), FQA (Flatness Quality Area): 294 mm, and a measurement interval of 1 mm pitch.
  • the obtained Warp data is as shown in FIG.
  • the Warp data measured under the measurement conditions shown in FIG. 3 has a significant effect on the nanotopography of the wafer surface after mirror polishing after the etching process and the mirror polishing process.
  • the position of the ring-shaped unevenness of the outer periphery to be applied is a lapping product (wafer subjected to etching and mirror polishing after lapping) or a double-sided grinding product (wafer subjected to etching and mirror polishing after grinding). There is no significant difference.
  • the position of the ring-shaped unevenness is a position of 1/15 of the diameter from the edge of the wafer toward the center (in the radial direction).
  • a straight reference surface is necessary.
  • Warp data with a constant width is required from the position in the radial direction 130 mm toward the center. For example, when the Warp data is extracted to a position in the radial direction 100 to 110 mm, as apparent from FIG.
  • the curve-like change component is included. Therefore, a position 120 mm in the radial direction from the center (0), which is a position of 1/10 of the diameter from the edge toward the center (in the radial direction), was considered as an appropriate start position of the reference plane.
  • the extraction range of the outer periphery of the Warp data is the range from the edge to the position of 1/10 of the diameter in the center direction, and the fitting range of the Warp data in this extraction range is the obtained edge It is preferable to be within a range from a position of 1/10 of the diameter in the radial direction (toward the center) to a position of 1/3 of the diameter in the radial direction toward the edge. Therefore, Warp data can be measured and the extraction range and fitting range can be set as described above. However, as described above, since the ring-shaped irregularities on the outer peripheral portion are formed at substantially the same position, the extraction range is set within the range from the edge of the semiconductor wafer to the position of 1/10 of the diameter in the radial direction.
  • the accuracy of the evaluation can be determined by setting the fitting range within the range of the width of 1/30 of the diameter in the radial direction from the position of 1/10 of the diameter in the radial direction from the edge of the semiconductor wafer. Is preferable because it is good and simple.
  • the extraction range is within the range from the position of 120 mm to the edge (position of 150 mm) in the radial direction (toward the edge) with the center as the reference (0)
  • the fitting range is It is within the range from the position of 120 mm to the position of 130 mm (width 10 mm) in the radial direction (toward the edge).
  • FIG. 14 shows the Warp data extracted from the outer periphery of the semiconductor wafer in the extraction range set as described above at each measurement angle as shown in FIG.
  • y is a function
  • x is a variable representing an arbitrary radial position
  • a and b are constants.
  • an approximate expression of a linear function is obtained within the fitting range of Warp data at each measurement angle.
  • the least square method, the Excel solver and Visual Basic programming are used to determine the fitting range of each measurement angle.
  • f (x) is an actual measurement value of Warp data at an arbitrary radial position.
  • fitting of [f (x) ⁇ (ax + b)] is performed on the Warp data at each measurement angle by using the constants a and b of each measurement angle thus obtained.
  • FIG. 16 shows the result of fitting [f (x) ⁇ (ax + b)] on the data in the extraction range shown in FIG.
  • the Warp data (FIG. 16) fitting at each measurement angle is averaged, it is as shown in FIG. From FIG. 17, the Range (maximum value-minimum value) in the range of 120 to 150 mm, which is the range from the edge to the center (in the radial direction) to the position of 1/10 of the diameter, is obtained.
  • the Range at each measurement angle of the fitted data in FIG. 16 may be obtained without averaging, or the Range at one measurement angle may be obtained.
  • Nanomapper manufactured by ADE, which is generally used for measurement of nanotopography of a mirror surface wafer, will be briefly described.
  • Nanomapper uses a Michelson interferometer, and the configuration of the Michelson interferometer is shown in FIG.
  • the light emitted from the light source 13 becomes parallel light by the collimator lens 14 and is divided into two optical paths (amplitude division) by the half mirror 15.
  • Each of the two light beams is reflected by the reference mirror 11 and the object to be measured 12 (here, indicates a semiconductor wafer), reverts back to the original optical path, is superimposed by the half mirror 15, and interferes by the CCD camera 16.
  • a fringe image (FIG. 19) is captured.
  • One reference mirror 11 is a flat surface (reference surface) polished with high accuracy, and the shape of the test surface of the other (measurement object 12) is measured.
  • the in-plane data of the semiconductor wafer captured by the interferometer is subjected to processing such as noise removal, and thereafter, the window size 21 determined by the setting is moved within the surface of the wafer 22 as shown in FIG.
  • the PV value 24 maximum value ⁇ minimum value
  • the window size is generally 0.5mm to 10mm, and depends on the customer's (device manufacturer) wafer standard. However, in the management of nanotopography in the intermediate process according to the prior art, the mirror polishing process Considering the correction due to mirror finishing, the window size 21 is often empirically 10 mm.
  • the correlation between the Warp data obtained by the present invention and nanotopography by Nanomapper was confirmed.
  • the wafer after the lapping process was measured using a capacitance type shape measuring apparatus to obtain Warp data.
  • the optimum outer periphery extraction range, fitting range, and fitting function were set, and fitting operation was performed to obtain Warp data of the outer periphery.
  • the image and cross-sectional shape which were obtained by measuring with Nanomapper about the mirror wafer obtained by processing the sample wafer after the lapping process in the subsequent etching process and the double-sided mirror polishing process The correspondence results are shown in FIG.
  • the cross-sectional shape data obtained by measuring with the Nanomapper has a large ring-shaped uneven displacement at the outer peripheral portion, and there is a good correlation. You can see that it is obtained.
  • the Warp data obtained by measuring a wafer having a processing strain after an intermediate process such as a lapping process by the evaluation method of the present invention is obtained by using an optical measuring device for the wafer after mirror polishing. Correlation with nanotopography data measured using. Therefore, in the semiconductor wafer manufacturing method, by performing the evaluation method of the present invention after intermediate processes such as a slicing process, lapping process, grinding process, and etching process, the nanotopology of the wafer surface after the final mirror polishing process is performed. Can evaluate graphy with high accuracy.
  • a method for managing the manufacturing process of the semiconductor wafer by the evaluation method of the present invention will be described.
  • a semiconductor wafer is extracted according to a set standard, this wafer is measured using the evaluation method of the present invention, and when the range of the measurement result obtained by fitting exceeds the set pass / fail standard value, it is manufactured. It is preferable to feed forward and feed back to the process.
  • the wafer In the case of the wafer after the slicing process, the wafer is extracted from three locations of the head K, the center C, and the tail P at the cutting position of the ingot.
  • 1 to 4 wafers are extracted from 25 to 50 wafers.
  • a range (maximum value-minimum value) is obtained from the wafer extracted in this manner by the evaluation method of the present invention, and the nanotopography of the wafer surface after the final mirror polishing process is evaluated.
  • Range ⁇ 0.7 ⁇ m As a result of the sampling evaluation, when the total number of evaluated wafers exceeds the acceptance / rejection reference value, the lot is determined to be defective (lot out) and fed back to the management process. Even when a defective product is generated, if it is determined that at least one sheet is a non-defective product, feedback to the process to be managed and feedforward to the final inspection process are performed.
  • the lapping process is adjusted until it reaches the reference value by correcting the surface plate, changing the carrier, and cleaning the groove. If it cannot be adjusted within the range, replace the surface plate.
  • the double-head grinding process is adjusted until it reaches a reference value by shifting (adjusting the position of the grindstone on the grindstone axis relative to the wafer) and tilting (adjusting the inclination of the grindstone surface relative to the wafer surface). In addition, the left / right flow rate of the static pressure pad holding the wafer may be adjusted. If it still cannot be adjusted within the range, replace the carrier and grindstone.
  • Nanotopography is set as a required item of a product, all wafers are inspected and selected in a final inspection process using Nanomapper after the mirror polishing process of the final process.
  • nanotopography is not set in the product requirement items, only 25 sheets per lot are evaluated according to the present invention, and feed-forward to the final inspection process is performed.
  • the slicing process, lapping process, grinding process and etching process which are intermediate processes of the semiconductor wafer manufacturing method, can be managed, and early response such as reviewing and improving manufacturing conditions can be performed. It becomes possible. Furthermore, the quality of the wafer can be managed in an intermediate process before the mirror polishing process, so that product loss can be reduced, and yield and productivity can be improved.
  • Example 1 When processing Warp data obtained by using a capacitance type shape measuring device on a wafer surface having a processing strain, the present invention uses an optimum combination of an outer peripheral portion extraction range, a fitting range, and a fitting function. The evaluation method was performed.
  • Warp data was obtained by measuring a wafer that has not been subjected to mirror polishing after the lapping process using a capacitance type shape measuring device.
  • the extraction range of the outer periphery is the range from the edge to the center of the diameter in the radial direction to 1/10 of the diameter (range from 120 to 150 mm in the radial direction from the center).
  • the fitting range of the Warp data in the range is a range from the position of 1/10 of the diameter in the radial direction from the edge to the center to the position of 1/3 of the diameter in the radial direction from the edge (from the center).
  • the fitting was performed using the fitting function as a linear function in the radial direction (range of 120 to 130 mm), and the range (maximum value ⁇ minimum value) of the outer peripheral portion was obtained.
  • Example 2 In the same manner as in Example 1, however, the Warp data measurement and fitting were performed according to the present invention, and the Range was obtained for the wafer that was not mirror-polished after the lapping process and the etching process.
  • One-to-one correspondence between this Range and the ring-shaped unevenness of the wafer outer peripheral part obtained by measuring with Nanomapper on the mirror wafer obtained by processing the wafer in the subsequent double-sided mirror polishing process. The correlation was investigated and compared. As a result, as shown in FIG. 22, a very high correlation with a contribution ratio of 0.93 was obtained.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

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Abstract

本発明は、鏡面研磨工程の前に、静電容量式の形状測定装置を用いて、半導体ウェーハの表面変位のＷａｒｐデータを測定し、半導体ウェーハの外周部の所定の幅を抽出範囲として設定し、該抽出範囲において、所定のフィッティング範囲におけるフィッティング関数でＷａｒｐデータのフィッティングを行うことによって、半導体ウェーハの外周部での加工歪みによるＷａｒｐデータの変化の影響を除外して、抽出範囲での前記フィッティングしたＷａｒｐデータのＲａｎｇｅ（最大値－最小値）を求め、該求めたＲａｎｇｅによって、鏡面研磨工程後の半導体ウェーハ表面のナノトポグラフィーを評価する半導体ウェーハの評価方法である。これにより、半導体ウェーハ製造の中間工程において、鏡面研磨工程後の半導体ウェーハのナノトポグラフィーを精度良く評価することができる半導体ウェーハの評価方法が提供される。

Description

半導体ウェーハの評価方法及び製造方法
　本発明は、半導体ウェーハの評価方法及びそれを用いた製造方法に関する。
　一般的に、シリコン単結晶ウェーハ等の半導体ウェーハの製造方法は、チョクラルスキー法（ＣＺ法）により得られた単結晶インゴットをスライスして薄円板状のウェーハに加工するスライス工程と、ウェーハの割れ、欠けを防止するために外周部を面取りする面取り工程と、ウェーハを平坦化するラッピング工程と、これらの工程でウェーハ表層に残留した加工歪みを除去するエッチング工程と、ウェーハ表面を鏡面化する鏡面研磨工程と、研磨加工で付着した研磨剤や異物等の汚染物を除去する洗浄工程とを有している。必要に応じて、上記の工程の他に熱処理や研削等の工程が加わったり、工程順が入れ換えられたり、同じ工程を複数回行う場合もある。
　近年、半導体デバイスの高集積化に伴い、微細なデバイス技術としてＳＴＩ（シャロートレンチアイソレーション）等のプロセスが採用されている。そのため、回路配線パターンを半導体ウェーハ表面に形成するには、半導体ウェーハ上に、より平坦で均一な厚さの絶縁膜を形成することが必要となり、例えば、ＣＭＰ（ケミカルメカニカルポリッシング）等により絶縁膜を平坦にする方法が半導体デバイス製造工程で用いられている。
　従来は、半導体ウェーハ表面の微小な凹凸形状（以下、うねりとも呼ぶ）は、特にデバイス製造工程に影響しなかった。しかし、ＳＴＩでは、ＣＭＰにより凸部が選択的に研磨されるため、上記うねりが原因となって絶縁膜の厚さが不均一になってしまう問題が生じた。うねりは、ナノトポグラフィーというパラメータを用いて表現される。ナノトポグラフィーとは、ウェーハ表面の平坦度を表す指標で、０．１ｍｍから数十ｍｍの空間波長領域における非吸着状態のウェーハ表面のうねりを表す。
　ナノトポグラフィーは、一般的に、ＡＤＥ社製Ｎａｎｏｍａｐｐｅｒ、ＫＬＡテンコール社製ＮａｎｏＰｒｏ、レイテックス社製Ｄｙｎａｓｅａｒｃｈ等の装置で測定されているが、それらの装置は光学式で、被測定物の表面反射を利用して測定するため、対象となるウェーハは表面の反射率がある程度高い鏡面状態であることが必要である。
　従って、スライスウェーハや研削ウェーハ等、中間工程を経ただけの反射率の低い表面を持つウェーハを対象として、それらの測定装置でナノトポグラフィーを測定した値は、精度が低く信頼できなかった。
　また、最近では、ウェーハ製造方法の中間工程におけるナノトポグラフィーを劣化させる要因として、ワイヤソーで単結晶インゴットをスライスする際にワイヤーの走行方向に発現するうねりや、ラッピング工程、両頭研削工程で発現するリング状のうねり等が挙げられている。
　このようなうねりを低減する方法として、スライス後に両頭研削工程、両面ラッピング工程、両面研磨工程を行うことが提案されている（例えば、特許文献１参照）。
　特許文献１では、ウェーハ切断時に表面に形成された歪層とマクロなうねりの成分が、両頭研削工程で除去され、かつウェーハの平坦度が向上し、その後に両面ラッピングすることで、両頭研削工程で生じた微小な表面のうねりが除去できると開示している。
　しかし、スライス時に生じるうねりの大きさは、使用する切断装置の性能、ワイヤーの仕様、切断条件、及び切断時のワイヤー断線などの異常により、大きく変化することがある。同様に、ラッピング工程で発現するうねりの大きさは、定盤やキャリアによって変化することがある。また、両頭研削工程で発現するうねりの大きさは、砥石とウェーハの相対位置関係や、砥石の切れ味によって変化することがある。
　それらの要因でウェーハ表面に生じたうねりの残留は、最終工程である鏡面研磨工程で除去することは困難であるため、スライス工程やラッピング工程といったウェーハ製造方法の中間工程の時点で、発現したうねりの大きさをモニタリングして管理する必要がある。しかし、光学式の表面反射を利用する従来の測定方法では、前述のようにうねりを精度良く検出することができないという問題があった。
　このような表面の反射率が低い半導体ウェーハのうねりを測定する従来技術の方法として、静電容量方式の形状測定装置を用いて得られるＷａｒｐデータを、少なくとも短波長側周期１ｍｍ以下、及び長波長側周期５０ｍｍ以上の波長帯域をカットオフしてバンドパスフィルタリングすることが提案されている（例えば、特許文献２参照）。
特開２００２－１２４４９０号公報 ＷＯ２００６／０１８９６１
　しかし、スライス、ラッピング、研削後のウェーハは、加工歪によりＷａｒｐデータが本来の形状を示さず、前述のうねりを高精度に検出することができないという問題がある。そのため、エッチングを行って加工歪を除去し、Ｗａｒｐデータが本来の形状を示した後に前記測定方法でうねりを検出する必要があるが、これではラッピング、研削等の工程の管理が、効率的にはできない。
　本発明は、上記問題点に鑑みてなされたものであって、半導体ウェーハ製造の中間工程において、鏡面研磨工程後の半導体ウェーハのナノトポグラフィーを精度良く評価することができる方法を提供することを目的とする。
　上記目的を達成するために、本発明は、スライス工程、ラッピング工程及び／又は研削工程、エッチング工程、鏡面研磨工程を含む製造方法により製造する半導体ウェーハの表面のナノトポグラフィーを評価する方法であって、
　前記鏡面研磨工程の前に、静電容量式の形状測定装置を用いて、前記半導体ウェーハの表面変位のＷａｒｐデータを測定し、前記半導体ウェーハの外周部の所定の幅を抽出範囲として設定し、該抽出範囲において、所定のフィッティング範囲におけるフィッティング関数で前記Ｗａｒｐデータのフィッティングを行うことによって、前記半導体ウェーハの外周部での加工歪みによるＷａｒｐデータの変化の影響を除外して、前記抽出範囲での前記フィッティングしたＷａｒｐデータのＲａｎｇｅ（最大値－最小値）を求め、該求めたＲａｎｇｅによって、前記鏡面研磨工程後の半導体ウェーハ表面のナノトポグラフィーを評価することを特徴とする半導体ウェーハの評価方法を提供する。
　このように評価を行うことで、鏡面研磨工程前に、研削工程等による加工歪みが残存し、表面が鏡面ではない半導体ウェーハの表面状態について、鏡面研磨工程後の半導体ウェーハのナノトポグラフィーと相関性が高く、精度の良い評価を効率的に実施することができる。
　このとき、前記抽出範囲を、前記半導体ウェーハのエッジから径方向に直径の１０分の１の位置までの範囲内で設定し、前記フィッティング範囲を、前記半導体ウェーハのエッジから径方向に直径の１０分の１の位置からエッジに向けて径方向に直径の３０分の１の幅の範囲内で設定することが好ましい。
　このような抽出範囲及びフィッティング範囲に設定することで、鏡面研磨後の半導体ウェーハのナノトポグラフィーに影響を与える外周部のリング状の凹凸を、鏡面研磨前に、確実に、精度良く評価することができる。
　このとき、前記フィッティング関数を、一次関数とすることが好ましい。
　このようなフィッティング関数とすることで、簡易に、より精度良く評価することができる。
　このとき、前記求めたＲａｎｇｅが０．７μｍ以下であれば、前記半導体ウェーハを良品と判定することが好ましい。
　このように良品を判定することで、半導体ウェーハのナノトポグラフィーを効率的に、より精度良く評価することができる。
　また、本発明は、スライス工程、ラッピング工程及び／又は研削工程、エッチング工程、鏡面研磨工程を含む半導体ウェーハの製造方法であって、
　前記スライス工程、ラッピング工程、研削工程、エッチング工程の少なくとも一つの工程を行った半導体ウェーハを、本発明の半導体ウェーハの評価方法により評価し、該評価結果に基づいて、前記スライス工程、ラッピング工程、研削工程、エッチング工程の少なくとも一つの工程を管理しながら、前記半導体ウェーハを製造することを特徴とする半導体ウェーハの製造方法を提供する。
　このように半導体ウェーハを製造することで、製造工程の異常等を早期に把握し、良好なナノトポグラフィーを有する半導体ウェーハを、効率的かつ確実に製造することができ、製造ロスの低減や歩留まりの向上を図ることができる。
　以上のように、本発明によれば、鏡面研磨工程前に、半導体ウェーハのナノトポグラフィーを効率的に、精度良く評価することができる。
本発明で用いることができる静電容量方式の形状測定装置を用いた測定方法の原理を説明するための図である。 本発明で用いることができる静電容量方式の形状測定装置を用いた測定方法の原理を説明するための図である。 Ｗａｒｐデータの測定条件を示す図である。 ラッピング後の半導体ウェーハのＷａｒｐデータを従来技術で解析した断面形状を示すグラフである。 エッチング後の半導体ウェーハのＷａｒｐデータを従来技術で解析した断面形状を示すグラフである。 ラッピング後の半導体ウェーハとエッチング後の半導体ウェーハのＷａｒｐデータを従来技術で解析したデータについて、鏡面ウェーハのナノトポグラフィーとの相関を示すグラフである。 ラッピング工程後のウェーハのＷａｒｐデータを示すグラフである。 エッチング工程後のウェーハのＷａｒｐデータを示すグラフである。 ラッピング工程後の半導体ウェーハのＷａｒｐデータを示すグラフである。 ラッピング後、エッチング、及び鏡面研磨したウェーハと、研削後、エッチング、及び鏡面研磨したウェーハの外周部のリング状の凹凸変位の位置を示す図である。 ナノトポグラフィーと断面形状の測定条件を示す図である。 半導体ウェーハのナノトポグラフィーの断面形状を示すグラフである。 Ｗａｒｐデータの抽出条件を示す図である。 抽出したＷａｒｐデータのグラフである。 フィッティング関数を求める方法を説明するための図である。 フィッティングを行ったＷａｒｐデータを示すグラフである。 フィッティングを行ったＷａｒｐデータを平均化したグラフである。 マイケルソン干渉計の構成原理を示す概略図である。 マイケルソン干渉計により得られた画像である。 Ｎａｎｏｍａｐｐｅｒの測定方法を示す概略図である。 本発明によりフィッティングを行ったラッピング後の半導体ウェーハのＷａｒｐデータと、鏡面ウェーハのナノトポグラフィーとを示す図である。 実施例１，２において、本発明によりフィッティングを行った半導体ウェーハのＷａｒｐデータについて、鏡面ウェーハのナノトポグラフィーとの相関を示すグラフである。
　本発明者は、半導体ウェーハの製造方法の最終工程である鏡面研磨工程後の半導体ウェーハ外周部で検出されるうねりを、中間工程後の時点で検出したいと考えた。そして、中間工程後の半導体ウェーハ、例えばラッピング工程後の加工歪を有する半導体ウェーハ等の表面を、静電容量方式の形状測定装置を用いて測定し、得られたＷａｒｐデータを用いて評価を行うことに想到した。さらに、本発明者らは以下のように検討を行った。
　図１、２に、本発明で用いることができる静電容量方式の形状測定装置を用いた測定方法の原理を示す。
　一般的に、静電容量方式の形状測定は、被測定物（半導体ウェーハ）の厚さを基準として行われている。図１に示すようなプローブ１と被測定物２が静電容量を形成し、プローブ１と被測定物２との間の距離Ｄの変化により静電容量が変化する。静電容量－電圧変換回路で、Ｄに比例した電圧を出力させて変位を計測する。さらに、図２のように変位計のプローブ１を被測定物２の両側に、既知の距離ｃで固定し、表面変位ａおよびｂを測定すれば、被測定物２の厚さｔは、式ｔ＝ｃ－（ａ＋ｂ）で求められる。
　本発明では、上記被測定物の厚さｔを用いるのではなく、表面変位ａ或いはｂを用いて解析を行う。これは、ナノトポグラフィーと呼ばれるパラメータが、半導体ウェーハの表面を基準として測定されるためである。上記のように表面変位ａ或いはｂを測定して得られるデータを、Ｗａｒｐデータと呼ぶ。
　前記Ｗａｒｐデータについて、少なくとも短波長側周期１ｍｍ以下、及び長波長側周期５０ｍｍ以上の波長帯域をカットオフして、バンドパスフィルタリングする従来技術を用いた場合、例えばラッピング工程後の加工歪を有する半導体ウェーハは、図３のように測定条件を４ライン（０ｄｅｇ、４５ｄｅｇ、９０ｄｅｇ、１３５ｄｅｇ）とすると、図４のような断面形状になる。また、エッチングを行った半導体ウェーハは、加工歪がほとんど除去され、本来のＷａｒｐデータに近いため、このエッチングを行った半導体ウェーハについて同様に測定した場合は、図５のような断面形状となる。
　ラッピング工程後の半導体ウェーハ（図４）とエッチング工程後の半導体ウェーハ（図５）について、前記のように得られた外周部の凹凸変位と、後工程の両面鏡面研磨工程で処理して得られた鏡面ウェーハについて、Ｎａｎｏｍａｐｐｅｒで測定して得られたウェーハ外周部のリング状の凹凸変位とを、一対一で対応させ、その相関関係を調査した。
　その結果、図６のように、ラッピング工程後の加工歪を有するウェーハの寄与率（相関係数の二乗）は０．２４であり、エッチング工程後のウェーハの寄与率０．７１と比較すると低かった。
　図７は、ラッピング工程後の加工歪を有するウェーハのＷａｒｐデータで、図８は、ラッピング工程の後エッチング工程を行った後のウェーハのＷａｒｐデータである。ここで、図７では、ラッピング工程後のウェーハのＷａｒｐデータとスライス工程後のＷａｒｐデータに対する変化量（以下、ΔＷａｒｐと呼ぶ）は、ΔＷａｒｐ（ラッピング工程後－スライス工程後）＝４．６μｍであった。また、図８では、ラッピング工程とエッチング工程後のウェーハのＷａｒｐデータについてのスライス工程後のＷａｒｐデータに対する変化量（ΔＷａｒｐ）は、ΔＷａｒｐ（エッチング工程後－スライス工程後）＝１．９μｍであった。
　従来技術の測定方法の問題点は、図７のように、ラッピング工程後の加工歪を有するウェーハのＷａｒｐデータが、スライス工程後のＷａｒｐデータに対して変化量ΔＷａｒｐが大きい場合は、図８のように、エッチング処理を行って加工歪を除去したΔＷａｒｐが小さいウェーハと比較して、見かけ上、外周部のＷａｒｐデータが大きく直線的に変化している影響により、外周部の凹凸変位も見かけ上、大きく現れてしまうことである。また、ラッピング工程後の加工歪を有するウェーハは、ΔＷａｒｐのバラツキも大きいため、鏡面研磨工程後のウェーハのナノトポグラフィーとの相関性が低かった。
　ただし、ナノトポグラフィーに大きな影響を及ぼすのは、Ｗａｒｐデータにおいて曲線的な成分、または、変曲点の有無であるということが経験則で分かっている。そこで、加工歪による外周部のＷａｒｐデータの直線的な大きな変化を除外することにより、高精度なナノトポグラフィーの評価が可能であることを見出した。
　本発明者らは、以上の知見に基づいて、以下のように鏡面研磨前の半導体ウェーハのＷａｒｐデータにフィッティングを行うことで、鏡面研磨を行った該ウェーハのナノトポグラフィーと相関が高い評価を行うことができることを見出し、本発明を完成させた。
　以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　本発明では、スライス工程、ラッピング工程及び／又は研削工程、エッチング工程、鏡面研磨工程を含む製造方法により製造するシリコン単結晶ウェーハ等の半導体ウェーハについて、鏡面研磨工程前に、半導体ウェーハの表面のナノトポグラフィーを評価する。ここで、ラッピング工程と研削工程は、いずれか一方を行ってもよいし、両方を行うこともできる。
　この評価では、鏡面研磨工程の前に、静電容量式の形状測定装置を用いて、半導体ウェーハの表面変位のＷａｒｐデータを測定し、半導体ウェーハの外周部の所定の幅を抽出範囲として設定し、該抽出範囲において、所定のフィッティング範囲におけるフィッティング関数でＷａｒｐデータのフィッティングを行うことによって、半導体ウェーハの外周部での加工歪みによるＷａｒｐデータの変化の影響を除外して、抽出範囲でのフィッティングしたＷａｒｐデータのＲａｎｇｅ（最大値－最小値）を求め、該求めたＲａｎｇｅによって、鏡面研磨工程後の半導体ウェーハ表面のナノトポグラフィーを評価する。
　鏡面研磨工程前には、半導体ウェーハの表面は鏡面でないため、光学式の装置では精度が低く、評価は困難であった。従って、本発明では、上記した図１，２に示すような静電容量式の形状測定装置によりＷａｒｐデータを測定して評価を行う。このとき、鏡面研磨工程前では、研削工程等による加工歪みが残存しており、当該加工歪みによりＷａｒｐデータが見かけ上大きく変化してしまう。本発明では、Ｗａｒｐデータについて、ウェーハ外周部の抽出範囲、フィッティング範囲、及びフィッティング関数の三つのパラメータを指定してフィッティングを行うことで、加工歪みによるＷａｒｐデータの変化の影響を除外して、Ｒａｎｇｅ（最大値－最小値）を求める。従って、求めたＲａｎｇｅにより研磨後のナノトポグラフィーを精度良く評価することができる。このように、本発明であれば、鏡面研磨工程前の中間工程において、鏡面研磨工程後の半導体ウェーハ表面のナノトポグラフィーと相関の高い評価を行うことができるため、各工程の製造条件等を効率的かつ精度良く管理できる。
　以下、Ｗａｒｐデータの外周部の抽出範囲の設定と、該抽出範囲におけるフィッティング範囲の設定について説明する。
　ＣＺ法で製造された直径３００ｍｍのシリコン単結晶ウェーハを試料ウェーハとして、ラッピング工程後の加工歪を有するウェーハのＷａｒｐデータを、静電容量式の形状測定装置を用いて、図３のように、測定条件を４ライン（０ｄｅｇ、４５ｄｅｇ、９０ｄｅｇ、１３５ｄｅｇ）、ＦＱＡ（Ｆｌａｔｎｅｓｓ　Ｑｕａｌｉｔｙ　Ａｒｅａ：ウェーハの平坦度適用領域）２９４ｍｍ、測定間隔１ｍｍピッチで測定した。得られたＷａｒｐデータは、図９のようになる。
　ここで、ラッピングや両頭研削を行ったウェーハにおいて、図３のような測定条件で測定したＷａｒｐデータは、エッチング工程と鏡面研磨工程を経た、鏡面研磨後のウェーハ表面のナノトポグラフィーに大きな影響を与える外周部のリング状の凹凸変位の位置は、図１０のように、ラッピング品（ラッピング後にエッチングと鏡面研磨を行ったウェーハ）や両頭研削品（研削後にエッチングと鏡面研磨を行ったウェーハ）で大きく異なることはない。
　リング状の凹凸変位の位置は、図１１のナノトポグラフィーによる図１２の断面形状データから判断すると、ウェーハのエッジから中心に向かって（径方向に）、直径の１５分の１の位置である、中心（０）から半径方向に１３０ｍｍの位置において概ね極値がある。
　そして、半径方向１３０ｍｍの位置からエッジに向かって径方向にＷａｒｐデータの曲線的変化を評価するためには、直線の基準面が必要である。半径方向１３０ｍｍの位置から中心に向けて一定幅のＷａｒｐデータが必要となるが、例えば半径方向１００～１１０ｍｍの位置までＷａｒｐデータを抽出すると、図７から分かるように、加工歪の影響による見かけ上の曲線的な変化成分が含まれてしまう。そこで、エッジから中心に向けて（径方向に）、直径の１０分の１の位置である、中心（０）から半径方向に１２０ｍｍの位置を基準面の適切な開始位置と考えた。
　以上のことから、Ｗａｒｐデータの外周部の抽出範囲は、エッジから中心方向に直径の１０分の１の位置までの範囲とし、また、この抽出範囲におけるＷａｒｐデータのフィッティング範囲を、前記求めたエッジから径方向に（中心に向けて）、直径の１０分の１の位置から、エッジに径方向に向けて直径の３０分の１の位置までの範囲内とすることが好ましい。
　従って、Ｗａｒｐデータを測定して、抽出範囲、フィッティング範囲を上記のように設定することができる。ただし、上記したように、外周部のリング状凹凸は、大体同じ位置に形成されるため、抽出範囲を、半導体ウェーハのエッジから径方向に直径の１０分の１の位置までの範囲内で設定し、フィッティング範囲を、半導体ウェーハのエッジから径方向に直径の１０分の１の位置からエッジに向けて径方向に直径の３０分の１の幅の範囲内で設定することが、評価の精度が良く、簡易であるため好ましい。この場合、例えば、直径３００ｍｍのウェーハの場合、中心を基準（０）として、抽出範囲は半径方向に（エッジに向けて）１２０ｍｍの位置からエッジ（１５０ｍｍの位置）までの範囲内、フィッティング範囲は半径方向に（エッジに向けて）１２０ｍｍの位置から１３０ｍｍの位置（幅１０ｍｍ）までの範囲内となる。
　図１３のような各測定角度で、上記のように設定した抽出範囲において、半導体ウェーハの外周部のＷａｒｐデータを抽出したのが図１４である。
　次に、Ｗａｒｐデータのフィッティング範囲でのフィッティング関数によるフィッティング方法について説明する。
　フィッティング関数については、外周部のＷａｒｐデータの大きな曲線的変化を評価することが重要であり、そのため、基準面は直線である必要があるので、フィッティング関数は１次関数（ｙ＝ａｘ＋ｂ）として、フィッティングすることが好ましい。ここで、ｙは関数であり、ｘは任意の半径位置を表す変数で、ａ，ｂは定数である。
　フィッティング方法については、各測定角度におけるＷａｒｐデータのフィッティング範囲で、まず、１次関数の近似式を求める。
　求める方法としては、例えば、図１５（ａ）と図１５（ｂ）のように、最小二乗法、エクセルのソルバーとＶｉｓｕａｌ　Ｂａｓｉｃによるプログラミングを用いて、各測定角度のフィッティング範囲の
Figure JPOXMLDOC01-appb-M000001
 が最小値となる定数ａ，ｂを決定し、１次関数の近似式（ｙ＝ａｘ＋ｂ）を求める。ｆ（ｘ）は、任意の半径位置におけるＷａｒｐデータの実測値である。そして、該求めた各測定角度の定数ａ，ｂを使用して、各測定角度におけるＷａｒｐデータについて、［ｆ（ｘ）－（ａｘ＋ｂ）］のフィッティングを行う。図１４に示す抽出範囲のデータについて、フィッティング［ｆ（ｘ）－（ａｘ＋ｂ）］を行ったものが、図１６である。
　そして、各測定角度でフィッティングを行ったＷａｒｐデータ（図１６）を平均化すると、図１７のようになる。図１７より、エッジから中心に向けて（径方向に）直径の１０分の１の位置までの範囲である１２０～１５０ｍｍの範囲におけるＲａｎｇｅ（最大値－最小値）を求める。このＲａｎｇｅにより、鏡面研磨後の半導体ウェーハ表面のナノトポグラフィーを、高精度に推定することができる。なお、平均化せずに、図１６のフィッティングしたデータの各測定角度でのＲａｎｇｅを求めてもよいし、または、一つの測定角度でのＲａｎｇｅを求めてもよい。
　ここで、一般的に鏡面ウェーハのナノトポグラフィーの測定に用いられているＡＤＥ社製Ｎａｎｏｍａｐｐｅｒについて、簡単に説明する。Ｎａｎｏｍａｐｐｅｒは、マイケルソン干渉計を用いており、そのマイケルソン干渉計の構成を図１８に示す。
　まず、光源１３から出た光はコリメーターレンズ１４により平行光となり、ハーフミラー１５で２つの光路に分割（振幅分割）される。２つに分かれた光束は、それぞれ参照ミラー１１と被測定物１２（ここでは、半導体ウェーハを指す）で反射し、元の光路を逆戻りしてハーフミラー１５により重ね合わせられ、ＣＣＤカメラ１６により干渉縞画像（図１９）が捉えられる。一方の参照ミラー１１を高精度に研磨された平面（参照面）とし、他方（被測定物１２）の被検面の形状を測定する。上記干渉計によって取り込まれた半導体ウェーハの面内データは、ノイズ除去等の処理が行われ、その後、図２０に示すように設定によって決まるウィンドウサイズ２１をウェーハ２２面内で移動させ、ウィンドウ２３内のＰＶ値２４（最大値－最小値）を、そのウィンドウ２３の中心値２５に置き換えることで、ナノトポグラフィーのデータとなる。
　上記ウィンドウサイズは、一般的に０．５ｍｍ～１０ｍｍが使われており、顧客（デバイス製造メーカー）のウェーハ規格によるが、従来技術による中間工程におけるナノトポグラフィーの管理においては、鏡面研磨工程での鏡面加工による修正分を考慮すると、ウィンドウサイズ２１は経験的に１０ｍｍを採用することが多い。
　ＣＺ法で製造された直径３００ｍｍのシリコン単結晶ウェーハを試料ウェーハとして、本発明により得られるＷａｒｐデータと、Ｎａｎｏｍａｐｐｅｒによるナノトポグラフィーとの相関を確認した。まず、ラッピング工程後のウェーハについて、静電容量方式による形状測定装置を用いて測定してＷａｒｐデータを得た。そして、本発明により、前記最適な外周部の抽出範囲、フィッティング範囲、及びフィッティング関数を設定し、フィッティング操作を行って外周部のＷａｒｐデータを得た。そして、当該Ｗａｒｐデータについて、ラッピング工程後の試料ウェーハを後工程であるエッチング工程、両面鏡面研磨工程で順に処理して得られた鏡面ウェーハについて、Ｎａｎｏｍａｐｐｅｒで測定して得られた画像と断面形状を対応させた結果を図２１に示す。
　図２１に示すように、本発明により得られたＷａｒｐデータにおいて、Ｒａｎｇｅが大きい場合は、Ｎａｎｏｍａｐｐｅｒで測定して得られた断面形状データで外周部にリング状の凹凸変位が大きく、良好な相関が得られていることが分かる。
　以上のように、本発明の評価方法により、ラッピング工程等の中間工程後の加工歪を有するウェーハを測定して得られたＷａｒｐデータは、鏡面研磨加工後の該ウェーハを光学式の測定装置を用いて測定したナノトポグラフィーデータと相関関係を有する。従って、半導体ウェーハの製造方法において、スライス工程、ラッピング工程、研削工程、エチング工程等の中間工程後に、本発明の評価方法を実施することにより、最終工程の鏡面研磨工程後のウェーハ表面のナノトポグラフィーを高精度に評価できる。
　以下、本発明の評価方法により、半導体ウェーハの製造工程を管理する方法について説明する。
　この管理においては、設定した基準で半導体ウェーハを抜き取り、本発明の評価方法を用いて、このウェーハを測定して、フィッティングした測定結果のＲａｎｇｅが、設定した合否基準値を超えた場合に、製造工程にフィードフォワードとフィードバックを行うことが好ましい。
（抜き取り評価）
　一般的に抜き取り評価は、半導体ウェーハの約１００～２５０枚からなる１ロット（＝インゴット単位）について行う。スライス工程後のウェーハの場合は、インゴットの切断位置の頭部Ｋ・中心Ｃ・尾部Ｐの３箇所から抜き取る。ラッピング工程後のウェーハの場合は、２５～５０枚につき１～４枚を抜き取る。
　このように抜き取ったウェーハを、本発明の評価方法によりＲａｎｇｅ（最大値－最小値）を求めて、最終工程の鏡面研磨工程後のウェーハ表面のナノトポグラフィーを評価する。
（不良判定）
　前記求めたＲａｎｇｅの結果をもとに、Ｒａｎｇｅ≦０．７μｍをウェーハの合否基準値に設定して、簡易にウェーハの不良判定を行うことが好ましい。Ｒａｎｇｅ≦０．７μｍを満たせば、鏡面研磨工程後のウェーハのナノトポグラフィーは十分に良好なものとなる。
　上記抜き取り評価の結果、評価したウェーハ全数が合否基準値を超えた場合、当該ロットは全数不良判定（ロットアウト）とし、当該管理する工程へフィードバックする。不良品が発生した場合でも、少なくとも１枚が良品であると判定された場合は、当該管理する工程へのフィードバックと最終検査工程へのフィードフォワードを行う。
（製造工程へのフィードバック）
　例としてスライス工程、ラッピング工程等に評価結果をフィードバックする場合について説明する。
　スライス工程については基本的に条件を調整することができず、改善のために解析を行うこととなる。不良が発生したスライス号機やワイヤー、メインローラー等の材料を層別解析する。
　ラッピング工程については、定盤修正、キャリア交換、溝清掃を行うことにより基準値に入るまで調整を行う。範囲内に調整できない場合は、定盤交換を行う。
　両頭研削工程については、シフト（ウェーハに対する砥石軸上の砥石位置の調整）とチルト（ウェーハ面に対する砥石面との傾き調整）により基準値に入るまで調整を行う。また、ウェーハを保持する静圧パッドの左右流量を調整する場合もある。それでも範囲内に調整できないときは、キャリア交換、砥石交換を行う。
（最終検査工程へのフィードフォワード）
　製品の要求項目にナノトポグラフィーが設定されている場合、最終工程の鏡面研磨工程後に、Ｎａｎｏｍａｐｐｅｒ等を用いた最終検査工程においてウェーハの全数検査・選別を実施する。製品の要求項目にナノトポグラフィーが設定されていない場合は、１ロットにつき２５枚のみを本発明により評価し、最終検査工程へのフィードフォワードを行う。
　このような管理方法に従えば、半導体ウェーハの製造方法の中間工程であるスライス工程、ラッピング工程、研削工程およびエッチング工程などを管理することができ、製造条件の見直し、改善などの早期の対応が可能になる。さらに、ウェーハ品質の良否も鏡面研磨工程以前の中間工程において管理できるので、製品ロスの低減や歩留まり及び生産性の向上が見込める。
　上記半導体ウェーハの製造工程の管理方法を用いて半導体ウェーハを製造すれば、製造工程の異常等を早期に把握し、ナノトポグラフィーが改善された半導体ウェーハを製造できるため、歩留りが高く効率的な半導体ウェーハ製造が可能となる。
　以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　加工歪を有するウェーハ表面を静電容量式の形状測定装置を用いて得られたＷａｒｐデータの処理に際して、最適な外周部の抽出範囲、フィッティング範囲、及び、フィッティング関数の組合せを用いて、本発明の評価方法を行った。
　試料ウェーハとして、ＣＺ法で製造された直径３００ｍｍのシリコン単結晶ウェーハを用いた。ラッピング工程後の鏡面研磨が施されていないウェーハについて、静電容量方式の形状測定装置を用いて測定してＷａｒｐデータを得た。このＷａｒｐデータについて、外周部の抽出範囲を、エッジから中心に向けて径方向に直径の１０分の１の位置までの範囲とし（中心から径方向に１２０～１５０ｍｍの範囲）、また、前記抽出範囲におけるＷａｒｐデータのフィッティング範囲を、エッジから中心に向けて径方向に直径の１０分の１の位置から、エッジに径方向に向けて直径の３０分の１の位置までの範囲とし（中心から径方向に１２０～１３０ｍｍの範囲）、フィッティング関数を１次関数としてフィッティングを行って、外周部のＲａｎｇｅ（最大値－最小値）を求めた。
　求めたＲａｎｇｅと、該ウェーハを後工程であるエッチング工程、両面鏡面研磨工程で順に処理して得られた鏡面ウェーハについて、Ｎａｎｏｍａｐｐｅｒで測定して得られたウェーハ外周部のリング状の凹凸変位とを、一対一で対応させ、その相関関係を調査して比較した。
　その結果、図２２のように、寄与率０．９１と非常に高い相関が得られた。
（実施例２）
　実施例１と同様に、ただし、ラッピング工程とエッチング工程を行った後の鏡面研磨が施されていないウェーハについて、本発明によりＷａｒｐデータ測定、フィッティングを行って、Ｒａｎｇｅを求めた。このＲａｎｇｅと、該ウェーハを後工程である両面鏡面研磨工程で処理して得られた鏡面ウェーハについて、Ｎａｎｏｍａｐｐｅｒで測定して得られたウェーハ外周部のリング状の凹凸変位とを、一対一で対応させ、その相関関係を調査して比較した。
　その結果、図２２のように、寄与率０．９３と非常に高い相関が得られた。
　以上の結果をまとめると、表１のように、ラッピング後の寄与率は、Ｗａｒｐデータを従来技術で解析した０．２４（図６）から、本発明のフィッティングにより０．９１へと大きく改善され、エッチング後の寄与率は、Ｗａｒｐデータを従来技術で解析した０．７１（図６）から、本発明のフィッティングにより０．９３へと改善できた。
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　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 　スライス工程、ラッピング工程及び／又は研削工程、エッチング工程、鏡面研磨工程を含む製造方法により製造する半導体ウェーハの表面のナノトポグラフィーを評価する方法であって、
    　前記鏡面研磨工程の前に、静電容量式の形状測定装置を用いて、前記半導体ウェーハの表面変位のＷａｒｐデータを測定し、前記半導体ウェーハの外周部の所定の幅を抽出範囲として設定し、該抽出範囲において、所定のフィッティング範囲におけるフィッティング関数で前記Ｗａｒｐデータのフィッティングを行うことによって、前記半導体ウェーハの外周部での加工歪みによるＷａｒｐデータの変化の影響を除外して、前記抽出範囲での前記フィッティングしたＷａｒｐデータのＲａｎｇｅ（最大値－最小値）を求め、該求めたＲａｎｇｅによって、前記鏡面研磨工程後の半導体ウェーハ表面のナノトポグラフィーを評価することを特徴とする半導体ウェーハの評価方法。
  2. 　前記抽出範囲を、前記半導体ウェーハのエッジから径方向に直径の１０分の１の位置までの範囲内で設定し、前記フィッティング範囲を、前記半導体ウェーハのエッジから径方向に直径の１０分の１の位置からエッジに向けて径方向に直径の３０分の１の幅の範囲内で設定することを特徴とする請求項１に記載の半導体ウェーハの評価方法。
  3. 　前記フィッティング関数を、一次関数とすることを特徴とする請求項１又は請求項２に記載の半導体ウェーハの評価方法。
  4. 　前記求めたＲａｎｇｅが０．７μｍ以下であれば、前記半導体ウェーハを良品と判定することを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体ウェーハの評価方法。
  5. 　スライス工程、ラッピング工程及び／又は研削工程、エッチング工程、鏡面研磨工程を含む半導体ウェーハの製造方法であって、
    　前記スライス工程、ラッピング工程、研削工程、エッチング工程の少なくとも一つの工程を行った半導体ウェーハを、請求項１乃至請求項４のいずれか一項に記載の半導体ウェーハの評価方法により評価し、該評価結果に基づいて、前記スライス工程、ラッピング工程、研削工程、エッチング工程の少なくとも一つの工程を管理しながら、前記半導体ウェーハを製造することを特徴とする半導体ウェーハの製造方法。
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