WO2013172032A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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竹内　有一
尚宏 杉山
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株式会社デンソー
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present disclosure relates to a method for manufacturing a silicon carbide (SiC) semiconductor device including a junction field effect transistor (JFET) having a trench structure.
  • SiC silicon carbide
  • JFET junction field effect transistor
  • Patent Document 1 discloses a SiC semiconductor device provided with a JFET having a trench structure. This JFET is formed as follows.
  • n ⁇ type drift layer, a p + type first gate region, and an n + type source region are sequentially formed on an n + type SiC substrate, and then a trench penetrating them is formed.
  • an n ⁇ -type channel layer and a p + -type second gate region are epitaxially grown in the trench to fill the trench, and then the substrate surface is flattened to planarize the n ⁇ -type channel layer and the p + -type Unnecessary portions of the second gate region are removed to expose the n + type source region.
  • etching is performed using a mask that exposes the outer peripheral region surrounding the cell region in which the JFET is formed, the n + -type source region is removed in the outer peripheral region, and a first recess is formed in the outer peripheral region. Form the mesa part of the eye.
  • etching is performed using a mask that exposes the outer edge portion of the first-stage mesa portion in the outer peripheral region, and the p + -type first gate region is removed to form a second recess in the first recess.
  • a second-stage mesa portion is formed.
  • Resurf surface electric field relaxation
  • JP 2010-34381 A (corresponding to US 2010/0025693 A1)
  • the amount of removal of the n + -type source region in the planarization process is not possible with the current technology. It varies. Since the film thickness of the remaining n + -type source region is small, it is difficult to grasp the actual removal amount by optical evaluation using Fourier transform infrared spectroscopy (FT-IR). For this reason, at present, the removal amount is grasped from the difference in substrate thickness before and after planarization, but only an accuracy of ⁇ 0.5 ⁇ m level can be obtained.
  • FT-IR Fourier transform infrared spectroscopy
  • the removal of the n + -type source region is larger than a desired set value, and when forming the first recess for forming the first-stage mesa portion, the p + -type first region located in the lower layer is formed.
  • the film thickness of one gate region may become thin or disappear. This is one of the causes of the reduction of the blocking voltage.
  • a method for manufacturing a silicon carbide semiconductor device includes forming a JFET in a cell region of a semiconductor substrate, a first recess forming a first-stage mesa portion on the outer periphery of the cell region, In this manufacturing method, the second recess portion constituting the second-stage mesa portion is formed in the outer peripheral position of the cell region rather than the step portion of the first-stage mesa portion in the first recess portion.
  • a first conductivity type substrate made of silicon carbide made of silicon carbide, a first conductivity type drift layer formed by epitaxial growth on the first conductivity type substrate, and epitaxial growth on the drift layer.
  • the semiconductor substrate is prepared having a first gate region of the second conductivity type formed and a source region of the first conductivity type formed by epitaxial growth or ion implantation on the first gate region.
  • a strip-shaped trench having a longitudinal direction in one direction is formed through the source region and the first gate region, and a channel layer of the first conductivity type is formed on the inner wall of the trench by epitaxial growth.
  • the region in which the trench is formed becomes a cell region in which the JFET is configured, and the source region is deeper than the source region in the outer peripheral region surrounding the cell region.
  • the second recess having a depth exposing a boundary between the first gate region and the first gate region.
  • the film thickness of the source region is detected by observing a PN junction formed by the source region and the first gate region exposed by the second recess. Based on the detection result, selective etching is performed, and the first recess is formed deeper than the thickness of the source region on the inner side of the outer periphery of the cell region, and the second recess is formed on the second recess. Deeper than the two-gate region.
  • a contact hole is formed in the interlayer insulating film, and the first gate region and the first region are formed through the contact hole.
  • a gate electrode connected to at least one of the two gate regions and a source electrode connected to the source region are formed.
  • a drain electrode is formed on the back surface of the first conductivity type substrate.
  • the first concave portion constituting the first-stage mesa portion is formed after the second concave portion constituting the second-stage mesa portion is formed. Accordingly, the thickness of the source region can be detected by SEM observation or the like based on the PN junction between the source region and the first gate region due to the step portion formed by the second recess before the selective etching when forming the first recess. . Therefore, when the first recess is formed, the etching can be accurately performed by the thickness of the source region, and the etching depth can be accurately controlled, so that the first gate region is thinner than necessary. Can be prevented from disappearing or disappearing.
  • FIG. 1 is a top surface layout diagram of the SiC semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view of the SiC semiconductor device taken along line II-II in FIG.
  • FIG. 3A is a cross-sectional view showing a part of the manufacturing process of the SiC semiconductor device.
  • FIG. 3B is a cross-sectional view showing a part of the manufacturing process of the SiC semiconductor device.
  • FIG. 3C is a cross-sectional view showing a part of the manufacturing process of the SiC semiconductor device.
  • FIG. 4A is a cross-sectional view showing a part of the manufacturing process of the SiC semiconductor device.
  • FIG. 4B is a cross-sectional view showing a part of the manufacturing process of the SiC semiconductor device.
  • FIG. 4C is a cross-sectional view showing a part of the manufacturing process of the SiC semiconductor device.
  • the SiC semiconductor device has a structure including a cell region R1, an electric field relaxation region R2, and an outer peripheral region R3.
  • a JFET is formed in the cell region R1.
  • the cell region R1 has a square shape with rounded corners on the top surface.
  • the electric field relaxation region R2 plays a role of relaxing electric field concentration in the outer peripheral region of the cell region R1.
  • the electric field relaxation region R2 is disposed between the cell region R1 and the outer peripheral region R3, and has a square frame shape with rounded corners so as to surround the periphery of the cell region R1.
  • the outer peripheral region R3 is provided to withstand voltage by spreading and terminating the electric field extending from the cell region R1 over a wide range on the outer peripheral side of the SiC semiconductor device.
  • the outer peripheral region R3 has a square frame shape with rounded corners so that the upper surface shape surrounds the electric field relaxation region R2.
  • the SiC semiconductor device includes an n + type substrate (substrate) 1, an n ⁇ type drift layer (first semiconductor layer) 2, and a p + type layer (second semiconductor). Layer) 3 and an n + -type layer (third semiconductor layer) 4.
  • the n + type substrate 1 has an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more, for example.
  • the n ⁇ type drift layer 2 has a lower concentration than the n + type substrate 1, for example, an impurity concentration of 1 ⁇ 10 15 to 5 ⁇ 10 16 cm ⁇ 3 .
  • the p + type layer 3 has an impurity concentration of 1 ⁇ 10 18 to 5 ⁇ 10 19 cm ⁇ 3 , for example.
  • the n + type layer 4 has a higher concentration than the n ⁇ type drift layer 2, for example, an impurity concentration of 1 ⁇ 10 18 to 5 ⁇ 10 20 cm ⁇ 3 .
  • These n + type substrate 1, n ⁇ type drift layer 2, p + type layer 3 and n + type layer 4 are all made of SiC, and a semiconductor substrate 5 is constituted by these.
  • the central portion of the semiconductor substrate 5 is a cell region R1, and an electric field relaxation region R2 and an outer peripheral region R3 are arranged in this order with the cell region R1 as the center.
  • a trench 7a is formed on the main surface side of the semiconductor substrate 5 in the cell region R1 so as to penetrate the n + type layer 4 and the p + type layer 3 to reach the n ⁇ type drift layer 2.
  • the trench 7a extends in a strip shape with one direction on the substrate plane (in the present embodiment, the direction perpendicular to the paper surface) as the longitudinal direction.
  • An n ⁇ type layer (first conductivity type layer) 8 and a p + type layer (second conductivity type layer) 9 are sequentially formed so as to fill the trench 7a.
  • the n ⁇ type layer 8 has a thickness of, for example, 0.1 to 0.5 ⁇ m and an impurity concentration of 1.0 ⁇ 10 16 to 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the p + type layer 9 has an impurity concentration of 1 ⁇ 10 18 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the first gate region 3a is constituted by the p + type layer 3
  • the second gate region 9a is constituted by the p + type layer 9
  • the n + type source region 4a is constituted by the n + type layer 4
  • the n ⁇ type channel layer 8 a is constituted by the mold layer 8.
  • the impurity concentration of the n ⁇ type channel layer 8a and the first and second gate regions 3a and 9a and the film thickness of the n ⁇ type channel layer 8a are set according to the operation mode of the JFET.
  • the JFET is normally off. It is set to operate.
  • a gate electrode 11 and a source electrode 12 are formed on the surfaces of the n + -type layer 4, the n ⁇ -type layer 8 and the p + -type layer 9 via an interlayer insulating film 10.
  • the gate electrode 11 is electrically connected to the second gate region 9a through a contact hole 10a formed in the interlayer insulating film 10, and is also electrically connected to the first gate region 3a in a cross section different from FIG. ing.
  • Source electrode 12 is electrically connected to n + -type source region 4 a through contact hole 10 b formed in interlayer insulating film 10.
  • the gate electrode 11 is made of, for example, Al, which is a material capable of ohmic contact with the p + type layer, and Ni stacked thereon.
  • the source electrode 12 is made of Ni, for example.
  • a drain electrode 13 electrically connected to the entire back surface of the n + type substrate 1 is formed on the back surface side of the semiconductor substrate 5.
  • the first recess 18 is formed by removing the n + -type layer 4 of the semiconductor substrate 5 by etching. For this reason, the boundary between the electric field relaxation region R2 and the cell region R1 is a first-stage mesa portion having a stepped portion, and the p + -type layer 3 is exposed.
  • a trench 7b reaching the n ⁇ type drift layer 2 is formed on the cell region R1 side in the electric field relaxation region R2 so as to partition the cell region R1 and the outer peripheral region R3 (in this embodiment, surround the periphery of the cell region R1).
  • An n ⁇ type layer 8 and a p + type layer 9 are arranged so as to fill in the trench 7b.
  • the n ⁇ -type layer 8 and the p + -type layer 9 in the electric field relaxation region R2 function as the n-type region 8b and the p-type region 9b constituting the PN isolation portion.
  • the p ⁇ -type RESURF layer 14 extends from a stepped portion which becomes a boundary portion with the outer peripheral region R3 in the electric field relaxation region R2 to an inner peripheral region R3 described later.
  • the p ⁇ -type RESURF layer 14 has a p-type impurity concentration of 1.0 ⁇ 10 17 to 5.0 ⁇ 10 17 cm ⁇ 3 .
  • the stepped portion that becomes the boundary between the electric field relaxation region R2 and the outer peripheral region R3 has an inclined mesa shape, and the p ⁇ type RESURF layer 14 extends over the entire surface of the stepped portion.
  • the p + type layer 3 and the p ⁇ type RESURF layer 14 are connected to each other.
  • a surge extraction electrode 15 is provided.
  • the p + -type layer 3 and the n + -type layer 4 of the semiconductor substrate 5 are the second recesses 19 removed by etching. Therefore, in the outer peripheral region R3, the n ⁇ type drift layer 2 is exposed, and the boundary between the electric field relaxation region R2 and the outer peripheral region R3 is a stepped portion, which is a second-stage mesa portion. .
  • the p ⁇ type RESURF layer 14 extends toward the outer peripheral side of the cell region R 1.
  • an n + type layer 16 is formed so as to surround the outer periphery of the p ⁇ type RESURF layer 14, and is electrically connected to the n + type layer 16 through a contact hole 10 d formed in the interlayer insulating film 10.
  • An equipotential ring (EQR) electrode 17 is provided.
  • the SiC semiconductor device concerning this embodiment is comprised by the above structures. Next, the operation of the JFET provided in the cell region R1 of the SiC semiconductor device configured as described above will be described.
  • the JFET operates normally off.
  • a depletion layer extending from both the first gate region 3a and the second gate region 9a to the n ⁇ -type channel layer 8a.
  • the n ⁇ type channel layer 8a is pinched off. Therefore, the channel region is not set, and no current flows between the source and the drain.
  • a gate voltage is applied to the first gate region 3a and the second gate region 9a, the amount of extension of the depletion layer extending from both the first and second gate regions 3a and 9a toward the n ⁇ -type channel layer 8a is increased.
  • the amount of extension of the depletion layer extending to the n ⁇ -type channel layer 8a is reduced. As a result, a channel region is set and a current flows between the source and the drain.
  • the JFET is turned off.
  • element isolation between the cell region R1 and the outer peripheral region R3 is performed by the PN isolation portion formed by the p-type region 9b and the n-type region 8b provided in the electric field relaxation region R2. ing. For this reason, since the oxide film for element isolation does not break down as compared with the case where element isolation is performed by disposing an oxide film in the trench, the cell region R1 and the outer peripheral region R3 in which the JFET is formed It is possible to improve the withstand voltage between.
  • the p ⁇ -type RESURF layer 14 is extended at the stepped portion that becomes the boundary between the electric field relaxing region R2 and the outer peripheral region R3, the electric field applied to the interlayer insulating film 10 formed on the surface is reduced. it can. For this reason, it is possible to suppress dielectric breakdown due to electric field concentration of the interlayer insulating film 10.
  • an impurity concentration of, for example, 1 ⁇ 10 15 to 5 ⁇ 10 16 cm ⁇ 3 is formed on an n + type substrate 1 having an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • a semiconductor substrate 5 is prepared by epitaxially growing an n + type layer 4 having an impurity concentration.
  • the regions where the trenches 7a in the cell region R1 and the trenches 7b in the electric field relaxation region R2 are to be formed are opened.
  • Etching is then performed using the mask to simultaneously form trenches 7 a and 7 b that penetrate n + type layer 4 and p + type layer 3 and reach n ⁇ type drift layer 2.
  • the p + -type layer 3 and the n + -type layer 4 are divided into a plurality of portions in the trench 7 a, and the first gate region 3 a is formed by the p + -type layer 3 and the n + -type layer 4 located on the side surface of the trench 7.
  • an n + type source region 4a is formed.
  • the mask is removed.
  • an n ⁇ -type layer 8 and a p + -type layer 9 are sequentially epitaxially grown on the surface of the semiconductor substrate 5 so as to fill the trenches 7a and 7b. Then, by a planarization process such as grinding or chemical mechanical polishing (CMP), the n ⁇ type layer 8 and the p + type layer 9 are left only in the trenches 7a and 7b, and the surface of the n + type layer 4 is exposed.
  • a planarization process such as grinding or chemical mechanical polishing (CMP)
  • the n ⁇ type channel layer 8a and the second gate region 9a can be formed in the trench 7a of the cell region R1, and the PN junction portion including the n type region 8b and the p type region 9b in the trench 7b of the electric field relaxation region R2. Can be formed.
  • a mask covering cell region R1 and electric field relaxation region R2 of semiconductor substrate 5 is disposed and etched to remove n + type layer 4 and p + type layer 3 in outer peripheral region R3.
  • anisotropic etching is performed in a mixed gas atmosphere of SF 6 , O 2, and Ar.
  • the second recess 19 is formed in the outer peripheral region R3, the p + -type layer 3 is exposed, and the boundary between the electric field relaxation region R2 and the outer peripheral region R3 is a stepped portion, so that the second-stage mesa portion is formed. Is configured.
  • the mesa portion at the boundary between the electric field relaxation region R2 and the outer peripheral region R3 is tapered.
  • a tapered mesa portion can be formed by adjusting anisotropic etching conditions, performing anisotropic etching using plane orientation dependency, or isotropic etching.
  • etching damage layer is formed by etching when forming the second concave portion 19, and the surface is roughened. Such surface roughness can be reduced by removing the etching damage layer. Specifically, in the case of sacrificial oxidation, the etching damage layer can be easily removed, and in the case of chemical dry etching, the etching damage layer can be removed in a shorter time.
  • a mask (not shown) that covers the cell region R1 of the semiconductor substrate 5 is disposed, and etching is performed to such a thickness that the n + -type layer 4 can be removed in the electric field relaxation region R2 and the outer peripheral region R3.
  • anisotropic etching is performed in a mixed gas atmosphere of SF 6 , O 2, and Ar.
  • the first recess 18 is formed in the electric field relaxation region R2, the surface of the p + -type layer 3 is exposed, and the second recess 19 is deeper in the outer peripheral region R3, so that the second-stage mesa portion is formed.
  • the step is shifted to a deeper position, and the n ⁇ type drift layer 2 is exposed.
  • region R2 is made into a level
  • the etching damage layer is removed and the surface roughness is reduced after the step shown in FIG. 4A described above, the surface state is improved, so that the evaluation of the PN junction by SEM observation is easier. Can be done.
  • a mask is formed in the surface of the semiconductor substrate 5 where a region where the p ⁇ -type RESURF layer 14 is to be formed is opened, and p-type impurities are ion-implanted.
  • the p-type impurity is also implanted into the stepped portion only by ion implantation from the substrate vertical direction. It becomes possible.
  • a mask having an opening in a region where the n + -type layer 16 is to be formed is arranged, and n-type impurities are ion-implanted.
  • the implanted ions are activated by performing heat treatment or the like, and the p ⁇ -type resurf layer 14 and the n + -type layer 16 are formed.
  • the interlayer insulating film 10 is formed and then patterned to form contact holes 10a to 10d. Further, after forming a metal film such as Al that can be in ohmic contact with p-type SiC or Ni that can be in ohmic contact with n-type SiC, patterning is performed, and then gate electrode 11, source electrode 12, surge extraction electrode 15 and equipotential ring are patterned. The electrode 17 is formed. Then, through the step of forming the drain electrode 13, the SiC semiconductor device of this embodiment is completed.
  • a metal film such as Al that can be in ohmic contact with p-type SiC or Ni that can be in ohmic contact with n-type SiC
  • the formation of the first recess 18 constituting the first mesa portion is performed after the formation of the second recess 19 constituting the second mesa portion.
  • the p + -type layer 3 and the n + -type layer 4 are formed at the step portion at the boundary between the electric field relaxation region R 2 and the outer peripheral region R 3 by the second recess 19.
  • the film thickness of the n + type layer 4 can be detected by SEM observation or the like based on the PN junction. Therefore, when the first recess 18 is formed, it is possible to accurately etch the film by the thickness of the n + -type layer 4, and the etching depth can be accurately controlled. Therefore, p + for forming the first gate region 3a is formed. It is possible to prevent the mold layer 3 from becoming unnecessarily thin or disappearing.
  • the first recess portion 18 is formed to form the first step mesa portion.
  • step-difference part of the 2nd recessed part 19 is rounded by the etching in the case of formation of the 1st recessed part 18.
  • the electric field concentration in this portion can be relaxed, and the interlayer insulating film 10 formed thereon can be effectively suppressed from being destroyed by the electric field concentration.
  • the first recess 18 is formed so that the n + -type source region 4a in the vicinity of both ends of the trench 7a for constituting the JFET is removed. . That is, although the trench 7a shown in FIG. 2 has a structure laid out in a strip shape with the vertical direction on the paper as the longitudinal direction, the first recess 18 is formed up to the inside of the trench 7a at both tip positions. This prevents the JFET structure from being formed at the tip of the trench 7a.
  • the trench 7a is formed in a strip-like structure, but the thickness of the n ⁇ type layer 8 is thicker than that on the side wall surface constituting the long side of the trench due to migration during epitaxial growth at both ends. Become. For this reason, the threshold values of the JFET and the other portions at both ends of the trench 7a fluctuate, and when the gate voltage approaches the threshold value when the JFET is driven, the drain voltage leaks to the surface, and excessive drain current flows. This causes a problem of lowering the element breakdown voltage. For this reason, as in the present embodiment, the n + -type source region 4a is removed at both ends of the trench 7a so that the JFET structure is not formed in that portion. As a result, the threshold fluctuation can be prevented from occurring, so that the drain voltage can be prevented from leaking to the surface, and the device breakdown voltage can be prevented from being lowered due to the excessive drain current flowing.
  • the second recess 19 is formed before the formation of the first recess 18 for removing the n + -type source region 4a at both ends of the trench 7a.
  • the film thickness of the n + -type source region 4a can be grasped by SEM observation or the like.
  • it can be made to etch only about the film thickness of the n ⁇ +> type source region 4a, and an etching depth can be controlled exactly. Therefore, the same effect as the first embodiment can be obtained.
  • first gate region 3a and the second gate region 9a are set to the same potential.
  • first potential is referred to as the first potential
  • second gate region 9a is referred to as the second potential.
  • the first potential for controlling the first gate region 3a and the second potential for controlling the second gate region 9a may be changed to independent potentials, or only one of the potentials can be controlled.
  • the other potential may be GND (source potential).
  • GND source potential
  • the structure in which the equipotential ring electrode 19 is disposed in the outer peripheral region R3 is described as an example, but a p-type guard ring or the like may be provided. That is, any of various structures known as the outer peripheral pressure-resistant structure may be formed in the outer peripheral region R3.
  • the n + type source region 4 is epitaxially grown.
  • the n + type source region 4 is formed by ion implantation of n type impurities into the first gate region 3. Also good. Also in this case, when ion implantation is performed so that the n + -type source region 4 is formed up to both ends of the trench 6, the first recesses 18 are formed up to both ends of the trench 7a. Thus, the same effect as in the second embodiment can be obtained.
  • an n-channel type JFET in which a channel region is set in the n ⁇ -type channel layer 8a has been described as an example.
  • the conductivity type of each component is reversed, however, the present disclosure can be applied.

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Abstract

　ＪＦＥＴを備える炭化珪素半導体装置の製造方法において、２段目のメサ部を構成する第２凹部（１９）を形成した後、前記第２凹部（１９）により露出させられたソース領域（４ａ）と第１ゲート領域（３ａ）とによるＰＮ接合部を観察することで前記ソース領域（４ａ）の膜厚を検出する。この検出結果に基づいて選択エッチングを行い、セル領域（Ｒ１）の外周のうち外周領域（Ｒ３）よりも内側において、前記ソース領域（４ａ）の厚みよりも深く１段目のメサ部を構成する第１凹部（１８）を形成し、前記第２凹部（１９）を第２ゲート領域（９ａ）よりも深くする。

Description

炭化珪素半導体装置の製造方法 関連出願の相互参照
　本開示は、２０１２年５月１８日に出願された日本出願番号２０１２－１１４７３９号に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチ構造の接合型電界効果トランジスタ（ＪＦＥＴ）を備えた炭化珪素（ＳｉＣ）半導体装置の製造方法に関するものである。
　特許文献１は、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置を開示している。こＪＦＥＴは、次のように形成されている。
　ｎ+型ＳｉＣ基板上に、ｎ-型ドリフト層とｐ+型の第１ゲート領域およびｎ+型ソース領域を順に形成したのち、これらを貫通するトレンチを形成する。次に、このトレンチ内にｎ-型チャネル層およびｐ+型の第２ゲート領域をエピタキシャル成長してトレンチ内を埋め込み、その後、基板表面を平坦化することでｎ-型チャネル層およびｐ+型の第２ゲート領域の不要部分を除去してｎ+型ソース領域を露出させる。続いて、ＪＦＥＴが構成されるセル領域を囲む外周領域を露出させるマスクを用いたエッチングを行い、外周領域においてｎ+型ソース領域を除去し、外周領域に第１凹部を形成することで１段目のメサ部を形成する。
　さらに、外周領域において１段目のメサ部の外縁部を露出させるマスクを用いたエッチングを行い、更にｐ+型の第１ゲート領域を除去し、第１凹部内に第２凹部を形成することで２段目のメサ部を形成する。その後、第２凹部における側面と底面との境界位置にｐ型表面電界緩和（リサーフ）層を形成したり、第２凹部の底面にｐ型ガードリング層を形成するためのイオン注入を行ったのち、熱処理によって活性化させる。そして、基板表面側への層間絶縁膜の形成工程やゲート電極およびソース電極の形成工程、さらに基板裏面側へのドレイン電極の形成工程等を経て、特許文献１に示されるＪＦＥＴが形成される。
特開２０１０－３４３８１号公報（ＵＳ２０１０／００２５６９３Ａ１に対応）
　しかしながら、トレンチ内にｎ-型チャネル層およびｐ+型の第２ゲート領域をエピタキシャル成長形成したのち基板表面を平坦化する際に、現状技術では平坦化工程でのｎ+型ソース領域の除去量がばらつく。残存するｎ+型ソース領域の膜厚が小さいため、フーリエ変換型赤外分光法（ＦＴ－ＩＲ）を用いた光学的評価によって実際の除去量を把握することは困難である。このため、現状では、平坦化前後の基板厚の差異から除去量を把握するようにしているが、±０．５μｍレベルの精度しか得られない。
　このため、ｎ+型ソース領域の除去が所望する設定値よりも大きくなり、１段目のメサ部を形成するための第１凹部を形成する際に、その下層に位置するｐ+型の第１ゲート領域の膜厚が薄くなったり、消失してしまうことがある。これが、阻止耐圧低下の原因の１つとなっている。
　本開示は上記点に鑑みて、第１ゲート領域の膜厚が必要以上に薄くなったり、消失してしまうことを抑制できるＳｉＣ半導体装置の製造方法を提供することを目的とする。
　本開示の一態様に係る炭化珪素半導体装置の製造方法は、半導体基板のセル領域にＪＦＥＴを形成すると共に、前記セル領域の外周に１段目のメサ部を構成する第１凹部と、該第１凹部内における前記１段目のメサ部の段差部よりも前記セル領域の外周位置に２段目のメサ部を構成する第２凹部とを形成する製造方法である。
　前記炭化珪素半導体装置の製造方法では、炭化珪素からなる第１導電型基板と、前記第１導電型基板上にエピタキシャル成長によって形成された第１導電型のドリフト層と、前記ドリフト層上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域と、前記第１ゲート領域上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域とを有する前記半導体基板を用意する。
　前記ソース領域および前記第１ゲート領域を貫通して前記ドリフト層まで達し、一方向を長手方向とした短冊状のトレンチを形成し、前記トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層を形成し、前記チャネル層の上にエピタキシャル成長によって第２導電型の第２ゲート領域を形成し、前記チャネル層および前記第２ゲート領域を前記ソース領域が露出するまで平坦化する。
　前記平坦化の後に、選択エッチングを行うことで、前記トレンチが形成されている領域を前記ＪＦＥＴが構成されるセル領域として、該セル領域を囲む外周領域に、前記ソース領域よりも深く該ソース領域と前記第１ゲート領域との境界部を露出させる深さの前記第２凹部を形成する。
　前記第２凹部を形成した後、前記第２凹部により露出させられた前記ソース領域と前記第１ゲート領域とによるＰＮ接合部を観察することで前記ソース領域の膜厚を検出する。この検出結果に基づいて選択エッチングを行い、前記セル領域の外周のうち前記外周領域よりも内側において、前記ソース領域の厚みよりも深く前記第１凹部を形成すると共に、前記第２凹部を前記第２ゲート領域よりも深くする。
　前記第２ゲート領域や前記チャネル領域および前記ソース領域の表面に層間絶縁膜を形成したのち、該層間絶縁膜に対してコンタクトホールを形成し、該コンタクトホールを通じて、前記第１ゲート領域と前記第２ゲート領域の少なくとも一方に接続されるゲート電極および前記ソース領域に接続されるソース電極を形成する。前記第１導電型基板の裏面にドレイン電極を形成する。
　前記の炭化珪素半導体装置の製造方法では、１段目のメサ部を構成する第１凹部の形成を２段目のメサ部を構成する第２凹部の形成の後に行うようにしている。これにより、第１凹部を形成する際の選択エッチングの前に、第２凹部による段差部によるソース領域と第１ゲート領域とのＰＮ接合に基づいてＳＥＭ観察などによりソース領域の膜厚を検出できる。したがって、第１凹部を形成する際に、的確にソース領域の膜厚分程度だけエッチングを行うようにすることができ、エッチング深さを的確に制御できるため、第１ゲート領域が必要以上に薄くなったり、消失してしまうことを防止できる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。 図２は、ＳｉＣ半導体装置の図１のＩＩ－ＩＩ線に沿った断面図である。 図３Ａは、ＳｉＣ半導体装置の製造工程の一部を示した断面図である。 図３Ｂは、ＳｉＣ半導体装置の製造工程の一部を示した断面図である。 図３Ｃは、ＳｉＣ半導体装置の製造工程の一部を示した断面図である。 図４Ａは、ＳｉＣ半導体装置の製造工程の一部を示した断面図である。 図４Ｂは、ＳｉＣ半導体装置の製造工程の一部を示した断面図である。 図４Ｃは、ＳｉＣ半導体装置の製造工程の一部を示した断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。図１に示すように、ＳｉＣ半導体装置は、セル領域Ｒ１、電界緩和領域Ｒ２および外周領域Ｒ３を備えた構造とされている。セル領域Ｒ１には、ＪＦＥＴが形成されている。このセル領域Ｒ１は、上面形状が角部を丸めた正方形状とされている。電界緩和領域Ｒ２は、セル領域Ｒ１の外周領域での電界集中を緩和する役割を果たす。この電界緩和領域Ｒ２は、セル領域Ｒ１と外周領域Ｒ３の間に配置され、セル領域Ｒ１の周囲を囲むように角部が丸められた正方枠体形状とされている。外周領域Ｒ３は、セル領域Ｒ１から延びる電界をＳｉＣ半導体装置の外周側において広範囲に広げて終端させることで、耐圧を持たせるためのものである。この外周領域Ｒ３は、上面形状が電界緩和領域Ｒ２の周囲を囲むように角部を丸めた正方枠体形状とされている。
　具体的には、図２に示すように、ＳｉＣ半導体装置には、ｎ+型基板（基板）１と、ｎ-型ドリフト層（第１半導体層）２と、ｐ+型層（第２半導体層）３と、ｎ+型層（第３半導体層）４とが備えられている。ｎ+型基板１は、例えば１×１０19ｃｍ-3以上の不純物濃度を有する。ｎ-型ドリフト層２は、ｎ+型基板１よりも低濃度、例えば１×１０15～５×１０16ｃｍ-3の不純物濃度を有する。ｐ+型層３は、例えば１×１０18～５×１０19ｃｍ-3の不純物濃度を有する。ｎ+型層４は、ｎ-型ドリフト層２よりも高濃度、例えば１×１０18～５×１０20ｃｍ-3の不純物濃度を有する。これらｎ+型基板１、ｎ-型ドリフト層２、ｐ+型層３およびｎ+型層４はすべてＳｉＣによって構成されており、これらによって半導体基板５が構成されている。そして、図１に示すように、半導体基板５の中央部がセル領域Ｒ１とされ、セル領域Ｒ１を中心として順に電界緩和領域Ｒ２および外周領域Ｒ３が配置されている。
　また、図２に示すように、セル領域Ｒ１における半導体基板５の主表面側には、ｎ+型層４およびｐ+型層３を貫通してｎ-型ドリフト層２まで達するトレンチ７ａが形成されている。トレンチ７ａは、基板平面上の一方向（本実施形態の場合、紙面垂直方向）を長手方向として短冊状に延設されている。このトレンチ７ａを埋め込むように、ｎ-型層（第１導電型層）８と、ｐ+型層（第２導電型層）９とが順に成膜されている。ｎ-型層８は、例えば０．１～０．５μｍの厚みと、１．０×１０16～１．０×１０18ｃｍ-3の不純物濃度を有する。ｐ+型層９は、１×１０18～５×１０20ｃｍ-3の不純物濃度を有する。そして、ｐ+型層３によって第１ゲート領域３ａが構成され、ｐ+型層９によって第２ゲート領域９ａが構成され、ｎ+型層４によってｎ+型ソース領域４ａが構成され、ｎ-型層８によってｎ-型チャネル層８ａが構成されている。
　ｎ-型チャネル層８ａや第１、第２ゲート領域３ａ、９ａの不純物濃度やｎ-型チャネル層８ａの膜厚は、ＪＦＥＴの作動形態に応じて設定され、本実施形態ではＪＦＥＴがノーマリオフで作動するような設定としてある。
　また、ｎ+型層４、ｎ-型層８およびｐ+型層９の表面には、層間絶縁膜１０を介してゲート電極１１およびソース電極１２が形成されている。ゲート電極１１は、層間絶縁膜１０に形成されたコンタクトホール１０ａを通じて第２ゲート領域９ａに電気的に接続されていると共に、図２とは別断面において第１ゲート領域３ａとも電気的に接続されている。ソース電極１２は、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じてｎ+型ソース領域４ａと電気的に接続されている。ゲート電極１１は、例えばｐ+型層とオーミック接触可能な材質であるＡｌと、その上に積層されたＮｉとから構成される。ソース電極１２は、例えばＮｉから構成されている。
　そして、半導体基板５の裏面側にはｎ+型基板１の裏面全面と電気的に接続されたドレイン電極１３が形成されている。このような構造によってＪＦＥＴが構成されていると共に、ＪＦＥＴが複数セル集められて構成されたセル領域Ｒ１が構成されている。
　また、電界緩和領域Ｒ２では、半導体基板５のうちｎ+型層４がエッチングにより除去された第１凹部１８とされている。このため、電界緩和領域Ｒ２のうちセル領域Ｒ１との境界部は段差部が構成された１段目のメサ部となっており、ｐ+型層３が露出させられた状態とされている。
　電界緩和領域Ｒ２におけるセル領域Ｒ１側には、セル領域Ｒ１と外周領域Ｒ３の間を仕切る（本実施形態ではセル領域Ｒ１の周囲を囲む）ようにｎ-型ドリフト層２まで達するトレンチ７ｂが形成されている。このトレンチ７ｂ内を埋め込むようにｎ-型層８およびｐ+型層９が配置されている。これら電界緩和領域Ｒ２におけるｎ-型層８およびｐ+型層９は、ＰＮ分離部を構成するｎ型領域８ｂおよびｐ型領域９ｂとして機能する。なお、図２では、トレンチ７ｂを１つのみ形成し、ＰＮ分離部を１つ備えた構造を図示しているが、セル領域Ｒ１を囲むように複数のトレンチ７ｂを同心状に配置し、複数個ＰＮ分離部を備える構造としても良い。
　また、電界緩和領域Ｒ２のうち外周領域Ｒ３との境界部となる段差部から後述する外周領域Ｒ３内まで、ｐ-型リサーフ層１４が延設されている。ｐ-型リサーフ層１４は、ｐ型不純物濃度が１．０×１０17～５．０×１０17ｃｍ-3とされている。本実施形態では、電界緩和領域Ｒ２と外周領域Ｒ３との境界部となる段差部が傾斜したメサ形状を為しており、段差部の表面全域にｐ-型リサーフ層１４が延設されることで、ｐ+型層３とｐ-型リサーフ層１４とが繋がった構造とされている。そして、トレンチ７ｂよりも外周（トレンチ７ｂが複数本ある場合には最外周のトレンチよりも外周側）において、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じてｐ+型層３の表面と接触するようにサージ引抜電極１５が備えられている。
　外周領域Ｒ３では、半導体基板５のうちｐ+型層３およびｎ+型層４がエッチングにより除去された第２凹部１９とされている。このため、外周領域Ｒ３ではｎ-型ドリフト層２が露出させられた状態とされ、電界緩和領域Ｒ２と外周領域Ｒ３との境界部は段差部とされ、２段目のメサ部とされている。そして、ｎ-型ドリフト層２の表層部において上記したｐ-型リサーフ層１４がセル領域Ｒ１の外周側に向かって延設されている。さらに、ｐ-型リサーフ層１４の外周を囲むようにｎ+型層１６が形成されていると共に、このｎ+型層１６と層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じて電気的に接続された等電位リング（ＥＱＲ）電極１７が備えられている。
　以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。次に、このように構成されたＳｉＣ半導体装置のセル領域Ｒ１に備えられたＪＦＥＴの作動について説明する。
　本実施形態では、ＪＦＥＴはノーマリオフで作動する。まず、第１ゲート領域３ａと第２ゲート領域９ａにゲート電圧が印加される前の状態では、第１ゲート領域３ａと第２ゲート領域９ａの双方からｎ-型チャネル層８ａに伸びる空乏層によってｎ-型チャネル層８ａがピンチオフされる。このため、チャネル領域が設定されず、ソース－ドレイン間に電流が流れない状態となる。一方、第１ゲート領域３ａと第２ゲート領域９ａにゲート電圧が印加されると、第１、第２ゲート領域３ａ、９ａの双方からｎ-型チャネル層８ａ側に延びる空乏層の延び量が制御され、ｎ-型チャネル層８ａに延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース－ドレイン間に電流が流される。そして、第１ゲート領域３ａと第２ゲート領域９ａへのゲート電圧の印加をやめると、ＪＦＥＴがオフする。
　また、サージが発生したときには、ｐ-型リサーフ層１４においてアバランシェブレークダウンが生じ、図１中に示した電流経路に沿ってサージ電流が流れ、サージ電流がサージ引抜電極１５側から引抜かれるようにできる。
　このようなＳｉＣ半導体装置では、電界緩和領域Ｒ２に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１と外周領域Ｒ３の間の素子分離を行うようにしている。このため、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１と外周領域Ｒ３との間の絶縁耐圧を向上できる。
　また、電界緩和領域Ｒ２と外周領域Ｒ３の境界部となる段差部にｐ-型リサーフ層１４が延設されるようにしているため、その表面に形成される層間絶縁膜１０にかかる電界を緩和できる。このため、層間絶縁膜１０の電界集中による絶縁破壊も抑制することが可能となる。
　続いて、図１に示すＳｉＣ半導体装置の製造工程について、図３Ａ～図４Ｃに示す製造工程図を用いて説明する。
　まず、図３Ａに示す工程では、例えば１×１０19ｃｍ-3以上の不純物濃度とされたｎ+型基板１の上に、例えば１×１０15～５×１０16ｃｍ-3の不純物濃度とされたｎ-型ドリフト層２と、例えば１×１０18～５×１０19ｃｍ-3の不純物濃度とされたｐ+型層３と、例えば１×１０18～５×１０20ｃｍ-3の不純物濃度とされたｎ+型層４とをエピタキシャル成長させた半導体基板５を用意する。
　図３Ｂに示す工程では、半導体基板５の表面に図示しないマスクを配置した後、セル領域Ｒ１のトレンチ７ａおよび電界緩和領域Ｒ２のトレンチ７ｂの形成予定領域を開口させる。そして、そのマスクを用いてエッチングを行うことにより、ｎ+型層４およびｐ+型層３を貫通してｎ-型ドリフト層２に達するトレンチ７ａ、７ｂを同時に形成する。これにより、トレンチ７ａにてｐ+型層３およびｎ+型層４が複数に分断され、トレンチ７の側面に位置しているｐ+型層３およびｎ+型層４によって第１ゲート領域３ａとｎ+型ソース領域４ａが形成される。この後、マスクを除去する。
　図３Ｃに示す工程では、トレンチ７ａ、７ｂ内を埋め込むように半導体基板５の表面にｎ-型層８とｐ+型層９を順にエピタキシャル成長させて積層する。そして、研削もしくは化学機械研磨（ＣＭＰ）などによる平坦化工程により、トレンチ７ａ、７ｂ内にのみｎ-型層８とｐ+型層９を残し、ｎ+型層４の表面を露出させる。これにより、セル領域Ｒ１のトレンチ７ａ内にｎ-型チャネル層８ａおよび第２ゲート領域９ａを形成でき、電界緩和領域Ｒ２のトレンチ７ｂ内にｎ型領域８ｂおよびｐ型領域９ｂからなるＰＮ接合部を形成できる。
　図４Ａに示す工程では、半導体基板５のうちのセル領域Ｒ１および電界緩和領域Ｒ２を覆うマスクを配置し、エッチングすることで外周領域Ｒ３においてｎ+型層４およびｐ+型層３を除去する。例えば、ＳＦ6とＯ2およびＡｒの混合ガス雰囲気による異方性エッチングを行う。これにより、外周領域Ｒ３において第２凹部１９が形成され、ｐ+型層３が露出させられると共に、電界緩和領域Ｒ２と外周領域Ｒ３との境界部が段差部とされて２段目のメサ部が構成される。このとき、電界緩和領域Ｒ２と外周領域Ｒ３の境界部のメサ部がテーパ状となるようにすると好ましい。例えば、異方性エッチングの条件の調整や、面方位依存性を用いた異方性エッチング、もしくは等方性エッチングを行ったりすることにより、テーパ状のメサ部を形成できる。
　この後、必要に応じてエッチングダメージ層を除去するための犠牲酸化やケミカルドライエッチングを実施する。第２凹部１９を形成する際のエッチングにより、エッチングダメージ層が形成され、表面荒れが生じた状態になっている。このような表面荒れをエッチングダメージ層の除去によって低減することができる。具体的には、犠牲酸化による場合、エッチングダメージ層を容易に除去することができ、ケミカルドライエッチングによる場合、より短時間でエッチングダメージ層を除去することができる。
　図４Ｂに示す工程では、半導体基板５のうちのセル領域Ｒ１を覆う図示しないマスクを配置し、電界緩和領域Ｒ２および外周領域Ｒ３においてｎ+型層４を除去できる程度の膜厚分エッチングを行う。例えば、ＳＦ6とＯ2およびＡｒの混合ガス雰囲気による異方性エッチングを行う。これにより、電界緩和領域Ｒ２において第１凹部１８が形成され、ｐ+型層３の表面が露出させられると共に、外周領域Ｒ３において第２凹部１９がより深くなることで２段目のメサ部の段差がより深い位置にずれ、かつ、ｎ-型ドリフト層２が露出させられる。そして、セル領域Ｒ１と電界緩和領域Ｒ２との境界部が段差部とされて１段目のメサ部が構成される。
　このとき、従来では、図４Ａに示す工程を図４Ｂに示す工程の後に行っていたため、第１凹部１８を形成するエッチング時に、エッチング深さを把握できる基準が存在しなかった。しかしながら、本実施形態のように図４Ｂに示す工程を図４Ａに示す工程の後に実施することで、第１凹部１８を形成するエッチング時に、既に第２凹部１９が形成された状態になっている。このため、図４Ａの工程を行ったときに、電界緩和領域Ｒ２と外周領域Ｒ３との境界部における段差部にｐ+型層３とｎ+型層４とのＰＮ接合部が存在している。この部分をＳＥＭ観察することでｎ+型層４の膜厚を検出することができる。したがって、図４Ｂに示す工程の際に、エッチング深さを的確に制御できるため、ｐ+型層３が薄くなり過ぎたり、消失してしまうことを防止できる。
　特に、上記した図４Ａに示す工程の後に、エッチングダメージ層を除去して表面荒れを低減しておくと、表面状態が良好になっていることから、よりＳＥＭ観察によるＰＮ接合部の評価が容易に行えるようにできる。
　図４Ｃに示す工程では、半導体基板５の表面のうちｐ-型リサーフ層１４の形成予定領域が開口するマスクを配置し、ｐ型不純物をイオン注入する。このとき、上述したように電界緩和領域Ｒ２と外周領域Ｒ３の境界部の段差部がテーパ状になっていれば、基板垂直方向からのイオン注入のみにより、段差部にもｐ型不純物を注入することが可能となる。電界緩和領域Ｒ２と外周領域Ｒ３の境界部の段差部が半導体基板５の表面に対して垂直である場合であっても、ｐ型不純物を斜めイオン注入すれば、段差部にもｐ型不純物を注入することが可能である。
　続いて、先程利用したマスクを除去したのち、ｎ+型層１６の形成予定領域が開口するマスクを配置し、ｎ型不純物をイオン注入する。そして、熱処理などを行うことで注入されたイオンを活性化させ、ｐ-型リサーフ層１４およびｎ+型層１６を形成する。
　その後、図示しないが、層間絶縁膜１０を形成したのち、パターニングしてコンタクトホール１０ａ～１０ｄを形成する。また、ｐ型ＳｉＣとオーミック接触可能なＡｌやｎ型ＳｉＣとオーミック接触可能なＮｉ等の金属膜を形成したのち、パターニングして、ゲート電極１１、ソース電極１２、サージ引抜電極１５および等電位リング電極１７を形成する。そして、ドレイン電極１３の形成工程を経て、本実施形態のＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態では、１段目のメサ部を構成する第１凹部１８の形成を２段目のメサ部を構成する第２凹部１９の形成の後に行うようにしている。これにより、第１凹部１８を形成する際の選択エッチングの前に、第２凹部１９による電界緩和領域Ｒ２と外周領域Ｒ３との境界部における段差部にｐ+型層３とｎ+型層４とのＰＮ接合に基づいてＳＥＭ観察などによりｎ+型層４の膜厚を検出できる。したがって、第１凹部１８を形成する際に、的確にｎ+型層４の膜厚分程度だけエッチングでき、エッチング深さを的確に制御できるため、第１ゲート領域３ａを構成するためのｐ+型層３が必要以上に薄くなったり、消失してしまうことを防止できる。
　また、第２凹部１９の形成によって２段目のメサ部を形成しておいてから、第１凹部１８を形成して１段目のメサ部を形成するようにしている。このため、第１凹部１８の形成の際のエッチングにより、第２凹部１９の段差部における角部が丸められる。このため、この部分での電界集中を緩和でき、この上に形成される層間絶縁膜１０が電界集中によって破壊されることを効果的に抑制できる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して、トレンチ７ａの先端部での構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　本実施形態では、第１実施形態に示したＳｉＣ半導体装置において、ＪＦＥＴを構成するためのトレンチ７ａの両先端部近傍のｎ+型ソース領域４ａが除去されるように第１凹部１８を形成する。すなわち、図２に示したトレンチ７ａは、紙面垂直方向を長手方向として短冊状にレイアウトした構造としているが、その両先端位置において、トレンチ７ａの内側まで第１凹部１８を形成する。これにより、トレンチ７ａの先端においてＪＦＥＴ構造が構成されないようにしている。
　上記したようにトレンチ７ａを短冊状にレイアウトした構造としているが、その両先端部ではエピタキシャル成長時のマイグレーションにより、トレンチの長辺を構成する側壁面上よりもｎ-型層８の膜厚が厚くなる。このため、トレンチ７ａの両先端部において他の部分とＪＦＥＴの閾値が変動し、ＪＦＥＴ駆動時にゲート電圧が閾値に近づくときにドレイン電圧の表面への漏れ出しが発生し、過剰なドレイン電流が流れて素子耐圧を低下させるという問題を発生させる。このため、本実施形態のように、トレンチ７ａの両先端部においてｎ+型ソース領域４ａを除去し、その部分にＪＦＥＴ構造が構成されないようにしている。これにより、閾値変動が生じないようにできるため、ドレイン電圧の表面への漏れ出しを防止でき、過剰なドレイン電流が流れることによる素子耐圧の低下を発生させることを防止することが可能となる。
　このような構造についても、第１実施形態に示したように、トレンチ７ａの両先端部においてｎ+型ソース領域４ａを除去するための第１凹部１８の形成の前に、第２凹部１９を形成しておくことで、ＳＥＭ観察などによりｎ+型ソース領域４ａの膜厚を把握できる。このため、第１凹部１８を形成する際に、的確にｎ+型ソース領域４ａの膜厚分程度だけエッチングを行うようにすることができ、エッチング深さを的確に制御できる。よって、第１実施形態と同様の効果を得ることができる。
　（他の実施形態）
　上記各実施形態では、第１ゲート領域３ａと第２ゲート領域９ａを同電位にする場合について説明したが、第１ゲート領域３ａを第１電位、第２ゲート領域９ａを第２電位というように、それぞれ別々の電位にする構造としても構わない。この場合、第１ゲート領域３ａを制御する第１電位と第２ゲート領域９ａを制御する第２電位をそれぞれ独立した電位に変化させられるようにしても良いし、いずれか一方の電位のみ制御でき、他方の電位をＧＮＤ（ソース電位）としても良い。例えば、第１ゲート領域３ａを制御する第１電位のみ変化させられ、第２ゲート領域９ａに印加される第２電位をＧＮＤに固定するようにしても構わない。
　上記各実施形態では、外周領域Ｒ３に等電位リング電極１９を配置した構造を例に挙げたが、ｐ型ガードリングなどを備えるようにしても良い。つまり、外周領域Ｒ３に外周耐圧構造として知られている様々な構造のどのようなものを形成しても良い。
　さらに、上記実施形態では、ｎ+型ソース領域４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してｎ型不純物をイオン注入することによってｎ+型ソース領域４を形成しても良い。この場合にも、ｎ+型ソース領域４がトレンチ６の両先端部にまで形成されるようなイオン注入を行うようにした場合に、トレンチ７ａの両先端部まで第１凹部１８を形成することで、上記第２実施形態と同様の効果を得ることができる。
　上記各実施形態では、ｎ-型チャネル層８ａにチャネル領域が設定されるｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＪＦＥＴに対しても本開示を適用することができる。

Claims (7)

  1. 　半導体基板（５）のセル領域（Ｒ１）にＪＦＥＴを形成すると共に、前記セル領域（Ｒ１）の外周に１段目のメサ部を構成する第１凹部（１８）と、該第１凹部（１８）内における前記１段目のメサ部の段差部よりも前記セル領域（Ｒ１）の外周位置に２段目のメサ部を構成する第２凹部（１９）とを形成する炭化珪素半導体装置の製造方法であって、
    　炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３ａ）と、前記第１ゲート領域（３ａ）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４ａ）とを有する前記半導体基板（５）を用意し、
    　前記ソース領域（４ａ）および前記第１ゲート領域（３ａ）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（７ａ）を形成し、
    　前記トレンチ（７ａ）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（８ａ）を形成し、
    　前記チャネル層（８ａ）の上にエピタキシャル成長によって第２導電型の第２ゲート領域（９ａ）を形成し、
    　前記チャネル層（８ａ）および前記第２ゲート領域（９ａ）を前記ソース領域（４ａ）が露出するまで平坦化し、
    　前記平坦化の後に、選択エッチングを行うことで、前記トレンチ（７ａ）が形成されている領域を前記ＪＦＥＴが構成されるセル領域（Ｒ１）として、該セル領域（Ｒ１）を囲む外周領域（Ｒ３）に、前記ソース領域（４ａ）よりも深く該ソース領域（４ａ）と前記第１ゲート領域（３ａ）との境界部を露出させる深さの前記第２凹部（１９）を形成し、
    　前記第２凹部（１９）を形成した後、前記第２凹部（１９）により露出させられた前記ソース領域（４ａ）と前記第１ゲート領域（３ａ）とによるＰＮ接合部を観察することで前記ソース領域（４ａ）の膜厚を検出し、この検出結果に基づいて選択エッチングを行い、前記セル領域（Ｒ１）の外周のうち前記外周領域（Ｒ３）よりも内側において、前記ソース領域（４ａ）の厚みよりも深く前記第１凹部（１８）を形成すると共に、前記第２凹部（１９）を前記第２ゲート領域（９ａ）よりも深くし、
    　前記第２ゲート領域（９ａ）や前記チャネル領域（８ａ）および前記ソース領域（４ａ）の表面に層間絶縁膜（１０）を形成したのち、該層間絶縁膜（１０）に対してコンタクトホール（１０ａ、１０ｂ）を形成し、該コンタクトホール（１０ａ、１０ｂ）を通じて、前記第１ゲート領域（３ａ）と前記第２ゲート領域（９ａ）の少なくとも一方に接続されるゲート電極（１１）および前記ソース領域（４ａ）に接続されるソース電極（１２）を形成し、
    　前記第１導電型基板（１）の裏面にドレイン電極（１３）を形成すること、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  2. 　前記第１凹部（１８）の形成および前記第２凹部（１９）を深くするための選択エッチングでは、前記第１凹部（１８）により、前記トレンチ（７ａ）の両先端部の前記ソース領域（４ａ）と前記チャネル層（８ａ）および前記第２ゲート領域（９ａ）を除去することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記ＰＮ接合部の観察をＳＥＭ観察によって行うことを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記第１凹部（１８）の形成および前記第２凹部（１９）を深くするための選択エッチングを行った後、前記第２凹部（１９）の側面から底面に至るように前記ドリフト層（２）内に第２導電型のリサーフ層（１４）を形成することを含んでいることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  5. 　前記第２凹部（１９）を形成した後、前記第１凹部（１８）の形成および前記第２凹部（１９）を深くするための選択エッチングを行う前に、前記第２凹部（１９）を形成する際の選択エッチングによるエッチングダメージ層を除去することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  6. 　前記エッチングダメージ層の除去は、犠牲酸化を含むことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 　前記エッチングダメージ層の除去は、ケミカルドライエッチングを含むことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
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